aversive/parts/AT90S2323.h

   1 /*
   2  *  Copyright Droids Corporation, Microb Technology, Eirbot (2009)
   3  *
   4  *  This program is free software; you can redistribute it and/or modify
   5  *  it under the terms of the GNU General Public License as published by
   6  *  the Free Software Foundation; either version 2 of the License, or
   7  *  (at your option) any later version.
   8  *
   9  *  This program is distributed in the hope that it will be useful,
  10  *  but WITHOUT ANY WARRANTY; without even the implied warranty of
  11  *  MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  12  *  GNU General Public License for more details.
  13  *
  14  *  You should have received a copy of the GNU General Public License
  15  *  along with this program; if not, write to the Free Software
  16  *  Foundation, Inc., 59 Temple Place, Suite 330, Boston, MA  02111-1307  USA
  17  *
  18  *  Revision : $Id $
  19  *
  20  */
  21
  22 /* WARNING : this file is automatically generated by scripts.
  23  * You should not edit it. If you find something wrong in it,
  24  * write to zer0@droids-corp.org */
  25
  26
  27 /* prescalers timer 0 */
  28 #define TIMER0_PRESCALER_DIV_0          0
  29 #define TIMER0_PRESCALER_DIV_1          1
  30 #define TIMER0_PRESCALER_DIV_8          2
  31 #define TIMER0_PRESCALER_DIV_64         3
  32 #define TIMER0_PRESCALER_DIV_256        4
  33 #define TIMER0_PRESCALER_DIV_1024       5
  34 #define TIMER0_PRESCALER_DIV_FALL       6
  35 #define TIMER0_PRESCALER_DIV_RISE       7
  36
  37 #define TIMER0_PRESCALER_REG_0          0
  38 #define TIMER0_PRESCALER_REG_1          1
  39 #define TIMER0_PRESCALER_REG_2          8
  40 #define TIMER0_PRESCALER_REG_3          64
  41 #define TIMER0_PRESCALER_REG_4          256
  42 #define TIMER0_PRESCALER_REG_5          1024
  43 #define TIMER0_PRESCALER_REG_6          -1
  44 #define TIMER0_PRESCALER_REG_7          -2
  45
  46
  47 /* available timers */
  48 #define TIMER0_AVAILABLE
  49
  50 /* overflow interrupt number */
  51 #define SIG_OVERFLOW0_NUM 0
  52 #define SIG_OVERFLOW_TOTAL_NUM 1
  53
  54 /* output compare interrupt number */
  55 #define SIG_OUTPUT_COMPARE_TOTAL_NUM 0
  56
  57 /* Pwm nums */
  58 #define PWM_TOTAL_NUM 0
  59
  60 /* input capture interrupt number */
  61 #define SIG_INPUT_CAPTURE_TOTAL_NUM 0
  62
  63
  64 /* GIFR */
  65 #define INTF0_REG            GIFR
  66
  67 /* TIMSK */
  68 #define TOIE0_REG            TIMSK
  69
  70 /* WDTCR */
  71 #define WDP0_REG             WDTCR
  72 #define WDP1_REG             WDTCR
  73 #define WDP2_REG             WDTCR
  74 #define WDE_REG              WDTCR
  75 #define WDTOE_REG            WDTCR
  76
  77 /* GIMSK */
  78 #define INT0_REG             GIMSK
  79
  80 /* EECR */
  81 #define EERE_REG             EECR
  82 #define EEWE_REG             EECR
  83 #define EEMWE_REG            EECR
  84
  85 /* PINB */
  86 #define PINB0_REG            PINB
  87 #define PINB1_REG            PINB
  88 #define PINB2_REG            PINB
  89
  90 /* EEAR */
  91 #define EEAR0_REG            EEAR
  92 #define EEAR1_REG            EEAR
  93 #define EEAR2_REG            EEAR
  94 #define EEAR3_REG            EEAR
  95 #define EEAR4_REG            EEAR
  96 #define EEAR5_REG            EEAR
  97 #define EEAR6_REG            EEAR
  98
  99 /* PORTB */
 100 #define PORTB0_REG           PORTB
 101 #define PORTB1_REG           PORTB
 102 #define PORTB2_REG           PORTB
 103
 104 /* TCCR0 */
 105 #define CS00_REG             TCCR0
 106 #define CS01_REG             TCCR0
 107 #define CS02_REG             TCCR0
 108
 109 /* SREG */
 110 #define C_REG                SREG
 111 #define Z_REG                SREG
 112 #define N_REG                SREG
 113 #define V_REG                SREG
 114 #define S_REG                SREG
 115 #define H_REG                SREG
 116 #define T_REG                SREG
 117 #define I_REG                SREG
 118
 119 /* DDRB */
 120 #define DDB0_REG             DDRB
 121 #define DDB1_REG             DDRB
 122 #define DDB2_REG             DDRB
 123
 124 /* TCNT0 */
 125 #define TCNT00_REG           TCNT0
 126 #define TCNT01_REG           TCNT0
 127 #define TCNT02_REG           TCNT0
 128 #define TCNT03_REG           TCNT0
 129 #define TCNT04_REG           TCNT0
 130 #define TCNT05_REG           TCNT0
 131 #define TCNT06_REG           TCNT0
 132 #define TCNT07_REG           TCNT0
 133
 134 /* SPL */
 135 #define SP0_REG              SPL
 136 #define SP1_REG              SPL
 137 #define SP2_REG              SPL
 138 #define SP3_REG              SPL
 139 #define SP4_REG              SPL
 140 #define SP5_REG              SPL
 141 #define SP6_REG              SPL
 142 #define SP7_REG              SPL
 143
 144 /* EEDR */
 145 #define EEDR0_REG            EEDR
 146 #define EEDR1_REG            EEDR
 147 #define EEDR2_REG            EEDR
 148 #define EEDR3_REG            EEDR
 149 #define EEDR4_REG            EEDR
 150 #define EEDR5_REG            EEDR
 151 #define EEDR6_REG            EEDR
 152 #define EEDR7_REG            EEDR
 153
 154 /* MCUCR */
 155 #define ISC00_REG            MCUCR
 156 #define ISC01_REG            MCUCR
 157 #define SM_REG               MCUCR
 158 #define SE_REG               MCUCR
 159
 160 /* TIFR */
 161 #define TOV0_REG             TIFR
 162
 163 /* MCUSR */
 164 #define PORF_REG             MCUSR
 165 #define EXTRF_REG            MCUSR
 166
 167 /* pins mapping */
 168 #define MOSI_PORT PORTB
 169 #define MOSI_BIT 0
 170
 171 #define MISO_PORT PORTB
 172 #define MISO_BIT 1
 173 #define INT0_PORT PORTB
 174 #define INT0_BIT 1
 175
 176 #define SCK_PORT PORTB
 177 #define SCK_BIT 2
 178 #define T0_PORT PORTB
 179 #define T0_BIT 2
 180
 181