drivers/bus/fslmc/portal/dpaa2_hw_pvt.h

   1 /* SPDX-License-Identifier: BSD-3-Clause
   2  *
   3  *   Copyright (c) 2016 Freescale Semiconductor, Inc. All rights reserved.
   4  *   Copyright 2016 NXP
   5  *
   6  */
   7
   8 #ifndef _DPAA2_HW_PVT_H_
   9 #define _DPAA2_HW_PVT_H_
  10
  11 #include <rte_eventdev.h>
  12
  13 #include <mc/fsl_mc_sys.h>
  14 #include <fsl_qbman_portal.h>
  15
  16 #ifndef false
  17 #define false      0
  18 #endif
  19 #ifndef true
  20 #define true       1
  21 #endif
  22 #define lower_32_bits(x) ((uint32_t)(x))
  23 #define upper_32_bits(x) ((uint32_t)(((x) >> 16) >> 16))
  24
  25 #define SVR_LS1080A             0x87030000
  26 #define SVR_LS2080A             0x87010000
  27 #define SVR_LS2088A             0x87090000
  28 #define SVR_LX2160A             0x87360000
  29
  30 #ifndef ETH_VLAN_HLEN
  31 #define ETH_VLAN_HLEN   4 /** < Vlan Header Length */
  32 #endif
  33
  34 #define MAX_TX_RING_SLOTS       8
  35         /** <Maximum number of slots available in TX ring*/
  36
  37 #define DPAA2_DQRR_RING_SIZE    16
  38         /** <Maximum number of slots available in RX ring*/
  39
  40 #define MC_PORTAL_INDEX         0
  41 #define NUM_DPIO_REGIONS        2
  42 #define NUM_DQS_PER_QUEUE       2
  43
  44 /* Maximum release/acquire from QBMAN */
  45 #define DPAA2_MBUF_MAX_ACQ_REL  7
  46
  47 #define MAX_BPID 256
  48 #define DPAA2_MBUF_HW_ANNOTATION        64
  49 #define DPAA2_FD_PTA_SIZE               0
  50
  51 #if (DPAA2_MBUF_HW_ANNOTATION + DPAA2_FD_PTA_SIZE) > RTE_PKTMBUF_HEADROOM
  52 #error "Annotation requirement is more than RTE_PKTMBUF_HEADROOM"
  53 #endif
  54
  55 /* we will re-use the HEADROOM for annotation in RX */
  56 #define DPAA2_HW_BUF_RESERVE    0
  57 #define DPAA2_PACKET_LAYOUT_ALIGN       64 /*changing from 256 */
  58
  59 #define DPAA2_DPCI_MAX_QUEUES 2
  60
  61 struct dpaa2_dpio_dev {
  62         TAILQ_ENTRY(dpaa2_dpio_dev) next;
  63                 /**< Pointer to Next device instance */
  64         uint16_t index; /**< Index of a instance in the list */
  65         rte_atomic16_t ref_count;
  66                 /**< How many thread contexts are sharing this.*/
  67         struct fsl_mc_io *dpio; /** handle to DPIO portal object */
  68         uint16_t token;
  69         struct qbman_swp *sw_portal; /** SW portal object */
  70         const struct qbman_result *dqrr[4];
  71                 /**< DQRR Entry for this SW portal */
  72         void *mc_portal; /**< MC Portal for configuring this device */
  73         uintptr_t qbman_portal_ce_paddr;
  74                 /**< Physical address of Cache Enabled Area */
  75         uintptr_t ce_size; /**< Size of the CE region */
  76         uintptr_t qbman_portal_ci_paddr;
  77                 /**< Physical address of Cache Inhibit Area */
  78         uintptr_t ci_size; /**< Size of the CI region */
  79         struct rte_intr_handle intr_handle; /* Interrupt related info */
  80         int32_t epoll_fd; /**< File descriptor created for interrupt polling */
  81         int32_t hw_id; /**< An unique ID of this DPIO device instance */
  82         uint64_t dqrr_held;
  83         uint8_t dqrr_size;
  84 };
  85
  86 struct dpaa2_dpbp_dev {
  87         TAILQ_ENTRY(dpaa2_dpbp_dev) next;
  88                 /**< Pointer to Next device instance */
  89         struct fsl_mc_io dpbp;  /** handle to DPBP portal object */
  90         uint16_t token;
  91         rte_atomic16_t in_use;
  92         uint32_t dpbp_id; /*HW ID for DPBP object */
  93 };
  94
  95 struct queue_storage_info_t {
  96         struct qbman_result *dq_storage[NUM_DQS_PER_QUEUE];
  97         struct qbman_result *active_dqs;
  98         int active_dpio_id;
  99         int toggle;
 100 };
 101
 102 struct dpaa2_queue;
 103
 104 typedef void (dpaa2_queue_cb_dqrr_t)(struct qbman_swp *swp,
 105                 const struct qbman_fd *fd,
 106                 const struct qbman_result *dq,
 107                 struct dpaa2_queue *rxq,
 108                 struct rte_event *ev);
 109
 110 struct dpaa2_queue {
 111         struct rte_mempool *mb_pool; /**< mbuf pool to populate RX ring. */
 112         void *dev;
 113         int32_t eventfd;        /*!< Event Fd of this queue */
 114         uint32_t fqid;          /*!< Unique ID of this queue */
 115         uint8_t tc_index;       /*!< traffic class identifier */
 116         uint16_t flow_id;       /*!< To be used by DPAA2 frmework */
 117         uint64_t rx_pkts;
 118         uint64_t tx_pkts;
 119         uint64_t err_pkts;
 120         union {
 121                 struct queue_storage_info_t *q_storage;
 122                 struct qbman_result *cscn;
 123         };
 124         struct rte_event ev;
 125         dpaa2_queue_cb_dqrr_t *cb;
 126 };
 127
 128 struct swp_active_dqs {
 129         struct qbman_result *global_active_dqs;
 130         uint64_t reserved[7];
 131 };
 132
 133 #define NUM_MAX_SWP 64
 134
 135 extern struct swp_active_dqs rte_global_active_dqs_list[NUM_MAX_SWP];
 136
 137 struct dpaa2_dpci_dev {
 138         TAILQ_ENTRY(dpaa2_dpci_dev) next;
 139                 /**< Pointer to Next device instance */
 140         struct fsl_mc_io dpci;  /** handle to DPCI portal object */
 141         uint16_t token;
 142         rte_atomic16_t in_use;
 143         uint32_t dpci_id; /*HW ID for DPCI object */
 144         struct dpaa2_queue queue[DPAA2_DPCI_MAX_QUEUES];
 145 };
 146
 147 /*! Global MCP list */
 148 extern void *(*rte_mcp_ptr_list);
 149
 150 /* Refer to Table 7-3 in SEC BG */
 151 struct qbman_fle {
 152         uint32_t addr_lo;
 153         uint32_t addr_hi;
 154         uint32_t length;
 155         /* FMT must be 00, MSB is final bit  */
 156         uint32_t fin_bpid_offset;
 157         uint32_t frc;
 158         uint32_t reserved[3]; /* Not used currently */
 159 };
 160
 161 struct qbman_sge {
 162         uint32_t addr_lo;
 163         uint32_t addr_hi;
 164         uint32_t length;
 165         uint32_t fin_bpid_offset;
 166 };
 167
 168 /* There are three types of frames: Single, Scatter Gather and Frame Lists */
 169 enum qbman_fd_format {
 170         qbman_fd_single = 0,
 171         qbman_fd_list,
 172         qbman_fd_sg
 173 };
 174 /*Macros to define operations on FD*/
 175 #define DPAA2_SET_FD_ADDR(fd, addr) do {                        \
 176         fd->simple.addr_lo = lower_32_bits((uint64_t)(addr));   \
 177         fd->simple.addr_hi = upper_32_bits((uint64_t)(addr));   \
 178 } while (0)
 179 #define DPAA2_SET_FD_LEN(fd, length)    (fd)->simple.len = length
 180 #define DPAA2_SET_FD_BPID(fd, bpid)     ((fd)->simple.bpid_offset |= bpid)
 181 #define DPAA2_SET_FD_IVP(fd)   ((fd->simple.bpid_offset |= 0x00004000))
 182 #define DPAA2_SET_FD_OFFSET(fd, offset) \
 183         ((fd->simple.bpid_offset |= (uint32_t)(offset) << 16))
 184 #define DPAA2_SET_FD_INTERNAL_JD(fd, len) fd->simple.frc = (0x80000000 | (len))
 185 #define DPAA2_SET_FD_FRC(fd, frc)       fd->simple.frc = frc
 186 #define DPAA2_RESET_FD_CTRL(fd) (fd)->simple.ctrl = 0
 187
 188 #define DPAA2_SET_FD_ASAL(fd, asal)     ((fd)->simple.ctrl |= (asal << 16))
 189 #define DPAA2_SET_FD_FLC(fd, addr)      do { \
 190         fd->simple.flc_lo = lower_32_bits((uint64_t)(addr));    \
 191         fd->simple.flc_hi = upper_32_bits((uint64_t)(addr));    \
 192 } while (0)
 193 #define DPAA2_SET_FLE_INTERNAL_JD(fle, len) (fle->frc = (0x80000000 | (len)))
 194 #define DPAA2_GET_FLE_ADDR(fle)                                 \
 195         (uint64_t)((((uint64_t)(fle->addr_hi)) << 32) + fle->addr_lo)
 196 #define DPAA2_SET_FLE_ADDR(fle, addr) do { \
 197         fle->addr_lo = lower_32_bits((uint64_t)addr);     \
 198         fle->addr_hi = upper_32_bits((uint64_t)addr);     \
 199 } while (0)
 200 #define DPAA2_GET_FLE_CTXT(fle)                                 \
 201         (uint64_t)((((uint64_t)((fle)->reserved[1])) << 32) + \
 202                         (fle)->reserved[0])
 203 #define DPAA2_FLE_SAVE_CTXT(fle, addr) do { \
 204         fle->reserved[0] = lower_32_bits((uint64_t)addr);     \
 205         fle->reserved[1] = upper_32_bits((uint64_t)addr);         \
 206 } while (0)
 207 #define DPAA2_SET_FLE_OFFSET(fle, offset) \
 208         ((fle)->fin_bpid_offset |= (uint32_t)(offset) << 16)
 209 #define DPAA2_SET_FLE_BPID(fle, bpid) ((fle)->fin_bpid_offset |= (uint64_t)bpid)
 210 #define DPAA2_GET_FLE_BPID(fle) ((fle)->fin_bpid_offset & 0x000000ff)
 211 #define DPAA2_SET_FLE_FIN(fle)  (fle->fin_bpid_offset |= (uint64_t)1 << 31)
 212 #define DPAA2_SET_FLE_IVP(fle)   (((fle)->fin_bpid_offset |= 0x00004000))
 213 #define DPAA2_SET_FD_COMPOUND_FMT(fd)   \
 214         (fd->simple.bpid_offset |= (uint32_t)1 << 28)
 215 #define DPAA2_GET_FD_ADDR(fd)   \
 216 ((uint64_t)((((uint64_t)((fd)->simple.addr_hi)) << 32) + (fd)->simple.addr_lo))
 217
 218 #define DPAA2_GET_FD_LEN(fd)    ((fd)->simple.len)
 219 #define DPAA2_GET_FD_BPID(fd)   (((fd)->simple.bpid_offset & 0x00003FFF))
 220 #define DPAA2_GET_FD_IVP(fd)   ((fd->simple.bpid_offset & 0x00004000) >> 14)
 221 #define DPAA2_GET_FD_OFFSET(fd) (((fd)->simple.bpid_offset & 0x0FFF0000) >> 16)
 222 #define DPAA2_GET_FLE_OFFSET(fle) (((fle)->fin_bpid_offset & 0x0FFF0000) >> 16)
 223 #define DPAA2_SET_FLE_SG_EXT(fle) (fle->fin_bpid_offset |= (uint64_t)1 << 29)
 224 #define DPAA2_IS_SET_FLE_SG_EXT(fle)    \
 225         ((fle->fin_bpid_offset & ((uint64_t)1 << 29)) ? 1 : 0)
 226
 227 #define DPAA2_INLINE_MBUF_FROM_BUF(buf, meta_data_size) \
 228         ((struct rte_mbuf *)((uint64_t)(buf) - (meta_data_size)))
 229
 230 #define DPAA2_ASAL_VAL (DPAA2_MBUF_HW_ANNOTATION / 64)
 231
 232 #define DPAA2_FD_SET_FORMAT(fd, format) do {                            \
 233                 (fd)->simple.bpid_offset &= 0xCFFFFFFF;                 \
 234                 (fd)->simple.bpid_offset |= (uint32_t)format << 28;     \
 235 } while (0)
 236 #define DPAA2_FD_GET_FORMAT(fd) (((fd)->simple.bpid_offset >> 28) & 0x3)
 237
 238 #define DPAA2_SG_SET_FINAL(sg, fin)     do {                            \
 239                 (sg)->fin_bpid_offset &= 0x7FFFFFFF;                    \
 240                 (sg)->fin_bpid_offset |= (uint32_t)fin << 31;           \
 241 } while (0)
 242 #define DPAA2_SG_IS_FINAL(sg) (!!((sg)->fin_bpid_offset >> 31))
 243 /* Only Enqueue Error responses will be
 244  * pushed on FQID_ERR of Enqueue FQ
 245  */
 246 #define DPAA2_EQ_RESP_ERR_FQ            0
 247 /* All Enqueue responses will be pushed on address
 248  * set with qbman_eq_desc_set_response
 249  */
 250 #define DPAA2_EQ_RESP_ALWAYS            1
 251
 252 #ifdef RTE_LIBRTE_DPAA2_USE_PHYS_IOVA
 253 static void *dpaa2_mem_ptov(phys_addr_t paddr) __attribute__((unused));
 254 /* todo - this is costly, need to write a fast coversion routine */
 255 static void *dpaa2_mem_ptov(phys_addr_t paddr)
 256 {
 257         const struct rte_memseg *memseg = rte_eal_get_physmem_layout();
 258         int i;
 259
 260         for (i = 0; i < RTE_MAX_MEMSEG && memseg[i].addr_64 != 0; i++) {
 261                 if (paddr >= memseg[i].iova &&
 262                    (char *)paddr < (char *)memseg[i].iova + memseg[i].len)
 263                         return (void *)(memseg[i].addr_64
 264                                 + (paddr - memseg[i].iova));
 265         }
 266         return NULL;
 267 }
 268
 269 static phys_addr_t dpaa2_mem_vtop(uint64_t vaddr) __attribute__((unused));
 270 static phys_addr_t dpaa2_mem_vtop(uint64_t vaddr)
 271 {
 272         const struct rte_memseg *memseg = rte_eal_get_physmem_layout();
 273         int i;
 274
 275         for (i = 0; i < RTE_MAX_MEMSEG && memseg[i].addr_64 != 0; i++) {
 276                 if (vaddr >= memseg[i].addr_64 &&
 277                     vaddr < memseg[i].addr_64 + memseg[i].len)
 278                         return memseg[i].iova
 279                                 + (vaddr - memseg[i].addr_64);
 280         }
 281         return (phys_addr_t)(NULL);
 282 }
 283
 284 /**
 285  * When we are using Physical addresses as IO Virtual Addresses,
 286  * Need to call conversion routines dpaa2_mem_vtop & dpaa2_mem_ptov
 287  * wherever required.
 288  * These routines are called with help of below MACRO's
 289  */
 290
 291 #define DPAA2_MBUF_VADDR_TO_IOVA(mbuf) ((mbuf)->buf_iova)
 292 #define DPAA2_OP_VADDR_TO_IOVA(op) (op->phys_addr)
 293
 294 /**
 295  * macro to convert Virtual address to IOVA
 296  */
 297 #define DPAA2_VADDR_TO_IOVA(_vaddr) dpaa2_mem_vtop((uint64_t)(_vaddr))
 298
 299 /**
 300  * macro to convert IOVA to Virtual address
 301  */
 302 #define DPAA2_IOVA_TO_VADDR(_iova) dpaa2_mem_ptov((phys_addr_t)(_iova))
 303
 304 /**
 305  * macro to convert modify the memory containing IOVA to Virtual address
 306  */
 307 #define DPAA2_MODIFY_IOVA_TO_VADDR(_mem, _type) \
 308         {_mem = (_type)(dpaa2_mem_ptov((phys_addr_t)(_mem))); }
 309
 310 #else   /* RTE_LIBRTE_DPAA2_USE_PHYS_IOVA */
 311
 312 #define DPAA2_MBUF_VADDR_TO_IOVA(mbuf) ((mbuf)->buf_addr)
 313 #define DPAA2_OP_VADDR_TO_IOVA(op) (op)
 314 #define DPAA2_VADDR_TO_IOVA(_vaddr) (_vaddr)
 315 #define DPAA2_IOVA_TO_VADDR(_iova) (_iova)
 316 #define DPAA2_MODIFY_IOVA_TO_VADDR(_mem, _type)
 317
 318 #endif /* RTE_LIBRTE_DPAA2_USE_PHYS_IOVA */
 319
 320 static inline
 321 int check_swp_active_dqs(uint16_t dpio_index)
 322 {
 323         if (rte_global_active_dqs_list[dpio_index].global_active_dqs != NULL)
 324                 return 1;
 325         return 0;
 326 }
 327
 328 static inline
 329 void clear_swp_active_dqs(uint16_t dpio_index)
 330 {
 331         rte_global_active_dqs_list[dpio_index].global_active_dqs = NULL;
 332 }
 333
 334 static inline
 335 struct qbman_result *get_swp_active_dqs(uint16_t dpio_index)
 336 {
 337         return rte_global_active_dqs_list[dpio_index].global_active_dqs;
 338 }
 339
 340 static inline
 341 void set_swp_active_dqs(uint16_t dpio_index, struct qbman_result *dqs)
 342 {
 343         rte_global_active_dqs_list[dpio_index].global_active_dqs = dqs;
 344 }
 345 struct dpaa2_dpbp_dev *dpaa2_alloc_dpbp_dev(void);
 346 void dpaa2_free_dpbp_dev(struct dpaa2_dpbp_dev *dpbp);
 347 int dpaa2_dpbp_supported(void);
 348
 349 struct dpaa2_dpci_dev *rte_dpaa2_alloc_dpci_dev(void);
 350 void rte_dpaa2_free_dpci_dev(struct dpaa2_dpci_dev *dpci);
 351
 352 #endif