drivers/common/octeontx2/otx2_mbox.h

   1 /* SPDX-License-Identifier: BSD-3-Clause
   2  * Copyright(C) 2019 Marvell International Ltd.
   3  */
   4
   5 #ifndef __OTX2_MBOX_H__
   6 #define __OTX2_MBOX_H__
   7
   8 #include <errno.h>
   9 #include <stdbool.h>
  10
  11 #include <rte_ether.h>
  12 #include <rte_spinlock.h>
  13
  14 #include <otx2_common.h>
  15
  16 #define SZ_64K                  (64ULL * 1024ULL)
  17 #define SZ_1K                   (1ULL * 1024ULL)
  18 #define MBOX_SIZE               SZ_64K
  19
  20 /* AF/PF: PF initiated, PF/VF VF initiated */
  21 #define MBOX_DOWN_RX_START      0
  22 #define MBOX_DOWN_RX_SIZE       (46 * SZ_1K)
  23 #define MBOX_DOWN_TX_START      (MBOX_DOWN_RX_START + MBOX_DOWN_RX_SIZE)
  24 #define MBOX_DOWN_TX_SIZE       (16 * SZ_1K)
  25 /* AF/PF: AF initiated, PF/VF PF initiated */
  26 #define MBOX_UP_RX_START        (MBOX_DOWN_TX_START + MBOX_DOWN_TX_SIZE)
  27 #define MBOX_UP_RX_SIZE         SZ_1K
  28 #define MBOX_UP_TX_START        (MBOX_UP_RX_START + MBOX_UP_RX_SIZE)
  29 #define MBOX_UP_TX_SIZE         SZ_1K
  30
  31 #if MBOX_UP_TX_SIZE + MBOX_UP_TX_START != MBOX_SIZE
  32 # error "Incorrect mailbox area sizes"
  33 #endif
  34
  35 #define INTR_MASK(pfvfs) ((pfvfs < 64) ? (BIT_ULL(pfvfs) - 1) : (~0ull))
  36
  37 #define MBOX_RSP_TIMEOUT        3000 /* Time to wait for mbox response in ms */
  38
  39 #define MBOX_MSG_ALIGN          16  /* Align mbox msg start to 16bytes */
  40
  41 /* Mailbox directions */
  42 #define MBOX_DIR_AFPF           0  /* AF replies to PF */
  43 #define MBOX_DIR_PFAF           1  /* PF sends messages to AF */
  44 #define MBOX_DIR_PFVF           2  /* PF replies to VF */
  45 #define MBOX_DIR_VFPF           3  /* VF sends messages to PF */
  46 #define MBOX_DIR_AFPF_UP        4  /* AF sends messages to PF */
  47 #define MBOX_DIR_PFAF_UP        5  /* PF replies to AF */
  48 #define MBOX_DIR_PFVF_UP        6  /* PF sends messages to VF */
  49 #define MBOX_DIR_VFPF_UP        7  /* VF replies to PF */
  50
  51 /* Device memory does not support unaligned access, instruct compiler to
  52  * not optimize the memory access when working with mailbox memory.
  53  */
  54 #define __otx2_io volatile
  55
  56 struct otx2_mbox_dev {
  57         void        *mbase;   /* This dev's mbox region */
  58         rte_spinlock_t  mbox_lock;
  59         uint16_t     msg_size; /* Total msg size to be sent */
  60         uint16_t     rsp_size; /* Total rsp size to be sure the reply is ok */
  61         uint16_t     num_msgs; /* No of msgs sent or waiting for response */
  62         uint16_t     msgs_acked; /* No of msgs for which response is received */
  63 };
  64
  65 struct otx2_mbox {
  66         uintptr_t hwbase;  /* Mbox region advertised by HW */
  67         uintptr_t reg_base;/* CSR base for this dev */
  68         uint64_t trigger;  /* Trigger mbox notification */
  69         uint16_t tr_shift; /* Mbox trigger shift */
  70         uint64_t rx_start; /* Offset of Rx region in mbox memory */
  71         uint64_t tx_start; /* Offset of Tx region in mbox memory */
  72         uint16_t rx_size;  /* Size of Rx region */
  73         uint16_t tx_size;  /* Size of Tx region */
  74         uint16_t ndevs;    /* The number of peers */
  75         struct otx2_mbox_dev *dev;
  76 };
  77
  78 /* Header which precedes all mbox messages */
  79 struct mbox_hdr {
  80         uint64_t __otx2_io msg_size;   /* Total msgs size embedded */
  81         uint16_t __otx2_io num_msgs;   /* No of msgs embedded */
  82 };
  83
  84 /* Header which precedes every msg and is also part of it */
  85 struct mbox_msghdr {
  86         uint16_t __otx2_io pcifunc; /* Who's sending this msg */
  87         uint16_t __otx2_io id;      /* Mbox message ID */
  88 #define OTX2_MBOX_REQ_SIG (0xdead)
  89 #define OTX2_MBOX_RSP_SIG (0xbeef)
  90         /* Signature, for validating corrupted msgs */
  91         uint16_t __otx2_io sig;
  92 #define OTX2_MBOX_VERSION (0x0003)
  93         /* Version of msg's structure for this ID */
  94         uint16_t __otx2_io ver;
  95         /* Offset of next msg within mailbox region */
  96         uint16_t __otx2_io next_msgoff;
  97         int __otx2_io rc; /* Msg processed response code */
  98 };
  99
 100 /* Mailbox message types */
 101 #define MBOX_MSG_MASK                           0xFFFF
 102 #define MBOX_MSG_INVALID                        0xFFFE
 103 #define MBOX_MSG_MAX                            0xFFFF
 104
 105 #define MBOX_MESSAGES                                                   \
 106 /* Generic mbox IDs (range 0x000 - 0x1FF) */                            \
 107 M(READY,                0x001, ready, msg_req, ready_msg_rsp)           \
 108 M(ATTACH_RESOURCES,     0x002, attach_resources, rsrc_attach_req, msg_rsp)\
 109 M(DETACH_RESOURCES,     0x003, detach_resources, rsrc_detach_req, msg_rsp)\
 110 M(FREE_RSRC_CNT,        0x004, free_rsrc_cnt, msg_req, free_rsrcs_rsp)  \
 111 M(MSIX_OFFSET,          0x005, msix_offset, msg_req, msix_offset_rsp)   \
 112 M(VF_FLR,               0x006, vf_flr, msg_req, msg_rsp)                \
 113 M(PTP_OP,               0x007, ptp_op, ptp_req, ptp_rsp)                \
 114 M(GET_HW_CAP,           0x008, get_hw_cap, msg_req, get_hw_cap_rsp)     \
 115 M(NDC_SYNC_OP,          0x009, ndc_sync_op, ndc_sync_op, msg_rsp)       \
 116 /* CGX mbox IDs (range 0x200 - 0x3FF) */                                \
 117 M(CGX_START_RXTX,       0x200, cgx_start_rxtx, msg_req, msg_rsp)        \
 118 M(CGX_STOP_RXTX,        0x201, cgx_stop_rxtx, msg_req, msg_rsp)         \
 119 M(CGX_STATS,            0x202, cgx_stats, msg_req, cgx_stats_rsp)       \
 120 M(CGX_MAC_ADDR_SET,     0x203, cgx_mac_addr_set, cgx_mac_addr_set_or_get,\
 121                                 cgx_mac_addr_set_or_get)                \
 122 M(CGX_MAC_ADDR_GET,     0x204, cgx_mac_addr_get, cgx_mac_addr_set_or_get,\
 123                                 cgx_mac_addr_set_or_get)                \
 124 M(CGX_PROMISC_ENABLE,   0x205, cgx_promisc_enable, msg_req, msg_rsp)    \
 125 M(CGX_PROMISC_DISABLE,  0x206, cgx_promisc_disable, msg_req, msg_rsp)   \
 126 M(CGX_START_LINKEVENTS, 0x207, cgx_start_linkevents, msg_req, msg_rsp)  \
 127 M(CGX_STOP_LINKEVENTS,  0x208, cgx_stop_linkevents, msg_req, msg_rsp)   \
 128 M(CGX_GET_LINKINFO,     0x209, cgx_get_linkinfo, msg_req, cgx_link_info_msg)\
 129 M(CGX_INTLBK_ENABLE,    0x20A, cgx_intlbk_enable, msg_req, msg_rsp)     \
 130 M(CGX_INTLBK_DISABLE,   0x20B, cgx_intlbk_disable, msg_req, msg_rsp)    \
 131 M(CGX_PTP_RX_ENABLE,    0x20C, cgx_ptp_rx_enable, msg_req, msg_rsp)     \
 132 M(CGX_PTP_RX_DISABLE,   0x20D, cgx_ptp_rx_disable, msg_req, msg_rsp)    \
 133 M(CGX_CFG_PAUSE_FRM,    0x20E, cgx_cfg_pause_frm, cgx_pause_frm_cfg,    \
 134                                 cgx_pause_frm_cfg)                      \
 135 M(CGX_FW_DATA_GET,      0x20F, cgx_get_aux_link_info, msg_req, cgx_fw_data) \
 136 M(CGX_FEC_SET,          0x210, cgx_set_fec_param, fec_mode, fec_mode) \
 137 M(CGX_MAC_ADDR_ADD,     0x211, cgx_mac_addr_add, cgx_mac_addr_add_req,  \
 138                                 cgx_mac_addr_add_rsp)                   \
 139 M(CGX_MAC_ADDR_DEL,     0x212, cgx_mac_addr_del, cgx_mac_addr_del_req,  \
 140                                 msg_rsp)                                \
 141 M(CGX_MAC_MAX_ENTRIES_GET, 0x213, cgx_mac_max_entries_get, msg_req,     \
 142                                  cgx_max_dmac_entries_get_rsp)          \
 143 M(CGX_SET_LINK_STATE,   0x214, cgx_set_link_state,              \
 144                         cgx_set_link_state_msg, msg_rsp)                \
 145 M(CGX_GET_PHY_MOD_TYPE, 0x215, cgx_get_phy_mod_type, msg_req,           \
 146                                 cgx_phy_mod_type)                       \
 147 M(CGX_SET_PHY_MOD_TYPE, 0x216, cgx_set_phy_mod_type, cgx_phy_mod_type,  \
 148                                 msg_rsp)                                \
 149 M(CGX_FEC_STATS,        0x217, cgx_fec_stats, msg_req, cgx_fec_stats_rsp) \
 150 M(CGX_SET_LINK_MODE,    0x218, cgx_set_link_mode, cgx_set_link_mode_req,\
 151                                cgx_set_link_mode_rsp)                   \
 152 /* NPA mbox IDs (range 0x400 - 0x5FF) */                                \
 153 M(NPA_LF_ALLOC,         0x400, npa_lf_alloc, npa_lf_alloc_req,          \
 154                                 npa_lf_alloc_rsp)                       \
 155 M(NPA_LF_FREE,          0x401, npa_lf_free, msg_req, msg_rsp)           \
 156 M(NPA_AQ_ENQ,           0x402, npa_aq_enq, npa_aq_enq_req, npa_aq_enq_rsp)\
 157 M(NPA_HWCTX_DISABLE,    0x403, npa_hwctx_disable, hwctx_disable_req, msg_rsp)\
 158 /* SSO/SSOW mbox IDs (range 0x600 - 0x7FF) */                           \
 159 M(SSO_LF_ALLOC,         0x600, sso_lf_alloc, sso_lf_alloc_req,          \
 160                                 sso_lf_alloc_rsp)                       \
 161 M(SSO_LF_FREE,          0x601, sso_lf_free, sso_lf_free_req, msg_rsp)   \
 162 M(SSOW_LF_ALLOC,        0x602, ssow_lf_alloc, ssow_lf_alloc_req, msg_rsp)\
 163 M(SSOW_LF_FREE,         0x603, ssow_lf_free, ssow_lf_free_req, msg_rsp) \
 164 M(SSO_HW_SETCONFIG,     0x604, sso_hw_setconfig, sso_hw_setconfig,      \
 165                                 msg_rsp)                                \
 166 M(SSO_GRP_SET_PRIORITY, 0x605, sso_grp_set_priority, sso_grp_priority,  \
 167                                 msg_rsp)                                \
 168 M(SSO_GRP_GET_PRIORITY, 0x606, sso_grp_get_priority, sso_info_req,      \
 169                                 sso_grp_priority)                       \
 170 M(SSO_WS_CACHE_INV,     0x607, sso_ws_cache_inv, msg_req, msg_rsp)      \
 171 M(SSO_GRP_QOS_CONFIG,   0x608, sso_grp_qos_config, sso_grp_qos_cfg,     \
 172                                 msg_rsp)                                \
 173 M(SSO_GRP_GET_STATS,    0x609, sso_grp_get_stats, sso_info_req,         \
 174                                 sso_grp_stats)                          \
 175 M(SSO_HWS_GET_STATS,    0x610, sso_hws_get_stats, sso_info_req,         \
 176                                 sso_hws_stats)                          \
 177 /* TIM mbox IDs (range 0x800 - 0x9FF) */                                \
 178 M(TIM_LF_ALLOC,         0x800, tim_lf_alloc, tim_lf_alloc_req,          \
 179                                 tim_lf_alloc_rsp)                       \
 180 M(TIM_LF_FREE,          0x801, tim_lf_free, tim_ring_req, msg_rsp)      \
 181 M(TIM_CONFIG_RING,      0x802, tim_config_ring, tim_config_req, msg_rsp)\
 182 M(TIM_ENABLE_RING,      0x803, tim_enable_ring, tim_ring_req,           \
 183                                 tim_enable_rsp)                         \
 184 M(TIM_DISABLE_RING,     0x804, tim_disable_ring, tim_ring_req, msg_rsp) \
 185 /* CPT mbox IDs (range 0xA00 - 0xBFF) */                                \
 186 M(CPT_LF_ALLOC,         0xA00, cpt_lf_alloc, cpt_lf_alloc_req_msg,      \
 187                                cpt_lf_alloc_rsp_msg)                    \
 188 M(CPT_LF_FREE,          0xA01, cpt_lf_free, msg_req, msg_rsp)           \
 189 M(CPT_RD_WR_REGISTER,   0xA02, cpt_rd_wr_register, cpt_rd_wr_reg_msg,   \
 190                                cpt_rd_wr_reg_msg)                       \
 191 M(CPT_SET_CRYPTO_GRP,   0xA03, cpt_set_crypto_grp,                      \
 192                                cpt_set_crypto_grp_req_msg,              \
 193                                msg_rsp)                                 \
 194 M(CPT_INLINE_IPSEC_CFG, 0xA04, cpt_inline_ipsec_cfg,                    \
 195                                cpt_inline_ipsec_cfg_msg, msg_rsp)       \
 196 /* NPC mbox IDs (range 0x6000 - 0x7FFF) */                              \
 197 M(NPC_MCAM_ALLOC_ENTRY, 0x6000, npc_mcam_alloc_entry,                   \
 198                                 npc_mcam_alloc_entry_req,               \
 199                                 npc_mcam_alloc_entry_rsp)               \
 200 M(NPC_MCAM_FREE_ENTRY,  0x6001, npc_mcam_free_entry,                    \
 201                                 npc_mcam_free_entry_req, msg_rsp)       \
 202 M(NPC_MCAM_WRITE_ENTRY, 0x6002, npc_mcam_write_entry,                   \
 203                                 npc_mcam_write_entry_req, msg_rsp)      \
 204 M(NPC_MCAM_ENA_ENTRY,   0x6003, npc_mcam_ena_entry,                     \
 205                                 npc_mcam_ena_dis_entry_req, msg_rsp)    \
 206 M(NPC_MCAM_DIS_ENTRY,   0x6004, npc_mcam_dis_entry,                     \
 207                                 npc_mcam_ena_dis_entry_req, msg_rsp)    \
 208 M(NPC_MCAM_SHIFT_ENTRY, 0x6005, npc_mcam_shift_entry,                   \
 209                                 npc_mcam_shift_entry_req,               \
 210                                 npc_mcam_shift_entry_rsp)               \
 211 M(NPC_MCAM_ALLOC_COUNTER,       0x6006, npc_mcam_alloc_counter,         \
 212                                 npc_mcam_alloc_counter_req,             \
 213                                 npc_mcam_alloc_counter_rsp)             \
 214 M(NPC_MCAM_FREE_COUNTER,        0x6007, npc_mcam_free_counter,          \
 215                                 npc_mcam_oper_counter_req,              \
 216                                 msg_rsp)                                \
 217 M(NPC_MCAM_UNMAP_COUNTER,       0x6008, npc_mcam_unmap_counter,         \
 218                                 npc_mcam_unmap_counter_req,             \
 219                                 msg_rsp)                                \
 220 M(NPC_MCAM_CLEAR_COUNTER,       0x6009, npc_mcam_clear_counter,         \
 221                                 npc_mcam_oper_counter_req,              \
 222                                 msg_rsp)                                \
 223 M(NPC_MCAM_COUNTER_STATS,       0x600a, npc_mcam_counter_stats,         \
 224                                 npc_mcam_oper_counter_req,              \
 225                                 npc_mcam_oper_counter_rsp)              \
 226 M(NPC_MCAM_ALLOC_AND_WRITE_ENTRY, 0x600b, npc_mcam_alloc_and_write_entry,\
 227                                 npc_mcam_alloc_and_write_entry_req,     \
 228                                 npc_mcam_alloc_and_write_entry_rsp)     \
 229 M(NPC_GET_KEX_CFG,        0x600c, npc_get_kex_cfg, msg_req,             \
 230                                 npc_get_kex_cfg_rsp)                    \
 231 M(NPC_INSTALL_FLOW,       0x600d, npc_install_flow,                     \
 232                                   npc_install_flow_req,                 \
 233                                   npc_install_flow_rsp)                 \
 234 M(NPC_DELETE_FLOW,        0x600e, npc_delete_flow,                      \
 235                                   npc_delete_flow_req, msg_rsp)         \
 236 M(NPC_MCAM_READ_ENTRY,    0x600f, npc_mcam_read_entry,                  \
 237                                   npc_mcam_read_entry_req,              \
 238                                   npc_mcam_read_entry_rsp)              \
 239 M(NPC_SET_PKIND,          0x6010, npc_set_pkind,                        \
 240                                   npc_set_pkind,                        \
 241                                   msg_rsp)                              \
 242 /* NIX mbox IDs (range 0x8000 - 0xFFFF) */                              \
 243 M(NIX_LF_ALLOC,         0x8000, nix_lf_alloc, nix_lf_alloc_req,         \
 244                                 nix_lf_alloc_rsp)                       \
 245 M(NIX_LF_FREE,          0x8001, nix_lf_free, nix_lf_free_req, msg_rsp)  \
 246 M(NIX_AQ_ENQ,           0x8002, nix_aq_enq, nix_aq_enq_req,             \
 247                                 nix_aq_enq_rsp)                         \
 248 M(NIX_HWCTX_DISABLE,    0x8003, nix_hwctx_disable, hwctx_disable_req,   \
 249                                 msg_rsp)                                \
 250 M(NIX_TXSCH_ALLOC,      0x8004, nix_txsch_alloc, nix_txsch_alloc_req,   \
 251                                 nix_txsch_alloc_rsp)                    \
 252 M(NIX_TXSCH_FREE,       0x8005, nix_txsch_free, nix_txsch_free_req,     \
 253                                 msg_rsp)                                \
 254 M(NIX_TXSCHQ_CFG,       0x8006, nix_txschq_cfg, nix_txschq_config,      \
 255                                 msg_rsp)                                \
 256 M(NIX_STATS_RST,        0x8007, nix_stats_rst, msg_req, msg_rsp)        \
 257 M(NIX_VTAG_CFG,         0x8008, nix_vtag_cfg, nix_vtag_config, msg_rsp) \
 258 M(NIX_RSS_FLOWKEY_CFG,  0x8009, nix_rss_flowkey_cfg,                    \
 259                                 nix_rss_flowkey_cfg,                    \
 260                                 nix_rss_flowkey_cfg_rsp)                \
 261 M(NIX_SET_MAC_ADDR,     0x800a, nix_set_mac_addr, nix_set_mac_addr,     \
 262                                 msg_rsp)                                \
 263 M(NIX_SET_RX_MODE,      0x800b, nix_set_rx_mode, nix_rx_mode, msg_rsp)  \
 264 M(NIX_SET_HW_FRS,       0x800c, nix_set_hw_frs, nix_frs_cfg, msg_rsp)   \
 265 M(NIX_LF_START_RX,      0x800d, nix_lf_start_rx, msg_req, msg_rsp)      \
 266 M(NIX_LF_STOP_RX,       0x800e, nix_lf_stop_rx, msg_req, msg_rsp)       \
 267 M(NIX_MARK_FORMAT_CFG,  0x800f, nix_mark_format_cfg,                    \
 268                                 nix_mark_format_cfg,                    \
 269                                 nix_mark_format_cfg_rsp)                \
 270 M(NIX_SET_RX_CFG,       0x8010, nix_set_rx_cfg, nix_rx_cfg, msg_rsp)    \
 271 M(NIX_LSO_FORMAT_CFG,   0x8011, nix_lso_format_cfg, nix_lso_format_cfg, \
 272                                 nix_lso_format_cfg_rsp)                 \
 273 M(NIX_LF_PTP_TX_ENABLE, 0x8013, nix_lf_ptp_tx_enable, msg_req,          \
 274                                 msg_rsp)                                \
 275 M(NIX_LF_PTP_TX_DISABLE,        0x8014, nix_lf_ptp_tx_disable, msg_req, \
 276                                 msg_rsp)                                \
 277 M(NIX_SET_VLAN_TPID,    0x8015, nix_set_vlan_tpid, nix_set_vlan_tpid,   \
 278                                 msg_rsp)                                \
 279 M(NIX_BP_ENABLE,        0x8016, nix_bp_enable, nix_bp_cfg_req,          \
 280                                 nix_bp_cfg_rsp)                         \
 281 M(NIX_BP_DISABLE,       0x8017, nix_bp_disable, nix_bp_cfg_req, msg_rsp)\
 282 M(NIX_GET_MAC_ADDR,     0x8018, nix_get_mac_addr, msg_req,              \
 283                                 nix_get_mac_addr_rsp)                   \
 284 M(NIX_INLINE_IPSEC_CFG, 0x8019, nix_inline_ipsec_cfg,                   \
 285                                 nix_inline_ipsec_cfg, msg_rsp)          \
 286 M(NIX_INLINE_IPSEC_LF_CFG,                                              \
 287                         0x801a, nix_inline_ipsec_lf_cfg,                \
 288                                 nix_inline_ipsec_lf_cfg, msg_rsp)
 289
 290 /* Messages initiated by AF (range 0xC00 - 0xDFF) */
 291 #define MBOX_UP_CGX_MESSAGES                                            \
 292 M(CGX_LINK_EVENT,       0xC00, cgx_link_event, cgx_link_info_msg,       \
 293                                 msg_rsp)                                \
 294 M(CGX_PTP_RX_INFO,      0xC01, cgx_ptp_rx_info, cgx_ptp_rx_info_msg,    \
 295                                 msg_rsp)
 296
 297 enum {
 298 #define M(_name, _id, _1, _2, _3) MBOX_MSG_ ## _name = _id,
 299 MBOX_MESSAGES
 300 MBOX_UP_CGX_MESSAGES
 301 #undef M
 302 };
 303
 304 /* Mailbox message formats */
 305
 306 #define RVU_DEFAULT_PF_FUNC     0xFFFF
 307
 308 /* Generic request msg used for those mbox messages which
 309  * don't send any data in the request.
 310  */
 311 struct msg_req {
 312         struct mbox_msghdr hdr;
 313 };
 314
 315 /* Generic response msg used a ack or response for those mbox
 316  * messages which doesn't have a specific rsp msg format.
 317  */
 318 struct msg_rsp {
 319         struct mbox_msghdr hdr;
 320 };
 321
 322 /* RVU mailbox error codes
 323  * Range 256 - 300.
 324  */
 325 enum rvu_af_status {
 326         RVU_INVALID_VF_ID           = -256,
 327 };
 328
 329 struct ready_msg_rsp {
 330         struct mbox_msghdr hdr;
 331         uint16_t __otx2_io sclk_feq; /* SCLK frequency */
 332         uint16_t __otx2_io rclk_freq; /* RCLK frequency */
 333 };
 334
 335 /* Struct to set pkind */
 336 struct npc_set_pkind {
 337         struct mbox_msghdr hdr;
 338 #define OTX2_PRIV_FLAGS_DEFAULT  BIT_ULL(0)
 339 #define OTX2_PRIV_FLAGS_EDSA     BIT_ULL(1)
 340 #define OTX2_PRIV_FLAGS_HIGIG    BIT_ULL(2)
 341 #define OTX2_PRIV_FLAGS_CUSTOM   BIT_ULL(63)
 342         uint64_t __otx2_io mode;
 343 #define PKIND_TX                BIT_ULL(0)
 344 #define PKIND_RX                BIT_ULL(1)
 345         uint8_t __otx2_io dir;
 346         uint8_t __otx2_io pkind; /* valid only in case custom flag */
 347 };
 348
 349 /* Structure for requesting resource provisioning.
 350  * 'modify' flag to be used when either requesting more
 351  * or detach partial of a certain resource type.
 352  * Rest of the fields specify how many of what type to
 353  * be attached.
 354  */
 355 struct rsrc_attach_req {
 356         struct mbox_msghdr hdr;
 357         uint8_t __otx2_io modify:1;
 358         uint8_t __otx2_io npalf:1;
 359         uint8_t __otx2_io nixlf:1;
 360         uint16_t __otx2_io sso;
 361         uint16_t __otx2_io ssow;
 362         uint16_t __otx2_io timlfs;
 363         uint16_t __otx2_io cptlfs;
 364 };
 365
 366 /* Structure for relinquishing resources.
 367  * 'partial' flag to be used when relinquishing all resources
 368  * but only of a certain type. If not set, all resources of all
 369  * types provisioned to the RVU function will be detached.
 370  */
 371 struct rsrc_detach_req {
 372         struct mbox_msghdr hdr;
 373         uint8_t __otx2_io partial:1;
 374         uint8_t __otx2_io npalf:1;
 375         uint8_t __otx2_io nixlf:1;
 376         uint8_t __otx2_io sso:1;
 377         uint8_t __otx2_io ssow:1;
 378         uint8_t __otx2_io timlfs:1;
 379         uint8_t __otx2_io cptlfs:1;
 380 };
 381
 382 /* NIX Transmit schedulers */
 383 #define NIX_TXSCH_LVL_SMQ 0x0
 384 #define NIX_TXSCH_LVL_MDQ 0x0
 385 #define NIX_TXSCH_LVL_TL4 0x1
 386 #define NIX_TXSCH_LVL_TL3 0x2
 387 #define NIX_TXSCH_LVL_TL2 0x3
 388 #define NIX_TXSCH_LVL_TL1 0x4
 389 #define NIX_TXSCH_LVL_CNT 0x5
 390
 391 /*
 392  * Number of resources available to the caller.
 393  * In reply to MBOX_MSG_FREE_RSRC_CNT.
 394  */
 395 struct free_rsrcs_rsp {
 396         struct mbox_msghdr hdr;
 397         uint16_t __otx2_io schq[NIX_TXSCH_LVL_CNT];
 398         uint16_t __otx2_io sso;
 399         uint16_t __otx2_io tim;
 400         uint16_t __otx2_io ssow;
 401         uint16_t __otx2_io cpt;
 402         uint8_t __otx2_io npa;
 403         uint8_t __otx2_io nix;
 404 };
 405
 406 #define MSIX_VECTOR_INVALID     0xFFFF
 407 #define MAX_RVU_BLKLF_CNT       256
 408
 409 struct msix_offset_rsp {
 410         struct mbox_msghdr hdr;
 411         uint16_t __otx2_io npa_msixoff;
 412         uint16_t __otx2_io nix_msixoff;
 413         uint8_t __otx2_io sso;
 414         uint8_t __otx2_io ssow;
 415         uint8_t __otx2_io timlfs;
 416         uint8_t __otx2_io cptlfs;
 417         uint16_t __otx2_io sso_msixoff[MAX_RVU_BLKLF_CNT];
 418         uint16_t __otx2_io ssow_msixoff[MAX_RVU_BLKLF_CNT];
 419         uint16_t __otx2_io timlf_msixoff[MAX_RVU_BLKLF_CNT];
 420         uint16_t __otx2_io cptlf_msixoff[MAX_RVU_BLKLF_CNT];
 421 };
 422
 423 /* CGX mbox message formats */
 424
 425 struct cgx_stats_rsp {
 426         struct mbox_msghdr hdr;
 427 #define CGX_RX_STATS_COUNT      13
 428 #define CGX_TX_STATS_COUNT      18
 429         uint64_t __otx2_io rx_stats[CGX_RX_STATS_COUNT];
 430         uint64_t __otx2_io tx_stats[CGX_TX_STATS_COUNT];
 431 };
 432
 433 struct cgx_fec_stats_rsp {
 434         struct mbox_msghdr hdr;
 435         uint64_t __otx2_io fec_corr_blks;
 436         uint64_t __otx2_io fec_uncorr_blks;
 437 };
 438 /* Structure for requesting the operation for
 439  * setting/getting mac address in the CGX interface
 440  */
 441 struct cgx_mac_addr_set_or_get {
 442         struct mbox_msghdr hdr;
 443         uint8_t __otx2_io mac_addr[RTE_ETHER_ADDR_LEN];
 444 };
 445
 446 /* Structure for requesting the operation to
 447  * add DMAC filter entry into CGX interface
 448  */
 449 struct cgx_mac_addr_add_req {
 450         struct mbox_msghdr hdr;
 451         uint8_t __otx2_io mac_addr[RTE_ETHER_ADDR_LEN];
 452 };
 453
 454 /* Structure for response against the operation to
 455  * add DMAC filter entry into CGX interface
 456  */
 457 struct cgx_mac_addr_add_rsp {
 458         struct mbox_msghdr hdr;
 459         uint8_t __otx2_io index;
 460 };
 461
 462 /* Structure for requesting the operation to
 463  * delete DMAC filter entry from CGX interface
 464  */
 465 struct cgx_mac_addr_del_req {
 466         struct mbox_msghdr hdr;
 467         uint8_t __otx2_io index;
 468 };
 469
 470 /* Structure for response against the operation to
 471  * get maximum supported DMAC filter entries
 472  */
 473 struct cgx_max_dmac_entries_get_rsp {
 474         struct mbox_msghdr hdr;
 475         uint8_t __otx2_io max_dmac_filters;
 476 };
 477
 478 struct cgx_link_user_info {
 479         uint64_t __otx2_io link_up:1;
 480         uint64_t __otx2_io full_duplex:1;
 481         uint64_t __otx2_io lmac_type_id:4;
 482         uint64_t __otx2_io speed:20; /* speed in Mbps */
 483         uint64_t __otx2_io an:1; /* AN supported or not */
 484         uint64_t __otx2_io fec:2; /* FEC type if enabled else 0 */
 485         uint64_t __otx2_io port:8;
 486 #define LMACTYPE_STR_LEN 16
 487         char lmac_type[LMACTYPE_STR_LEN];
 488 };
 489
 490 struct cgx_link_info_msg {
 491         struct mbox_msghdr hdr;
 492         struct cgx_link_user_info link_info;
 493 };
 494
 495 struct cgx_ptp_rx_info_msg {
 496         struct mbox_msghdr hdr;
 497         uint8_t __otx2_io ptp_en;
 498 };
 499
 500 struct cgx_pause_frm_cfg {
 501         struct mbox_msghdr hdr;
 502         uint8_t __otx2_io set;
 503         /* set = 1 if the request is to config pause frames */
 504         /* set = 0 if the request is to fetch pause frames config */
 505         uint8_t __otx2_io rx_pause;
 506         uint8_t __otx2_io tx_pause;
 507 };
 508
 509 struct sfp_eeprom_s {
 510 #define SFP_EEPROM_SIZE 256
 511         uint16_t __otx2_io sff_id;
 512         uint8_t __otx2_io buf[SFP_EEPROM_SIZE];
 513         uint64_t __otx2_io reserved;
 514 };
 515
 516 enum fec_type {
 517         OTX2_FEC_NONE,
 518         OTX2_FEC_BASER,
 519         OTX2_FEC_RS,
 520 };
 521
 522 struct phy_s {
 523         uint64_t __otx2_io can_change_mod_type : 1;
 524         uint64_t __otx2_io mod_type            : 1;
 525 };
 526
 527 struct cgx_lmac_fwdata_s {
 528         uint16_t __otx2_io rw_valid;
 529         uint64_t __otx2_io supported_fec;
 530         uint64_t __otx2_io supported_an;
 531         uint64_t __otx2_io supported_link_modes;
 532         /* Only applicable if AN is supported */
 533         uint64_t __otx2_io advertised_fec;
 534         uint64_t __otx2_io advertised_link_modes;
 535         /* Only applicable if SFP/QSFP slot is present */
 536         struct sfp_eeprom_s sfp_eeprom;
 537         struct phy_s phy;
 538 #define LMAC_FWDATA_RESERVED_MEM 1023
 539         uint64_t __otx2_io reserved[LMAC_FWDATA_RESERVED_MEM];
 540 };
 541
 542 struct cgx_fw_data {
 543         struct mbox_msghdr hdr;
 544         struct cgx_lmac_fwdata_s fwdata;
 545 };
 546
 547 struct fec_mode {
 548         struct mbox_msghdr hdr;
 549         int __otx2_io fec;
 550 };
 551
 552 struct cgx_set_link_state_msg {
 553         struct mbox_msghdr hdr;
 554         uint8_t __otx2_io enable;
 555 };
 556
 557 struct cgx_phy_mod_type {
 558         struct mbox_msghdr hdr;
 559         int __otx2_io mod;
 560 };
 561
 562 struct cgx_set_link_mode_args {
 563         uint32_t __otx2_io speed;
 564         uint8_t __otx2_io duplex;
 565         uint8_t __otx2_io an;
 566         uint8_t __otx2_io ports;
 567         uint64_t __otx2_io mode;
 568 };
 569
 570 struct cgx_set_link_mode_req {
 571         struct mbox_msghdr hdr;
 572         struct cgx_set_link_mode_args args;
 573 };
 574
 575 struct cgx_set_link_mode_rsp {
 576         struct mbox_msghdr hdr;
 577         int __otx2_io status;
 578 };
 579 /* NPA mbox message formats */
 580
 581 /* NPA mailbox error codes
 582  * Range 301 - 400.
 583  */
 584 enum npa_af_status {
 585         NPA_AF_ERR_PARAM            = -301,
 586         NPA_AF_ERR_AQ_FULL          = -302,
 587         NPA_AF_ERR_AQ_ENQUEUE       = -303,
 588         NPA_AF_ERR_AF_LF_INVALID    = -304,
 589         NPA_AF_ERR_AF_LF_ALLOC      = -305,
 590         NPA_AF_ERR_LF_RESET         = -306,
 591 };
 592
 593 #define NPA_AURA_SZ_0           0
 594 #define NPA_AURA_SZ_128         1
 595 #define NPA_AURA_SZ_256         2
 596 #define NPA_AURA_SZ_512         3
 597 #define NPA_AURA_SZ_1K          4
 598 #define NPA_AURA_SZ_2K          5
 599 #define NPA_AURA_SZ_4K          6
 600 #define NPA_AURA_SZ_8K          7
 601 #define NPA_AURA_SZ_16K         8
 602 #define NPA_AURA_SZ_32K         9
 603 #define NPA_AURA_SZ_64K         10
 604 #define NPA_AURA_SZ_128K        11
 605 #define NPA_AURA_SZ_256K        12
 606 #define NPA_AURA_SZ_512K        13
 607 #define NPA_AURA_SZ_1M          14
 608 #define NPA_AURA_SZ_MAX         15
 609
 610 /* For NPA LF context alloc and init */
 611 struct npa_lf_alloc_req {
 612         struct mbox_msghdr hdr;
 613         int __otx2_io node;
 614         int __otx2_io aura_sz; /* No of auras. See NPA_AURA_SZ_* */
 615         uint32_t __otx2_io nr_pools; /* No of pools */
 616         uint64_t __otx2_io way_mask;
 617 };
 618
 619 struct npa_lf_alloc_rsp {
 620         struct mbox_msghdr hdr;
 621         uint32_t __otx2_io stack_pg_ptrs;  /* No of ptrs per stack page */
 622         uint32_t __otx2_io stack_pg_bytes; /* Size of stack page */
 623         uint16_t __otx2_io qints; /* NPA_AF_CONST::QINTS */
 624 };
 625
 626 /* NPA AQ enqueue msg */
 627 struct npa_aq_enq_req {
 628         struct mbox_msghdr hdr;
 629         uint32_t __otx2_io aura_id;
 630         uint8_t __otx2_io ctype;
 631         uint8_t __otx2_io op;
 632         union {
 633                 /* Valid when op == WRITE/INIT and ctype == AURA.
 634                  * LF fills the pool_id in aura.pool_addr. AF will translate
 635                  * the pool_id to pool context pointer.
 636                  */
 637                 __otx2_io struct npa_aura_s aura;
 638                 /* Valid when op == WRITE/INIT and ctype == POOL */
 639                 __otx2_io struct npa_pool_s pool;
 640         };
 641         /* Mask data when op == WRITE (1=write, 0=don't write) */
 642         union {
 643                 /* Valid when op == WRITE and ctype == AURA */
 644                 __otx2_io struct npa_aura_s aura_mask;
 645                 /* Valid when op == WRITE and ctype == POOL */
 646                 __otx2_io struct npa_pool_s pool_mask;
 647         };
 648 };
 649
 650 struct npa_aq_enq_rsp {
 651         struct mbox_msghdr hdr;
 652         union {
 653                 /* Valid when op == READ and ctype == AURA */
 654                 __otx2_io struct npa_aura_s aura;
 655                 /* Valid when op == READ and ctype == POOL */
 656                 __otx2_io struct npa_pool_s pool;
 657         };
 658 };
 659
 660 /* Disable all contexts of type 'ctype' */
 661 struct hwctx_disable_req {
 662         struct mbox_msghdr hdr;
 663         uint8_t __otx2_io ctype;
 664 };
 665
 666 /* NIX mbox message formats */
 667
 668 /* NIX mailbox error codes
 669  * Range 401 - 500.
 670  */
 671 enum nix_af_status {
 672         NIX_AF_ERR_PARAM            = -401,
 673         NIX_AF_ERR_AQ_FULL          = -402,
 674         NIX_AF_ERR_AQ_ENQUEUE       = -403,
 675         NIX_AF_ERR_AF_LF_INVALID    = -404,
 676         NIX_AF_ERR_AF_LF_ALLOC      = -405,
 677         NIX_AF_ERR_TLX_ALLOC_FAIL   = -406,
 678         NIX_AF_ERR_TLX_INVALID      = -407,
 679         NIX_AF_ERR_RSS_SIZE_INVALID = -408,
 680         NIX_AF_ERR_RSS_GRPS_INVALID = -409,
 681         NIX_AF_ERR_FRS_INVALID      = -410,
 682         NIX_AF_ERR_RX_LINK_INVALID  = -411,
 683         NIX_AF_INVAL_TXSCHQ_CFG     = -412,
 684         NIX_AF_SMQ_FLUSH_FAILED     = -413,
 685         NIX_AF_ERR_LF_RESET         = -414,
 686         NIX_AF_ERR_RSS_NOSPC_FIELD  = -415,
 687         NIX_AF_ERR_RSS_NOSPC_ALGO   = -416,
 688         NIX_AF_ERR_MARK_CFG_FAIL    = -417,
 689         NIX_AF_ERR_LSO_CFG_FAIL     = -418,
 690         NIX_AF_INVAL_NPA_PF_FUNC    = -419,
 691         NIX_AF_INVAL_SSO_PF_FUNC    = -420,
 692         NIX_AF_ERR_TX_VTAG_NOSPC    = -421,
 693 };
 694
 695 /* For NIX LF context alloc and init */
 696 struct nix_lf_alloc_req {
 697         struct mbox_msghdr hdr;
 698         int __otx2_io node;
 699         uint32_t __otx2_io rq_cnt;   /* No of receive queues */
 700         uint32_t __otx2_io sq_cnt;   /* No of send queues */
 701         uint32_t __otx2_io cq_cnt;   /* No of completion queues */
 702         uint8_t __otx2_io xqe_sz;
 703         uint16_t __otx2_io rss_sz;
 704         uint8_t __otx2_io rss_grps;
 705         uint16_t __otx2_io npa_func;
 706         /* RVU_DEFAULT_PF_FUNC == default pf_func associated with lf */
 707         uint16_t __otx2_io sso_func;
 708         uint64_t __otx2_io rx_cfg;   /* See NIX_AF_LF(0..127)_RX_CFG */
 709         uint64_t __otx2_io way_mask;
 710 };
 711
 712 struct nix_lf_alloc_rsp {
 713         struct mbox_msghdr hdr;
 714         uint16_t __otx2_io sqb_size;
 715         uint16_t __otx2_io rx_chan_base;
 716         uint16_t __otx2_io tx_chan_base;
 717         uint8_t __otx2_io rx_chan_cnt; /* Total number of RX channels */
 718         uint8_t __otx2_io tx_chan_cnt; /* Total number of TX channels */
 719         uint8_t __otx2_io lso_tsov4_idx;
 720         uint8_t __otx2_io lso_tsov6_idx;
 721         uint8_t __otx2_io mac_addr[RTE_ETHER_ADDR_LEN];
 722         uint8_t __otx2_io lf_rx_stats; /* NIX_AF_CONST1::LF_RX_STATS */
 723         uint8_t __otx2_io lf_tx_stats; /* NIX_AF_CONST1::LF_TX_STATS */
 724         uint16_t __otx2_io cints; /* NIX_AF_CONST2::CINTS */
 725         uint16_t __otx2_io qints; /* NIX_AF_CONST2::QINTS */
 726 };
 727
 728 struct nix_lf_free_req {
 729         struct mbox_msghdr hdr;
 730 #define NIX_LF_DISABLE_FLOWS   0x1
 731         uint64_t __otx2_io flags;
 732 };
 733
 734 /* NIX AQ enqueue msg */
 735 struct nix_aq_enq_req {
 736         struct mbox_msghdr hdr;
 737         uint32_t __otx2_io qidx;
 738         uint8_t __otx2_io ctype;
 739         uint8_t __otx2_io op;
 740         union {
 741                 /* Valid when op == WRITE/INIT and ctype == NIX_AQ_CTYPE_RQ */
 742                 __otx2_io struct nix_rq_ctx_s rq;
 743                 /* Valid when op == WRITE/INIT and ctype == NIX_AQ_CTYPE_SQ */
 744                 __otx2_io struct nix_sq_ctx_s sq;
 745                 /* Valid when op == WRITE/INIT and ctype == NIX_AQ_CTYPE_CQ */
 746                 __otx2_io struct nix_cq_ctx_s cq;
 747                 /* Valid when op == WRITE/INIT and ctype == NIX_AQ_CTYPE_RSS */
 748                 __otx2_io struct nix_rsse_s rss;
 749                 /* Valid when op == WRITE/INIT and ctype == NIX_AQ_CTYPE_MCE */
 750                 __otx2_io struct nix_rx_mce_s mce;
 751         };
 752         /* Mask data when op == WRITE (1=write, 0=don't write) */
 753         union {
 754                 /* Valid when op == WRITE and ctype == NIX_AQ_CTYPE_RQ */
 755                 __otx2_io struct nix_rq_ctx_s rq_mask;
 756                 /* Valid when op == WRITE and ctype == NIX_AQ_CTYPE_SQ */
 757                 __otx2_io struct nix_sq_ctx_s sq_mask;
 758                 /* Valid when op == WRITE and ctype == NIX_AQ_CTYPE_CQ */
 759                 __otx2_io struct nix_cq_ctx_s cq_mask;
 760                 /* Valid when op == WRITE and ctype == NIX_AQ_CTYPE_RSS */
 761                 __otx2_io struct nix_rsse_s rss_mask;
 762                 /* Valid when op == WRITE and ctype == NIX_AQ_CTYPE_MCE */
 763                 __otx2_io struct nix_rx_mce_s mce_mask;
 764         };
 765 };
 766
 767 struct nix_aq_enq_rsp {
 768         struct mbox_msghdr hdr;
 769         union {
 770                 __otx2_io struct nix_rq_ctx_s rq;
 771                 __otx2_io struct nix_sq_ctx_s sq;
 772                 __otx2_io struct nix_cq_ctx_s cq;
 773                 __otx2_io struct nix_rsse_s   rss;
 774                 __otx2_io struct nix_rx_mce_s mce;
 775         };
 776 };
 777
 778 /* Tx scheduler/shaper mailbox messages */
 779
 780 #define MAX_TXSCHQ_PER_FUNC     128
 781
 782 struct nix_txsch_alloc_req {
 783         struct mbox_msghdr hdr;
 784         /* Scheduler queue count request at each level */
 785         uint16_t __otx2_io schq_contig[NIX_TXSCH_LVL_CNT]; /* Contig. queues */
 786         uint16_t __otx2_io schq[NIX_TXSCH_LVL_CNT]; /* Non-Contig. queues */
 787 };
 788
 789 struct nix_txsch_alloc_rsp {
 790         struct mbox_msghdr hdr;
 791         /* Scheduler queue count allocated at each level */
 792         uint16_t __otx2_io schq_contig[NIX_TXSCH_LVL_CNT]; /* Contig. queues */
 793         uint16_t __otx2_io schq[NIX_TXSCH_LVL_CNT]; /* Non-Contig. queues */
 794         /* Scheduler queue list allocated at each level */
 795         uint16_t __otx2_io
 796                 schq_contig_list[NIX_TXSCH_LVL_CNT][MAX_TXSCHQ_PER_FUNC];
 797         uint16_t __otx2_io schq_list[NIX_TXSCH_LVL_CNT][MAX_TXSCHQ_PER_FUNC];
 798         /* Traffic aggregation scheduler level */
 799         uint8_t  __otx2_io aggr_level;
 800         /* Aggregation lvl's RR_PRIO config */
 801         uint8_t  __otx2_io aggr_lvl_rr_prio;
 802         /* LINKX_CFG CSRs mapped to TL3 or TL2's index ? */
 803         uint8_t  __otx2_io link_cfg_lvl;
 804 };
 805
 806 struct nix_txsch_free_req {
 807         struct mbox_msghdr hdr;
 808 #define TXSCHQ_FREE_ALL BIT_ULL(0)
 809         uint16_t __otx2_io flags;
 810         /* Scheduler queue level to be freed */
 811         uint16_t __otx2_io schq_lvl;
 812         /* List of scheduler queues to be freed */
 813         uint16_t __otx2_io schq;
 814 };
 815
 816 struct nix_txschq_config {
 817         struct mbox_msghdr hdr;
 818         uint8_t __otx2_io lvl; /* SMQ/MDQ/TL4/TL3/TL2/TL1 */
 819 #define TXSCHQ_IDX_SHIFT 16
 820 #define TXSCHQ_IDX_MASK (BIT_ULL(10) - 1)
 821 #define TXSCHQ_IDX(reg, shift) (((reg) >> (shift)) & TXSCHQ_IDX_MASK)
 822         uint8_t __otx2_io num_regs;
 823 #define MAX_REGS_PER_MBOX_MSG 20
 824         uint64_t __otx2_io reg[MAX_REGS_PER_MBOX_MSG];
 825         uint64_t __otx2_io regval[MAX_REGS_PER_MBOX_MSG];
 826 };
 827
 828 struct nix_vtag_config {
 829         struct mbox_msghdr hdr;
 830         /* '0' for 4 octet VTAG, '1' for 8 octet VTAG */
 831         uint8_t __otx2_io vtag_size;
 832         /* cfg_type is '0' for tx vlan cfg
 833          * cfg_type is '1' for rx vlan cfg
 834          */
 835         uint8_t __otx2_io cfg_type;
 836         union {
 837                 /* Valid when cfg_type is '0' */
 838                 struct {
 839                         uint64_t __otx2_io vtag0;
 840                         uint64_t __otx2_io vtag1;
 841
 842                         /* cfg_vtag0 & cfg_vtag1 fields are valid
 843                          * when free_vtag0 & free_vtag1 are '0's.
 844                          */
 845                         /* cfg_vtag0 = 1 to configure vtag0 */
 846                         uint8_t __otx2_io cfg_vtag0 :1;
 847                         /* cfg_vtag1 = 1 to configure vtag1 */
 848                         uint8_t __otx2_io cfg_vtag1 :1;
 849
 850                         /* vtag0_idx & vtag1_idx are only valid when
 851                          * both cfg_vtag0 & cfg_vtag1 are '0's,
 852                          * these fields are used along with free_vtag0
 853                          * & free_vtag1 to free the nix lf's tx_vlan
 854                          * configuration.
 855                          *
 856                          * Denotes the indices of tx_vtag def registers
 857                          * that needs to be cleared and freed.
 858                          */
 859                         int __otx2_io vtag0_idx;
 860                         int __otx2_io vtag1_idx;
 861
 862                         /* Free_vtag0 & free_vtag1 fields are valid
 863                          * when cfg_vtag0 & cfg_vtag1 are '0's.
 864                          */
 865                         /* Free_vtag0 = 1 clears vtag0 configuration
 866                          * vtag0_idx denotes the index to be cleared.
 867                          */
 868                         uint8_t __otx2_io free_vtag0 :1;
 869                         /* Free_vtag1 = 1 clears vtag1 configuration
 870                          * vtag1_idx denotes the index to be cleared.
 871                          */
 872                         uint8_t __otx2_io free_vtag1 :1;
 873                 } tx;
 874
 875                 /* Valid when cfg_type is '1' */
 876                 struct {
 877                         /* Rx vtag type index, valid values are in 0..7 range */
 878                         uint8_t __otx2_io vtag_type;
 879                         /* Rx vtag strip */
 880                         uint8_t __otx2_io strip_vtag :1;
 881                         /* Rx vtag capture */
 882                         uint8_t __otx2_io capture_vtag :1;
 883                 } rx;
 884         };
 885 };
 886
 887 struct nix_vtag_config_rsp {
 888         struct mbox_msghdr hdr;
 889         /* Indices of tx_vtag def registers used to configure
 890          * tx vtag0 & vtag1 headers, these indices are valid
 891          * when nix_vtag_config mbox requested for vtag0 and/
 892          * or vtag1 configuration.
 893          */
 894         int __otx2_io vtag0_idx;
 895         int __otx2_io vtag1_idx;
 896 };
 897
 898 struct nix_rss_flowkey_cfg {
 899         struct mbox_msghdr hdr;
 900         int __otx2_io mcam_index;  /* MCAM entry index to modify */
 901         uint32_t __otx2_io flowkey_cfg; /* Flowkey types selected */
 902 #define FLOW_KEY_TYPE_PORT     BIT(0)
 903 #define FLOW_KEY_TYPE_IPV4     BIT(1)
 904 #define FLOW_KEY_TYPE_IPV6     BIT(2)
 905 #define FLOW_KEY_TYPE_TCP      BIT(3)
 906 #define FLOW_KEY_TYPE_UDP      BIT(4)
 907 #define FLOW_KEY_TYPE_SCTP     BIT(5)
 908 #define FLOW_KEY_TYPE_NVGRE    BIT(6)
 909 #define FLOW_KEY_TYPE_VXLAN    BIT(7)
 910 #define FLOW_KEY_TYPE_GENEVE   BIT(8)
 911 #define FLOW_KEY_TYPE_ETH_DMAC BIT(9)
 912 #define FLOW_KEY_TYPE_IPV6_EXT BIT(10)
 913 #define FLOW_KEY_TYPE_GTPU       BIT(11)
 914 #define FLOW_KEY_TYPE_INNR_IPV4     BIT(12)
 915 #define FLOW_KEY_TYPE_INNR_IPV6     BIT(13)
 916 #define FLOW_KEY_TYPE_INNR_TCP      BIT(14)
 917 #define FLOW_KEY_TYPE_INNR_UDP      BIT(15)
 918 #define FLOW_KEY_TYPE_INNR_SCTP     BIT(16)
 919 #define FLOW_KEY_TYPE_INNR_ETH_DMAC BIT(17)
 920         uint8_t group;       /* RSS context or group */
 921 };
 922
 923 struct nix_rss_flowkey_cfg_rsp {
 924         struct mbox_msghdr hdr;
 925         uint8_t __otx2_io alg_idx; /* Selected algo index */
 926 };
 927
 928 struct nix_set_mac_addr {
 929         struct mbox_msghdr hdr;
 930         uint8_t __otx2_io mac_addr[RTE_ETHER_ADDR_LEN];
 931 };
 932
 933 struct nix_get_mac_addr_rsp {
 934         struct mbox_msghdr hdr;
 935         uint8_t __otx2_io mac_addr[RTE_ETHER_ADDR_LEN];
 936 };
 937
 938 struct nix_mark_format_cfg {
 939         struct mbox_msghdr hdr;
 940         uint8_t __otx2_io offset;
 941         uint8_t __otx2_io y_mask;
 942         uint8_t __otx2_io y_val;
 943         uint8_t __otx2_io r_mask;
 944         uint8_t __otx2_io r_val;
 945 };
 946
 947 struct nix_mark_format_cfg_rsp {
 948         struct mbox_msghdr hdr;
 949         uint8_t __otx2_io mark_format_idx;
 950 };
 951
 952 struct nix_lso_format_cfg {
 953         struct mbox_msghdr hdr;
 954         uint64_t __otx2_io field_mask;
 955         uint64_t __otx2_io fields[NIX_LSO_FIELD_MAX];
 956 };
 957
 958 struct nix_lso_format_cfg_rsp {
 959         struct mbox_msghdr hdr;
 960         uint8_t __otx2_io lso_format_idx;
 961 };
 962
 963 struct nix_rx_mode {
 964         struct mbox_msghdr hdr;
 965 #define NIX_RX_MODE_UCAST    BIT(0)
 966 #define NIX_RX_MODE_PROMISC  BIT(1)
 967 #define NIX_RX_MODE_ALLMULTI BIT(2)
 968         uint16_t __otx2_io mode;
 969 };
 970
 971 struct nix_rx_cfg {
 972         struct mbox_msghdr hdr;
 973 #define NIX_RX_OL3_VERIFY   BIT(0)
 974 #define NIX_RX_OL4_VERIFY   BIT(1)
 975         uint8_t __otx2_io len_verify; /* Outer L3/L4 len check */
 976 #define NIX_RX_CSUM_OL4_VERIFY  BIT(0)
 977         uint8_t __otx2_io csum_verify; /* Outer L4 checksum verification */
 978 };
 979
 980 struct nix_frs_cfg {
 981         struct mbox_msghdr hdr;
 982         uint8_t __otx2_io update_smq;    /* Update SMQ's min/max lens */
 983         uint8_t __otx2_io update_minlen; /* Set minlen also */
 984         uint8_t __otx2_io sdp_link;      /* Set SDP RX link */
 985         uint16_t __otx2_io maxlen;
 986         uint16_t __otx2_io minlen;
 987 };
 988
 989 struct nix_set_vlan_tpid {
 990         struct mbox_msghdr hdr;
 991 #define NIX_VLAN_TYPE_INNER 0
 992 #define NIX_VLAN_TYPE_OUTER 1
 993         uint8_t __otx2_io vlan_type;
 994         uint16_t __otx2_io tpid;
 995 };
 996
 997 struct nix_bp_cfg_req {
 998         struct mbox_msghdr hdr;
 999         uint16_t __otx2_io chan_base; /* Starting channel number */
1000         uint8_t __otx2_io chan_cnt; /* Number of channels */
1001         uint8_t __otx2_io bpid_per_chan;
1002         /* bpid_per_chan = 0  assigns single bp id for range of channels */
1003         /* bpid_per_chan = 1 assigns separate bp id for each channel */
1004 };
1005
1006 /* PF can be mapped to either CGX or LBK interface,
1007  * so maximum 64 channels are possible.
1008  */
1009 #define NIX_MAX_CHAN    64
1010 struct nix_bp_cfg_rsp {
1011         struct mbox_msghdr hdr;
1012         /* Channel and bpid mapping */
1013         uint16_t __otx2_io chan_bpid[NIX_MAX_CHAN];
1014         /* Number of channel for which bpids are assigned */
1015         uint8_t __otx2_io chan_cnt;
1016 };
1017
1018 /* Global NIX inline IPSec configuration */
1019 struct nix_inline_ipsec_cfg {
1020         struct mbox_msghdr hdr;
1021         uint32_t __otx2_io cpt_credit;
1022         struct {
1023                 uint8_t __otx2_io egrp;
1024                 uint8_t __otx2_io opcode;
1025         } gen_cfg;
1026         struct {
1027                 uint16_t __otx2_io cpt_pf_func;
1028                 uint8_t __otx2_io cpt_slot;
1029         } inst_qsel;
1030         uint8_t __otx2_io enable;
1031 };
1032
1033 /* Per NIX LF inline IPSec configuration */
1034 struct nix_inline_ipsec_lf_cfg {
1035         struct mbox_msghdr hdr;
1036         uint64_t __otx2_io sa_base_addr;
1037         struct {
1038                 uint32_t __otx2_io tag_const;
1039                 uint16_t __otx2_io lenm1_max;
1040                 uint8_t __otx2_io sa_pow2_size;
1041                 uint8_t __otx2_io tt;
1042         } ipsec_cfg0;
1043         struct {
1044                 uint32_t __otx2_io sa_idx_max;
1045                 uint8_t __otx2_io sa_idx_w;
1046         } ipsec_cfg1;
1047         uint8_t __otx2_io enable;
1048 };
1049
1050 /* SSO mailbox error codes
1051  * Range 501 - 600.
1052  */
1053 enum sso_af_status {
1054         SSO_AF_ERR_PARAM        = -501,
1055         SSO_AF_ERR_LF_INVALID   = -502,
1056         SSO_AF_ERR_AF_LF_ALLOC  = -503,
1057         SSO_AF_ERR_GRP_EBUSY    = -504,
1058         SSO_AF_INVAL_NPA_PF_FUNC = -505,
1059 };
1060
1061 struct sso_lf_alloc_req {
1062         struct mbox_msghdr hdr;
1063         int __otx2_io node;
1064         uint16_t __otx2_io hwgrps;
1065 };
1066
1067 struct sso_lf_alloc_rsp {
1068         struct mbox_msghdr hdr;
1069         uint32_t __otx2_io xaq_buf_size;
1070         uint32_t __otx2_io xaq_wq_entries;
1071         uint32_t __otx2_io in_unit_entries;
1072         uint16_t __otx2_io hwgrps;
1073 };
1074
1075 struct sso_lf_free_req {
1076         struct mbox_msghdr hdr;
1077         int __otx2_io node;
1078         uint16_t __otx2_io hwgrps;
1079 };
1080
1081 /* SSOW mailbox error codes
1082  * Range 601 - 700.
1083  */
1084 enum ssow_af_status {
1085         SSOW_AF_ERR_PARAM       = -601,
1086         SSOW_AF_ERR_LF_INVALID  = -602,
1087         SSOW_AF_ERR_AF_LF_ALLOC = -603,
1088 };
1089
1090 struct ssow_lf_alloc_req {
1091         struct mbox_msghdr hdr;
1092         int __otx2_io node;
1093         uint16_t __otx2_io hws;
1094 };
1095
1096 struct ssow_lf_free_req {
1097         struct mbox_msghdr hdr;
1098         int __otx2_io node;
1099         uint16_t __otx2_io hws;
1100 };
1101
1102 struct sso_hw_setconfig {
1103         struct mbox_msghdr hdr;
1104         uint32_t __otx2_io npa_aura_id;
1105         uint16_t __otx2_io npa_pf_func;
1106         uint16_t __otx2_io hwgrps;
1107 };
1108
1109 struct sso_info_req {
1110         struct mbox_msghdr hdr;
1111         union {
1112                 uint16_t __otx2_io grp;
1113                 uint16_t __otx2_io hws;
1114         };
1115 };
1116
1117 struct sso_grp_priority {
1118         struct mbox_msghdr hdr;
1119         uint16_t __otx2_io grp;
1120         uint8_t __otx2_io priority;
1121         uint8_t __otx2_io affinity;
1122         uint8_t __otx2_io weight;
1123 };
1124
1125 struct sso_grp_qos_cfg {
1126         struct mbox_msghdr hdr;
1127         uint16_t __otx2_io grp;
1128         uint32_t __otx2_io xaq_limit;
1129         uint16_t __otx2_io taq_thr;
1130         uint16_t __otx2_io iaq_thr;
1131 };
1132
1133 struct sso_grp_stats {
1134         struct mbox_msghdr hdr;
1135         uint16_t __otx2_io grp;
1136         uint64_t __otx2_io ws_pc;
1137         uint64_t __otx2_io ext_pc;
1138         uint64_t __otx2_io wa_pc;
1139         uint64_t __otx2_io ts_pc;
1140         uint64_t __otx2_io ds_pc;
1141         uint64_t __otx2_io dq_pc;
1142         uint64_t __otx2_io aw_status;
1143         uint64_t __otx2_io page_cnt;
1144 };
1145
1146 struct sso_hws_stats {
1147         struct mbox_msghdr hdr;
1148         uint16_t __otx2_io hws;
1149         uint64_t __otx2_io arbitration;
1150 };
1151
1152 /* CPT mailbox error codes
1153  * Range 901 - 1000.
1154  */
1155 enum cpt_af_status {
1156         CPT_AF_ERR_PARAM                = -901,
1157         CPT_AF_ERR_GRP_INVALID          = -902,
1158         CPT_AF_ERR_LF_INVALID           = -903,
1159         CPT_AF_ERR_ACCESS_DENIED        = -904,
1160         CPT_AF_ERR_SSO_PF_FUNC_INVALID  = -905,
1161         CPT_AF_ERR_NIX_PF_FUNC_INVALID  = -906,
1162         CPT_AF_ERR_INLINE_IPSEC_INB_ENA = -907,
1163         CPT_AF_ERR_INLINE_IPSEC_OUT_ENA = -908
1164 };
1165
1166 /* CPT mbox message formats */
1167
1168 struct cpt_rd_wr_reg_msg {
1169         struct mbox_msghdr hdr;
1170         uint64_t __otx2_io reg_offset;
1171         uint64_t __otx2_io *ret_val;
1172         uint64_t __otx2_io val;
1173         uint8_t __otx2_io is_write;
1174 };
1175
1176 struct cpt_set_crypto_grp_req_msg {
1177         struct mbox_msghdr hdr;
1178         uint8_t __otx2_io crypto_eng_grp;
1179 };
1180
1181 struct cpt_lf_alloc_req_msg {
1182         struct mbox_msghdr hdr;
1183         uint16_t __otx2_io nix_pf_func;
1184         uint16_t __otx2_io sso_pf_func;
1185 };
1186
1187 struct cpt_lf_alloc_rsp_msg {
1188         struct mbox_msghdr hdr;
1189         uint8_t __otx2_io crypto_eng_grp;
1190 };
1191
1192 #define CPT_INLINE_INBOUND      0
1193 #define CPT_INLINE_OUTBOUND     1
1194
1195 struct cpt_inline_ipsec_cfg_msg {
1196         struct mbox_msghdr hdr;
1197         uint8_t __otx2_io enable;
1198         uint8_t __otx2_io slot;
1199         uint8_t __otx2_io dir;
1200         uint16_t __otx2_io sso_pf_func; /* Inbound path SSO_PF_FUNC */
1201         uint16_t __otx2_io nix_pf_func; /* Outbound path NIX_PF_FUNC */
1202 };
1203
1204 /* NPC mbox message structs */
1205
1206 #define NPC_MCAM_ENTRY_INVALID  0xFFFF
1207 #define NPC_MCAM_INVALID_MAP    0xFFFF
1208
1209 /* NPC mailbox error codes
1210  * Range 701 - 800.
1211  */
1212 enum npc_af_status {
1213         NPC_MCAM_INVALID_REQ    = -701,
1214         NPC_MCAM_ALLOC_DENIED   = -702,
1215         NPC_MCAM_ALLOC_FAILED   = -703,
1216         NPC_MCAM_PERM_DENIED    = -704,
1217 };
1218
1219 struct npc_mcam_alloc_entry_req {
1220         struct mbox_msghdr hdr;
1221 #define NPC_MAX_NONCONTIG_ENTRIES       256
1222         uint8_t __otx2_io contig;   /* Contiguous entries ? */
1223 #define NPC_MCAM_ANY_PRIO               0
1224 #define NPC_MCAM_LOWER_PRIO             1
1225 #define NPC_MCAM_HIGHER_PRIO            2
1226         uint8_t __otx2_io priority; /* Lower or higher w.r.t ref_entry */
1227         uint16_t __otx2_io ref_entry;
1228         uint16_t __otx2_io count;    /* Number of entries requested */
1229 };
1230
1231 struct npc_mcam_alloc_entry_rsp {
1232         struct mbox_msghdr hdr;
1233         /* Entry alloc'ed or start index if contiguous.
1234          * Invalid in case of non-contiguous.
1235          */
1236         uint16_t __otx2_io entry;
1237         uint16_t __otx2_io count; /* Number of entries allocated */
1238         uint16_t __otx2_io free_count; /* Number of entries available */
1239         uint16_t __otx2_io entry_list[NPC_MAX_NONCONTIG_ENTRIES];
1240 };
1241
1242 struct npc_mcam_free_entry_req {
1243         struct mbox_msghdr hdr;
1244         uint16_t __otx2_io entry; /* Entry index to be freed */
1245         uint8_t __otx2_io all;   /* Free all entries alloc'ed to this PFVF */
1246 };
1247
1248 struct mcam_entry {
1249 #define NPC_MAX_KWS_IN_KEY      7 /* Number of keywords in max key width */
1250         uint64_t __otx2_io kw[NPC_MAX_KWS_IN_KEY];
1251         uint64_t __otx2_io kw_mask[NPC_MAX_KWS_IN_KEY];
1252         uint64_t __otx2_io action;
1253         uint64_t __otx2_io vtag_action;
1254 };
1255
1256 struct npc_mcam_write_entry_req {
1257         struct mbox_msghdr hdr;
1258         struct mcam_entry entry_data;
1259         uint16_t __otx2_io entry; /* MCAM entry to write this match key */
1260         uint16_t __otx2_io cntr;         /* Counter for this MCAM entry */
1261         uint8_t __otx2_io intf;  /* Rx or Tx interface */
1262         uint8_t __otx2_io enable_entry;/* Enable this MCAM entry ? */
1263         uint8_t __otx2_io set_cntr;    /* Set counter for this entry ? */
1264 };
1265
1266 /* Enable/Disable a given entry */
1267 struct npc_mcam_ena_dis_entry_req {
1268         struct mbox_msghdr hdr;
1269         uint16_t __otx2_io entry;
1270 };
1271
1272 struct npc_mcam_shift_entry_req {
1273         struct mbox_msghdr hdr;
1274 #define NPC_MCAM_MAX_SHIFTS     64
1275         uint16_t __otx2_io curr_entry[NPC_MCAM_MAX_SHIFTS];
1276         uint16_t __otx2_io new_entry[NPC_MCAM_MAX_SHIFTS];
1277         uint16_t __otx2_io shift_count; /* Number of entries to shift */
1278 };
1279
1280 struct npc_mcam_shift_entry_rsp {
1281         struct mbox_msghdr hdr;
1282         /* Index in 'curr_entry', not entry itself */
1283         uint16_t __otx2_io failed_entry_idx;
1284 };
1285
1286 struct npc_mcam_alloc_counter_req {
1287         struct mbox_msghdr hdr;
1288         uint8_t __otx2_io contig;       /* Contiguous counters ? */
1289 #define NPC_MAX_NONCONTIG_COUNTERS 64
1290         uint16_t __otx2_io count;       /* Number of counters requested */
1291 };
1292
1293 struct npc_mcam_alloc_counter_rsp {
1294         struct mbox_msghdr hdr;
1295         /* Counter alloc'ed or start idx if contiguous.
1296          * Invalid incase of non-contiguous.
1297          */
1298         uint16_t __otx2_io cntr;
1299         uint16_t __otx2_io count; /* Number of counters allocated */
1300         uint16_t __otx2_io cntr_list[NPC_MAX_NONCONTIG_COUNTERS];
1301 };
1302
1303 struct npc_mcam_oper_counter_req {
1304         struct mbox_msghdr hdr;
1305         uint16_t __otx2_io cntr; /* Free a counter or clear/fetch it's stats */
1306 };
1307
1308 struct npc_mcam_oper_counter_rsp {
1309         struct mbox_msghdr hdr;
1310         /* valid only while fetching counter's stats */
1311         uint64_t __otx2_io stat;
1312 };
1313
1314 struct npc_mcam_unmap_counter_req {
1315         struct mbox_msghdr hdr;
1316         uint16_t __otx2_io cntr;
1317         uint16_t __otx2_io entry; /* Entry and counter to be unmapped */
1318         uint8_t __otx2_io all;   /* Unmap all entries using this counter ? */
1319 };
1320
1321 struct npc_mcam_alloc_and_write_entry_req {
1322         struct mbox_msghdr hdr;
1323         struct mcam_entry entry_data;
1324         uint16_t __otx2_io ref_entry;
1325         uint8_t __otx2_io priority;    /* Lower or higher w.r.t ref_entry */
1326         uint8_t __otx2_io intf;  /* Rx or Tx interface */
1327         uint8_t __otx2_io enable_entry;/* Enable this MCAM entry ? */
1328         uint8_t __otx2_io alloc_cntr;  /* Allocate counter and map ? */
1329 };
1330
1331 struct npc_mcam_alloc_and_write_entry_rsp {
1332         struct mbox_msghdr hdr;
1333         uint16_t __otx2_io entry;
1334         uint16_t __otx2_io cntr;
1335 };
1336
1337 struct npc_get_kex_cfg_rsp {
1338         struct mbox_msghdr hdr;
1339         uint64_t __otx2_io rx_keyx_cfg;   /* NPC_AF_INTF(0)_KEX_CFG */
1340         uint64_t __otx2_io tx_keyx_cfg;   /* NPC_AF_INTF(1)_KEX_CFG */
1341 #define NPC_MAX_INTF    2
1342 #define NPC_MAX_LID     8
1343 #define NPC_MAX_LT      16
1344 #define NPC_MAX_LD      2
1345 #define NPC_MAX_LFL     16
1346         /* NPC_AF_KEX_LDATA(0..1)_FLAGS_CFG */
1347         uint64_t __otx2_io kex_ld_flags[NPC_MAX_LD];
1348         /* NPC_AF_INTF(0..1)_LID(0..7)_LT(0..15)_LD(0..1)_CFG */
1349         uint64_t __otx2_io
1350         intf_lid_lt_ld[NPC_MAX_INTF][NPC_MAX_LID][NPC_MAX_LT][NPC_MAX_LD];
1351         /* NPC_AF_INTF(0..1)_LDATA(0..1)_FLAGS(0..15)_CFG */
1352         uint64_t __otx2_io
1353         intf_ld_flags[NPC_MAX_INTF][NPC_MAX_LD][NPC_MAX_LFL];
1354 #define MKEX_NAME_LEN 128
1355         uint8_t __otx2_io mkex_pfl_name[MKEX_NAME_LEN];
1356 };
1357
1358 enum header_fields {
1359         NPC_DMAC,
1360         NPC_SMAC,
1361         NPC_ETYPE,
1362         NPC_OUTER_VID,
1363         NPC_TOS,
1364         NPC_SIP_IPV4,
1365         NPC_DIP_IPV4,
1366         NPC_SIP_IPV6,
1367         NPC_DIP_IPV6,
1368         NPC_SPORT_TCP,
1369         NPC_DPORT_TCP,
1370         NPC_SPORT_UDP,
1371         NPC_DPORT_UDP,
1372         NPC_HEADER_FIELDS_MAX,
1373 };
1374
1375 struct flow_msg {
1376         unsigned char __otx2_io dmac[6];
1377         unsigned char __otx2_io smac[6];
1378         uint16_t __otx2_io etype;
1379         uint16_t __otx2_io vlan_etype;
1380         uint16_t __otx2_io vlan_tci;
1381         union {
1382                 uint32_t __otx2_io ip4src;
1383                 uint32_t __otx2_io ip6src[4];
1384         };
1385         union {
1386                 uint32_t __otx2_io ip4dst;
1387                 uint32_t __otx2_io ip6dst[4];
1388         };
1389         uint8_t __otx2_io tos;
1390         uint8_t __otx2_io ip_ver;
1391         uint8_t __otx2_io ip_proto;
1392         uint8_t __otx2_io tc;
1393         uint16_t __otx2_io sport;
1394         uint16_t __otx2_io dport;
1395 };
1396
1397 struct npc_install_flow_req {
1398         struct mbox_msghdr hdr;
1399         struct flow_msg packet;
1400         struct flow_msg mask;
1401         uint64_t __otx2_io features;
1402         uint16_t __otx2_io entry;
1403         uint16_t __otx2_io channel;
1404         uint8_t __otx2_io intf;
1405         uint8_t __otx2_io set_cntr;
1406         uint8_t __otx2_io default_rule;
1407         /* Overwrite(0) or append(1) flow to default rule? */
1408         uint8_t __otx2_io append;
1409         uint16_t __otx2_io vf;
1410         /* action */
1411         uint32_t __otx2_io index;
1412         uint16_t __otx2_io match_id;
1413         uint8_t __otx2_io flow_key_alg;
1414         uint8_t __otx2_io op;
1415         /* vtag action */
1416         uint8_t __otx2_io vtag0_type;
1417         uint8_t __otx2_io vtag0_valid;
1418         uint8_t __otx2_io vtag1_type;
1419         uint8_t __otx2_io vtag1_valid;
1420
1421         /* vtag tx action */
1422         uint16_t __otx2_io vtag0_def;
1423         uint8_t  __otx2_io vtag0_op;
1424         uint16_t __otx2_io vtag1_def;
1425         uint8_t  __otx2_io vtag1_op;
1426 };
1427
1428 struct npc_install_flow_rsp {
1429         struct mbox_msghdr hdr;
1430         /* Negative if no counter else counter number */
1431         int __otx2_io counter;
1432 };
1433
1434 struct npc_delete_flow_req {
1435         struct mbox_msghdr hdr;
1436         uint16_t __otx2_io entry;
1437         uint16_t __otx2_io start;/*Disable range of entries */
1438         uint16_t __otx2_io end;
1439         uint8_t __otx2_io all; /* PF + VFs */
1440 };
1441
1442 struct npc_mcam_read_entry_req {
1443         struct mbox_msghdr hdr;
1444         /* MCAM entry to read */
1445         uint16_t __otx2_io entry;
1446 };
1447
1448 struct npc_mcam_read_entry_rsp {
1449         struct mbox_msghdr hdr;
1450         struct mcam_entry entry_data;
1451         uint8_t __otx2_io intf;
1452         uint8_t __otx2_io enable;
1453 };
1454
1455 /* TIM mailbox error codes
1456  * Range 801 - 900.
1457  */
1458 enum tim_af_status {
1459         TIM_AF_NO_RINGS_LEFT                    = -801,
1460         TIM_AF_INVALID_NPA_PF_FUNC              = -802,
1461         TIM_AF_INVALID_SSO_PF_FUNC              = -803,
1462         TIM_AF_RING_STILL_RUNNING               = -804,
1463         TIM_AF_LF_INVALID                       = -805,
1464         TIM_AF_CSIZE_NOT_ALIGNED                = -806,
1465         TIM_AF_CSIZE_TOO_SMALL                  = -807,
1466         TIM_AF_CSIZE_TOO_BIG                    = -808,
1467         TIM_AF_INTERVAL_TOO_SMALL               = -809,
1468         TIM_AF_INVALID_BIG_ENDIAN_VALUE         = -810,
1469         TIM_AF_INVALID_CLOCK_SOURCE             = -811,
1470         TIM_AF_GPIO_CLK_SRC_NOT_ENABLED         = -812,
1471         TIM_AF_INVALID_BSIZE                    = -813,
1472         TIM_AF_INVALID_ENABLE_PERIODIC          = -814,
1473         TIM_AF_INVALID_ENABLE_DONTFREE          = -815,
1474         TIM_AF_ENA_DONTFRE_NSET_PERIODIC        = -816,
1475         TIM_AF_RING_ALREADY_DISABLED            = -817,
1476 };
1477
1478 enum tim_clk_srcs {
1479         TIM_CLK_SRCS_TENNS      = 0,
1480         TIM_CLK_SRCS_GPIO       = 1,
1481         TIM_CLK_SRCS_GTI        = 2,
1482         TIM_CLK_SRCS_PTP        = 3,
1483         TIM_CLK_SRSC_INVALID,
1484 };
1485
1486 enum tim_gpio_edge {
1487         TIM_GPIO_NO_EDGE                = 0,
1488         TIM_GPIO_LTOH_TRANS             = 1,
1489         TIM_GPIO_HTOL_TRANS             = 2,
1490         TIM_GPIO_BOTH_TRANS             = 3,
1491         TIM_GPIO_INVALID,
1492 };
1493
1494 enum ptp_op {
1495         PTP_OP_ADJFINE = 0, /* adjfine(req.scaled_ppm); */
1496         PTP_OP_GET_CLOCK = 1, /* rsp.clk = get_clock() */
1497 };
1498
1499 struct ptp_req {
1500         struct mbox_msghdr hdr;
1501         uint8_t __otx2_io op;
1502         int64_t __otx2_io scaled_ppm;
1503         uint8_t __otx2_io is_pmu;
1504 };
1505
1506 struct ptp_rsp {
1507         struct mbox_msghdr hdr;
1508         uint64_t __otx2_io clk;
1509         uint64_t __otx2_io tsc;
1510 };
1511
1512 struct get_hw_cap_rsp {
1513         struct mbox_msghdr hdr;
1514         /* Schq mapping fixed or flexible */
1515         uint8_t __otx2_io nix_fixed_txschq_mapping;
1516         uint8_t __otx2_io nix_shaping; /* Is shaping and coloring supported */
1517 };
1518
1519 struct ndc_sync_op {
1520         struct mbox_msghdr hdr;
1521         uint8_t __otx2_io nix_lf_tx_sync;
1522         uint8_t __otx2_io nix_lf_rx_sync;
1523         uint8_t __otx2_io npa_lf_sync;
1524 };
1525
1526 struct tim_lf_alloc_req {
1527         struct mbox_msghdr hdr;
1528         uint16_t __otx2_io ring;
1529         uint16_t __otx2_io npa_pf_func;
1530         uint16_t __otx2_io sso_pf_func;
1531 };
1532
1533 struct tim_ring_req {
1534         struct mbox_msghdr hdr;
1535         uint16_t __otx2_io ring;
1536 };
1537
1538 struct tim_config_req {
1539         struct mbox_msghdr hdr;
1540         uint16_t __otx2_io ring;
1541         uint8_t __otx2_io bigendian;
1542         uint8_t __otx2_io clocksource;
1543         uint8_t __otx2_io enableperiodic;
1544         uint8_t __otx2_io enabledontfreebuffer;
1545         uint32_t __otx2_io bucketsize;
1546         uint32_t __otx2_io chunksize;
1547         uint32_t __otx2_io interval;
1548 };
1549
1550 struct tim_lf_alloc_rsp {
1551         struct mbox_msghdr hdr;
1552         uint64_t __otx2_io tenns_clk;
1553 };
1554
1555 struct tim_enable_rsp {
1556         struct mbox_msghdr hdr;
1557         uint64_t __otx2_io timestarted;
1558         uint32_t __otx2_io currentbucket;
1559 };
1560
1561 const char *otx2_mbox_id2name(uint16_t id);
1562 int otx2_mbox_id2size(uint16_t id);
1563 void otx2_mbox_reset(struct otx2_mbox *mbox, int devid);
1564 int otx2_mbox_init(struct otx2_mbox *mbox, uintptr_t hwbase,
1565                    uintptr_t reg_base, int direction, int ndevs);
1566 void otx2_mbox_fini(struct otx2_mbox *mbox);
1567 void otx2_mbox_msg_send(struct otx2_mbox *mbox, int devid);
1568 int otx2_mbox_wait_for_rsp(struct otx2_mbox *mbox, int devid);
1569 int otx2_mbox_wait_for_rsp_tmo(struct otx2_mbox *mbox, int devid, uint32_t tmo);
1570 int otx2_mbox_get_rsp(struct otx2_mbox *mbox, int devid, void **msg);
1571 int otx2_mbox_get_rsp_tmo(struct otx2_mbox *mbox, int devid, void **msg,
1572                           uint32_t tmo);
1573 int otx2_mbox_get_availmem(struct otx2_mbox *mbox, int devid);
1574 struct mbox_msghdr *otx2_mbox_alloc_msg_rsp(struct otx2_mbox *mbox, int devid,
1575                                             int size, int size_rsp);
1576
1577 static inline struct mbox_msghdr *
1578 otx2_mbox_alloc_msg(struct otx2_mbox *mbox, int devid, int size)
1579 {
1580         return otx2_mbox_alloc_msg_rsp(mbox, devid, size, 0);
1581 }
1582
1583 static inline void
1584 otx2_mbox_req_init(uint16_t mbox_id, void *msghdr)
1585 {
1586         struct mbox_msghdr *hdr = msghdr;
1587
1588         hdr->sig = OTX2_MBOX_REQ_SIG;
1589         hdr->ver = OTX2_MBOX_VERSION;
1590         hdr->id = mbox_id;
1591         hdr->pcifunc = 0;
1592 }
1593
1594 static inline void
1595 otx2_mbox_rsp_init(uint16_t mbox_id, void *msghdr)
1596 {
1597         struct mbox_msghdr *hdr = msghdr;
1598
1599         hdr->sig = OTX2_MBOX_RSP_SIG;
1600         hdr->rc = -ETIMEDOUT;
1601         hdr->id = mbox_id;
1602 }
1603
1604 static inline bool
1605 otx2_mbox_nonempty(struct otx2_mbox *mbox, int devid)
1606 {
1607         struct otx2_mbox_dev *mdev = &mbox->dev[devid];
1608         bool ret;
1609
1610         rte_spinlock_lock(&mdev->mbox_lock);
1611         ret = mdev->num_msgs != 0;
1612         rte_spinlock_unlock(&mdev->mbox_lock);
1613
1614         return ret;
1615 }
1616
1617 static inline int
1618 otx2_mbox_process(struct otx2_mbox *mbox)
1619 {
1620         otx2_mbox_msg_send(mbox, 0);
1621         return otx2_mbox_get_rsp(mbox, 0, NULL);
1622 }
1623
1624 static inline int
1625 otx2_mbox_process_msg(struct otx2_mbox *mbox, void **msg)
1626 {
1627         otx2_mbox_msg_send(mbox, 0);
1628         return otx2_mbox_get_rsp(mbox, 0, msg);
1629 }
1630
1631 static inline int
1632 otx2_mbox_process_tmo(struct otx2_mbox *mbox, uint32_t tmo)
1633 {
1634         otx2_mbox_msg_send(mbox, 0);
1635         return otx2_mbox_get_rsp_tmo(mbox, 0, NULL, tmo);
1636 }
1637
1638 static inline int
1639 otx2_mbox_process_msg_tmo(struct otx2_mbox *mbox, void **msg, uint32_t tmo)
1640 {
1641         otx2_mbox_msg_send(mbox, 0);
1642         return otx2_mbox_get_rsp_tmo(mbox, 0, msg, tmo);
1643 }
1644
1645 int otx2_send_ready_msg(struct otx2_mbox *mbox, uint16_t *pf_func /* out */);
1646 int otx2_reply_invalid_msg(struct otx2_mbox *mbox, int devid, uint16_t pf_func,
1647                         uint16_t id);
1648
1649 #define M(_name, _id, _fn_name, _req_type, _rsp_type)                   \
1650 static inline struct _req_type                                          \
1651 *otx2_mbox_alloc_msg_ ## _fn_name(struct otx2_mbox *mbox)               \
1652 {                                                                       \
1653         struct _req_type *req;                                          \
1654                                                                         \
1655         req = (struct _req_type *)otx2_mbox_alloc_msg_rsp(              \
1656                 mbox, 0, sizeof(struct _req_type),                      \
1657                 sizeof(struct _rsp_type));                              \
1658         if (!req)                                                       \
1659                 return NULL;                                            \
1660                                                                         \
1661         req->hdr.sig = OTX2_MBOX_REQ_SIG;                               \
1662         req->hdr.id = _id;                                              \
1663         otx2_mbox_dbg("id=0x%x (%s)",                                   \
1664                         req->hdr.id, otx2_mbox_id2name(req->hdr.id));   \
1665         return req;                                                     \
1666 }
1667
1668 MBOX_MESSAGES
1669 #undef M
1670
1671 /* This is required for copy operations from device memory which do not work on
1672  * addresses which are unaligned to 16B. This is because of specific
1673  * optimizations to libc memcpy.
1674  */
1675 static inline volatile void *
1676 otx2_mbox_memcpy(volatile void *d, const volatile void *s, size_t l)
1677 {
1678         const volatile uint8_t *sb;
1679         volatile uint8_t *db;
1680         size_t i;
1681
1682         if (!d || !s)
1683                 return NULL;
1684         db = (volatile uint8_t *)d;
1685         sb = (const volatile uint8_t *)s;
1686         for (i = 0; i < l; i++)
1687                 db[i] = sb[i];
1688         return d;
1689 }
1690
1691 /* This is required for memory operations from device memory which do not
1692  * work on addresses which are unaligned to 16B. This is because of specific
1693  * optimizations to libc memset.
1694  */
1695 static inline void
1696 otx2_mbox_memset(volatile void *d, uint8_t val, size_t l)
1697 {
1698         volatile uint8_t *db;
1699         size_t i = 0;
1700
1701         if (!d || !l)
1702                 return;
1703         db = (volatile uint8_t *)d;
1704         for (i = 0; i < l; i++)
1705                 db[i] = val;
1706 }
1707
1708 #endif /* __OTX2_MBOX_H__ */