drivers/common/sfc_efx/base/hunt_nic.c

   1 /* SPDX-License-Identifier: BSD-3-Clause
   2  *
   3  * Copyright(c) 2019-2020 Xilinx, Inc.
   4  * Copyright(c) 2012-2019 Solarflare Communications Inc.
   5  */
   6
   7 #include "efx.h"
   8 #include "efx_impl.h"
   9 #if EFSYS_OPT_MON_MCDI
  10 #include "mcdi_mon.h"
  11 #endif
  12
  13 #if EFSYS_OPT_HUNTINGTON
  14
  15 #include "ef10_tlv_layout.h"
  16
  17 static  __checkReturn   efx_rc_t
  18 hunt_nic_get_required_pcie_bandwidth(
  19         __in            efx_nic_t *enp,
  20         __out           uint32_t *bandwidth_mbpsp)
  21 {
  22         uint32_t port_modes;
  23         uint32_t bandwidth;
  24         efx_rc_t rc;
  25
  26         /*
  27          * On Huntington, the firmware may not give us the current port mode, so
  28          * we need to go by the set of available port modes and assume the most
  29          * capable mode is in use.
  30          */
  31
  32         if ((rc = efx_mcdi_get_port_modes(enp, &port_modes,
  33                     NULL, NULL)) != 0) {
  34                 /* No port mode info available */
  35                 bandwidth = 0;
  36                 goto out;
  37         }
  38
  39         if (port_modes & (1U << TLV_PORT_MODE_40G_40G)) {
  40                 /*
  41                  * This needs the full PCIe bandwidth (and could use
  42                  * more) - roughly 64 Gbit/s for 8 lanes of Gen3.
  43                  */
  44                 if ((rc = efx_nic_calculate_pcie_link_bandwidth(8,
  45                             EFX_PCIE_LINK_SPEED_GEN3, &bandwidth)) != 0)
  46                         goto fail1;
  47         } else {
  48                 if (port_modes & (1U << TLV_PORT_MODE_40G)) {
  49                         bandwidth = 40000;
  50                 } else if (port_modes & (1U << TLV_PORT_MODE_10G_10G_10G_10G)) {
  51                         bandwidth = 4 * 10000;
  52                 } else {
  53                         /* Assume two 10G ports */
  54                         bandwidth = 2 * 10000;
  55                 }
  56         }
  57
  58 out:
  59         *bandwidth_mbpsp = bandwidth;
  60
  61         return (0);
  62
  63 fail1:
  64         EFSYS_PROBE1(fail1, efx_rc_t, rc);
  65
  66         return (rc);
  67 }
  68
  69         __checkReturn   efx_rc_t
  70 hunt_board_cfg(
  71         __in            efx_nic_t *enp)
  72 {
  73         efx_nic_cfg_t *encp = &(enp->en_nic_cfg);
  74         efx_port_t *epp = &(enp->en_port);
  75         uint32_t sysclk, dpcpu_clk;
  76         uint32_t bandwidth;
  77         efx_rc_t rc;
  78
  79         /*
  80          * Enable firmware workarounds for hardware errata.
  81          * Expected responses are:
  82          *  - 0 (zero):
  83          *      Success: workaround enabled or disabled as requested.
  84          *  - MC_CMD_ERR_ENOSYS (reported as ENOTSUP):
  85          *      Firmware does not support the MC_CMD_WORKAROUND request.
  86          *      (assume that the workaround is not supported).
  87          *  - MC_CMD_ERR_ENOENT (reported as ENOENT):
  88          *      Firmware does not support the requested workaround.
  89          *  - MC_CMD_ERR_EPERM  (reported as EACCES):
  90          *      Unprivileged function cannot enable/disable workarounds.
  91          *
  92          * See efx_mcdi_request_errcode() for MCDI error translations.
  93          */
  94
  95         /*
  96          * If the bug35388 workaround is enabled, then use an indirect access
  97          * method to avoid unsafe EVQ writes.
  98          */
  99         rc = efx_mcdi_set_workaround(enp, MC_CMD_WORKAROUND_BUG35388, B_TRUE,
 100             NULL);
 101         if ((rc == 0) || (rc == EACCES))
 102                 encp->enc_bug35388_workaround = B_TRUE;
 103         else if ((rc == ENOTSUP) || (rc == ENOENT))
 104                 encp->enc_bug35388_workaround = B_FALSE;
 105         else
 106                 goto fail1;
 107
 108         /*
 109          * If the bug41750 workaround is enabled, then do not test interrupts,
 110          * as the test will fail (seen with Greenport controllers).
 111          */
 112         rc = efx_mcdi_set_workaround(enp, MC_CMD_WORKAROUND_BUG41750, B_TRUE,
 113             NULL);
 114         if (rc == 0) {
 115                 encp->enc_bug41750_workaround = B_TRUE;
 116         } else if (rc == EACCES) {
 117                 /* Assume a controller with 40G ports needs the workaround. */
 118                 if (epp->ep_default_adv_cap_mask & EFX_PHY_CAP_40000FDX)
 119                         encp->enc_bug41750_workaround = B_TRUE;
 120                 else
 121                         encp->enc_bug41750_workaround = B_FALSE;
 122         } else if ((rc == ENOTSUP) || (rc == ENOENT)) {
 123                 encp->enc_bug41750_workaround = B_FALSE;
 124         } else {
 125                 goto fail2;
 126         }
 127         if (EFX_PCI_FUNCTION_IS_VF(encp)) {
 128                 /* Interrupt testing does not work for VFs. See bug50084. */
 129                 encp->enc_bug41750_workaround = B_TRUE;
 130         }
 131
 132         /* Get clock frequencies (in MHz). */
 133         if ((rc = efx_mcdi_get_clock(enp, &sysclk, &dpcpu_clk)) != 0)
 134                 goto fail3;
 135
 136         /*
 137          * The Huntington timer quantum is 1536 sysclk cycles, documented for
 138          * the EV_TMR_VAL field of EV_TIMER_TBL. Scale for MHz and ns units.
 139          */
 140         encp->enc_evq_timer_quantum_ns = 1536000UL / sysclk; /* 1536 cycles */
 141         if (encp->enc_bug35388_workaround) {
 142                 encp->enc_evq_timer_max_us = (encp->enc_evq_timer_quantum_ns <<
 143                 ERF_DD_EVQ_IND_TIMER_VAL_WIDTH) / 1000;
 144         } else {
 145                 encp->enc_evq_timer_max_us = (encp->enc_evq_timer_quantum_ns <<
 146                 FRF_CZ_TC_TIMER_VAL_WIDTH) / 1000;
 147         }
 148
 149         encp->enc_bug61265_workaround = B_FALSE; /* Medford only */
 150
 151         /* Checksums for TSO sends can be incorrect on Huntington. */
 152         encp->enc_bug61297_workaround = B_TRUE;
 153
 154         encp->enc_ev_desc_size = EF10_EVQ_DESC_SIZE;
 155         encp->enc_rx_desc_size = EF10_RXQ_DESC_SIZE;
 156         encp->enc_tx_desc_size = EF10_TXQ_DESC_SIZE;
 157
 158         /* Alignment for receive packet DMA buffers */
 159         encp->enc_rx_buf_align_start = 1;
 160         encp->enc_rx_buf_align_end = 64; /* RX DMA end padding */
 161
 162         encp->enc_evq_max_nevs = EF10_EVQ_MAXNEVS;
 163         encp->enc_evq_min_nevs = EF10_EVQ_MINNEVS;
 164
 165         encp->enc_rxq_max_ndescs = EF10_RXQ_MAXNDESCS;
 166         encp->enc_rxq_min_ndescs = EF10_RXQ_MINNDESCS;
 167
 168         /*
 169          * The workaround for bug35388 uses the top bit of transmit queue
 170          * descriptor writes, preventing the use of 4096 descriptor TXQs.
 171          */
 172         encp->enc_txq_max_ndescs = encp->enc_bug35388_workaround ?
 173             HUNT_TXQ_MAXNDESCS_BUG35388_WORKAROUND :
 174             HUNT_TXQ_MAXNDESCS;
 175         encp->enc_txq_min_ndescs = EF10_TXQ_MINNDESCS;
 176
 177         EFX_STATIC_ASSERT(HUNT_PIOBUF_NBUFS <= EF10_MAX_PIOBUF_NBUFS);
 178         encp->enc_piobuf_limit = HUNT_PIOBUF_NBUFS;
 179         encp->enc_piobuf_size = HUNT_PIOBUF_SIZE;
 180         encp->enc_piobuf_min_alloc_size = HUNT_MIN_PIO_ALLOC_SIZE;
 181
 182         if ((rc = hunt_nic_get_required_pcie_bandwidth(enp, &bandwidth)) != 0)
 183                 goto fail4;
 184         encp->enc_required_pcie_bandwidth_mbps = bandwidth;
 185
 186         /* All Huntington devices have a PCIe Gen3, 8 lane connector */
 187         encp->enc_max_pcie_link_gen = EFX_PCIE_LINK_SPEED_GEN3;
 188
 189         return (0);
 190
 191 fail4:
 192         EFSYS_PROBE(fail4);
 193 fail3:
 194         EFSYS_PROBE(fail3);
 195 fail2:
 196         EFSYS_PROBE(fail2);
 197 fail1:
 198         EFSYS_PROBE1(fail1, efx_rc_t, rc);
 199
 200         return (rc);
 201 }
 202
 203
 204 #endif  /* EFSYS_OPT_HUNTINGTON */