drivers/net/cxgbe/base/t4fw_interface.h

   1 /* SPDX-License-Identifier: BSD-3-Clause
   2  * Copyright(c) 2014-2018 Chelsio Communications.
   3  * All rights reserved.
   4  */
   5
   6 #ifndef _T4FW_INTERFACE_H_
   7 #define _T4FW_INTERFACE_H_
   8
   9 /******************************************************************************
  10  *   R E T U R N   V A L U E S
  11  ********************************/
  12
  13 enum fw_retval {
  14         FW_SUCCESS              = 0,    /* completed successfully */
  15         FW_EPERM                = 1,    /* operation not permitted */
  16         FW_ENOENT               = 2,    /* no such file or directory */
  17         FW_EIO                  = 5,    /* input/output error; hw bad */
  18         FW_ENOEXEC              = 8,    /* exec format error; inv microcode */
  19         FW_EAGAIN               = 11,   /* try again */
  20         FW_ENOMEM               = 12,   /* out of memory */
  21         FW_EFAULT               = 14,   /* bad address; fw bad */
  22         FW_EBUSY                = 16,   /* resource busy */
  23         FW_EEXIST               = 17,   /* file exists */
  24         FW_ENODEV               = 19,   /* no such device */
  25         FW_EINVAL               = 22,   /* invalid argument */
  26         FW_ENOSPC               = 28,   /* no space left on device */
  27         FW_ENOSYS               = 38,   /* functionality not implemented */
  28         FW_ENODATA              = 61,   /* no data available */
  29         FW_EPROTO               = 71,   /* protocol error */
  30         FW_EADDRINUSE           = 98,   /* address already in use */
  31         FW_EADDRNOTAVAIL        = 99,   /* cannot assigned requested address */
  32         FW_ENETDOWN             = 100,  /* network is down */
  33         FW_ENETUNREACH          = 101,  /* network is unreachable */
  34         FW_ENOBUFS              = 105,  /* no buffer space available */
  35         FW_ETIMEDOUT            = 110,  /* timeout */
  36         FW_EINPROGRESS          = 115,  /* fw internal */
  37 };
  38
  39 /******************************************************************************
  40  *   M E M O R Y   T Y P E s
  41  ******************************/
  42
  43 enum fw_memtype {
  44         FW_MEMTYPE_EDC0         = 0x0,
  45         FW_MEMTYPE_EDC1         = 0x1,
  46         FW_MEMTYPE_EXTMEM       = 0x2,
  47         FW_MEMTYPE_FLASH        = 0x4,
  48         FW_MEMTYPE_INTERNAL     = 0x5,
  49         FW_MEMTYPE_EXTMEM1      = 0x6,
  50 };
  51
  52 /******************************************************************************
  53  *   W O R K   R E Q U E S T s
  54  ********************************/
  55
  56 enum fw_wr_opcodes {
  57         FW_FILTER_WR            = 0x02,
  58         FW_ULPTX_WR             = 0x04,
  59         FW_TP_WR                = 0x05,
  60         FW_ETH_TX_PKT_WR        = 0x08,
  61         FW_ETH_TX_PKTS_WR       = 0x09,
  62         FW_ETH_TX_PKT_VM_WR     = 0x11,
  63         FW_ETH_TX_PKTS_VM_WR    = 0x12,
  64         FW_ETH_TX_PKTS2_WR      = 0x78,
  65 };
  66
  67 /*
  68  * Generic work request header flit0
  69  */
  70 struct fw_wr_hdr {
  71         __be32 hi;
  72         __be32 lo;
  73 };
  74
  75 /* work request opcode (hi)
  76  */
  77 #define S_FW_WR_OP              24
  78 #define M_FW_WR_OP              0xff
  79 #define V_FW_WR_OP(x)           ((x) << S_FW_WR_OP)
  80 #define G_FW_WR_OP(x)           (((x) >> S_FW_WR_OP) & M_FW_WR_OP)
  81
  82 /* atomic flag (hi) - firmware encapsulates CPLs in CPL_BARRIER
  83  */
  84 #define S_FW_WR_ATOMIC          23
  85 #define V_FW_WR_ATOMIC(x)       ((x) << S_FW_WR_ATOMIC)
  86
  87 /* work request immediate data length (hi)
  88  */
  89 #define S_FW_WR_IMMDLEN 0
  90 #define M_FW_WR_IMMDLEN 0xff
  91 #define V_FW_WR_IMMDLEN(x)      ((x) << S_FW_WR_IMMDLEN)
  92 #define G_FW_WR_IMMDLEN(x)      \
  93         (((x) >> S_FW_WR_IMMDLEN) & M_FW_WR_IMMDLEN)
  94
  95 /* egress queue status update to egress queue status entry (lo)
  96  */
  97 #define S_FW_WR_EQUEQ           30
  98 #define M_FW_WR_EQUEQ           0x1
  99 #define V_FW_WR_EQUEQ(x)        ((x) << S_FW_WR_EQUEQ)
 100 #define G_FW_WR_EQUEQ(x)        (((x) >> S_FW_WR_EQUEQ) & M_FW_WR_EQUEQ)
 101 #define F_FW_WR_EQUEQ           V_FW_WR_EQUEQ(1U)
 102
 103 /* flow context identifier (lo)
 104  */
 105 #define S_FW_WR_FLOWID          8
 106 #define V_FW_WR_FLOWID(x)       ((x) << S_FW_WR_FLOWID)
 107
 108 /* length in units of 16-bytes (lo)
 109  */
 110 #define S_FW_WR_LEN16           0
 111 #define M_FW_WR_LEN16           0xff
 112 #define V_FW_WR_LEN16(x)        ((x) << S_FW_WR_LEN16)
 113 #define G_FW_WR_LEN16(x)        (((x) >> S_FW_WR_LEN16) & M_FW_WR_LEN16)
 114
 115 struct fw_eth_tx_pkt_wr {
 116         __be32 op_immdlen;
 117         __be32 equiq_to_len16;
 118         __be64 r3;
 119 };
 120
 121 #define S_FW_ETH_TX_PKT_WR_IMMDLEN      0
 122 #define M_FW_ETH_TX_PKT_WR_IMMDLEN      0x1ff
 123 #define V_FW_ETH_TX_PKT_WR_IMMDLEN(x)   ((x) << S_FW_ETH_TX_PKT_WR_IMMDLEN)
 124 #define G_FW_ETH_TX_PKT_WR_IMMDLEN(x)   \
 125         (((x) >> S_FW_ETH_TX_PKT_WR_IMMDLEN) & M_FW_ETH_TX_PKT_WR_IMMDLEN)
 126
 127 struct fw_eth_tx_pkts_wr {
 128         __be32 op_pkd;
 129         __be32 equiq_to_len16;
 130         __be32 r3;
 131         __be16 plen;
 132         __u8   npkt;
 133         __u8   type;
 134 };
 135
 136 struct fw_eth_tx_pkt_vm_wr {
 137         __be32 op_immdlen;
 138         __be32 equiq_to_len16;
 139         __be32 r3[2];
 140         __u8   ethmacdst[6];
 141         __u8   ethmacsrc[6];
 142         __be16 ethtype;
 143         __be16 vlantci;
 144 };
 145
 146 struct fw_eth_tx_pkts_vm_wr {
 147         __be32 op_pkd;
 148         __be32 equiq_to_len16;
 149         __be32 r3;
 150         __be16 plen;
 151         __u8   npkt;
 152         __u8   r4;
 153         __u8   ethmacdst[6];
 154         __u8   ethmacsrc[6];
 155         __be16 ethtype;
 156         __be16 vlantci;
 157 };
 158
 159 /* filter wr reply code in cookie in CPL_SET_TCB_RPL */
 160 enum fw_filter_wr_cookie {
 161         FW_FILTER_WR_SUCCESS,
 162         FW_FILTER_WR_FLT_ADDED,
 163         FW_FILTER_WR_FLT_DELETED,
 164         FW_FILTER_WR_SMT_TBL_FULL,
 165         FW_FILTER_WR_EINVAL,
 166 };
 167
 168 struct fw_filter_wr {
 169         __be32 op_pkd;
 170         __be32 len16_pkd;
 171         __be64 r3;
 172         __be32 tid_to_iq;
 173         __be32 del_filter_to_l2tix;
 174         __be16 ethtype;
 175         __be16 ethtypem;
 176         __u8   frag_to_ovlan_vldm;
 177         __u8   smac_sel;
 178         __be16 rx_chan_rx_rpl_iq;
 179         __be32 maci_to_matchtypem;
 180         __u8   ptcl;
 181         __u8   ptclm;
 182         __u8   ttyp;
 183         __u8   ttypm;
 184         __be16 ivlan;
 185         __be16 ivlanm;
 186         __be16 ovlan;
 187         __be16 ovlanm;
 188         __u8   lip[16];
 189         __u8   lipm[16];
 190         __u8   fip[16];
 191         __u8   fipm[16];
 192         __be16 lp;
 193         __be16 lpm;
 194         __be16 fp;
 195         __be16 fpm;
 196         __be16 r7;
 197         __u8   sma[6];
 198 };
 199
 200 #define S_FW_FILTER_WR_TID      12
 201 #define V_FW_FILTER_WR_TID(x)   ((x) << S_FW_FILTER_WR_TID)
 202
 203 #define S_FW_FILTER_WR_RQTYPE           11
 204 #define V_FW_FILTER_WR_RQTYPE(x)        ((x) << S_FW_FILTER_WR_RQTYPE)
 205
 206 #define S_FW_FILTER_WR_NOREPLY          10
 207 #define V_FW_FILTER_WR_NOREPLY(x)       ((x) << S_FW_FILTER_WR_NOREPLY)
 208
 209 #define S_FW_FILTER_WR_IQ       0
 210 #define V_FW_FILTER_WR_IQ(x)    ((x) << S_FW_FILTER_WR_IQ)
 211
 212 #define S_FW_FILTER_WR_DEL_FILTER       31
 213 #define V_FW_FILTER_WR_DEL_FILTER(x)    ((x) << S_FW_FILTER_WR_DEL_FILTER)
 214 #define F_FW_FILTER_WR_DEL_FILTER       V_FW_FILTER_WR_DEL_FILTER(1U)
 215
 216 #define S_FW_FILTER_WR_RPTTID           25
 217 #define V_FW_FILTER_WR_RPTTID(x)        ((x) << S_FW_FILTER_WR_RPTTID)
 218
 219 #define S_FW_FILTER_WR_DROP     24
 220 #define V_FW_FILTER_WR_DROP(x)  ((x) << S_FW_FILTER_WR_DROP)
 221
 222 #define S_FW_FILTER_WR_DIRSTEER         23
 223 #define V_FW_FILTER_WR_DIRSTEER(x)      ((x) << S_FW_FILTER_WR_DIRSTEER)
 224
 225 #define S_FW_FILTER_WR_MASKHASH         22
 226 #define V_FW_FILTER_WR_MASKHASH(x)      ((x) << S_FW_FILTER_WR_MASKHASH)
 227
 228 #define S_FW_FILTER_WR_DIRSTEERHASH     21
 229 #define V_FW_FILTER_WR_DIRSTEERHASH(x)  ((x) << S_FW_FILTER_WR_DIRSTEERHASH)
 230
 231 #define S_FW_FILTER_WR_LPBK     20
 232 #define V_FW_FILTER_WR_LPBK(x)  ((x) << S_FW_FILTER_WR_LPBK)
 233
 234 #define S_FW_FILTER_WR_DMAC     19
 235 #define V_FW_FILTER_WR_DMAC(x)  ((x) << S_FW_FILTER_WR_DMAC)
 236
 237 #define S_FW_FILTER_WR_INSVLAN          17
 238 #define V_FW_FILTER_WR_INSVLAN(x)       ((x) << S_FW_FILTER_WR_INSVLAN)
 239
 240 #define S_FW_FILTER_WR_RMVLAN           16
 241 #define V_FW_FILTER_WR_RMVLAN(x)        ((x) << S_FW_FILTER_WR_RMVLAN)
 242
 243 #define S_FW_FILTER_WR_HITCNTS          15
 244 #define V_FW_FILTER_WR_HITCNTS(x)       ((x) << S_FW_FILTER_WR_HITCNTS)
 245
 246 #define S_FW_FILTER_WR_TXCHAN           13
 247 #define V_FW_FILTER_WR_TXCHAN(x)        ((x) << S_FW_FILTER_WR_TXCHAN)
 248
 249 #define S_FW_FILTER_WR_PRIO     12
 250 #define V_FW_FILTER_WR_PRIO(x)  ((x) << S_FW_FILTER_WR_PRIO)
 251
 252 #define S_FW_FILTER_WR_L2TIX    0
 253 #define V_FW_FILTER_WR_L2TIX(x) ((x) << S_FW_FILTER_WR_L2TIX)
 254
 255 #define S_FW_FILTER_WR_FRAG     7
 256 #define V_FW_FILTER_WR_FRAG(x)  ((x) << S_FW_FILTER_WR_FRAG)
 257
 258 #define S_FW_FILTER_WR_FRAGM    6
 259 #define V_FW_FILTER_WR_FRAGM(x) ((x) << S_FW_FILTER_WR_FRAGM)
 260
 261 #define S_FW_FILTER_WR_IVLAN_VLD        5
 262 #define V_FW_FILTER_WR_IVLAN_VLD(x)     ((x) << S_FW_FILTER_WR_IVLAN_VLD)
 263
 264 #define S_FW_FILTER_WR_OVLAN_VLD        4
 265 #define V_FW_FILTER_WR_OVLAN_VLD(x)     ((x) << S_FW_FILTER_WR_OVLAN_VLD)
 266
 267 #define S_FW_FILTER_WR_IVLAN_VLDM       3
 268 #define V_FW_FILTER_WR_IVLAN_VLDM(x)    ((x) << S_FW_FILTER_WR_IVLAN_VLDM)
 269
 270 #define S_FW_FILTER_WR_OVLAN_VLDM       2
 271 #define V_FW_FILTER_WR_OVLAN_VLDM(x)    ((x) << S_FW_FILTER_WR_OVLAN_VLDM)
 272
 273 #define S_FW_FILTER_WR_RX_CHAN          15
 274 #define V_FW_FILTER_WR_RX_CHAN(x)       ((x) << S_FW_FILTER_WR_RX_CHAN)
 275
 276 #define S_FW_FILTER_WR_RX_RPL_IQ        0
 277 #define V_FW_FILTER_WR_RX_RPL_IQ(x)     ((x) << S_FW_FILTER_WR_RX_RPL_IQ)
 278
 279 #define S_FW_FILTER_WR_MACI     23
 280 #define V_FW_FILTER_WR_MACI(x)  ((x) << S_FW_FILTER_WR_MACI)
 281
 282 #define S_FW_FILTER_WR_MACIM    14
 283 #define V_FW_FILTER_WR_MACIM(x) ((x) << S_FW_FILTER_WR_MACIM)
 284
 285 #define S_FW_FILTER_WR_FCOE     13
 286 #define V_FW_FILTER_WR_FCOE(x)  ((x) << S_FW_FILTER_WR_FCOE)
 287
 288 #define S_FW_FILTER_WR_FCOEM    12
 289 #define V_FW_FILTER_WR_FCOEM(x) ((x) << S_FW_FILTER_WR_FCOEM)
 290
 291 #define S_FW_FILTER_WR_PORT     9
 292 #define V_FW_FILTER_WR_PORT(x)  ((x) << S_FW_FILTER_WR_PORT)
 293
 294 #define S_FW_FILTER_WR_PORTM    6
 295 #define V_FW_FILTER_WR_PORTM(x) ((x) << S_FW_FILTER_WR_PORTM)
 296
 297 #define S_FW_FILTER_WR_MATCHTYPE        3
 298 #define V_FW_FILTER_WR_MATCHTYPE(x)     ((x) << S_FW_FILTER_WR_MATCHTYPE)
 299
 300 #define S_FW_FILTER_WR_MATCHTYPEM       0
 301 #define V_FW_FILTER_WR_MATCHTYPEM(x)    ((x) << S_FW_FILTER_WR_MATCHTYPEM)
 302
 303 /******************************************************************************
 304  *  C O M M A N D s
 305  *********************/
 306
 307 /*
 308  * The maximum length of time, in miliseconds, that we expect any firmware
 309  * command to take to execute and return a reply to the host.  The RESET
 310  * and INITIALIZE commands can take a fair amount of time to execute but
 311  * most execute in far less time than this maximum.  This constant is used
 312  * by host software to determine how long to wait for a firmware command
 313  * reply before declaring the firmware as dead/unreachable ...
 314  */
 315 #define FW_CMD_MAX_TIMEOUT      10000
 316
 317 /*
 318  * If a host driver does a HELLO and discovers that there's already a MASTER
 319  * selected, we may have to wait for that MASTER to finish issuing RESET,
 320  * configuration and INITIALIZE commands.  Also, there's a possibility that
 321  * our own HELLO may get lost if it happens right as the MASTER is issuign a
 322  * RESET command, so we need to be willing to make a few retries of our HELLO.
 323  */
 324 #define FW_CMD_HELLO_TIMEOUT    (3 * FW_CMD_MAX_TIMEOUT)
 325 #define FW_CMD_HELLO_RETRIES    3
 326
 327 enum fw_cmd_opcodes {
 328         FW_LDST_CMD                    = 0x01,
 329         FW_RESET_CMD                   = 0x03,
 330         FW_HELLO_CMD                   = 0x04,
 331         FW_BYE_CMD                     = 0x05,
 332         FW_INITIALIZE_CMD              = 0x06,
 333         FW_CAPS_CONFIG_CMD             = 0x07,
 334         FW_PARAMS_CMD                  = 0x08,
 335         FW_PFVF_CMD                    = 0x09,
 336         FW_IQ_CMD                      = 0x10,
 337         FW_EQ_ETH_CMD                  = 0x12,
 338         FW_EQ_CTRL_CMD                 = 0x13,
 339         FW_VI_CMD                      = 0x14,
 340         FW_VI_MAC_CMD                  = 0x15,
 341         FW_VI_RXMODE_CMD               = 0x16,
 342         FW_VI_ENABLE_CMD               = 0x17,
 343         FW_VI_STATS_CMD                = 0x1a,
 344         FW_PORT_CMD                    = 0x1b,
 345         FW_RSS_IND_TBL_CMD             = 0x20,
 346         FW_RSS_GLB_CONFIG_CMD          = 0x22,
 347         FW_RSS_VI_CONFIG_CMD           = 0x23,
 348         FW_CLIP_CMD                    = 0x28,
 349         FW_DEBUG_CMD                   = 0x81,
 350 };
 351
 352 enum fw_cmd_cap {
 353         FW_CMD_CAP_PORT         = 0x04,
 354 };
 355
 356 /*
 357  * Generic command header flit0
 358  */
 359 struct fw_cmd_hdr {
 360         __be32 hi;
 361         __be32 lo;
 362 };
 363
 364 #define S_FW_CMD_OP             24
 365 #define M_FW_CMD_OP             0xff
 366 #define V_FW_CMD_OP(x)          ((x) << S_FW_CMD_OP)
 367 #define G_FW_CMD_OP(x)          (((x) >> S_FW_CMD_OP) & M_FW_CMD_OP)
 368
 369 #define S_FW_CMD_REQUEST        23
 370 #define M_FW_CMD_REQUEST        0x1
 371 #define V_FW_CMD_REQUEST(x)     ((x) << S_FW_CMD_REQUEST)
 372 #define G_FW_CMD_REQUEST(x)     (((x) >> S_FW_CMD_REQUEST) & M_FW_CMD_REQUEST)
 373 #define F_FW_CMD_REQUEST        V_FW_CMD_REQUEST(1U)
 374
 375 #define S_FW_CMD_READ           22
 376 #define M_FW_CMD_READ           0x1
 377 #define V_FW_CMD_READ(x)        ((x) << S_FW_CMD_READ)
 378 #define G_FW_CMD_READ(x)        (((x) >> S_FW_CMD_READ) & M_FW_CMD_READ)
 379 #define F_FW_CMD_READ           V_FW_CMD_READ(1U)
 380
 381 #define S_FW_CMD_WRITE          21
 382 #define M_FW_CMD_WRITE          0x1
 383 #define V_FW_CMD_WRITE(x)       ((x) << S_FW_CMD_WRITE)
 384 #define G_FW_CMD_WRITE(x)       (((x) >> S_FW_CMD_WRITE) & M_FW_CMD_WRITE)
 385 #define F_FW_CMD_WRITE          V_FW_CMD_WRITE(1U)
 386
 387 #define S_FW_CMD_EXEC           20
 388 #define M_FW_CMD_EXEC           0x1
 389 #define V_FW_CMD_EXEC(x)        ((x) << S_FW_CMD_EXEC)
 390 #define G_FW_CMD_EXEC(x)        (((x) >> S_FW_CMD_EXEC) & M_FW_CMD_EXEC)
 391 #define F_FW_CMD_EXEC           V_FW_CMD_EXEC(1U)
 392
 393 #define S_FW_CMD_RETVAL         8
 394 #define M_FW_CMD_RETVAL         0xff
 395 #define V_FW_CMD_RETVAL(x)      ((x) << S_FW_CMD_RETVAL)
 396 #define G_FW_CMD_RETVAL(x)      (((x) >> S_FW_CMD_RETVAL) & M_FW_CMD_RETVAL)
 397
 398 #define S_FW_CMD_LEN16          0
 399 #define M_FW_CMD_LEN16          0xff
 400 #define V_FW_CMD_LEN16(x)       ((x) << S_FW_CMD_LEN16)
 401 #define G_FW_CMD_LEN16(x)       (((x) >> S_FW_CMD_LEN16) & M_FW_CMD_LEN16)
 402
 403 #define FW_LEN16(fw_struct) V_FW_CMD_LEN16(sizeof(fw_struct) / 16)
 404
 405 /* address spaces
 406  */
 407 enum fw_ldst_addrspc {
 408         FW_LDST_ADDRSPC_TP_PIO    = 0x0010,
 409 };
 410
 411 struct fw_ldst_cmd {
 412         __be32 op_to_addrspace;
 413         __be32 cycles_to_len16;
 414         union fw_ldst {
 415                 struct fw_ldst_addrval {
 416                         __be32 addr;
 417                         __be32 val;
 418                 } addrval;
 419                 struct fw_ldst_idctxt {
 420                         __be32 physid;
 421                         __be32 msg_ctxtflush;
 422                         __be32 ctxt_data7;
 423                         __be32 ctxt_data6;
 424                         __be32 ctxt_data5;
 425                         __be32 ctxt_data4;
 426                         __be32 ctxt_data3;
 427                         __be32 ctxt_data2;
 428                         __be32 ctxt_data1;
 429                         __be32 ctxt_data0;
 430                 } idctxt;
 431                 struct fw_ldst_mdio {
 432                         __be16 paddr_mmd;
 433                         __be16 raddr;
 434                         __be16 vctl;
 435                         __be16 rval;
 436                 } mdio;
 437                 struct fw_ldst_mps {
 438                         __be16 fid_ctl;
 439                         __be16 rplcpf_pkd;
 440                         __be32 rplc127_96;
 441                         __be32 rplc95_64;
 442                         __be32 rplc63_32;
 443                         __be32 rplc31_0;
 444                         __be32 atrb;
 445                         __be16 vlan[16];
 446                 } mps;
 447                 struct fw_ldst_func {
 448                         __u8   access_ctl;
 449                         __u8   mod_index;
 450                         __be16 ctl_id;
 451                         __be32 offset;
 452                         __be64 data0;
 453                         __be64 data1;
 454                 } func;
 455                 struct fw_ldst_pcie {
 456                         __u8   ctrl_to_fn;
 457                         __u8   bnum;
 458                         __u8   r;
 459                         __u8   ext_r;
 460                         __u8   select_naccess;
 461                         __u8   pcie_fn;
 462                         __be16 nset_pkd;
 463                         __be32 data[12];
 464                 } pcie;
 465                 struct fw_ldst_i2c_deprecated {
 466                         __u8   pid_pkd;
 467                         __u8   base;
 468                         __u8   boffset;
 469                         __u8   data;
 470                         __be32 r9;
 471                 } i2c_deprecated;
 472                 struct fw_ldst_i2c {
 473                         __u8   pid;
 474                         __u8   did;
 475                         __u8   boffset;
 476                         __u8   blen;
 477                         __be32 r9;
 478                         __u8   data[48];
 479                 } i2c;
 480                 struct fw_ldst_le {
 481                         __be32 index;
 482                         __be32 r9;
 483                         __u8   val[33];
 484                         __u8   r11[7];
 485                 } le;
 486         } u;
 487 };
 488
 489 #define S_FW_LDST_CMD_ADDRSPACE         0
 490 #define M_FW_LDST_CMD_ADDRSPACE         0xff
 491 #define V_FW_LDST_CMD_ADDRSPACE(x)      ((x) << S_FW_LDST_CMD_ADDRSPACE)
 492
 493 struct fw_reset_cmd {
 494         __be32 op_to_write;
 495         __be32 retval_len16;
 496         __be32 val;
 497         __be32 halt_pkd;
 498 };
 499
 500 #define S_FW_RESET_CMD_HALT     31
 501 #define M_FW_RESET_CMD_HALT     0x1
 502 #define V_FW_RESET_CMD_HALT(x)  ((x) << S_FW_RESET_CMD_HALT)
 503 #define G_FW_RESET_CMD_HALT(x)  \
 504         (((x) >> S_FW_RESET_CMD_HALT) & M_FW_RESET_CMD_HALT)
 505 #define F_FW_RESET_CMD_HALT     V_FW_RESET_CMD_HALT(1U)
 506
 507 enum {
 508         FW_HELLO_CMD_STAGE_OS           = 0,
 509 };
 510
 511 struct fw_hello_cmd {
 512         __be32 op_to_write;
 513         __be32 retval_len16;
 514         __be32 err_to_clearinit;
 515         __be32 fwrev;
 516 };
 517
 518 #define S_FW_HELLO_CMD_ERR      31
 519 #define M_FW_HELLO_CMD_ERR      0x1
 520 #define V_FW_HELLO_CMD_ERR(x)   ((x) << S_FW_HELLO_CMD_ERR)
 521 #define G_FW_HELLO_CMD_ERR(x)   \
 522         (((x) >> S_FW_HELLO_CMD_ERR) & M_FW_HELLO_CMD_ERR)
 523 #define F_FW_HELLO_CMD_ERR      V_FW_HELLO_CMD_ERR(1U)
 524
 525 #define S_FW_HELLO_CMD_INIT     30
 526 #define M_FW_HELLO_CMD_INIT     0x1
 527 #define V_FW_HELLO_CMD_INIT(x)  ((x) << S_FW_HELLO_CMD_INIT)
 528 #define G_FW_HELLO_CMD_INIT(x)  \
 529         (((x) >> S_FW_HELLO_CMD_INIT) & M_FW_HELLO_CMD_INIT)
 530 #define F_FW_HELLO_CMD_INIT     V_FW_HELLO_CMD_INIT(1U)
 531
 532 #define S_FW_HELLO_CMD_MASTERDIS        29
 533 #define M_FW_HELLO_CMD_MASTERDIS        0x1
 534 #define V_FW_HELLO_CMD_MASTERDIS(x)     ((x) << S_FW_HELLO_CMD_MASTERDIS)
 535 #define G_FW_HELLO_CMD_MASTERDIS(x)     \
 536         (((x) >> S_FW_HELLO_CMD_MASTERDIS) & M_FW_HELLO_CMD_MASTERDIS)
 537 #define F_FW_HELLO_CMD_MASTERDIS        V_FW_HELLO_CMD_MASTERDIS(1U)
 538
 539 #define S_FW_HELLO_CMD_MASTERFORCE      28
 540 #define M_FW_HELLO_CMD_MASTERFORCE      0x1
 541 #define V_FW_HELLO_CMD_MASTERFORCE(x)   ((x) << S_FW_HELLO_CMD_MASTERFORCE)
 542 #define G_FW_HELLO_CMD_MASTERFORCE(x)   \
 543         (((x) >> S_FW_HELLO_CMD_MASTERFORCE) & M_FW_HELLO_CMD_MASTERFORCE)
 544 #define F_FW_HELLO_CMD_MASTERFORCE      V_FW_HELLO_CMD_MASTERFORCE(1U)
 545
 546 #define S_FW_HELLO_CMD_MBMASTER         24
 547 #define M_FW_HELLO_CMD_MBMASTER         0xf
 548 #define V_FW_HELLO_CMD_MBMASTER(x)      ((x) << S_FW_HELLO_CMD_MBMASTER)
 549 #define G_FW_HELLO_CMD_MBMASTER(x)      \
 550         (((x) >> S_FW_HELLO_CMD_MBMASTER) & M_FW_HELLO_CMD_MBMASTER)
 551
 552 #define S_FW_HELLO_CMD_MBASYNCNOT       20
 553 #define M_FW_HELLO_CMD_MBASYNCNOT       0x7
 554 #define V_FW_HELLO_CMD_MBASYNCNOT(x)    ((x) << S_FW_HELLO_CMD_MBASYNCNOT)
 555 #define G_FW_HELLO_CMD_MBASYNCNOT(x)    \
 556         (((x) >> S_FW_HELLO_CMD_MBASYNCNOT) & M_FW_HELLO_CMD_MBASYNCNOT)
 557
 558 #define S_FW_HELLO_CMD_STAGE    17
 559 #define M_FW_HELLO_CMD_STAGE    0x7
 560 #define V_FW_HELLO_CMD_STAGE(x) ((x) << S_FW_HELLO_CMD_STAGE)
 561 #define G_FW_HELLO_CMD_STAGE(x) \
 562         (((x) >> S_FW_HELLO_CMD_STAGE) & M_FW_HELLO_CMD_STAGE)
 563
 564 #define S_FW_HELLO_CMD_CLEARINIT        16
 565 #define M_FW_HELLO_CMD_CLEARINIT        0x1
 566 #define V_FW_HELLO_CMD_CLEARINIT(x)     ((x) << S_FW_HELLO_CMD_CLEARINIT)
 567 #define G_FW_HELLO_CMD_CLEARINIT(x)     \
 568         (((x) >> S_FW_HELLO_CMD_CLEARINIT) & M_FW_HELLO_CMD_CLEARINIT)
 569 #define F_FW_HELLO_CMD_CLEARINIT        V_FW_HELLO_CMD_CLEARINIT(1U)
 570
 571 struct fw_bye_cmd {
 572         __be32 op_to_write;
 573         __be32 retval_len16;
 574         __be64 r3;
 575 };
 576
 577 struct fw_initialize_cmd {
 578         __be32 op_to_write;
 579         __be32 retval_len16;
 580         __be64 r3;
 581 };
 582
 583 enum fw_caps_config_nic {
 584         FW_CAPS_CONFIG_NIC_HASHFILTER   = 0x00000020,
 585         FW_CAPS_CONFIG_NIC_ETHOFLD      = 0x00000040,
 586 };
 587
 588 enum fw_memtype_cf {
 589         FW_MEMTYPE_CF_FLASH             = FW_MEMTYPE_FLASH,
 590 };
 591
 592 struct fw_caps_config_cmd {
 593         __be32 op_to_write;
 594         __be32 cfvalid_to_len16;
 595         __be32 r2;
 596         __be32 hwmbitmap;
 597         __be16 nbmcaps;
 598         __be16 linkcaps;
 599         __be16 switchcaps;
 600         __be16 r3;
 601         __be16 niccaps;
 602         __be16 toecaps;
 603         __be16 rdmacaps;
 604         __be16 r4;
 605         __be16 iscsicaps;
 606         __be16 fcoecaps;
 607         __be32 cfcsum;
 608         __be32 finiver;
 609         __be32 finicsum;
 610 };
 611
 612 #define S_FW_CAPS_CONFIG_CMD_CFVALID    27
 613 #define M_FW_CAPS_CONFIG_CMD_CFVALID    0x1
 614 #define V_FW_CAPS_CONFIG_CMD_CFVALID(x) ((x) << S_FW_CAPS_CONFIG_CMD_CFVALID)
 615 #define G_FW_CAPS_CONFIG_CMD_CFVALID(x) \
 616         (((x) >> S_FW_CAPS_CONFIG_CMD_CFVALID) & M_FW_CAPS_CONFIG_CMD_CFVALID)
 617 #define F_FW_CAPS_CONFIG_CMD_CFVALID    V_FW_CAPS_CONFIG_CMD_CFVALID(1U)
 618
 619 #define S_FW_CAPS_CONFIG_CMD_MEMTYPE_CF         24
 620 #define M_FW_CAPS_CONFIG_CMD_MEMTYPE_CF         0x7
 621 #define V_FW_CAPS_CONFIG_CMD_MEMTYPE_CF(x)      \
 622         ((x) << S_FW_CAPS_CONFIG_CMD_MEMTYPE_CF)
 623 #define G_FW_CAPS_CONFIG_CMD_MEMTYPE_CF(x)      \
 624         (((x) >> S_FW_CAPS_CONFIG_CMD_MEMTYPE_CF) & \
 625          M_FW_CAPS_CONFIG_CMD_MEMTYPE_CF)
 626
 627 #define S_FW_CAPS_CONFIG_CMD_MEMADDR64K_CF      16
 628 #define M_FW_CAPS_CONFIG_CMD_MEMADDR64K_CF      0xff
 629 #define V_FW_CAPS_CONFIG_CMD_MEMADDR64K_CF(x)   \
 630         ((x) << S_FW_CAPS_CONFIG_CMD_MEMADDR64K_CF)
 631 #define G_FW_CAPS_CONFIG_CMD_MEMADDR64K_CF(x)   \
 632         (((x) >> S_FW_CAPS_CONFIG_CMD_MEMADDR64K_CF) & \
 633          M_FW_CAPS_CONFIG_CMD_MEMADDR64K_CF)
 634
 635 /*
 636  * params command mnemonics
 637  */
 638 enum fw_params_mnem {
 639         FW_PARAMS_MNEM_DEV              = 1,    /* device params */
 640         FW_PARAMS_MNEM_PFVF             = 2,    /* function params */
 641         FW_PARAMS_MNEM_REG              = 3,    /* limited register access */
 642         FW_PARAMS_MNEM_DMAQ             = 4,    /* dma queue params */
 643 };
 644
 645 /*
 646  * device parameters
 647  */
 648 enum fw_params_param_dev {
 649         FW_PARAMS_PARAM_DEV_CCLK        = 0x00, /* chip core clock in khz */
 650         FW_PARAMS_PARAM_DEV_PORTVEC     = 0x01, /* the port vector */
 651         FW_PARAMS_PARAM_DEV_NTID        = 0x02, /* reads the number of TIDs
 652                                                  * allocated by the device's
 653                                                  * Lookup Engine
 654                                                  */
 655         FW_PARAMS_PARAM_DEV_FWREV       = 0x0B, /* fw version */
 656         FW_PARAMS_PARAM_DEV_TPREV       = 0x0C, /* tp version */
 657         FW_PARAMS_PARAM_DEV_ULPTX_MEMWRITE_DSGL = 0x17,
 658 };
 659
 660 /*
 661  * physical and virtual function parameters
 662  */
 663 enum fw_params_param_pfvf {
 664         FW_PARAMS_PARAM_PFVF_CLIP_START = 0x03,
 665         FW_PARAMS_PARAM_PFVF_CLIP_END = 0x04,
 666         FW_PARAMS_PARAM_PFVF_FILTER_START = 0x05,
 667         FW_PARAMS_PARAM_PFVF_FILTER_END = 0x06,
 668         FW_PARAMS_PARAM_PFVF_CPLFW4MSG_ENCAP = 0x31,
 669         FW_PARAMS_PARAM_PFVF_PORT_CAPS32 = 0x3A
 670 };
 671
 672 /*
 673  * dma queue parameters
 674  */
 675 enum fw_params_param_dmaq {
 676         FW_PARAMS_PARAM_DMAQ_IQ_INTCNTTHRESH = 0x01,
 677         FW_PARAMS_PARAM_DMAQ_CONM_CTXT = 0x20,
 678 };
 679
 680 #define S_FW_PARAMS_MNEM        24
 681 #define M_FW_PARAMS_MNEM        0xff
 682 #define V_FW_PARAMS_MNEM(x)     ((x) << S_FW_PARAMS_MNEM)
 683 #define G_FW_PARAMS_MNEM(x)     \
 684         (((x) >> S_FW_PARAMS_MNEM) & M_FW_PARAMS_MNEM)
 685
 686 #define S_FW_PARAMS_PARAM_X     16
 687 #define M_FW_PARAMS_PARAM_X     0xff
 688 #define V_FW_PARAMS_PARAM_X(x) ((x) << S_FW_PARAMS_PARAM_X)
 689 #define G_FW_PARAMS_PARAM_X(x) \
 690         (((x) >> S_FW_PARAMS_PARAM_X) & M_FW_PARAMS_PARAM_X)
 691
 692 #define S_FW_PARAMS_PARAM_Y     8
 693 #define M_FW_PARAMS_PARAM_Y     0xff
 694 #define V_FW_PARAMS_PARAM_Y(x) ((x) << S_FW_PARAMS_PARAM_Y)
 695 #define G_FW_PARAMS_PARAM_Y(x) \
 696         (((x) >> S_FW_PARAMS_PARAM_Y) & M_FW_PARAMS_PARAM_Y)
 697
 698 #define S_FW_PARAMS_PARAM_Z     0
 699 #define M_FW_PARAMS_PARAM_Z     0xff
 700 #define V_FW_PARAMS_PARAM_Z(x) ((x) << S_FW_PARAMS_PARAM_Z)
 701 #define G_FW_PARAMS_PARAM_Z(x) \
 702         (((x) >> S_FW_PARAMS_PARAM_Z) & M_FW_PARAMS_PARAM_Z)
 703
 704 #define S_FW_PARAMS_PARAM_YZ    0
 705 #define M_FW_PARAMS_PARAM_YZ    0xffff
 706 #define V_FW_PARAMS_PARAM_YZ(x) ((x) << S_FW_PARAMS_PARAM_YZ)
 707 #define G_FW_PARAMS_PARAM_YZ(x) \
 708         (((x) >> S_FW_PARAMS_PARAM_YZ) & M_FW_PARAMS_PARAM_YZ)
 709
 710 #define S_FW_PARAMS_PARAM_XYZ           0
 711 #define M_FW_PARAMS_PARAM_XYZ           0xffffff
 712 #define V_FW_PARAMS_PARAM_XYZ(x)        ((x) << S_FW_PARAMS_PARAM_XYZ)
 713
 714 struct fw_params_cmd {
 715         __be32 op_to_vfn;
 716         __be32 retval_len16;
 717         struct fw_params_param {
 718                 __be32 mnem;
 719                 __be32 val;
 720         } param[7];
 721 };
 722
 723 #define S_FW_PARAMS_CMD_PFN     8
 724 #define M_FW_PARAMS_CMD_PFN     0x7
 725 #define V_FW_PARAMS_CMD_PFN(x)  ((x) << S_FW_PARAMS_CMD_PFN)
 726 #define G_FW_PARAMS_CMD_PFN(x)  \
 727         (((x) >> S_FW_PARAMS_CMD_PFN) & M_FW_PARAMS_CMD_PFN)
 728
 729 #define S_FW_PARAMS_CMD_VFN     0
 730 #define M_FW_PARAMS_CMD_VFN     0xff
 731 #define V_FW_PARAMS_CMD_VFN(x)  ((x) << S_FW_PARAMS_CMD_VFN)
 732 #define G_FW_PARAMS_CMD_VFN(x)  \
 733         (((x) >> S_FW_PARAMS_CMD_VFN) & M_FW_PARAMS_CMD_VFN)
 734
 735 struct fw_pfvf_cmd {
 736         __be32 op_to_vfn;
 737         __be32 retval_len16;
 738         __be32 niqflint_niq;
 739         __be32 type_to_neq;
 740         __be32 tc_to_nexactf;
 741         __be32 r_caps_to_nethctrl;
 742         __be16 nricq;
 743         __be16 nriqp;
 744         __be32 r4;
 745 };
 746
 747 #define S_FW_PFVF_CMD_NIQFLINT          20
 748 #define M_FW_PFVF_CMD_NIQFLINT          0xfff
 749 #define G_FW_PFVF_CMD_NIQFLINT(x)       \
 750         (((x) >> S_FW_PFVF_CMD_NIQFLINT) & M_FW_PFVF_CMD_NIQFLINT)
 751
 752 #define S_FW_PFVF_CMD_NIQ               0
 753 #define M_FW_PFVF_CMD_NIQ               0xfffff
 754 #define G_FW_PFVF_CMD_NIQ(x)            \
 755         (((x) >> S_FW_PFVF_CMD_NIQ) & M_FW_PFVF_CMD_NIQ)
 756
 757 #define S_FW_PFVF_CMD_PMASK             20
 758 #define M_FW_PFVF_CMD_PMASK             0xf
 759 #define G_FW_PFVF_CMD_PMASK(x)          \
 760         (((x) >> S_FW_PFVF_CMD_PMASK) & M_FW_PFVF_CMD_PMASK)
 761
 762 #define S_FW_PFVF_CMD_NEQ               0
 763 #define M_FW_PFVF_CMD_NEQ               0xfffff
 764 #define G_FW_PFVF_CMD_NEQ(x)            \
 765         (((x) >> S_FW_PFVF_CMD_NEQ) & M_FW_PFVF_CMD_NEQ)
 766
 767 #define S_FW_PFVF_CMD_TC                24
 768 #define M_FW_PFVF_CMD_TC                0xff
 769 #define G_FW_PFVF_CMD_TC(x)             \
 770         (((x) >> S_FW_PFVF_CMD_TC) & M_FW_PFVF_CMD_TC)
 771
 772 #define S_FW_PFVF_CMD_NVI               16
 773 #define M_FW_PFVF_CMD_NVI               0xff
 774 #define G_FW_PFVF_CMD_NVI(x)            \
 775         (((x) >> S_FW_PFVF_CMD_NVI) & M_FW_PFVF_CMD_NVI)
 776
 777 #define S_FW_PFVF_CMD_NEXACTF           0
 778 #define M_FW_PFVF_CMD_NEXACTF           0xffff
 779 #define G_FW_PFVF_CMD_NEXACTF(x)        \
 780         (((x) >> S_FW_PFVF_CMD_NEXACTF) & M_FW_PFVF_CMD_NEXACTF)
 781
 782 #define S_FW_PFVF_CMD_R_CAPS            24
 783 #define M_FW_PFVF_CMD_R_CAPS            0xff
 784 #define G_FW_PFVF_CMD_R_CAPS(x)         \
 785         (((x) >> S_FW_PFVF_CMD_R_CAPS) & M_FW_PFVF_CMD_R_CAPS)
 786
 787 #define S_FW_PFVF_CMD_WX_CAPS           16
 788 #define M_FW_PFVF_CMD_WX_CAPS           0xff
 789 #define G_FW_PFVF_CMD_WX_CAPS(x)        \
 790         (((x) >> S_FW_PFVF_CMD_WX_CAPS) & M_FW_PFVF_CMD_WX_CAPS)
 791
 792 #define S_FW_PFVF_CMD_NETHCTRL          0
 793 #define M_FW_PFVF_CMD_NETHCTRL          0xffff
 794 #define G_FW_PFVF_CMD_NETHCTRL(x)       \
 795         (((x) >> S_FW_PFVF_CMD_NETHCTRL) & M_FW_PFVF_CMD_NETHCTRL)
 796
 797 /*
 798  * ingress queue type; the first 1K ingress queues can have associated 0,
 799  * 1 or 2 free lists and an interrupt, all other ingress queues lack these
 800  * capabilities
 801  */
 802 enum fw_iq_type {
 803         FW_IQ_TYPE_FL_INT_CAP,
 804 };
 805
 806 struct fw_iq_cmd {
 807         __be32 op_to_vfn;
 808         __be32 alloc_to_len16;
 809         __be16 physiqid;
 810         __be16 iqid;
 811         __be16 fl0id;
 812         __be16 fl1id;
 813         __be32 type_to_iqandstindex;
 814         __be16 iqdroprss_to_iqesize;
 815         __be16 iqsize;
 816         __be64 iqaddr;
 817         __be32 iqns_to_fl0congen;
 818         __be16 fl0dcaen_to_fl0cidxfthresh;
 819         __be16 fl0size;
 820         __be64 fl0addr;
 821         __be32 fl1cngchmap_to_fl1congen;
 822         __be16 fl1dcaen_to_fl1cidxfthresh;
 823         __be16 fl1size;
 824         __be64 fl1addr;
 825 };
 826
 827 #define S_FW_IQ_CMD_PFN         8
 828 #define M_FW_IQ_CMD_PFN         0x7
 829 #define V_FW_IQ_CMD_PFN(x)      ((x) << S_FW_IQ_CMD_PFN)
 830 #define G_FW_IQ_CMD_PFN(x)      (((x) >> S_FW_IQ_CMD_PFN) & M_FW_IQ_CMD_PFN)
 831
 832 #define S_FW_IQ_CMD_VFN         0
 833 #define M_FW_IQ_CMD_VFN         0xff
 834 #define V_FW_IQ_CMD_VFN(x)      ((x) << S_FW_IQ_CMD_VFN)
 835 #define G_FW_IQ_CMD_VFN(x)      (((x) >> S_FW_IQ_CMD_VFN) & M_FW_IQ_CMD_VFN)
 836
 837 #define S_FW_IQ_CMD_ALLOC       31
 838 #define M_FW_IQ_CMD_ALLOC       0x1
 839 #define V_FW_IQ_CMD_ALLOC(x)    ((x) << S_FW_IQ_CMD_ALLOC)
 840 #define G_FW_IQ_CMD_ALLOC(x)    \
 841         (((x) >> S_FW_IQ_CMD_ALLOC) & M_FW_IQ_CMD_ALLOC)
 842 #define F_FW_IQ_CMD_ALLOC       V_FW_IQ_CMD_ALLOC(1U)
 843
 844 #define S_FW_IQ_CMD_FREE        30
 845 #define M_FW_IQ_CMD_FREE        0x1
 846 #define V_FW_IQ_CMD_FREE(x)     ((x) << S_FW_IQ_CMD_FREE)
 847 #define G_FW_IQ_CMD_FREE(x)     (((x) >> S_FW_IQ_CMD_FREE) & M_FW_IQ_CMD_FREE)
 848 #define F_FW_IQ_CMD_FREE        V_FW_IQ_CMD_FREE(1U)
 849
 850 #define S_FW_IQ_CMD_IQSTART     28
 851 #define M_FW_IQ_CMD_IQSTART     0x1
 852 #define V_FW_IQ_CMD_IQSTART(x)  ((x) << S_FW_IQ_CMD_IQSTART)
 853 #define G_FW_IQ_CMD_IQSTART(x)  \
 854         (((x) >> S_FW_IQ_CMD_IQSTART) & M_FW_IQ_CMD_IQSTART)
 855 #define F_FW_IQ_CMD_IQSTART     V_FW_IQ_CMD_IQSTART(1U)
 856
 857 #define S_FW_IQ_CMD_IQSTOP      27
 858 #define M_FW_IQ_CMD_IQSTOP      0x1
 859 #define V_FW_IQ_CMD_IQSTOP(x)   ((x) << S_FW_IQ_CMD_IQSTOP)
 860 #define G_FW_IQ_CMD_IQSTOP(x)   \
 861         (((x) >> S_FW_IQ_CMD_IQSTOP) & M_FW_IQ_CMD_IQSTOP)
 862 #define F_FW_IQ_CMD_IQSTOP      V_FW_IQ_CMD_IQSTOP(1U)
 863
 864 #define S_FW_IQ_CMD_TYPE        29
 865 #define M_FW_IQ_CMD_TYPE        0x7
 866 #define V_FW_IQ_CMD_TYPE(x)     ((x) << S_FW_IQ_CMD_TYPE)
 867 #define G_FW_IQ_CMD_TYPE(x)     (((x) >> S_FW_IQ_CMD_TYPE) & M_FW_IQ_CMD_TYPE)
 868
 869 #define S_FW_IQ_CMD_IQASYNCH    28
 870 #define M_FW_IQ_CMD_IQASYNCH    0x1
 871 #define V_FW_IQ_CMD_IQASYNCH(x) ((x) << S_FW_IQ_CMD_IQASYNCH)
 872 #define G_FW_IQ_CMD_IQASYNCH(x) \
 873         (((x) >> S_FW_IQ_CMD_IQASYNCH) & M_FW_IQ_CMD_IQASYNCH)
 874 #define F_FW_IQ_CMD_IQASYNCH    V_FW_IQ_CMD_IQASYNCH(1U)
 875
 876 #define S_FW_IQ_CMD_VIID        16
 877 #define M_FW_IQ_CMD_VIID        0xfff
 878 #define V_FW_IQ_CMD_VIID(x)     ((x) << S_FW_IQ_CMD_VIID)
 879 #define G_FW_IQ_CMD_VIID(x)     (((x) >> S_FW_IQ_CMD_VIID) & M_FW_IQ_CMD_VIID)
 880
 881 #define S_FW_IQ_CMD_IQANDST     15
 882 #define M_FW_IQ_CMD_IQANDST     0x1
 883 #define V_FW_IQ_CMD_IQANDST(x)  ((x) << S_FW_IQ_CMD_IQANDST)
 884 #define G_FW_IQ_CMD_IQANDST(x)  \
 885         (((x) >> S_FW_IQ_CMD_IQANDST) & M_FW_IQ_CMD_IQANDST)
 886 #define F_FW_IQ_CMD_IQANDST     V_FW_IQ_CMD_IQANDST(1U)
 887
 888 #define S_FW_IQ_CMD_IQANUD      12
 889 #define M_FW_IQ_CMD_IQANUD      0x3
 890 #define V_FW_IQ_CMD_IQANUD(x)   ((x) << S_FW_IQ_CMD_IQANUD)
 891 #define G_FW_IQ_CMD_IQANUD(x)   \
 892         (((x) >> S_FW_IQ_CMD_IQANUD) & M_FW_IQ_CMD_IQANUD)
 893
 894 #define S_FW_IQ_CMD_IQANDSTINDEX        0
 895 #define M_FW_IQ_CMD_IQANDSTINDEX        0xfff
 896 #define V_FW_IQ_CMD_IQANDSTINDEX(x)     ((x) << S_FW_IQ_CMD_IQANDSTINDEX)
 897 #define G_FW_IQ_CMD_IQANDSTINDEX(x)     \
 898         (((x) >> S_FW_IQ_CMD_IQANDSTINDEX) & M_FW_IQ_CMD_IQANDSTINDEX)
 899
 900 #define S_FW_IQ_CMD_IQGTSMODE           14
 901 #define M_FW_IQ_CMD_IQGTSMODE           0x1
 902 #define V_FW_IQ_CMD_IQGTSMODE(x)        ((x) << S_FW_IQ_CMD_IQGTSMODE)
 903 #define G_FW_IQ_CMD_IQGTSMODE(x)        \
 904         (((x) >> S_FW_IQ_CMD_IQGTSMODE) & M_FW_IQ_CMD_IQGTSMODE)
 905 #define F_FW_IQ_CMD_IQGTSMODE   V_FW_IQ_CMD_IQGTSMODE(1U)
 906
 907 #define S_FW_IQ_CMD_IQPCIECH    12
 908 #define M_FW_IQ_CMD_IQPCIECH    0x3
 909 #define V_FW_IQ_CMD_IQPCIECH(x) ((x) << S_FW_IQ_CMD_IQPCIECH)
 910 #define G_FW_IQ_CMD_IQPCIECH(x) \
 911         (((x) >> S_FW_IQ_CMD_IQPCIECH) & M_FW_IQ_CMD_IQPCIECH)
 912
 913 #define S_FW_IQ_CMD_IQINTCNTTHRESH      4
 914 #define M_FW_IQ_CMD_IQINTCNTTHRESH      0x3
 915 #define V_FW_IQ_CMD_IQINTCNTTHRESH(x)   ((x) << S_FW_IQ_CMD_IQINTCNTTHRESH)
 916 #define G_FW_IQ_CMD_IQINTCNTTHRESH(x)   \
 917         (((x) >> S_FW_IQ_CMD_IQINTCNTTHRESH) & M_FW_IQ_CMD_IQINTCNTTHRESH)
 918
 919 #define S_FW_IQ_CMD_IQESIZE     0
 920 #define M_FW_IQ_CMD_IQESIZE     0x3
 921 #define V_FW_IQ_CMD_IQESIZE(x)  ((x) << S_FW_IQ_CMD_IQESIZE)
 922 #define G_FW_IQ_CMD_IQESIZE(x)  \
 923         (((x) >> S_FW_IQ_CMD_IQESIZE) & M_FW_IQ_CMD_IQESIZE)
 924
 925 #define S_FW_IQ_CMD_IQRO                30
 926 #define M_FW_IQ_CMD_IQRO                0x1
 927 #define V_FW_IQ_CMD_IQRO(x)             ((x) << S_FW_IQ_CMD_IQRO)
 928 #define G_FW_IQ_CMD_IQRO(x)             \
 929         (((x) >> S_FW_IQ_CMD_IQRO) & M_FW_IQ_CMD_IQRO)
 930 #define F_FW_IQ_CMD_IQRO                V_FW_IQ_CMD_IQRO(1U)
 931
 932 #define S_FW_IQ_CMD_IQFLINTCONGEN       27
 933 #define M_FW_IQ_CMD_IQFLINTCONGEN       0x1
 934 #define V_FW_IQ_CMD_IQFLINTCONGEN(x)    ((x) << S_FW_IQ_CMD_IQFLINTCONGEN)
 935 #define G_FW_IQ_CMD_IQFLINTCONGEN(x)    \
 936         (((x) >> S_FW_IQ_CMD_IQFLINTCONGEN) & M_FW_IQ_CMD_IQFLINTCONGEN)
 937 #define F_FW_IQ_CMD_IQFLINTCONGEN       V_FW_IQ_CMD_IQFLINTCONGEN(1U)
 938
 939 #define S_FW_IQ_CMD_FL0CNGCHMAP         20
 940 #define M_FW_IQ_CMD_FL0CNGCHMAP         0xf
 941 #define V_FW_IQ_CMD_FL0CNGCHMAP(x)      ((x) << S_FW_IQ_CMD_FL0CNGCHMAP)
 942 #define G_FW_IQ_CMD_FL0CNGCHMAP(x)      \
 943         (((x) >> S_FW_IQ_CMD_FL0CNGCHMAP) & M_FW_IQ_CMD_FL0CNGCHMAP)
 944
 945 #define S_FW_IQ_CMD_FL0DATARO           12
 946 #define M_FW_IQ_CMD_FL0DATARO           0x1
 947 #define V_FW_IQ_CMD_FL0DATARO(x)        ((x) << S_FW_IQ_CMD_FL0DATARO)
 948 #define G_FW_IQ_CMD_FL0DATARO(x)        \
 949         (((x) >> S_FW_IQ_CMD_FL0DATARO) & M_FW_IQ_CMD_FL0DATARO)
 950 #define F_FW_IQ_CMD_FL0DATARO   V_FW_IQ_CMD_FL0DATARO(1U)
 951
 952 #define S_FW_IQ_CMD_FL0CONGCIF          11
 953 #define M_FW_IQ_CMD_FL0CONGCIF          0x1
 954 #define V_FW_IQ_CMD_FL0CONGCIF(x)       ((x) << S_FW_IQ_CMD_FL0CONGCIF)
 955 #define G_FW_IQ_CMD_FL0CONGCIF(x)       \
 956         (((x) >> S_FW_IQ_CMD_FL0CONGCIF) & M_FW_IQ_CMD_FL0CONGCIF)
 957 #define F_FW_IQ_CMD_FL0CONGCIF  V_FW_IQ_CMD_FL0CONGCIF(1U)
 958
 959 #define S_FW_IQ_CMD_FL0FETCHRO          6
 960 #define M_FW_IQ_CMD_FL0FETCHRO          0x1
 961 #define V_FW_IQ_CMD_FL0FETCHRO(x)       ((x) << S_FW_IQ_CMD_FL0FETCHRO)
 962 #define G_FW_IQ_CMD_FL0FETCHRO(x)       \
 963         (((x) >> S_FW_IQ_CMD_FL0FETCHRO) & M_FW_IQ_CMD_FL0FETCHRO)
 964 #define F_FW_IQ_CMD_FL0FETCHRO  V_FW_IQ_CMD_FL0FETCHRO(1U)
 965
 966 #define S_FW_IQ_CMD_FL0HOSTFCMODE       4
 967 #define M_FW_IQ_CMD_FL0HOSTFCMODE       0x3
 968 #define V_FW_IQ_CMD_FL0HOSTFCMODE(x)    ((x) << S_FW_IQ_CMD_FL0HOSTFCMODE)
 969 #define G_FW_IQ_CMD_FL0HOSTFCMODE(x)    \
 970         (((x) >> S_FW_IQ_CMD_FL0HOSTFCMODE) & M_FW_IQ_CMD_FL0HOSTFCMODE)
 971
 972 #define S_FW_IQ_CMD_FL0PADEN    2
 973 #define M_FW_IQ_CMD_FL0PADEN    0x1
 974 #define V_FW_IQ_CMD_FL0PADEN(x) ((x) << S_FW_IQ_CMD_FL0PADEN)
 975 #define G_FW_IQ_CMD_FL0PADEN(x) \
 976         (((x) >> S_FW_IQ_CMD_FL0PADEN) & M_FW_IQ_CMD_FL0PADEN)
 977 #define F_FW_IQ_CMD_FL0PADEN    V_FW_IQ_CMD_FL0PADEN(1U)
 978
 979 #define S_FW_IQ_CMD_FL0PACKEN           1
 980 #define M_FW_IQ_CMD_FL0PACKEN           0x1
 981 #define V_FW_IQ_CMD_FL0PACKEN(x)        ((x) << S_FW_IQ_CMD_FL0PACKEN)
 982 #define G_FW_IQ_CMD_FL0PACKEN(x)        \
 983         (((x) >> S_FW_IQ_CMD_FL0PACKEN) & M_FW_IQ_CMD_FL0PACKEN)
 984 #define F_FW_IQ_CMD_FL0PACKEN   V_FW_IQ_CMD_FL0PACKEN(1U)
 985
 986 #define S_FW_IQ_CMD_FL0CONGEN           0
 987 #define M_FW_IQ_CMD_FL0CONGEN           0x1
 988 #define V_FW_IQ_CMD_FL0CONGEN(x)        ((x) << S_FW_IQ_CMD_FL0CONGEN)
 989 #define G_FW_IQ_CMD_FL0CONGEN(x)        \
 990         (((x) >> S_FW_IQ_CMD_FL0CONGEN) & M_FW_IQ_CMD_FL0CONGEN)
 991 #define F_FW_IQ_CMD_FL0CONGEN   V_FW_IQ_CMD_FL0CONGEN(1U)
 992
 993 #define S_FW_IQ_CMD_FL0FBMIN    7
 994 #define M_FW_IQ_CMD_FL0FBMIN    0x7
 995 #define V_FW_IQ_CMD_FL0FBMIN(x) ((x) << S_FW_IQ_CMD_FL0FBMIN)
 996 #define G_FW_IQ_CMD_FL0FBMIN(x) \
 997         (((x) >> S_FW_IQ_CMD_FL0FBMIN) & M_FW_IQ_CMD_FL0FBMIN)
 998
 999 #define S_FW_IQ_CMD_FL0FBMAX    4
1000 #define M_FW_IQ_CMD_FL0FBMAX    0x7
1001 #define V_FW_IQ_CMD_FL0FBMAX(x) ((x) << S_FW_IQ_CMD_FL0FBMAX)
1002 #define G_FW_IQ_CMD_FL0FBMAX(x) \
1003         (((x) >> S_FW_IQ_CMD_FL0FBMAX) & M_FW_IQ_CMD_FL0FBMAX)
1004
1005 struct fw_eq_eth_cmd {
1006         __be32 op_to_vfn;
1007         __be32 alloc_to_len16;
1008         __be32 eqid_pkd;
1009         __be32 physeqid_pkd;
1010         __be32 fetchszm_to_iqid;
1011         __be32 dcaen_to_eqsize;
1012         __be64 eqaddr;
1013         __be32 autoequiqe_to_viid;
1014         __be32 r8_lo;
1015         __be64 r9;
1016 };
1017
1018 #define S_FW_EQ_ETH_CMD_PFN     8
1019 #define M_FW_EQ_ETH_CMD_PFN     0x7
1020 #define V_FW_EQ_ETH_CMD_PFN(x)  ((x) << S_FW_EQ_ETH_CMD_PFN)
1021 #define G_FW_EQ_ETH_CMD_PFN(x)  \
1022         (((x) >> S_FW_EQ_ETH_CMD_PFN) & M_FW_EQ_ETH_CMD_PFN)
1023
1024 #define S_FW_EQ_ETH_CMD_VFN     0
1025 #define M_FW_EQ_ETH_CMD_VFN     0xff
1026 #define V_FW_EQ_ETH_CMD_VFN(x)  ((x) << S_FW_EQ_ETH_CMD_VFN)
1027 #define G_FW_EQ_ETH_CMD_VFN(x)  \
1028         (((x) >> S_FW_EQ_ETH_CMD_VFN) & M_FW_EQ_ETH_CMD_VFN)
1029
1030 #define S_FW_EQ_ETH_CMD_ALLOC           31
1031 #define M_FW_EQ_ETH_CMD_ALLOC           0x1
1032 #define V_FW_EQ_ETH_CMD_ALLOC(x)        ((x) << S_FW_EQ_ETH_CMD_ALLOC)
1033 #define G_FW_EQ_ETH_CMD_ALLOC(x)        \
1034         (((x) >> S_FW_EQ_ETH_CMD_ALLOC) & M_FW_EQ_ETH_CMD_ALLOC)
1035 #define F_FW_EQ_ETH_CMD_ALLOC   V_FW_EQ_ETH_CMD_ALLOC(1U)
1036
1037 #define S_FW_EQ_ETH_CMD_FREE    30
1038 #define M_FW_EQ_ETH_CMD_FREE    0x1
1039 #define V_FW_EQ_ETH_CMD_FREE(x) ((x) << S_FW_EQ_ETH_CMD_FREE)
1040 #define G_FW_EQ_ETH_CMD_FREE(x) \
1041         (((x) >> S_FW_EQ_ETH_CMD_FREE) & M_FW_EQ_ETH_CMD_FREE)
1042 #define F_FW_EQ_ETH_CMD_FREE    V_FW_EQ_ETH_CMD_FREE(1U)
1043
1044 #define S_FW_EQ_ETH_CMD_EQSTART         28
1045 #define M_FW_EQ_ETH_CMD_EQSTART         0x1
1046 #define V_FW_EQ_ETH_CMD_EQSTART(x)      ((x) << S_FW_EQ_ETH_CMD_EQSTART)
1047 #define G_FW_EQ_ETH_CMD_EQSTART(x)      \
1048         (((x) >> S_FW_EQ_ETH_CMD_EQSTART) & M_FW_EQ_ETH_CMD_EQSTART)
1049 #define F_FW_EQ_ETH_CMD_EQSTART V_FW_EQ_ETH_CMD_EQSTART(1U)
1050
1051 #define S_FW_EQ_ETH_CMD_EQID    0
1052 #define M_FW_EQ_ETH_CMD_EQID    0xfffff
1053 #define V_FW_EQ_ETH_CMD_EQID(x) ((x) << S_FW_EQ_ETH_CMD_EQID)
1054 #define G_FW_EQ_ETH_CMD_EQID(x) \
1055         (((x) >> S_FW_EQ_ETH_CMD_EQID) & M_FW_EQ_ETH_CMD_EQID)
1056
1057 #define S_FW_EQ_ETH_CMD_PHYSEQID        0
1058 #define M_FW_EQ_ETH_CMD_PHYSEQID        0xfffff
1059 #define G_FW_EQ_ETH_CMD_PHYSEQID(x)     \
1060         (((x) >> S_FW_EQ_ETH_CMD_PHYSEQID) & M_FW_EQ_ETH_CMD_PHYSEQID)
1061
1062 #define S_FW_EQ_ETH_CMD_FETCHRO         22
1063 #define M_FW_EQ_ETH_CMD_FETCHRO         0x1
1064 #define V_FW_EQ_ETH_CMD_FETCHRO(x)      ((x) << S_FW_EQ_ETH_CMD_FETCHRO)
1065 #define G_FW_EQ_ETH_CMD_FETCHRO(x)      \
1066         (((x) >> S_FW_EQ_ETH_CMD_FETCHRO) & M_FW_EQ_ETH_CMD_FETCHRO)
1067 #define F_FW_EQ_ETH_CMD_FETCHRO V_FW_EQ_ETH_CMD_FETCHRO(1U)
1068
1069 #define S_FW_EQ_ETH_CMD_HOSTFCMODE      20
1070 #define M_FW_EQ_ETH_CMD_HOSTFCMODE      0x3
1071 #define V_FW_EQ_ETH_CMD_HOSTFCMODE(x)   ((x) << S_FW_EQ_ETH_CMD_HOSTFCMODE)
1072 #define G_FW_EQ_ETH_CMD_HOSTFCMODE(x)   \
1073         (((x) >> S_FW_EQ_ETH_CMD_HOSTFCMODE) & M_FW_EQ_ETH_CMD_HOSTFCMODE)
1074
1075 #define S_FW_EQ_ETH_CMD_PCIECHN         16
1076 #define M_FW_EQ_ETH_CMD_PCIECHN         0x3
1077 #define V_FW_EQ_ETH_CMD_PCIECHN(x)      ((x) << S_FW_EQ_ETH_CMD_PCIECHN)
1078 #define G_FW_EQ_ETH_CMD_PCIECHN(x)      \
1079         (((x) >> S_FW_EQ_ETH_CMD_PCIECHN) & M_FW_EQ_ETH_CMD_PCIECHN)
1080
1081 #define S_FW_EQ_ETH_CMD_IQID    0
1082 #define M_FW_EQ_ETH_CMD_IQID    0xffff
1083 #define V_FW_EQ_ETH_CMD_IQID(x) ((x) << S_FW_EQ_ETH_CMD_IQID)
1084 #define G_FW_EQ_ETH_CMD_IQID(x) \
1085         (((x) >> S_FW_EQ_ETH_CMD_IQID) & M_FW_EQ_ETH_CMD_IQID)
1086
1087 #define S_FW_EQ_ETH_CMD_FBMIN           23
1088 #define M_FW_EQ_ETH_CMD_FBMIN           0x7
1089 #define V_FW_EQ_ETH_CMD_FBMIN(x)        ((x) << S_FW_EQ_ETH_CMD_FBMIN)
1090 #define G_FW_EQ_ETH_CMD_FBMIN(x)        \
1091         (((x) >> S_FW_EQ_ETH_CMD_FBMIN) & M_FW_EQ_ETH_CMD_FBMIN)
1092
1093 #define S_FW_EQ_ETH_CMD_FBMAX           20
1094 #define M_FW_EQ_ETH_CMD_FBMAX           0x7
1095 #define V_FW_EQ_ETH_CMD_FBMAX(x)        ((x) << S_FW_EQ_ETH_CMD_FBMAX)
1096 #define G_FW_EQ_ETH_CMD_FBMAX(x)        \
1097         (((x) >> S_FW_EQ_ETH_CMD_FBMAX) & M_FW_EQ_ETH_CMD_FBMAX)
1098
1099 #define S_FW_EQ_ETH_CMD_CIDXFTHRESH     16
1100 #define M_FW_EQ_ETH_CMD_CIDXFTHRESH     0x7
1101 #define V_FW_EQ_ETH_CMD_CIDXFTHRESH(x)  ((x) << S_FW_EQ_ETH_CMD_CIDXFTHRESH)
1102 #define G_FW_EQ_ETH_CMD_CIDXFTHRESH(x)  \
1103         (((x) >> S_FW_EQ_ETH_CMD_CIDXFTHRESH) & M_FW_EQ_ETH_CMD_CIDXFTHRESH)
1104
1105 #define S_FW_EQ_ETH_CMD_EQSIZE          0
1106 #define M_FW_EQ_ETH_CMD_EQSIZE          0xffff
1107 #define V_FW_EQ_ETH_CMD_EQSIZE(x)       ((x) << S_FW_EQ_ETH_CMD_EQSIZE)
1108 #define G_FW_EQ_ETH_CMD_EQSIZE(x)       \
1109         (((x) >> S_FW_EQ_ETH_CMD_EQSIZE) & M_FW_EQ_ETH_CMD_EQSIZE)
1110
1111 #define S_FW_EQ_ETH_CMD_AUTOEQUEQE      30
1112 #define M_FW_EQ_ETH_CMD_AUTOEQUEQE      0x1
1113 #define V_FW_EQ_ETH_CMD_AUTOEQUEQE(x)   ((x) << S_FW_EQ_ETH_CMD_AUTOEQUEQE)
1114 #define G_FW_EQ_ETH_CMD_AUTOEQUEQE(x)   \
1115         (((x) >> S_FW_EQ_ETH_CMD_AUTOEQUEQE) & M_FW_EQ_ETH_CMD_AUTOEQUEQE)
1116 #define F_FW_EQ_ETH_CMD_AUTOEQUEQE      V_FW_EQ_ETH_CMD_AUTOEQUEQE(1U)
1117
1118 #define S_FW_EQ_ETH_CMD_VIID    16
1119 #define M_FW_EQ_ETH_CMD_VIID    0xfff
1120 #define V_FW_EQ_ETH_CMD_VIID(x) ((x) << S_FW_EQ_ETH_CMD_VIID)
1121 #define G_FW_EQ_ETH_CMD_VIID(x) \
1122         (((x) >> S_FW_EQ_ETH_CMD_VIID) & M_FW_EQ_ETH_CMD_VIID)
1123
1124 struct fw_eq_ctrl_cmd {
1125         __be32 op_to_vfn;
1126         __be32 alloc_to_len16;
1127         __be32 cmpliqid_eqid;
1128         __be32 physeqid_pkd;
1129         __be32 fetchszm_to_iqid;
1130         __be32 dcaen_to_eqsize;
1131         __be64 eqaddr;
1132 };
1133
1134 #define S_FW_EQ_CTRL_CMD_PFN            8
1135 #define V_FW_EQ_CTRL_CMD_PFN(x)         ((x) << S_FW_EQ_CTRL_CMD_PFN)
1136
1137 #define S_FW_EQ_CTRL_CMD_VFN            0
1138 #define V_FW_EQ_CTRL_CMD_VFN(x)         ((x) << S_FW_EQ_CTRL_CMD_VFN)
1139
1140 #define S_FW_EQ_CTRL_CMD_ALLOC          31
1141 #define V_FW_EQ_CTRL_CMD_ALLOC(x)       ((x) << S_FW_EQ_CTRL_CMD_ALLOC)
1142 #define F_FW_EQ_CTRL_CMD_ALLOC          V_FW_EQ_CTRL_CMD_ALLOC(1U)
1143
1144 #define S_FW_EQ_CTRL_CMD_FREE           30
1145 #define V_FW_EQ_CTRL_CMD_FREE(x)        ((x) << S_FW_EQ_CTRL_CMD_FREE)
1146 #define F_FW_EQ_CTRL_CMD_FREE           V_FW_EQ_CTRL_CMD_FREE(1U)
1147
1148 #define S_FW_EQ_CTRL_CMD_EQSTART        28
1149 #define V_FW_EQ_CTRL_CMD_EQSTART(x)     ((x) << S_FW_EQ_CTRL_CMD_EQSTART)
1150 #define F_FW_EQ_CTRL_CMD_EQSTART        V_FW_EQ_CTRL_CMD_EQSTART(1U)
1151
1152 #define S_FW_EQ_CTRL_CMD_CMPLIQID       20
1153 #define V_FW_EQ_CTRL_CMD_CMPLIQID(x)    ((x) << S_FW_EQ_CTRL_CMD_CMPLIQID)
1154
1155 #define S_FW_EQ_CTRL_CMD_EQID           0
1156 #define M_FW_EQ_CTRL_CMD_EQID           0xfffff
1157 #define V_FW_EQ_CTRL_CMD_EQID(x)        ((x) << S_FW_EQ_CTRL_CMD_EQID)
1158 #define G_FW_EQ_CTRL_CMD_EQID(x)        \
1159         (((x) >> S_FW_EQ_CTRL_CMD_EQID) & M_FW_EQ_CTRL_CMD_EQID)
1160
1161 #define S_FW_EQ_CTRL_CMD_PHYSEQID       0
1162 #define M_FW_EQ_CTRL_CMD_PHYSEQID       0xfffff
1163 #define V_FW_EQ_CTRL_CMD_PHYSEQID(x)    ((x) << S_FW_EQ_CTRL_CMD_PHYSEQID)
1164 #define G_FW_EQ_CTRL_CMD_PHYSEQID(x)    \
1165         (((x) >> S_FW_EQ_CTRL_CMD_PHYSEQID) & M_FW_EQ_CTRL_CMD_PHYSEQID)
1166
1167 #define S_FW_EQ_CTRL_CMD_FETCHRO        22
1168 #define V_FW_EQ_CTRL_CMD_FETCHRO(x)     ((x) << S_FW_EQ_CTRL_CMD_FETCHRO)
1169 #define F_FW_EQ_CTRL_CMD_FETCHRO        V_FW_EQ_CTRL_CMD_FETCHRO(1U)
1170
1171 #define S_FW_EQ_CTRL_CMD_HOSTFCMODE     20
1172 #define M_FW_EQ_CTRL_CMD_HOSTFCMODE     0x3
1173 #define V_FW_EQ_CTRL_CMD_HOSTFCMODE(x)  ((x) << S_FW_EQ_CTRL_CMD_HOSTFCMODE)
1174
1175 #define S_FW_EQ_CTRL_CMD_PCIECHN        16
1176 #define V_FW_EQ_CTRL_CMD_PCIECHN(x)     ((x) << S_FW_EQ_CTRL_CMD_PCIECHN)
1177
1178 #define S_FW_EQ_CTRL_CMD_IQID           0
1179 #define V_FW_EQ_CTRL_CMD_IQID(x)        ((x) << S_FW_EQ_CTRL_CMD_IQID)
1180
1181 #define S_FW_EQ_CTRL_CMD_FBMIN          23
1182 #define V_FW_EQ_CTRL_CMD_FBMIN(x)       ((x) << S_FW_EQ_CTRL_CMD_FBMIN)
1183
1184 #define S_FW_EQ_CTRL_CMD_FBMAX          20
1185 #define V_FW_EQ_CTRL_CMD_FBMAX(x)       ((x) << S_FW_EQ_CTRL_CMD_FBMAX)
1186
1187 #define S_FW_EQ_CTRL_CMD_CIDXFTHRESH    16
1188 #define V_FW_EQ_CTRL_CMD_CIDXFTHRESH(x) ((x) << S_FW_EQ_CTRL_CMD_CIDXFTHRESH)
1189
1190 #define S_FW_EQ_CTRL_CMD_EQSIZE         0
1191 #define V_FW_EQ_CTRL_CMD_EQSIZE(x)      ((x) << S_FW_EQ_CTRL_CMD_EQSIZE)
1192
1193 enum fw_vi_func {
1194         FW_VI_FUNC_ETH,
1195 };
1196
1197 struct fw_vi_cmd {
1198         __be32 op_to_vfn;
1199         __be32 alloc_to_len16;
1200         __be16 type_to_viid;
1201         __u8   mac[6];
1202         __u8   portid_pkd;
1203         __u8   nmac;
1204         __u8   nmac0[6];
1205         __be16 norss_rsssize;
1206         __u8   nmac1[6];
1207         __be16 idsiiq_pkd;
1208         __u8   nmac2[6];
1209         __be16 idseiq_pkd;
1210         __u8   nmac3[6];
1211         __be64 r9;
1212         __be64 r10;
1213 };
1214
1215 #define S_FW_VI_CMD_PFN         8
1216 #define M_FW_VI_CMD_PFN         0x7
1217 #define V_FW_VI_CMD_PFN(x)      ((x) << S_FW_VI_CMD_PFN)
1218 #define G_FW_VI_CMD_PFN(x)      (((x) >> S_FW_VI_CMD_PFN) & M_FW_VI_CMD_PFN)
1219
1220 #define S_FW_VI_CMD_VFN         0
1221 #define M_FW_VI_CMD_VFN         0xff
1222 #define V_FW_VI_CMD_VFN(x)      ((x) << S_FW_VI_CMD_VFN)
1223 #define G_FW_VI_CMD_VFN(x)      (((x) >> S_FW_VI_CMD_VFN) & M_FW_VI_CMD_VFN)
1224
1225 #define S_FW_VI_CMD_ALLOC       31
1226 #define M_FW_VI_CMD_ALLOC       0x1
1227 #define V_FW_VI_CMD_ALLOC(x)    ((x) << S_FW_VI_CMD_ALLOC)
1228 #define G_FW_VI_CMD_ALLOC(x)    \
1229         (((x) >> S_FW_VI_CMD_ALLOC) & M_FW_VI_CMD_ALLOC)
1230 #define F_FW_VI_CMD_ALLOC       V_FW_VI_CMD_ALLOC(1U)
1231
1232 #define S_FW_VI_CMD_FREE        30
1233 #define M_FW_VI_CMD_FREE        0x1
1234 #define V_FW_VI_CMD_FREE(x)     ((x) << S_FW_VI_CMD_FREE)
1235 #define G_FW_VI_CMD_FREE(x)     (((x) >> S_FW_VI_CMD_FREE) & M_FW_VI_CMD_FREE)
1236 #define F_FW_VI_CMD_FREE        V_FW_VI_CMD_FREE(1U)
1237
1238 #define S_FW_VI_CMD_TYPE        15
1239 #define M_FW_VI_CMD_TYPE        0x1
1240 #define V_FW_VI_CMD_TYPE(x)     ((x) << S_FW_VI_CMD_TYPE)
1241 #define G_FW_VI_CMD_TYPE(x)     (((x) >> S_FW_VI_CMD_TYPE) & M_FW_VI_CMD_TYPE)
1242 #define F_FW_VI_CMD_TYPE        V_FW_VI_CMD_TYPE(1U)
1243
1244 #define S_FW_VI_CMD_FUNC        12
1245 #define M_FW_VI_CMD_FUNC        0x7
1246 #define V_FW_VI_CMD_FUNC(x)     ((x) << S_FW_VI_CMD_FUNC)
1247 #define G_FW_VI_CMD_FUNC(x)     (((x) >> S_FW_VI_CMD_FUNC) & M_FW_VI_CMD_FUNC)
1248
1249 #define S_FW_VI_CMD_VIID        0
1250 #define M_FW_VI_CMD_VIID        0xfff
1251 #define V_FW_VI_CMD_VIID(x)     ((x) << S_FW_VI_CMD_VIID)
1252 #define G_FW_VI_CMD_VIID(x)     (((x) >> S_FW_VI_CMD_VIID) & M_FW_VI_CMD_VIID)
1253
1254 #define S_FW_VI_CMD_PORTID      4
1255 #define M_FW_VI_CMD_PORTID      0xf
1256 #define V_FW_VI_CMD_PORTID(x)   ((x) << S_FW_VI_CMD_PORTID)
1257 #define G_FW_VI_CMD_PORTID(x)   \
1258         (((x) >> S_FW_VI_CMD_PORTID) & M_FW_VI_CMD_PORTID)
1259
1260 #define S_FW_VI_CMD_RSSSIZE     0
1261 #define M_FW_VI_CMD_RSSSIZE     0x7ff
1262 #define V_FW_VI_CMD_RSSSIZE(x)  ((x) << S_FW_VI_CMD_RSSSIZE)
1263 #define G_FW_VI_CMD_RSSSIZE(x)  \
1264         (((x) >> S_FW_VI_CMD_RSSSIZE) & M_FW_VI_CMD_RSSSIZE)
1265
1266 /* Special VI_MAC command index ids */
1267 #define FW_VI_MAC_ADD_MAC               0x3FF
1268 #define FW_VI_MAC_ADD_PERSIST_MAC       0x3FE
1269
1270 enum fw_vi_mac_smac {
1271         FW_VI_MAC_MPS_TCAM_ENTRY,
1272         FW_VI_MAC_SMT_AND_MPSTCAM
1273 };
1274
1275 struct fw_vi_mac_cmd {
1276         __be32 op_to_viid;
1277         __be32 freemacs_to_len16;
1278         union fw_vi_mac {
1279                 struct fw_vi_mac_exact {
1280                         __be16 valid_to_idx;
1281                         __u8   macaddr[6];
1282                 } exact[7];
1283                 struct fw_vi_mac_hash {
1284                         __be64 hashvec;
1285                 } hash;
1286         } u;
1287 };
1288
1289 #define S_FW_VI_MAC_CMD_VIID    0
1290 #define M_FW_VI_MAC_CMD_VIID    0xfff
1291 #define V_FW_VI_MAC_CMD_VIID(x) ((x) << S_FW_VI_MAC_CMD_VIID)
1292 #define G_FW_VI_MAC_CMD_VIID(x) \
1293         (((x) >> S_FW_VI_MAC_CMD_VIID) & M_FW_VI_MAC_CMD_VIID)
1294
1295 #define S_FW_VI_MAC_CMD_VALID           15
1296 #define M_FW_VI_MAC_CMD_VALID           0x1
1297 #define V_FW_VI_MAC_CMD_VALID(x)        ((x) << S_FW_VI_MAC_CMD_VALID)
1298 #define G_FW_VI_MAC_CMD_VALID(x)        \
1299         (((x) >> S_FW_VI_MAC_CMD_VALID) & M_FW_VI_MAC_CMD_VALID)
1300 #define F_FW_VI_MAC_CMD_VALID   V_FW_VI_MAC_CMD_VALID(1U)
1301
1302 #define S_FW_VI_MAC_CMD_SMAC_RESULT     10
1303 #define M_FW_VI_MAC_CMD_SMAC_RESULT     0x3
1304 #define V_FW_VI_MAC_CMD_SMAC_RESULT(x)  ((x) << S_FW_VI_MAC_CMD_SMAC_RESULT)
1305 #define G_FW_VI_MAC_CMD_SMAC_RESULT(x)  \
1306         (((x) >> S_FW_VI_MAC_CMD_SMAC_RESULT) & M_FW_VI_MAC_CMD_SMAC_RESULT)
1307
1308 #define S_FW_VI_MAC_CMD_IDX     0
1309 #define M_FW_VI_MAC_CMD_IDX     0x3ff
1310 #define V_FW_VI_MAC_CMD_IDX(x)  ((x) << S_FW_VI_MAC_CMD_IDX)
1311 #define G_FW_VI_MAC_CMD_IDX(x)  \
1312         (((x) >> S_FW_VI_MAC_CMD_IDX) & M_FW_VI_MAC_CMD_IDX)
1313
1314 struct fw_vi_rxmode_cmd {
1315         __be32 op_to_viid;
1316         __be32 retval_len16;
1317         __be32 mtu_to_vlanexen;
1318         __be32 r4_lo;
1319 };
1320
1321 #define S_FW_VI_RXMODE_CMD_VIID         0
1322 #define M_FW_VI_RXMODE_CMD_VIID         0xfff
1323 #define V_FW_VI_RXMODE_CMD_VIID(x)      ((x) << S_FW_VI_RXMODE_CMD_VIID)
1324 #define G_FW_VI_RXMODE_CMD_VIID(x)      \
1325         (((x) >> S_FW_VI_RXMODE_CMD_VIID) & M_FW_VI_RXMODE_CMD_VIID)
1326
1327 #define S_FW_VI_RXMODE_CMD_MTU          16
1328 #define M_FW_VI_RXMODE_CMD_MTU          0xffff
1329 #define V_FW_VI_RXMODE_CMD_MTU(x)       ((x) << S_FW_VI_RXMODE_CMD_MTU)
1330 #define G_FW_VI_RXMODE_CMD_MTU(x)       \
1331         (((x) >> S_FW_VI_RXMODE_CMD_MTU) & M_FW_VI_RXMODE_CMD_MTU)
1332
1333 #define S_FW_VI_RXMODE_CMD_PROMISCEN    14
1334 #define M_FW_VI_RXMODE_CMD_PROMISCEN    0x3
1335 #define V_FW_VI_RXMODE_CMD_PROMISCEN(x) ((x) << S_FW_VI_RXMODE_CMD_PROMISCEN)
1336 #define G_FW_VI_RXMODE_CMD_PROMISCEN(x) \
1337         (((x) >> S_FW_VI_RXMODE_CMD_PROMISCEN) & M_FW_VI_RXMODE_CMD_PROMISCEN)
1338
1339 #define S_FW_VI_RXMODE_CMD_ALLMULTIEN           12
1340 #define M_FW_VI_RXMODE_CMD_ALLMULTIEN           0x3
1341 #define V_FW_VI_RXMODE_CMD_ALLMULTIEN(x)        \
1342         ((x) << S_FW_VI_RXMODE_CMD_ALLMULTIEN)
1343 #define G_FW_VI_RXMODE_CMD_ALLMULTIEN(x)        \
1344         (((x) >> S_FW_VI_RXMODE_CMD_ALLMULTIEN) & M_FW_VI_RXMODE_CMD_ALLMULTIEN)
1345
1346 #define S_FW_VI_RXMODE_CMD_BROADCASTEN          10
1347 #define M_FW_VI_RXMODE_CMD_BROADCASTEN          0x3
1348 #define V_FW_VI_RXMODE_CMD_BROADCASTEN(x)       \
1349         ((x) << S_FW_VI_RXMODE_CMD_BROADCASTEN)
1350 #define G_FW_VI_RXMODE_CMD_BROADCASTEN(x)       \
1351         (((x) >> S_FW_VI_RXMODE_CMD_BROADCASTEN) & \
1352          M_FW_VI_RXMODE_CMD_BROADCASTEN)
1353
1354 #define S_FW_VI_RXMODE_CMD_VLANEXEN     8
1355 #define M_FW_VI_RXMODE_CMD_VLANEXEN     0x3
1356 #define V_FW_VI_RXMODE_CMD_VLANEXEN(x)  ((x) << S_FW_VI_RXMODE_CMD_VLANEXEN)
1357 #define G_FW_VI_RXMODE_CMD_VLANEXEN(x)  \
1358         (((x) >> S_FW_VI_RXMODE_CMD_VLANEXEN) & M_FW_VI_RXMODE_CMD_VLANEXEN)
1359
1360 struct fw_vi_enable_cmd {
1361         __be32 op_to_viid;
1362         __be32 ien_to_len16;
1363         __be16 blinkdur;
1364         __be16 r3;
1365         __be32 r4;
1366 };
1367
1368 #define S_FW_VI_ENABLE_CMD_VIID         0
1369 #define M_FW_VI_ENABLE_CMD_VIID         0xfff
1370 #define V_FW_VI_ENABLE_CMD_VIID(x)      ((x) << S_FW_VI_ENABLE_CMD_VIID)
1371 #define G_FW_VI_ENABLE_CMD_VIID(x)      \
1372         (((x) >> S_FW_VI_ENABLE_CMD_VIID) & M_FW_VI_ENABLE_CMD_VIID)
1373
1374 #define S_FW_VI_ENABLE_CMD_IEN          31
1375 #define M_FW_VI_ENABLE_CMD_IEN          0x1
1376 #define V_FW_VI_ENABLE_CMD_IEN(x)       ((x) << S_FW_VI_ENABLE_CMD_IEN)
1377 #define G_FW_VI_ENABLE_CMD_IEN(x)       \
1378         (((x) >> S_FW_VI_ENABLE_CMD_IEN) & M_FW_VI_ENABLE_CMD_IEN)
1379 #define F_FW_VI_ENABLE_CMD_IEN  V_FW_VI_ENABLE_CMD_IEN(1U)
1380
1381 #define S_FW_VI_ENABLE_CMD_EEN          30
1382 #define M_FW_VI_ENABLE_CMD_EEN          0x1
1383 #define V_FW_VI_ENABLE_CMD_EEN(x)       ((x) << S_FW_VI_ENABLE_CMD_EEN)
1384 #define G_FW_VI_ENABLE_CMD_EEN(x)       \
1385         (((x) >> S_FW_VI_ENABLE_CMD_EEN) & M_FW_VI_ENABLE_CMD_EEN)
1386 #define F_FW_VI_ENABLE_CMD_EEN  V_FW_VI_ENABLE_CMD_EEN(1U)
1387
1388 #define S_FW_VI_ENABLE_CMD_DCB_INFO     28
1389 #define M_FW_VI_ENABLE_CMD_DCB_INFO     0x1
1390 #define V_FW_VI_ENABLE_CMD_DCB_INFO(x)  ((x) << S_FW_VI_ENABLE_CMD_DCB_INFO)
1391 #define G_FW_VI_ENABLE_CMD_DCB_INFO(x)  \
1392         (((x) >> S_FW_VI_ENABLE_CMD_DCB_INFO) & M_FW_VI_ENABLE_CMD_DCB_INFO)
1393 #define F_FW_VI_ENABLE_CMD_DCB_INFO     V_FW_VI_ENABLE_CMD_DCB_INFO(1U)
1394
1395 /* VI VF stats offset definitions */
1396 #define VI_VF_NUM_STATS 16
1397
1398 /* VI PF stats offset definitions */
1399 #define VI_PF_NUM_STATS 17
1400 enum fw_vi_stats_pf_index {
1401         FW_VI_PF_STAT_TX_BCAST_BYTES_IX,
1402         FW_VI_PF_STAT_TX_BCAST_FRAMES_IX,
1403         FW_VI_PF_STAT_TX_MCAST_BYTES_IX,
1404         FW_VI_PF_STAT_TX_MCAST_FRAMES_IX,
1405         FW_VI_PF_STAT_TX_UCAST_BYTES_IX,
1406         FW_VI_PF_STAT_TX_UCAST_FRAMES_IX,
1407         FW_VI_PF_STAT_TX_OFLD_BYTES_IX,
1408         FW_VI_PF_STAT_TX_OFLD_FRAMES_IX,
1409         FW_VI_PF_STAT_RX_BYTES_IX,
1410         FW_VI_PF_STAT_RX_FRAMES_IX,
1411         FW_VI_PF_STAT_RX_BCAST_BYTES_IX,
1412         FW_VI_PF_STAT_RX_BCAST_FRAMES_IX,
1413         FW_VI_PF_STAT_RX_MCAST_BYTES_IX,
1414         FW_VI_PF_STAT_RX_MCAST_FRAMES_IX,
1415         FW_VI_PF_STAT_RX_UCAST_BYTES_IX,
1416         FW_VI_PF_STAT_RX_UCAST_FRAMES_IX,
1417         FW_VI_PF_STAT_RX_ERR_FRAMES_IX
1418 };
1419
1420 struct fw_vi_stats_cmd {
1421         __be32 op_to_viid;
1422         __be32 retval_len16;
1423         union fw_vi_stats {
1424                 struct fw_vi_stats_ctl {
1425                         __be16 nstats_ix;
1426                         __be16 r6;
1427                         __be32 r7;
1428                         __be64 stat0;
1429                         __be64 stat1;
1430                         __be64 stat2;
1431                         __be64 stat3;
1432                         __be64 stat4;
1433                         __be64 stat5;
1434                 } ctl;
1435                 struct fw_vi_stats_pf {
1436                         __be64 tx_bcast_bytes;
1437                         __be64 tx_bcast_frames;
1438                         __be64 tx_mcast_bytes;
1439                         __be64 tx_mcast_frames;
1440                         __be64 tx_ucast_bytes;
1441                         __be64 tx_ucast_frames;
1442                         __be64 tx_offload_bytes;
1443                         __be64 tx_offload_frames;
1444                         __be64 rx_pf_bytes;
1445                         __be64 rx_pf_frames;
1446                         __be64 rx_bcast_bytes;
1447                         __be64 rx_bcast_frames;
1448                         __be64 rx_mcast_bytes;
1449                         __be64 rx_mcast_frames;
1450                         __be64 rx_ucast_bytes;
1451                         __be64 rx_ucast_frames;
1452                         __be64 rx_err_frames;
1453                 } pf;
1454                 struct fw_vi_stats_vf {
1455                         __be64 tx_bcast_bytes;
1456                         __be64 tx_bcast_frames;
1457                         __be64 tx_mcast_bytes;
1458                         __be64 tx_mcast_frames;
1459                         __be64 tx_ucast_bytes;
1460                         __be64 tx_ucast_frames;
1461                         __be64 tx_drop_frames;
1462                         __be64 tx_offload_bytes;
1463                         __be64 tx_offload_frames;
1464                         __be64 rx_bcast_bytes;
1465                         __be64 rx_bcast_frames;
1466                         __be64 rx_mcast_bytes;
1467                         __be64 rx_mcast_frames;
1468                         __be64 rx_ucast_bytes;
1469                         __be64 rx_ucast_frames;
1470                         __be64 rx_err_frames;
1471                 } vf;
1472         } u;
1473 };
1474
1475 #define S_FW_VI_STATS_CMD_VIID          0
1476 #define V_FW_VI_STATS_CMD_VIID(x)       ((x) << S_FW_VI_STATS_CMD_VIID)
1477
1478 #define S_FW_VI_STATS_CMD_NSTATS        12
1479 #define V_FW_VI_STATS_CMD_NSTATS(x)     ((x) << S_FW_VI_STATS_CMD_NSTATS)
1480
1481 #define S_FW_VI_STATS_CMD_IX            0
1482 #define V_FW_VI_STATS_CMD_IX(x)         ((x) << S_FW_VI_STATS_CMD_IX)
1483
1484 /* old 16-bit port capabilities bitmap */
1485 enum fw_port_cap {
1486         FW_PORT_CAP_SPEED_100M          = 0x0001,
1487         FW_PORT_CAP_SPEED_1G            = 0x0002,
1488         FW_PORT_CAP_SPEED_25G           = 0x0004,
1489         FW_PORT_CAP_SPEED_10G           = 0x0008,
1490         FW_PORT_CAP_SPEED_40G           = 0x0010,
1491         FW_PORT_CAP_SPEED_100G          = 0x0020,
1492         FW_PORT_CAP_FC_RX               = 0x0040,
1493         FW_PORT_CAP_FC_TX               = 0x0080,
1494         FW_PORT_CAP_ANEG                = 0x0100,
1495         FW_PORT_CAP_MDIX                = 0x0200,
1496         FW_PORT_CAP_MDIAUTO             = 0x0400,
1497         FW_PORT_CAP_FEC_RS              = 0x0800,
1498         FW_PORT_CAP_FEC_BASER_RS        = 0x1000,
1499         FW_PORT_CAP_FEC_RESERVED        = 0x2000,
1500         FW_PORT_CAP_802_3_PAUSE         = 0x4000,
1501         FW_PORT_CAP_802_3_ASM_DIR       = 0x8000,
1502 };
1503
1504 #define S_FW_PORT_CAP_SPEED     0
1505 #define M_FW_PORT_CAP_SPEED     0x3f
1506 #define V_FW_PORT_CAP_SPEED(x)  ((x) << S_FW_PORT_CAP_SPEED)
1507 #define G_FW_PORT_CAP_SPEED(x) \
1508         (((x) >> S_FW_PORT_CAP_SPEED) & M_FW_PORT_CAP_SPEED)
1509
1510 enum fw_port_mdi {
1511         FW_PORT_CAP_MDI_AUTO,
1512 };
1513
1514 #define S_FW_PORT_CAP_MDI 9
1515 #define M_FW_PORT_CAP_MDI 3
1516 #define V_FW_PORT_CAP_MDI(x) ((x) << S_FW_PORT_CAP_MDI)
1517 #define G_FW_PORT_CAP_MDI(x) (((x) >> S_FW_PORT_CAP_MDI) & M_FW_PORT_CAP_MDI)
1518
1519 /* new 32-bit port capabilities bitmap (fw_port_cap32_t) */
1520 #define FW_PORT_CAP32_SPEED_100M        0x00000001UL
1521 #define FW_PORT_CAP32_SPEED_1G          0x00000002UL
1522 #define FW_PORT_CAP32_SPEED_10G         0x00000004UL
1523 #define FW_PORT_CAP32_SPEED_25G         0x00000008UL
1524 #define FW_PORT_CAP32_SPEED_40G         0x00000010UL
1525 #define FW_PORT_CAP32_SPEED_50G         0x00000020UL
1526 #define FW_PORT_CAP32_SPEED_100G        0x00000040UL
1527 #define FW_PORT_CAP32_FC_RX             0x00010000UL
1528 #define FW_PORT_CAP32_FC_TX             0x00020000UL
1529 #define FW_PORT_CAP32_802_3_PAUSE       0x00040000UL
1530 #define FW_PORT_CAP32_802_3_ASM_DIR     0x00080000UL
1531 #define FW_PORT_CAP32_ANEG              0x00100000UL
1532 #define FW_PORT_CAP32_MDIX              0x00200000UL
1533 #define FW_PORT_CAP32_MDIAUTO           0x00400000UL
1534 #define FW_PORT_CAP32_FEC_RS            0x00800000UL
1535 #define FW_PORT_CAP32_FEC_BASER_RS      0x01000000UL
1536
1537 #define S_FW_PORT_CAP32_SPEED           0
1538 #define M_FW_PORT_CAP32_SPEED           0xfff
1539 #define V_FW_PORT_CAP32_SPEED(x)        ((x) << S_FW_PORT_CAP32_SPEED)
1540 #define G_FW_PORT_CAP32_SPEED(x) \
1541         (((x) >> S_FW_PORT_CAP32_SPEED) & M_FW_PORT_CAP32_SPEED)
1542
1543 enum fw_port_mdi32 {
1544         FW_PORT_CAP32_MDI_AUTO,
1545 };
1546
1547 #define S_FW_PORT_CAP32_MDI 21
1548 #define M_FW_PORT_CAP32_MDI 3
1549 #define V_FW_PORT_CAP32_MDI(x) ((x) << S_FW_PORT_CAP32_MDI)
1550 #define G_FW_PORT_CAP32_MDI(x) \
1551         (((x) >> S_FW_PORT_CAP32_MDI) & M_FW_PORT_CAP32_MDI)
1552
1553 enum fw_port_action {
1554         FW_PORT_ACTION_L1_CFG           = 0x0001,
1555         FW_PORT_ACTION_GET_PORT_INFO    = 0x0003,
1556         FW_PORT_ACTION_L1_CFG32         = 0x0009,
1557         FW_PORT_ACTION_GET_PORT_INFO32  = 0x000a,
1558 };
1559
1560 struct fw_port_cmd {
1561         __be32 op_to_portid;
1562         __be32 action_to_len16;
1563         union fw_port {
1564                 struct fw_port_l1cfg {
1565                         __be32 rcap;
1566                         __be32 r;
1567                 } l1cfg;
1568                 struct fw_port_l2cfg {
1569                         __u8   ctlbf;
1570                         __u8   ovlan3_to_ivlan0;
1571                         __be16 ivlantype;
1572                         __be16 txipg_force_pinfo;
1573                         __be16 mtu;
1574                         __be16 ovlan0mask;
1575                         __be16 ovlan0type;
1576                         __be16 ovlan1mask;
1577                         __be16 ovlan1type;
1578                         __be16 ovlan2mask;
1579                         __be16 ovlan2type;
1580                         __be16 ovlan3mask;
1581                         __be16 ovlan3type;
1582                 } l2cfg;
1583                 struct fw_port_info {
1584                         __be32 lstatus_to_modtype;
1585                         __be16 pcap;
1586                         __be16 acap;
1587                         __be16 mtu;
1588                         __u8   cbllen;
1589                         __u8   auxlinfo;
1590                         __u8   dcbxdis_pkd;
1591                         __u8   r8_lo;
1592                         __be16 lpacap;
1593                         __be64 r9;
1594                 } info;
1595                 struct fw_port_diags {
1596                         __u8   diagop;
1597                         __u8   r[3];
1598                         __be32 diagval;
1599                 } diags;
1600                 union fw_port_dcb {
1601                         struct fw_port_dcb_pgid {
1602                                 __u8   type;
1603                                 __u8   apply_pkd;
1604                                 __u8   r10_lo[2];
1605                                 __be32 pgid;
1606                                 __be64 r11;
1607                         } pgid;
1608                         struct fw_port_dcb_pgrate {
1609                                 __u8   type;
1610                                 __u8   apply_pkd;
1611                                 __u8   r10_lo[5];
1612                                 __u8   num_tcs_supported;
1613                                 __u8   pgrate[8];
1614                                 __u8   tsa[8];
1615                         } pgrate;
1616                         struct fw_port_dcb_priorate {
1617                                 __u8   type;
1618                                 __u8   apply_pkd;
1619                                 __u8   r10_lo[6];
1620                                 __u8   strict_priorate[8];
1621                         } priorate;
1622                         struct fw_port_dcb_pfc {
1623                                 __u8   type;
1624                                 __u8   pfcen;
1625                                 __u8   r10[5];
1626                                 __u8   max_pfc_tcs;
1627                                 __be64 r11;
1628                         } pfc;
1629                         struct fw_port_app_priority {
1630                                 __u8   type;
1631                                 __u8   r10[2];
1632                                 __u8   idx;
1633                                 __u8   user_prio_map;
1634                                 __u8   sel_field;
1635                                 __be16 protocolid;
1636                                 __be64 r12;
1637                         } app_priority;
1638                         struct fw_port_dcb_control {
1639                                 __u8   type;
1640                                 __u8   all_syncd_pkd;
1641                                 __be16 dcb_version_to_app_state;
1642                                 __be32 r11;
1643                                 __be64 r12;
1644                         } control;
1645                 } dcb;
1646                 struct fw_port_l1cfg32 {
1647                         __be32 rcap32;
1648                         __be32 r;
1649                 } l1cfg32;
1650                 struct fw_port_info32 {
1651                         __be32 lstatus32_to_cbllen32;
1652                         __be32 auxlinfo32_mtu32;
1653                         __be32 linkattr32;
1654                         __be32 pcaps32;
1655                         __be32 acaps32;
1656                         __be32 lpacaps32;
1657                 } info32;
1658         } u;
1659 };
1660
1661 #define S_FW_PORT_CMD_PORTID    0
1662 #define M_FW_PORT_CMD_PORTID    0xf
1663 #define V_FW_PORT_CMD_PORTID(x) ((x) << S_FW_PORT_CMD_PORTID)
1664 #define G_FW_PORT_CMD_PORTID(x) \
1665         (((x) >> S_FW_PORT_CMD_PORTID) & M_FW_PORT_CMD_PORTID)
1666
1667 #define S_FW_PORT_CMD_ACTION    16
1668 #define M_FW_PORT_CMD_ACTION    0xffff
1669 #define V_FW_PORT_CMD_ACTION(x) ((x) << S_FW_PORT_CMD_ACTION)
1670 #define G_FW_PORT_CMD_ACTION(x) \
1671         (((x) >> S_FW_PORT_CMD_ACTION) & M_FW_PORT_CMD_ACTION)
1672
1673 #define S_FW_PORT_CMD_LSTATUS           31
1674 #define M_FW_PORT_CMD_LSTATUS           0x1
1675 #define V_FW_PORT_CMD_LSTATUS(x)        ((x) << S_FW_PORT_CMD_LSTATUS)
1676 #define G_FW_PORT_CMD_LSTATUS(x)        \
1677         (((x) >> S_FW_PORT_CMD_LSTATUS) & M_FW_PORT_CMD_LSTATUS)
1678 #define F_FW_PORT_CMD_LSTATUS   V_FW_PORT_CMD_LSTATUS(1U)
1679
1680 #define S_FW_PORT_CMD_LSPEED    24
1681 #define M_FW_PORT_CMD_LSPEED    0x3f
1682 #define V_FW_PORT_CMD_LSPEED(x) ((x) << S_FW_PORT_CMD_LSPEED)
1683 #define G_FW_PORT_CMD_LSPEED(x) \
1684         (((x) >> S_FW_PORT_CMD_LSPEED) & M_FW_PORT_CMD_LSPEED)
1685
1686 #define S_FW_PORT_CMD_TXPAUSE           23
1687 #define M_FW_PORT_CMD_TXPAUSE           0x1
1688 #define V_FW_PORT_CMD_TXPAUSE(x)        ((x) << S_FW_PORT_CMD_TXPAUSE)
1689 #define G_FW_PORT_CMD_TXPAUSE(x)        \
1690         (((x) >> S_FW_PORT_CMD_TXPAUSE) & M_FW_PORT_CMD_TXPAUSE)
1691 #define F_FW_PORT_CMD_TXPAUSE   V_FW_PORT_CMD_TXPAUSE(1U)
1692
1693 #define S_FW_PORT_CMD_RXPAUSE           22
1694 #define M_FW_PORT_CMD_RXPAUSE           0x1
1695 #define V_FW_PORT_CMD_RXPAUSE(x)        ((x) << S_FW_PORT_CMD_RXPAUSE)
1696 #define G_FW_PORT_CMD_RXPAUSE(x)        \
1697         (((x) >> S_FW_PORT_CMD_RXPAUSE) & M_FW_PORT_CMD_RXPAUSE)
1698 #define F_FW_PORT_CMD_RXPAUSE   V_FW_PORT_CMD_RXPAUSE(1U)
1699
1700 #define S_FW_PORT_CMD_MDIOCAP           21
1701 #define M_FW_PORT_CMD_MDIOCAP           0x1
1702 #define V_FW_PORT_CMD_MDIOCAP(x)        ((x) << S_FW_PORT_CMD_MDIOCAP)
1703 #define G_FW_PORT_CMD_MDIOCAP(x)        \
1704         (((x) >> S_FW_PORT_CMD_MDIOCAP) & M_FW_PORT_CMD_MDIOCAP)
1705 #define F_FW_PORT_CMD_MDIOCAP   V_FW_PORT_CMD_MDIOCAP(1U)
1706
1707 #define S_FW_PORT_CMD_MDIOADDR          16
1708 #define M_FW_PORT_CMD_MDIOADDR          0x1f
1709 #define V_FW_PORT_CMD_MDIOADDR(x)       ((x) << S_FW_PORT_CMD_MDIOADDR)
1710 #define G_FW_PORT_CMD_MDIOADDR(x)       \
1711         (((x) >> S_FW_PORT_CMD_MDIOADDR) & M_FW_PORT_CMD_MDIOADDR)
1712
1713 #define S_FW_PORT_CMD_PTYPE     8
1714 #define M_FW_PORT_CMD_PTYPE     0x1f
1715 #define V_FW_PORT_CMD_PTYPE(x)  ((x) << S_FW_PORT_CMD_PTYPE)
1716 #define G_FW_PORT_CMD_PTYPE(x)  \
1717         (((x) >> S_FW_PORT_CMD_PTYPE) & M_FW_PORT_CMD_PTYPE)
1718
1719 #define S_FW_PORT_CMD_LINKDNRC          5
1720 #define M_FW_PORT_CMD_LINKDNRC          0x7
1721 #define V_FW_PORT_CMD_LINKDNRC(x)       ((x) << S_FW_PORT_CMD_LINKDNRC)
1722 #define G_FW_PORT_CMD_LINKDNRC(x)       \
1723         (((x) >> S_FW_PORT_CMD_LINKDNRC) & M_FW_PORT_CMD_LINKDNRC)
1724
1725 #define S_FW_PORT_CMD_MODTYPE           0
1726 #define M_FW_PORT_CMD_MODTYPE           0x1f
1727 #define V_FW_PORT_CMD_MODTYPE(x)        ((x) << S_FW_PORT_CMD_MODTYPE)
1728 #define G_FW_PORT_CMD_MODTYPE(x)        \
1729         (((x) >> S_FW_PORT_CMD_MODTYPE) & M_FW_PORT_CMD_MODTYPE)
1730
1731 #define S_FW_PORT_CMD_LSTATUS32                31
1732 #define M_FW_PORT_CMD_LSTATUS32                0x1
1733 #define V_FW_PORT_CMD_LSTATUS32(x)     ((x) << S_FW_PORT_CMD_LSTATUS32)
1734 #define F_FW_PORT_CMD_LSTATUS32        V_FW_PORT_CMD_LSTATUS32(1U)
1735
1736 #define S_FW_PORT_CMD_LINKDNRC32       28
1737 #define M_FW_PORT_CMD_LINKDNRC32       0x7
1738 #define G_FW_PORT_CMD_LINKDNRC32(x)    \
1739         (((x) >> S_FW_PORT_CMD_LINKDNRC32) & M_FW_PORT_CMD_LINKDNRC32)
1740
1741 #define S_FW_PORT_CMD_MDIOCAP32                26
1742 #define M_FW_PORT_CMD_MDIOCAP32                0x1
1743 #define V_FW_PORT_CMD_MDIOCAP32(x)     ((x) << S_FW_PORT_CMD_MDIOCAP32)
1744 #define F_FW_PORT_CMD_MDIOCAP32        V_FW_PORT_CMD_MDIOCAP32(1U)
1745
1746 #define S_FW_PORT_CMD_MDIOADDR32       21
1747 #define M_FW_PORT_CMD_MDIOADDR32       0x1f
1748 #define G_FW_PORT_CMD_MDIOADDR32(x)    \
1749         (((x) >> S_FW_PORT_CMD_MDIOADDR32) & M_FW_PORT_CMD_MDIOADDR32)
1750
1751 #define S_FW_PORT_CMD_PORTTYPE32        13
1752 #define M_FW_PORT_CMD_PORTTYPE32        0xff
1753 #define G_FW_PORT_CMD_PORTTYPE32(x)     \
1754         (((x) >> S_FW_PORT_CMD_PORTTYPE32) & M_FW_PORT_CMD_PORTTYPE32)
1755
1756 #define S_FW_PORT_CMD_MODTYPE32                8
1757 #define M_FW_PORT_CMD_MODTYPE32                0x1f
1758 #define G_FW_PORT_CMD_MODTYPE32(x)     \
1759         (((x) >> S_FW_PORT_CMD_MODTYPE32) & M_FW_PORT_CMD_MODTYPE32)
1760
1761 /*
1762  * These are configured into the VPD and hence tools that generate
1763  * VPD may use this enumeration.
1764  * extPHY #lanes T4_I2C extI2C BP_Eq BP_ANEG Speed
1765  *
1766  * REMEMBER:
1767  * Update the Common Code t4_hw.c:t4_get_port_type_description()
1768  * with any new Firmware Port Technology Types!
1769  */
1770 enum fw_port_type {
1771         FW_PORT_TYPE_FIBER_XFI  =  0, /* Y, 1, N, Y, N, N, 10G */
1772         FW_PORT_TYPE_FIBER_XAUI =  1, /* Y, 4, N, Y, N, N, 10G */
1773         FW_PORT_TYPE_BT_SGMII   =  2, /* Y, 1, No, No, No, No, 1G/100M */
1774         FW_PORT_TYPE_BT_XFI     =  3, /* Y, 1, No, No, No, No, 10G */
1775         FW_PORT_TYPE_BT_XAUI    =  4, /* Y, 4, No, No, No, No, 10G/1G/100M? */
1776         FW_PORT_TYPE_KX4        =  5, /* No, 4, No, No, Yes, Yes, 10G */
1777         FW_PORT_TYPE_CX4        =  6, /* No, 4, No, No, No, No, 10G */
1778         FW_PORT_TYPE_KX         =  7, /* No, 1, No, No, Yes, No, 1G */
1779         FW_PORT_TYPE_KR         =  8, /* No, 1, No, No, Yes, Yes, 10G */
1780         FW_PORT_TYPE_SFP        =  9, /* No, 1, Yes, No, No, No, 10G */
1781         FW_PORT_TYPE_BP_AP      = 10,
1782         /* No, 1, No, No, Yes, Yes, 10G, BP ANGE */
1783         FW_PORT_TYPE_BP4_AP     = 11,
1784         /* No, 4, No, No, Yes, Yes, 10G, BP ANGE */
1785         FW_PORT_TYPE_QSFP_10G   = 12, /* No, 1, Yes, No, No, No, 10G */
1786         FW_PORT_TYPE_QSA        = 13, /* No, 1, Yes, No, No, No, 10G */
1787         FW_PORT_TYPE_QSFP       = 14, /* No, 4, Yes, No, No, No, 40G */
1788         FW_PORT_TYPE_BP40_BA    = 15,
1789         /* No, 4, No, No, Yes, Yes, 40G/10G/1G, BP ANGE */
1790         FW_PORT_TYPE_KR4_100G   = 16, /* No, 4, 100G/40G/25G, Backplane */
1791         FW_PORT_TYPE_CR4_QSFP   = 17, /* No, 4, 100G/40G/25G */
1792         FW_PORT_TYPE_CR_QSFP    = 18, /* No, 1, 25G Spider cable */
1793         FW_PORT_TYPE_CR2_QSFP   = 19, /* No, 2, 50G */
1794         FW_PORT_TYPE_SFP28      = 20, /* No, 1, 25G/10G/1G */
1795         FW_PORT_TYPE_KR_SFP28   = 21, /* No, 1, 25G/10G/1G using Backplane */
1796         FW_PORT_TYPE_NONE = M_FW_PORT_CMD_PTYPE
1797 };
1798
1799 /* These are read from module's EEPROM and determined once the
1800  * module is inserted.
1801  */
1802 enum fw_port_module_type {
1803         FW_PORT_MOD_TYPE_NA             = 0x0,
1804         FW_PORT_MOD_TYPE_LR             = 0x1,
1805         FW_PORT_MOD_TYPE_SR             = 0x2,
1806         FW_PORT_MOD_TYPE_ER             = 0x3,
1807         FW_PORT_MOD_TYPE_TWINAX_PASSIVE = 0x4,
1808         FW_PORT_MOD_TYPE_TWINAX_ACTIVE  = 0x5,
1809         FW_PORT_MOD_TYPE_LRM            = 0x6,
1810         FW_PORT_MOD_TYPE_ERROR          = M_FW_PORT_CMD_MODTYPE - 3,
1811         FW_PORT_MOD_TYPE_UNKNOWN        = M_FW_PORT_CMD_MODTYPE - 2,
1812         FW_PORT_MOD_TYPE_NOTSUPPORTED   = M_FW_PORT_CMD_MODTYPE - 1,
1813         FW_PORT_MOD_TYPE_NONE           = M_FW_PORT_CMD_MODTYPE
1814 };
1815
1816 /* used by FW and tools may use this to generate VPD */
1817 enum fw_port_mod_sub_type {
1818         FW_PORT_MOD_SUB_TYPE_NA,
1819         FW_PORT_MOD_SUB_TYPE_MV88E114X  = 0x1,
1820         FW_PORT_MOD_SUB_TYPE_TN8022     = 0x2,
1821         FW_PORT_MOD_SUB_TYPE_AQ1202     = 0x3,
1822         FW_PORT_MOD_SUB_TYPE_88x3120    = 0x4,
1823         FW_PORT_MOD_SUB_TYPE_BCM84834   = 0x5,
1824         FW_PORT_MOD_SUB_TYPE_BCM5482    = 0x6,
1825         FW_PORT_MOD_SUB_TYPE_BCM84856   = 0x7,
1826         FW_PORT_MOD_SUB_TYPE_BT_VSC8634 = 0x8,
1827
1828         /*
1829          * The following will never been in the VPD.  They are TWINAX cable
1830          * lengths decoded from SFP+ module i2c PROMs.  These should almost
1831          * certainly go somewhere else ...
1832          */
1833         FW_PORT_MOD_SUB_TYPE_TWINAX_1   = 0x9,
1834         FW_PORT_MOD_SUB_TYPE_TWINAX_3   = 0xA,
1835         FW_PORT_MOD_SUB_TYPE_TWINAX_5   = 0xB,
1836         FW_PORT_MOD_SUB_TYPE_TWINAX_7   = 0xC,
1837 };
1838
1839 /* link down reason codes (3b) */
1840 enum fw_port_link_dn_rc {
1841         FW_PORT_LINK_DN_RC_NONE,
1842         FW_PORT_LINK_DN_RC_REMFLT,      /* Remote fault detected */
1843         FW_PORT_LINK_DN_ANEG_F,         /* Auto-negotiation fault */
1844         FW_PORT_LINK_DN_RESERVED3,
1845         FW_PORT_LINK_DN_OVERHEAT,       /* Port overheated */
1846         FW_PORT_LINK_DN_UNKNOWN,        /* Unable to determine reason */
1847         FW_PORT_LINK_DN_RX_LOS,         /* No RX signal detected */
1848         FW_PORT_LINK_DN_RESERVED7
1849 };
1850
1851 /* port stats */
1852 #define FW_NUM_PORT_STATS 50
1853 #define FW_NUM_PORT_TX_STATS 23
1854 #define FW_NUM_PORT_RX_STATS 27
1855
1856 enum fw_port_stats_tx_index {
1857         FW_STAT_TX_PORT_BYTES_IX,
1858         FW_STAT_TX_PORT_FRAMES_IX,
1859         FW_STAT_TX_PORT_BCAST_IX,
1860         FW_STAT_TX_PORT_MCAST_IX,
1861         FW_STAT_TX_PORT_UCAST_IX,
1862         FW_STAT_TX_PORT_ERROR_IX,
1863         FW_STAT_TX_PORT_64B_IX,
1864         FW_STAT_TX_PORT_65B_127B_IX,
1865         FW_STAT_TX_PORT_128B_255B_IX,
1866         FW_STAT_TX_PORT_256B_511B_IX,
1867         FW_STAT_TX_PORT_512B_1023B_IX,
1868         FW_STAT_TX_PORT_1024B_1518B_IX,
1869         FW_STAT_TX_PORT_1519B_MAX_IX,
1870         FW_STAT_TX_PORT_DROP_IX,
1871         FW_STAT_TX_PORT_PAUSE_IX,
1872         FW_STAT_TX_PORT_PPP0_IX,
1873         FW_STAT_TX_PORT_PPP1_IX,
1874         FW_STAT_TX_PORT_PPP2_IX,
1875         FW_STAT_TX_PORT_PPP3_IX,
1876         FW_STAT_TX_PORT_PPP4_IX,
1877         FW_STAT_TX_PORT_PPP5_IX,
1878         FW_STAT_TX_PORT_PPP6_IX,
1879         FW_STAT_TX_PORT_PPP7_IX
1880 };
1881
1882 enum fw_port_stat_rx_index {
1883         FW_STAT_RX_PORT_BYTES_IX,
1884         FW_STAT_RX_PORT_FRAMES_IX,
1885         FW_STAT_RX_PORT_BCAST_IX,
1886         FW_STAT_RX_PORT_MCAST_IX,
1887         FW_STAT_RX_PORT_UCAST_IX,
1888         FW_STAT_RX_PORT_MTU_ERROR_IX,
1889         FW_STAT_RX_PORT_MTU_CRC_ERROR_IX,
1890         FW_STAT_RX_PORT_CRC_ERROR_IX,
1891         FW_STAT_RX_PORT_LEN_ERROR_IX,
1892         FW_STAT_RX_PORT_SYM_ERROR_IX,
1893         FW_STAT_RX_PORT_64B_IX,
1894         FW_STAT_RX_PORT_65B_127B_IX,
1895         FW_STAT_RX_PORT_128B_255B_IX,
1896         FW_STAT_RX_PORT_256B_511B_IX,
1897         FW_STAT_RX_PORT_512B_1023B_IX,
1898         FW_STAT_RX_PORT_1024B_1518B_IX,
1899         FW_STAT_RX_PORT_1519B_MAX_IX,
1900         FW_STAT_RX_PORT_PAUSE_IX,
1901         FW_STAT_RX_PORT_PPP0_IX,
1902         FW_STAT_RX_PORT_PPP1_IX,
1903         FW_STAT_RX_PORT_PPP2_IX,
1904         FW_STAT_RX_PORT_PPP3_IX,
1905         FW_STAT_RX_PORT_PPP4_IX,
1906         FW_STAT_RX_PORT_PPP5_IX,
1907         FW_STAT_RX_PORT_PPP6_IX,
1908         FW_STAT_RX_PORT_PPP7_IX,
1909         FW_STAT_RX_PORT_LESS_64B_IX
1910 };
1911
1912 struct fw_port_stats_cmd {
1913         __be32 op_to_portid;
1914         __be32 retval_len16;
1915         union fw_port_stats {
1916                 struct fw_port_stats_ctl {
1917                         __u8   nstats_bg_bm;
1918                         __u8   tx_ix;
1919                         __be16 r6;
1920                         __be32 r7;
1921                         __be64 stat0;
1922                         __be64 stat1;
1923                         __be64 stat2;
1924                         __be64 stat3;
1925                         __be64 stat4;
1926                         __be64 stat5;
1927                 } ctl;
1928                 struct fw_port_stats_all {
1929                         __be64 tx_bytes;
1930                         __be64 tx_frames;
1931                         __be64 tx_bcast;
1932                         __be64 tx_mcast;
1933                         __be64 tx_ucast;
1934                         __be64 tx_error;
1935                         __be64 tx_64b;
1936                         __be64 tx_65b_127b;
1937                         __be64 tx_128b_255b;
1938                         __be64 tx_256b_511b;
1939                         __be64 tx_512b_1023b;
1940                         __be64 tx_1024b_1518b;
1941                         __be64 tx_1519b_max;
1942                         __be64 tx_drop;
1943                         __be64 tx_pause;
1944                         __be64 tx_ppp0;
1945                         __be64 tx_ppp1;
1946                         __be64 tx_ppp2;
1947                         __be64 tx_ppp3;
1948                         __be64 tx_ppp4;
1949                         __be64 tx_ppp5;
1950                         __be64 tx_ppp6;
1951                         __be64 tx_ppp7;
1952                         __be64 rx_bytes;
1953                         __be64 rx_frames;
1954                         __be64 rx_bcast;
1955                         __be64 rx_mcast;
1956                         __be64 rx_ucast;
1957                         __be64 rx_mtu_error;
1958                         __be64 rx_mtu_crc_error;
1959                         __be64 rx_crc_error;
1960                         __be64 rx_len_error;
1961                         __be64 rx_sym_error;
1962                         __be64 rx_64b;
1963                         __be64 rx_65b_127b;
1964                         __be64 rx_128b_255b;
1965                         __be64 rx_256b_511b;
1966                         __be64 rx_512b_1023b;
1967                         __be64 rx_1024b_1518b;
1968                         __be64 rx_1519b_max;
1969                         __be64 rx_pause;
1970                         __be64 rx_ppp0;
1971                         __be64 rx_ppp1;
1972                         __be64 rx_ppp2;
1973                         __be64 rx_ppp3;
1974                         __be64 rx_ppp4;
1975                         __be64 rx_ppp5;
1976                         __be64 rx_ppp6;
1977                         __be64 rx_ppp7;
1978                         __be64 rx_less_64b;
1979                         __be64 rx_bg_drop;
1980                         __be64 rx_bg_trunc;
1981                 } all;
1982         } u;
1983 };
1984
1985 struct fw_rss_ind_tbl_cmd {
1986         __be32 op_to_viid;
1987         __be32 retval_len16;
1988         __be16 niqid;
1989         __be16 startidx;
1990         __be32 r3;
1991         __be32 iq0_to_iq2;
1992         __be32 iq3_to_iq5;
1993         __be32 iq6_to_iq8;
1994         __be32 iq9_to_iq11;
1995         __be32 iq12_to_iq14;
1996         __be32 iq15_to_iq17;
1997         __be32 iq18_to_iq20;
1998         __be32 iq21_to_iq23;
1999         __be32 iq24_to_iq26;
2000         __be32 iq27_to_iq29;
2001         __be32 iq30_iq31;
2002         __be32 r15_lo;
2003 };
2004
2005 #define S_FW_RSS_IND_TBL_CMD_VIID       0
2006 #define M_FW_RSS_IND_TBL_CMD_VIID       0xfff
2007 #define V_FW_RSS_IND_TBL_CMD_VIID(x)    ((x) << S_FW_RSS_IND_TBL_CMD_VIID)
2008 #define G_FW_RSS_IND_TBL_CMD_VIID(x)    \
2009         (((x) >> S_FW_RSS_IND_TBL_CMD_VIID) & M_FW_RSS_IND_TBL_CMD_VIID)
2010
2011 #define S_FW_RSS_IND_TBL_CMD_IQ0        20
2012 #define M_FW_RSS_IND_TBL_CMD_IQ0        0x3ff
2013 #define V_FW_RSS_IND_TBL_CMD_IQ0(x)     ((x) << S_FW_RSS_IND_TBL_CMD_IQ0)
2014 #define G_FW_RSS_IND_TBL_CMD_IQ0(x)     \
2015         (((x) >> S_FW_RSS_IND_TBL_CMD_IQ0) & M_FW_RSS_IND_TBL_CMD_IQ0)
2016
2017 #define S_FW_RSS_IND_TBL_CMD_IQ1        10
2018 #define M_FW_RSS_IND_TBL_CMD_IQ1        0x3ff
2019 #define V_FW_RSS_IND_TBL_CMD_IQ1(x)     ((x) << S_FW_RSS_IND_TBL_CMD_IQ1)
2020 #define G_FW_RSS_IND_TBL_CMD_IQ1(x)     \
2021         (((x) >> S_FW_RSS_IND_TBL_CMD_IQ1) & M_FW_RSS_IND_TBL_CMD_IQ1)
2022
2023 #define S_FW_RSS_IND_TBL_CMD_IQ2        0
2024 #define M_FW_RSS_IND_TBL_CMD_IQ2        0x3ff
2025 #define V_FW_RSS_IND_TBL_CMD_IQ2(x)     ((x) << S_FW_RSS_IND_TBL_CMD_IQ2)
2026 #define G_FW_RSS_IND_TBL_CMD_IQ2(x)     \
2027         (((x) >> S_FW_RSS_IND_TBL_CMD_IQ2) & M_FW_RSS_IND_TBL_CMD_IQ2)
2028
2029 struct fw_rss_glb_config_cmd {
2030         __be32 op_to_write;
2031         __be32 retval_len16;
2032         union fw_rss_glb_config {
2033                 struct fw_rss_glb_config_manual {
2034                         __be32 mode_pkd;
2035                         __be32 r3;
2036                         __be64 r4;
2037                         __be64 r5;
2038                 } manual;
2039                 struct fw_rss_glb_config_basicvirtual {
2040                         __be32 mode_keymode;
2041                         __be32 synmapen_to_hashtoeplitz;
2042                         __be64 r8;
2043                         __be64 r9;
2044                 } basicvirtual;
2045         } u;
2046 };
2047
2048 #define S_FW_RSS_GLB_CONFIG_CMD_MODE    28
2049 #define M_FW_RSS_GLB_CONFIG_CMD_MODE    0xf
2050 #define G_FW_RSS_GLB_CONFIG_CMD_MODE(x) \
2051         (((x) >> S_FW_RSS_GLB_CONFIG_CMD_MODE) & M_FW_RSS_GLB_CONFIG_CMD_MODE)
2052
2053 #define FW_RSS_GLB_CONFIG_CMD_MODE_BASICVIRTUAL 1
2054
2055 #define S_FW_RSS_GLB_CONFIG_CMD_SYNMAPEN 8
2056 #define V_FW_RSS_GLB_CONFIG_CMD_SYNMAPEN(x) \
2057         ((x) << S_FW_RSS_GLB_CONFIG_CMD_SYNMAPEN)
2058 #define F_FW_RSS_GLB_CONFIG_CMD_SYNMAPEN V_FW_RSS_GLB_CONFIG_CMD_SYNMAPEN(1U)
2059
2060 #define S_FW_RSS_GLB_CONFIG_CMD_SYN4TUPENIPV6 7
2061 #define V_FW_RSS_GLB_CONFIG_CMD_SYN4TUPENIPV6(x) \
2062         ((x) << S_FW_RSS_GLB_CONFIG_CMD_SYN4TUPENIPV6)
2063 #define F_FW_RSS_GLB_CONFIG_CMD_SYN4TUPENIPV6 \
2064         V_FW_RSS_GLB_CONFIG_CMD_SYN4TUPENIPV6(1U)
2065
2066 #define S_FW_RSS_GLB_CONFIG_CMD_SYN2TUPENIPV6 6
2067 #define V_FW_RSS_GLB_CONFIG_CMD_SYN2TUPENIPV6(x) \
2068         ((x) << S_FW_RSS_GLB_CONFIG_CMD_SYN2TUPENIPV6)
2069 #define F_FW_RSS_GLB_CONFIG_CMD_SYN2TUPENIPV6 \
2070         V_FW_RSS_GLB_CONFIG_CMD_SYN2TUPENIPV6(1U)
2071
2072 #define S_FW_RSS_GLB_CONFIG_CMD_SYN4TUPENIPV4 5
2073 #define V_FW_RSS_GLB_CONFIG_CMD_SYN4TUPENIPV4(x) \
2074         ((x) << S_FW_RSS_GLB_CONFIG_CMD_SYN4TUPENIPV4)
2075 #define F_FW_RSS_GLB_CONFIG_CMD_SYN4TUPENIPV4 \
2076         V_FW_RSS_GLB_CONFIG_CMD_SYN4TUPENIPV4(1U)
2077
2078 #define S_FW_RSS_GLB_CONFIG_CMD_SYN2TUPENIPV4 4
2079 #define V_FW_RSS_GLB_CONFIG_CMD_SYN2TUPENIPV4(x) \
2080         ((x) << S_FW_RSS_GLB_CONFIG_CMD_SYN2TUPENIPV4)
2081 #define F_FW_RSS_GLB_CONFIG_CMD_SYN2TUPENIPV4 \
2082         V_FW_RSS_GLB_CONFIG_CMD_SYN2TUPENIPV4(1U)
2083
2084 #define S_FW_RSS_GLB_CONFIG_CMD_OFDMAPEN 3
2085 #define V_FW_RSS_GLB_CONFIG_CMD_OFDMAPEN(x) \
2086         ((x) << S_FW_RSS_GLB_CONFIG_CMD_OFDMAPEN)
2087 #define F_FW_RSS_GLB_CONFIG_CMD_OFDMAPEN V_FW_RSS_GLB_CONFIG_CMD_OFDMAPEN(1U)
2088
2089 #define S_FW_RSS_GLB_CONFIG_CMD_TNLMAPEN 2
2090 #define V_FW_RSS_GLB_CONFIG_CMD_TNLMAPEN(x) \
2091         ((x) << S_FW_RSS_GLB_CONFIG_CMD_TNLMAPEN)
2092 #define F_FW_RSS_GLB_CONFIG_CMD_TNLMAPEN V_FW_RSS_GLB_CONFIG_CMD_TNLMAPEN(1U)
2093
2094 #define S_FW_RSS_GLB_CONFIG_CMD_TNLALLLKP 1
2095 #define V_FW_RSS_GLB_CONFIG_CMD_TNLALLLKP(x) \
2096         ((x) << S_FW_RSS_GLB_CONFIG_CMD_TNLALLLKP)
2097 #define F_FW_RSS_GLB_CONFIG_CMD_TNLALLLKP \
2098         V_FW_RSS_GLB_CONFIG_CMD_TNLALLLKP(1U)
2099
2100 #define S_FW_RSS_GLB_CONFIG_CMD_HASHTOEPLITZ 0
2101 #define V_FW_RSS_GLB_CONFIG_CMD_HASHTOEPLITZ(x) \
2102         ((x) << S_FW_RSS_GLB_CONFIG_CMD_HASHTOEPLITZ)
2103 #define F_FW_RSS_GLB_CONFIG_CMD_HASHTOEPLITZ \
2104         V_FW_RSS_GLB_CONFIG_CMD_HASHTOEPLITZ(1U)
2105
2106 struct fw_rss_vi_config_cmd {
2107         __be32 op_to_viid;
2108         __be32 retval_len16;
2109         union fw_rss_vi_config {
2110                 struct fw_rss_vi_config_manual {
2111                         __be64 r3;
2112                         __be64 r4;
2113                         __be64 r5;
2114                 } manual;
2115                 struct fw_rss_vi_config_basicvirtual {
2116                         __be32 r6;
2117                         __be32 defaultq_to_udpen;
2118                         __be64 r9;
2119                         __be64 r10;
2120                 } basicvirtual;
2121         } u;
2122 };
2123
2124 #define S_FW_RSS_VI_CONFIG_CMD_VIID     0
2125 #define M_FW_RSS_VI_CONFIG_CMD_VIID     0xfff
2126 #define V_FW_RSS_VI_CONFIG_CMD_VIID(x)  ((x) << S_FW_RSS_VI_CONFIG_CMD_VIID)
2127 #define G_FW_RSS_VI_CONFIG_CMD_VIID(x)  \
2128         (((x) >> S_FW_RSS_VI_CONFIG_CMD_VIID) & M_FW_RSS_VI_CONFIG_CMD_VIID)
2129
2130 #define S_FW_RSS_VI_CONFIG_CMD_DEFAULTQ         16
2131 #define M_FW_RSS_VI_CONFIG_CMD_DEFAULTQ         0x3ff
2132 #define V_FW_RSS_VI_CONFIG_CMD_DEFAULTQ(x)      \
2133         ((x) << S_FW_RSS_VI_CONFIG_CMD_DEFAULTQ)
2134 #define G_FW_RSS_VI_CONFIG_CMD_DEFAULTQ(x)      \
2135         (((x) >> S_FW_RSS_VI_CONFIG_CMD_DEFAULTQ) & \
2136          M_FW_RSS_VI_CONFIG_CMD_DEFAULTQ)
2137
2138 #define S_FW_RSS_VI_CONFIG_CMD_IP6FOURTUPEN     4
2139 #define M_FW_RSS_VI_CONFIG_CMD_IP6FOURTUPEN     0x1
2140 #define V_FW_RSS_VI_CONFIG_CMD_IP6FOURTUPEN(x)  \
2141         ((x) << S_FW_RSS_VI_CONFIG_CMD_IP6FOURTUPEN)
2142 #define G_FW_RSS_VI_CONFIG_CMD_IP6FOURTUPEN(x)  \
2143         (((x) >> S_FW_RSS_VI_CONFIG_CMD_IP6FOURTUPEN) & \
2144          M_FW_RSS_VI_CONFIG_CMD_IP6FOURTUPEN)
2145 #define F_FW_RSS_VI_CONFIG_CMD_IP6FOURTUPEN     \
2146         V_FW_RSS_VI_CONFIG_CMD_IP6FOURTUPEN(1U)
2147
2148 #define S_FW_RSS_VI_CONFIG_CMD_IP6TWOTUPEN      3
2149 #define M_FW_RSS_VI_CONFIG_CMD_IP6TWOTUPEN      0x1
2150 #define V_FW_RSS_VI_CONFIG_CMD_IP6TWOTUPEN(x)   \
2151         ((x) << S_FW_RSS_VI_CONFIG_CMD_IP6TWOTUPEN)
2152 #define G_FW_RSS_VI_CONFIG_CMD_IP6TWOTUPEN(x)   \
2153         (((x) >> S_FW_RSS_VI_CONFIG_CMD_IP6TWOTUPEN) & \
2154          M_FW_RSS_VI_CONFIG_CMD_IP6TWOTUPEN)
2155 #define F_FW_RSS_VI_CONFIG_CMD_IP6TWOTUPEN      \
2156         V_FW_RSS_VI_CONFIG_CMD_IP6TWOTUPEN(1U)
2157
2158 #define S_FW_RSS_VI_CONFIG_CMD_IP4FOURTUPEN     2
2159 #define M_FW_RSS_VI_CONFIG_CMD_IP4FOURTUPEN     0x1
2160 #define V_FW_RSS_VI_CONFIG_CMD_IP4FOURTUPEN(x)  \
2161         ((x) << S_FW_RSS_VI_CONFIG_CMD_IP4FOURTUPEN)
2162 #define G_FW_RSS_VI_CONFIG_CMD_IP4FOURTUPEN(x)  \
2163         (((x) >> S_FW_RSS_VI_CONFIG_CMD_IP4FOURTUPEN) & \
2164          M_FW_RSS_VI_CONFIG_CMD_IP4FOURTUPEN)
2165 #define F_FW_RSS_VI_CONFIG_CMD_IP4FOURTUPEN     \
2166         V_FW_RSS_VI_CONFIG_CMD_IP4FOURTUPEN(1U)
2167
2168 #define S_FW_RSS_VI_CONFIG_CMD_IP4TWOTUPEN      1
2169 #define M_FW_RSS_VI_CONFIG_CMD_IP4TWOTUPEN      0x1
2170 #define V_FW_RSS_VI_CONFIG_CMD_IP4TWOTUPEN(x)   \
2171         ((x) << S_FW_RSS_VI_CONFIG_CMD_IP4TWOTUPEN)
2172 #define G_FW_RSS_VI_CONFIG_CMD_IP4TWOTUPEN(x)   \
2173         (((x) >> S_FW_RSS_VI_CONFIG_CMD_IP4TWOTUPEN) & \
2174          M_FW_RSS_VI_CONFIG_CMD_IP4TWOTUPEN)
2175 #define F_FW_RSS_VI_CONFIG_CMD_IP4TWOTUPEN      \
2176         V_FW_RSS_VI_CONFIG_CMD_IP4TWOTUPEN(1U)
2177
2178 #define S_FW_RSS_VI_CONFIG_CMD_UDPEN    0
2179 #define M_FW_RSS_VI_CONFIG_CMD_UDPEN    0x1
2180 #define V_FW_RSS_VI_CONFIG_CMD_UDPEN(x) ((x) << S_FW_RSS_VI_CONFIG_CMD_UDPEN)
2181 #define G_FW_RSS_VI_CONFIG_CMD_UDPEN(x) \
2182         (((x) >> S_FW_RSS_VI_CONFIG_CMD_UDPEN) & M_FW_RSS_VI_CONFIG_CMD_UDPEN)
2183 #define F_FW_RSS_VI_CONFIG_CMD_UDPEN    V_FW_RSS_VI_CONFIG_CMD_UDPEN(1U)
2184
2185 struct fw_clip_cmd {
2186         __be32 op_to_write;
2187         __be32 alloc_to_len16;
2188         __be64 ip_hi;
2189         __be64 ip_lo;
2190         __be32 r4[2];
2191 };
2192
2193 #define S_FW_CLIP_CMD_ALLOC             31
2194 #define V_FW_CLIP_CMD_ALLOC(x)          ((x) << S_FW_CLIP_CMD_ALLOC)
2195 #define F_FW_CLIP_CMD_ALLOC             V_FW_CLIP_CMD_ALLOC(1U)
2196
2197 #define S_FW_CLIP_CMD_FREE              30
2198 #define V_FW_CLIP_CMD_FREE(x)           ((x) << S_FW_CLIP_CMD_FREE)
2199 #define F_FW_CLIP_CMD_FREE              V_FW_CLIP_CMD_FREE(1U)
2200
2201 /******************************************************************************
2202  *   D E B U G   C O M M A N D s
2203  ******************************************************/
2204
2205 struct fw_debug_cmd {
2206         __be32 op_type;
2207         __be32 len16_pkd;
2208         union fw_debug {
2209                 struct fw_debug_assert {
2210                         __be32 fcid;
2211                         __be32 line;
2212                         __be32 x;
2213                         __be32 y;
2214                         __u8   filename_0_7[8];
2215                         __u8   filename_8_15[8];
2216                         __be64 r3;
2217                 } assert;
2218                 struct fw_debug_prt {
2219                         __be16 dprtstridx;
2220                         __be16 r3[3];
2221                         __be32 dprtstrparam0;
2222                         __be32 dprtstrparam1;
2223                         __be32 dprtstrparam2;
2224                         __be32 dprtstrparam3;
2225                 } prt;
2226         } u;
2227 };
2228
2229 #define S_FW_DEBUG_CMD_TYPE     0
2230 #define M_FW_DEBUG_CMD_TYPE     0xff
2231 #define V_FW_DEBUG_CMD_TYPE(x)  ((x) << S_FW_DEBUG_CMD_TYPE)
2232 #define G_FW_DEBUG_CMD_TYPE(x)  \
2233         (((x) >> S_FW_DEBUG_CMD_TYPE) & M_FW_DEBUG_CMD_TYPE)
2234
2235 /******************************************************************************
2236  *   P C I E   F W   R E G I S T E R
2237  **************************************/
2238
2239 /*
2240  * Register definitions for the PCIE_FW register which the firmware uses
2241  * to retain status across RESETs.  This register should be considered
2242  * as a READ-ONLY register for Host Software and only to be used to
2243  * track firmware initialization/error state, etc.
2244  */
2245 #define S_PCIE_FW_ERR           31
2246 #define M_PCIE_FW_ERR           0x1
2247 #define V_PCIE_FW_ERR(x)        ((x) << S_PCIE_FW_ERR)
2248 #define G_PCIE_FW_ERR(x)        (((x) >> S_PCIE_FW_ERR) & M_PCIE_FW_ERR)
2249 #define F_PCIE_FW_ERR           V_PCIE_FW_ERR(1U)
2250
2251 #define S_PCIE_FW_INIT          30
2252 #define M_PCIE_FW_INIT          0x1
2253 #define V_PCIE_FW_INIT(x)       ((x) << S_PCIE_FW_INIT)
2254 #define G_PCIE_FW_INIT(x)       (((x) >> S_PCIE_FW_INIT) & M_PCIE_FW_INIT)
2255 #define F_PCIE_FW_INIT          V_PCIE_FW_INIT(1U)
2256
2257 #define S_PCIE_FW_HALT          29
2258 #define M_PCIE_FW_HALT          0x1
2259 #define V_PCIE_FW_HALT(x)       ((x) << S_PCIE_FW_HALT)
2260 #define G_PCIE_FW_HALT(x)       (((x) >> S_PCIE_FW_HALT) & M_PCIE_FW_HALT)
2261 #define F_PCIE_FW_HALT          V_PCIE_FW_HALT(1U)
2262
2263 #define S_PCIE_FW_EVAL          24
2264 #define M_PCIE_FW_EVAL          0x7
2265 #define V_PCIE_FW_EVAL(x)       ((x) << S_PCIE_FW_EVAL)
2266 #define G_PCIE_FW_EVAL(x)       (((x) >> S_PCIE_FW_EVAL) & M_PCIE_FW_EVAL)
2267
2268 #define S_PCIE_FW_MASTER_VLD    15
2269 #define M_PCIE_FW_MASTER_VLD    0x1
2270 #define V_PCIE_FW_MASTER_VLD(x) ((x) << S_PCIE_FW_MASTER_VLD)
2271 #define G_PCIE_FW_MASTER_VLD(x) \
2272         (((x) >> S_PCIE_FW_MASTER_VLD) & M_PCIE_FW_MASTER_VLD)
2273 #define F_PCIE_FW_MASTER_VLD    V_PCIE_FW_MASTER_VLD(1U)
2274
2275 #define S_PCIE_FW_MASTER        12
2276 #define M_PCIE_FW_MASTER        0x7
2277 #define V_PCIE_FW_MASTER(x)     ((x) << S_PCIE_FW_MASTER)
2278 #define G_PCIE_FW_MASTER(x)     (((x) >> S_PCIE_FW_MASTER) & M_PCIE_FW_MASTER)
2279
2280 /******************************************************************************
2281  *   B I N A R Y   H E A D E R   F O R M A T
2282  **********************************************/
2283
2284 /*
2285  * firmware binary header format
2286  */
2287 struct fw_hdr {
2288         __u8    ver;
2289         __u8    chip;                   /* terminator chip family */
2290         __be16  len512;                 /* bin length in units of 512-bytes */
2291         __be32  fw_ver;                 /* firmware version */
2292         __be32  tp_microcode_ver;       /* tcp processor microcode version */
2293         __u8    intfver_nic;
2294         __u8    intfver_vnic;
2295         __u8    intfver_ofld;
2296         __u8    intfver_ri;
2297         __u8    intfver_iscsipdu;
2298         __u8    intfver_iscsi;
2299         __u8    intfver_fcoepdu;
2300         __u8    intfver_fcoe;
2301         __u32   reserved2;
2302         __u32   reserved3;
2303         __u32   magic;                  /* runtime or bootstrap fw */
2304         __be32  flags;
2305         __be32  reserved6[23];
2306 };
2307
2308 #define S_FW_HDR_FW_VER_MAJOR   24
2309 #define M_FW_HDR_FW_VER_MAJOR   0xff
2310 #define V_FW_HDR_FW_VER_MAJOR(x) \
2311         ((x) << S_FW_HDR_FW_VER_MAJOR)
2312 #define G_FW_HDR_FW_VER_MAJOR(x) \
2313         (((x) >> S_FW_HDR_FW_VER_MAJOR) & M_FW_HDR_FW_VER_MAJOR)
2314
2315 #define S_FW_HDR_FW_VER_MINOR   16
2316 #define M_FW_HDR_FW_VER_MINOR   0xff
2317 #define V_FW_HDR_FW_VER_MINOR(x) \
2318         ((x) << S_FW_HDR_FW_VER_MINOR)
2319 #define G_FW_HDR_FW_VER_MINOR(x) \
2320         (((x) >> S_FW_HDR_FW_VER_MINOR) & M_FW_HDR_FW_VER_MINOR)
2321
2322 #define S_FW_HDR_FW_VER_MICRO   8
2323 #define M_FW_HDR_FW_VER_MICRO   0xff
2324 #define V_FW_HDR_FW_VER_MICRO(x) \
2325         ((x) << S_FW_HDR_FW_VER_MICRO)
2326 #define G_FW_HDR_FW_VER_MICRO(x) \
2327         (((x) >> S_FW_HDR_FW_VER_MICRO) & M_FW_HDR_FW_VER_MICRO)
2328
2329 #define S_FW_HDR_FW_VER_BUILD   0
2330 #define M_FW_HDR_FW_VER_BUILD   0xff
2331 #define V_FW_HDR_FW_VER_BUILD(x) \
2332         ((x) << S_FW_HDR_FW_VER_BUILD)
2333 #define G_FW_HDR_FW_VER_BUILD(x) \
2334         (((x) >> S_FW_HDR_FW_VER_BUILD) & M_FW_HDR_FW_VER_BUILD)
2335
2336 #endif /* _T4FW_INTERFACE_H_ */