drivers/net/cxgbe/base/t4fw_interface.h

   1 /* SPDX-License-Identifier: BSD-3-Clause
   2  * Copyright(c) 2014-2018 Chelsio Communications.
   3  * All rights reserved.
   4  */
   5
   6 #ifndef _T4FW_INTERFACE_H_
   7 #define _T4FW_INTERFACE_H_
   8
   9 /******************************************************************************
  10  *   R E T U R N   V A L U E S
  11  ********************************/
  12
  13 enum fw_retval {
  14         FW_SUCCESS              = 0,    /* completed successfully */
  15         FW_EPERM                = 1,    /* operation not permitted */
  16         FW_ENOENT               = 2,    /* no such file or directory */
  17         FW_EIO                  = 5,    /* input/output error; hw bad */
  18         FW_ENOEXEC              = 8,    /* exec format error; inv microcode */
  19         FW_EAGAIN               = 11,   /* try again */
  20         FW_ENOMEM               = 12,   /* out of memory */
  21         FW_EFAULT               = 14,   /* bad address; fw bad */
  22         FW_EBUSY                = 16,   /* resource busy */
  23         FW_EEXIST               = 17,   /* file exists */
  24         FW_ENODEV               = 19,   /* no such device */
  25         FW_EINVAL               = 22,   /* invalid argument */
  26         FW_ENOSPC               = 28,   /* no space left on device */
  27         FW_ENOSYS               = 38,   /* functionality not implemented */
  28         FW_ENODATA              = 61,   /* no data available */
  29         FW_EPROTO               = 71,   /* protocol error */
  30         FW_EADDRINUSE           = 98,   /* address already in use */
  31         FW_EADDRNOTAVAIL        = 99,   /* cannot assigned requested address */
  32         FW_ENETDOWN             = 100,  /* network is down */
  33         FW_ENETUNREACH          = 101,  /* network is unreachable */
  34         FW_ENOBUFS              = 105,  /* no buffer space available */
  35         FW_ETIMEDOUT            = 110,  /* timeout */
  36         FW_EINPROGRESS          = 115,  /* fw internal */
  37 };
  38
  39 /******************************************************************************
  40  *   M E M O R Y   T Y P E s
  41  ******************************/
  42
  43 enum fw_memtype {
  44         FW_MEMTYPE_EDC0         = 0x0,
  45         FW_MEMTYPE_EDC1         = 0x1,
  46         FW_MEMTYPE_EXTMEM       = 0x2,
  47         FW_MEMTYPE_FLASH        = 0x4,
  48         FW_MEMTYPE_INTERNAL     = 0x5,
  49         FW_MEMTYPE_EXTMEM1      = 0x6,
  50 };
  51
  52 /******************************************************************************
  53  *   W O R K   R E Q U E S T s
  54  ********************************/
  55
  56 enum fw_wr_opcodes {
  57         FW_FILTER_WR            = 0x02,
  58         FW_ULPTX_WR             = 0x04,
  59         FW_TP_WR                = 0x05,
  60         FW_ETH_TX_PKT_WR        = 0x08,
  61         FW_ETH_TX_PKTS_WR       = 0x09,
  62         FW_ETH_TX_PKT_VM_WR     = 0x11,
  63         FW_ETH_TX_PKTS_VM_WR    = 0x12,
  64         FW_ETH_TX_PKTS2_WR      = 0x78,
  65 };
  66
  67 /*
  68  * Generic work request header flit0
  69  */
  70 struct fw_wr_hdr {
  71         __be32 hi;
  72         __be32 lo;
  73 };
  74
  75 /* work request opcode (hi)
  76  */
  77 #define S_FW_WR_OP              24
  78 #define M_FW_WR_OP              0xff
  79 #define V_FW_WR_OP(x)           ((x) << S_FW_WR_OP)
  80 #define G_FW_WR_OP(x)           (((x) >> S_FW_WR_OP) & M_FW_WR_OP)
  81
  82 /* atomic flag (hi) - firmware encapsulates CPLs in CPL_BARRIER
  83  */
  84 #define S_FW_WR_ATOMIC          23
  85 #define V_FW_WR_ATOMIC(x)       ((x) << S_FW_WR_ATOMIC)
  86
  87 /* work request immediate data length (hi)
  88  */
  89 #define S_FW_WR_IMMDLEN 0
  90 #define M_FW_WR_IMMDLEN 0xff
  91 #define V_FW_WR_IMMDLEN(x)      ((x) << S_FW_WR_IMMDLEN)
  92 #define G_FW_WR_IMMDLEN(x)      \
  93         (((x) >> S_FW_WR_IMMDLEN) & M_FW_WR_IMMDLEN)
  94
  95 /* egress queue status update to egress queue status entry (lo)
  96  */
  97 #define S_FW_WR_EQUEQ           30
  98 #define M_FW_WR_EQUEQ           0x1
  99 #define V_FW_WR_EQUEQ(x)        ((x) << S_FW_WR_EQUEQ)
 100 #define G_FW_WR_EQUEQ(x)        (((x) >> S_FW_WR_EQUEQ) & M_FW_WR_EQUEQ)
 101 #define F_FW_WR_EQUEQ           V_FW_WR_EQUEQ(1U)
 102
 103 /* flow context identifier (lo)
 104  */
 105 #define S_FW_WR_FLOWID          8
 106 #define V_FW_WR_FLOWID(x)       ((x) << S_FW_WR_FLOWID)
 107
 108 /* length in units of 16-bytes (lo)
 109  */
 110 #define S_FW_WR_LEN16           0
 111 #define M_FW_WR_LEN16           0xff
 112 #define V_FW_WR_LEN16(x)        ((x) << S_FW_WR_LEN16)
 113 #define G_FW_WR_LEN16(x)        (((x) >> S_FW_WR_LEN16) & M_FW_WR_LEN16)
 114
 115 struct fw_eth_tx_pkt_wr {
 116         __be32 op_immdlen;
 117         __be32 equiq_to_len16;
 118         __be64 r3;
 119 };
 120
 121 #define S_FW_ETH_TX_PKT_WR_IMMDLEN      0
 122 #define M_FW_ETH_TX_PKT_WR_IMMDLEN      0x1ff
 123 #define V_FW_ETH_TX_PKT_WR_IMMDLEN(x)   ((x) << S_FW_ETH_TX_PKT_WR_IMMDLEN)
 124 #define G_FW_ETH_TX_PKT_WR_IMMDLEN(x)   \
 125         (((x) >> S_FW_ETH_TX_PKT_WR_IMMDLEN) & M_FW_ETH_TX_PKT_WR_IMMDLEN)
 126
 127 struct fw_eth_tx_pkts_wr {
 128         __be32 op_pkd;
 129         __be32 equiq_to_len16;
 130         __be32 r3;
 131         __be16 plen;
 132         __u8   npkt;
 133         __u8   type;
 134 };
 135
 136 struct fw_eth_tx_pkt_vm_wr {
 137         __be32 op_immdlen;
 138         __be32 equiq_to_len16;
 139         __be32 r3[2];
 140         __u8   ethmacdst[6];
 141         __u8   ethmacsrc[6];
 142         __be16 ethtype;
 143         __be16 vlantci;
 144 };
 145
 146 struct fw_eth_tx_pkts_vm_wr {
 147         __be32 op_pkd;
 148         __be32 equiq_to_len16;
 149         __be32 r3;
 150         __be16 plen;
 151         __u8   npkt;
 152         __u8   r4;
 153         __u8   ethmacdst[6];
 154         __u8   ethmacsrc[6];
 155         __be16 ethtype;
 156         __be16 vlantci;
 157 };
 158
 159 /* filter wr reply code in cookie in CPL_SET_TCB_RPL */
 160 enum fw_filter_wr_cookie {
 161         FW_FILTER_WR_SUCCESS,
 162         FW_FILTER_WR_FLT_ADDED,
 163         FW_FILTER_WR_FLT_DELETED,
 164         FW_FILTER_WR_SMT_TBL_FULL,
 165         FW_FILTER_WR_EINVAL,
 166 };
 167
 168 struct fw_filter_wr {
 169         __be32 op_pkd;
 170         __be32 len16_pkd;
 171         __be64 r3;
 172         __be32 tid_to_iq;
 173         __be32 del_filter_to_l2tix;
 174         __be16 ethtype;
 175         __be16 ethtypem;
 176         __u8   frag_to_ovlan_vldm;
 177         __u8   smac_sel;
 178         __be16 rx_chan_rx_rpl_iq;
 179         __be32 maci_to_matchtypem;
 180         __u8   ptcl;
 181         __u8   ptclm;
 182         __u8   ttyp;
 183         __u8   ttypm;
 184         __be16 ivlan;
 185         __be16 ivlanm;
 186         __be16 ovlan;
 187         __be16 ovlanm;
 188         __u8   lip[16];
 189         __u8   lipm[16];
 190         __u8   fip[16];
 191         __u8   fipm[16];
 192         __be16 lp;
 193         __be16 lpm;
 194         __be16 fp;
 195         __be16 fpm;
 196         __be16 r7;
 197         __u8   sma[6];
 198 };
 199
 200 #define S_FW_FILTER_WR_TID      12
 201 #define V_FW_FILTER_WR_TID(x)   ((x) << S_FW_FILTER_WR_TID)
 202
 203 #define S_FW_FILTER_WR_RQTYPE           11
 204 #define V_FW_FILTER_WR_RQTYPE(x)        ((x) << S_FW_FILTER_WR_RQTYPE)
 205
 206 #define S_FW_FILTER_WR_NOREPLY          10
 207 #define V_FW_FILTER_WR_NOREPLY(x)       ((x) << S_FW_FILTER_WR_NOREPLY)
 208
 209 #define S_FW_FILTER_WR_IQ       0
 210 #define V_FW_FILTER_WR_IQ(x)    ((x) << S_FW_FILTER_WR_IQ)
 211
 212 #define S_FW_FILTER_WR_DEL_FILTER       31
 213 #define V_FW_FILTER_WR_DEL_FILTER(x)    ((x) << S_FW_FILTER_WR_DEL_FILTER)
 214 #define F_FW_FILTER_WR_DEL_FILTER       V_FW_FILTER_WR_DEL_FILTER(1U)
 215
 216 #define S_FW_FILTER_WR_RPTTID           25
 217 #define V_FW_FILTER_WR_RPTTID(x)        ((x) << S_FW_FILTER_WR_RPTTID)
 218
 219 #define S_FW_FILTER_WR_DROP     24
 220 #define V_FW_FILTER_WR_DROP(x)  ((x) << S_FW_FILTER_WR_DROP)
 221
 222 #define S_FW_FILTER_WR_DIRSTEER         23
 223 #define V_FW_FILTER_WR_DIRSTEER(x)      ((x) << S_FW_FILTER_WR_DIRSTEER)
 224
 225 #define S_FW_FILTER_WR_MASKHASH         22
 226 #define V_FW_FILTER_WR_MASKHASH(x)      ((x) << S_FW_FILTER_WR_MASKHASH)
 227
 228 #define S_FW_FILTER_WR_DIRSTEERHASH     21
 229 #define V_FW_FILTER_WR_DIRSTEERHASH(x)  ((x) << S_FW_FILTER_WR_DIRSTEERHASH)
 230
 231 #define S_FW_FILTER_WR_LPBK     20
 232 #define V_FW_FILTER_WR_LPBK(x)  ((x) << S_FW_FILTER_WR_LPBK)
 233
 234 #define S_FW_FILTER_WR_DMAC     19
 235 #define V_FW_FILTER_WR_DMAC(x)  ((x) << S_FW_FILTER_WR_DMAC)
 236
 237 #define S_FW_FILTER_WR_INSVLAN          17
 238 #define V_FW_FILTER_WR_INSVLAN(x)       ((x) << S_FW_FILTER_WR_INSVLAN)
 239
 240 #define S_FW_FILTER_WR_RMVLAN           16
 241 #define V_FW_FILTER_WR_RMVLAN(x)        ((x) << S_FW_FILTER_WR_RMVLAN)
 242
 243 #define S_FW_FILTER_WR_HITCNTS          15
 244 #define V_FW_FILTER_WR_HITCNTS(x)       ((x) << S_FW_FILTER_WR_HITCNTS)
 245
 246 #define S_FW_FILTER_WR_TXCHAN           13
 247 #define V_FW_FILTER_WR_TXCHAN(x)        ((x) << S_FW_FILTER_WR_TXCHAN)
 248
 249 #define S_FW_FILTER_WR_PRIO     12
 250 #define V_FW_FILTER_WR_PRIO(x)  ((x) << S_FW_FILTER_WR_PRIO)
 251
 252 #define S_FW_FILTER_WR_L2TIX    0
 253 #define V_FW_FILTER_WR_L2TIX(x) ((x) << S_FW_FILTER_WR_L2TIX)
 254
 255 #define S_FW_FILTER_WR_FRAG     7
 256 #define V_FW_FILTER_WR_FRAG(x)  ((x) << S_FW_FILTER_WR_FRAG)
 257
 258 #define S_FW_FILTER_WR_FRAGM    6
 259 #define V_FW_FILTER_WR_FRAGM(x) ((x) << S_FW_FILTER_WR_FRAGM)
 260
 261 #define S_FW_FILTER_WR_IVLAN_VLD        5
 262 #define V_FW_FILTER_WR_IVLAN_VLD(x)     ((x) << S_FW_FILTER_WR_IVLAN_VLD)
 263
 264 #define S_FW_FILTER_WR_OVLAN_VLD        4
 265 #define V_FW_FILTER_WR_OVLAN_VLD(x)     ((x) << S_FW_FILTER_WR_OVLAN_VLD)
 266
 267 #define S_FW_FILTER_WR_IVLAN_VLDM       3
 268 #define V_FW_FILTER_WR_IVLAN_VLDM(x)    ((x) << S_FW_FILTER_WR_IVLAN_VLDM)
 269
 270 #define S_FW_FILTER_WR_OVLAN_VLDM       2
 271 #define V_FW_FILTER_WR_OVLAN_VLDM(x)    ((x) << S_FW_FILTER_WR_OVLAN_VLDM)
 272
 273 #define S_FW_FILTER_WR_RX_CHAN          15
 274 #define V_FW_FILTER_WR_RX_CHAN(x)       ((x) << S_FW_FILTER_WR_RX_CHAN)
 275
 276 #define S_FW_FILTER_WR_RX_RPL_IQ        0
 277 #define V_FW_FILTER_WR_RX_RPL_IQ(x)     ((x) << S_FW_FILTER_WR_RX_RPL_IQ)
 278
 279 #define S_FW_FILTER_WR_MACI     23
 280 #define V_FW_FILTER_WR_MACI(x)  ((x) << S_FW_FILTER_WR_MACI)
 281
 282 #define S_FW_FILTER_WR_MACIM    14
 283 #define V_FW_FILTER_WR_MACIM(x) ((x) << S_FW_FILTER_WR_MACIM)
 284
 285 #define S_FW_FILTER_WR_FCOE     13
 286 #define V_FW_FILTER_WR_FCOE(x)  ((x) << S_FW_FILTER_WR_FCOE)
 287
 288 #define S_FW_FILTER_WR_FCOEM    12
 289 #define V_FW_FILTER_WR_FCOEM(x) ((x) << S_FW_FILTER_WR_FCOEM)
 290
 291 #define S_FW_FILTER_WR_PORT     9
 292 #define V_FW_FILTER_WR_PORT(x)  ((x) << S_FW_FILTER_WR_PORT)
 293
 294 #define S_FW_FILTER_WR_PORTM    6
 295 #define V_FW_FILTER_WR_PORTM(x) ((x) << S_FW_FILTER_WR_PORTM)
 296
 297 #define S_FW_FILTER_WR_MATCHTYPE        3
 298 #define V_FW_FILTER_WR_MATCHTYPE(x)     ((x) << S_FW_FILTER_WR_MATCHTYPE)
 299
 300 #define S_FW_FILTER_WR_MATCHTYPEM       0
 301 #define V_FW_FILTER_WR_MATCHTYPEM(x)    ((x) << S_FW_FILTER_WR_MATCHTYPEM)
 302
 303 /******************************************************************************
 304  *  C O M M A N D s
 305  *********************/
 306
 307 /*
 308  * The maximum length of time, in miliseconds, that we expect any firmware
 309  * command to take to execute and return a reply to the host.  The RESET
 310  * and INITIALIZE commands can take a fair amount of time to execute but
 311  * most execute in far less time than this maximum.  This constant is used
 312  * by host software to determine how long to wait for a firmware command
 313  * reply before declaring the firmware as dead/unreachable ...
 314  */
 315 #define FW_CMD_MAX_TIMEOUT      10000
 316
 317 /*
 318  * If a host driver does a HELLO and discovers that there's already a MASTER
 319  * selected, we may have to wait for that MASTER to finish issuing RESET,
 320  * configuration and INITIALIZE commands.  Also, there's a possibility that
 321  * our own HELLO may get lost if it happens right as the MASTER is issuign a
 322  * RESET command, so we need to be willing to make a few retries of our HELLO.
 323  */
 324 #define FW_CMD_HELLO_TIMEOUT    (3 * FW_CMD_MAX_TIMEOUT)
 325 #define FW_CMD_HELLO_RETRIES    3
 326
 327 enum fw_cmd_opcodes {
 328         FW_LDST_CMD                    = 0x01,
 329         FW_RESET_CMD                   = 0x03,
 330         FW_HELLO_CMD                   = 0x04,
 331         FW_BYE_CMD                     = 0x05,
 332         FW_INITIALIZE_CMD              = 0x06,
 333         FW_CAPS_CONFIG_CMD             = 0x07,
 334         FW_PARAMS_CMD                  = 0x08,
 335         FW_PFVF_CMD                    = 0x09,
 336         FW_IQ_CMD                      = 0x10,
 337         FW_EQ_ETH_CMD                  = 0x12,
 338         FW_EQ_CTRL_CMD                 = 0x13,
 339         FW_VI_CMD                      = 0x14,
 340         FW_VI_MAC_CMD                  = 0x15,
 341         FW_VI_RXMODE_CMD               = 0x16,
 342         FW_VI_ENABLE_CMD               = 0x17,
 343         FW_VI_STATS_CMD                = 0x1a,
 344         FW_PORT_CMD                    = 0x1b,
 345         FW_RSS_IND_TBL_CMD             = 0x20,
 346         FW_RSS_GLB_CONFIG_CMD          = 0x22,
 347         FW_RSS_VI_CONFIG_CMD           = 0x23,
 348         FW_CLIP_CMD                    = 0x28,
 349         FW_DEBUG_CMD                   = 0x81,
 350 };
 351
 352 enum fw_cmd_cap {
 353         FW_CMD_CAP_PORT         = 0x04,
 354 };
 355
 356 /*
 357  * Generic command header flit0
 358  */
 359 struct fw_cmd_hdr {
 360         __be32 hi;
 361         __be32 lo;
 362 };
 363
 364 #define S_FW_CMD_OP             24
 365 #define M_FW_CMD_OP             0xff
 366 #define V_FW_CMD_OP(x)          ((x) << S_FW_CMD_OP)
 367 #define G_FW_CMD_OP(x)          (((x) >> S_FW_CMD_OP) & M_FW_CMD_OP)
 368
 369 #define S_FW_CMD_REQUEST        23
 370 #define M_FW_CMD_REQUEST        0x1
 371 #define V_FW_CMD_REQUEST(x)     ((x) << S_FW_CMD_REQUEST)
 372 #define G_FW_CMD_REQUEST(x)     (((x) >> S_FW_CMD_REQUEST) & M_FW_CMD_REQUEST)
 373 #define F_FW_CMD_REQUEST        V_FW_CMD_REQUEST(1U)
 374
 375 #define S_FW_CMD_READ           22
 376 #define M_FW_CMD_READ           0x1
 377 #define V_FW_CMD_READ(x)        ((x) << S_FW_CMD_READ)
 378 #define G_FW_CMD_READ(x)        (((x) >> S_FW_CMD_READ) & M_FW_CMD_READ)
 379 #define F_FW_CMD_READ           V_FW_CMD_READ(1U)
 380
 381 #define S_FW_CMD_WRITE          21
 382 #define M_FW_CMD_WRITE          0x1
 383 #define V_FW_CMD_WRITE(x)       ((x) << S_FW_CMD_WRITE)
 384 #define G_FW_CMD_WRITE(x)       (((x) >> S_FW_CMD_WRITE) & M_FW_CMD_WRITE)
 385 #define F_FW_CMD_WRITE          V_FW_CMD_WRITE(1U)
 386
 387 #define S_FW_CMD_EXEC           20
 388 #define M_FW_CMD_EXEC           0x1
 389 #define V_FW_CMD_EXEC(x)        ((x) << S_FW_CMD_EXEC)
 390 #define G_FW_CMD_EXEC(x)        (((x) >> S_FW_CMD_EXEC) & M_FW_CMD_EXEC)
 391 #define F_FW_CMD_EXEC           V_FW_CMD_EXEC(1U)
 392
 393 #define S_FW_CMD_RETVAL         8
 394 #define M_FW_CMD_RETVAL         0xff
 395 #define V_FW_CMD_RETVAL(x)      ((x) << S_FW_CMD_RETVAL)
 396 #define G_FW_CMD_RETVAL(x)      (((x) >> S_FW_CMD_RETVAL) & M_FW_CMD_RETVAL)
 397
 398 #define S_FW_CMD_LEN16          0
 399 #define M_FW_CMD_LEN16          0xff
 400 #define V_FW_CMD_LEN16(x)       ((x) << S_FW_CMD_LEN16)
 401 #define G_FW_CMD_LEN16(x)       (((x) >> S_FW_CMD_LEN16) & M_FW_CMD_LEN16)
 402
 403 #define FW_LEN16(fw_struct) V_FW_CMD_LEN16(sizeof(fw_struct) / 16)
 404
 405 /* address spaces
 406  */
 407 enum fw_ldst_addrspc {
 408         FW_LDST_ADDRSPC_TP_PIO    = 0x0010,
 409 };
 410
 411 struct fw_ldst_cmd {
 412         __be32 op_to_addrspace;
 413         __be32 cycles_to_len16;
 414         union fw_ldst {
 415                 struct fw_ldst_addrval {
 416                         __be32 addr;
 417                         __be32 val;
 418                 } addrval;
 419                 struct fw_ldst_idctxt {
 420                         __be32 physid;
 421                         __be32 msg_ctxtflush;
 422                         __be32 ctxt_data7;
 423                         __be32 ctxt_data6;
 424                         __be32 ctxt_data5;
 425                         __be32 ctxt_data4;
 426                         __be32 ctxt_data3;
 427                         __be32 ctxt_data2;
 428                         __be32 ctxt_data1;
 429                         __be32 ctxt_data0;
 430                 } idctxt;
 431                 struct fw_ldst_mdio {
 432                         __be16 paddr_mmd;
 433                         __be16 raddr;
 434                         __be16 vctl;
 435                         __be16 rval;
 436                 } mdio;
 437                 struct fw_ldst_mps {
 438                         __be16 fid_ctl;
 439                         __be16 rplcpf_pkd;
 440                         __be32 rplc127_96;
 441                         __be32 rplc95_64;
 442                         __be32 rplc63_32;
 443                         __be32 rplc31_0;
 444                         __be32 atrb;
 445                         __be16 vlan[16];
 446                 } mps;
 447                 struct fw_ldst_func {
 448                         __u8   access_ctl;
 449                         __u8   mod_index;
 450                         __be16 ctl_id;
 451                         __be32 offset;
 452                         __be64 data0;
 453                         __be64 data1;
 454                 } func;
 455                 struct fw_ldst_pcie {
 456                         __u8   ctrl_to_fn;
 457                         __u8   bnum;
 458                         __u8   r;
 459                         __u8   ext_r;
 460                         __u8   select_naccess;
 461                         __u8   pcie_fn;
 462                         __be16 nset_pkd;
 463                         __be32 data[12];
 464                 } pcie;
 465                 struct fw_ldst_i2c_deprecated {
 466                         __u8   pid_pkd;
 467                         __u8   base;
 468                         __u8   boffset;
 469                         __u8   data;
 470                         __be32 r9;
 471                 } i2c_deprecated;
 472                 struct fw_ldst_i2c {
 473                         __u8   pid;
 474                         __u8   did;
 475                         __u8   boffset;
 476                         __u8   blen;
 477                         __be32 r9;
 478                         __u8   data[48];
 479                 } i2c;
 480                 struct fw_ldst_le {
 481                         __be32 index;
 482                         __be32 r9;
 483                         __u8   val[33];
 484                         __u8   r11[7];
 485                 } le;
 486         } u;
 487 };
 488
 489 #define S_FW_LDST_CMD_ADDRSPACE         0
 490 #define M_FW_LDST_CMD_ADDRSPACE         0xff
 491 #define V_FW_LDST_CMD_ADDRSPACE(x)      ((x) << S_FW_LDST_CMD_ADDRSPACE)
 492
 493 struct fw_reset_cmd {
 494         __be32 op_to_write;
 495         __be32 retval_len16;
 496         __be32 val;
 497         __be32 halt_pkd;
 498 };
 499
 500 #define S_FW_RESET_CMD_HALT     31
 501 #define M_FW_RESET_CMD_HALT     0x1
 502 #define V_FW_RESET_CMD_HALT(x)  ((x) << S_FW_RESET_CMD_HALT)
 503 #define G_FW_RESET_CMD_HALT(x)  \
 504         (((x) >> S_FW_RESET_CMD_HALT) & M_FW_RESET_CMD_HALT)
 505 #define F_FW_RESET_CMD_HALT     V_FW_RESET_CMD_HALT(1U)
 506
 507 enum {
 508         FW_HELLO_CMD_STAGE_OS           = 0,
 509 };
 510
 511 struct fw_hello_cmd {
 512         __be32 op_to_write;
 513         __be32 retval_len16;
 514         __be32 err_to_clearinit;
 515         __be32 fwrev;
 516 };
 517
 518 #define S_FW_HELLO_CMD_ERR      31
 519 #define M_FW_HELLO_CMD_ERR      0x1
 520 #define V_FW_HELLO_CMD_ERR(x)   ((x) << S_FW_HELLO_CMD_ERR)
 521 #define G_FW_HELLO_CMD_ERR(x)   \
 522         (((x) >> S_FW_HELLO_CMD_ERR) & M_FW_HELLO_CMD_ERR)
 523 #define F_FW_HELLO_CMD_ERR      V_FW_HELLO_CMD_ERR(1U)
 524
 525 #define S_FW_HELLO_CMD_INIT     30
 526 #define M_FW_HELLO_CMD_INIT     0x1
 527 #define V_FW_HELLO_CMD_INIT(x)  ((x) << S_FW_HELLO_CMD_INIT)
 528 #define G_FW_HELLO_CMD_INIT(x)  \
 529         (((x) >> S_FW_HELLO_CMD_INIT) & M_FW_HELLO_CMD_INIT)
 530 #define F_FW_HELLO_CMD_INIT     V_FW_HELLO_CMD_INIT(1U)
 531
 532 #define S_FW_HELLO_CMD_MASTERDIS        29
 533 #define M_FW_HELLO_CMD_MASTERDIS        0x1
 534 #define V_FW_HELLO_CMD_MASTERDIS(x)     ((x) << S_FW_HELLO_CMD_MASTERDIS)
 535 #define G_FW_HELLO_CMD_MASTERDIS(x)     \
 536         (((x) >> S_FW_HELLO_CMD_MASTERDIS) & M_FW_HELLO_CMD_MASTERDIS)
 537 #define F_FW_HELLO_CMD_MASTERDIS        V_FW_HELLO_CMD_MASTERDIS(1U)
 538
 539 #define S_FW_HELLO_CMD_MASTERFORCE      28
 540 #define M_FW_HELLO_CMD_MASTERFORCE      0x1
 541 #define V_FW_HELLO_CMD_MASTERFORCE(x)   ((x) << S_FW_HELLO_CMD_MASTERFORCE)
 542 #define G_FW_HELLO_CMD_MASTERFORCE(x)   \
 543         (((x) >> S_FW_HELLO_CMD_MASTERFORCE) & M_FW_HELLO_CMD_MASTERFORCE)
 544 #define F_FW_HELLO_CMD_MASTERFORCE      V_FW_HELLO_CMD_MASTERFORCE(1U)
 545
 546 #define S_FW_HELLO_CMD_MBMASTER         24
 547 #define M_FW_HELLO_CMD_MBMASTER         0xf
 548 #define V_FW_HELLO_CMD_MBMASTER(x)      ((x) << S_FW_HELLO_CMD_MBMASTER)
 549 #define G_FW_HELLO_CMD_MBMASTER(x)      \
 550         (((x) >> S_FW_HELLO_CMD_MBMASTER) & M_FW_HELLO_CMD_MBMASTER)
 551
 552 #define S_FW_HELLO_CMD_MBASYNCNOT       20
 553 #define M_FW_HELLO_CMD_MBASYNCNOT       0x7
 554 #define V_FW_HELLO_CMD_MBASYNCNOT(x)    ((x) << S_FW_HELLO_CMD_MBASYNCNOT)
 555 #define G_FW_HELLO_CMD_MBASYNCNOT(x)    \
 556         (((x) >> S_FW_HELLO_CMD_MBASYNCNOT) & M_FW_HELLO_CMD_MBASYNCNOT)
 557
 558 #define S_FW_HELLO_CMD_STAGE    17
 559 #define M_FW_HELLO_CMD_STAGE    0x7
 560 #define V_FW_HELLO_CMD_STAGE(x) ((x) << S_FW_HELLO_CMD_STAGE)
 561 #define G_FW_HELLO_CMD_STAGE(x) \
 562         (((x) >> S_FW_HELLO_CMD_STAGE) & M_FW_HELLO_CMD_STAGE)
 563
 564 #define S_FW_HELLO_CMD_CLEARINIT        16
 565 #define M_FW_HELLO_CMD_CLEARINIT        0x1
 566 #define V_FW_HELLO_CMD_CLEARINIT(x)     ((x) << S_FW_HELLO_CMD_CLEARINIT)
 567 #define G_FW_HELLO_CMD_CLEARINIT(x)     \
 568         (((x) >> S_FW_HELLO_CMD_CLEARINIT) & M_FW_HELLO_CMD_CLEARINIT)
 569 #define F_FW_HELLO_CMD_CLEARINIT        V_FW_HELLO_CMD_CLEARINIT(1U)
 570
 571 struct fw_bye_cmd {
 572         __be32 op_to_write;
 573         __be32 retval_len16;
 574         __be64 r3;
 575 };
 576
 577 struct fw_initialize_cmd {
 578         __be32 op_to_write;
 579         __be32 retval_len16;
 580         __be64 r3;
 581 };
 582
 583 enum fw_caps_config_nic {
 584         FW_CAPS_CONFIG_NIC_HASHFILTER   = 0x00000020,
 585         FW_CAPS_CONFIG_NIC_ETHOFLD      = 0x00000040,
 586 };
 587
 588 enum fw_memtype_cf {
 589         FW_MEMTYPE_CF_FLASH             = FW_MEMTYPE_FLASH,
 590 };
 591
 592 struct fw_caps_config_cmd {
 593         __be32 op_to_write;
 594         __be32 cfvalid_to_len16;
 595         __be32 r2;
 596         __be32 hwmbitmap;
 597         __be16 nbmcaps;
 598         __be16 linkcaps;
 599         __be16 switchcaps;
 600         __be16 r3;
 601         __be16 niccaps;
 602         __be16 toecaps;
 603         __be16 rdmacaps;
 604         __be16 r4;
 605         __be16 iscsicaps;
 606         __be16 fcoecaps;
 607         __be32 cfcsum;
 608         __be32 finiver;
 609         __be32 finicsum;
 610 };
 611
 612 #define S_FW_CAPS_CONFIG_CMD_CFVALID    27
 613 #define M_FW_CAPS_CONFIG_CMD_CFVALID    0x1
 614 #define V_FW_CAPS_CONFIG_CMD_CFVALID(x) ((x) << S_FW_CAPS_CONFIG_CMD_CFVALID)
 615 #define G_FW_CAPS_CONFIG_CMD_CFVALID(x) \
 616         (((x) >> S_FW_CAPS_CONFIG_CMD_CFVALID) & M_FW_CAPS_CONFIG_CMD_CFVALID)
 617 #define F_FW_CAPS_CONFIG_CMD_CFVALID    V_FW_CAPS_CONFIG_CMD_CFVALID(1U)
 618
 619 #define S_FW_CAPS_CONFIG_CMD_MEMTYPE_CF         24
 620 #define M_FW_CAPS_CONFIG_CMD_MEMTYPE_CF         0x7
 621 #define V_FW_CAPS_CONFIG_CMD_MEMTYPE_CF(x)      \
 622         ((x) << S_FW_CAPS_CONFIG_CMD_MEMTYPE_CF)
 623 #define G_FW_CAPS_CONFIG_CMD_MEMTYPE_CF(x)      \
 624         (((x) >> S_FW_CAPS_CONFIG_CMD_MEMTYPE_CF) & \
 625          M_FW_CAPS_CONFIG_CMD_MEMTYPE_CF)
 626
 627 #define S_FW_CAPS_CONFIG_CMD_MEMADDR64K_CF      16
 628 #define M_FW_CAPS_CONFIG_CMD_MEMADDR64K_CF      0xff
 629 #define V_FW_CAPS_CONFIG_CMD_MEMADDR64K_CF(x)   \
 630         ((x) << S_FW_CAPS_CONFIG_CMD_MEMADDR64K_CF)
 631 #define G_FW_CAPS_CONFIG_CMD_MEMADDR64K_CF(x)   \
 632         (((x) >> S_FW_CAPS_CONFIG_CMD_MEMADDR64K_CF) & \
 633          M_FW_CAPS_CONFIG_CMD_MEMADDR64K_CF)
 634
 635 /*
 636  * params command mnemonics
 637  */
 638 enum fw_params_mnem {
 639         FW_PARAMS_MNEM_DEV              = 1,    /* device params */
 640         FW_PARAMS_MNEM_PFVF             = 2,    /* function params */
 641         FW_PARAMS_MNEM_REG              = 3,    /* limited register access */
 642         FW_PARAMS_MNEM_DMAQ             = 4,    /* dma queue params */
 643 };
 644
 645 /*
 646  * device parameters
 647  */
 648 enum fw_params_param_dev {
 649         FW_PARAMS_PARAM_DEV_CCLK        = 0x00, /* chip core clock in khz */
 650         FW_PARAMS_PARAM_DEV_PORTVEC     = 0x01, /* the port vector */
 651         FW_PARAMS_PARAM_DEV_NTID        = 0x02, /* reads the number of TIDs
 652                                                  * allocated by the device's
 653                                                  * Lookup Engine
 654                                                  */
 655         FW_PARAMS_PARAM_DEV_FWREV       = 0x0B, /* fw version */
 656         FW_PARAMS_PARAM_DEV_TPREV       = 0x0C, /* tp version */
 657         FW_PARAMS_PARAM_DEV_ULPTX_MEMWRITE_DSGL = 0x17,
 658 };
 659
 660 /*
 661  * physical and virtual function parameters
 662  */
 663 enum fw_params_param_pfvf {
 664         FW_PARAMS_PARAM_PFVF_CLIP_START = 0x03,
 665         FW_PARAMS_PARAM_PFVF_CLIP_END = 0x04,
 666         FW_PARAMS_PARAM_PFVF_FILTER_START = 0x05,
 667         FW_PARAMS_PARAM_PFVF_FILTER_END = 0x06,
 668         FW_PARAMS_PARAM_PFVF_CPLFW4MSG_ENCAP = 0x31,
 669         FW_PARAMS_PARAM_PFVF_PORT_CAPS32 = 0x3A
 670 };
 671
 672 /*
 673  * dma queue parameters
 674  */
 675 enum fw_params_param_dmaq {
 676         FW_PARAMS_PARAM_DMAQ_IQ_INTCNTTHRESH = 0x01,
 677         FW_PARAMS_PARAM_DMAQ_CONM_CTXT = 0x20,
 678 };
 679
 680 #define S_FW_PARAMS_MNEM        24
 681 #define M_FW_PARAMS_MNEM        0xff
 682 #define V_FW_PARAMS_MNEM(x)     ((x) << S_FW_PARAMS_MNEM)
 683 #define G_FW_PARAMS_MNEM(x)     \
 684         (((x) >> S_FW_PARAMS_MNEM) & M_FW_PARAMS_MNEM)
 685
 686 #define S_FW_PARAMS_PARAM_X     16
 687 #define M_FW_PARAMS_PARAM_X     0xff
 688 #define V_FW_PARAMS_PARAM_X(x) ((x) << S_FW_PARAMS_PARAM_X)
 689 #define G_FW_PARAMS_PARAM_X(x) \
 690         (((x) >> S_FW_PARAMS_PARAM_X) & M_FW_PARAMS_PARAM_X)
 691
 692 #define S_FW_PARAMS_PARAM_Y     8
 693 #define M_FW_PARAMS_PARAM_Y     0xff
 694 #define V_FW_PARAMS_PARAM_Y(x) ((x) << S_FW_PARAMS_PARAM_Y)
 695 #define G_FW_PARAMS_PARAM_Y(x) \
 696         (((x) >> S_FW_PARAMS_PARAM_Y) & M_FW_PARAMS_PARAM_Y)
 697
 698 #define S_FW_PARAMS_PARAM_Z     0
 699 #define M_FW_PARAMS_PARAM_Z     0xff
 700 #define V_FW_PARAMS_PARAM_Z(x) ((x) << S_FW_PARAMS_PARAM_Z)
 701 #define G_FW_PARAMS_PARAM_Z(x) \
 702         (((x) >> S_FW_PARAMS_PARAM_Z) & M_FW_PARAMS_PARAM_Z)
 703
 704 #define S_FW_PARAMS_PARAM_YZ    0
 705 #define M_FW_PARAMS_PARAM_YZ    0xffff
 706 #define V_FW_PARAMS_PARAM_YZ(x) ((x) << S_FW_PARAMS_PARAM_YZ)
 707 #define G_FW_PARAMS_PARAM_YZ(x) \
 708         (((x) >> S_FW_PARAMS_PARAM_YZ) & M_FW_PARAMS_PARAM_YZ)
 709
 710 #define S_FW_PARAMS_PARAM_XYZ           0
 711 #define M_FW_PARAMS_PARAM_XYZ           0xffffff
 712 #define V_FW_PARAMS_PARAM_XYZ(x)        ((x) << S_FW_PARAMS_PARAM_XYZ)
 713
 714 struct fw_params_cmd {
 715         __be32 op_to_vfn;
 716         __be32 retval_len16;
 717         struct fw_params_param {
 718                 __be32 mnem;
 719                 __be32 val;
 720         } param[7];
 721 };
 722
 723 #define S_FW_PARAMS_CMD_PFN     8
 724 #define M_FW_PARAMS_CMD_PFN     0x7
 725 #define V_FW_PARAMS_CMD_PFN(x)  ((x) << S_FW_PARAMS_CMD_PFN)
 726 #define G_FW_PARAMS_CMD_PFN(x)  \
 727         (((x) >> S_FW_PARAMS_CMD_PFN) & M_FW_PARAMS_CMD_PFN)
 728
 729 #define S_FW_PARAMS_CMD_VFN     0
 730 #define M_FW_PARAMS_CMD_VFN     0xff
 731 #define V_FW_PARAMS_CMD_VFN(x)  ((x) << S_FW_PARAMS_CMD_VFN)
 732 #define G_FW_PARAMS_CMD_VFN(x)  \
 733         (((x) >> S_FW_PARAMS_CMD_VFN) & M_FW_PARAMS_CMD_VFN)
 734
 735 struct fw_pfvf_cmd {
 736         __be32 op_to_vfn;
 737         __be32 retval_len16;
 738         __be32 niqflint_niq;
 739         __be32 type_to_neq;
 740         __be32 tc_to_nexactf;
 741         __be32 r_caps_to_nethctrl;
 742         __be16 nricq;
 743         __be16 nriqp;
 744         __be32 r4;
 745 };
 746
 747 #define S_FW_PFVF_CMD_PFN               8
 748 #define V_FW_PFVF_CMD_PFN(x)            ((x) << S_FW_PFVF_CMD_PFN)
 749
 750 #define S_FW_PFVF_CMD_VFN               0
 751 #define V_FW_PFVF_CMD_VFN(x)            ((x) << S_FW_PFVF_CMD_VFN)
 752
 753 #define S_FW_PFVF_CMD_NIQFLINT          20
 754 #define M_FW_PFVF_CMD_NIQFLINT          0xfff
 755 #define G_FW_PFVF_CMD_NIQFLINT(x)       \
 756         (((x) >> S_FW_PFVF_CMD_NIQFLINT) & M_FW_PFVF_CMD_NIQFLINT)
 757
 758 #define S_FW_PFVF_CMD_NIQ               0
 759 #define M_FW_PFVF_CMD_NIQ               0xfffff
 760 #define G_FW_PFVF_CMD_NIQ(x)            \
 761         (((x) >> S_FW_PFVF_CMD_NIQ) & M_FW_PFVF_CMD_NIQ)
 762
 763 #define S_FW_PFVF_CMD_PMASK             20
 764 #define M_FW_PFVF_CMD_PMASK             0xf
 765 #define G_FW_PFVF_CMD_PMASK(x)          \
 766         (((x) >> S_FW_PFVF_CMD_PMASK) & M_FW_PFVF_CMD_PMASK)
 767
 768 #define S_FW_PFVF_CMD_NEQ               0
 769 #define M_FW_PFVF_CMD_NEQ               0xfffff
 770 #define G_FW_PFVF_CMD_NEQ(x)            \
 771         (((x) >> S_FW_PFVF_CMD_NEQ) & M_FW_PFVF_CMD_NEQ)
 772
 773 #define S_FW_PFVF_CMD_TC                24
 774 #define M_FW_PFVF_CMD_TC                0xff
 775 #define G_FW_PFVF_CMD_TC(x)             \
 776         (((x) >> S_FW_PFVF_CMD_TC) & M_FW_PFVF_CMD_TC)
 777
 778 #define S_FW_PFVF_CMD_NVI               16
 779 #define M_FW_PFVF_CMD_NVI               0xff
 780 #define G_FW_PFVF_CMD_NVI(x)            \
 781         (((x) >> S_FW_PFVF_CMD_NVI) & M_FW_PFVF_CMD_NVI)
 782
 783 #define S_FW_PFVF_CMD_NEXACTF           0
 784 #define M_FW_PFVF_CMD_NEXACTF           0xffff
 785 #define G_FW_PFVF_CMD_NEXACTF(x)        \
 786         (((x) >> S_FW_PFVF_CMD_NEXACTF) & M_FW_PFVF_CMD_NEXACTF)
 787
 788 #define S_FW_PFVF_CMD_R_CAPS            24
 789 #define M_FW_PFVF_CMD_R_CAPS            0xff
 790 #define G_FW_PFVF_CMD_R_CAPS(x)         \
 791         (((x) >> S_FW_PFVF_CMD_R_CAPS) & M_FW_PFVF_CMD_R_CAPS)
 792
 793 #define S_FW_PFVF_CMD_WX_CAPS           16
 794 #define M_FW_PFVF_CMD_WX_CAPS           0xff
 795 #define G_FW_PFVF_CMD_WX_CAPS(x)        \
 796         (((x) >> S_FW_PFVF_CMD_WX_CAPS) & M_FW_PFVF_CMD_WX_CAPS)
 797
 798 #define S_FW_PFVF_CMD_NETHCTRL          0
 799 #define M_FW_PFVF_CMD_NETHCTRL          0xffff
 800 #define G_FW_PFVF_CMD_NETHCTRL(x)       \
 801         (((x) >> S_FW_PFVF_CMD_NETHCTRL) & M_FW_PFVF_CMD_NETHCTRL)
 802
 803 /*
 804  * ingress queue type; the first 1K ingress queues can have associated 0,
 805  * 1 or 2 free lists and an interrupt, all other ingress queues lack these
 806  * capabilities
 807  */
 808 enum fw_iq_type {
 809         FW_IQ_TYPE_FL_INT_CAP,
 810 };
 811
 812 struct fw_iq_cmd {
 813         __be32 op_to_vfn;
 814         __be32 alloc_to_len16;
 815         __be16 physiqid;
 816         __be16 iqid;
 817         __be16 fl0id;
 818         __be16 fl1id;
 819         __be32 type_to_iqandstindex;
 820         __be16 iqdroprss_to_iqesize;
 821         __be16 iqsize;
 822         __be64 iqaddr;
 823         __be32 iqns_to_fl0congen;
 824         __be16 fl0dcaen_to_fl0cidxfthresh;
 825         __be16 fl0size;
 826         __be64 fl0addr;
 827         __be32 fl1cngchmap_to_fl1congen;
 828         __be16 fl1dcaen_to_fl1cidxfthresh;
 829         __be16 fl1size;
 830         __be64 fl1addr;
 831 };
 832
 833 #define S_FW_IQ_CMD_PFN         8
 834 #define M_FW_IQ_CMD_PFN         0x7
 835 #define V_FW_IQ_CMD_PFN(x)      ((x) << S_FW_IQ_CMD_PFN)
 836 #define G_FW_IQ_CMD_PFN(x)      (((x) >> S_FW_IQ_CMD_PFN) & M_FW_IQ_CMD_PFN)
 837
 838 #define S_FW_IQ_CMD_VFN         0
 839 #define M_FW_IQ_CMD_VFN         0xff
 840 #define V_FW_IQ_CMD_VFN(x)      ((x) << S_FW_IQ_CMD_VFN)
 841 #define G_FW_IQ_CMD_VFN(x)      (((x) >> S_FW_IQ_CMD_VFN) & M_FW_IQ_CMD_VFN)
 842
 843 #define S_FW_IQ_CMD_ALLOC       31
 844 #define M_FW_IQ_CMD_ALLOC       0x1
 845 #define V_FW_IQ_CMD_ALLOC(x)    ((x) << S_FW_IQ_CMD_ALLOC)
 846 #define G_FW_IQ_CMD_ALLOC(x)    \
 847         (((x) >> S_FW_IQ_CMD_ALLOC) & M_FW_IQ_CMD_ALLOC)
 848 #define F_FW_IQ_CMD_ALLOC       V_FW_IQ_CMD_ALLOC(1U)
 849
 850 #define S_FW_IQ_CMD_FREE        30
 851 #define M_FW_IQ_CMD_FREE        0x1
 852 #define V_FW_IQ_CMD_FREE(x)     ((x) << S_FW_IQ_CMD_FREE)
 853 #define G_FW_IQ_CMD_FREE(x)     (((x) >> S_FW_IQ_CMD_FREE) & M_FW_IQ_CMD_FREE)
 854 #define F_FW_IQ_CMD_FREE        V_FW_IQ_CMD_FREE(1U)
 855
 856 #define S_FW_IQ_CMD_IQSTART     28
 857 #define M_FW_IQ_CMD_IQSTART     0x1
 858 #define V_FW_IQ_CMD_IQSTART(x)  ((x) << S_FW_IQ_CMD_IQSTART)
 859 #define G_FW_IQ_CMD_IQSTART(x)  \
 860         (((x) >> S_FW_IQ_CMD_IQSTART) & M_FW_IQ_CMD_IQSTART)
 861 #define F_FW_IQ_CMD_IQSTART     V_FW_IQ_CMD_IQSTART(1U)
 862
 863 #define S_FW_IQ_CMD_IQSTOP      27
 864 #define M_FW_IQ_CMD_IQSTOP      0x1
 865 #define V_FW_IQ_CMD_IQSTOP(x)   ((x) << S_FW_IQ_CMD_IQSTOP)
 866 #define G_FW_IQ_CMD_IQSTOP(x)   \
 867         (((x) >> S_FW_IQ_CMD_IQSTOP) & M_FW_IQ_CMD_IQSTOP)
 868 #define F_FW_IQ_CMD_IQSTOP      V_FW_IQ_CMD_IQSTOP(1U)
 869
 870 #define S_FW_IQ_CMD_TYPE        29
 871 #define M_FW_IQ_CMD_TYPE        0x7
 872 #define V_FW_IQ_CMD_TYPE(x)     ((x) << S_FW_IQ_CMD_TYPE)
 873 #define G_FW_IQ_CMD_TYPE(x)     (((x) >> S_FW_IQ_CMD_TYPE) & M_FW_IQ_CMD_TYPE)
 874
 875 #define S_FW_IQ_CMD_IQASYNCH    28
 876 #define M_FW_IQ_CMD_IQASYNCH    0x1
 877 #define V_FW_IQ_CMD_IQASYNCH(x) ((x) << S_FW_IQ_CMD_IQASYNCH)
 878 #define G_FW_IQ_CMD_IQASYNCH(x) \
 879         (((x) >> S_FW_IQ_CMD_IQASYNCH) & M_FW_IQ_CMD_IQASYNCH)
 880 #define F_FW_IQ_CMD_IQASYNCH    V_FW_IQ_CMD_IQASYNCH(1U)
 881
 882 #define S_FW_IQ_CMD_VIID        16
 883 #define M_FW_IQ_CMD_VIID        0xfff
 884 #define V_FW_IQ_CMD_VIID(x)     ((x) << S_FW_IQ_CMD_VIID)
 885 #define G_FW_IQ_CMD_VIID(x)     (((x) >> S_FW_IQ_CMD_VIID) & M_FW_IQ_CMD_VIID)
 886
 887 #define S_FW_IQ_CMD_IQANDST     15
 888 #define M_FW_IQ_CMD_IQANDST     0x1
 889 #define V_FW_IQ_CMD_IQANDST(x)  ((x) << S_FW_IQ_CMD_IQANDST)
 890 #define G_FW_IQ_CMD_IQANDST(x)  \
 891         (((x) >> S_FW_IQ_CMD_IQANDST) & M_FW_IQ_CMD_IQANDST)
 892 #define F_FW_IQ_CMD_IQANDST     V_FW_IQ_CMD_IQANDST(1U)
 893
 894 #define S_FW_IQ_CMD_IQANUD      12
 895 #define M_FW_IQ_CMD_IQANUD      0x3
 896 #define V_FW_IQ_CMD_IQANUD(x)   ((x) << S_FW_IQ_CMD_IQANUD)
 897 #define G_FW_IQ_CMD_IQANUD(x)   \
 898         (((x) >> S_FW_IQ_CMD_IQANUD) & M_FW_IQ_CMD_IQANUD)
 899
 900 #define S_FW_IQ_CMD_IQANDSTINDEX        0
 901 #define M_FW_IQ_CMD_IQANDSTINDEX        0xfff
 902 #define V_FW_IQ_CMD_IQANDSTINDEX(x)     ((x) << S_FW_IQ_CMD_IQANDSTINDEX)
 903 #define G_FW_IQ_CMD_IQANDSTINDEX(x)     \
 904         (((x) >> S_FW_IQ_CMD_IQANDSTINDEX) & M_FW_IQ_CMD_IQANDSTINDEX)
 905
 906 #define S_FW_IQ_CMD_IQGTSMODE           14
 907 #define M_FW_IQ_CMD_IQGTSMODE           0x1
 908 #define V_FW_IQ_CMD_IQGTSMODE(x)        ((x) << S_FW_IQ_CMD_IQGTSMODE)
 909 #define G_FW_IQ_CMD_IQGTSMODE(x)        \
 910         (((x) >> S_FW_IQ_CMD_IQGTSMODE) & M_FW_IQ_CMD_IQGTSMODE)
 911 #define F_FW_IQ_CMD_IQGTSMODE   V_FW_IQ_CMD_IQGTSMODE(1U)
 912
 913 #define S_FW_IQ_CMD_IQPCIECH    12
 914 #define M_FW_IQ_CMD_IQPCIECH    0x3
 915 #define V_FW_IQ_CMD_IQPCIECH(x) ((x) << S_FW_IQ_CMD_IQPCIECH)
 916 #define G_FW_IQ_CMD_IQPCIECH(x) \
 917         (((x) >> S_FW_IQ_CMD_IQPCIECH) & M_FW_IQ_CMD_IQPCIECH)
 918
 919 #define S_FW_IQ_CMD_IQINTCNTTHRESH      4
 920 #define M_FW_IQ_CMD_IQINTCNTTHRESH      0x3
 921 #define V_FW_IQ_CMD_IQINTCNTTHRESH(x)   ((x) << S_FW_IQ_CMD_IQINTCNTTHRESH)
 922 #define G_FW_IQ_CMD_IQINTCNTTHRESH(x)   \
 923         (((x) >> S_FW_IQ_CMD_IQINTCNTTHRESH) & M_FW_IQ_CMD_IQINTCNTTHRESH)
 924
 925 #define S_FW_IQ_CMD_IQESIZE     0
 926 #define M_FW_IQ_CMD_IQESIZE     0x3
 927 #define V_FW_IQ_CMD_IQESIZE(x)  ((x) << S_FW_IQ_CMD_IQESIZE)
 928 #define G_FW_IQ_CMD_IQESIZE(x)  \
 929         (((x) >> S_FW_IQ_CMD_IQESIZE) & M_FW_IQ_CMD_IQESIZE)
 930
 931 #define S_FW_IQ_CMD_IQRO                30
 932 #define M_FW_IQ_CMD_IQRO                0x1
 933 #define V_FW_IQ_CMD_IQRO(x)             ((x) << S_FW_IQ_CMD_IQRO)
 934 #define G_FW_IQ_CMD_IQRO(x)             \
 935         (((x) >> S_FW_IQ_CMD_IQRO) & M_FW_IQ_CMD_IQRO)
 936 #define F_FW_IQ_CMD_IQRO                V_FW_IQ_CMD_IQRO(1U)
 937
 938 #define S_FW_IQ_CMD_IQFLINTCONGEN       27
 939 #define M_FW_IQ_CMD_IQFLINTCONGEN       0x1
 940 #define V_FW_IQ_CMD_IQFLINTCONGEN(x)    ((x) << S_FW_IQ_CMD_IQFLINTCONGEN)
 941 #define G_FW_IQ_CMD_IQFLINTCONGEN(x)    \
 942         (((x) >> S_FW_IQ_CMD_IQFLINTCONGEN) & M_FW_IQ_CMD_IQFLINTCONGEN)
 943 #define F_FW_IQ_CMD_IQFLINTCONGEN       V_FW_IQ_CMD_IQFLINTCONGEN(1U)
 944
 945 #define S_FW_IQ_CMD_FL0CNGCHMAP         20
 946 #define M_FW_IQ_CMD_FL0CNGCHMAP         0xf
 947 #define V_FW_IQ_CMD_FL0CNGCHMAP(x)      ((x) << S_FW_IQ_CMD_FL0CNGCHMAP)
 948 #define G_FW_IQ_CMD_FL0CNGCHMAP(x)      \
 949         (((x) >> S_FW_IQ_CMD_FL0CNGCHMAP) & M_FW_IQ_CMD_FL0CNGCHMAP)
 950
 951 #define S_FW_IQ_CMD_FL0DATARO           12
 952 #define M_FW_IQ_CMD_FL0DATARO           0x1
 953 #define V_FW_IQ_CMD_FL0DATARO(x)        ((x) << S_FW_IQ_CMD_FL0DATARO)
 954 #define G_FW_IQ_CMD_FL0DATARO(x)        \
 955         (((x) >> S_FW_IQ_CMD_FL0DATARO) & M_FW_IQ_CMD_FL0DATARO)
 956 #define F_FW_IQ_CMD_FL0DATARO   V_FW_IQ_CMD_FL0DATARO(1U)
 957
 958 #define S_FW_IQ_CMD_FL0CONGCIF          11
 959 #define M_FW_IQ_CMD_FL0CONGCIF          0x1
 960 #define V_FW_IQ_CMD_FL0CONGCIF(x)       ((x) << S_FW_IQ_CMD_FL0CONGCIF)
 961 #define G_FW_IQ_CMD_FL0CONGCIF(x)       \
 962         (((x) >> S_FW_IQ_CMD_FL0CONGCIF) & M_FW_IQ_CMD_FL0CONGCIF)
 963 #define F_FW_IQ_CMD_FL0CONGCIF  V_FW_IQ_CMD_FL0CONGCIF(1U)
 964
 965 #define S_FW_IQ_CMD_FL0FETCHRO          6
 966 #define M_FW_IQ_CMD_FL0FETCHRO          0x1
 967 #define V_FW_IQ_CMD_FL0FETCHRO(x)       ((x) << S_FW_IQ_CMD_FL0FETCHRO)
 968 #define G_FW_IQ_CMD_FL0FETCHRO(x)       \
 969         (((x) >> S_FW_IQ_CMD_FL0FETCHRO) & M_FW_IQ_CMD_FL0FETCHRO)
 970 #define F_FW_IQ_CMD_FL0FETCHRO  V_FW_IQ_CMD_FL0FETCHRO(1U)
 971
 972 #define S_FW_IQ_CMD_FL0HOSTFCMODE       4
 973 #define M_FW_IQ_CMD_FL0HOSTFCMODE       0x3
 974 #define V_FW_IQ_CMD_FL0HOSTFCMODE(x)    ((x) << S_FW_IQ_CMD_FL0HOSTFCMODE)
 975 #define G_FW_IQ_CMD_FL0HOSTFCMODE(x)    \
 976         (((x) >> S_FW_IQ_CMD_FL0HOSTFCMODE) & M_FW_IQ_CMD_FL0HOSTFCMODE)
 977
 978 #define S_FW_IQ_CMD_FL0PADEN    2
 979 #define M_FW_IQ_CMD_FL0PADEN    0x1
 980 #define V_FW_IQ_CMD_FL0PADEN(x) ((x) << S_FW_IQ_CMD_FL0PADEN)
 981 #define G_FW_IQ_CMD_FL0PADEN(x) \
 982         (((x) >> S_FW_IQ_CMD_FL0PADEN) & M_FW_IQ_CMD_FL0PADEN)
 983 #define F_FW_IQ_CMD_FL0PADEN    V_FW_IQ_CMD_FL0PADEN(1U)
 984
 985 #define S_FW_IQ_CMD_FL0PACKEN           1
 986 #define M_FW_IQ_CMD_FL0PACKEN           0x1
 987 #define V_FW_IQ_CMD_FL0PACKEN(x)        ((x) << S_FW_IQ_CMD_FL0PACKEN)
 988 #define G_FW_IQ_CMD_FL0PACKEN(x)        \
 989         (((x) >> S_FW_IQ_CMD_FL0PACKEN) & M_FW_IQ_CMD_FL0PACKEN)
 990 #define F_FW_IQ_CMD_FL0PACKEN   V_FW_IQ_CMD_FL0PACKEN(1U)
 991
 992 #define S_FW_IQ_CMD_FL0CONGEN           0
 993 #define M_FW_IQ_CMD_FL0CONGEN           0x1
 994 #define V_FW_IQ_CMD_FL0CONGEN(x)        ((x) << S_FW_IQ_CMD_FL0CONGEN)
 995 #define G_FW_IQ_CMD_FL0CONGEN(x)        \
 996         (((x) >> S_FW_IQ_CMD_FL0CONGEN) & M_FW_IQ_CMD_FL0CONGEN)
 997 #define F_FW_IQ_CMD_FL0CONGEN   V_FW_IQ_CMD_FL0CONGEN(1U)
 998
 999 #define S_FW_IQ_CMD_FL0FBMIN    7
1000 #define M_FW_IQ_CMD_FL0FBMIN    0x7
1001 #define V_FW_IQ_CMD_FL0FBMIN(x) ((x) << S_FW_IQ_CMD_FL0FBMIN)
1002 #define G_FW_IQ_CMD_FL0FBMIN(x) \
1003         (((x) >> S_FW_IQ_CMD_FL0FBMIN) & M_FW_IQ_CMD_FL0FBMIN)
1004
1005 #define S_FW_IQ_CMD_FL0FBMAX    4
1006 #define M_FW_IQ_CMD_FL0FBMAX    0x7
1007 #define V_FW_IQ_CMD_FL0FBMAX(x) ((x) << S_FW_IQ_CMD_FL0FBMAX)
1008 #define G_FW_IQ_CMD_FL0FBMAX(x) \
1009         (((x) >> S_FW_IQ_CMD_FL0FBMAX) & M_FW_IQ_CMD_FL0FBMAX)
1010
1011 struct fw_eq_eth_cmd {
1012         __be32 op_to_vfn;
1013         __be32 alloc_to_len16;
1014         __be32 eqid_pkd;
1015         __be32 physeqid_pkd;
1016         __be32 fetchszm_to_iqid;
1017         __be32 dcaen_to_eqsize;
1018         __be64 eqaddr;
1019         __be32 autoequiqe_to_viid;
1020         __be32 r8_lo;
1021         __be64 r9;
1022 };
1023
1024 #define S_FW_EQ_ETH_CMD_PFN     8
1025 #define M_FW_EQ_ETH_CMD_PFN     0x7
1026 #define V_FW_EQ_ETH_CMD_PFN(x)  ((x) << S_FW_EQ_ETH_CMD_PFN)
1027 #define G_FW_EQ_ETH_CMD_PFN(x)  \
1028         (((x) >> S_FW_EQ_ETH_CMD_PFN) & M_FW_EQ_ETH_CMD_PFN)
1029
1030 #define S_FW_EQ_ETH_CMD_VFN     0
1031 #define M_FW_EQ_ETH_CMD_VFN     0xff
1032 #define V_FW_EQ_ETH_CMD_VFN(x)  ((x) << S_FW_EQ_ETH_CMD_VFN)
1033 #define G_FW_EQ_ETH_CMD_VFN(x)  \
1034         (((x) >> S_FW_EQ_ETH_CMD_VFN) & M_FW_EQ_ETH_CMD_VFN)
1035
1036 #define S_FW_EQ_ETH_CMD_ALLOC           31
1037 #define M_FW_EQ_ETH_CMD_ALLOC           0x1
1038 #define V_FW_EQ_ETH_CMD_ALLOC(x)        ((x) << S_FW_EQ_ETH_CMD_ALLOC)
1039 #define G_FW_EQ_ETH_CMD_ALLOC(x)        \
1040         (((x) >> S_FW_EQ_ETH_CMD_ALLOC) & M_FW_EQ_ETH_CMD_ALLOC)
1041 #define F_FW_EQ_ETH_CMD_ALLOC   V_FW_EQ_ETH_CMD_ALLOC(1U)
1042
1043 #define S_FW_EQ_ETH_CMD_FREE    30
1044 #define M_FW_EQ_ETH_CMD_FREE    0x1
1045 #define V_FW_EQ_ETH_CMD_FREE(x) ((x) << S_FW_EQ_ETH_CMD_FREE)
1046 #define G_FW_EQ_ETH_CMD_FREE(x) \
1047         (((x) >> S_FW_EQ_ETH_CMD_FREE) & M_FW_EQ_ETH_CMD_FREE)
1048 #define F_FW_EQ_ETH_CMD_FREE    V_FW_EQ_ETH_CMD_FREE(1U)
1049
1050 #define S_FW_EQ_ETH_CMD_EQSTART         28
1051 #define M_FW_EQ_ETH_CMD_EQSTART         0x1
1052 #define V_FW_EQ_ETH_CMD_EQSTART(x)      ((x) << S_FW_EQ_ETH_CMD_EQSTART)
1053 #define G_FW_EQ_ETH_CMD_EQSTART(x)      \
1054         (((x) >> S_FW_EQ_ETH_CMD_EQSTART) & M_FW_EQ_ETH_CMD_EQSTART)
1055 #define F_FW_EQ_ETH_CMD_EQSTART V_FW_EQ_ETH_CMD_EQSTART(1U)
1056
1057 #define S_FW_EQ_ETH_CMD_EQID    0
1058 #define M_FW_EQ_ETH_CMD_EQID    0xfffff
1059 #define V_FW_EQ_ETH_CMD_EQID(x) ((x) << S_FW_EQ_ETH_CMD_EQID)
1060 #define G_FW_EQ_ETH_CMD_EQID(x) \
1061         (((x) >> S_FW_EQ_ETH_CMD_EQID) & M_FW_EQ_ETH_CMD_EQID)
1062
1063 #define S_FW_EQ_ETH_CMD_PHYSEQID        0
1064 #define M_FW_EQ_ETH_CMD_PHYSEQID        0xfffff
1065 #define G_FW_EQ_ETH_CMD_PHYSEQID(x)     \
1066         (((x) >> S_FW_EQ_ETH_CMD_PHYSEQID) & M_FW_EQ_ETH_CMD_PHYSEQID)
1067
1068 #define S_FW_EQ_ETH_CMD_FETCHRO         22
1069 #define M_FW_EQ_ETH_CMD_FETCHRO         0x1
1070 #define V_FW_EQ_ETH_CMD_FETCHRO(x)      ((x) << S_FW_EQ_ETH_CMD_FETCHRO)
1071 #define G_FW_EQ_ETH_CMD_FETCHRO(x)      \
1072         (((x) >> S_FW_EQ_ETH_CMD_FETCHRO) & M_FW_EQ_ETH_CMD_FETCHRO)
1073 #define F_FW_EQ_ETH_CMD_FETCHRO V_FW_EQ_ETH_CMD_FETCHRO(1U)
1074
1075 #define S_FW_EQ_ETH_CMD_HOSTFCMODE      20
1076 #define M_FW_EQ_ETH_CMD_HOSTFCMODE      0x3
1077 #define V_FW_EQ_ETH_CMD_HOSTFCMODE(x)   ((x) << S_FW_EQ_ETH_CMD_HOSTFCMODE)
1078 #define G_FW_EQ_ETH_CMD_HOSTFCMODE(x)   \
1079         (((x) >> S_FW_EQ_ETH_CMD_HOSTFCMODE) & M_FW_EQ_ETH_CMD_HOSTFCMODE)
1080
1081 #define S_FW_EQ_ETH_CMD_PCIECHN         16
1082 #define M_FW_EQ_ETH_CMD_PCIECHN         0x3
1083 #define V_FW_EQ_ETH_CMD_PCIECHN(x)      ((x) << S_FW_EQ_ETH_CMD_PCIECHN)
1084 #define G_FW_EQ_ETH_CMD_PCIECHN(x)      \
1085         (((x) >> S_FW_EQ_ETH_CMD_PCIECHN) & M_FW_EQ_ETH_CMD_PCIECHN)
1086
1087 #define S_FW_EQ_ETH_CMD_IQID    0
1088 #define M_FW_EQ_ETH_CMD_IQID    0xffff
1089 #define V_FW_EQ_ETH_CMD_IQID(x) ((x) << S_FW_EQ_ETH_CMD_IQID)
1090 #define G_FW_EQ_ETH_CMD_IQID(x) \
1091         (((x) >> S_FW_EQ_ETH_CMD_IQID) & M_FW_EQ_ETH_CMD_IQID)
1092
1093 #define S_FW_EQ_ETH_CMD_FBMIN           23
1094 #define M_FW_EQ_ETH_CMD_FBMIN           0x7
1095 #define V_FW_EQ_ETH_CMD_FBMIN(x)        ((x) << S_FW_EQ_ETH_CMD_FBMIN)
1096 #define G_FW_EQ_ETH_CMD_FBMIN(x)        \
1097         (((x) >> S_FW_EQ_ETH_CMD_FBMIN) & M_FW_EQ_ETH_CMD_FBMIN)
1098
1099 #define S_FW_EQ_ETH_CMD_FBMAX           20
1100 #define M_FW_EQ_ETH_CMD_FBMAX           0x7
1101 #define V_FW_EQ_ETH_CMD_FBMAX(x)        ((x) << S_FW_EQ_ETH_CMD_FBMAX)
1102 #define G_FW_EQ_ETH_CMD_FBMAX(x)        \
1103         (((x) >> S_FW_EQ_ETH_CMD_FBMAX) & M_FW_EQ_ETH_CMD_FBMAX)
1104
1105 #define S_FW_EQ_ETH_CMD_CIDXFTHRESH     16
1106 #define M_FW_EQ_ETH_CMD_CIDXFTHRESH     0x7
1107 #define V_FW_EQ_ETH_CMD_CIDXFTHRESH(x)  ((x) << S_FW_EQ_ETH_CMD_CIDXFTHRESH)
1108 #define G_FW_EQ_ETH_CMD_CIDXFTHRESH(x)  \
1109         (((x) >> S_FW_EQ_ETH_CMD_CIDXFTHRESH) & M_FW_EQ_ETH_CMD_CIDXFTHRESH)
1110
1111 #define S_FW_EQ_ETH_CMD_EQSIZE          0
1112 #define M_FW_EQ_ETH_CMD_EQSIZE          0xffff
1113 #define V_FW_EQ_ETH_CMD_EQSIZE(x)       ((x) << S_FW_EQ_ETH_CMD_EQSIZE)
1114 #define G_FW_EQ_ETH_CMD_EQSIZE(x)       \
1115         (((x) >> S_FW_EQ_ETH_CMD_EQSIZE) & M_FW_EQ_ETH_CMD_EQSIZE)
1116
1117 #define S_FW_EQ_ETH_CMD_AUTOEQUEQE      30
1118 #define M_FW_EQ_ETH_CMD_AUTOEQUEQE      0x1
1119 #define V_FW_EQ_ETH_CMD_AUTOEQUEQE(x)   ((x) << S_FW_EQ_ETH_CMD_AUTOEQUEQE)
1120 #define G_FW_EQ_ETH_CMD_AUTOEQUEQE(x)   \
1121         (((x) >> S_FW_EQ_ETH_CMD_AUTOEQUEQE) & M_FW_EQ_ETH_CMD_AUTOEQUEQE)
1122 #define F_FW_EQ_ETH_CMD_AUTOEQUEQE      V_FW_EQ_ETH_CMD_AUTOEQUEQE(1U)
1123
1124 #define S_FW_EQ_ETH_CMD_VIID    16
1125 #define M_FW_EQ_ETH_CMD_VIID    0xfff
1126 #define V_FW_EQ_ETH_CMD_VIID(x) ((x) << S_FW_EQ_ETH_CMD_VIID)
1127 #define G_FW_EQ_ETH_CMD_VIID(x) \
1128         (((x) >> S_FW_EQ_ETH_CMD_VIID) & M_FW_EQ_ETH_CMD_VIID)
1129
1130 struct fw_eq_ctrl_cmd {
1131         __be32 op_to_vfn;
1132         __be32 alloc_to_len16;
1133         __be32 cmpliqid_eqid;
1134         __be32 physeqid_pkd;
1135         __be32 fetchszm_to_iqid;
1136         __be32 dcaen_to_eqsize;
1137         __be64 eqaddr;
1138 };
1139
1140 #define S_FW_EQ_CTRL_CMD_PFN            8
1141 #define V_FW_EQ_CTRL_CMD_PFN(x)         ((x) << S_FW_EQ_CTRL_CMD_PFN)
1142
1143 #define S_FW_EQ_CTRL_CMD_VFN            0
1144 #define V_FW_EQ_CTRL_CMD_VFN(x)         ((x) << S_FW_EQ_CTRL_CMD_VFN)
1145
1146 #define S_FW_EQ_CTRL_CMD_ALLOC          31
1147 #define V_FW_EQ_CTRL_CMD_ALLOC(x)       ((x) << S_FW_EQ_CTRL_CMD_ALLOC)
1148 #define F_FW_EQ_CTRL_CMD_ALLOC          V_FW_EQ_CTRL_CMD_ALLOC(1U)
1149
1150 #define S_FW_EQ_CTRL_CMD_FREE           30
1151 #define V_FW_EQ_CTRL_CMD_FREE(x)        ((x) << S_FW_EQ_CTRL_CMD_FREE)
1152 #define F_FW_EQ_CTRL_CMD_FREE           V_FW_EQ_CTRL_CMD_FREE(1U)
1153
1154 #define S_FW_EQ_CTRL_CMD_EQSTART        28
1155 #define V_FW_EQ_CTRL_CMD_EQSTART(x)     ((x) << S_FW_EQ_CTRL_CMD_EQSTART)
1156 #define F_FW_EQ_CTRL_CMD_EQSTART        V_FW_EQ_CTRL_CMD_EQSTART(1U)
1157
1158 #define S_FW_EQ_CTRL_CMD_CMPLIQID       20
1159 #define V_FW_EQ_CTRL_CMD_CMPLIQID(x)    ((x) << S_FW_EQ_CTRL_CMD_CMPLIQID)
1160
1161 #define S_FW_EQ_CTRL_CMD_EQID           0
1162 #define M_FW_EQ_CTRL_CMD_EQID           0xfffff
1163 #define V_FW_EQ_CTRL_CMD_EQID(x)        ((x) << S_FW_EQ_CTRL_CMD_EQID)
1164 #define G_FW_EQ_CTRL_CMD_EQID(x)        \
1165         (((x) >> S_FW_EQ_CTRL_CMD_EQID) & M_FW_EQ_CTRL_CMD_EQID)
1166
1167 #define S_FW_EQ_CTRL_CMD_PHYSEQID       0
1168 #define M_FW_EQ_CTRL_CMD_PHYSEQID       0xfffff
1169 #define V_FW_EQ_CTRL_CMD_PHYSEQID(x)    ((x) << S_FW_EQ_CTRL_CMD_PHYSEQID)
1170 #define G_FW_EQ_CTRL_CMD_PHYSEQID(x)    \
1171         (((x) >> S_FW_EQ_CTRL_CMD_PHYSEQID) & M_FW_EQ_CTRL_CMD_PHYSEQID)
1172
1173 #define S_FW_EQ_CTRL_CMD_FETCHRO        22
1174 #define V_FW_EQ_CTRL_CMD_FETCHRO(x)     ((x) << S_FW_EQ_CTRL_CMD_FETCHRO)
1175 #define F_FW_EQ_CTRL_CMD_FETCHRO        V_FW_EQ_CTRL_CMD_FETCHRO(1U)
1176
1177 #define S_FW_EQ_CTRL_CMD_HOSTFCMODE     20
1178 #define M_FW_EQ_CTRL_CMD_HOSTFCMODE     0x3
1179 #define V_FW_EQ_CTRL_CMD_HOSTFCMODE(x)  ((x) << S_FW_EQ_CTRL_CMD_HOSTFCMODE)
1180
1181 #define S_FW_EQ_CTRL_CMD_PCIECHN        16
1182 #define V_FW_EQ_CTRL_CMD_PCIECHN(x)     ((x) << S_FW_EQ_CTRL_CMD_PCIECHN)
1183
1184 #define S_FW_EQ_CTRL_CMD_IQID           0
1185 #define V_FW_EQ_CTRL_CMD_IQID(x)        ((x) << S_FW_EQ_CTRL_CMD_IQID)
1186
1187 #define S_FW_EQ_CTRL_CMD_FBMIN          23
1188 #define V_FW_EQ_CTRL_CMD_FBMIN(x)       ((x) << S_FW_EQ_CTRL_CMD_FBMIN)
1189
1190 #define S_FW_EQ_CTRL_CMD_FBMAX          20
1191 #define V_FW_EQ_CTRL_CMD_FBMAX(x)       ((x) << S_FW_EQ_CTRL_CMD_FBMAX)
1192
1193 #define S_FW_EQ_CTRL_CMD_CIDXFTHRESH    16
1194 #define V_FW_EQ_CTRL_CMD_CIDXFTHRESH(x) ((x) << S_FW_EQ_CTRL_CMD_CIDXFTHRESH)
1195
1196 #define S_FW_EQ_CTRL_CMD_EQSIZE         0
1197 #define V_FW_EQ_CTRL_CMD_EQSIZE(x)      ((x) << S_FW_EQ_CTRL_CMD_EQSIZE)
1198
1199 enum fw_vi_func {
1200         FW_VI_FUNC_ETH,
1201 };
1202
1203 struct fw_vi_cmd {
1204         __be32 op_to_vfn;
1205         __be32 alloc_to_len16;
1206         __be16 type_to_viid;
1207         __u8   mac[6];
1208         __u8   portid_pkd;
1209         __u8   nmac;
1210         __u8   nmac0[6];
1211         __be16 norss_rsssize;
1212         __u8   nmac1[6];
1213         __be16 idsiiq_pkd;
1214         __u8   nmac2[6];
1215         __be16 idseiq_pkd;
1216         __u8   nmac3[6];
1217         __be64 r9;
1218         __be64 r10;
1219 };
1220
1221 #define S_FW_VI_CMD_PFN         8
1222 #define M_FW_VI_CMD_PFN         0x7
1223 #define V_FW_VI_CMD_PFN(x)      ((x) << S_FW_VI_CMD_PFN)
1224 #define G_FW_VI_CMD_PFN(x)      (((x) >> S_FW_VI_CMD_PFN) & M_FW_VI_CMD_PFN)
1225
1226 #define S_FW_VI_CMD_VFN         0
1227 #define M_FW_VI_CMD_VFN         0xff
1228 #define V_FW_VI_CMD_VFN(x)      ((x) << S_FW_VI_CMD_VFN)
1229 #define G_FW_VI_CMD_VFN(x)      (((x) >> S_FW_VI_CMD_VFN) & M_FW_VI_CMD_VFN)
1230
1231 #define S_FW_VI_CMD_ALLOC       31
1232 #define M_FW_VI_CMD_ALLOC       0x1
1233 #define V_FW_VI_CMD_ALLOC(x)    ((x) << S_FW_VI_CMD_ALLOC)
1234 #define G_FW_VI_CMD_ALLOC(x)    \
1235         (((x) >> S_FW_VI_CMD_ALLOC) & M_FW_VI_CMD_ALLOC)
1236 #define F_FW_VI_CMD_ALLOC       V_FW_VI_CMD_ALLOC(1U)
1237
1238 #define S_FW_VI_CMD_FREE        30
1239 #define M_FW_VI_CMD_FREE        0x1
1240 #define V_FW_VI_CMD_FREE(x)     ((x) << S_FW_VI_CMD_FREE)
1241 #define G_FW_VI_CMD_FREE(x)     (((x) >> S_FW_VI_CMD_FREE) & M_FW_VI_CMD_FREE)
1242 #define F_FW_VI_CMD_FREE        V_FW_VI_CMD_FREE(1U)
1243
1244 #define S_FW_VI_CMD_TYPE        15
1245 #define M_FW_VI_CMD_TYPE        0x1
1246 #define V_FW_VI_CMD_TYPE(x)     ((x) << S_FW_VI_CMD_TYPE)
1247 #define G_FW_VI_CMD_TYPE(x)     (((x) >> S_FW_VI_CMD_TYPE) & M_FW_VI_CMD_TYPE)
1248 #define F_FW_VI_CMD_TYPE        V_FW_VI_CMD_TYPE(1U)
1249
1250 #define S_FW_VI_CMD_FUNC        12
1251 #define M_FW_VI_CMD_FUNC        0x7
1252 #define V_FW_VI_CMD_FUNC(x)     ((x) << S_FW_VI_CMD_FUNC)
1253 #define G_FW_VI_CMD_FUNC(x)     (((x) >> S_FW_VI_CMD_FUNC) & M_FW_VI_CMD_FUNC)
1254
1255 #define S_FW_VI_CMD_VIID        0
1256 #define M_FW_VI_CMD_VIID        0xfff
1257 #define V_FW_VI_CMD_VIID(x)     ((x) << S_FW_VI_CMD_VIID)
1258 #define G_FW_VI_CMD_VIID(x)     (((x) >> S_FW_VI_CMD_VIID) & M_FW_VI_CMD_VIID)
1259
1260 #define S_FW_VI_CMD_PORTID      4
1261 #define M_FW_VI_CMD_PORTID      0xf
1262 #define V_FW_VI_CMD_PORTID(x)   ((x) << S_FW_VI_CMD_PORTID)
1263 #define G_FW_VI_CMD_PORTID(x)   \
1264         (((x) >> S_FW_VI_CMD_PORTID) & M_FW_VI_CMD_PORTID)
1265
1266 #define S_FW_VI_CMD_RSSSIZE     0
1267 #define M_FW_VI_CMD_RSSSIZE     0x7ff
1268 #define V_FW_VI_CMD_RSSSIZE(x)  ((x) << S_FW_VI_CMD_RSSSIZE)
1269 #define G_FW_VI_CMD_RSSSIZE(x)  \
1270         (((x) >> S_FW_VI_CMD_RSSSIZE) & M_FW_VI_CMD_RSSSIZE)
1271
1272 /* Special VI_MAC command index ids */
1273 #define FW_VI_MAC_ADD_MAC               0x3FF
1274 #define FW_VI_MAC_ADD_PERSIST_MAC       0x3FE
1275
1276 enum fw_vi_mac_smac {
1277         FW_VI_MAC_MPS_TCAM_ENTRY,
1278         FW_VI_MAC_SMT_AND_MPSTCAM
1279 };
1280
1281 struct fw_vi_mac_cmd {
1282         __be32 op_to_viid;
1283         __be32 freemacs_to_len16;
1284         union fw_vi_mac {
1285                 struct fw_vi_mac_exact {
1286                         __be16 valid_to_idx;
1287                         __u8   macaddr[6];
1288                 } exact[7];
1289                 struct fw_vi_mac_hash {
1290                         __be64 hashvec;
1291                 } hash;
1292         } u;
1293 };
1294
1295 #define S_FW_VI_MAC_CMD_VIID    0
1296 #define M_FW_VI_MAC_CMD_VIID    0xfff
1297 #define V_FW_VI_MAC_CMD_VIID(x) ((x) << S_FW_VI_MAC_CMD_VIID)
1298 #define G_FW_VI_MAC_CMD_VIID(x) \
1299         (((x) >> S_FW_VI_MAC_CMD_VIID) & M_FW_VI_MAC_CMD_VIID)
1300
1301 #define S_FW_VI_MAC_CMD_VALID           15
1302 #define M_FW_VI_MAC_CMD_VALID           0x1
1303 #define V_FW_VI_MAC_CMD_VALID(x)        ((x) << S_FW_VI_MAC_CMD_VALID)
1304 #define G_FW_VI_MAC_CMD_VALID(x)        \
1305         (((x) >> S_FW_VI_MAC_CMD_VALID) & M_FW_VI_MAC_CMD_VALID)
1306 #define F_FW_VI_MAC_CMD_VALID   V_FW_VI_MAC_CMD_VALID(1U)
1307
1308 #define S_FW_VI_MAC_CMD_SMAC_RESULT     10
1309 #define M_FW_VI_MAC_CMD_SMAC_RESULT     0x3
1310 #define V_FW_VI_MAC_CMD_SMAC_RESULT(x)  ((x) << S_FW_VI_MAC_CMD_SMAC_RESULT)
1311 #define G_FW_VI_MAC_CMD_SMAC_RESULT(x)  \
1312         (((x) >> S_FW_VI_MAC_CMD_SMAC_RESULT) & M_FW_VI_MAC_CMD_SMAC_RESULT)
1313
1314 #define S_FW_VI_MAC_CMD_IDX     0
1315 #define M_FW_VI_MAC_CMD_IDX     0x3ff
1316 #define V_FW_VI_MAC_CMD_IDX(x)  ((x) << S_FW_VI_MAC_CMD_IDX)
1317 #define G_FW_VI_MAC_CMD_IDX(x)  \
1318         (((x) >> S_FW_VI_MAC_CMD_IDX) & M_FW_VI_MAC_CMD_IDX)
1319
1320 struct fw_vi_rxmode_cmd {
1321         __be32 op_to_viid;
1322         __be32 retval_len16;
1323         __be32 mtu_to_vlanexen;
1324         __be32 r4_lo;
1325 };
1326
1327 #define S_FW_VI_RXMODE_CMD_VIID         0
1328 #define M_FW_VI_RXMODE_CMD_VIID         0xfff
1329 #define V_FW_VI_RXMODE_CMD_VIID(x)      ((x) << S_FW_VI_RXMODE_CMD_VIID)
1330 #define G_FW_VI_RXMODE_CMD_VIID(x)      \
1331         (((x) >> S_FW_VI_RXMODE_CMD_VIID) & M_FW_VI_RXMODE_CMD_VIID)
1332
1333 #define S_FW_VI_RXMODE_CMD_MTU          16
1334 #define M_FW_VI_RXMODE_CMD_MTU          0xffff
1335 #define V_FW_VI_RXMODE_CMD_MTU(x)       ((x) << S_FW_VI_RXMODE_CMD_MTU)
1336 #define G_FW_VI_RXMODE_CMD_MTU(x)       \
1337         (((x) >> S_FW_VI_RXMODE_CMD_MTU) & M_FW_VI_RXMODE_CMD_MTU)
1338
1339 #define S_FW_VI_RXMODE_CMD_PROMISCEN    14
1340 #define M_FW_VI_RXMODE_CMD_PROMISCEN    0x3
1341 #define V_FW_VI_RXMODE_CMD_PROMISCEN(x) ((x) << S_FW_VI_RXMODE_CMD_PROMISCEN)
1342 #define G_FW_VI_RXMODE_CMD_PROMISCEN(x) \
1343         (((x) >> S_FW_VI_RXMODE_CMD_PROMISCEN) & M_FW_VI_RXMODE_CMD_PROMISCEN)
1344
1345 #define S_FW_VI_RXMODE_CMD_ALLMULTIEN           12
1346 #define M_FW_VI_RXMODE_CMD_ALLMULTIEN           0x3
1347 #define V_FW_VI_RXMODE_CMD_ALLMULTIEN(x)        \
1348         ((x) << S_FW_VI_RXMODE_CMD_ALLMULTIEN)
1349 #define G_FW_VI_RXMODE_CMD_ALLMULTIEN(x)        \
1350         (((x) >> S_FW_VI_RXMODE_CMD_ALLMULTIEN) & M_FW_VI_RXMODE_CMD_ALLMULTIEN)
1351
1352 #define S_FW_VI_RXMODE_CMD_BROADCASTEN          10
1353 #define M_FW_VI_RXMODE_CMD_BROADCASTEN          0x3
1354 #define V_FW_VI_RXMODE_CMD_BROADCASTEN(x)       \
1355         ((x) << S_FW_VI_RXMODE_CMD_BROADCASTEN)
1356 #define G_FW_VI_RXMODE_CMD_BROADCASTEN(x)       \
1357         (((x) >> S_FW_VI_RXMODE_CMD_BROADCASTEN) & \
1358          M_FW_VI_RXMODE_CMD_BROADCASTEN)
1359
1360 #define S_FW_VI_RXMODE_CMD_VLANEXEN     8
1361 #define M_FW_VI_RXMODE_CMD_VLANEXEN     0x3
1362 #define V_FW_VI_RXMODE_CMD_VLANEXEN(x)  ((x) << S_FW_VI_RXMODE_CMD_VLANEXEN)
1363 #define G_FW_VI_RXMODE_CMD_VLANEXEN(x)  \
1364         (((x) >> S_FW_VI_RXMODE_CMD_VLANEXEN) & M_FW_VI_RXMODE_CMD_VLANEXEN)
1365
1366 struct fw_vi_enable_cmd {
1367         __be32 op_to_viid;
1368         __be32 ien_to_len16;
1369         __be16 blinkdur;
1370         __be16 r3;
1371         __be32 r4;
1372 };
1373
1374 #define S_FW_VI_ENABLE_CMD_VIID         0
1375 #define M_FW_VI_ENABLE_CMD_VIID         0xfff
1376 #define V_FW_VI_ENABLE_CMD_VIID(x)      ((x) << S_FW_VI_ENABLE_CMD_VIID)
1377 #define G_FW_VI_ENABLE_CMD_VIID(x)      \
1378         (((x) >> S_FW_VI_ENABLE_CMD_VIID) & M_FW_VI_ENABLE_CMD_VIID)
1379
1380 #define S_FW_VI_ENABLE_CMD_IEN          31
1381 #define M_FW_VI_ENABLE_CMD_IEN          0x1
1382 #define V_FW_VI_ENABLE_CMD_IEN(x)       ((x) << S_FW_VI_ENABLE_CMD_IEN)
1383 #define G_FW_VI_ENABLE_CMD_IEN(x)       \
1384         (((x) >> S_FW_VI_ENABLE_CMD_IEN) & M_FW_VI_ENABLE_CMD_IEN)
1385 #define F_FW_VI_ENABLE_CMD_IEN  V_FW_VI_ENABLE_CMD_IEN(1U)
1386
1387 #define S_FW_VI_ENABLE_CMD_EEN          30
1388 #define M_FW_VI_ENABLE_CMD_EEN          0x1
1389 #define V_FW_VI_ENABLE_CMD_EEN(x)       ((x) << S_FW_VI_ENABLE_CMD_EEN)
1390 #define G_FW_VI_ENABLE_CMD_EEN(x)       \
1391         (((x) >> S_FW_VI_ENABLE_CMD_EEN) & M_FW_VI_ENABLE_CMD_EEN)
1392 #define F_FW_VI_ENABLE_CMD_EEN  V_FW_VI_ENABLE_CMD_EEN(1U)
1393
1394 #define S_FW_VI_ENABLE_CMD_DCB_INFO     28
1395 #define M_FW_VI_ENABLE_CMD_DCB_INFO     0x1
1396 #define V_FW_VI_ENABLE_CMD_DCB_INFO(x)  ((x) << S_FW_VI_ENABLE_CMD_DCB_INFO)
1397 #define G_FW_VI_ENABLE_CMD_DCB_INFO(x)  \
1398         (((x) >> S_FW_VI_ENABLE_CMD_DCB_INFO) & M_FW_VI_ENABLE_CMD_DCB_INFO)
1399 #define F_FW_VI_ENABLE_CMD_DCB_INFO     V_FW_VI_ENABLE_CMD_DCB_INFO(1U)
1400
1401 /* VI VF stats offset definitions */
1402 #define VI_VF_NUM_STATS 16
1403
1404 /* VI PF stats offset definitions */
1405 #define VI_PF_NUM_STATS 17
1406 enum fw_vi_stats_pf_index {
1407         FW_VI_PF_STAT_TX_BCAST_BYTES_IX,
1408         FW_VI_PF_STAT_TX_BCAST_FRAMES_IX,
1409         FW_VI_PF_STAT_TX_MCAST_BYTES_IX,
1410         FW_VI_PF_STAT_TX_MCAST_FRAMES_IX,
1411         FW_VI_PF_STAT_TX_UCAST_BYTES_IX,
1412         FW_VI_PF_STAT_TX_UCAST_FRAMES_IX,
1413         FW_VI_PF_STAT_TX_OFLD_BYTES_IX,
1414         FW_VI_PF_STAT_TX_OFLD_FRAMES_IX,
1415         FW_VI_PF_STAT_RX_BYTES_IX,
1416         FW_VI_PF_STAT_RX_FRAMES_IX,
1417         FW_VI_PF_STAT_RX_BCAST_BYTES_IX,
1418         FW_VI_PF_STAT_RX_BCAST_FRAMES_IX,
1419         FW_VI_PF_STAT_RX_MCAST_BYTES_IX,
1420         FW_VI_PF_STAT_RX_MCAST_FRAMES_IX,
1421         FW_VI_PF_STAT_RX_UCAST_BYTES_IX,
1422         FW_VI_PF_STAT_RX_UCAST_FRAMES_IX,
1423         FW_VI_PF_STAT_RX_ERR_FRAMES_IX
1424 };
1425
1426 struct fw_vi_stats_cmd {
1427         __be32 op_to_viid;
1428         __be32 retval_len16;
1429         union fw_vi_stats {
1430                 struct fw_vi_stats_ctl {
1431                         __be16 nstats_ix;
1432                         __be16 r6;
1433                         __be32 r7;
1434                         __be64 stat0;
1435                         __be64 stat1;
1436                         __be64 stat2;
1437                         __be64 stat3;
1438                         __be64 stat4;
1439                         __be64 stat5;
1440                 } ctl;
1441                 struct fw_vi_stats_pf {
1442                         __be64 tx_bcast_bytes;
1443                         __be64 tx_bcast_frames;
1444                         __be64 tx_mcast_bytes;
1445                         __be64 tx_mcast_frames;
1446                         __be64 tx_ucast_bytes;
1447                         __be64 tx_ucast_frames;
1448                         __be64 tx_offload_bytes;
1449                         __be64 tx_offload_frames;
1450                         __be64 rx_pf_bytes;
1451                         __be64 rx_pf_frames;
1452                         __be64 rx_bcast_bytes;
1453                         __be64 rx_bcast_frames;
1454                         __be64 rx_mcast_bytes;
1455                         __be64 rx_mcast_frames;
1456                         __be64 rx_ucast_bytes;
1457                         __be64 rx_ucast_frames;
1458                         __be64 rx_err_frames;
1459                 } pf;
1460                 struct fw_vi_stats_vf {
1461                         __be64 tx_bcast_bytes;
1462                         __be64 tx_bcast_frames;
1463                         __be64 tx_mcast_bytes;
1464                         __be64 tx_mcast_frames;
1465                         __be64 tx_ucast_bytes;
1466                         __be64 tx_ucast_frames;
1467                         __be64 tx_drop_frames;
1468                         __be64 tx_offload_bytes;
1469                         __be64 tx_offload_frames;
1470                         __be64 rx_bcast_bytes;
1471                         __be64 rx_bcast_frames;
1472                         __be64 rx_mcast_bytes;
1473                         __be64 rx_mcast_frames;
1474                         __be64 rx_ucast_bytes;
1475                         __be64 rx_ucast_frames;
1476                         __be64 rx_err_frames;
1477                 } vf;
1478         } u;
1479 };
1480
1481 #define S_FW_VI_STATS_CMD_VIID          0
1482 #define V_FW_VI_STATS_CMD_VIID(x)       ((x) << S_FW_VI_STATS_CMD_VIID)
1483
1484 #define S_FW_VI_STATS_CMD_NSTATS        12
1485 #define V_FW_VI_STATS_CMD_NSTATS(x)     ((x) << S_FW_VI_STATS_CMD_NSTATS)
1486
1487 #define S_FW_VI_STATS_CMD_IX            0
1488 #define V_FW_VI_STATS_CMD_IX(x)         ((x) << S_FW_VI_STATS_CMD_IX)
1489
1490 /* old 16-bit port capabilities bitmap */
1491 enum fw_port_cap {
1492         FW_PORT_CAP_SPEED_100M          = 0x0001,
1493         FW_PORT_CAP_SPEED_1G            = 0x0002,
1494         FW_PORT_CAP_SPEED_25G           = 0x0004,
1495         FW_PORT_CAP_SPEED_10G           = 0x0008,
1496         FW_PORT_CAP_SPEED_40G           = 0x0010,
1497         FW_PORT_CAP_SPEED_100G          = 0x0020,
1498         FW_PORT_CAP_FC_RX               = 0x0040,
1499         FW_PORT_CAP_FC_TX               = 0x0080,
1500         FW_PORT_CAP_ANEG                = 0x0100,
1501         FW_PORT_CAP_MDIX                = 0x0200,
1502         FW_PORT_CAP_MDIAUTO             = 0x0400,
1503         FW_PORT_CAP_FEC_RS              = 0x0800,
1504         FW_PORT_CAP_FEC_BASER_RS        = 0x1000,
1505         FW_PORT_CAP_FEC_RESERVED        = 0x2000,
1506         FW_PORT_CAP_802_3_PAUSE         = 0x4000,
1507         FW_PORT_CAP_802_3_ASM_DIR       = 0x8000,
1508 };
1509
1510 #define S_FW_PORT_CAP_SPEED     0
1511 #define M_FW_PORT_CAP_SPEED     0x3f
1512 #define V_FW_PORT_CAP_SPEED(x)  ((x) << S_FW_PORT_CAP_SPEED)
1513 #define G_FW_PORT_CAP_SPEED(x) \
1514         (((x) >> S_FW_PORT_CAP_SPEED) & M_FW_PORT_CAP_SPEED)
1515
1516 enum fw_port_mdi {
1517         FW_PORT_CAP_MDI_AUTO,
1518 };
1519
1520 #define S_FW_PORT_CAP_MDI 9
1521 #define M_FW_PORT_CAP_MDI 3
1522 #define V_FW_PORT_CAP_MDI(x) ((x) << S_FW_PORT_CAP_MDI)
1523 #define G_FW_PORT_CAP_MDI(x) (((x) >> S_FW_PORT_CAP_MDI) & M_FW_PORT_CAP_MDI)
1524
1525 /* new 32-bit port capabilities bitmap (fw_port_cap32_t) */
1526 #define FW_PORT_CAP32_SPEED_100M        0x00000001UL
1527 #define FW_PORT_CAP32_SPEED_1G          0x00000002UL
1528 #define FW_PORT_CAP32_SPEED_10G         0x00000004UL
1529 #define FW_PORT_CAP32_SPEED_25G         0x00000008UL
1530 #define FW_PORT_CAP32_SPEED_40G         0x00000010UL
1531 #define FW_PORT_CAP32_SPEED_50G         0x00000020UL
1532 #define FW_PORT_CAP32_SPEED_100G        0x00000040UL
1533 #define FW_PORT_CAP32_FC_RX             0x00010000UL
1534 #define FW_PORT_CAP32_FC_TX             0x00020000UL
1535 #define FW_PORT_CAP32_802_3_PAUSE       0x00040000UL
1536 #define FW_PORT_CAP32_802_3_ASM_DIR     0x00080000UL
1537 #define FW_PORT_CAP32_ANEG              0x00100000UL
1538 #define FW_PORT_CAP32_MDIX              0x00200000UL
1539 #define FW_PORT_CAP32_MDIAUTO           0x00400000UL
1540 #define FW_PORT_CAP32_FEC_RS            0x00800000UL
1541 #define FW_PORT_CAP32_FEC_BASER_RS      0x01000000UL
1542
1543 #define S_FW_PORT_CAP32_SPEED           0
1544 #define M_FW_PORT_CAP32_SPEED           0xfff
1545 #define V_FW_PORT_CAP32_SPEED(x)        ((x) << S_FW_PORT_CAP32_SPEED)
1546 #define G_FW_PORT_CAP32_SPEED(x) \
1547         (((x) >> S_FW_PORT_CAP32_SPEED) & M_FW_PORT_CAP32_SPEED)
1548
1549 enum fw_port_mdi32 {
1550         FW_PORT_CAP32_MDI_AUTO,
1551 };
1552
1553 #define S_FW_PORT_CAP32_MDI 21
1554 #define M_FW_PORT_CAP32_MDI 3
1555 #define V_FW_PORT_CAP32_MDI(x) ((x) << S_FW_PORT_CAP32_MDI)
1556 #define G_FW_PORT_CAP32_MDI(x) \
1557         (((x) >> S_FW_PORT_CAP32_MDI) & M_FW_PORT_CAP32_MDI)
1558
1559 enum fw_port_action {
1560         FW_PORT_ACTION_L1_CFG           = 0x0001,
1561         FW_PORT_ACTION_GET_PORT_INFO    = 0x0003,
1562         FW_PORT_ACTION_L1_CFG32         = 0x0009,
1563         FW_PORT_ACTION_GET_PORT_INFO32  = 0x000a,
1564 };
1565
1566 struct fw_port_cmd {
1567         __be32 op_to_portid;
1568         __be32 action_to_len16;
1569         union fw_port {
1570                 struct fw_port_l1cfg {
1571                         __be32 rcap;
1572                         __be32 r;
1573                 } l1cfg;
1574                 struct fw_port_l2cfg {
1575                         __u8   ctlbf;
1576                         __u8   ovlan3_to_ivlan0;
1577                         __be16 ivlantype;
1578                         __be16 txipg_force_pinfo;
1579                         __be16 mtu;
1580                         __be16 ovlan0mask;
1581                         __be16 ovlan0type;
1582                         __be16 ovlan1mask;
1583                         __be16 ovlan1type;
1584                         __be16 ovlan2mask;
1585                         __be16 ovlan2type;
1586                         __be16 ovlan3mask;
1587                         __be16 ovlan3type;
1588                 } l2cfg;
1589                 struct fw_port_info {
1590                         __be32 lstatus_to_modtype;
1591                         __be16 pcap;
1592                         __be16 acap;
1593                         __be16 mtu;
1594                         __u8   cbllen;
1595                         __u8   auxlinfo;
1596                         __u8   dcbxdis_pkd;
1597                         __u8   r8_lo;
1598                         __be16 lpacap;
1599                         __be64 r9;
1600                 } info;
1601                 struct fw_port_diags {
1602                         __u8   diagop;
1603                         __u8   r[3];
1604                         __be32 diagval;
1605                 } diags;
1606                 union fw_port_dcb {
1607                         struct fw_port_dcb_pgid {
1608                                 __u8   type;
1609                                 __u8   apply_pkd;
1610                                 __u8   r10_lo[2];
1611                                 __be32 pgid;
1612                                 __be64 r11;
1613                         } pgid;
1614                         struct fw_port_dcb_pgrate {
1615                                 __u8   type;
1616                                 __u8   apply_pkd;
1617                                 __u8   r10_lo[5];
1618                                 __u8   num_tcs_supported;
1619                                 __u8   pgrate[8];
1620                                 __u8   tsa[8];
1621                         } pgrate;
1622                         struct fw_port_dcb_priorate {
1623                                 __u8   type;
1624                                 __u8   apply_pkd;
1625                                 __u8   r10_lo[6];
1626                                 __u8   strict_priorate[8];
1627                         } priorate;
1628                         struct fw_port_dcb_pfc {
1629                                 __u8   type;
1630                                 __u8   pfcen;
1631                                 __u8   r10[5];
1632                                 __u8   max_pfc_tcs;
1633                                 __be64 r11;
1634                         } pfc;
1635                         struct fw_port_app_priority {
1636                                 __u8   type;
1637                                 __u8   r10[2];
1638                                 __u8   idx;
1639                                 __u8   user_prio_map;
1640                                 __u8   sel_field;
1641                                 __be16 protocolid;
1642                                 __be64 r12;
1643                         } app_priority;
1644                         struct fw_port_dcb_control {
1645                                 __u8   type;
1646                                 __u8   all_syncd_pkd;
1647                                 __be16 dcb_version_to_app_state;
1648                                 __be32 r11;
1649                                 __be64 r12;
1650                         } control;
1651                 } dcb;
1652                 struct fw_port_l1cfg32 {
1653                         __be32 rcap32;
1654                         __be32 r;
1655                 } l1cfg32;
1656                 struct fw_port_info32 {
1657                         __be32 lstatus32_to_cbllen32;
1658                         __be32 auxlinfo32_mtu32;
1659                         __be32 linkattr32;
1660                         __be32 pcaps32;
1661                         __be32 acaps32;
1662                         __be32 lpacaps32;
1663                 } info32;
1664         } u;
1665 };
1666
1667 #define S_FW_PORT_CMD_PORTID    0
1668 #define M_FW_PORT_CMD_PORTID    0xf
1669 #define V_FW_PORT_CMD_PORTID(x) ((x) << S_FW_PORT_CMD_PORTID)
1670 #define G_FW_PORT_CMD_PORTID(x) \
1671         (((x) >> S_FW_PORT_CMD_PORTID) & M_FW_PORT_CMD_PORTID)
1672
1673 #define S_FW_PORT_CMD_ACTION    16
1674 #define M_FW_PORT_CMD_ACTION    0xffff
1675 #define V_FW_PORT_CMD_ACTION(x) ((x) << S_FW_PORT_CMD_ACTION)
1676 #define G_FW_PORT_CMD_ACTION(x) \
1677         (((x) >> S_FW_PORT_CMD_ACTION) & M_FW_PORT_CMD_ACTION)
1678
1679 #define S_FW_PORT_CMD_LSTATUS           31
1680 #define M_FW_PORT_CMD_LSTATUS           0x1
1681 #define V_FW_PORT_CMD_LSTATUS(x)        ((x) << S_FW_PORT_CMD_LSTATUS)
1682 #define G_FW_PORT_CMD_LSTATUS(x)        \
1683         (((x) >> S_FW_PORT_CMD_LSTATUS) & M_FW_PORT_CMD_LSTATUS)
1684 #define F_FW_PORT_CMD_LSTATUS   V_FW_PORT_CMD_LSTATUS(1U)
1685
1686 #define S_FW_PORT_CMD_LSPEED    24
1687 #define M_FW_PORT_CMD_LSPEED    0x3f
1688 #define V_FW_PORT_CMD_LSPEED(x) ((x) << S_FW_PORT_CMD_LSPEED)
1689 #define G_FW_PORT_CMD_LSPEED(x) \
1690         (((x) >> S_FW_PORT_CMD_LSPEED) & M_FW_PORT_CMD_LSPEED)
1691
1692 #define S_FW_PORT_CMD_TXPAUSE           23
1693 #define M_FW_PORT_CMD_TXPAUSE           0x1
1694 #define V_FW_PORT_CMD_TXPAUSE(x)        ((x) << S_FW_PORT_CMD_TXPAUSE)
1695 #define G_FW_PORT_CMD_TXPAUSE(x)        \
1696         (((x) >> S_FW_PORT_CMD_TXPAUSE) & M_FW_PORT_CMD_TXPAUSE)
1697 #define F_FW_PORT_CMD_TXPAUSE   V_FW_PORT_CMD_TXPAUSE(1U)
1698
1699 #define S_FW_PORT_CMD_RXPAUSE           22
1700 #define M_FW_PORT_CMD_RXPAUSE           0x1
1701 #define V_FW_PORT_CMD_RXPAUSE(x)        ((x) << S_FW_PORT_CMD_RXPAUSE)
1702 #define G_FW_PORT_CMD_RXPAUSE(x)        \
1703         (((x) >> S_FW_PORT_CMD_RXPAUSE) & M_FW_PORT_CMD_RXPAUSE)
1704 #define F_FW_PORT_CMD_RXPAUSE   V_FW_PORT_CMD_RXPAUSE(1U)
1705
1706 #define S_FW_PORT_CMD_MDIOCAP           21
1707 #define M_FW_PORT_CMD_MDIOCAP           0x1
1708 #define V_FW_PORT_CMD_MDIOCAP(x)        ((x) << S_FW_PORT_CMD_MDIOCAP)
1709 #define G_FW_PORT_CMD_MDIOCAP(x)        \
1710         (((x) >> S_FW_PORT_CMD_MDIOCAP) & M_FW_PORT_CMD_MDIOCAP)
1711 #define F_FW_PORT_CMD_MDIOCAP   V_FW_PORT_CMD_MDIOCAP(1U)
1712
1713 #define S_FW_PORT_CMD_MDIOADDR          16
1714 #define M_FW_PORT_CMD_MDIOADDR          0x1f
1715 #define V_FW_PORT_CMD_MDIOADDR(x)       ((x) << S_FW_PORT_CMD_MDIOADDR)
1716 #define G_FW_PORT_CMD_MDIOADDR(x)       \
1717         (((x) >> S_FW_PORT_CMD_MDIOADDR) & M_FW_PORT_CMD_MDIOADDR)
1718
1719 #define S_FW_PORT_CMD_PTYPE     8
1720 #define M_FW_PORT_CMD_PTYPE     0x1f
1721 #define V_FW_PORT_CMD_PTYPE(x)  ((x) << S_FW_PORT_CMD_PTYPE)
1722 #define G_FW_PORT_CMD_PTYPE(x)  \
1723         (((x) >> S_FW_PORT_CMD_PTYPE) & M_FW_PORT_CMD_PTYPE)
1724
1725 #define S_FW_PORT_CMD_LINKDNRC          5
1726 #define M_FW_PORT_CMD_LINKDNRC          0x7
1727 #define V_FW_PORT_CMD_LINKDNRC(x)       ((x) << S_FW_PORT_CMD_LINKDNRC)
1728 #define G_FW_PORT_CMD_LINKDNRC(x)       \
1729         (((x) >> S_FW_PORT_CMD_LINKDNRC) & M_FW_PORT_CMD_LINKDNRC)
1730
1731 #define S_FW_PORT_CMD_MODTYPE           0
1732 #define M_FW_PORT_CMD_MODTYPE           0x1f
1733 #define V_FW_PORT_CMD_MODTYPE(x)        ((x) << S_FW_PORT_CMD_MODTYPE)
1734 #define G_FW_PORT_CMD_MODTYPE(x)        \
1735         (((x) >> S_FW_PORT_CMD_MODTYPE) & M_FW_PORT_CMD_MODTYPE)
1736
1737 #define S_FW_PORT_CMD_LSTATUS32                31
1738 #define M_FW_PORT_CMD_LSTATUS32                0x1
1739 #define V_FW_PORT_CMD_LSTATUS32(x)     ((x) << S_FW_PORT_CMD_LSTATUS32)
1740 #define F_FW_PORT_CMD_LSTATUS32        V_FW_PORT_CMD_LSTATUS32(1U)
1741
1742 #define S_FW_PORT_CMD_LINKDNRC32       28
1743 #define M_FW_PORT_CMD_LINKDNRC32       0x7
1744 #define G_FW_PORT_CMD_LINKDNRC32(x)    \
1745         (((x) >> S_FW_PORT_CMD_LINKDNRC32) & M_FW_PORT_CMD_LINKDNRC32)
1746
1747 #define S_FW_PORT_CMD_MDIOCAP32                26
1748 #define M_FW_PORT_CMD_MDIOCAP32                0x1
1749 #define V_FW_PORT_CMD_MDIOCAP32(x)     ((x) << S_FW_PORT_CMD_MDIOCAP32)
1750 #define F_FW_PORT_CMD_MDIOCAP32        V_FW_PORT_CMD_MDIOCAP32(1U)
1751
1752 #define S_FW_PORT_CMD_MDIOADDR32       21
1753 #define M_FW_PORT_CMD_MDIOADDR32       0x1f
1754 #define G_FW_PORT_CMD_MDIOADDR32(x)    \
1755         (((x) >> S_FW_PORT_CMD_MDIOADDR32) & M_FW_PORT_CMD_MDIOADDR32)
1756
1757 #define S_FW_PORT_CMD_PORTTYPE32        13
1758 #define M_FW_PORT_CMD_PORTTYPE32        0xff
1759 #define G_FW_PORT_CMD_PORTTYPE32(x)     \
1760         (((x) >> S_FW_PORT_CMD_PORTTYPE32) & M_FW_PORT_CMD_PORTTYPE32)
1761
1762 #define S_FW_PORT_CMD_MODTYPE32                8
1763 #define M_FW_PORT_CMD_MODTYPE32                0x1f
1764 #define G_FW_PORT_CMD_MODTYPE32(x)     \
1765         (((x) >> S_FW_PORT_CMD_MODTYPE32) & M_FW_PORT_CMD_MODTYPE32)
1766
1767 /*
1768  * These are configured into the VPD and hence tools that generate
1769  * VPD may use this enumeration.
1770  * extPHY #lanes T4_I2C extI2C BP_Eq BP_ANEG Speed
1771  *
1772  * REMEMBER:
1773  * Update the Common Code t4_hw.c:t4_get_port_type_description()
1774  * with any new Firmware Port Technology Types!
1775  */
1776 enum fw_port_type {
1777         FW_PORT_TYPE_FIBER_XFI  =  0, /* Y, 1, N, Y, N, N, 10G */
1778         FW_PORT_TYPE_FIBER_XAUI =  1, /* Y, 4, N, Y, N, N, 10G */
1779         FW_PORT_TYPE_BT_SGMII   =  2, /* Y, 1, No, No, No, No, 1G/100M */
1780         FW_PORT_TYPE_BT_XFI     =  3, /* Y, 1, No, No, No, No, 10G */
1781         FW_PORT_TYPE_BT_XAUI    =  4, /* Y, 4, No, No, No, No, 10G/1G/100M? */
1782         FW_PORT_TYPE_KX4        =  5, /* No, 4, No, No, Yes, Yes, 10G */
1783         FW_PORT_TYPE_CX4        =  6, /* No, 4, No, No, No, No, 10G */
1784         FW_PORT_TYPE_KX         =  7, /* No, 1, No, No, Yes, No, 1G */
1785         FW_PORT_TYPE_KR         =  8, /* No, 1, No, No, Yes, Yes, 10G */
1786         FW_PORT_TYPE_SFP        =  9, /* No, 1, Yes, No, No, No, 10G */
1787         FW_PORT_TYPE_BP_AP      = 10,
1788         /* No, 1, No, No, Yes, Yes, 10G, BP ANGE */
1789         FW_PORT_TYPE_BP4_AP     = 11,
1790         /* No, 4, No, No, Yes, Yes, 10G, BP ANGE */
1791         FW_PORT_TYPE_QSFP_10G   = 12, /* No, 1, Yes, No, No, No, 10G */
1792         FW_PORT_TYPE_QSA        = 13, /* No, 1, Yes, No, No, No, 10G */
1793         FW_PORT_TYPE_QSFP       = 14, /* No, 4, Yes, No, No, No, 40G */
1794         FW_PORT_TYPE_BP40_BA    = 15,
1795         /* No, 4, No, No, Yes, Yes, 40G/10G/1G, BP ANGE */
1796         FW_PORT_TYPE_KR4_100G   = 16, /* No, 4, 100G/40G/25G, Backplane */
1797         FW_PORT_TYPE_CR4_QSFP   = 17, /* No, 4, 100G/40G/25G */
1798         FW_PORT_TYPE_CR_QSFP    = 18, /* No, 1, 25G Spider cable */
1799         FW_PORT_TYPE_CR2_QSFP   = 19, /* No, 2, 50G */
1800         FW_PORT_TYPE_SFP28      = 20, /* No, 1, 25G/10G/1G */
1801         FW_PORT_TYPE_KR_SFP28   = 21, /* No, 1, 25G/10G/1G using Backplane */
1802         FW_PORT_TYPE_NONE = M_FW_PORT_CMD_PTYPE
1803 };
1804
1805 /* These are read from module's EEPROM and determined once the
1806  * module is inserted.
1807  */
1808 enum fw_port_module_type {
1809         FW_PORT_MOD_TYPE_NA             = 0x0,
1810         FW_PORT_MOD_TYPE_LR             = 0x1,
1811         FW_PORT_MOD_TYPE_SR             = 0x2,
1812         FW_PORT_MOD_TYPE_ER             = 0x3,
1813         FW_PORT_MOD_TYPE_TWINAX_PASSIVE = 0x4,
1814         FW_PORT_MOD_TYPE_TWINAX_ACTIVE  = 0x5,
1815         FW_PORT_MOD_TYPE_LRM            = 0x6,
1816         FW_PORT_MOD_TYPE_ERROR          = M_FW_PORT_CMD_MODTYPE - 3,
1817         FW_PORT_MOD_TYPE_UNKNOWN        = M_FW_PORT_CMD_MODTYPE - 2,
1818         FW_PORT_MOD_TYPE_NOTSUPPORTED   = M_FW_PORT_CMD_MODTYPE - 1,
1819         FW_PORT_MOD_TYPE_NONE           = M_FW_PORT_CMD_MODTYPE
1820 };
1821
1822 /* used by FW and tools may use this to generate VPD */
1823 enum fw_port_mod_sub_type {
1824         FW_PORT_MOD_SUB_TYPE_NA,
1825         FW_PORT_MOD_SUB_TYPE_MV88E114X  = 0x1,
1826         FW_PORT_MOD_SUB_TYPE_TN8022     = 0x2,
1827         FW_PORT_MOD_SUB_TYPE_AQ1202     = 0x3,
1828         FW_PORT_MOD_SUB_TYPE_88x3120    = 0x4,
1829         FW_PORT_MOD_SUB_TYPE_BCM84834   = 0x5,
1830         FW_PORT_MOD_SUB_TYPE_BCM5482    = 0x6,
1831         FW_PORT_MOD_SUB_TYPE_BCM84856   = 0x7,
1832         FW_PORT_MOD_SUB_TYPE_BT_VSC8634 = 0x8,
1833
1834         /*
1835          * The following will never been in the VPD.  They are TWINAX cable
1836          * lengths decoded from SFP+ module i2c PROMs.  These should almost
1837          * certainly go somewhere else ...
1838          */
1839         FW_PORT_MOD_SUB_TYPE_TWINAX_1   = 0x9,
1840         FW_PORT_MOD_SUB_TYPE_TWINAX_3   = 0xA,
1841         FW_PORT_MOD_SUB_TYPE_TWINAX_5   = 0xB,
1842         FW_PORT_MOD_SUB_TYPE_TWINAX_7   = 0xC,
1843 };
1844
1845 /* link down reason codes (3b) */
1846 enum fw_port_link_dn_rc {
1847         FW_PORT_LINK_DN_RC_NONE,
1848         FW_PORT_LINK_DN_RC_REMFLT,      /* Remote fault detected */
1849         FW_PORT_LINK_DN_ANEG_F,         /* Auto-negotiation fault */
1850         FW_PORT_LINK_DN_RESERVED3,
1851         FW_PORT_LINK_DN_OVERHEAT,       /* Port overheated */
1852         FW_PORT_LINK_DN_UNKNOWN,        /* Unable to determine reason */
1853         FW_PORT_LINK_DN_RX_LOS,         /* No RX signal detected */
1854         FW_PORT_LINK_DN_RESERVED7
1855 };
1856
1857 /* port stats */
1858 #define FW_NUM_PORT_STATS 50
1859 #define FW_NUM_PORT_TX_STATS 23
1860 #define FW_NUM_PORT_RX_STATS 27
1861
1862 enum fw_port_stats_tx_index {
1863         FW_STAT_TX_PORT_BYTES_IX,
1864         FW_STAT_TX_PORT_FRAMES_IX,
1865         FW_STAT_TX_PORT_BCAST_IX,
1866         FW_STAT_TX_PORT_MCAST_IX,
1867         FW_STAT_TX_PORT_UCAST_IX,
1868         FW_STAT_TX_PORT_ERROR_IX,
1869         FW_STAT_TX_PORT_64B_IX,
1870         FW_STAT_TX_PORT_65B_127B_IX,
1871         FW_STAT_TX_PORT_128B_255B_IX,
1872         FW_STAT_TX_PORT_256B_511B_IX,
1873         FW_STAT_TX_PORT_512B_1023B_IX,
1874         FW_STAT_TX_PORT_1024B_1518B_IX,
1875         FW_STAT_TX_PORT_1519B_MAX_IX,
1876         FW_STAT_TX_PORT_DROP_IX,
1877         FW_STAT_TX_PORT_PAUSE_IX,
1878         FW_STAT_TX_PORT_PPP0_IX,
1879         FW_STAT_TX_PORT_PPP1_IX,
1880         FW_STAT_TX_PORT_PPP2_IX,
1881         FW_STAT_TX_PORT_PPP3_IX,
1882         FW_STAT_TX_PORT_PPP4_IX,
1883         FW_STAT_TX_PORT_PPP5_IX,
1884         FW_STAT_TX_PORT_PPP6_IX,
1885         FW_STAT_TX_PORT_PPP7_IX
1886 };
1887
1888 enum fw_port_stat_rx_index {
1889         FW_STAT_RX_PORT_BYTES_IX,
1890         FW_STAT_RX_PORT_FRAMES_IX,
1891         FW_STAT_RX_PORT_BCAST_IX,
1892         FW_STAT_RX_PORT_MCAST_IX,
1893         FW_STAT_RX_PORT_UCAST_IX,
1894         FW_STAT_RX_PORT_MTU_ERROR_IX,
1895         FW_STAT_RX_PORT_MTU_CRC_ERROR_IX,
1896         FW_STAT_RX_PORT_CRC_ERROR_IX,
1897         FW_STAT_RX_PORT_LEN_ERROR_IX,
1898         FW_STAT_RX_PORT_SYM_ERROR_IX,
1899         FW_STAT_RX_PORT_64B_IX,
1900         FW_STAT_RX_PORT_65B_127B_IX,
1901         FW_STAT_RX_PORT_128B_255B_IX,
1902         FW_STAT_RX_PORT_256B_511B_IX,
1903         FW_STAT_RX_PORT_512B_1023B_IX,
1904         FW_STAT_RX_PORT_1024B_1518B_IX,
1905         FW_STAT_RX_PORT_1519B_MAX_IX,
1906         FW_STAT_RX_PORT_PAUSE_IX,
1907         FW_STAT_RX_PORT_PPP0_IX,
1908         FW_STAT_RX_PORT_PPP1_IX,
1909         FW_STAT_RX_PORT_PPP2_IX,
1910         FW_STAT_RX_PORT_PPP3_IX,
1911         FW_STAT_RX_PORT_PPP4_IX,
1912         FW_STAT_RX_PORT_PPP5_IX,
1913         FW_STAT_RX_PORT_PPP6_IX,
1914         FW_STAT_RX_PORT_PPP7_IX,
1915         FW_STAT_RX_PORT_LESS_64B_IX
1916 };
1917
1918 struct fw_port_stats_cmd {
1919         __be32 op_to_portid;
1920         __be32 retval_len16;
1921         union fw_port_stats {
1922                 struct fw_port_stats_ctl {
1923                         __u8   nstats_bg_bm;
1924                         __u8   tx_ix;
1925                         __be16 r6;
1926                         __be32 r7;
1927                         __be64 stat0;
1928                         __be64 stat1;
1929                         __be64 stat2;
1930                         __be64 stat3;
1931                         __be64 stat4;
1932                         __be64 stat5;
1933                 } ctl;
1934                 struct fw_port_stats_all {
1935                         __be64 tx_bytes;
1936                         __be64 tx_frames;
1937                         __be64 tx_bcast;
1938                         __be64 tx_mcast;
1939                         __be64 tx_ucast;
1940                         __be64 tx_error;
1941                         __be64 tx_64b;
1942                         __be64 tx_65b_127b;
1943                         __be64 tx_128b_255b;
1944                         __be64 tx_256b_511b;
1945                         __be64 tx_512b_1023b;
1946                         __be64 tx_1024b_1518b;
1947                         __be64 tx_1519b_max;
1948                         __be64 tx_drop;
1949                         __be64 tx_pause;
1950                         __be64 tx_ppp0;
1951                         __be64 tx_ppp1;
1952                         __be64 tx_ppp2;
1953                         __be64 tx_ppp3;
1954                         __be64 tx_ppp4;
1955                         __be64 tx_ppp5;
1956                         __be64 tx_ppp6;
1957                         __be64 tx_ppp7;
1958                         __be64 rx_bytes;
1959                         __be64 rx_frames;
1960                         __be64 rx_bcast;
1961                         __be64 rx_mcast;
1962                         __be64 rx_ucast;
1963                         __be64 rx_mtu_error;
1964                         __be64 rx_mtu_crc_error;
1965                         __be64 rx_crc_error;
1966                         __be64 rx_len_error;
1967                         __be64 rx_sym_error;
1968                         __be64 rx_64b;
1969                         __be64 rx_65b_127b;
1970                         __be64 rx_128b_255b;
1971                         __be64 rx_256b_511b;
1972                         __be64 rx_512b_1023b;
1973                         __be64 rx_1024b_1518b;
1974                         __be64 rx_1519b_max;
1975                         __be64 rx_pause;
1976                         __be64 rx_ppp0;
1977                         __be64 rx_ppp1;
1978                         __be64 rx_ppp2;
1979                         __be64 rx_ppp3;
1980                         __be64 rx_ppp4;
1981                         __be64 rx_ppp5;
1982                         __be64 rx_ppp6;
1983                         __be64 rx_ppp7;
1984                         __be64 rx_less_64b;
1985                         __be64 rx_bg_drop;
1986                         __be64 rx_bg_trunc;
1987                 } all;
1988         } u;
1989 };
1990
1991 struct fw_rss_ind_tbl_cmd {
1992         __be32 op_to_viid;
1993         __be32 retval_len16;
1994         __be16 niqid;
1995         __be16 startidx;
1996         __be32 r3;
1997         __be32 iq0_to_iq2;
1998         __be32 iq3_to_iq5;
1999         __be32 iq6_to_iq8;
2000         __be32 iq9_to_iq11;
2001         __be32 iq12_to_iq14;
2002         __be32 iq15_to_iq17;
2003         __be32 iq18_to_iq20;
2004         __be32 iq21_to_iq23;
2005         __be32 iq24_to_iq26;
2006         __be32 iq27_to_iq29;
2007         __be32 iq30_iq31;
2008         __be32 r15_lo;
2009 };
2010
2011 #define S_FW_RSS_IND_TBL_CMD_VIID       0
2012 #define M_FW_RSS_IND_TBL_CMD_VIID       0xfff
2013 #define V_FW_RSS_IND_TBL_CMD_VIID(x)    ((x) << S_FW_RSS_IND_TBL_CMD_VIID)
2014 #define G_FW_RSS_IND_TBL_CMD_VIID(x)    \
2015         (((x) >> S_FW_RSS_IND_TBL_CMD_VIID) & M_FW_RSS_IND_TBL_CMD_VIID)
2016
2017 #define S_FW_RSS_IND_TBL_CMD_IQ0        20
2018 #define M_FW_RSS_IND_TBL_CMD_IQ0        0x3ff
2019 #define V_FW_RSS_IND_TBL_CMD_IQ0(x)     ((x) << S_FW_RSS_IND_TBL_CMD_IQ0)
2020 #define G_FW_RSS_IND_TBL_CMD_IQ0(x)     \
2021         (((x) >> S_FW_RSS_IND_TBL_CMD_IQ0) & M_FW_RSS_IND_TBL_CMD_IQ0)
2022
2023 #define S_FW_RSS_IND_TBL_CMD_IQ1        10
2024 #define M_FW_RSS_IND_TBL_CMD_IQ1        0x3ff
2025 #define V_FW_RSS_IND_TBL_CMD_IQ1(x)     ((x) << S_FW_RSS_IND_TBL_CMD_IQ1)
2026 #define G_FW_RSS_IND_TBL_CMD_IQ1(x)     \
2027         (((x) >> S_FW_RSS_IND_TBL_CMD_IQ1) & M_FW_RSS_IND_TBL_CMD_IQ1)
2028
2029 #define S_FW_RSS_IND_TBL_CMD_IQ2        0
2030 #define M_FW_RSS_IND_TBL_CMD_IQ2        0x3ff
2031 #define V_FW_RSS_IND_TBL_CMD_IQ2(x)     ((x) << S_FW_RSS_IND_TBL_CMD_IQ2)
2032 #define G_FW_RSS_IND_TBL_CMD_IQ2(x)     \
2033         (((x) >> S_FW_RSS_IND_TBL_CMD_IQ2) & M_FW_RSS_IND_TBL_CMD_IQ2)
2034
2035 struct fw_rss_glb_config_cmd {
2036         __be32 op_to_write;
2037         __be32 retval_len16;
2038         union fw_rss_glb_config {
2039                 struct fw_rss_glb_config_manual {
2040                         __be32 mode_pkd;
2041                         __be32 r3;
2042                         __be64 r4;
2043                         __be64 r5;
2044                 } manual;
2045                 struct fw_rss_glb_config_basicvirtual {
2046                         __be32 mode_keymode;
2047                         __be32 synmapen_to_hashtoeplitz;
2048                         __be64 r8;
2049                         __be64 r9;
2050                 } basicvirtual;
2051         } u;
2052 };
2053
2054 #define S_FW_RSS_GLB_CONFIG_CMD_MODE    28
2055 #define M_FW_RSS_GLB_CONFIG_CMD_MODE    0xf
2056 #define G_FW_RSS_GLB_CONFIG_CMD_MODE(x) \
2057         (((x) >> S_FW_RSS_GLB_CONFIG_CMD_MODE) & M_FW_RSS_GLB_CONFIG_CMD_MODE)
2058
2059 #define FW_RSS_GLB_CONFIG_CMD_MODE_BASICVIRTUAL 1
2060
2061 #define S_FW_RSS_GLB_CONFIG_CMD_SYNMAPEN 8
2062 #define V_FW_RSS_GLB_CONFIG_CMD_SYNMAPEN(x) \
2063         ((x) << S_FW_RSS_GLB_CONFIG_CMD_SYNMAPEN)
2064 #define F_FW_RSS_GLB_CONFIG_CMD_SYNMAPEN V_FW_RSS_GLB_CONFIG_CMD_SYNMAPEN(1U)
2065
2066 #define S_FW_RSS_GLB_CONFIG_CMD_SYN4TUPENIPV6 7
2067 #define V_FW_RSS_GLB_CONFIG_CMD_SYN4TUPENIPV6(x) \
2068         ((x) << S_FW_RSS_GLB_CONFIG_CMD_SYN4TUPENIPV6)
2069 #define F_FW_RSS_GLB_CONFIG_CMD_SYN4TUPENIPV6 \
2070         V_FW_RSS_GLB_CONFIG_CMD_SYN4TUPENIPV6(1U)
2071
2072 #define S_FW_RSS_GLB_CONFIG_CMD_SYN2TUPENIPV6 6
2073 #define V_FW_RSS_GLB_CONFIG_CMD_SYN2TUPENIPV6(x) \
2074         ((x) << S_FW_RSS_GLB_CONFIG_CMD_SYN2TUPENIPV6)
2075 #define F_FW_RSS_GLB_CONFIG_CMD_SYN2TUPENIPV6 \
2076         V_FW_RSS_GLB_CONFIG_CMD_SYN2TUPENIPV6(1U)
2077
2078 #define S_FW_RSS_GLB_CONFIG_CMD_SYN4TUPENIPV4 5
2079 #define V_FW_RSS_GLB_CONFIG_CMD_SYN4TUPENIPV4(x) \
2080         ((x) << S_FW_RSS_GLB_CONFIG_CMD_SYN4TUPENIPV4)
2081 #define F_FW_RSS_GLB_CONFIG_CMD_SYN4TUPENIPV4 \
2082         V_FW_RSS_GLB_CONFIG_CMD_SYN4TUPENIPV4(1U)
2083
2084 #define S_FW_RSS_GLB_CONFIG_CMD_SYN2TUPENIPV4 4
2085 #define V_FW_RSS_GLB_CONFIG_CMD_SYN2TUPENIPV4(x) \
2086         ((x) << S_FW_RSS_GLB_CONFIG_CMD_SYN2TUPENIPV4)
2087 #define F_FW_RSS_GLB_CONFIG_CMD_SYN2TUPENIPV4 \
2088         V_FW_RSS_GLB_CONFIG_CMD_SYN2TUPENIPV4(1U)
2089
2090 #define S_FW_RSS_GLB_CONFIG_CMD_OFDMAPEN 3
2091 #define V_FW_RSS_GLB_CONFIG_CMD_OFDMAPEN(x) \
2092         ((x) << S_FW_RSS_GLB_CONFIG_CMD_OFDMAPEN)
2093 #define F_FW_RSS_GLB_CONFIG_CMD_OFDMAPEN V_FW_RSS_GLB_CONFIG_CMD_OFDMAPEN(1U)
2094
2095 #define S_FW_RSS_GLB_CONFIG_CMD_TNLMAPEN 2
2096 #define V_FW_RSS_GLB_CONFIG_CMD_TNLMAPEN(x) \
2097         ((x) << S_FW_RSS_GLB_CONFIG_CMD_TNLMAPEN)
2098 #define F_FW_RSS_GLB_CONFIG_CMD_TNLMAPEN V_FW_RSS_GLB_CONFIG_CMD_TNLMAPEN(1U)
2099
2100 #define S_FW_RSS_GLB_CONFIG_CMD_TNLALLLKP 1
2101 #define V_FW_RSS_GLB_CONFIG_CMD_TNLALLLKP(x) \
2102         ((x) << S_FW_RSS_GLB_CONFIG_CMD_TNLALLLKP)
2103 #define F_FW_RSS_GLB_CONFIG_CMD_TNLALLLKP \
2104         V_FW_RSS_GLB_CONFIG_CMD_TNLALLLKP(1U)
2105
2106 #define S_FW_RSS_GLB_CONFIG_CMD_HASHTOEPLITZ 0
2107 #define V_FW_RSS_GLB_CONFIG_CMD_HASHTOEPLITZ(x) \
2108         ((x) << S_FW_RSS_GLB_CONFIG_CMD_HASHTOEPLITZ)
2109 #define F_FW_RSS_GLB_CONFIG_CMD_HASHTOEPLITZ \
2110         V_FW_RSS_GLB_CONFIG_CMD_HASHTOEPLITZ(1U)
2111
2112 struct fw_rss_vi_config_cmd {
2113         __be32 op_to_viid;
2114         __be32 retval_len16;
2115         union fw_rss_vi_config {
2116                 struct fw_rss_vi_config_manual {
2117                         __be64 r3;
2118                         __be64 r4;
2119                         __be64 r5;
2120                 } manual;
2121                 struct fw_rss_vi_config_basicvirtual {
2122                         __be32 r6;
2123                         __be32 defaultq_to_udpen;
2124                         __be64 r9;
2125                         __be64 r10;
2126                 } basicvirtual;
2127         } u;
2128 };
2129
2130 #define S_FW_RSS_VI_CONFIG_CMD_VIID     0
2131 #define M_FW_RSS_VI_CONFIG_CMD_VIID     0xfff
2132 #define V_FW_RSS_VI_CONFIG_CMD_VIID(x)  ((x) << S_FW_RSS_VI_CONFIG_CMD_VIID)
2133 #define G_FW_RSS_VI_CONFIG_CMD_VIID(x)  \
2134         (((x) >> S_FW_RSS_VI_CONFIG_CMD_VIID) & M_FW_RSS_VI_CONFIG_CMD_VIID)
2135
2136 #define S_FW_RSS_VI_CONFIG_CMD_DEFAULTQ         16
2137 #define M_FW_RSS_VI_CONFIG_CMD_DEFAULTQ         0x3ff
2138 #define V_FW_RSS_VI_CONFIG_CMD_DEFAULTQ(x)      \
2139         ((x) << S_FW_RSS_VI_CONFIG_CMD_DEFAULTQ)
2140 #define G_FW_RSS_VI_CONFIG_CMD_DEFAULTQ(x)      \
2141         (((x) >> S_FW_RSS_VI_CONFIG_CMD_DEFAULTQ) & \
2142          M_FW_RSS_VI_CONFIG_CMD_DEFAULTQ)
2143
2144 #define S_FW_RSS_VI_CONFIG_CMD_IP6FOURTUPEN     4
2145 #define M_FW_RSS_VI_CONFIG_CMD_IP6FOURTUPEN     0x1
2146 #define V_FW_RSS_VI_CONFIG_CMD_IP6FOURTUPEN(x)  \
2147         ((x) << S_FW_RSS_VI_CONFIG_CMD_IP6FOURTUPEN)
2148 #define G_FW_RSS_VI_CONFIG_CMD_IP6FOURTUPEN(x)  \
2149         (((x) >> S_FW_RSS_VI_CONFIG_CMD_IP6FOURTUPEN) & \
2150          M_FW_RSS_VI_CONFIG_CMD_IP6FOURTUPEN)
2151 #define F_FW_RSS_VI_CONFIG_CMD_IP6FOURTUPEN     \
2152         V_FW_RSS_VI_CONFIG_CMD_IP6FOURTUPEN(1U)
2153
2154 #define S_FW_RSS_VI_CONFIG_CMD_IP6TWOTUPEN      3
2155 #define M_FW_RSS_VI_CONFIG_CMD_IP6TWOTUPEN      0x1
2156 #define V_FW_RSS_VI_CONFIG_CMD_IP6TWOTUPEN(x)   \
2157         ((x) << S_FW_RSS_VI_CONFIG_CMD_IP6TWOTUPEN)
2158 #define G_FW_RSS_VI_CONFIG_CMD_IP6TWOTUPEN(x)   \
2159         (((x) >> S_FW_RSS_VI_CONFIG_CMD_IP6TWOTUPEN) & \
2160          M_FW_RSS_VI_CONFIG_CMD_IP6TWOTUPEN)
2161 #define F_FW_RSS_VI_CONFIG_CMD_IP6TWOTUPEN      \
2162         V_FW_RSS_VI_CONFIG_CMD_IP6TWOTUPEN(1U)
2163
2164 #define S_FW_RSS_VI_CONFIG_CMD_IP4FOURTUPEN     2
2165 #define M_FW_RSS_VI_CONFIG_CMD_IP4FOURTUPEN     0x1
2166 #define V_FW_RSS_VI_CONFIG_CMD_IP4FOURTUPEN(x)  \
2167         ((x) << S_FW_RSS_VI_CONFIG_CMD_IP4FOURTUPEN)
2168 #define G_FW_RSS_VI_CONFIG_CMD_IP4FOURTUPEN(x)  \
2169         (((x) >> S_FW_RSS_VI_CONFIG_CMD_IP4FOURTUPEN) & \
2170          M_FW_RSS_VI_CONFIG_CMD_IP4FOURTUPEN)
2171 #define F_FW_RSS_VI_CONFIG_CMD_IP4FOURTUPEN     \
2172         V_FW_RSS_VI_CONFIG_CMD_IP4FOURTUPEN(1U)
2173
2174 #define S_FW_RSS_VI_CONFIG_CMD_IP4TWOTUPEN      1
2175 #define M_FW_RSS_VI_CONFIG_CMD_IP4TWOTUPEN      0x1
2176 #define V_FW_RSS_VI_CONFIG_CMD_IP4TWOTUPEN(x)   \
2177         ((x) << S_FW_RSS_VI_CONFIG_CMD_IP4TWOTUPEN)
2178 #define G_FW_RSS_VI_CONFIG_CMD_IP4TWOTUPEN(x)   \
2179         (((x) >> S_FW_RSS_VI_CONFIG_CMD_IP4TWOTUPEN) & \
2180          M_FW_RSS_VI_CONFIG_CMD_IP4TWOTUPEN)
2181 #define F_FW_RSS_VI_CONFIG_CMD_IP4TWOTUPEN      \
2182         V_FW_RSS_VI_CONFIG_CMD_IP4TWOTUPEN(1U)
2183
2184 #define S_FW_RSS_VI_CONFIG_CMD_UDPEN    0
2185 #define M_FW_RSS_VI_CONFIG_CMD_UDPEN    0x1
2186 #define V_FW_RSS_VI_CONFIG_CMD_UDPEN(x) ((x) << S_FW_RSS_VI_CONFIG_CMD_UDPEN)
2187 #define G_FW_RSS_VI_CONFIG_CMD_UDPEN(x) \
2188         (((x) >> S_FW_RSS_VI_CONFIG_CMD_UDPEN) & M_FW_RSS_VI_CONFIG_CMD_UDPEN)
2189 #define F_FW_RSS_VI_CONFIG_CMD_UDPEN    V_FW_RSS_VI_CONFIG_CMD_UDPEN(1U)
2190
2191 struct fw_clip_cmd {
2192         __be32 op_to_write;
2193         __be32 alloc_to_len16;
2194         __be64 ip_hi;
2195         __be64 ip_lo;
2196         __be32 r4[2];
2197 };
2198
2199 #define S_FW_CLIP_CMD_ALLOC             31
2200 #define V_FW_CLIP_CMD_ALLOC(x)          ((x) << S_FW_CLIP_CMD_ALLOC)
2201 #define F_FW_CLIP_CMD_ALLOC             V_FW_CLIP_CMD_ALLOC(1U)
2202
2203 #define S_FW_CLIP_CMD_FREE              30
2204 #define V_FW_CLIP_CMD_FREE(x)           ((x) << S_FW_CLIP_CMD_FREE)
2205 #define F_FW_CLIP_CMD_FREE              V_FW_CLIP_CMD_FREE(1U)
2206
2207 /******************************************************************************
2208  *   D E B U G   C O M M A N D s
2209  ******************************************************/
2210
2211 struct fw_debug_cmd {
2212         __be32 op_type;
2213         __be32 len16_pkd;
2214         union fw_debug {
2215                 struct fw_debug_assert {
2216                         __be32 fcid;
2217                         __be32 line;
2218                         __be32 x;
2219                         __be32 y;
2220                         __u8   filename_0_7[8];
2221                         __u8   filename_8_15[8];
2222                         __be64 r3;
2223                 } assert;
2224                 struct fw_debug_prt {
2225                         __be16 dprtstridx;
2226                         __be16 r3[3];
2227                         __be32 dprtstrparam0;
2228                         __be32 dprtstrparam1;
2229                         __be32 dprtstrparam2;
2230                         __be32 dprtstrparam3;
2231                 } prt;
2232         } u;
2233 };
2234
2235 #define S_FW_DEBUG_CMD_TYPE     0
2236 #define M_FW_DEBUG_CMD_TYPE     0xff
2237 #define V_FW_DEBUG_CMD_TYPE(x)  ((x) << S_FW_DEBUG_CMD_TYPE)
2238 #define G_FW_DEBUG_CMD_TYPE(x)  \
2239         (((x) >> S_FW_DEBUG_CMD_TYPE) & M_FW_DEBUG_CMD_TYPE)
2240
2241 /******************************************************************************
2242  *   P C I E   F W   R E G I S T E R
2243  **************************************/
2244
2245 /*
2246  * Register definitions for the PCIE_FW register which the firmware uses
2247  * to retain status across RESETs.  This register should be considered
2248  * as a READ-ONLY register for Host Software and only to be used to
2249  * track firmware initialization/error state, etc.
2250  */
2251 #define S_PCIE_FW_ERR           31
2252 #define M_PCIE_FW_ERR           0x1
2253 #define V_PCIE_FW_ERR(x)        ((x) << S_PCIE_FW_ERR)
2254 #define G_PCIE_FW_ERR(x)        (((x) >> S_PCIE_FW_ERR) & M_PCIE_FW_ERR)
2255 #define F_PCIE_FW_ERR           V_PCIE_FW_ERR(1U)
2256
2257 #define S_PCIE_FW_INIT          30
2258 #define M_PCIE_FW_INIT          0x1
2259 #define V_PCIE_FW_INIT(x)       ((x) << S_PCIE_FW_INIT)
2260 #define G_PCIE_FW_INIT(x)       (((x) >> S_PCIE_FW_INIT) & M_PCIE_FW_INIT)
2261 #define F_PCIE_FW_INIT          V_PCIE_FW_INIT(1U)
2262
2263 #define S_PCIE_FW_HALT          29
2264 #define M_PCIE_FW_HALT          0x1
2265 #define V_PCIE_FW_HALT(x)       ((x) << S_PCIE_FW_HALT)
2266 #define G_PCIE_FW_HALT(x)       (((x) >> S_PCIE_FW_HALT) & M_PCIE_FW_HALT)
2267 #define F_PCIE_FW_HALT          V_PCIE_FW_HALT(1U)
2268
2269 #define S_PCIE_FW_EVAL          24
2270 #define M_PCIE_FW_EVAL          0x7
2271 #define V_PCIE_FW_EVAL(x)       ((x) << S_PCIE_FW_EVAL)
2272 #define G_PCIE_FW_EVAL(x)       (((x) >> S_PCIE_FW_EVAL) & M_PCIE_FW_EVAL)
2273
2274 #define S_PCIE_FW_MASTER_VLD    15
2275 #define M_PCIE_FW_MASTER_VLD    0x1
2276 #define V_PCIE_FW_MASTER_VLD(x) ((x) << S_PCIE_FW_MASTER_VLD)
2277 #define G_PCIE_FW_MASTER_VLD(x) \
2278         (((x) >> S_PCIE_FW_MASTER_VLD) & M_PCIE_FW_MASTER_VLD)
2279 #define F_PCIE_FW_MASTER_VLD    V_PCIE_FW_MASTER_VLD(1U)
2280
2281 #define S_PCIE_FW_MASTER        12
2282 #define M_PCIE_FW_MASTER        0x7
2283 #define V_PCIE_FW_MASTER(x)     ((x) << S_PCIE_FW_MASTER)
2284 #define G_PCIE_FW_MASTER(x)     (((x) >> S_PCIE_FW_MASTER) & M_PCIE_FW_MASTER)
2285
2286 /******************************************************************************
2287  *   B I N A R Y   H E A D E R   F O R M A T
2288  **********************************************/
2289
2290 /*
2291  * firmware binary header format
2292  */
2293 struct fw_hdr {
2294         __u8    ver;
2295         __u8    chip;                   /* terminator chip family */
2296         __be16  len512;                 /* bin length in units of 512-bytes */
2297         __be32  fw_ver;                 /* firmware version */
2298         __be32  tp_microcode_ver;       /* tcp processor microcode version */
2299         __u8    intfver_nic;
2300         __u8    intfver_vnic;
2301         __u8    intfver_ofld;
2302         __u8    intfver_ri;
2303         __u8    intfver_iscsipdu;
2304         __u8    intfver_iscsi;
2305         __u8    intfver_fcoepdu;
2306         __u8    intfver_fcoe;
2307         __u32   reserved2;
2308         __u32   reserved3;
2309         __u32   magic;                  /* runtime or bootstrap fw */
2310         __be32  flags;
2311         __be32  reserved6[23];
2312 };
2313
2314 #define S_FW_HDR_FW_VER_MAJOR   24
2315 #define M_FW_HDR_FW_VER_MAJOR   0xff
2316 #define V_FW_HDR_FW_VER_MAJOR(x) \
2317         ((x) << S_FW_HDR_FW_VER_MAJOR)
2318 #define G_FW_HDR_FW_VER_MAJOR(x) \
2319         (((x) >> S_FW_HDR_FW_VER_MAJOR) & M_FW_HDR_FW_VER_MAJOR)
2320
2321 #define S_FW_HDR_FW_VER_MINOR   16
2322 #define M_FW_HDR_FW_VER_MINOR   0xff
2323 #define V_FW_HDR_FW_VER_MINOR(x) \
2324         ((x) << S_FW_HDR_FW_VER_MINOR)
2325 #define G_FW_HDR_FW_VER_MINOR(x) \
2326         (((x) >> S_FW_HDR_FW_VER_MINOR) & M_FW_HDR_FW_VER_MINOR)
2327
2328 #define S_FW_HDR_FW_VER_MICRO   8
2329 #define M_FW_HDR_FW_VER_MICRO   0xff
2330 #define V_FW_HDR_FW_VER_MICRO(x) \
2331         ((x) << S_FW_HDR_FW_VER_MICRO)
2332 #define G_FW_HDR_FW_VER_MICRO(x) \
2333         (((x) >> S_FW_HDR_FW_VER_MICRO) & M_FW_HDR_FW_VER_MICRO)
2334
2335 #define S_FW_HDR_FW_VER_BUILD   0
2336 #define M_FW_HDR_FW_VER_BUILD   0xff
2337 #define V_FW_HDR_FW_VER_BUILD(x) \
2338         ((x) << S_FW_HDR_FW_VER_BUILD)
2339 #define G_FW_HDR_FW_VER_BUILD(x) \
2340         (((x) >> S_FW_HDR_FW_VER_BUILD) & M_FW_HDR_FW_VER_BUILD)
2341
2342 #endif /* _T4FW_INTERFACE_H_ */