drivers/net/dpaa/dpaa_ethdev.h

   1 /* SPDX-License-Identifier: BSD-3-Clause
   2  *
   3  *   Copyright (c) 2014-2016 Freescale Semiconductor, Inc. All rights reserved.
   4  *   Copyright 2017 NXP
   5  *
   6  */
   7 #ifndef __DPAA_ETHDEV_H__
   8 #define __DPAA_ETHDEV_H__
   9
  10 /* System headers */
  11 #include <stdbool.h>
  12 #include <rte_ethdev.h>
  13
  14 #include <fsl_usd.h>
  15 #include <fsl_qman.h>
  16 #include <fsl_bman.h>
  17 #include <of.h>
  18 #include <netcfg.h>
  19
  20 #define DPAA_MBUF_HW_ANNOTATION         64
  21 #define DPAA_FD_PTA_SIZE                64
  22
  23 #if (DPAA_MBUF_HW_ANNOTATION + DPAA_FD_PTA_SIZE) > RTE_PKTMBUF_HEADROOM
  24 #error "Annotation requirement is more than RTE_PKTMBUF_HEADROOM"
  25 #endif
  26
  27 /* we will re-use the HEADROOM for annotation in RX */
  28 #define DPAA_HW_BUF_RESERVE     0
  29 #define DPAA_PACKET_LAYOUT_ALIGN        64
  30
  31 /* Alignment to use for cpu-local structs to avoid coherency problems. */
  32 #define MAX_CACHELINE                   64
  33
  34 #define DPAA_MIN_RX_BUF_SIZE 512
  35 #define DPAA_MAX_RX_PKT_LEN  10240
  36
  37 /* RX queue tail drop threshold
  38  * currently considering 32 KB packets.
  39  */
  40 #define CONG_THRESHOLD_RX_Q  (32 * 1024)
  41
  42 /*max mac filter for memac(8) including primary mac addr*/
  43 #define DPAA_MAX_MAC_FILTER (MEMAC_NUM_OF_PADDRS + 1)
  44
  45 /*Maximum number of slots available in TX ring*/
  46 #define MAX_TX_RING_SLOTS       8
  47
  48 /* PCD frame queues */
  49 #define DPAA_PCD_FQID_START             0x400
  50 #define DPAA_PCD_FQID_MULTIPLIER        0x100
  51 #define DPAA_DEFAULT_NUM_PCD_QUEUES     1
  52
  53 #define DPAA_IF_TX_PRIORITY             3
  54 #define DPAA_IF_RX_PRIORITY             4
  55 #define DPAA_IF_DEBUG_PRIORITY          7
  56
  57 #define DPAA_IF_RX_ANNOTATION_STASH     1
  58 #define DPAA_IF_RX_DATA_STASH           1
  59 #define DPAA_IF_RX_CONTEXT_STASH                0
  60
  61 /* Each "debug" FQ is represented by one of these */
  62 #define DPAA_DEBUG_FQ_RX_ERROR   0
  63 #define DPAA_DEBUG_FQ_TX_ERROR   1
  64
  65 #define DPAA_RSS_OFFLOAD_ALL ( \
  66         ETH_RSS_FRAG_IPV4 | \
  67         ETH_RSS_NONFRAG_IPV4_TCP | \
  68         ETH_RSS_NONFRAG_IPV4_UDP | \
  69         ETH_RSS_NONFRAG_IPV4_SCTP | \
  70         ETH_RSS_FRAG_IPV6 | \
  71         ETH_RSS_NONFRAG_IPV6_TCP | \
  72         ETH_RSS_NONFRAG_IPV6_UDP | \
  73         ETH_RSS_NONFRAG_IPV6_SCTP)
  74
  75 #define DPAA_TX_CKSUM_OFFLOAD_MASK (             \
  76                 PKT_TX_IP_CKSUM |                \
  77                 PKT_TX_TCP_CKSUM |               \
  78                 PKT_TX_UDP_CKSUM)
  79
  80 /* DPAA Frame descriptor macros */
  81
  82 #define DPAA_FD_CMD_FCO                 0x80000000
  83 /**< Frame queue Context Override */
  84 #define DPAA_FD_CMD_RPD                 0x40000000
  85 /**< Read Prepended Data */
  86 #define DPAA_FD_CMD_UPD                 0x20000000
  87 /**< Update Prepended Data */
  88 #define DPAA_FD_CMD_DTC                 0x10000000
  89 /**< Do IP/TCP/UDP Checksum */
  90 #define DPAA_FD_CMD_DCL4C               0x10000000
  91 /**< Didn't calculate L4 Checksum */
  92 #define DPAA_FD_CMD_CFQ                 0x00ffffff
  93 /**< Confirmation Frame Queue */
  94
  95 /* Each network interface is represented by one of these */
  96 struct dpaa_if {
  97         int valid;
  98         char *name;
  99         const struct fm_eth_port_cfg *cfg;
 100         struct qman_fq *rx_queues;
 101         struct qman_fq *tx_queues;
 102         struct qman_fq debug_queues[2];
 103         uint16_t nb_rx_queues;
 104         uint16_t nb_tx_queues;
 105         uint32_t ifid;
 106         struct fman_if *fif;
 107         struct dpaa_bp_info *bp_info;
 108         struct rte_eth_fc_conf *fc_conf;
 109 };
 110
 111 struct dpaa_if_stats {
 112         /* Rx Statistics Counter */
 113         uint64_t reoct;         /**<Rx Eth Octets Counter */
 114         uint64_t roct;          /**<Rx Octet Counters */
 115         uint64_t raln;          /**<Rx Alignment Error Counter */
 116         uint64_t rxpf;          /**<Rx valid Pause Frame */
 117         uint64_t rfrm;          /**<Rx Frame counter */
 118         uint64_t rfcs;          /**<Rx frame check seq error */
 119         uint64_t rvlan;         /**<Rx Vlan Frame Counter */
 120         uint64_t rerr;          /**<Rx Frame error */
 121         uint64_t ruca;          /**<Rx Unicast */
 122         uint64_t rmca;          /**<Rx Multicast */
 123         uint64_t rbca;          /**<Rx Broadcast */
 124         uint64_t rdrp;          /**<Rx Dropped Packet */
 125         uint64_t rpkt;          /**<Rx packet */
 126         uint64_t rund;          /**<Rx undersized packets */
 127         uint32_t res_x[14];
 128         uint64_t rovr;          /**<Rx oversized but good */
 129         uint64_t rjbr;          /**<Rx oversized with bad csum */
 130         uint64_t rfrg;          /**<Rx fragment Packet */
 131         uint64_t rcnp;          /**<Rx control packets (0x8808 */
 132         uint64_t rdrntp;        /**<Rx dropped due to FIFO overflow */
 133         uint32_t res01d0[12];
 134         /* Tx Statistics Counter */
 135         uint64_t teoct;         /**<Tx eth octets */
 136         uint64_t toct;          /**<Tx Octets */
 137         uint32_t res0210[2];
 138         uint64_t txpf;          /**<Tx valid pause frame */
 139         uint64_t tfrm;          /**<Tx frame counter */
 140         uint64_t tfcs;          /**<Tx FCS error */
 141         uint64_t tvlan;         /**<Tx Vlan Frame */
 142         uint64_t terr;          /**<Tx frame error */
 143         uint64_t tuca;          /**<Tx Unicast */
 144         uint64_t tmca;          /**<Tx Multicast */
 145         uint64_t tbca;          /**<Tx Broadcast */
 146         uint32_t res0258[2];
 147         uint64_t tpkt;          /**<Tx Packet */
 148         uint64_t tund;          /**<Tx Undersized */
 149 };
 150
 151 #endif