drivers/net/e1000/base/e1000_ich8lan.h

   1 /*******************************************************************************
   2
   3 Copyright (c) 2001-2015, Intel Corporation
   4 All rights reserved.
   5
   6 Redistribution and use in source and binary forms, with or without
   7 modification, are permitted provided that the following conditions are met:
   8
   9  1. Redistributions of source code must retain the above copyright notice,
  10     this list of conditions and the following disclaimer.
  11
  12  2. Redistributions in binary form must reproduce the above copyright
  13     notice, this list of conditions and the following disclaimer in the
  14     documentation and/or other materials provided with the distribution.
  15
  16  3. Neither the name of the Intel Corporation nor the names of its
  17     contributors may be used to endorse or promote products derived from
  18     this software without specific prior written permission.
  19
  20 THIS SOFTWARE IS PROVIDED BY THE COPYRIGHT HOLDERS AND CONTRIBUTORS "AS IS"
  21 AND ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT LIMITED TO, THE
  22 IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS FOR A PARTICULAR PURPOSE
  23 ARE DISCLAIMED. IN NO EVENT SHALL THE COPYRIGHT OWNER OR CONTRIBUTORS BE
  24 LIABLE FOR ANY DIRECT, INDIRECT, INCIDENTAL, SPECIAL, EXEMPLARY, OR
  25 CONSEQUENTIAL DAMAGES (INCLUDING, BUT NOT LIMITED TO, PROCUREMENT OF
  26 SUBSTITUTE GOODS OR SERVICES; LOSS OF USE, DATA, OR PROFITS; OR BUSINESS
  27 INTERRUPTION) HOWEVER CAUSED AND ON ANY THEORY OF LIABILITY, WHETHER IN
  28 CONTRACT, STRICT LIABILITY, OR TORT (INCLUDING NEGLIGENCE OR OTHERWISE)
  29 ARISING IN ANY WAY OUT OF THE USE OF THIS SOFTWARE, EVEN IF ADVISED OF THE
  30 POSSIBILITY OF SUCH DAMAGE.
  31
  32 ***************************************************************************/
  33
  34 #ifndef _E1000_ICH8LAN_H_
  35 #define _E1000_ICH8LAN_H_
  36
  37 #define ICH_FLASH_GFPREG                0x0000
  38 #define ICH_FLASH_HSFSTS                0x0004
  39 #define ICH_FLASH_HSFCTL                0x0006
  40 #define ICH_FLASH_FADDR                 0x0008
  41 #define ICH_FLASH_FDATA0                0x0010
  42
  43 /* Requires up to 10 seconds when MNG might be accessing part. */
  44 #define ICH_FLASH_READ_COMMAND_TIMEOUT  10000000
  45 #define ICH_FLASH_WRITE_COMMAND_TIMEOUT 10000000
  46 #define ICH_FLASH_ERASE_COMMAND_TIMEOUT 10000000
  47 #define ICH_FLASH_LINEAR_ADDR_MASK      0x00FFFFFF
  48 #define ICH_FLASH_CYCLE_REPEAT_COUNT    10
  49
  50 #define ICH_CYCLE_READ                  0
  51 #define ICH_CYCLE_WRITE                 2
  52 #define ICH_CYCLE_ERASE                 3
  53
  54 #define FLASH_GFPREG_BASE_MASK          0x1FFF
  55 #define FLASH_SECTOR_ADDR_SHIFT         12
  56
  57 #define ICH_FLASH_SEG_SIZE_256          256
  58 #define ICH_FLASH_SEG_SIZE_4K           4096
  59 #define ICH_FLASH_SEG_SIZE_8K           8192
  60 #define ICH_FLASH_SEG_SIZE_64K          65536
  61
  62 #define E1000_ICH_FWSM_RSPCIPHY 0x00000040 /* Reset PHY on PCI Reset */
  63 /* FW established a valid mode */
  64 #define E1000_ICH_FWSM_FW_VALID 0x00008000
  65 #define E1000_ICH_FWSM_PCIM2PCI 0x01000000 /* ME PCIm-to-PCI active */
  66 #define E1000_ICH_FWSM_PCIM2PCI_COUNT   2000
  67
  68 #define E1000_ICH_MNG_IAMT_MODE         0x2
  69
  70 #define E1000_FWSM_WLOCK_MAC_MASK       0x0380
  71 #define E1000_FWSM_WLOCK_MAC_SHIFT      7
  72 #if !defined(EXTERNAL_RELEASE) || defined(ULP_SUPPORT)
  73 #define E1000_FWSM_ULP_CFG_DONE         0x00000400  /* Low power cfg done */
  74 #endif /* !EXTERNAL_RELEASE || ULP_SUPPORT */
  75
  76 /* Shared Receive Address Registers */
  77 #define E1000_SHRAL_PCH_LPT(_i)         (0x05408 + ((_i) * 8))
  78 #define E1000_SHRAH_PCH_LPT(_i)         (0x0540C + ((_i) * 8))
  79
  80 #if !defined(EXTERNAL_RELEASE) || defined(ULP_SUPPORT)
  81 #define E1000_H2ME              0x05B50    /* Host to ME */
  82 #endif /* !EXTERNAL_RELEASE || ULP_SUPPORT */
  83 #if !defined(EXTERNAL_RELEASE) || defined(ULP_SUPPORT)
  84 #define E1000_H2ME_ULP          0x00000800 /* ULP Indication Bit */
  85 #define E1000_H2ME_ENFORCE_SETTINGS     0x00001000 /* Enforce Settings */
  86
  87 #endif /* !EXTERNAL_RELEASE || ULP_SUPPORT */
  88 #define ID_LED_DEFAULT_ICH8LAN  ((ID_LED_DEF1_DEF2 << 12) | \
  89                                  (ID_LED_OFF1_OFF2 <<  8) | \
  90                                  (ID_LED_OFF1_ON2  <<  4) | \
  91                                  (ID_LED_DEF1_DEF2))
  92
  93 #define E1000_ICH_NVM_SIG_WORD          0x13
  94 #define E1000_ICH_NVM_SIG_MASK          0xC000
  95 #define E1000_ICH_NVM_VALID_SIG_MASK    0xC0
  96 #define E1000_ICH_NVM_SIG_VALUE         0x80
  97
  98 #define E1000_ICH8_LAN_INIT_TIMEOUT     1500
  99
 100 #if !defined(EXTERNAL_RELEASE) || defined(ULP_SUPPORT)
 101 /* FEXT register bit definition */
 102 #define E1000_FEXT_PHY_CABLE_DISCONNECTED       0x00000004
 103
 104 #endif /* !EXTERNAL_RELEASE || ULP_SUPPORT */
 105 #define E1000_FEXTNVM_SW_CONFIG         1
 106 #define E1000_FEXTNVM_SW_CONFIG_ICH8M   (1 << 27) /* different on ICH8M */
 107
 108 #define E1000_FEXTNVM3_PHY_CFG_COUNTER_MASK     0x0C000000
 109 #define E1000_FEXTNVM3_PHY_CFG_COUNTER_50MSEC   0x08000000
 110
 111 #define E1000_FEXTNVM4_BEACON_DURATION_MASK     0x7
 112 #define E1000_FEXTNVM4_BEACON_DURATION_8USEC    0x7
 113 #define E1000_FEXTNVM4_BEACON_DURATION_16USEC   0x3
 114
 115 #define E1000_FEXTNVM6_REQ_PLL_CLK      0x00000100
 116 #define E1000_FEXTNVM6_ENABLE_K1_ENTRY_CONDITION        0x00000200
 117 #define E1000_FEXTNVM6_K1_OFF_ENABLE    0x80000000
 118 /* bit for disabling packet buffer read */
 119 #define E1000_FEXTNVM7_DISABLE_PB_READ  0x00040000
 120 #define E1000_FEXTNVM7_SIDE_CLK_UNGATE  0x00000004
 121 #if !defined(EXTERNAL_RELEASE) || defined(ULP_SUPPORT)
 122 #define E1000_FEXTNVM7_DISABLE_SMB_PERST        0x00000020
 123 #endif /* !EXTERNAL_RELEASE || ULP_SUPPORT */
 124 #define E1000_FEXTNVM9_IOSFSB_CLKGATE_DIS       0x00000800
 125 #define E1000_FEXTNVM9_IOSFSB_CLKREQ_DIS        0x00001000
 126 #define E1000_FEXTNVM11_DISABLE_PB_READ         0x00000200
 127 #define E1000_FEXTNVM11_DISABLE_MULR_FIX        0x00002000
 128
 129 /* bit24: RXDCTL thresholds granularity: 0 - cache lines, 1 - descriptors */
 130 #define E1000_RXDCTL_THRESH_UNIT_DESC   0x01000000
 131
 132 #define NVM_SIZE_MULTIPLIER 4096  /*multiplier for NVMS field*/
 133 #define E1000_FLASH_BASE_ADDR 0xE000 /*offset of NVM access regs*/
 134 #define E1000_CTRL_EXT_NVMVS 0x3 /*NVM valid sector */
 135 #define E1000_TARC0_CB_MULTIQ_3_REQ     (1 << 28 | 1 << 29)
 136 #define E1000_TARC0_CB_MULTIQ_2_REQ     (1 << 29)
 137 #define PCIE_ICH8_SNOOP_ALL     PCIE_NO_SNOOP_ALL
 138
 139 #define E1000_ICH_RAR_ENTRIES   7
 140 #define E1000_PCH2_RAR_ENTRIES  5 /* RAR[0], SHRA[0-3] */
 141 #define E1000_PCH_LPT_RAR_ENTRIES       12 /* RAR[0], SHRA[0-10] */
 142
 143 #define PHY_PAGE_SHIFT          5
 144 #define PHY_REG(page, reg)      (((page) << PHY_PAGE_SHIFT) | \
 145                                  ((reg) & MAX_PHY_REG_ADDRESS))
 146 #define IGP3_KMRN_DIAG  PHY_REG(770, 19) /* KMRN Diagnostic */
 147 #define IGP3_VR_CTRL    PHY_REG(776, 18) /* Voltage Regulator Control */
 148
 149 #define IGP3_KMRN_DIAG_PCS_LOCK_LOSS            0x0002
 150 #define IGP3_VR_CTRL_DEV_POWERDOWN_MODE_MASK    0x0300
 151 #define IGP3_VR_CTRL_MODE_SHUTDOWN              0x0200
 152
 153 /* PHY Wakeup Registers and defines */
 154 #define BM_PORT_GEN_CFG         PHY_REG(BM_PORT_CTRL_PAGE, 17)
 155 #define BM_RCTL                 PHY_REG(BM_WUC_PAGE, 0)
 156 #define BM_WUC                  PHY_REG(BM_WUC_PAGE, 1)
 157 #define BM_WUFC                 PHY_REG(BM_WUC_PAGE, 2)
 158 #define BM_WUS                  PHY_REG(BM_WUC_PAGE, 3)
 159 #define BM_RAR_L(_i)            (BM_PHY_REG(BM_WUC_PAGE, 16 + ((_i) << 2)))
 160 #define BM_RAR_M(_i)            (BM_PHY_REG(BM_WUC_PAGE, 17 + ((_i) << 2)))
 161 #define BM_RAR_H(_i)            (BM_PHY_REG(BM_WUC_PAGE, 18 + ((_i) << 2)))
 162 #define BM_RAR_CTRL(_i)         (BM_PHY_REG(BM_WUC_PAGE, 19 + ((_i) << 2)))
 163 #define BM_MTA(_i)              (BM_PHY_REG(BM_WUC_PAGE, 128 + ((_i) << 1)))
 164
 165 #define BM_RCTL_UPE             0x0001 /* Unicast Promiscuous Mode */
 166 #define BM_RCTL_MPE             0x0002 /* Multicast Promiscuous Mode */
 167 #define BM_RCTL_MO_SHIFT        3      /* Multicast Offset Shift */
 168 #define BM_RCTL_MO_MASK         (3 << 3) /* Multicast Offset Mask */
 169 #define BM_RCTL_BAM             0x0020 /* Broadcast Accept Mode */
 170 #define BM_RCTL_PMCF            0x0040 /* Pass MAC Control Frames */
 171 #define BM_RCTL_RFCE            0x0080 /* Rx Flow Control Enable */
 172
 173 #define HV_LED_CONFIG           PHY_REG(768, 30) /* LED Configuration */
 174 #define HV_MUX_DATA_CTRL        PHY_REG(776, 16)
 175 #define HV_MUX_DATA_CTRL_GEN_TO_MAC     0x0400
 176 #define HV_MUX_DATA_CTRL_FORCE_SPEED    0x0004
 177 #define HV_STATS_PAGE   778
 178 /* Half-duplex collision counts */
 179 #define HV_SCC_UPPER    PHY_REG(HV_STATS_PAGE, 16) /* Single Collision */
 180 #define HV_SCC_LOWER    PHY_REG(HV_STATS_PAGE, 17)
 181 #define HV_ECOL_UPPER   PHY_REG(HV_STATS_PAGE, 18) /* Excessive Coll. */
 182 #define HV_ECOL_LOWER   PHY_REG(HV_STATS_PAGE, 19)
 183 #define HV_MCC_UPPER    PHY_REG(HV_STATS_PAGE, 20) /* Multiple Collision */
 184 #define HV_MCC_LOWER    PHY_REG(HV_STATS_PAGE, 21)
 185 #define HV_LATECOL_UPPER PHY_REG(HV_STATS_PAGE, 23) /* Late Collision */
 186 #define HV_LATECOL_LOWER PHY_REG(HV_STATS_PAGE, 24)
 187 #define HV_COLC_UPPER   PHY_REG(HV_STATS_PAGE, 25) /* Collision */
 188 #define HV_COLC_LOWER   PHY_REG(HV_STATS_PAGE, 26)
 189 #define HV_DC_UPPER     PHY_REG(HV_STATS_PAGE, 27) /* Defer Count */
 190 #define HV_DC_LOWER     PHY_REG(HV_STATS_PAGE, 28)
 191 #define HV_TNCRS_UPPER  PHY_REG(HV_STATS_PAGE, 29) /* Tx with no CRS */
 192 #define HV_TNCRS_LOWER  PHY_REG(HV_STATS_PAGE, 30)
 193
 194 #define E1000_FCRTV_PCH 0x05F40 /* PCH Flow Control Refresh Timer Value */
 195
 196 #define E1000_NVM_K1_CONFIG     0x1B /* NVM K1 Config Word */
 197 #define E1000_NVM_K1_ENABLE     0x1  /* NVM Enable K1 bit */
 198 #define K1_ENTRY_LATENCY        0
 199 #define K1_MIN_TIME             1
 200
 201 /* SMBus Control Phy Register */
 202 #define CV_SMB_CTRL             PHY_REG(769, 23)
 203 #define CV_SMB_CTRL_FORCE_SMBUS 0x0001
 204
 205 #if !defined(EXTERNAL_RELEASE) || defined(ULP_SUPPORT)
 206 /* I218 Ultra Low Power Configuration 1 Register */
 207 #define I218_ULP_CONFIG1                PHY_REG(779, 16)
 208 #define I218_ULP_CONFIG1_START          0x0001 /* Start auto ULP config */
 209 #define I218_ULP_CONFIG1_IND            0x0004 /* Pwr up from ULP indication */
 210 #define I218_ULP_CONFIG1_STICKY_ULP     0x0010 /* Set sticky ULP mode */
 211 #define I218_ULP_CONFIG1_INBAND_EXIT    0x0020 /* Inband on ULP exit */
 212 #define I218_ULP_CONFIG1_WOL_HOST       0x0040 /* WoL Host on ULP exit */
 213 #define I218_ULP_CONFIG1_RESET_TO_SMBUS 0x0100 /* Reset to SMBus mode */
 214 /* enable ULP even if when phy powered down via lanphypc */
 215 #define I218_ULP_CONFIG1_EN_ULP_LANPHYPC        0x0400
 216 /* disable clear of sticky ULP on PERST */
 217 #define I218_ULP_CONFIG1_DIS_CLR_STICKY_ON_PERST        0x0800
 218 #define I218_ULP_CONFIG1_DISABLE_SMB_PERST      0x1000 /* Disable on PERST# */
 219
 220 #endif /* !EXTERNAL_RELEASE || ULP_SUPPORT */
 221 /* SMBus Address Phy Register */
 222 #define HV_SMB_ADDR             PHY_REG(768, 26)
 223 #define HV_SMB_ADDR_MASK        0x007F
 224 #define HV_SMB_ADDR_PEC_EN      0x0200
 225 #define HV_SMB_ADDR_VALID       0x0080
 226 #define HV_SMB_ADDR_FREQ_MASK           0x1100
 227 #define HV_SMB_ADDR_FREQ_LOW_SHIFT      8
 228 #define HV_SMB_ADDR_FREQ_HIGH_SHIFT     12
 229
 230 /* Strapping Option Register - RO */
 231 #define E1000_STRAP                     0x0000C
 232 #define E1000_STRAP_SMBUS_ADDRESS_MASK  0x00FE0000
 233 #define E1000_STRAP_SMBUS_ADDRESS_SHIFT 17
 234 #define E1000_STRAP_SMT_FREQ_MASK       0x00003000
 235 #define E1000_STRAP_SMT_FREQ_SHIFT      12
 236
 237 /* OEM Bits Phy Register */
 238 #define HV_OEM_BITS             PHY_REG(768, 25)
 239 #define HV_OEM_BITS_LPLU        0x0004 /* Low Power Link Up */
 240 #define HV_OEM_BITS_GBE_DIS     0x0040 /* Gigabit Disable */
 241 #define HV_OEM_BITS_RESTART_AN  0x0400 /* Restart Auto-negotiation */
 242
 243 /* KMRN Mode Control */
 244 #define HV_KMRN_MODE_CTRL       PHY_REG(769, 16)
 245 #define HV_KMRN_MDIO_SLOW       0x0400
 246
 247 /* KMRN FIFO Control and Status */
 248 #define HV_KMRN_FIFO_CTRLSTA                    PHY_REG(770, 16)
 249 #define HV_KMRN_FIFO_CTRLSTA_PREAMBLE_MASK      0x7000
 250 #define HV_KMRN_FIFO_CTRLSTA_PREAMBLE_SHIFT     12
 251
 252 /* PHY Power Management Control */
 253 #define HV_PM_CTRL              PHY_REG(770, 17)
 254 #define HV_PM_CTRL_K1_CLK_REQ           0x200
 255 #define HV_PM_CTRL_K1_ENABLE            0x4000
 256
 257 #define I217_PLL_CLOCK_GATE_REG PHY_REG(772, 28)
 258 #define I217_PLL_CLOCK_GATE_MASK        0x07FF
 259
 260 #define SW_FLAG_TIMEOUT         1000 /* SW Semaphore flag timeout in ms */
 261
 262 /* Inband Control */
 263 #define I217_INBAND_CTRL                                PHY_REG(770, 18)
 264 #define I217_INBAND_CTRL_LINK_STAT_TX_TIMEOUT_MASK      0x3F00
 265 #define I217_INBAND_CTRL_LINK_STAT_TX_TIMEOUT_SHIFT     8
 266
 267 /* Low Power Idle GPIO Control */
 268 #define I217_LPI_GPIO_CTRL                      PHY_REG(772, 18)
 269 #define I217_LPI_GPIO_CTRL_AUTO_EN_LPI          0x0800
 270
 271 /* PHY Low Power Idle Control */
 272 #define I82579_LPI_CTRL                         PHY_REG(772, 20)
 273 #define I82579_LPI_CTRL_100_ENABLE              0x2000
 274 #define I82579_LPI_CTRL_1000_ENABLE             0x4000
 275 #define I82579_LPI_CTRL_ENABLE_MASK             0x6000
 276
 277 /* 82579 DFT Control */
 278 #define I82579_DFT_CTRL                 PHY_REG(769, 20)
 279 #define I82579_DFT_CTRL_GATE_PHY_RESET  0x0040 /* Gate PHY Reset on MAC Reset */
 280
 281 /* Extended Management Interface (EMI) Registers */
 282 #define I82579_EMI_ADDR         0x10
 283 #define I82579_EMI_DATA         0x11
 284 #define I82579_LPI_UPDATE_TIMER 0x4805 /* in 40ns units + 40 ns base value */
 285 #define I82579_MSE_THRESHOLD    0x084F /* 82579 Mean Square Error Threshold */
 286 #define I82577_MSE_THRESHOLD    0x0887 /* 82577 Mean Square Error Threshold */
 287 #define I82579_MSE_LINK_DOWN    0x2411 /* MSE count before dropping link */
 288 #define I82579_RX_CONFIG                0x3412 /* Receive configuration */
 289 #define I82579_LPI_PLL_SHUT             0x4412 /* LPI PLL Shut Enable */
 290 #define I82579_EEE_PCS_STATUS           0x182E  /* IEEE MMD Register 3.1 >> 8 */
 291 #define I82579_EEE_CAPABILITY           0x0410 /* IEEE MMD Register 3.20 */
 292 #define I82579_EEE_ADVERTISEMENT        0x040E /* IEEE MMD Register 7.60 */
 293 #define I82579_EEE_LP_ABILITY           0x040F /* IEEE MMD Register 7.61 */
 294 #define I82579_EEE_100_SUPPORTED        (1 << 1) /* 100BaseTx EEE */
 295 #define I82579_EEE_1000_SUPPORTED       (1 << 2) /* 1000BaseTx EEE */
 296 #define I82579_LPI_100_PLL_SHUT (1 << 2) /* 100M LPI PLL Shut Enabled */
 297 #define I217_EEE_PCS_STATUS     0x9401   /* IEEE MMD Register 3.1 */
 298 #define I217_EEE_CAPABILITY     0x8000   /* IEEE MMD Register 3.20 */
 299 #define I217_EEE_ADVERTISEMENT  0x8001   /* IEEE MMD Register 7.60 */
 300 #define I217_EEE_LP_ABILITY     0x8002   /* IEEE MMD Register 7.61 */
 301 #define I217_RX_CONFIG          0xB20C /* Receive configuration */
 302
 303 #define E1000_EEE_RX_LPI_RCVD   0x0400  /* Tx LP idle received */
 304 #define E1000_EEE_TX_LPI_RCVD   0x0800  /* Rx LP idle received */
 305
 306 /* Intel Rapid Start Technology Support */
 307 #define I217_PROXY_CTRL         BM_PHY_REG(BM_WUC_PAGE, 70)
 308 #define I217_PROXY_CTRL_AUTO_DISABLE    0x0080
 309 #define I217_SxCTRL                     PHY_REG(BM_PORT_CTRL_PAGE, 28)
 310 #define I217_SxCTRL_ENABLE_LPI_RESET    0x1000
 311 #define I217_CGFREG                     PHY_REG(772, 29)
 312 #define I217_CGFREG_ENABLE_MTA_RESET    0x0002
 313 #define I217_MEMPWR                     PHY_REG(772, 26)
 314 #define I217_MEMPWR_DISABLE_SMB_RELEASE 0x0010
 315
 316 /* Receive Address Initial CRC Calculation */
 317 #define E1000_PCH_RAICC(_n)     (0x05F50 + ((_n) * 4))
 318
 319 #if defined(QV_RELEASE) || !defined(NO_PCH_LPT_B0_SUPPORT)
 320 #define E1000_PCI_REVISION_ID_REG       0x08
 321 #endif /* defined(QV_RELEASE) || !defined(NO_PCH_LPT_B0_SUPPORT) */
 322 void e1000_set_kmrn_lock_loss_workaround_ich8lan(struct e1000_hw *hw,
 323                                                  bool state);
 324 void e1000_igp3_phy_powerdown_workaround_ich8lan(struct e1000_hw *hw);
 325 void e1000_gig_downshift_workaround_ich8lan(struct e1000_hw *hw);
 326 void e1000_suspend_workarounds_ich8lan(struct e1000_hw *hw);
 327 u32 e1000_resume_workarounds_pchlan(struct e1000_hw *hw);
 328 s32 e1000_configure_k1_ich8lan(struct e1000_hw *hw, bool k1_enable);
 329 s32 e1000_configure_k0s_lpt(struct e1000_hw *hw, u8 entry_latency, u8 min_time);
 330 void e1000_copy_rx_addrs_to_phy_ich8lan(struct e1000_hw *hw);
 331 s32 e1000_lv_jumbo_workaround_ich8lan(struct e1000_hw *hw, bool enable);
 332 s32 e1000_read_emi_reg_locked(struct e1000_hw *hw, u16 addr, u16 *data);
 333 s32 e1000_write_emi_reg_locked(struct e1000_hw *hw, u16 addr, u16 data);
 334 s32 e1000_set_eee_pchlan(struct e1000_hw *hw);
 335 #ifdef ULP_SUPPORT
 336 s32 e1000_enable_ulp_lpt_lp(struct e1000_hw *hw, bool to_sx);
 337 s32 e1000_disable_ulp_lpt_lp(struct e1000_hw *hw, bool force);
 338 #endif /* ULP_SUPPORT */
 339 #endif /* _E1000_ICH8LAN_H_ */
 340 void e1000_demote_ltr(struct e1000_hw *hw, bool demote, bool link);