drivers/net/ena/ena_ethdev.h

   1 /* SPDX-License-Identifier: BSD-3-Clause
   2  * Copyright (c) 2015-2020 Amazon.com, Inc. or its affiliates.
   3  * All rights reserved.
   4  */
   5
   6 #ifndef _ENA_ETHDEV_H_
   7 #define _ENA_ETHDEV_H_
   8
   9 #include <rte_cycles.h>
  10 #include <rte_pci.h>
  11 #include <rte_bus_pci.h>
  12 #include <rte_timer.h>
  13
  14 #include "ena_com.h"
  15
  16 #define ENA_REGS_BAR    0
  17 #define ENA_MEM_BAR     2
  18
  19 #define ENA_MAX_NUM_QUEUES      128
  20 #define ENA_MIN_FRAME_LEN       64
  21 #define ENA_NAME_MAX_LEN        20
  22 #define ENA_PKT_MAX_BUFS        17
  23 #define ENA_RX_BUF_MIN_SIZE     1400
  24 #define ENA_DEFAULT_RING_SIZE   1024
  25
  26 #define ENA_MIN_MTU             128
  27
  28 #define ENA_MMIO_DISABLE_REG_READ       BIT(0)
  29
  30 #define ENA_WD_TIMEOUT_SEC      3
  31 #define ENA_DEVICE_KALIVE_TIMEOUT (ENA_WD_TIMEOUT_SEC * rte_get_timer_hz())
  32
  33 /* While processing submitted and completed descriptors (rx and tx path
  34  * respectively) in a loop it is desired to:
  35  *  - perform batch submissions while populating sumbissmion queue
  36  *  - avoid blocking transmission of other packets during cleanup phase
  37  * Hence the utilization ratio of 1/8 of a queue size or max value if the size
  38  * of the ring is very big - like 8k Rx rings.
  39  */
  40 #define ENA_REFILL_THRESH_DIVIDER      8
  41 #define ENA_REFILL_THRESH_PACKET       256
  42
  43 struct ena_adapter;
  44
  45 enum ena_ring_type {
  46         ENA_RING_TYPE_RX = 1,
  47         ENA_RING_TYPE_TX = 2,
  48 };
  49
  50 struct ena_tx_buffer {
  51         struct rte_mbuf *mbuf;
  52         unsigned int tx_descs;
  53         unsigned int num_of_bufs;
  54         struct ena_com_buf bufs[ENA_PKT_MAX_BUFS];
  55 };
  56
  57 /* Rx buffer holds only pointer to the mbuf - may be expanded in the future */
  58 struct ena_rx_buffer {
  59         struct rte_mbuf *mbuf;
  60         struct ena_com_buf ena_buf;
  61 };
  62
  63 struct ena_calc_queue_size_ctx {
  64         struct ena_com_dev_get_features_ctx *get_feat_ctx;
  65         struct ena_com_dev *ena_dev;
  66         u32 max_rx_queue_size;
  67         u32 max_tx_queue_size;
  68         u16 max_tx_sgl_size;
  69         u16 max_rx_sgl_size;
  70 };
  71
  72 struct ena_stats_tx {
  73         u64 cnt;
  74         u64 bytes;
  75         u64 prepare_ctx_err;
  76         u64 linearize;
  77         u64 linearize_failed;
  78         u64 tx_poll;
  79         u64 doorbells;
  80         u64 bad_req_id;
  81         u64 available_desc;
  82 };
  83
  84 struct ena_stats_rx {
  85         u64 cnt;
  86         u64 bytes;
  87         u64 refill_partial;
  88         u64 bad_csum;
  89         u64 mbuf_alloc_fail;
  90         u64 bad_desc_num;
  91         u64 bad_req_id;
  92 };
  93
  94 struct ena_ring {
  95         u16 next_to_use;
  96         u16 next_to_clean;
  97
  98         enum ena_ring_type type;
  99         enum ena_admin_placement_policy_type tx_mem_queue_type;
 100         /* Holds the empty requests for TX/RX OOO completions */
 101         union {
 102                 uint16_t *empty_tx_reqs;
 103                 uint16_t *empty_rx_reqs;
 104         };
 105
 106         union {
 107                 struct ena_tx_buffer *tx_buffer_info; /* contex of tx packet */
 108                 struct ena_rx_buffer *rx_buffer_info; /* contex of rx packet */
 109         };
 110         struct rte_mbuf **rx_refill_buffer;
 111         unsigned int ring_size; /* number of tx/rx_buffer_info's entries */
 112
 113         struct ena_com_io_cq *ena_com_io_cq;
 114         struct ena_com_io_sq *ena_com_io_sq;
 115
 116         struct ena_com_rx_buf_info ena_bufs[ENA_PKT_MAX_BUFS]
 117                                                 __rte_cache_aligned;
 118
 119         struct rte_mempool *mb_pool;
 120         unsigned int port_id;
 121         unsigned int id;
 122         /* Max length PMD can push to device for LLQ */
 123         uint8_t tx_max_header_size;
 124         int configured;
 125
 126         uint8_t *push_buf_intermediate_buf;
 127
 128         struct ena_adapter *adapter;
 129         uint64_t offloads;
 130         u16 sgl_size;
 131
 132         bool disable_meta_caching;
 133
 134         union {
 135                 struct ena_stats_rx rx_stats;
 136                 struct ena_stats_tx tx_stats;
 137         };
 138
 139         unsigned int numa_socket_id;
 140 } __rte_cache_aligned;
 141
 142 enum ena_adapter_state {
 143         ENA_ADAPTER_STATE_FREE    = 0,
 144         ENA_ADAPTER_STATE_INIT    = 1,
 145         ENA_ADAPTER_STATE_RUNNING = 2,
 146         ENA_ADAPTER_STATE_STOPPED = 3,
 147         ENA_ADAPTER_STATE_CONFIG  = 4,
 148         ENA_ADAPTER_STATE_CLOSED  = 5,
 149 };
 150
 151 struct ena_driver_stats {
 152         rte_atomic64_t ierrors;
 153         rte_atomic64_t oerrors;
 154         rte_atomic64_t rx_nombuf;
 155         u64 rx_drops;
 156 };
 157
 158 struct ena_stats_dev {
 159         u64 wd_expired;
 160         u64 dev_start;
 161         u64 dev_stop;
 162         /*
 163          * Tx drops cannot be reported as the driver statistic, because DPDK
 164          * rte_eth_stats structure isn't providing appropriate field for that.
 165          * As a workaround it is being published as an extended statistic.
 166          */
 167         u64 tx_drops;
 168 };
 169
 170 struct ena_offloads {
 171         bool tso4_supported;
 172         bool tx_csum_supported;
 173         bool rx_csum_supported;
 174 };
 175
 176 /* board specific private data structure */
 177 struct ena_adapter {
 178         /* OS defined structs */
 179         struct rte_pci_device *pdev;
 180         struct rte_eth_dev_data *rte_eth_dev_data;
 181         struct rte_eth_dev *rte_dev;
 182
 183         struct ena_com_dev ena_dev __rte_cache_aligned;
 184
 185         /* TX */
 186         struct ena_ring tx_ring[ENA_MAX_NUM_QUEUES] __rte_cache_aligned;
 187         u32 max_tx_ring_size;
 188         u16 max_tx_sgl_size;
 189
 190         /* RX */
 191         struct ena_ring rx_ring[ENA_MAX_NUM_QUEUES] __rte_cache_aligned;
 192         u32 max_rx_ring_size;
 193         u16 max_rx_sgl_size;
 194
 195         u32 max_num_io_queues;
 196         u16 max_mtu;
 197         struct ena_offloads offloads;
 198
 199         int id_number;
 200         char name[ENA_NAME_MAX_LEN];
 201         u8 mac_addr[RTE_ETHER_ADDR_LEN];
 202
 203         void *regs;
 204         void *dev_mem_base;
 205
 206         struct ena_driver_stats *drv_stats;
 207         enum ena_adapter_state state;
 208
 209         uint64_t tx_supported_offloads;
 210         uint64_t tx_selected_offloads;
 211         uint64_t rx_supported_offloads;
 212         uint64_t rx_selected_offloads;
 213
 214         bool link_status;
 215
 216         enum ena_regs_reset_reason_types reset_reason;
 217
 218         struct rte_timer timer_wd;
 219         uint64_t timestamp_wd;
 220         uint64_t keep_alive_timeout;
 221
 222         struct ena_stats_dev dev_stats;
 223
 224         bool trigger_reset;
 225
 226         bool wd_state;
 227
 228         bool use_large_llq_hdr;
 229 };
 230
 231 #endif /* _ENA_ETHDEV_H_ */