drivers/net/enetc/base/enetc_hw.h

   1 /* SPDX-License-Identifier: BSD-3-Clause
   2  * Copyright 2018-2019 NXP
   3  */
   4
   5 #ifndef _ENETC_HW_H_
   6 #define _ENETC_HW_H_
   7 #include <rte_io.h>
   8
   9 #define BIT(x)          ((uint64_t)1 << ((x)))
  10
  11 /* ENETC device IDs */
  12 #define ENETC_DEV_ID_VF         0xef00
  13 #define ENETC_DEV_ID            0xe100
  14
  15 /* ENETC register block BAR */
  16 #define ENETC_BAR_REGS                  0x0
  17
  18 /* SI regs, offset: 0h */
  19 #define ENETC_SIMR                      0x0
  20 #define ENETC_SIMR_EN                   BIT(31)
  21
  22 #define ENETC_SIPMAR0                   0x80
  23 #define ENETC_SIPMAR1                   0x84
  24
  25 #define ENETC_SICAPR0                   0x900
  26 #define ENETC_SICAPR1                   0x904
  27
  28 #define ENETC_SIMSITRV(n)               (0xB00 + (n) * 0x4)
  29 #define ENETC_SIMSIRRV(n)               (0xB80 + (n) * 0x4)
  30
  31 #define ENETC_SICCAPR                   0x1200
  32
  33 /* enum for BD type */
  34 enum enetc_bdr_type {TX, RX};
  35
  36 #define ENETC_BDR(type, n, off)         (0x8000 + (type) * 0x100 + (n) * 0x200 \
  37                                                         + (off))
  38 /* RX BDR reg offsets */
  39 #define ENETC_RBMR              0x0 /* RX BDR mode register*/
  40 #define ENETC_RBMR_EN           BIT(31)
  41
  42 #define ENETC_RBSR              0x4  /* Rx BDR status register*/
  43 #define ENETC_RBBSR             0x8  /* Rx BDR buffer size register*/
  44 #define ENETC_RBCIR             0xc  /* Rx BDR consumer index register*/
  45 #define ENETC_RBBAR0            0x10 /* Rx BDR base address register 0 */
  46 #define ENETC_RBBAR1            0x14 /* Rx BDR base address register 1*/
  47 #define ENETC_RBPIR             0x18 /* Rx BDR producer index register*/
  48 #define ENETC_RBLENR            0x20 /* Rx BDR length register*/
  49 #define ENETC_RBIER             0xa0 /* Rx BDR interrupt enable register*/
  50 #define ENETC_RBIER_RXTIE       BIT(0)
  51 #define ENETC_RBIDR             0xa4 /* Rx BDR interrupt detect register*/
  52 #define ENETC_RBICIR0           0xa8 /* Rx BDR inetrrupt coalescing register 0*/
  53 #define ENETC_RBICIR0_ICEN      BIT(31)
  54
  55
  56 #define ENETC_TBMR      0x0  /* Tx BDR mode register (TBMR) 32 RW */
  57 #define ENETC_TBSR      0x4  /* x BDR status register (TBSR) 32 RO */
  58 #define ENETC_TBBAR0    0x10 /* Tx BDR base address register 0 (TBBAR0) 32 RW */
  59 #define ENETC_TBBAR1    0x14 /* Tx BDR base address register 1 (TBBAR1) 32 RW */
  60 #define ENETC_TBCIR     0x18 /* Tx BDR consumer index register (TBCIR) 32 RW */
  61 #define ENETC_TBCISR    0x1C /* Tx BDR consumer index shadow register 32 RW */
  62 #define ENETC_TBIER     0xA0 /* Tx BDR interrupt enable register 32 RW */
  63 #define ENETC_TBIDR     0xA4 /* Tx BDR interrupt detect register 32 RO */
  64 #define ENETC_TBICR0    0xA8 /* Tx BDR interrupt coalescing register 0 32 RW */
  65 #define ENETC_TBICR1    0xAC /* Tx BDR interrupt coalescing register 1 32 RW */
  66 #define ENETC_TBLENR    0x20
  67
  68 #define ENETC_TBCISR_IDX_MASK           0xffff
  69 #define ENETC_TBIER_TXFIE               BIT(1)
  70
  71 #define ENETC_RTBLENR_LEN(n)            ((n) & ~0x7)
  72 #define ENETC_TBMR_EN                   BIT(31)
  73
  74 /* Port regs, offset: 1_0000h */
  75 #define ENETC_PORT_BASE                 0x10000
  76 #define ENETC_PMR                       0x00000
  77 #define ENETC_PMR_EN                    (BIT(16) | BIT(17) | BIT(18))
  78 #define ENETC_PSR                       0x00004 /* RO */
  79 #define ENETC_PSIPMR                    0x00018
  80 #define ENETC_PSIPMR_SET_UP(n)          (0x1 << (n)) /* n = SI index */
  81 #define ENETC_PSIPMR_SET_MP(n)          (0x1 << ((n) + 16))
  82 #define ENETC_PSIPMAR0(n)               (0x00100 + (n) * 0x20)
  83 #define ENETC_PSIPMAR1(n)               (0x00104 + (n) * 0x20)
  84 #define ENETC_PCAPR0                    0x00900
  85 #define ENETC_PCAPR1                    0x00904
  86 #define ENETC_PM0_IF_MODE               0x8300
  87 #define ENETC_PM1_IF_MODE               0x9300
  88 #define ENETC_PMO_IFM_RG                BIT(2)
  89 #define ENETC_PM0_IFM_RLP               (BIT(5) | BIT(11))
  90 #define ENETC_PM0_IFM_RGAUTO            (BIT(15) | ENETC_PMO_IFM_RG | BIT(1))
  91 #define ENETC_PM0_IFM_XGMII             BIT(12)
  92
  93 #define ENETC_PV0CFGR(n)                (0x00920 + (n) * 0x10)
  94 #define ENETC_PVCFGR_SET_TXBDR(val)     ((val) & 0xff)
  95 #define ENETC_PVCFGR_SET_RXBDR(val)     (((val) & 0xff) << 16)
  96
  97 #define ENETC_PM0_CMD_CFG               0x08008
  98 #define ENETC_PM0_TX_EN                 BIT(0)
  99 #define ENETC_PM0_RX_EN                 BIT(1)
 100 #define ENETC_PM0_CRC                   BIT(6)
 101
 102 #define ENETC_PM0_MAXFRM                0x08014
 103 #define ENETC_SET_TX_MTU(val)           ((val) << 16)
 104 #define ENETC_SET_MAXFRM(val)           ((val) & 0xffff)
 105 #define ENETC_PTXMBAR                   0x0608
 106 /* n = TC index [0..7] */
 107 #define ENETC_PTCMSDUR(n)               (0x2020 + (n) * 4)
 108
 109 #define ENETC_PM0_STATUS                0x08304
 110 #define ENETC_LINK_MODE                 0x0000000000080000ULL
 111 #define ENETC_LINK_STATUS               0x0000000000010000ULL
 112 #define ENETC_LINK_SPEED_MASK           0x0000000000060000ULL
 113 #define ENETC_LINK_SPEED_10M            0x0ULL
 114 #define ENETC_LINK_SPEED_100M           0x0000000000020000ULL
 115 #define ENETC_LINK_SPEED_1G             0x0000000000040000ULL
 116
 117 /* Global regs, offset: 2_0000h */
 118 #define ENETC_GLOBAL_BASE               0x20000
 119 #define ENETC_G_EIPBRR0                 0x00bf8
 120 #define ENETC_G_EIPBRR1                 0x00bfc
 121
 122 /* MAC Counters */
 123 /* Config register to reset counters*/
 124 #define ENETC_PM0_STAT_CONFIG           0x080E0
 125 /* Receive frames counter without error */
 126 #define ENETC_PM0_RFRM                  0x08120
 127 /* Receive packets counter, good + bad */
 128 #define ENETC_PM0_RPKT                  0x08160
 129 /* Received octets, good + bad */
 130 #define ENETC_PM0_REOCT                 0x08120
 131 /* Transmit octets, good + bad */
 132 #define ENETC_PM0_TEOCT                 0x08200
 133 /* Transmit frames counter without error */
 134 #define ENETC_PM0_TFRM                  0x08220
 135 /* Transmit packets counter, good + bad */
 136 #define ENETC_PM0_TPKT                  0x08260
 137 /* Dropped not Truncated packets counter */
 138 #define ENETC_PM0_RDRNTP                0x081C8
 139 /* Dropped + trucated packets counter */
 140 #define ENETC_PM0_RDRP                  0x08158
 141 /* Receive packets error counter */
 142 #define ENETC_PM0_RERR                  0x08138
 143 /* Transmit packets error counter */
 144 #define ENETC_PM0_TERR                  0x08238
 145
 146 /* Stats Reset Bit*/
 147 #define ENETC_CLEAR_STATS               BIT(2)
 148
 149 #define ENETC_G_EPFBLPR(n)              (0xd00 + 4 * (n))
 150 #define ENETC_G_EPFBLPR1_XGMII          0x80000000
 151
 152 /* general register accessors */
 153 #define enetc_rd_reg(reg)       rte_read32((void *)(reg))
 154 #define enetc_wr_reg(reg, val)  rte_write32((val), (void *)(reg))
 155 #define enetc_rd(hw, off)       enetc_rd_reg((size_t)(hw)->reg + (off))
 156 #define enetc_wr(hw, off, val)  enetc_wr_reg((size_t)(hw)->reg + (off), val)
 157 /* port register accessors - PF only */
 158 #define enetc_port_rd(hw, off)  enetc_rd_reg((size_t)(hw)->port + (off))
 159 #define enetc_port_wr(hw, off, val) \
 160                                 enetc_wr_reg((size_t)(hw)->port + (off), val)
 161 /* global register accessors - PF only */
 162 #define enetc_global_rd(hw, off) \
 163                                 enetc_rd_reg((size_t)(hw)->global + (off))
 164 #define enetc_global_wr(hw, off, val) \
 165                                 enetc_wr_reg((size_t)(hw)->global + (off), val)
 166 /* BDR register accessors, see ENETC_BDR() */
 167 #define enetc_bdr_rd(hw, t, n, off) \
 168                                 enetc_rd(hw, ENETC_BDR(t, n, off))
 169 #define enetc_bdr_wr(hw, t, n, off, val) \
 170                                 enetc_wr(hw, ENETC_BDR(t, n, off), val)
 171
 172 #define enetc_txbdr_rd(hw, n, off) enetc_bdr_rd(hw, TX, n, off)
 173 #define enetc_rxbdr_rd(hw, n, off) enetc_bdr_rd(hw, RX, n, off)
 174 #define enetc_txbdr_wr(hw, n, off, val) \
 175                                 enetc_bdr_wr(hw, TX, n, off, val)
 176 #define enetc_rxbdr_wr(hw, n, off, val) \
 177                                 enetc_bdr_wr(hw, RX, n, off, val)
 178
 179 #define ENETC_TX_ADDR(txq, addr) ((void *)((txq)->enetc_txbdr + (addr)))
 180
 181 #define ENETC_TXBD_FLAGS_IE             BIT(13)
 182 #define ENETC_TXBD_FLAGS_F              BIT(15)
 183
 184 /* ENETC Parsed values (Little Endian) */
 185 #define ENETC_PKT_TYPE_ETHER            0x0060
 186 #define ENETC_PKT_TYPE_IPV4             0x0000
 187 #define ENETC_PKT_TYPE_IPV6             0x0020
 188 #define ENETC_PKT_TYPE_IPV4_TCP \
 189                         (0x0010 | ENETC_PKT_TYPE_IPV4)
 190 #define ENETC_PKT_TYPE_IPV6_TCP \
 191                         (0x0010 | ENETC_PKT_TYPE_IPV6)
 192 #define ENETC_PKT_TYPE_IPV4_UDP \
 193                         (0x0011 | ENETC_PKT_TYPE_IPV4)
 194 #define ENETC_PKT_TYPE_IPV6_UDP \
 195                         (0x0011 | ENETC_PKT_TYPE_IPV6)
 196 #define ENETC_PKT_TYPE_IPV4_SCTP \
 197                         (0x0013 | ENETC_PKT_TYPE_IPV4)
 198 #define ENETC_PKT_TYPE_IPV6_SCTP \
 199                         (0x0013 | ENETC_PKT_TYPE_IPV6)
 200 #define ENETC_PKT_TYPE_IPV4_ICMP \
 201                         (0x0003 | ENETC_PKT_TYPE_IPV4)
 202 #define ENETC_PKT_TYPE_IPV6_ICMP \
 203                         (0x0003 | ENETC_PKT_TYPE_IPV6)
 204
 205 /* PCI device info */
 206 struct enetc_hw {
 207         void *reg;      /* SI registers, used by all PCI functions */
 208         void *port;     /* Port registers, PF only */
 209         void *global;   /* IP global registers, PF only */
 210 };
 211
 212 struct enetc_eth_mac_info {
 213         uint8_t addr[ETHER_ADDR_LEN];
 214         uint8_t perm_addr[ETHER_ADDR_LEN];
 215         uint8_t get_link_status;
 216 };
 217
 218 struct enetc_eth_hw {
 219         struct rte_eth_dev *ndev;
 220         struct enetc_hw hw;
 221         uint16_t device_id;
 222         uint16_t vendor_id;
 223         uint8_t revision_id;
 224         struct enetc_eth_mac_info mac;
 225 };
 226
 227 /* Transmit Descriptor */
 228 struct enetc_tx_desc {
 229         uint64_t addr;
 230         uint16_t frm_len;
 231         uint16_t buf_len;
 232         uint32_t flags_errors;
 233 };
 234
 235 /* TX Buffer Descriptors (BD) */
 236 struct enetc_tx_bd {
 237         uint64_t addr;
 238         uint16_t buf_len;
 239         uint16_t frm_len;
 240         uint16_t err_csum;
 241         uint16_t flags;
 242 };
 243
 244 /* RX buffer descriptor */
 245 union enetc_rx_bd {
 246         struct {
 247                 uint64_t addr;
 248                 uint8_t reserved[8];
 249         } w;
 250         struct {
 251                 uint16_t inet_csum;
 252                 uint16_t parse_summary;
 253                 uint32_t rss_hash;
 254                 uint16_t buf_len;
 255                 uint16_t vlan_opt;
 256                 union {
 257                         struct {
 258                                 uint16_t flags;
 259                                 uint16_t error;
 260                         };
 261                         uint32_t lstatus;
 262                 };
 263         } r;
 264 };
 265
 266 #endif