drivers/net/fm10k/base/fm10k_type.h

   1 /*******************************************************************************
   2
   3 Copyright (c) 2013 - 2015, Intel Corporation
   4 All rights reserved.
   5
   6 Redistribution and use in source and binary forms, with or without
   7 modification, are permitted provided that the following conditions are met:
   8
   9  1. Redistributions of source code must retain the above copyright notice,
  10     this list of conditions and the following disclaimer.
  11
  12  2. Redistributions in binary form must reproduce the above copyright
  13     notice, this list of conditions and the following disclaimer in the
  14     documentation and/or other materials provided with the distribution.
  15
  16  3. Neither the name of the Intel Corporation nor the names of its
  17     contributors may be used to endorse or promote products derived from
  18     this software without specific prior written permission.
  19
  20 THIS SOFTWARE IS PROVIDED BY THE COPYRIGHT HOLDERS AND CONTRIBUTORS "AS IS"
  21 AND ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT LIMITED TO, THE
  22 IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS FOR A PARTICULAR PURPOSE
  23 ARE DISCLAIMED. IN NO EVENT SHALL THE COPYRIGHT OWNER OR CONTRIBUTORS BE
  24 LIABLE FOR ANY DIRECT, INDIRECT, INCIDENTAL, SPECIAL, EXEMPLARY, OR
  25 CONSEQUENTIAL DAMAGES (INCLUDING, BUT NOT LIMITED TO, PROCUREMENT OF
  26 SUBSTITUTE GOODS OR SERVICES; LOSS OF USE, DATA, OR PROFITS; OR BUSINESS
  27 INTERRUPTION) HOWEVER CAUSED AND ON ANY THEORY OF LIABILITY, WHETHER IN
  28 CONTRACT, STRICT LIABILITY, OR TORT (INCLUDING NEGLIGENCE OR OTHERWISE)
  29 ARISING IN ANY WAY OUT OF THE USE OF THIS SOFTWARE, EVEN IF ADVISED OF THE
  30 POSSIBILITY OF SUCH DAMAGE.
  31
  32 ***************************************************************************/
  33
  34 #ifndef _FM10K_TYPE_H_
  35 #define _FM10K_TYPE_H_
  36
  37 /* forward declaration */
  38 struct fm10k_hw;
  39
  40 #include "fm10k_osdep.h"
  41 #include "fm10k_mbx.h"
  42
  43 #define FM10K_INTEL_VENDOR_ID           0x8086
  44 #define FM10K_DEV_ID_PF                 0x15A4
  45 #define FM10K_DEV_ID_VF                 0x15A5
  46 #ifdef BOULDER_RAPIDS_HW
  47 #define FM10K_DEV_ID_SDI_FM10420_QDA2   0x15D0
  48 #endif /* BOULDER_RAPIDS_HW */
  49 #ifdef ATWOOD_CHANNEL_HW
  50 #define FM10K_DEV_ID_SDI_FM10420_DA2    0x15D5
  51 #endif /* ATWOOD_CHANNEL_HW */
  52
  53 #define FM10K_MAX_QUEUES                256
  54 #define FM10K_MAX_QUEUES_PF             128
  55 #define FM10K_MAX_QUEUES_POOL           16
  56
  57 #define FM10K_48_BIT_MASK               0x0000FFFFFFFFFFFFull
  58 #define FM10K_STAT_VALID                0x80000000
  59
  60 /* PCI Bus Info */
  61 #define FM10K_PCIE_LINK_CAP             0x7C
  62 #define FM10K_PCIE_LINK_STATUS          0x82
  63 #define FM10K_PCIE_LINK_WIDTH           0x3F0
  64 #define FM10K_PCIE_LINK_WIDTH_1         0x10
  65 #define FM10K_PCIE_LINK_WIDTH_2         0x20
  66 #define FM10K_PCIE_LINK_WIDTH_4         0x40
  67 #define FM10K_PCIE_LINK_WIDTH_8         0x80
  68 #define FM10K_PCIE_LINK_SPEED           0xF
  69 #define FM10K_PCIE_LINK_SPEED_2500      0x1
  70 #define FM10K_PCIE_LINK_SPEED_5000      0x2
  71 #define FM10K_PCIE_LINK_SPEED_8000      0x3
  72
  73 /* PCIe payload size */
  74 #define FM10K_PCIE_DEV_CAP                      0x74
  75 #define FM10K_PCIE_DEV_CAP_PAYLOAD              0x07
  76 #define FM10K_PCIE_DEV_CAP_PAYLOAD_128          0x00
  77 #define FM10K_PCIE_DEV_CAP_PAYLOAD_256          0x01
  78 #define FM10K_PCIE_DEV_CAP_PAYLOAD_512          0x02
  79 #define FM10K_PCIE_DEV_CTRL                     0x78
  80 #define FM10K_PCIE_DEV_CTRL_PAYLOAD             0xE0
  81 #define FM10K_PCIE_DEV_CTRL_PAYLOAD_128         0x00
  82 #define FM10K_PCIE_DEV_CTRL_PAYLOAD_256         0x20
  83 #define FM10K_PCIE_DEV_CTRL_PAYLOAD_512         0x40
  84
  85 /* PCIe MSI-X Capability info */
  86 #define FM10K_PCI_MSIX_MSG_CTRL                 0xB2
  87 #define FM10K_PCI_MSIX_MSG_CTRL_TBL_SZ_MASK     0x7FF
  88 #define FM10K_MAX_MSIX_VECTORS                  256
  89 #define FM10K_MAX_VECTORS_PF                    256
  90 #define FM10K_MAX_VECTORS_POOL                  32
  91
  92 /* PCIe SR-IOV Info */
  93 #define FM10K_PCIE_SRIOV_CTRL                   0x190
  94 #define FM10K_PCIE_SRIOV_CTRL_VFARI             0x10
  95
  96 #define FM10K_SUCCESS                           0
  97 #define FM10K_ERR_DEVICE_NOT_SUPPORTED          -1
  98 #define FM10K_ERR_PARAM                         -2
  99 #define FM10K_ERR_NO_RESOURCES                  -3
 100 #define FM10K_ERR_REQUESTS_PENDING              -4
 101 #define FM10K_ERR_RESET_REQUESTED               -5
 102 #define FM10K_ERR_DMA_PENDING                   -6
 103 #define FM10K_ERR_RESET_FAILED                  -7
 104 #define FM10K_ERR_INVALID_MAC_ADDR              -8
 105 #define FM10K_ERR_INVALID_VALUE                 -9
 106 #define FM10K_NOT_IMPLEMENTED                   0x7FFFFFFF
 107
 108 #define UNREFERENCED_XPARAMETER
 109 #define UNREFERENCED_1PARAMETER(_p) (_p)
 110 #define UNREFERENCED_2PARAMETER(_p, _q)     do { (_p); (_q); } while (0)
 111 #define UNREFERENCED_3PARAMETER(_p, _q, _r) do { (_p); (_q); (_r); } while (0)
 112
 113 /* Start of PF registers */
 114 #define FM10K_CTRL              0x0000
 115 #define FM10K_CTRL_BAR4_ALLOWED                 0x00000004
 116
 117 #define FM10K_CTRL_EXT          0x0001
 118 #define FM10K_CTRL_EXT_NS_DIS                   0x00000001
 119 #define FM10K_CTRL_EXT_RO_DIS                   0x00000002
 120 #define FM10K_CTRL_EXT_SWITCH_LOOPBACK          0x00000004
 121 #define FM10K_EXVET             0x0002
 122 #define FM10K_EXVET_ETHERTYPE_MASK              0x000000FF
 123 #define FM10K_EXVET_TAG_SIZE_SHIFT              16
 124 #define FM10K_EXVET_AFTER_VLAN                  0x00040000
 125 #define FM10K_GCR               0x0003
 126 #define FM10K_FACTPS            0x0004
 127 #define FM10K_GCR_EXT           0x0005
 128
 129 /* Interrupt control registers */
 130 #define FM10K_EICR              0x0006
 131 #define FM10K_EICR_PCA_FAULT                    0x00000001
 132 #define FM10K_EICR_THI_FAULT                    0x00000004
 133 #define FM10K_EICR_FUM_FAULT                    0x00000020
 134 #define FM10K_EICR_FAULT_MASK                   0x0000003F
 135 #define FM10K_EICR_MAILBOX                      0x00000040
 136 #define FM10K_EICR_SWITCHREADY                  0x00000080
 137 #define FM10K_EICR_SWITCHNOTREADY               0x00000100
 138 #define FM10K_EICR_SWITCHINTERRUPT              0x00000200
 139 #define FM10K_EICR_SRAMERROR                    0x00000400
 140 #define FM10K_EICR_VFLR                         0x00000800
 141 #define FM10K_EICR_MAXHOLDTIME                  0x00001000
 142 #define FM10K_EIMR              0x0007
 143 #define FM10K_EIMR_PCA_FAULT                    0x00000001
 144 #define FM10K_EIMR_THI_FAULT                    0x00000010
 145 #define FM10K_EIMR_FUM_FAULT                    0x00000400
 146 #define FM10K_EIMR_MAILBOX                      0x00001000
 147 #define FM10K_EIMR_SWITCHREADY                  0x00004000
 148 #define FM10K_EIMR_SWITCHNOTREADY               0x00010000
 149 #define FM10K_EIMR_SWITCHINTERRUPT              0x00040000
 150 #define FM10K_EIMR_SRAMERROR                    0x00100000
 151 #define FM10K_EIMR_VFLR                         0x00400000
 152 #define FM10K_EIMR_MAXHOLDTIME                  0x01000000
 153 #define FM10K_EIMR_ALL                          0x55555555
 154 #define FM10K_EIMR_DISABLE(NAME)                ((FM10K_EIMR_ ## NAME) << 0)
 155 #define FM10K_EIMR_ENABLE(NAME)                 ((FM10K_EIMR_ ## NAME) << 1)
 156 #define FM10K_FAULT_ADDR_LO             0x0
 157 #define FM10K_FAULT_ADDR_HI             0x1
 158 #define FM10K_FAULT_SPECINFO            0x2
 159 #define FM10K_FAULT_FUNC                0x3
 160 #define FM10K_FAULT_SIZE                0x4
 161 #define FM10K_FAULT_FUNC_VALID                  0x00008000
 162 #define FM10K_FAULT_FUNC_PF                     0x00004000
 163 #define FM10K_FAULT_FUNC_VF_MASK                0x00003F00
 164 #define FM10K_FAULT_FUNC_VF_SHIFT               8
 165 #define FM10K_FAULT_FUNC_TYPE_MASK              0x000000FF
 166
 167 #define FM10K_PCA_FAULT         0x0008
 168 #define FM10K_THI_FAULT         0x0010
 169 #define FM10K_FUM_FAULT         0x001C
 170
 171 /* Rx queue timeout indicator */
 172 #define FM10K_MAXHOLDQ(_n)      ((_n) + 0x0020)
 173
 174 /* Switch Manager info */
 175 #define FM10K_SM_AREA(_n)       ((_n) + 0x0028)
 176
 177 /* GLORT mapping registers */
 178 #define FM10K_DGLORTMAP(_n)     ((_n) + 0x0030)
 179 #define FM10K_DGLORT_COUNT                      8
 180 #define FM10K_DGLORTMAP_MASK_SHIFT              16
 181 #define FM10K_DGLORTMAP_ANY                     0x00000000
 182 #define FM10K_DGLORTMAP_NONE                    0x0000FFFF
 183 #define FM10K_DGLORTMAP_ZERO                    0xFFFF0000
 184 #define FM10K_DGLORTDEC(_n)     ((_n) + 0x0038)
 185 #define FM10K_DGLORTDEC_VSILENGTH_SHIFT         4
 186 #define FM10K_DGLORTDEC_VSIBASE_SHIFT           7
 187 #define FM10K_DGLORTDEC_PCLENGTH_SHIFT          14
 188 #define FM10K_DGLORTDEC_QBASE_SHIFT             16
 189 #define FM10K_DGLORTDEC_RSSLENGTH_SHIFT         24
 190 #define FM10K_DGLORTDEC_INNERRSS_ENABLE         0x08000000
 191 #define FM10K_TUNNEL_CFG        0x0040
 192 #define FM10K_TUNNEL_CFG_NVGRE_SHIFT            16
 193 #define FM10K_TUNNEL_CFG_GENEVE 0x0041
 194 #define FM10K_SWPRI_MAP(_n)     ((_n) + 0x0050)
 195 #define FM10K_SWPRI_MAX         16
 196 #define FM10K_RSSRK(_n, _m)     (((_n) * 0x10) + (_m) + 0x0800)
 197 #define FM10K_RSSRK_SIZE        10
 198 #define FM10K_RSSRK_ENTRIES_PER_REG             4
 199 #define FM10K_RETA(_n, _m)      (((_n) * 0x20) + (_m) + 0x1000)
 200 #define FM10K_RETA_SIZE         32
 201 #define FM10K_RETA_ENTRIES_PER_REG              4
 202 #define FM10K_MAX_RSS_INDICES   128
 203
 204 /* Rate limiting registers */
 205 #define FM10K_TC_CREDIT(_n)     ((_n) + 0x2000)
 206 #define FM10K_TC_CREDIT_CREDIT_MASK             0x001FFFFF
 207 #define FM10K_TC_MAXCREDIT(_n)  ((_n) + 0x2040)
 208 #define FM10K_TC_MAXCREDIT_64K                  0x00010000
 209 #define FM10K_TC_RATE(_n)       ((_n) + 0x2080)
 210 #define FM10K_TC_RATE_QUANTA_MASK               0x0000FFFF
 211 #define FM10K_TC_RATE_INTERVAL_4US_GEN1         0x00020000
 212 #define FM10K_TC_RATE_INTERVAL_4US_GEN2         0x00040000
 213 #define FM10K_TC_RATE_INTERVAL_4US_GEN3         0x00080000
 214 #define FM10K_TC_RATE_STATUS    0x20C0
 215 #define FM10K_PAUSE             0x20C2
 216
 217 /* DMA control registers */
 218 #define FM10K_DMA_CTRL          0x20C3
 219 #define FM10K_DMA_CTRL_TX_ENABLE                0x00000001
 220 #define FM10K_DMA_CTRL_TX_HOST_PENDING          0x00000002
 221 #define FM10K_DMA_CTRL_TX_DATA                  0x00000004
 222 #define FM10K_DMA_CTRL_TX_ACTIVE                0x00000008
 223 #define FM10K_DMA_CTRL_RX_ENABLE                0x00000010
 224 #define FM10K_DMA_CTRL_RX_HOST_PENDING          0x00000020
 225 #define FM10K_DMA_CTRL_RX_DATA                  0x00000040
 226 #define FM10K_DMA_CTRL_RX_ACTIVE                0x00000080
 227 #define FM10K_DMA_CTRL_RX_DESC_SIZE             0x00000100
 228 #define FM10K_DMA_CTRL_MINMSS_SHIFT             9
 229 #define FM10K_DMA_CTRL_MINMSS_64                0x00008000
 230 #define FM10K_DMA_CTRL_MAX_HOLD_TIME_SHIFT      23
 231 #define FM10K_DMA_CTRL_MAX_HOLD_1US_GEN3        0x04800000
 232 #define FM10K_DMA_CTRL_MAX_HOLD_1US_GEN2        0x04000000
 233 #define FM10K_DMA_CTRL_MAX_HOLD_1US_GEN1        0x03800000
 234 #define FM10K_DMA_CTRL_DATAPATH_RESET           0x20000000
 235 #define FM10K_DMA_CTRL_MAXNUMOFQ_MASK           0xC0000000
 236 #define FM10K_DMA_CTRL_32_DESC                  0x00000000
 237 #define FM10K_DMA_CTRL_64_DESC                  0x40000000
 238 #define FM10K_DMA_CTRL_128_DESC                 0x80000000
 239
 240 #define FM10K_DMA_CTRL2         0x20C4
 241 #define FM10K_DMA_CTRL2_TX_FRAME_SPACING_SHIFT  5
 242 #define FM10K_DMA_CTRL2_SWITCH_READY            0x00002000
 243 #define FM10K_DMA_CTRL2_RX_DESC_READ_PRIO_SHIFT 14
 244 #define FM10K_DMA_CTRL2_TX_DESC_READ_PRIO_SHIFT 17
 245 #define FM10K_DMA_CTRL2_TX_DATA_READ_PRIO_SHIFT 20
 246
 247 /* TSO flags configuration
 248  * First packet contains all flags except for fin and psh
 249  * Middle packet contains only urg and ack
 250  * Last packet contains urg, ack, fin, and psh
 251  */
 252 #define FM10K_TSO_FLAGS_LOW             0x00300FF6
 253 #define FM10K_TSO_FLAGS_HI              0x00000039
 254 #define FM10K_DTXTCPFLGL        0x20C5
 255 #define FM10K_DTXTCPFLGH        0x20C6
 256
 257 #define FM10K_TPH_CTRL          0x20C7
 258 #define FM10K_TPH_CTRL_DISABLE_READ_HINT        0x00000080
 259 #define FM10K_MRQC(_n)          ((_n) + 0x2100)
 260 #define FM10K_MRQC_TCP_IPV4                     0x00000001
 261 #define FM10K_MRQC_IPV4                         0x00000002
 262 #define FM10K_MRQC_IPV6                         0x00000010
 263 #define FM10K_MRQC_TCP_IPV6                     0x00000020
 264 #define FM10K_MRQC_UDP_IPV4                     0x00000040
 265 #define FM10K_MRQC_UDP_IPV6                     0x00000080
 266
 267 #define FM10K_TQMAP(_n)         ((_n) + 0x2800)
 268 #define FM10K_TQMAP_TABLE_SIZE                  2048
 269 #define FM10K_RQMAP(_n)         ((_n) + 0x3000)
 270 #define FM10K_RQMAP_TABLE_SIZE                  2048
 271
 272 /* Hardware Statistics */
 273 #define FM10K_STATS_TIMEOUT             0x3800
 274 #define FM10K_STATS_UR                  0x3801
 275 #define FM10K_STATS_CA                  0x3802
 276 #define FM10K_STATS_UM                  0x3803
 277 #define FM10K_STATS_XEC                 0x3804
 278 #define FM10K_STATS_VLAN_DROP           0x3805
 279 #define FM10K_STATS_LOOPBACK_DROP       0x3806
 280 #define FM10K_STATS_NODESC_DROP         0x3807
 281
 282 /* Timesync registers */
 283 #define FM10K_RRTIME_CFG        0x3808
 284 #define FM10K_RRTIME_LIMIT(_n)  ((_n) + 0x380C)
 285 #define FM10K_RRTIME_COUNT(_n)  ((_n) + 0x3810)
 286 #define FM10K_SYSTIME           0x3814
 287 #define FM10K_SYSTIME0          0x3816
 288 #define FM10K_SYSTIME_CFG       0x3818
 289 #define FM10K_SYSTIME_CFG_STEP_MASK             0x0000000F
 290
 291 /* PCIe state registers */
 292 #define FM10K_PFVFBME(_n)       ((_n) + 0x381A)
 293 #define FM10K_PHYADDR           0x381C
 294
 295 /* Rx ring registers */
 296 #define FM10K_RDBAL(_n)         ((0x40 * (_n)) + 0x4000)
 297 #define FM10K_RDBAH(_n)         ((0x40 * (_n)) + 0x4001)
 298 #define FM10K_RDLEN(_n)         ((0x40 * (_n)) + 0x4002)
 299 #define FM10K_TPH_RXCTRL(_n)    ((0x40 * (_n)) + 0x4003)
 300 #define FM10K_TPH_RXCTRL_DESC_TPHEN             0x00000020
 301 #define FM10K_TPH_RXCTRL_HDR_TPHEN              0x00000040
 302 #define FM10K_TPH_RXCTRL_DATA_TPHEN             0x00000080
 303 #define FM10K_TPH_RXCTRL_DESC_RROEN             0x00000200
 304 #define FM10K_TPH_RXCTRL_DATA_WROEN             0x00002000
 305 #define FM10K_TPH_RXCTRL_HDR_WROEN              0x00008000
 306 #define FM10K_RDH(_n)           ((0x40 * (_n)) + 0x4004)
 307 #define FM10K_RDT(_n)           ((0x40 * (_n)) + 0x4005)
 308 #define FM10K_RXQCTL(_n)        ((0x40 * (_n)) + 0x4006)
 309 #define FM10K_RXQCTL_ENABLE                     0x00000001
 310 #define FM10K_RXQCTL_PF                         0x000000FC
 311 #define FM10K_RXQCTL_VF_SHIFT                   2
 312 #define FM10K_RXQCTL_VF                         0x00000100
 313 #define FM10K_RXQCTL_ID_MASK    (FM10K_RXQCTL_PF | FM10K_RXQCTL_VF)
 314 #define FM10K_RXDCTL(_n)        ((0x40 * (_n)) + 0x4007)
 315 #define FM10K_RXDCTL_WRITE_BACK_MIN_DELAY       0x00000001
 316 #define FM10K_RXDCTL_WRITE_BACK_IMM             0x00000100
 317 #define FM10K_RXDCTL_DROP_ON_EMPTY              0x00000200
 318 #define FM10K_RXINT(_n)         ((0x40 * (_n)) + 0x4008)
 319 #define FM10K_RXINT_TIMER_SHIFT                 8
 320 #define FM10K_SRRCTL(_n)        ((0x40 * (_n)) + 0x4009)
 321 #define FM10K_SRRCTL_BSIZEPKT_SHIFT             8 /* shift _right_ */
 322 #define FM10K_SRRCTL_BSIZEHDR_SHIFT             2 /* shift _left_ */
 323 #define FM10K_SRRCTL_BSIZEHDR_MASK              0x00003F00
 324 #define FM10K_SRRCTL_DESCTYPE_HDR_SPLIT         0x00004000
 325 #define FM10K_SRRCTL_DESCTYPE_SIZE_SPLIT        0x00008000
 326 #define FM10K_SRRCTL_PSRTYPE_INNER_TCPHDR       0x00010000
 327 #define FM10K_SRRCTL_PSRTYPE_INNER_UDPHDR       0x00020000
 328 #define FM10K_SRRCTL_PSRTYPE_INNER_IPV4HDR      0x00040000
 329 #define FM10K_SRRCTL_PSRTYPE_INNER_IPV6HDR      0x00080000
 330 #define FM10K_SRRCTL_PSRTYPE_INNER_L2HDR        0x00100000
 331 #define FM10K_SRRCTL_PSRTYPE_ENCAPHDR           0x00200000
 332 #define FM10K_SRRCTL_PSRTYPE_TCPHDR             0x00400000
 333 #define FM10K_SRRCTL_PSRTYPE_UDPHDR             0x00800000
 334 #define FM10K_SRRCTL_PSRTYPE_IPV4HDR            0x01000000
 335 #define FM10K_SRRCTL_PSRTYPE_IPV6HDR            0x02000000
 336 #define FM10K_SRRCTL_PSRTYPE_L2HDR              0x04000000
 337 #define FM10K_SRRCTL_LOOPBACK_SUPPRESS          0x40000000
 338 #define FM10K_SRRCTL_BUFFER_CHAINING_EN         0x80000000
 339
 340 /* Rx Statistics */
 341 #define FM10K_QPRC(_n)          ((0x40 * (_n)) + 0x400A)
 342 #define FM10K_QPRDC(_n)         ((0x40 * (_n)) + 0x400B)
 343 #define FM10K_QBRC_L(_n)        ((0x40 * (_n)) + 0x400C)
 344 #define FM10K_QBRC_H(_n)        ((0x40 * (_n)) + 0x400D)
 345
 346 /* Rx GLORT register */
 347 #define FM10K_RX_SGLORT(_n)             ((0x40 * (_n)) + 0x400E)
 348
 349 /* Tx ring registers */
 350 #define FM10K_TDBAL(_n)         ((0x40 * (_n)) + 0x8000)
 351 #define FM10K_TDBAH(_n)         ((0x40 * (_n)) + 0x8001)
 352 #define FM10K_TDLEN(_n)         ((0x40 * (_n)) + 0x8002)
 353 #define FM10K_TDLEN_ITR_SCALE_SHIFT             9
 354 #define FM10K_TDLEN_ITR_SCALE_MASK              0x00000E00
 355 #define FM10K_TDLEN_ITR_SCALE_GEN1              2
 356 #define FM10K_TDLEN_ITR_SCALE_GEN2              1
 357 #define FM10K_TDLEN_ITR_SCALE_GEN3              0
 358 #define FM10K_TPH_TXCTRL(_n)    ((0x40 * (_n)) + 0x8003)
 359 #define FM10K_TPH_TXCTRL_DESC_TPHEN             0x00000020
 360 #define FM10K_TPH_TXCTRL_DESC_RROEN             0x00000200
 361 #define FM10K_TPH_TXCTRL_DESC_WROEN             0x00000800
 362 #define FM10K_TPH_TXCTRL_DATA_RROEN             0x00002000
 363 #define FM10K_TDH(_n)           ((0x40 * (_n)) + 0x8004)
 364 #define FM10K_TDT(_n)           ((0x40 * (_n)) + 0x8005)
 365 #define FM10K_TXDCTL(_n)        ((0x40 * (_n)) + 0x8006)
 366 #define FM10K_TXDCTL_ENABLE                     0x00004000
 367 #define FM10K_TXDCTL_MAX_TIME_SHIFT             16
 368 #define FM10K_TXDCTL_PUSH_DESC                  0x10000000
 369 #define FM10K_TXQCTL(_n)        ((0x40 * (_n)) + 0x8007)
 370 #define FM10K_TXQCTL_PF                         0x0000003F
 371 #define FM10K_TXQCTL_VF                         0x00000040
 372 #define FM10K_TXQCTL_ID_MASK    (FM10K_TXQCTL_PF | FM10K_TXQCTL_VF)
 373 #define FM10K_TXQCTL_PC_SHIFT                   7
 374 #define FM10K_TXQCTL_PC_MASK                    0x00000380
 375 #define FM10K_TXQCTL_TC_SHIFT                   10
 376 #define FM10K_TXQCTL_TC_MASK                    0x0000FC00
 377 #define FM10K_TXQCTL_VID_SHIFT                  16
 378 #define FM10K_TXQCTL_VID_MASK                   0x0FFF0000
 379 #define FM10K_TXQCTL_UNLIMITED_BW               0x10000000
 380 #define FM10K_TXQCTL_PUSHMODEDIS                0x20000000
 381 #define FM10K_TXINT(_n)         ((0x40 * (_n)) + 0x8008)
 382 #define FM10K_TXINT_TIMER_SHIFT                 8
 383
 384 /* Tx Statistics */
 385 #define FM10K_QPTC(_n)          ((0x40 * (_n)) + 0x8009)
 386 #define FM10K_QBTC_L(_n)        ((0x40 * (_n)) + 0x800A)
 387 #define FM10K_QBTC_H(_n)        ((0x40 * (_n)) + 0x800B)
 388
 389 /* Tx Push registers */
 390 #define FM10K_TQDLOC(_n)        ((0x40 * (_n)) + 0x800C)
 391 #define FM10K_TQDLOC_BASE_32_DESC               0x08
 392 #define FM10K_TQDLOC_BASE_64_DESC               0x10
 393 #define FM10K_TQDLOC_BASE_128_DESC              0x20
 394 #define FM10K_TQDLOC_SIZE_32_DESC               0x00050000
 395 #define FM10K_TQDLOC_SIZE_64_DESC               0x00060000
 396 #define FM10K_TQDLOC_SIZE_128_DESC              0x00070000
 397 #define FM10K_TQDLOC_SIZE_SHIFT                 16
 398 #define FM10K_TX_DCACHE(_n, _m) ((0x400 * (_n)) + (0x4 * (_m)) + 0x40000)
 399
 400 /* Tx GLORT registers */
 401 #define FM10K_TX_SGLORT(_n)     ((0x40 * (_n)) + 0x800D)
 402 #define FM10K_PFVTCTL(_n)       ((0x40 * (_n)) + 0x800E)
 403 #define FM10K_PFVTCTL_FTAG_DESC_ENABLE          0x00000001
 404
 405 /* Interrupt moderation and control registers */
 406 #define FM10K_PBACL(_n)         ((_n) + 0x10000)
 407 #define FM10K_INT_MAP(_n)       ((_n) + 0x10080)
 408 #define FM10K_INT_MAP_TIMER0                    0x00000000
 409 #define FM10K_INT_MAP_TIMER1                    0x00000100
 410 #define FM10K_INT_MAP_IMMEDIATE                 0x00000200
 411 #define FM10K_INT_MAP_DISABLE                   0x00000300
 412 #define FM10K_MSIX_VECTOR_ADDR_LO(_n)   ((0x4 * (_n)) + 0x11000)
 413 #define FM10K_MSIX_VECTOR_ADDR_HI(_n)   ((0x4 * (_n)) + 0x11001)
 414 #define FM10K_MSIX_VECTOR_DATA(_n)      ((0x4 * (_n)) + 0x11002)
 415 #define FM10K_MSIX_VECTOR_MASK(_n)      ((0x4 * (_n)) + 0x11003)
 416 #define FM10K_INT_CTRL          0x12000
 417 #define FM10K_INT_CTRL_ENABLEMODERATOR          0x00000400
 418 #define FM10K_ITR(_n)           ((_n) + 0x12400)
 419 #define FM10K_ITR_INTERVAL1_SHIFT               12
 420 #define FM10K_ITR_TIMER0_EXPIRED                0x01000000
 421 #define FM10K_ITR_TIMER1_EXPIRED                0x02000000
 422 #define FM10K_ITR_PENDING0                      0x04000000
 423 #define FM10K_ITR_PENDING1                      0x08000000
 424 #define FM10K_ITR_PENDING2                      0x10000000
 425 #define FM10K_ITR_AUTOMASK                      0x20000000
 426 #define FM10K_ITR_MASK_SET                      0x40000000
 427 #define FM10K_ITR_MASK_CLEAR                    0x80000000
 428 #define FM10K_ITR2(_n)          ((0x2 * (_n)) + 0x12800)
 429 #define FM10K_ITR2_LP(_n)       ((0x2 * (_n)) + 0x12801)
 430 #define FM10K_ITR_REG_COUNT                     768
 431 #define FM10K_ITR_REG_COUNT_PF                  256
 432
 433 /* Switch manager interrupt registers */
 434 #define FM10K_IP                0x13000
 435 #define FM10K_IP_HOT_RESET                      0x00000001
 436 #define FM10K_IP_DEVICE_STATE_CHANGE            0x00000002
 437 #define FM10K_IP_MAILBOX                        0x00000004
 438 #define FM10K_IP_VPD_REQUEST                    0x00000008
 439 #define FM10K_IP_SRAMERROR                      0x00000010
 440 #define FM10K_IP_PFLR                           0x00000020
 441 #define FM10K_IP_DATAPATHRESET                  0x00000040
 442 #define FM10K_IP_OUTOFRESET                     0x00000080
 443 #define FM10K_IP_NOTINRESET                     0x00000100
 444 #define FM10K_IP_TIMEOUT                        0x00000200
 445 #define FM10K_IP_VFLR                           0x00000400
 446 #define FM10K_IM                0x13001
 447 #define FM10K_IB                0x13002
 448 #define FM10K_SRAM_IP           0x13003
 449 #define FM10K_SRAM_IM           0x13004
 450
 451 /* VLAN registers */
 452 #define FM10K_VLAN_TABLE(_n, _m)        ((0x80 * (_n)) + (_m) + 0x14000)
 453 #define FM10K_VLAN_TABLE_SIZE                   128
 454
 455 /* VLAN specific message offsets */
 456 #define FM10K_VLAN_TABLE_VID_MAX                4096
 457 #define FM10K_VLAN_TABLE_VSI_MAX                64
 458 #define FM10K_VLAN_LENGTH_SHIFT                 16
 459 #define FM10K_VLAN_CLEAR                        (1 << 15)
 460 #define FM10K_VLAN_ALL \
 461         ((FM10K_VLAN_TABLE_VID_MAX - 1) << FM10K_VLAN_LENGTH_SHIFT)
 462
 463 /* VF FLR event notification registers */
 464 #define FM10K_PFVFLRE(_n)       ((0x1 * (_n)) + 0x18844)
 465 #define FM10K_PFVFLREC(_n)      ((0x1 * (_n)) + 0x18846)
 466
 467 /* Defines for size of uncacheable and write-combining memories */
 468 #define FM10K_UC_ADDR_START     0x000000        /* start of standard regs */
 469 #define FM10K_WC_ADDR_START     0x100000        /* start of Tx Desc Cache */
 470 #define FM10K_DBI_ADDR_START    0x200000        /* start of debug registers */
 471 #define FM10K_UC_ADDR_SIZE      (FM10K_WC_ADDR_START - FM10K_UC_ADDR_START)
 472 #define FM10K_WC_ADDR_SIZE      (FM10K_DBI_ADDR_START - FM10K_WC_ADDR_START)
 473
 474 /* Define timeouts for resets and disables */
 475 #define FM10K_QUEUE_DISABLE_TIMEOUT             100
 476 #define FM10K_RESET_TIMEOUT                     150
 477
 478 /* Maximum supported combined inner and outer header length for encapsulation */
 479 #define FM10K_TUNNEL_HEADER_LENGTH      184
 480
 481 /* VF registers */
 482 #define FM10K_VFCTRL            0x00000
 483 #define FM10K_VFCTRL_RST                        0x00000008
 484 #define FM10K_VFINT_MAP         0x00030
 485 #define FM10K_VFSYSTIME         0x00040
 486 #define FM10K_VFITR(_n)         ((_n) + 0x00060)
 487 #define FM10K_VFPBACL(_n)       ((_n) + 0x00008)
 488
 489 /* Registers contained in BAR 4 for Switch management */
 490 #define FM10K_SW_SYSTIME_CFG    0x0224C
 491 #define FM10K_SW_SYSTIME_CFG_STEP_SHIFT         4
 492 #define FM10K_SW_SYSTIME_CFG_ADJUST_MASK        0xFF000000
 493 #define FM10K_SW_SYSTIME_ADJUST 0x0224D
 494 #define FM10K_SW_SYSTIME_ADJUST_MASK            0x3FFFFFFF
 495 #define FM10K_SW_SYSTIME_ADJUST_DIR_POSITIVE    0x80000000
 496 #define FM10K_SW_SYSTIME_PULSE(_n)      ((_n) + 0x02252)
 497
 498 #ifndef ETH_ALEN
 499 #define ETH_ALEN        6
 500 #endif /* ETH_ALEN */
 501
 502 #ifndef FM10K_IS_ZERO_ETHER_ADDR
 503 /* make certain address is not 0 */
 504 #define FM10K_IS_ZERO_ETHER_ADDR(addr) \
 505 (!((addr)[0] | (addr)[1] | (addr)[2] | (addr)[3] | (addr)[4] | (addr)[5]))
 506 #endif
 507
 508 #ifndef FM10K_IS_MULTICAST_ETHER_ADDR
 509 #define FM10K_IS_MULTICAST_ETHER_ADDR(addr) ((addr)[0] & 0x1)
 510 #endif
 511
 512 #ifndef FM10K_IS_VALID_ETHER_ADDR
 513 /* make certain address is not multicast or 0 */
 514 #define FM10K_IS_VALID_ETHER_ADDR(addr) \
 515 (!FM10K_IS_MULTICAST_ETHER_ADDR(addr) && !FM10K_IS_ZERO_ETHER_ADDR(addr))
 516 #endif
 517
 518 enum fm10k_int_source {
 519         fm10k_int_Mailbox       = 0,
 520         fm10k_int_PCIeFault     = 1,
 521         fm10k_int_SwitchUpDown  = 2,
 522         fm10k_int_SwitchEvent   = 3,
 523         fm10k_int_SRAM          = 4,
 524         fm10k_int_VFLR          = 5,
 525         fm10k_int_MaxHoldTime   = 6,
 526         fm10k_int_sources_max_pf
 527 };
 528
 529 /* PCIe bus speeds */
 530 enum fm10k_bus_speed {
 531         fm10k_bus_speed_unknown = 0,
 532         fm10k_bus_speed_2500    = 2500,
 533         fm10k_bus_speed_5000    = 5000,
 534         fm10k_bus_speed_8000    = 8000,
 535         fm10k_bus_speed_reserved
 536 };
 537
 538 /* PCIe bus widths */
 539 enum fm10k_bus_width {
 540         fm10k_bus_width_unknown = 0,
 541         fm10k_bus_width_pcie_x1 = 1,
 542         fm10k_bus_width_pcie_x2 = 2,
 543         fm10k_bus_width_pcie_x4 = 4,
 544         fm10k_bus_width_pcie_x8 = 8,
 545         fm10k_bus_width_reserved
 546 };
 547
 548 /* PCIe payload sizes */
 549 enum fm10k_bus_payload {
 550         fm10k_bus_payload_unknown = 0,
 551         fm10k_bus_payload_128     = 1,
 552         fm10k_bus_payload_256     = 2,
 553         fm10k_bus_payload_512     = 3,
 554         fm10k_bus_payload_reserved
 555 };
 556
 557 /* Bus parameters */
 558 struct fm10k_bus_info {
 559         enum fm10k_bus_speed speed;
 560         enum fm10k_bus_width width;
 561         enum fm10k_bus_payload payload;
 562 };
 563
 564 /* Statistics related declarations */
 565 struct fm10k_hw_stat {
 566         u64 count;
 567         u32 base_l;
 568         u32 base_h;
 569 };
 570
 571 struct fm10k_hw_stats_q {
 572         struct fm10k_hw_stat tx_bytes;
 573         struct fm10k_hw_stat tx_packets;
 574 #define tx_stats_idx    tx_packets.base_h
 575         struct fm10k_hw_stat rx_bytes;
 576         struct fm10k_hw_stat rx_packets;
 577 #define rx_stats_idx    rx_packets.base_h
 578         struct fm10k_hw_stat rx_drops;
 579 };
 580
 581 struct fm10k_hw_stats {
 582         struct fm10k_hw_stat    timeout;
 583 #define stats_idx       timeout.base_h
 584         struct fm10k_hw_stat    ur;
 585         struct fm10k_hw_stat    ca;
 586         struct fm10k_hw_stat    um;
 587         struct fm10k_hw_stat    xec;
 588         struct fm10k_hw_stat    vlan_drop;
 589         struct fm10k_hw_stat    loopback_drop;
 590         struct fm10k_hw_stat    nodesc_drop;
 591         struct fm10k_hw_stats_q q[FM10K_MAX_QUEUES_PF];
 592 };
 593
 594 /* Establish DGLORT feature priority */
 595 enum fm10k_dglortdec_idx {
 596         fm10k_dglort_default    = 0,
 597         fm10k_dglort_vf_rsvd0   = 1,
 598         fm10k_dglort_vf_rss     = 2,
 599         fm10k_dglort_pf_rsvd0   = 3,
 600         fm10k_dglort_pf_queue   = 4,
 601         fm10k_dglort_pf_vsi     = 5,
 602         fm10k_dglort_pf_rsvd1   = 6,
 603         fm10k_dglort_pf_rss     = 7
 604 };
 605
 606 struct fm10k_dglort_cfg {
 607         u16 glort;      /* GLORT base */
 608         u16 queue_b;    /* Base value for queue */
 609         u8  vsi_b;      /* Base value for VSI */
 610         u8  idx;        /* index of DGLORTDEC entry */
 611         u8  rss_l;      /* RSS indices */
 612         u8  pc_l;       /* Priority Class indices */
 613         u8  vsi_l;      /* Number of bits from GLORT used to determine VSI */
 614         u8  queue_l;    /* Number of bits from GLORT used to determine queue */
 615         u8  shared_l;   /* Ignored bits from GLORT resulting in shared VSI */
 616         u8  inner_rss;  /* Boolean value if inner header is used for RSS */
 617 };
 618
 619 enum fm10k_pca_fault {
 620         PCA_NO_FAULT,
 621         PCA_UNMAPPED_ADDR,
 622         PCA_BAD_QACCESS_PF,
 623         PCA_BAD_QACCESS_VF,
 624         PCA_MALICIOUS_REQ,
 625         PCA_POISONED_TLP,
 626         PCA_TLP_ABORT,
 627         __PCA_MAX
 628 };
 629
 630 enum fm10k_thi_fault {
 631         THI_NO_FAULT,
 632         THI_MAL_DIS_Q_FAULT,
 633         __THI_MAX
 634 };
 635
 636 enum fm10k_fum_fault {
 637         FUM_NO_FAULT,
 638         FUM_UNMAPPED_ADDR,
 639         FUM_POISONED_TLP,
 640         FUM_BAD_VF_QACCESS,
 641         FUM_ADD_DECODE_ERR,
 642         FUM_RO_ERROR,
 643         FUM_QPRC_CRC_ERROR,
 644         FUM_CSR_TIMEOUT,
 645         FUM_INVALID_TYPE,
 646         FUM_INVALID_LENGTH,
 647         FUM_INVALID_BE,
 648         FUM_INVALID_ALIGN,
 649         __FUM_MAX
 650 };
 651
 652 struct fm10k_fault {
 653         u64 address;    /* Address at the time fault was detected */
 654         u32 specinfo;   /* Extra info on this fault (fault dependent) */
 655         u8 type;        /* Fault value dependent on subunit */
 656         u8 func;        /* Function number of the fault */
 657 };
 658
 659 struct fm10k_mac_ops {
 660         /* basic bring-up and tear-down */
 661         s32 (*reset_hw)(struct fm10k_hw *);
 662         s32 (*init_hw)(struct fm10k_hw *);
 663         s32 (*start_hw)(struct fm10k_hw *);
 664         s32 (*stop_hw)(struct fm10k_hw *);
 665         s32 (*get_bus_info)(struct fm10k_hw *);
 666         s32 (*get_host_state)(struct fm10k_hw *, bool *);
 667         bool (*is_slot_appropriate)(struct fm10k_hw *);
 668         s32 (*update_vlan)(struct fm10k_hw *, u32, u8, bool);
 669         s32 (*read_mac_addr)(struct fm10k_hw *);
 670         s32 (*update_uc_addr)(struct fm10k_hw *, u16, const u8 *,
 671                               u16, bool, u8);
 672         s32 (*update_mc_addr)(struct fm10k_hw *, u16, const u8 *, u16, bool);
 673         s32 (*update_xcast_mode)(struct fm10k_hw *, u16, u8);
 674         void (*update_int_moderator)(struct fm10k_hw *);
 675         s32  (*update_lport_state)(struct fm10k_hw *, u16, u16, bool);
 676         void (*update_hw_stats)(struct fm10k_hw *, struct fm10k_hw_stats *);
 677         void (*rebind_hw_stats)(struct fm10k_hw *, struct fm10k_hw_stats *);
 678         s32 (*configure_dglort_map)(struct fm10k_hw *,
 679                                     struct fm10k_dglort_cfg *);
 680         void (*set_dma_mask)(struct fm10k_hw *, u64);
 681         s32 (*get_fault)(struct fm10k_hw *, int, struct fm10k_fault *);
 682         void (*request_lport_map)(struct fm10k_hw *);
 683         s32 (*adjust_systime)(struct fm10k_hw *, s32 ppb);
 684         s32 (*notify_offset)(struct fm10k_hw *, u64 offset);
 685         u64 (*read_systime)(struct fm10k_hw *);
 686 };
 687
 688 enum fm10k_mac_type {
 689         fm10k_mac_unknown = 0,
 690         fm10k_mac_pf,
 691         fm10k_mac_vf,
 692         fm10k_num_macs
 693 };
 694
 695 struct fm10k_mac_info {
 696         struct fm10k_mac_ops ops;
 697         enum fm10k_mac_type type;
 698         u8 addr[ETH_ALEN];
 699         u8 perm_addr[ETH_ALEN];
 700         u16 default_vid;
 701         u16 max_msix_vectors;
 702         u16 max_queues;
 703         bool vlan_override;
 704         bool get_host_state;
 705         bool tx_ready;
 706         u32 dglort_map;
 707         u8 itr_scale;
 708 };
 709
 710 struct fm10k_swapi_table_info {
 711         u32 used;
 712         u32 avail;
 713 };
 714
 715 struct fm10k_swapi_info {
 716         u32 status;
 717         struct fm10k_swapi_table_info mac;
 718         struct fm10k_swapi_table_info nexthop;
 719         struct fm10k_swapi_table_info ffu;
 720 };
 721
 722 enum fm10k_xcast_modes {
 723         FM10K_XCAST_MODE_ALLMULTI       = 0,
 724         FM10K_XCAST_MODE_MULTI          = 1,
 725         FM10K_XCAST_MODE_PROMISC        = 2,
 726         FM10K_XCAST_MODE_NONE           = 3,
 727         FM10K_XCAST_MODE_DISABLE        = 4
 728 };
 729
 730 enum fm10k_timestamp_modes {
 731         FM10K_TIMESTAMP_MODE_NONE       = 0,
 732         FM10K_TIMESTAMP_MODE_PEP_TO_PEP = 1,
 733         FM10K_TIMESTAMP_MODE_PEP_TO_ANY = 2,
 734 };
 735
 736 #define FM10K_VF_TC_MAX         100000  /* 100,000 Mb/s aka 100Gb/s */
 737 #define FM10K_VF_TC_MIN         1       /* 1 Mb/s is the slowest rate */
 738
 739 struct fm10k_vf_info {
 740         /* mbx must be first field in struct unless all default IOV message
 741          * handlers are redone as the assumption is that vf_info starts
 742          * at the same offset as the mailbox
 743          */
 744         struct fm10k_mbx_info   mbx;            /* PF side of VF mailbox */
 745         int                     rate;           /* Tx BW cap as defined by OS */
 746         u16                     glort;          /* resource tag for this VF */
 747         u16                     sw_vid;         /* Switch API assigned VLAN */
 748         u16                     pf_vid;         /* PF assigned Default VLAN */
 749         u8                      mac[ETH_ALEN];  /* PF Default MAC address */
 750         u8                      vsi;            /* VSI identifier */
 751         u8                      vf_idx;         /* which VF this is */
 752         u8                      vf_flags;       /* flags indicating what modes
 753                                                  * are supported for the port
 754                                                  */
 755 };
 756
 757 #define FM10K_VF_FLAG_ALLMULTI_CAPABLE  ((u8)1 << FM10K_XCAST_MODE_ALLMULTI)
 758 #define FM10K_VF_FLAG_MULTI_CAPABLE     ((u8)1 << FM10K_XCAST_MODE_MULTI)
 759 #define FM10K_VF_FLAG_PROMISC_CAPABLE   ((u8)1 << FM10K_XCAST_MODE_PROMISC)
 760 #define FM10K_VF_FLAG_NONE_CAPABLE      ((u8)1 << FM10K_XCAST_MODE_NONE)
 761 #define FM10K_VF_FLAG_CAPABLE(vf_info)  ((vf_info)->vf_flags & (u8)0xF)
 762 #define FM10K_VF_FLAG_ENABLED(vf_info)  ((vf_info)->vf_flags >> 4)
 763 #define FM10K_VF_FLAG_SET_MODE(mode)    ((u8)0x10 << (mode))
 764 #define FM10K_VF_FLAG_ENABLED_MODE_SHIFT        4
 765 #define FM10K_VF_FLAG_SET_MODE_MASK     ((u8)0xF0)
 766 #define FM10K_VF_FLAG_SET_MODE_NONE \
 767         FM10K_VF_FLAG_SET_MODE(FM10K_XCAST_MODE_NONE)
 768 #define FM10K_VF_FLAG_MULTI_ENABLED \
 769         (FM10K_VF_FLAG_SET_MODE(FM10K_XCAST_MODE_ALLMULTI) | \
 770          FM10K_VF_FLAG_SET_MODE(FM10K_XCAST_MODE_MULTI) | \
 771          FM10K_VF_FLAG_SET_MODE(FM10K_XCAST_MODE_PROMISC))
 772
 773 struct fm10k_iov_ops {
 774         /* IOV related bring-up and tear-down */
 775         s32 (*assign_resources)(struct fm10k_hw *, u16, u16);
 776         s32 (*configure_tc)(struct fm10k_hw *, u16, int);
 777         s32 (*assign_int_moderator)(struct fm10k_hw *, u16);
 778         s32 (*assign_default_mac_vlan)(struct fm10k_hw *,
 779                                        struct fm10k_vf_info *);
 780         s32 (*reset_resources)(struct fm10k_hw *,
 781                                struct fm10k_vf_info *);
 782         s32 (*set_lport)(struct fm10k_hw *, struct fm10k_vf_info *, u16, u8);
 783         void (*reset_lport)(struct fm10k_hw *, struct fm10k_vf_info *);
 784         void (*update_stats)(struct fm10k_hw *, struct fm10k_hw_stats_q *, u16);
 785         void (*notify_offset)(struct fm10k_hw *, struct fm10k_vf_info*, u64);
 786 };
 787
 788 struct fm10k_iov_info {
 789         struct fm10k_iov_ops ops;
 790         u16 total_vfs;
 791         u16 num_vfs;
 792         u16 num_pools;
 793 };
 794
 795 struct fm10k_hw {
 796         u32 *hw_addr;
 797         u32 *sw_addr;
 798         void *back;
 799         struct fm10k_mac_info mac;
 800         struct fm10k_bus_info bus;
 801         struct fm10k_bus_info bus_caps;
 802         struct fm10k_iov_info iov;
 803         struct fm10k_mbx_info mbx;
 804         struct fm10k_swapi_info swapi;
 805         u16 device_id;
 806         u16 vendor_id;
 807         u16 subsystem_device_id;
 808         u16 subsystem_vendor_id;
 809         u8 revision_id;
 810         u32 flags;
 811 #define FM10K_HW_FLAG_CLOCK_OWNER       (u32)(1 << 0)
 812 };
 813
 814 /* Number of Transmit and Receive Descriptors must be a multiple of 8 */
 815 #define FM10K_REQ_TX_DESCRIPTOR_MULTIPLE        8
 816 #define FM10K_REQ_RX_DESCRIPTOR_MULTIPLE        8
 817
 818 /* Transmit Descriptor */
 819 struct fm10k_tx_desc {
 820         __le64 buffer_addr;     /* Address of the descriptor's data buffer */
 821         __le16 buflen;          /* Length of data to be DMAed */
 822         __le16 vlan;            /* VLAN_ID and VPRI to be inserted in FTAG */
 823         __le16 mss;             /* MSS for segmentation offload */
 824         u8 hdrlen;              /* Header size for segmentation offload */
 825         u8 flags;               /* Status and offload request flags */
 826 };
 827
 828 /* Transmit Descriptor Cache Structure */
 829 struct fm10k_tx_desc_cache {
 830         struct fm10k_tx_desc tx_desc[256];
 831 };
 832
 833 #define FM10K_TXD_FLAG_INT      0x01
 834 #define FM10K_TXD_FLAG_TIME     0x02
 835 #define FM10K_TXD_FLAG_CSUM     0x04
 836 #define FM10K_TXD_FLAG_CSUM2    0x08
 837 #define FM10K_TXD_FLAG_FTAG     0x10
 838 #define FM10K_TXD_FLAG_RS       0x20
 839 #define FM10K_TXD_FLAG_LAST     0x40
 840 #define FM10K_TXD_FLAG_DONE     0x80
 841
 842 #define FM10K_TXD_VLAN_PRI_SHIFT        12
 843
 844 /* These macros are meant to enable optimal placement of the RS and INT
 845  * bits.  It will point us to the last descriptor in the cache for either the
 846  * start of the packet, or the end of the packet.  If the index is actually
 847  * at the start of the FIFO it will point to the offset for the last index
 848  * in the FIFO to prevent an unnecessary write.
 849  */
 850 #define FM10K_TXD_WB_FIFO_SIZE  4
 851 #define FM10K_TXD_WB_IDX(idx) \
 852         (((idx) - 1) | (FM10K_TXD_WB_FIFO_SIZE - 1))
 853
 854 /* Receive Descriptor - 32B */
 855 union fm10k_rx_desc {
 856         struct {
 857                 __le64 pkt_addr; /* Packet buffer address */
 858                 __le64 hdr_addr; /* Header buffer address */
 859                 __le64 reserved; /* Empty space, RSS hash */
 860                 __le64 timestamp;
 861         } q; /* Read, Writeback, 64b quad-words */
 862         struct {
 863                 __le32 data; /* RSS and header data */
 864                 __le32 rss;  /* RSS Hash */
 865                 __le32 staterr;
 866                 __le32 vlan_len;
 867                 __le32 glort; /* sglort/dglort */
 868         } d; /* Writeback, 32b double-words */
 869         struct {
 870                 __le16 pkt_info; /* RSS, Pkt type */
 871                 __le16 hdr_info; /* Splithdr, hdrlen, xC */
 872                 __le16 rss_lower;
 873                 __le16 rss_upper;
 874                 __le16 status; /* status/error */
 875                 __le16 csum_err; /* checksum or extended error value */
 876                 __le16 length; /* Packet length */
 877                 __le16 vlan; /* VLAN tag */
 878                 __le16 dglort;
 879                 __le16 sglort;
 880         } w; /* Writeback, 16b words */
 881 };
 882
 883 #define FM10K_RXD_RSSTYPE_MASK          0x000F
 884 enum fm10k_rdesc_rss_type {
 885         FM10K_RSSTYPE_NONE      = 0x0,
 886         FM10K_RSSTYPE_IPV4_TCP  = 0x1,
 887         FM10K_RSSTYPE_IPV4      = 0x2,
 888         FM10K_RSSTYPE_IPV6_TCP  = 0x3,
 889         /* Reserved 0x4 */
 890         FM10K_RSSTYPE_IPV6      = 0x5,
 891         /* Reserved 0x6 */
 892         FM10K_RSSTYPE_IPV4_UDP  = 0x7,
 893         FM10K_RSSTYPE_IPV6_UDP  = 0x8
 894         /* Reserved 0x9 - 0xF */
 895 };
 896
 897 #define FM10K_RXD_PKTTYPE_MASK          0x03F0
 898 #define FM10K_RXD_PKTTYPE_MASK_L3       0x0070
 899 #define FM10K_RXD_PKTTYPE_MASK_L4       0x0380
 900 #define FM10K_RXD_PKTTYPE_SHIFT         4
 901 #define FM10K_RXD_PKTTYPE_INNER_MASK_L3 0x1C00
 902 #define FM10K_RXD_PKTTYPE_INNER_MASK_L4 0xE000
 903 #define FM10K_RXD_PKTTYPE_INNER_SHIFT   10
 904 enum fm10k_rdesc_pkt_type {
 905         /* L3 type */
 906         FM10K_PKTTYPE_OTHER     = 0x00,
 907         FM10K_PKTTYPE_IPV4      = 0x01,
 908         FM10K_PKTTYPE_IPV4_EX   = 0x02,
 909         FM10K_PKTTYPE_IPV6      = 0x03,
 910         FM10K_PKTTYPE_IPV6_EX   = 0x04,
 911
 912         /* L4 type */
 913         FM10K_PKTTYPE_TCP       = 0x08,
 914         FM10K_PKTTYPE_UDP       = 0x10,
 915         FM10K_PKTTYPE_GRE       = 0x18,
 916         FM10K_PKTTYPE_VXLAN     = 0x20,
 917         FM10K_PKTTYPE_NVGRE     = 0x28,
 918         FM10K_PKTTYPE_GENEVE    = 0x30
 919 };
 920
 921 #define FM10K_RXD_HDR_INFO_XC_MASK      0x0006
 922 enum fm10k_rxdesc_xc {
 923         FM10K_XC_UNICAST        = 0x0,
 924         FM10K_XC_MULTICAST      = 0x4,
 925         FM10K_XC_BROADCAST      = 0x6
 926 };
 927
 928 #define FM10K_RXD_HDR_INFO_LEN_SHIFT    5
 929 #define FM10K_RXD_HDR_INFO_SPH          0x8000
 930
 931 #define FM10K_RXD_STATUS_DD             0x0001 /* Descriptor done */
 932 #define FM10K_RXD_STATUS_EOP            0x0002 /* End of packet */
 933 #define FM10K_RXD_STATUS_VEXT           0x0004 /* A VLAN tag is present */
 934 #define FM10K_RXD_STATUS_IPCS           0x0008 /* Indicates IPv4 csum */
 935 #define FM10K_RXD_STATUS_L4CS           0x0010 /* Indicates an L4 csum */
 936 #define FM10K_RXD_STATUS_IPCS2          0x0020 /* Inner header IPv4 csum */
 937 #define FM10K_RXD_STATUS_L4CS2          0x0040 /* Inner header L4 csum */
 938 #define FM10K_RXD_STATUS_IPFRAG_MASK    0x0180 /* Fragment mask */
 939 #define FM10K_RXD_STATUS_IPFRAG_CSUM    0x0100 /* Fragment w/ CSUM field */
 940 #define FM10K_RXD_STATUS_VEXT2          0x0200 /* A custom tag is present */
 941 #define FM10K_RXD_STATUS_HBO            0x0400 /* header buffer overrun */
 942 #define FM10K_RXD_STATUS_L4E2           0x0800 /* Inner header L4 csum err */
 943 #define FM10K_RXD_STATUS_IPE2           0x1000 /* Inner header IPv4 csum err */
 944 #define FM10K_RXD_STATUS_RXE            0x2000 /* Generic Rx error */
 945 #define FM10K_RXD_STATUS_L4E            0x4000 /* L4 csum error */
 946 #define FM10K_RXD_STATUS_IPE            0x8000 /* IPv4 csum error */
 947
 948 #define FM10K_RXD_ERR_SWITCH_ERROR      0x0001 /* Switch found bad packet */
 949 #define FM10K_RXD_ERR_NO_DESCRIPTOR     0x0002 /* No descriptor available */
 950 #define FM10K_RXD_ERR_PP_ERROR          0x0004 /* RAM error during processing */
 951 #define FM10K_RXD_ERR_SWITCH_READY      0x0008 /* Link transition mid-packet */
 952 #define FM10K_RXD_ERR_TOO_BIG           0x0010 /* Pkt too big for single buf */
 953
 954 #define FM10K_RXD_VLAN_ID_MASK          0x0FFF
 955 #define FM10K_RXD_VLAN_PRI_SHIFT        FM10K_TXD_VLAN_PRI_SHIFT
 956
 957 struct fm10k_ftag {
 958         __be16 swpri_type_user;
 959         __be16 vlan;
 960         __be16 sglort;
 961         __be16 dglort;
 962 };
 963
 964 #endif /* _FM10K_TYPE_H */