drivers/net/hns3/hns3_cmd.h

   1 /* SPDX-License-Identifier: BSD-3-Clause
   2  * Copyright(c) 2018-2019 Hisilicon Limited.
   3  */
   4
   5 #ifndef _HNS3_CMD_H_
   6 #define _HNS3_CMD_H_
   7
   8 #include <stdint.h>
   9
  10 #define HNS3_CMDQ_TX_TIMEOUT            30000
  11 #define HNS3_CMDQ_RX_INVLD_B            0
  12 #define HNS3_CMDQ_RX_OUTVLD_B           1
  13 #define HNS3_CMD_DESC_ALIGNMENT         4096
  14 #define HNS3_CMD_FLAG_NEXT              BIT(2)
  15
  16 struct hns3_hw;
  17
  18 #define HNS3_CMD_DESC_DATA_NUM  6
  19 struct hns3_cmd_desc {
  20         uint16_t opcode;
  21         uint16_t flag;
  22         uint16_t retval;
  23         uint16_t rsv;
  24         uint32_t data[HNS3_CMD_DESC_DATA_NUM];
  25 };
  26
  27 struct hns3_cmq_ring {
  28         uint64_t desc_dma_addr;
  29         struct hns3_cmd_desc *desc;
  30         struct hns3_hw *hw;
  31
  32         uint16_t buf_size;
  33         uint16_t desc_num;       /* max number of cmq descriptor */
  34         uint32_t next_to_use;
  35         uint32_t next_to_clean;
  36         uint8_t ring_type;       /* cmq ring type */
  37         rte_spinlock_t lock;     /* Command queue lock */
  38
  39         const void *zone;        /* memory zone */
  40 };
  41
  42 enum hns3_cmd_return_status {
  43         HNS3_CMD_EXEC_SUCCESS   = 0,
  44         HNS3_CMD_NO_AUTH        = 1,
  45         HNS3_CMD_NOT_SUPPORTED  = 2,
  46         HNS3_CMD_QUEUE_FULL     = 3,
  47         HNS3_CMD_NEXT_ERR       = 4,
  48         HNS3_CMD_UNEXE_ERR      = 5,
  49         HNS3_CMD_PARA_ERR       = 6,
  50         HNS3_CMD_RESULT_ERR     = 7,
  51         HNS3_CMD_TIMEOUT        = 8,
  52         HNS3_CMD_HILINK_ERR     = 9,
  53         HNS3_CMD_QUEUE_ILLEGAL  = 10,
  54         HNS3_CMD_INVALID        = 11,
  55         HNS3_CMD_ROH_CHECK_FAIL = 12
  56 };
  57
  58 enum hns3_cmd_status {
  59         HNS3_STATUS_SUCCESS     = 0,
  60         HNS3_ERR_CSQ_FULL       = -1,
  61         HNS3_ERR_CSQ_TIMEOUT    = -2,
  62         HNS3_ERR_CSQ_ERROR      = -3,
  63 };
  64
  65 struct hns3_misc_vector {
  66         uint8_t *addr;
  67         int vector_irq;
  68 };
  69
  70 struct hns3_cmq {
  71         struct hns3_cmq_ring csq;
  72         struct hns3_cmq_ring crq;
  73         uint16_t tx_timeout;
  74         enum hns3_cmd_status last_status;
  75 };
  76
  77 enum hns3_opcode_type {
  78         /* Generic commands */
  79         HNS3_OPC_QUERY_FW_VER           = 0x0001,
  80         HNS3_OPC_CFG_RST_TRIGGER        = 0x0020,
  81         HNS3_OPC_GBL_RST_STATUS         = 0x0021,
  82         HNS3_OPC_QUERY_FUNC_STATUS      = 0x0022,
  83         HNS3_OPC_QUERY_PF_RSRC          = 0x0023,
  84         HNS3_OPC_QUERY_VF_RSRC          = 0x0024,
  85         HNS3_OPC_GET_CFG_PARAM          = 0x0025,
  86         HNS3_OPC_PF_RST_DONE            = 0x0026,
  87
  88         HNS3_OPC_STATS_64_BIT           = 0x0030,
  89         HNS3_OPC_STATS_32_BIT           = 0x0031,
  90         HNS3_OPC_STATS_MAC              = 0x0032,
  91         HNS3_OPC_QUERY_MAC_REG_NUM      = 0x0033,
  92         HNS3_OPC_STATS_MAC_ALL          = 0x0034,
  93
  94         HNS3_OPC_QUERY_REG_NUM          = 0x0040,
  95         HNS3_OPC_QUERY_32_BIT_REG       = 0x0041,
  96         HNS3_OPC_QUERY_64_BIT_REG       = 0x0042,
  97
  98         HNS3_OPC_QUERY_DEV_SPECS        = 0x0050,
  99
 100         /* MAC command */
 101         HNS3_OPC_CONFIG_MAC_MODE        = 0x0301,
 102         HNS3_OPC_QUERY_LINK_STATUS      = 0x0307,
 103         HNS3_OPC_CONFIG_MAX_FRM_SIZE    = 0x0308,
 104         HNS3_OPC_CONFIG_SPEED_DUP       = 0x0309,
 105         HNS3_OPC_CONFIG_FEC_MODE        = 0x031A,
 106
 107         /* PFC/Pause commands */
 108         HNS3_OPC_CFG_MAC_PAUSE_EN       = 0x0701,
 109         HNS3_OPC_CFG_PFC_PAUSE_EN       = 0x0702,
 110         HNS3_OPC_CFG_MAC_PARA           = 0x0703,
 111         HNS3_OPC_CFG_PFC_PARA           = 0x0704,
 112         HNS3_OPC_QUERY_MAC_TX_PKT_CNT   = 0x0705,
 113         HNS3_OPC_QUERY_MAC_RX_PKT_CNT   = 0x0706,
 114         HNS3_OPC_QUERY_PFC_TX_PKT_CNT   = 0x0707,
 115         HNS3_OPC_QUERY_PFC_RX_PKT_CNT   = 0x0708,
 116         HNS3_OPC_PRI_TO_TC_MAPPING      = 0x0709,
 117         HNS3_OPC_QOS_MAP                = 0x070A,
 118
 119         /* ETS/scheduler commands */
 120         HNS3_OPC_TM_PG_TO_PRI_LINK      = 0x0804,
 121         HNS3_OPC_TM_QS_TO_PRI_LINK      = 0x0805,
 122         HNS3_OPC_TM_NQ_TO_QS_LINK       = 0x0806,
 123         HNS3_OPC_TM_RQ_TO_QS_LINK       = 0x0807,
 124         HNS3_OPC_TM_PORT_WEIGHT         = 0x0808,
 125         HNS3_OPC_TM_PG_WEIGHT           = 0x0809,
 126         HNS3_OPC_TM_QS_WEIGHT           = 0x080A,
 127         HNS3_OPC_TM_PRI_WEIGHT          = 0x080B,
 128         HNS3_OPC_TM_PRI_C_SHAPPING      = 0x080C,
 129         HNS3_OPC_TM_PRI_P_SHAPPING      = 0x080D,
 130         HNS3_OPC_TM_PG_C_SHAPPING       = 0x080E,
 131         HNS3_OPC_TM_PG_P_SHAPPING       = 0x080F,
 132         HNS3_OPC_TM_PORT_SHAPPING       = 0x0810,
 133         HNS3_OPC_TM_PG_SCH_MODE_CFG     = 0x0812,
 134         HNS3_OPC_TM_PRI_SCH_MODE_CFG    = 0x0813,
 135         HNS3_OPC_TM_QS_SCH_MODE_CFG     = 0x0814,
 136         HNS3_OPC_TM_BP_TO_QSET_MAPPING  = 0x0815,
 137         HNS3_OPC_ETS_TC_WEIGHT          = 0x0843,
 138         HNS3_OPC_QSET_DFX_STS           = 0x0844,
 139         HNS3_OPC_PRI_DFX_STS            = 0x0845,
 140         HNS3_OPC_PG_DFX_STS             = 0x0846,
 141         HNS3_OPC_PORT_DFX_STS           = 0x0847,
 142         HNS3_OPC_SCH_NQ_CNT             = 0x0848,
 143         HNS3_OPC_SCH_RQ_CNT             = 0x0849,
 144         HNS3_OPC_TM_INTERNAL_STS        = 0x0850,
 145         HNS3_OPC_TM_INTERNAL_CNT        = 0x0851,
 146         HNS3_OPC_TM_INTERNAL_STS_1      = 0x0852,
 147
 148         /* Mailbox cmd */
 149         HNS3_OPC_MBX_VF_TO_PF           = 0x2001,
 150
 151         /* Packet buffer allocate commands */
 152         HNS3_OPC_TX_BUFF_ALLOC          = 0x0901,
 153         HNS3_OPC_RX_PRIV_BUFF_ALLOC     = 0x0902,
 154         HNS3_OPC_RX_PRIV_WL_ALLOC       = 0x0903,
 155         HNS3_OPC_RX_COM_THRD_ALLOC      = 0x0904,
 156         HNS3_OPC_RX_COM_WL_ALLOC        = 0x0905,
 157
 158         /* TQP management command */
 159         HNS3_OPC_SET_TQP_MAP            = 0x0A01,
 160
 161         /* TQP commands */
 162         HNS3_OPC_QUERY_TX_STATUS        = 0x0B03,
 163         HNS3_OPC_QUERY_RX_STATUS        = 0x0B13,
 164         HNS3_OPC_CFG_COM_TQP_QUEUE      = 0x0B20,
 165         HNS3_OPC_RESET_TQP_QUEUE        = 0x0B22,
 166         HNS3_OPC_RESET_TQP_QUEUE_INDEP  = 0x0B23,
 167
 168         /* TSO command */
 169         HNS3_OPC_TSO_GENERIC_CONFIG     = 0x0C01,
 170         HNS3_OPC_GRO_GENERIC_CONFIG     = 0x0C10,
 171
 172         /* RSS commands */
 173         HNS3_OPC_RSS_GENERIC_CONFIG     = 0x0D01,
 174         HNS3_OPC_RSS_INPUT_TUPLE        = 0x0D02,
 175         HNS3_OPC_RSS_INDIR_TABLE        = 0x0D07,
 176         HNS3_OPC_RSS_TC_MODE            = 0x0D08,
 177
 178         /* Promisuous mode command */
 179         HNS3_OPC_CFG_PROMISC_MODE       = 0x0E01,
 180
 181         /* Vlan offload commands */
 182         HNS3_OPC_VLAN_PORT_TX_CFG       = 0x0F01,
 183         HNS3_OPC_VLAN_PORT_RX_CFG       = 0x0F02,
 184
 185         /* MAC commands */
 186         HNS3_OPC_MAC_VLAN_ADD           = 0x1000,
 187         HNS3_OPC_MAC_VLAN_REMOVE        = 0x1001,
 188         HNS3_OPC_MAC_VLAN_TYPE_ID       = 0x1002,
 189         HNS3_OPC_MAC_VLAN_INSERT        = 0x1003,
 190         HNS3_OPC_MAC_VLAN_ALLOCATE      = 0x1004,
 191         HNS3_OPC_MAC_ETHTYPE_ADD        = 0x1010,
 192
 193         /* VLAN commands */
 194         HNS3_OPC_VLAN_FILTER_CTRL       = 0x1100,
 195         HNS3_OPC_VLAN_FILTER_PF_CFG     = 0x1101,
 196         HNS3_OPC_VLAN_FILTER_VF_CFG     = 0x1102,
 197
 198         /* Flow Director command */
 199         HNS3_OPC_FD_MODE_CTRL           = 0x1200,
 200         HNS3_OPC_FD_GET_ALLOCATION      = 0x1201,
 201         HNS3_OPC_FD_KEY_CONFIG          = 0x1202,
 202         HNS3_OPC_FD_TCAM_OP             = 0x1203,
 203         HNS3_OPC_FD_AD_OP               = 0x1204,
 204         HNS3_OPC_FD_COUNTER_OP          = 0x1205,
 205
 206         /* Clear hardware state command */
 207         HNS3_OPC_CLEAR_HW_STATE         = 0x700B,
 208
 209         /* Firmware stats command */
 210         HNS3_OPC_FIRMWARE_COMPAT_CFG    = 0x701A,
 211
 212         /* SFP command */
 213         HNS3_OPC_SFP_GET_SPEED          = 0x7104,
 214
 215         /* Interrupts commands */
 216         HNS3_OPC_ADD_RING_TO_VECTOR     = 0x1503,
 217         HNS3_OPC_DEL_RING_TO_VECTOR     = 0x1504,
 218
 219         /* Error INT commands */
 220         HNS3_OPC_MAC_COMMON_INT_EN              = 0x030E,
 221         HNS3_OPC_TM_SCH_ECC_INT_EN              = 0x0829,
 222         HNS3_OPC_SSU_ECC_INT_CMD                = 0x0989,
 223         HNS3_OPC_SSU_COMMON_INT_CMD             = 0x098C,
 224         HNS3_OPC_PPU_MPF_ECC_INT_CMD            = 0x0B40,
 225         HNS3_OPC_PPU_MPF_OTHER_INT_CMD          = 0x0B41,
 226         HNS3_OPC_PPU_PF_OTHER_INT_CMD           = 0x0B42,
 227         HNS3_OPC_COMMON_ECC_INT_CFG             = 0x1505,
 228         HNS3_OPC_QUERY_RAS_INT_STS_BD_NUM       = 0x1510,
 229         HNS3_OPC_QUERY_CLEAR_MPF_RAS_INT        = 0x1511,
 230         HNS3_OPC_QUERY_CLEAR_PF_RAS_INT         = 0x1512,
 231         HNS3_OPC_QUERY_MSIX_INT_STS_BD_NUM      = 0x1513,
 232         HNS3_OPC_QUERY_CLEAR_ALL_MPF_MSIX_INT   = 0x1514,
 233         HNS3_OPC_QUERY_CLEAR_ALL_PF_MSIX_INT    = 0x1515,
 234         HNS3_OPC_IGU_EGU_TNL_INT_EN             = 0x1803,
 235         HNS3_OPC_IGU_COMMON_INT_EN              = 0x1806,
 236         HNS3_OPC_TM_QCN_MEM_INT_CFG             = 0x1A14,
 237         HNS3_OPC_PPP_CMD0_INT_CMD               = 0x2100,
 238         HNS3_OPC_PPP_CMD1_INT_CMD               = 0x2101,
 239         HNS3_OPC_NCSI_INT_EN                    = 0x2401,
 240 };
 241
 242 #define HNS3_CMD_FLAG_IN        BIT(0)
 243 #define HNS3_CMD_FLAG_OUT       BIT(1)
 244 #define HNS3_CMD_FLAG_NEXT      BIT(2)
 245 #define HNS3_CMD_FLAG_WR        BIT(3)
 246 #define HNS3_CMD_FLAG_NO_INTR   BIT(4)
 247 #define HNS3_CMD_FLAG_ERR_INTR  BIT(5)
 248
 249 #define HNS3_MPF_RAS_INT_MIN_BD_NUM     10
 250 #define HNS3_PF_RAS_INT_MIN_BD_NUM      4
 251 #define HNS3_MPF_MSIX_INT_MIN_BD_NUM    10
 252 #define HNS3_PF_MSIX_INT_MIN_BD_NUM     4
 253
 254 #define HNS3_BUF_SIZE_UNIT      256
 255 #define HNS3_BUF_MUL_BY         2
 256 #define HNS3_BUF_DIV_BY         2
 257 #define NEED_RESERVE_TC_NUM     2
 258 #define BUF_MAX_PERCENT         100
 259 #define BUF_RESERVE_PERCENT     90
 260
 261 #define HNS3_MAX_TC_NUM         8
 262 #define HNS3_TC0_PRI_BUF_EN_B   15 /* Bit 15 indicate enable or not */
 263 #define HNS3_BUF_UNIT_S         7  /* Buf size is united by 128 bytes */
 264 #define HNS3_TX_BUFF_RSV_NUM    8
 265 struct hns3_tx_buff_alloc_cmd {
 266         uint16_t tx_pkt_buff[HNS3_MAX_TC_NUM];
 267         uint8_t tx_buff_rsv[HNS3_TX_BUFF_RSV_NUM];
 268 };
 269
 270 struct hns3_rx_priv_buff_cmd {
 271         uint16_t buf_num[HNS3_MAX_TC_NUM];
 272         uint16_t shared_buf;
 273         uint8_t rsv[6];
 274 };
 275
 276 #define HNS3_FW_VERSION_BYTE3_S         24
 277 #define HNS3_FW_VERSION_BYTE3_M         GENMASK(31, 24)
 278 #define HNS3_FW_VERSION_BYTE2_S         16
 279 #define HNS3_FW_VERSION_BYTE2_M         GENMASK(23, 16)
 280 #define HNS3_FW_VERSION_BYTE1_S         8
 281 #define HNS3_FW_VERSION_BYTE1_M         GENMASK(15, 8)
 282 #define HNS3_FW_VERSION_BYTE0_S         0
 283 #define HNS3_FW_VERSION_BYTE0_M         GENMASK(7, 0)
 284
 285 enum HNS3_CAPS_BITS {
 286         HNS3_CAPS_UDP_GSO_B,
 287         HNS3_CAPS_ATR_B,
 288         HNS3_CAPS_FD_QUEUE_REGION_B,
 289         HNS3_CAPS_PTP_B,
 290         HNS3_CAPS_INT_QL_B,
 291         HNS3_CAPS_SIMPLE_BD_B,
 292         HNS3_CAPS_TX_PUSH_B,
 293         HNS3_CAPS_PHY_IMP_B,
 294         HNS3_CAPS_TQP_TXRX_INDEP_B,
 295         HNS3_CAPS_HW_PAD_B,
 296         HNS3_CAPS_STASH_B,
 297 };
 298 #define HNS3_QUERY_CAP_LENGTH           3
 299 struct hns3_query_version_cmd {
 300         uint32_t firmware;
 301         uint32_t hardware;
 302         uint32_t rsv;
 303         uint32_t caps[HNS3_QUERY_CAP_LENGTH]; /* capabilities of device */
 304 };
 305
 306 #define HNS3_RX_PRIV_EN_B       15
 307 #define HNS3_TC_NUM_ONE_DESC    4
 308 struct hns3_priv_wl {
 309         uint16_t high;
 310         uint16_t low;
 311 };
 312
 313 struct hns3_rx_priv_wl_buf {
 314         struct hns3_priv_wl tc_wl[HNS3_TC_NUM_ONE_DESC];
 315 };
 316
 317 struct hns3_rx_com_thrd {
 318         struct hns3_priv_wl com_thrd[HNS3_TC_NUM_ONE_DESC];
 319 };
 320
 321 struct hns3_rx_com_wl {
 322         struct hns3_priv_wl com_wl;
 323 };
 324
 325 struct hns3_waterline {
 326         uint32_t low;
 327         uint32_t high;
 328 };
 329
 330 struct hns3_tc_thrd {
 331         uint32_t low;
 332         uint32_t high;
 333 };
 334
 335 struct hns3_priv_buf {
 336         struct hns3_waterline wl; /* Waterline for low and high */
 337         uint32_t buf_size;        /* TC private buffer size */
 338         uint32_t tx_buf_size;
 339         uint32_t enable;          /* Enable TC private buffer or not */
 340 };
 341
 342 struct hns3_shared_buf {
 343         struct hns3_waterline self;
 344         struct hns3_tc_thrd tc_thrd[HNS3_MAX_TC_NUM];
 345         uint32_t buf_size;
 346 };
 347
 348 struct hns3_pkt_buf_alloc {
 349         struct hns3_priv_buf priv_buf[HNS3_MAX_TC_NUM];
 350         struct hns3_shared_buf s_buf;
 351 };
 352
 353 #define HNS3_RX_COM_WL_EN_B     15
 354 struct hns3_rx_com_wl_buf_cmd {
 355         uint16_t high_wl;
 356         uint16_t low_wl;
 357         uint8_t rsv[20];
 358 };
 359
 360 #define HNS3_RX_PKT_EN_B        15
 361 struct hns3_rx_pkt_buf_cmd {
 362         uint16_t high_pkt;
 363         uint16_t low_pkt;
 364         uint8_t rsv[20];
 365 };
 366
 367 #define HNS3_PF_STATE_DONE_B    0
 368 #define HNS3_PF_STATE_MAIN_B    1
 369 #define HNS3_PF_STATE_BOND_B    2
 370 #define HNS3_PF_STATE_MAC_N_B   6
 371 #define HNS3_PF_MAC_NUM_MASK    0x3
 372 #define HNS3_PF_STATE_MAIN      BIT(HNS3_PF_STATE_MAIN_B)
 373 #define HNS3_PF_STATE_DONE      BIT(HNS3_PF_STATE_DONE_B)
 374 #define HNS3_VF_RST_STATE_NUM   4
 375 struct hns3_func_status_cmd {
 376         uint32_t vf_rst_state[HNS3_VF_RST_STATE_NUM];
 377         uint8_t pf_state;
 378         uint8_t mac_id;
 379         uint8_t rsv1;
 380         uint8_t pf_cnt_in_mac;
 381         uint8_t pf_num;
 382         uint8_t vf_num;
 383         uint8_t rsv[2];
 384 };
 385
 386 #define HNS3_PF_VEC_NUM_S       0
 387 #define HNS3_PF_VEC_NUM_M       GENMASK(15, 0)
 388 #define HNS3_MIN_VECTOR_NUM     2 /* one for msi-x, another for IO */
 389 struct hns3_pf_res_cmd {
 390         uint16_t tqp_num;
 391         uint16_t buf_size;
 392         uint16_t msixcap_localid_ba_nic;
 393         uint16_t nic_pf_intr_vector_number;
 394         uint16_t roce_pf_intr_vector_number;
 395         uint16_t pf_own_fun_number;
 396         uint16_t tx_buf_size;
 397         uint16_t dv_buf_size;
 398         /* number of queues that exceed 1024 */
 399         uint16_t ext_tqp_num;
 400         uint16_t roh_pf_intr_vector_number;
 401         uint32_t rsv[1];
 402 };
 403
 404 #define HNS3_VF_VEC_NUM_S       0
 405 #define HNS3_VF_VEC_NUM_M       GENMASK(7, 0)
 406 struct hns3_vf_res_cmd {
 407         uint16_t tqp_num;
 408         uint16_t reserved;
 409         uint16_t msixcap_localid_ba_nic;
 410         uint16_t msixcap_localid_ba_rocee;
 411         uint16_t vf_intr_vector_number;
 412         uint16_t rsv[7];
 413 };
 414
 415 #define HNS3_UMV_SPC_ALC_B      0
 416 struct hns3_umv_spc_alc_cmd {
 417         uint8_t allocate;
 418         uint8_t rsv1[3];
 419         uint32_t space_size;
 420         uint8_t rsv2[16];
 421 };
 422
 423 #define HNS3_CFG_OFFSET_S               0
 424 #define HNS3_CFG_OFFSET_M               GENMASK(19, 0)
 425 #define HNS3_CFG_RD_LEN_S               24
 426 #define HNS3_CFG_RD_LEN_M               GENMASK(27, 24)
 427 #define HNS3_CFG_RD_LEN_BYTES           16
 428 #define HNS3_CFG_RD_LEN_UNIT            4
 429
 430 #define HNS3_CFG_VMDQ_S                 0
 431 #define HNS3_CFG_VMDQ_M                 GENMASK(7, 0)
 432 #define HNS3_CFG_TC_NUM_S               8
 433 #define HNS3_CFG_TC_NUM_M               GENMASK(15, 8)
 434 #define HNS3_CFG_TQP_DESC_N_S           16
 435 #define HNS3_CFG_TQP_DESC_N_M           GENMASK(31, 16)
 436 #define HNS3_CFG_PHY_ADDR_S             0
 437 #define HNS3_CFG_PHY_ADDR_M             GENMASK(7, 0)
 438 #define HNS3_CFG_MEDIA_TP_S             8
 439 #define HNS3_CFG_MEDIA_TP_M             GENMASK(15, 8)
 440 #define HNS3_CFG_RX_BUF_LEN_S           16
 441 #define HNS3_CFG_RX_BUF_LEN_M           GENMASK(31, 16)
 442 #define HNS3_CFG_MAC_ADDR_H_S           0
 443 #define HNS3_CFG_MAC_ADDR_H_M           GENMASK(15, 0)
 444 #define HNS3_CFG_DEFAULT_SPEED_S        16
 445 #define HNS3_CFG_DEFAULT_SPEED_M        GENMASK(23, 16)
 446 #define HNS3_CFG_RSS_SIZE_S             24
 447 #define HNS3_CFG_RSS_SIZE_M             GENMASK(31, 24)
 448 #define HNS3_CFG_SPEED_ABILITY_S        0
 449 #define HNS3_CFG_SPEED_ABILITY_M        GENMASK(7, 0)
 450 #define HNS3_CFG_UMV_TBL_SPACE_S        16
 451 #define HNS3_CFG_UMV_TBL_SPACE_M        GENMASK(31, 16)
 452 #define HNS3_CFG_EXT_RSS_SIZE_S         0
 453 #define HNS3_CFG_EXT_RSS_SIZE_M         GENMASK(3, 0)
 454
 455 #define HNS3_ACCEPT_TAG1_B              0
 456 #define HNS3_ACCEPT_UNTAG1_B            1
 457 #define HNS3_PORT_INS_TAG1_EN_B         2
 458 #define HNS3_PORT_INS_TAG2_EN_B         3
 459 #define HNS3_CFG_NIC_ROCE_SEL_B         4
 460 #define HNS3_ACCEPT_TAG2_B              5
 461 #define HNS3_ACCEPT_UNTAG2_B            6
 462 #define HNS3_TAG_SHIFT_MODE_EN_B        7
 463
 464 #define HNS3_REM_TAG1_EN_B              0
 465 #define HNS3_REM_TAG2_EN_B              1
 466 #define HNS3_SHOW_TAG1_EN_B             2
 467 #define HNS3_SHOW_TAG2_EN_B             3
 468 #define HNS3_DISCARD_TAG1_EN_B          5
 469 #define HNS3_DISCARD_TAG2_EN_B          6
 470
 471 /* Factor used to calculate offset and bitmap of VF num */
 472 #define HNS3_VF_NUM_PER_CMD             64
 473 #define HNS3_VF_NUM_PER_BYTE            8
 474
 475 struct hns3_cfg_param_cmd {
 476         uint32_t offset;
 477         uint32_t rsv;
 478         uint32_t param[4];
 479 };
 480
 481 #define HNS3_VPORT_VTAG_RX_CFG_CMD_VF_BITMAP_NUM        8
 482 struct hns3_vport_vtag_rx_cfg_cmd {
 483         uint8_t vport_vlan_cfg;
 484         uint8_t vf_offset;
 485         uint8_t rsv1[6];
 486         uint8_t vf_bitmap[HNS3_VPORT_VTAG_RX_CFG_CMD_VF_BITMAP_NUM];
 487         uint8_t rsv2[8];
 488 };
 489
 490 struct hns3_vport_vtag_tx_cfg_cmd {
 491         uint8_t vport_vlan_cfg;
 492         uint8_t vf_offset;
 493         uint8_t rsv1[2];
 494         uint16_t def_vlan_tag1;
 495         uint16_t def_vlan_tag2;
 496         uint8_t vf_bitmap[8];
 497         uint8_t rsv2[8];
 498 };
 499
 500
 501 struct hns3_vlan_filter_ctrl_cmd {
 502         uint8_t vlan_type;
 503         uint8_t vlan_fe;
 504         uint8_t rsv1[2];
 505         uint8_t vf_id;
 506         uint8_t rsv2[19];
 507 };
 508
 509 #define HNS3_VLAN_OFFSET_BITMAP_NUM     20
 510 struct hns3_vlan_filter_pf_cfg_cmd {
 511         uint8_t vlan_offset;
 512         uint8_t vlan_cfg;
 513         uint8_t rsv[2];
 514         uint8_t vlan_offset_bitmap[HNS3_VLAN_OFFSET_BITMAP_NUM];
 515 };
 516
 517 #define HNS3_VLAN_FILTER_VF_CFG_CMD_VF_BITMAP_NUM       16
 518 struct hns3_vlan_filter_vf_cfg_cmd {
 519         uint16_t vlan_id;
 520         uint8_t  resp_code;
 521         uint8_t  rsv;
 522         uint8_t  vlan_cfg;
 523         uint8_t  rsv1[3];
 524         uint8_t  vf_bitmap[HNS3_VLAN_FILTER_VF_CFG_CMD_VF_BITMAP_NUM];
 525 };
 526
 527 struct hns3_tx_vlan_type_cfg_cmd {
 528         uint16_t ot_vlan_type;
 529         uint16_t in_vlan_type;
 530         uint8_t rsv[20];
 531 };
 532
 533 struct hns3_rx_vlan_type_cfg_cmd {
 534         uint16_t ot_fst_vlan_type;
 535         uint16_t ot_sec_vlan_type;
 536         uint16_t in_fst_vlan_type;
 537         uint16_t in_sec_vlan_type;
 538         uint8_t rsv[16];
 539 };
 540
 541 #define HNS3_TSO_MSS_MIN_S      0
 542 #define HNS3_TSO_MSS_MIN_M      GENMASK(13, 0)
 543
 544 #define HNS3_TSO_MSS_MAX_S      16
 545 #define HNS3_TSO_MSS_MAX_M      GENMASK(29, 16)
 546
 547 struct hns3_cfg_tso_status_cmd {
 548         rte_le16_t tso_mss_min;
 549         rte_le16_t tso_mss_max;
 550         uint8_t rsv[20];
 551 };
 552
 553 #define HNS3_GRO_EN_B           0
 554 struct hns3_cfg_gro_status_cmd {
 555         rte_le16_t gro_en;
 556         uint8_t rsv[22];
 557 };
 558
 559 #define HNS3_TSO_MSS_MIN        256
 560 #define HNS3_TSO_MSS_MAX        9668
 561
 562 #define HNS3_RSS_HASH_KEY_OFFSET_B      4
 563
 564 #define HNS3_RSS_CFG_TBL_SIZE   16
 565 #define HNS3_RSS_HASH_KEY_NUM   16
 566 /* Configure the algorithm mode and Hash Key, opcode:0x0D01 */
 567 struct hns3_rss_generic_config_cmd {
 568         /* Hash_algorithm(8.0~8.3), hash_key_offset(8.4~8.7) */
 569         uint8_t hash_config;
 570         uint8_t rsv[7];
 571         uint8_t hash_key[HNS3_RSS_HASH_KEY_NUM];
 572 };
 573
 574 /* Configure the tuple selection for RSS hash input, opcode:0x0D02 */
 575 struct hns3_rss_input_tuple_cmd {
 576         uint64_t tuple_field;
 577         uint8_t rsv[16];
 578 };
 579
 580 #define HNS3_RSS_CFG_TBL_SIZE           16
 581 #define HNS3_RSS_CFG_TBL_SIZE_H         4
 582 #define HNS3_RSS_CFG_TBL_BW_H           2
 583 #define HNS3_RSS_CFG_TBL_BW_L           8
 584
 585 /* Configure the indirection table, opcode:0x0D07 */
 586 struct hns3_rss_indirection_table_cmd {
 587         uint16_t start_table_index;  /* Bit3~0 must be 0x0. */
 588         uint16_t rss_set_bitmap;
 589         uint8_t rss_result_h[HNS3_RSS_CFG_TBL_SIZE_H];
 590         uint8_t rss_result_l[HNS3_RSS_CFG_TBL_SIZE];
 591 };
 592
 593 #define HNS3_RSS_TC_OFFSET_S            0
 594 #define HNS3_RSS_TC_OFFSET_M            GENMASK(10, 0)
 595 #define HNS3_RSS_TC_SIZE_MSB_S          11
 596 #define HNS3_RSS_TC_SIZE_MSB_OFFSET     3
 597 #define HNS3_RSS_TC_SIZE_S              12
 598 #define HNS3_RSS_TC_SIZE_M              GENMASK(14, 12)
 599 #define HNS3_RSS_TC_VALID_B             15
 600
 601 /* Configure the tc_size and tc_offset, opcode:0x0D08 */
 602 struct hns3_rss_tc_mode_cmd {
 603         uint16_t rss_tc_mode[HNS3_MAX_TC_NUM];
 604         uint8_t rsv[8];
 605 };
 606
 607 #define HNS3_LINK_STATUS_UP_B   0
 608 #define HNS3_LINK_STATUS_UP_M   BIT(HNS3_LINK_STATUS_UP_B)
 609 struct hns3_link_status_cmd {
 610         uint8_t status;
 611         uint8_t rsv[23];
 612 };
 613
 614 struct hns3_promisc_param {
 615         uint8_t vf_id;
 616         uint8_t enable;
 617 };
 618
 619 #define HNS3_PROMISC_TX_EN_B    BIT(4)
 620 #define HNS3_PROMISC_RX_EN_B    BIT(5)
 621 #define HNS3_PROMISC_EN_B       1
 622 #define HNS3_PROMISC_EN_ALL     0x7
 623 #define HNS3_PROMISC_EN_UC      0x1
 624 #define HNS3_PROMISC_EN_MC      0x2
 625 #define HNS3_PROMISC_EN_BC      0x4
 626 struct hns3_promisc_cfg_cmd {
 627         uint8_t flag;
 628         uint8_t vf_id;
 629         uint16_t rsv0;
 630         uint8_t rsv1[20];
 631 };
 632
 633 enum hns3_promisc_type {
 634         HNS3_UNICAST    = 1,
 635         HNS3_MULTICAST  = 2,
 636         HNS3_BROADCAST  = 3,
 637 };
 638
 639 #define HNS3_LINK_EVENT_REPORT_EN_B     0
 640 #define HNS3_NCSI_ERROR_REPORT_EN_B     1
 641 struct hns3_firmware_compat_cmd {
 642         uint32_t compat;
 643         uint8_t rsv[20];
 644 };
 645
 646 #define HNS3_MAC_TX_EN_B                6
 647 #define HNS3_MAC_RX_EN_B                7
 648 #define HNS3_MAC_PAD_TX_B               11
 649 #define HNS3_MAC_PAD_RX_B               12
 650 #define HNS3_MAC_1588_TX_B              13
 651 #define HNS3_MAC_1588_RX_B              14
 652 #define HNS3_MAC_APP_LP_B               15
 653 #define HNS3_MAC_LINE_LP_B              16
 654 #define HNS3_MAC_FCS_TX_B               17
 655 #define HNS3_MAC_RX_OVERSIZE_TRUNCATE_B 18
 656 #define HNS3_MAC_RX_FCS_STRIP_B         19
 657 #define HNS3_MAC_RX_FCS_B               20
 658 #define HNS3_MAC_TX_UNDER_MIN_ERR_B     21
 659 #define HNS3_MAC_TX_OVERSIZE_TRUNCATE_B 22
 660
 661 struct hns3_config_mac_mode_cmd {
 662         uint32_t txrx_pad_fcs_loop_en;
 663         uint8_t  rsv[20];
 664 };
 665
 666 #define HNS3_CFG_SPEED_10M              6
 667 #define HNS3_CFG_SPEED_100M             7
 668 #define HNS3_CFG_SPEED_1G               0
 669 #define HNS3_CFG_SPEED_10G              1
 670 #define HNS3_CFG_SPEED_25G              2
 671 #define HNS3_CFG_SPEED_40G              3
 672 #define HNS3_CFG_SPEED_50G              4
 673 #define HNS3_CFG_SPEED_100G             5
 674 #define HNS3_CFG_SPEED_200G             8
 675
 676 #define HNS3_CFG_SPEED_S                0
 677 #define HNS3_CFG_SPEED_M                GENMASK(5, 0)
 678 #define HNS3_CFG_DUPLEX_B               7
 679 #define HNS3_CFG_DUPLEX_M               BIT(HNS3_CFG_DUPLEX_B)
 680
 681 #define HNS3_CFG_MAC_SPEED_CHANGE_EN_B  0
 682
 683 struct hns3_config_mac_speed_dup_cmd {
 684         uint8_t speed_dup;
 685         uint8_t mac_change_fec_en;
 686         uint8_t rsv[22];
 687 };
 688
 689 #define HNS3_TQP_ENABLE_B               0
 690
 691 #define HNS3_MAC_CFG_AN_EN_B            0
 692 #define HNS3_MAC_CFG_AN_INT_EN_B        1
 693 #define HNS3_MAC_CFG_AN_INT_MSK_B       2
 694 #define HNS3_MAC_CFG_AN_INT_CLR_B       3
 695 #define HNS3_MAC_CFG_AN_RST_B           4
 696
 697 #define HNS3_MAC_CFG_AN_EN      BIT(HNS3_MAC_CFG_AN_EN_B)
 698
 699 struct hns3_config_auto_neg_cmd {
 700         uint32_t  cfg_an_cmd_flag;
 701         uint8_t   rsv[20];
 702 };
 703
 704 #define HNS3_MAC_CFG_FEC_AUTO_EN_B      0
 705 #define HNS3_MAC_CFG_FEC_MODE_S         1
 706 #define HNS3_MAC_CFG_FEC_MODE_M GENMASK(3, 1)
 707 #define HNS3_MAC_FEC_OFF                0
 708 #define HNS3_MAC_FEC_BASER              1
 709 #define HNS3_MAC_FEC_RS                 2
 710
 711 struct hns3_sfp_speed_cmd {
 712         uint32_t  sfp_speed;
 713         uint8_t   query_type; /* 0: sfp speed, 1: active fec */
 714         uint8_t   active_fec; /* current FEC mode */
 715         uint16_t  rsv1;
 716         uint32_t  rsv2[4];
 717 };
 718
 719 /* Configure FEC mode, opcode:0x031A */
 720 struct hns3_config_fec_cmd {
 721         uint8_t fec_mode;
 722         uint8_t rsv[23];
 723 };
 724
 725 #define HNS3_MAC_MGR_MASK_VLAN_B                BIT(0)
 726 #define HNS3_MAC_MGR_MASK_MAC_B                 BIT(1)
 727 #define HNS3_MAC_MGR_MASK_ETHERTYPE_B           BIT(2)
 728 #define HNS3_MAC_ETHERTYPE_LLDP                 0x88cc
 729
 730 struct hns3_mac_mgr_tbl_entry_cmd {
 731         uint8_t   flags;
 732         uint8_t   resp_code;
 733         uint16_t  vlan_tag;
 734         uint32_t  mac_addr_hi32;
 735         uint16_t  mac_addr_lo16;
 736         uint16_t  rsv1;
 737         uint16_t  ethter_type;
 738         uint16_t  egress_port;
 739         uint16_t  egress_queue;
 740         uint8_t   sw_port_id_aware;
 741         uint8_t   rsv2;
 742         uint8_t   i_port_bitmap;
 743         uint8_t   i_port_direction;
 744         uint8_t   rsv3[2];
 745 };
 746
 747 struct hns3_cfg_com_tqp_queue_cmd {
 748         uint16_t tqp_id;
 749         uint16_t stream_id;
 750         uint8_t enable;
 751         uint8_t rsv[19];
 752 };
 753
 754 #define HNS3_TQP_MAP_TYPE_PF            0
 755 #define HNS3_TQP_MAP_TYPE_VF            1
 756 #define HNS3_TQP_MAP_TYPE_B             0
 757 #define HNS3_TQP_MAP_EN_B               1
 758
 759 struct hns3_tqp_map_cmd {
 760         uint16_t tqp_id;        /* Absolute tqp id for in this pf */
 761         uint8_t tqp_vf;         /* VF id */
 762         uint8_t tqp_flag;       /* Indicate it's pf or vf tqp */
 763         uint16_t tqp_vid;       /* Virtual id in this pf/vf */
 764         uint8_t rsv[18];
 765 };
 766
 767 enum hns3_ring_type {
 768         HNS3_RING_TYPE_TX,
 769         HNS3_RING_TYPE_RX
 770 };
 771
 772 enum hns3_int_gl_idx {
 773         HNS3_RING_GL_RX,
 774         HNS3_RING_GL_TX,
 775         HNS3_RING_GL_IMMEDIATE = 3
 776 };
 777
 778 #define HNS3_RING_GL_IDX_S      0
 779 #define HNS3_RING_GL_IDX_M      GENMASK(1, 0)
 780
 781 #define HNS3_VECTOR_ELEMENTS_PER_CMD    10
 782
 783 #define HNS3_INT_TYPE_S         0
 784 #define HNS3_INT_TYPE_M         GENMASK(1, 0)
 785 #define HNS3_TQP_ID_S           2
 786 #define HNS3_TQP_ID_M           GENMASK(12, 2)
 787 #define HNS3_INT_GL_IDX_S       13
 788 #define HNS3_INT_GL_IDX_M       GENMASK(14, 13)
 789 #define HNS3_TQP_INT_ID_L_S     0
 790 #define HNS3_TQP_INT_ID_L_M     GENMASK(7, 0)
 791 #define HNS3_TQP_INT_ID_H_S     8
 792 #define HNS3_TQP_INT_ID_H_M     GENMASK(15, 8)
 793 struct hns3_ctrl_vector_chain_cmd {
 794         uint8_t int_vector_id;    /* the low order of the interrupt id */
 795         uint8_t int_cause_num;
 796         uint16_t tqp_type_and_id[HNS3_VECTOR_ELEMENTS_PER_CMD];
 797         uint8_t vfid;
 798         uint8_t int_vector_id_h;  /* the high order of the interrupt id */
 799 };
 800
 801 struct hns3_config_max_frm_size_cmd {
 802         uint16_t max_frm_size;
 803         uint8_t min_frm_size;
 804         uint8_t rsv[21];
 805 };
 806
 807 enum hns3_mac_vlan_tbl_opcode {
 808         HNS3_MAC_VLAN_ADD,      /* Add new or modify mac_vlan */
 809         HNS3_MAC_VLAN_UPDATE,   /* Modify other fields of this table */
 810         HNS3_MAC_VLAN_REMOVE,   /* Remove a entry through mac_vlan key */
 811         HNS3_MAC_VLAN_LKUP,     /* Lookup a entry through mac_vlan key */
 812 };
 813
 814 enum hns3_mac_vlan_add_resp_code {
 815         HNS3_ADD_UC_OVERFLOW = 2,  /* ADD failed for UC overflow */
 816         HNS3_ADD_MC_OVERFLOW,      /* ADD failed for MC overflow */
 817 };
 818
 819 #define HNS3_MC_MAC_VLAN_ADD_DESC_NUM   3
 820
 821 #define HNS3_MAC_VLAN_BIT0_EN_B         0
 822 #define HNS3_MAC_VLAN_BIT1_EN_B         1
 823 #define HNS3_MAC_EPORT_SW_EN_B          12
 824 #define HNS3_MAC_EPORT_TYPE_B           11
 825 #define HNS3_MAC_EPORT_VFID_S           3
 826 #define HNS3_MAC_EPORT_VFID_M           GENMASK(10, 3)
 827 #define HNS3_MAC_EPORT_PFID_S           0
 828 #define HNS3_MAC_EPORT_PFID_M           GENMASK(2, 0)
 829 struct hns3_mac_vlan_tbl_entry_cmd {
 830         uint8_t   flags;
 831         uint8_t   resp_code;
 832         uint16_t  vlan_tag;
 833         uint32_t  mac_addr_hi32;
 834         uint16_t  mac_addr_lo16;
 835         uint16_t  rsv1;
 836         uint8_t   entry_type;
 837         uint8_t   mc_mac_en;
 838         uint16_t  egress_port;
 839         uint16_t  egress_queue;
 840         uint8_t   rsv2[6];
 841 };
 842
 843 #define HNS3_TQP_RESET_B        0
 844 struct hns3_reset_tqp_queue_cmd {
 845         uint16_t tqp_id;
 846         uint8_t reset_req;
 847         uint8_t ready_to_reset;
 848         uint8_t queue_direction;
 849         uint8_t rsv[19];
 850 };
 851
 852 #define HNS3_CFG_RESET_MAC_B            3
 853 #define HNS3_CFG_RESET_FUNC_B           7
 854 struct hns3_reset_cmd {
 855         uint8_t mac_func_reset;
 856         uint8_t fun_reset_vfid;
 857         uint8_t rsv[22];
 858 };
 859
 860 #define HNS3_QUERY_DEV_SPECS_BD_NUM             4
 861 struct hns3_dev_specs_0_cmd {
 862         uint32_t rsv0;
 863         uint32_t mac_entry_num;
 864         uint32_t mng_entry_num;
 865         uint16_t rss_ind_tbl_size;
 866         uint16_t rss_key_size;
 867         uint16_t intr_ql_max;
 868         uint8_t max_non_tso_bd_num;
 869         uint8_t rsv1;
 870         uint32_t max_tm_rate;
 871 };
 872
 873 #define HNS3_MAX_TQP_NUM_HIP08_PF       64
 874 #define HNS3_DEFAULT_TX_BUF             0x4000    /* 16k  bytes */
 875 #define HNS3_TOTAL_PKT_BUF              0x108000  /* 1.03125M bytes */
 876 #define HNS3_DEFAULT_DV                 0xA000    /* 40k byte */
 877 #define HNS3_DEFAULT_NON_DCB_DV         0x7800    /* 30K byte */
 878 #define HNS3_NON_DCB_ADDITIONAL_BUF     0x1400    /* 5120 byte */
 879
 880 #define HNS3_TYPE_CRQ                   0
 881 #define HNS3_TYPE_CSQ                   1
 882
 883 #define HNS3_NIC_SW_RST_RDY_B           16
 884 #define HNS3_NIC_SW_RST_RDY                     BIT(HNS3_NIC_SW_RST_RDY_B)
 885 #define HNS3_NIC_CMQ_DESC_NUM           1024
 886 #define HNS3_NIC_CMQ_DESC_NUM_S         3
 887
 888 #define HNS3_CMD_SEND_SYNC(flag) \
 889         ((flag) & HNS3_CMD_FLAG_NO_INTR)
 890
 891 void hns3_cmd_reuse_desc(struct hns3_cmd_desc *desc, bool is_read);
 892 void hns3_cmd_setup_basic_desc(struct hns3_cmd_desc *desc,
 893                                 enum hns3_opcode_type opcode, bool is_read);
 894 int hns3_cmd_send(struct hns3_hw *hw, struct hns3_cmd_desc *desc, int num);
 895 int hns3_cmd_init_queue(struct hns3_hw *hw);
 896 int hns3_cmd_init(struct hns3_hw *hw);
 897 void hns3_cmd_destroy_queue(struct hns3_hw *hw);
 898 void hns3_cmd_uninit(struct hns3_hw *hw);
 899
 900 #endif /* _HNS3_CMD_H_ */