drivers/net/hns3/hns3_cmd.h

   1 /* SPDX-License-Identifier: BSD-3-Clause
   2  * Copyright(c) 2018-2019 Hisilicon Limited.
   3  */
   4
   5 #ifndef _HNS3_CMD_H_
   6 #define _HNS3_CMD_H_
   7
   8 #define HNS3_CMDQ_TX_TIMEOUT            30000
   9 #define HNS3_CMDQ_RX_INVLD_B            0
  10 #define HNS3_CMDQ_RX_OUTVLD_B           1
  11 #define HNS3_CMD_DESC_ALIGNMENT         4096
  12 #define HNS3_QUEUE_ID_MASK              0x1ff
  13 #define HNS3_CMD_FLAG_NEXT              BIT(2)
  14
  15 struct hns3_hw;
  16
  17 #define HNS3_CMD_DESC_DATA_NUM  6
  18 struct hns3_cmd_desc {
  19         uint16_t opcode;
  20         uint16_t flag;
  21         uint16_t retval;
  22         uint16_t rsv;
  23         uint32_t data[HNS3_CMD_DESC_DATA_NUM];
  24 };
  25
  26 struct hns3_cmq_ring {
  27         uint64_t desc_dma_addr;
  28         struct hns3_cmd_desc *desc;
  29         struct hns3_hw *hw;
  30
  31         uint16_t buf_size;
  32         uint16_t desc_num;       /* max number of cmq descriptor */
  33         uint32_t next_to_use;
  34         uint32_t next_to_clean;
  35         uint8_t ring_type;       /* cmq ring type */
  36         rte_spinlock_t lock;     /* Command queue lock */
  37
  38         const void *zone;        /* memory zone */
  39 };
  40
  41 enum hns3_cmd_return_status {
  42         HNS3_CMD_EXEC_SUCCESS   = 0,
  43         HNS3_CMD_NO_AUTH        = 1,
  44         HNS3_CMD_NOT_SUPPORTED  = 2,
  45         HNS3_CMD_QUEUE_FULL     = 3,
  46         HNS3_CMD_NEXT_ERR       = 4,
  47         HNS3_CMD_UNEXE_ERR      = 5,
  48         HNS3_CMD_PARA_ERR       = 6,
  49         HNS3_CMD_RESULT_ERR     = 7,
  50         HNS3_CMD_TIMEOUT        = 8,
  51         HNS3_CMD_HILINK_ERR     = 9,
  52         HNS3_CMD_QUEUE_ILLEGAL  = 10,
  53         HNS3_CMD_INVALID        = 11,
  54 };
  55
  56 enum hns3_cmd_status {
  57         HNS3_STATUS_SUCCESS     = 0,
  58         HNS3_ERR_CSQ_FULL       = -1,
  59         HNS3_ERR_CSQ_TIMEOUT    = -2,
  60         HNS3_ERR_CSQ_ERROR      = -3,
  61 };
  62
  63 struct hns3_misc_vector {
  64         uint8_t *addr;
  65         int vector_irq;
  66 };
  67
  68 struct hns3_cmq {
  69         struct hns3_cmq_ring csq;
  70         struct hns3_cmq_ring crq;
  71         uint16_t tx_timeout;
  72         enum hns3_cmd_status last_status;
  73 };
  74
  75 enum hns3_opcode_type {
  76         /* Generic commands */
  77         HNS3_OPC_QUERY_FW_VER           = 0x0001,
  78         HNS3_OPC_CFG_RST_TRIGGER        = 0x0020,
  79         HNS3_OPC_GBL_RST_STATUS         = 0x0021,
  80         HNS3_OPC_QUERY_FUNC_STATUS      = 0x0022,
  81         HNS3_OPC_QUERY_PF_RSRC          = 0x0023,
  82         HNS3_OPC_GET_CFG_PARAM          = 0x0025,
  83         HNS3_OPC_PF_RST_DONE            = 0x0026,
  84
  85         HNS3_OPC_STATS_64_BIT           = 0x0030,
  86         HNS3_OPC_STATS_32_BIT           = 0x0031,
  87         HNS3_OPC_STATS_MAC              = 0x0032,
  88         HNS3_OPC_QUERY_MAC_REG_NUM      = 0x0033,
  89         HNS3_OPC_STATS_MAC_ALL          = 0x0034,
  90
  91         HNS3_OPC_QUERY_REG_NUM          = 0x0040,
  92         HNS3_OPC_QUERY_32_BIT_REG       = 0x0041,
  93         HNS3_OPC_QUERY_64_BIT_REG       = 0x0042,
  94
  95         /* MAC command */
  96         HNS3_OPC_CONFIG_MAC_MODE        = 0x0301,
  97         HNS3_OPC_QUERY_LINK_STATUS      = 0x0307,
  98         HNS3_OPC_CONFIG_MAX_FRM_SIZE    = 0x0308,
  99         HNS3_OPC_CONFIG_SPEED_DUP       = 0x0309,
 100         HNS3_MAC_COMMON_INT_EN          = 0x030E,
 101
 102         /* PFC/Pause commands */
 103         HNS3_OPC_CFG_MAC_PAUSE_EN       = 0x0701,
 104         HNS3_OPC_CFG_PFC_PAUSE_EN       = 0x0702,
 105         HNS3_OPC_CFG_MAC_PARA           = 0x0703,
 106         HNS3_OPC_CFG_PFC_PARA           = 0x0704,
 107         HNS3_OPC_QUERY_MAC_TX_PKT_CNT   = 0x0705,
 108         HNS3_OPC_QUERY_MAC_RX_PKT_CNT   = 0x0706,
 109         HNS3_OPC_QUERY_PFC_TX_PKT_CNT   = 0x0707,
 110         HNS3_OPC_QUERY_PFC_RX_PKT_CNT   = 0x0708,
 111         HNS3_OPC_PRI_TO_TC_MAPPING      = 0x0709,
 112         HNS3_OPC_QOS_MAP                = 0x070A,
 113
 114         /* ETS/scheduler commands */
 115         HNS3_OPC_TM_PG_TO_PRI_LINK      = 0x0804,
 116         HNS3_OPC_TM_QS_TO_PRI_LINK      = 0x0805,
 117         HNS3_OPC_TM_NQ_TO_QS_LINK       = 0x0806,
 118         HNS3_OPC_TM_RQ_TO_QS_LINK       = 0x0807,
 119         HNS3_OPC_TM_PORT_WEIGHT         = 0x0808,
 120         HNS3_OPC_TM_PG_WEIGHT           = 0x0809,
 121         HNS3_OPC_TM_QS_WEIGHT           = 0x080A,
 122         HNS3_OPC_TM_PRI_WEIGHT          = 0x080B,
 123         HNS3_OPC_TM_PRI_C_SHAPPING      = 0x080C,
 124         HNS3_OPC_TM_PRI_P_SHAPPING      = 0x080D,
 125         HNS3_OPC_TM_PG_C_SHAPPING       = 0x080E,
 126         HNS3_OPC_TM_PG_P_SHAPPING       = 0x080F,
 127         HNS3_OPC_TM_PORT_SHAPPING       = 0x0810,
 128         HNS3_OPC_TM_PG_SCH_MODE_CFG     = 0x0812,
 129         HNS3_OPC_TM_PRI_SCH_MODE_CFG    = 0x0813,
 130         HNS3_OPC_TM_QS_SCH_MODE_CFG     = 0x0814,
 131         HNS3_OPC_TM_BP_TO_QSET_MAPPING  = 0x0815,
 132         HNS3_OPC_ETS_TC_WEIGHT          = 0x0843,
 133         HNS3_OPC_QSET_DFX_STS           = 0x0844,
 134         HNS3_OPC_PRI_DFX_STS            = 0x0845,
 135         HNS3_OPC_PG_DFX_STS             = 0x0846,
 136         HNS3_OPC_PORT_DFX_STS           = 0x0847,
 137         HNS3_OPC_SCH_NQ_CNT             = 0x0848,
 138         HNS3_OPC_SCH_RQ_CNT             = 0x0849,
 139         HNS3_OPC_TM_INTERNAL_STS        = 0x0850,
 140         HNS3_OPC_TM_INTERNAL_CNT        = 0x0851,
 141         HNS3_OPC_TM_INTERNAL_STS_1      = 0x0852,
 142
 143         /* Mailbox cmd */
 144         HNS3_OPC_MBX_VF_TO_PF           = 0x2001,
 145
 146         /* Packet buffer allocate commands */
 147         HNS3_OPC_TX_BUFF_ALLOC          = 0x0901,
 148         HNS3_OPC_RX_PRIV_BUFF_ALLOC     = 0x0902,
 149         HNS3_OPC_RX_PRIV_WL_ALLOC       = 0x0903,
 150         HNS3_OPC_RX_COM_THRD_ALLOC      = 0x0904,
 151         HNS3_OPC_RX_COM_WL_ALLOC        = 0x0905,
 152
 153         /* SSU module INT commands */
 154         HNS3_SSU_ECC_INT_CMD            = 0x0989,
 155         HNS3_SSU_COMMON_INT_CMD         = 0x098C,
 156
 157         /* TQP management command */
 158         HNS3_OPC_SET_TQP_MAP            = 0x0A01,
 159
 160         /* TQP commands */
 161         HNS3_OPC_QUERY_TX_STATUS        = 0x0B03,
 162         HNS3_OPC_QUERY_RX_STATUS        = 0x0B13,
 163         HNS3_OPC_CFG_COM_TQP_QUEUE      = 0x0B20,
 164         HNS3_OPC_RESET_TQP_QUEUE        = 0x0B22,
 165
 166         /* PPU module intr commands */
 167         HNS3_PPU_MPF_ECC_INT_CMD        = 0x0B40,
 168         HNS3_PPU_MPF_OTHER_INT_CMD      = 0x0B41,
 169         HNS3_PPU_PF_OTHER_INT_CMD       = 0x0B42,
 170
 171         /* TSO command */
 172         HNS3_OPC_TSO_GENERIC_CONFIG     = 0x0C01,
 173         HNS3_OPC_GRO_GENERIC_CONFIG     = 0x0C10,
 174
 175         /* RSS commands */
 176         HNS3_OPC_RSS_GENERIC_CONFIG     = 0x0D01,
 177         HNS3_OPC_RSS_INPUT_TUPLE        = 0x0D02,
 178         HNS3_OPC_RSS_INDIR_TABLE        = 0x0D07,
 179         HNS3_OPC_RSS_TC_MODE            = 0x0D08,
 180
 181         /* Promisuous mode command */
 182         HNS3_OPC_CFG_PROMISC_MODE       = 0x0E01,
 183
 184         /* Vlan offload commands */
 185         HNS3_OPC_VLAN_PORT_TX_CFG       = 0x0F01,
 186         HNS3_OPC_VLAN_PORT_RX_CFG       = 0x0F02,
 187
 188         /* MAC commands */
 189         HNS3_OPC_MAC_VLAN_ADD           = 0x1000,
 190         HNS3_OPC_MAC_VLAN_REMOVE        = 0x1001,
 191         HNS3_OPC_MAC_VLAN_TYPE_ID       = 0x1002,
 192         HNS3_OPC_MAC_VLAN_INSERT        = 0x1003,
 193         HNS3_OPC_MAC_VLAN_ALLOCATE      = 0x1004,
 194         HNS3_OPC_MAC_ETHTYPE_ADD        = 0x1010,
 195
 196         /* VLAN commands */
 197         HNS3_OPC_VLAN_FILTER_CTRL       = 0x1100,
 198         HNS3_OPC_VLAN_FILTER_PF_CFG     = 0x1101,
 199         HNS3_OPC_VLAN_FILTER_VF_CFG     = 0x1102,
 200
 201         /* Flow Director command */
 202         HNS3_OPC_FD_MODE_CTRL           = 0x1200,
 203         HNS3_OPC_FD_GET_ALLOCATION      = 0x1201,
 204         HNS3_OPC_FD_KEY_CONFIG          = 0x1202,
 205         HNS3_OPC_FD_TCAM_OP             = 0x1203,
 206         HNS3_OPC_FD_AD_OP               = 0x1204,
 207         HNS3_OPC_FD_COUNTER_OP          = 0x1205,
 208
 209         /* SFP command */
 210         HNS3_OPC_SFP_GET_SPEED          = 0x7104,
 211
 212         /* Error INT commands */
 213         HNS3_QUERY_MSIX_INT_STS_BD_NUM          = 0x1513,
 214         HNS3_QUERY_CLEAR_ALL_MPF_MSIX_INT       = 0x1514,
 215         HNS3_QUERY_CLEAR_ALL_PF_MSIX_INT        = 0x1515,
 216
 217         /* PPP module intr commands */
 218         HNS3_PPP_CMD0_INT_CMD                   = 0x2100,
 219         HNS3_PPP_CMD1_INT_CMD                   = 0x2101,
 220 };
 221
 222 #define HNS3_CMD_FLAG_IN        BIT(0)
 223 #define HNS3_CMD_FLAG_OUT       BIT(1)
 224 #define HNS3_CMD_FLAG_NEXT      BIT(2)
 225 #define HNS3_CMD_FLAG_WR        BIT(3)
 226 #define HNS3_CMD_FLAG_NO_INTR   BIT(4)
 227 #define HNS3_CMD_FLAG_ERR_INTR  BIT(5)
 228
 229 #define HNS3_BUF_SIZE_UNIT      256
 230 #define HNS3_BUF_MUL_BY         2
 231 #define HNS3_BUF_DIV_BY         2
 232 #define NEED_RESERVE_TC_NUM     2
 233 #define BUF_MAX_PERCENT         100
 234 #define BUF_RESERVE_PERCENT     90
 235
 236 #define HNS3_MAX_TC_NUM         8
 237 #define HNS3_TC0_PRI_BUF_EN_B   15 /* Bit 15 indicate enable or not */
 238 #define HNS3_BUF_UNIT_S         7  /* Buf size is united by 128 bytes */
 239 #define HNS3_TX_BUFF_RSV_NUM    8
 240 struct hns3_tx_buff_alloc_cmd {
 241         uint16_t tx_pkt_buff[HNS3_MAX_TC_NUM];
 242         uint8_t tx_buff_rsv[HNS3_TX_BUFF_RSV_NUM];
 243 };
 244
 245 struct hns3_rx_priv_buff_cmd {
 246         uint16_t buf_num[HNS3_MAX_TC_NUM];
 247         uint16_t shared_buf;
 248         uint8_t rsv[6];
 249 };
 250
 251 struct hns3_query_version_cmd {
 252         uint32_t firmware;
 253         uint32_t firmware_rsv[5];
 254 };
 255
 256 #define HNS3_RX_PRIV_EN_B       15
 257 #define HNS3_TC_NUM_ONE_DESC    4
 258 struct hns3_priv_wl {
 259         uint16_t high;
 260         uint16_t low;
 261 };
 262
 263 struct hns3_rx_priv_wl_buf {
 264         struct hns3_priv_wl tc_wl[HNS3_TC_NUM_ONE_DESC];
 265 };
 266
 267 struct hns3_rx_com_thrd {
 268         struct hns3_priv_wl com_thrd[HNS3_TC_NUM_ONE_DESC];
 269 };
 270
 271 struct hns3_rx_com_wl {
 272         struct hns3_priv_wl com_wl;
 273 };
 274
 275 struct hns3_waterline {
 276         uint32_t low;
 277         uint32_t high;
 278 };
 279
 280 struct hns3_tc_thrd {
 281         uint32_t low;
 282         uint32_t high;
 283 };
 284
 285 struct hns3_priv_buf {
 286         struct hns3_waterline wl; /* Waterline for low and high */
 287         uint32_t buf_size;        /* TC private buffer size */
 288         uint32_t tx_buf_size;
 289         uint32_t enable;          /* Enable TC private buffer or not */
 290 };
 291
 292 struct hns3_shared_buf {
 293         struct hns3_waterline self;
 294         struct hns3_tc_thrd tc_thrd[HNS3_MAX_TC_NUM];
 295         uint32_t buf_size;
 296 };
 297
 298 struct hns3_pkt_buf_alloc {
 299         struct hns3_priv_buf priv_buf[HNS3_MAX_TC_NUM];
 300         struct hns3_shared_buf s_buf;
 301 };
 302
 303 #define HNS3_RX_COM_WL_EN_B     15
 304 struct hns3_rx_com_wl_buf_cmd {
 305         uint16_t high_wl;
 306         uint16_t low_wl;
 307         uint8_t rsv[20];
 308 };
 309
 310 #define HNS3_RX_PKT_EN_B        15
 311 struct hns3_rx_pkt_buf_cmd {
 312         uint16_t high_pkt;
 313         uint16_t low_pkt;
 314         uint8_t rsv[20];
 315 };
 316
 317 #define HNS3_PF_STATE_DONE_B    0
 318 #define HNS3_PF_STATE_MAIN_B    1
 319 #define HNS3_PF_STATE_BOND_B    2
 320 #define HNS3_PF_STATE_MAC_N_B   6
 321 #define HNS3_PF_MAC_NUM_MASK    0x3
 322 #define HNS3_PF_STATE_MAIN      BIT(HNS3_PF_STATE_MAIN_B)
 323 #define HNS3_PF_STATE_DONE      BIT(HNS3_PF_STATE_DONE_B)
 324 #define HNS3_VF_RST_STATE_NUM   4
 325 struct hns3_func_status_cmd {
 326         uint32_t vf_rst_state[HNS3_VF_RST_STATE_NUM];
 327         uint8_t pf_state;
 328         uint8_t mac_id;
 329         uint8_t rsv1;
 330         uint8_t pf_cnt_in_mac;
 331         uint8_t pf_num;
 332         uint8_t vf_num;
 333         uint8_t rsv[2];
 334 };
 335
 336 #define HNS3_PF_VEC_NUM_S               0
 337 #define HNS3_PF_VEC_NUM_M               GENMASK(7, 0)
 338 struct hns3_pf_res_cmd {
 339         uint16_t tqp_num;
 340         uint16_t buf_size;
 341         uint16_t msixcap_localid_ba_nic;
 342         uint16_t msixcap_localid_ba_rocee;
 343         uint16_t pf_intr_vector_number;
 344         uint16_t pf_own_fun_number;
 345         uint16_t tx_buf_size;
 346         uint16_t dv_buf_size;
 347         uint32_t rsv[2];
 348 };
 349
 350 #define HNS3_UMV_SPC_ALC_B      0
 351 struct hns3_umv_spc_alc_cmd {
 352         uint8_t allocate;
 353         uint8_t rsv1[3];
 354         uint32_t space_size;
 355         uint8_t rsv2[16];
 356 };
 357
 358 #define HNS3_CFG_OFFSET_S               0
 359 #define HNS3_CFG_OFFSET_M               GENMASK(19, 0)
 360 #define HNS3_CFG_RD_LEN_S               24
 361 #define HNS3_CFG_RD_LEN_M               GENMASK(27, 24)
 362 #define HNS3_CFG_RD_LEN_BYTES           16
 363 #define HNS3_CFG_RD_LEN_UNIT            4
 364
 365 #define HNS3_CFG_VMDQ_S                 0
 366 #define HNS3_CFG_VMDQ_M                 GENMASK(7, 0)
 367 #define HNS3_CFG_TC_NUM_S               8
 368 #define HNS3_CFG_TC_NUM_M               GENMASK(15, 8)
 369 #define HNS3_CFG_TQP_DESC_N_S           16
 370 #define HNS3_CFG_TQP_DESC_N_M           GENMASK(31, 16)
 371 #define HNS3_CFG_PHY_ADDR_S             0
 372 #define HNS3_CFG_PHY_ADDR_M             GENMASK(7, 0)
 373 #define HNS3_CFG_MEDIA_TP_S             8
 374 #define HNS3_CFG_MEDIA_TP_M             GENMASK(15, 8)
 375 #define HNS3_CFG_RX_BUF_LEN_S           16
 376 #define HNS3_CFG_RX_BUF_LEN_M           GENMASK(31, 16)
 377 #define HNS3_CFG_MAC_ADDR_H_S           0
 378 #define HNS3_CFG_MAC_ADDR_H_M           GENMASK(15, 0)
 379 #define HNS3_CFG_DEFAULT_SPEED_S        16
 380 #define HNS3_CFG_DEFAULT_SPEED_M        GENMASK(23, 16)
 381 #define HNS3_CFG_RSS_SIZE_S             24
 382 #define HNS3_CFG_RSS_SIZE_M             GENMASK(31, 24)
 383 #define HNS3_CFG_SPEED_ABILITY_S        0
 384 #define HNS3_CFG_SPEED_ABILITY_M        GENMASK(7, 0)
 385 #define HNS3_CFG_UMV_TBL_SPACE_S        16
 386 #define HNS3_CFG_UMV_TBL_SPACE_M        GENMASK(31, 16)
 387
 388 #define HNS3_ACCEPT_TAG1_B              0
 389 #define HNS3_ACCEPT_UNTAG1_B            1
 390 #define HNS3_PORT_INS_TAG1_EN_B         2
 391 #define HNS3_PORT_INS_TAG2_EN_B         3
 392 #define HNS3_CFG_NIC_ROCE_SEL_B         4
 393 #define HNS3_ACCEPT_TAG2_B              5
 394 #define HNS3_ACCEPT_UNTAG2_B            6
 395
 396 #define HNS3_REM_TAG1_EN_B              0
 397 #define HNS3_REM_TAG2_EN_B              1
 398 #define HNS3_SHOW_TAG1_EN_B             2
 399 #define HNS3_SHOW_TAG2_EN_B             3
 400
 401 /* Factor used to calculate offset and bitmap of VF num */
 402 #define HNS3_VF_NUM_PER_CMD             64
 403 #define HNS3_VF_NUM_PER_BYTE            8
 404
 405 struct hns3_cfg_param_cmd {
 406         uint32_t offset;
 407         uint32_t rsv;
 408         uint32_t param[4];
 409 };
 410
 411 #define HNS3_VPORT_VTAG_RX_CFG_CMD_VF_BITMAP_NUM        8
 412 struct hns3_vport_vtag_rx_cfg_cmd {
 413         uint8_t vport_vlan_cfg;
 414         uint8_t vf_offset;
 415         uint8_t rsv1[6];
 416         uint8_t vf_bitmap[HNS3_VPORT_VTAG_RX_CFG_CMD_VF_BITMAP_NUM];
 417         uint8_t rsv2[8];
 418 };
 419
 420 struct hns3_vport_vtag_tx_cfg_cmd {
 421         uint8_t vport_vlan_cfg;
 422         uint8_t vf_offset;
 423         uint8_t rsv1[2];
 424         uint16_t def_vlan_tag1;
 425         uint16_t def_vlan_tag2;
 426         uint8_t vf_bitmap[8];
 427         uint8_t rsv2[8];
 428 };
 429
 430
 431 struct hns3_vlan_filter_ctrl_cmd {
 432         uint8_t vlan_type;
 433         uint8_t vlan_fe;
 434         uint8_t rsv1[2];
 435         uint8_t vf_id;
 436         uint8_t rsv2[19];
 437 };
 438
 439 #define HNS3_VLAN_OFFSET_BITMAP_NUM     20
 440 struct hns3_vlan_filter_pf_cfg_cmd {
 441         uint8_t vlan_offset;
 442         uint8_t vlan_cfg;
 443         uint8_t rsv[2];
 444         uint8_t vlan_offset_bitmap[HNS3_VLAN_OFFSET_BITMAP_NUM];
 445 };
 446
 447 #define HNS3_VLAN_FILTER_VF_CFG_CMD_VF_BITMAP_NUM       16
 448 struct hns3_vlan_filter_vf_cfg_cmd {
 449         uint16_t vlan_id;
 450         uint8_t  resp_code;
 451         uint8_t  rsv;
 452         uint8_t  vlan_cfg;
 453         uint8_t  rsv1[3];
 454         uint8_t  vf_bitmap[HNS3_VLAN_FILTER_VF_CFG_CMD_VF_BITMAP_NUM];
 455 };
 456
 457 struct hns3_tx_vlan_type_cfg_cmd {
 458         uint16_t ot_vlan_type;
 459         uint16_t in_vlan_type;
 460         uint8_t rsv[20];
 461 };
 462
 463 struct hns3_rx_vlan_type_cfg_cmd {
 464         uint16_t ot_fst_vlan_type;
 465         uint16_t ot_sec_vlan_type;
 466         uint16_t in_fst_vlan_type;
 467         uint16_t in_sec_vlan_type;
 468         uint8_t rsv[16];
 469 };
 470
 471 #define HNS3_TSO_MSS_MIN_S      0
 472 #define HNS3_TSO_MSS_MIN_M      GENMASK(13, 0)
 473
 474 #define HNS3_TSO_MSS_MAX_S      16
 475 #define HNS3_TSO_MSS_MAX_M      GENMASK(29, 16)
 476
 477 struct hns3_cfg_tso_status_cmd {
 478         rte_le16_t tso_mss_min;
 479         rte_le16_t tso_mss_max;
 480         uint8_t rsv[20];
 481 };
 482
 483 #define HNS3_GRO_EN_B           0
 484 struct hns3_cfg_gro_status_cmd {
 485         rte_le16_t gro_en;
 486         uint8_t rsv[22];
 487 };
 488
 489 #define HNS3_TSO_MSS_MIN        256
 490 #define HNS3_TSO_MSS_MAX        9668
 491
 492 #define HNS3_RSS_HASH_KEY_OFFSET_B      4
 493
 494 #define HNS3_RSS_CFG_TBL_SIZE   16
 495 #define HNS3_RSS_HASH_KEY_NUM   16
 496 /* Configure the algorithm mode and Hash Key, opcode:0x0D01 */
 497 struct hns3_rss_generic_config_cmd {
 498         /* Hash_algorithm(8.0~8.3), hash_key_offset(8.4~8.7) */
 499         uint8_t hash_config;
 500         uint8_t rsv[7];
 501         uint8_t hash_key[HNS3_RSS_HASH_KEY_NUM];
 502 };
 503
 504 /* Configure the tuple selection for RSS hash input, opcode:0x0D02 */
 505 struct hns3_rss_input_tuple_cmd {
 506         uint8_t ipv4_tcp_en;
 507         uint8_t ipv4_udp_en;
 508         uint8_t ipv4_sctp_en;
 509         uint8_t ipv4_fragment_en;
 510         uint8_t ipv6_tcp_en;
 511         uint8_t ipv6_udp_en;
 512         uint8_t ipv6_sctp_en;
 513         uint8_t ipv6_fragment_en;
 514         uint8_t rsv[16];
 515 };
 516
 517 #define HNS3_RSS_CFG_TBL_SIZE   16
 518
 519 /* Configure the indirection table, opcode:0x0D07 */
 520 struct hns3_rss_indirection_table_cmd {
 521         uint16_t start_table_index;  /* Bit3~0 must be 0x0. */
 522         uint16_t rss_set_bitmap;
 523         uint8_t rsv[4];
 524         uint8_t rss_result[HNS3_RSS_CFG_TBL_SIZE];
 525 };
 526
 527 #define HNS3_RSS_TC_OFFSET_S            0
 528 #define HNS3_RSS_TC_OFFSET_M            (0x3ff << HNS3_RSS_TC_OFFSET_S)
 529 #define HNS3_RSS_TC_SIZE_S              12
 530 #define HNS3_RSS_TC_SIZE_M              (0x7 << HNS3_RSS_TC_SIZE_S)
 531 #define HNS3_RSS_TC_VALID_B             15
 532
 533 /* Configure the tc_size and tc_offset, opcode:0x0D08 */
 534 struct hns3_rss_tc_mode_cmd {
 535         uint16_t rss_tc_mode[HNS3_MAX_TC_NUM];
 536         uint8_t rsv[8];
 537 };
 538
 539 #define HNS3_LINK_STATUS_UP_B   0
 540 #define HNS3_LINK_STATUS_UP_M   BIT(HNS3_LINK_STATUS_UP_B)
 541 struct hns3_link_status_cmd {
 542         uint8_t status;
 543         uint8_t rsv[23];
 544 };
 545
 546 struct hns3_promisc_param {
 547         uint8_t vf_id;
 548         uint8_t enable;
 549 };
 550
 551 #define HNS3_PROMISC_TX_EN_B    BIT(4)
 552 #define HNS3_PROMISC_RX_EN_B    BIT(5)
 553 #define HNS3_PROMISC_EN_B       1
 554 #define HNS3_PROMISC_EN_ALL     0x7
 555 #define HNS3_PROMISC_EN_UC      0x1
 556 #define HNS3_PROMISC_EN_MC      0x2
 557 #define HNS3_PROMISC_EN_BC      0x4
 558 struct hns3_promisc_cfg_cmd {
 559         uint8_t flag;
 560         uint8_t vf_id;
 561         uint16_t rsv0;
 562         uint8_t rsv1[20];
 563 };
 564
 565 enum hns3_promisc_type {
 566         HNS3_UNICAST    = 1,
 567         HNS3_MULTICAST  = 2,
 568         HNS3_BROADCAST  = 3,
 569 };
 570
 571 #define HNS3_MAC_TX_EN_B                6
 572 #define HNS3_MAC_RX_EN_B                7
 573 #define HNS3_MAC_PAD_TX_B               11
 574 #define HNS3_MAC_PAD_RX_B               12
 575 #define HNS3_MAC_1588_TX_B              13
 576 #define HNS3_MAC_1588_RX_B              14
 577 #define HNS3_MAC_APP_LP_B               15
 578 #define HNS3_MAC_LINE_LP_B              16
 579 #define HNS3_MAC_FCS_TX_B               17
 580 #define HNS3_MAC_RX_OVERSIZE_TRUNCATE_B 18
 581 #define HNS3_MAC_RX_FCS_STRIP_B         19
 582 #define HNS3_MAC_RX_FCS_B               20
 583 #define HNS3_MAC_TX_UNDER_MIN_ERR_B     21
 584 #define HNS3_MAC_TX_OVERSIZE_TRUNCATE_B 22
 585
 586 struct hns3_config_mac_mode_cmd {
 587         uint32_t txrx_pad_fcs_loop_en;
 588         uint8_t  rsv[20];
 589 };
 590
 591 #define HNS3_CFG_SPEED_10M              6
 592 #define HNS3_CFG_SPEED_100M             7
 593 #define HNS3_CFG_SPEED_1G               0
 594 #define HNS3_CFG_SPEED_10G              1
 595 #define HNS3_CFG_SPEED_25G              2
 596 #define HNS3_CFG_SPEED_40G              3
 597 #define HNS3_CFG_SPEED_50G              4
 598 #define HNS3_CFG_SPEED_100G             5
 599
 600 #define HNS3_CFG_SPEED_S                0
 601 #define HNS3_CFG_SPEED_M                GENMASK(5, 0)
 602 #define HNS3_CFG_DUPLEX_B               7
 603 #define HNS3_CFG_DUPLEX_M               BIT(HNS3_CFG_DUPLEX_B)
 604
 605 #define HNS3_CFG_MAC_SPEED_CHANGE_EN_B  0
 606
 607 struct hns3_config_mac_speed_dup_cmd {
 608         uint8_t speed_dup;
 609         uint8_t mac_change_fec_en;
 610         uint8_t rsv[22];
 611 };
 612
 613 #define HNS3_RING_ID_MASK               GENMASK(9, 0)
 614 #define HNS3_TQP_ENABLE_B               0
 615
 616 #define HNS3_MAC_CFG_AN_EN_B            0
 617 #define HNS3_MAC_CFG_AN_INT_EN_B        1
 618 #define HNS3_MAC_CFG_AN_INT_MSK_B       2
 619 #define HNS3_MAC_CFG_AN_INT_CLR_B       3
 620 #define HNS3_MAC_CFG_AN_RST_B           4
 621
 622 #define HNS3_MAC_CFG_AN_EN      BIT(HNS3_MAC_CFG_AN_EN_B)
 623
 624 struct hns3_config_auto_neg_cmd {
 625         uint32_t  cfg_an_cmd_flag;
 626         uint8_t   rsv[20];
 627 };
 628
 629 struct hns3_sfp_speed_cmd {
 630         uint32_t  sfp_speed;
 631         uint32_t  rsv[5];
 632 };
 633
 634 #define HNS3_MAC_MGR_MASK_VLAN_B                BIT(0)
 635 #define HNS3_MAC_MGR_MASK_MAC_B                 BIT(1)
 636 #define HNS3_MAC_MGR_MASK_ETHERTYPE_B           BIT(2)
 637 #define HNS3_MAC_ETHERTYPE_LLDP                 0x88cc
 638
 639 struct hns3_mac_mgr_tbl_entry_cmd {
 640         uint8_t   flags;
 641         uint8_t   resp_code;
 642         uint16_t  vlan_tag;
 643         uint32_t  mac_addr_hi32;
 644         uint16_t  mac_addr_lo16;
 645         uint16_t  rsv1;
 646         uint16_t  ethter_type;
 647         uint16_t  egress_port;
 648         uint16_t  egress_queue;
 649         uint8_t   sw_port_id_aware;
 650         uint8_t   rsv2;
 651         uint8_t   i_port_bitmap;
 652         uint8_t   i_port_direction;
 653         uint8_t   rsv3[2];
 654 };
 655
 656 struct hns3_cfg_com_tqp_queue_cmd {
 657         uint16_t tqp_id;
 658         uint16_t stream_id;
 659         uint8_t enable;
 660         uint8_t rsv[19];
 661 };
 662
 663 #define HNS3_TQP_MAP_TYPE_PF            0
 664 #define HNS3_TQP_MAP_TYPE_VF            1
 665 #define HNS3_TQP_MAP_TYPE_B             0
 666 #define HNS3_TQP_MAP_EN_B               1
 667
 668 struct hns3_tqp_map_cmd {
 669         uint16_t tqp_id;        /* Absolute tqp id for in this pf */
 670         uint8_t tqp_vf;         /* VF id */
 671         uint8_t tqp_flag;       /* Indicate it's pf or vf tqp */
 672         uint16_t tqp_vid;       /* Virtual id in this pf/vf */
 673         uint8_t rsv[18];
 674 };
 675
 676 struct hns3_config_max_frm_size_cmd {
 677         uint16_t max_frm_size;
 678         uint8_t min_frm_size;
 679         uint8_t rsv[21];
 680 };
 681
 682 enum hns3_mac_vlan_tbl_opcode {
 683         HNS3_MAC_VLAN_ADD,      /* Add new or modify mac_vlan */
 684         HNS3_MAC_VLAN_UPDATE,   /* Modify other fields of this table */
 685         HNS3_MAC_VLAN_REMOVE,   /* Remove a entry through mac_vlan key */
 686         HNS3_MAC_VLAN_LKUP,     /* Lookup a entry through mac_vlan key */
 687 };
 688
 689 enum hns3_mac_vlan_add_resp_code {
 690         HNS3_ADD_UC_OVERFLOW = 2,  /* ADD failed for UC overflow */
 691         HNS3_ADD_MC_OVERFLOW,      /* ADD failed for MC overflow */
 692 };
 693
 694 #define HNS3_MC_MAC_VLAN_ADD_DESC_NUM   3
 695
 696 #define HNS3_MAC_VLAN_BIT0_EN_B         0
 697 #define HNS3_MAC_VLAN_BIT1_EN_B         1
 698 #define HNS3_MAC_EPORT_SW_EN_B          12
 699 #define HNS3_MAC_EPORT_TYPE_B           11
 700 #define HNS3_MAC_EPORT_VFID_S           3
 701 #define HNS3_MAC_EPORT_VFID_M           GENMASK(10, 3)
 702 #define HNS3_MAC_EPORT_PFID_S           0
 703 #define HNS3_MAC_EPORT_PFID_M           GENMASK(2, 0)
 704 struct hns3_mac_vlan_tbl_entry_cmd {
 705         uint8_t   flags;
 706         uint8_t   resp_code;
 707         uint16_t  vlan_tag;
 708         uint32_t  mac_addr_hi32;
 709         uint16_t  mac_addr_lo16;
 710         uint16_t  rsv1;
 711         uint8_t   entry_type;
 712         uint8_t   mc_mac_en;
 713         uint16_t  egress_port;
 714         uint16_t  egress_queue;
 715         uint8_t   rsv2[6];
 716 };
 717
 718 #define HNS3_TQP_RESET_B        0
 719 struct hns3_reset_tqp_queue_cmd {
 720         uint16_t tqp_id;
 721         uint8_t reset_req;
 722         uint8_t ready_to_reset;
 723         uint8_t rsv[20];
 724 };
 725
 726 #define HNS3_CFG_RESET_MAC_B            3
 727 #define HNS3_CFG_RESET_FUNC_B           7
 728 struct hns3_reset_cmd {
 729         uint8_t mac_func_reset;
 730         uint8_t fun_reset_vfid;
 731         uint8_t rsv[22];
 732 };
 733
 734 #define HNS3_MAX_TQP_NUM_PER_FUNC       64
 735 #define HNS3_DEFAULT_TX_BUF             0x4000    /* 16k  bytes */
 736 #define HNS3_TOTAL_PKT_BUF              0x108000  /* 1.03125M bytes */
 737 #define HNS3_DEFAULT_DV                 0xA000    /* 40k byte */
 738 #define HNS3_DEFAULT_NON_DCB_DV         0x7800    /* 30K byte */
 739 #define HNS3_NON_DCB_ADDITIONAL_BUF     0x1400    /* 5120 byte */
 740
 741 #define HNS3_TYPE_CRQ                   0
 742 #define HNS3_TYPE_CSQ                   1
 743
 744 #define HNS3_NIC_SW_RST_RDY_B           16
 745 #define HNS3_NIC_SW_RST_RDY                     BIT(HNS3_NIC_SW_RST_RDY_B)
 746 #define HNS3_NIC_CMQ_DESC_NUM           1024
 747 #define HNS3_NIC_CMQ_DESC_NUM_S         3
 748
 749 #define HNS3_CMD_SEND_SYNC(flag) \
 750         ((flag) & HNS3_CMD_FLAG_NO_INTR)
 751
 752 void hns3_cmd_reuse_desc(struct hns3_cmd_desc *desc, bool is_read);
 753 void hns3_cmd_setup_basic_desc(struct hns3_cmd_desc *desc,
 754                                 enum hns3_opcode_type opcode, bool is_read);
 755 int hns3_cmd_send(struct hns3_hw *hw, struct hns3_cmd_desc *desc, int num);
 756 int hns3_cmd_init_queue(struct hns3_hw *hw);
 757 int hns3_cmd_init(struct hns3_hw *hw);
 758 void hns3_cmd_destroy_queue(struct hns3_hw *hw);
 759 void hns3_cmd_uninit(struct hns3_hw *hw);
 760
 761 #endif /* _HNS3_CMD_H_ */