drivers/net/hns3/hns3_cmd.h

   1 /* SPDX-License-Identifier: BSD-3-Clause
   2  * Copyright(c) 2018-2019 Hisilicon Limited.
   3  */
   4
   5 #ifndef _HNS3_CMD_H_
   6 #define _HNS3_CMD_H_
   7
   8 #include <stdint.h>
   9
  10 #define HNS3_CMDQ_TX_TIMEOUT            30000
  11 #define HNS3_CMDQ_CLEAR_WAIT_TIME       200
  12 #define HNS3_CMDQ_RX_INVLD_B            0
  13 #define HNS3_CMDQ_RX_OUTVLD_B           1
  14 #define HNS3_CMD_DESC_ALIGNMENT         4096
  15 #define HNS3_CMD_FLAG_NEXT              BIT(2)
  16
  17 struct hns3_hw;
  18
  19 #define HNS3_CMD_DESC_DATA_NUM  6
  20 struct hns3_cmd_desc {
  21         uint16_t opcode;
  22         uint16_t flag;
  23         uint16_t retval;
  24         uint16_t rsv;
  25         uint32_t data[HNS3_CMD_DESC_DATA_NUM];
  26 };
  27
  28 struct hns3_cmq_ring {
  29         uint64_t desc_dma_addr;
  30         struct hns3_cmd_desc *desc;
  31         struct hns3_hw *hw;
  32
  33         uint16_t buf_size;
  34         uint16_t desc_num;       /* max number of cmq descriptor */
  35         uint32_t next_to_use;
  36         uint32_t next_to_clean;
  37         uint8_t ring_type;       /* cmq ring type */
  38         rte_spinlock_t lock;     /* Command queue lock */
  39
  40         const void *zone;        /* memory zone */
  41 };
  42
  43 enum hns3_cmd_return_status {
  44         HNS3_CMD_EXEC_SUCCESS   = 0,
  45         HNS3_CMD_NO_AUTH        = 1,
  46         HNS3_CMD_NOT_SUPPORTED  = 2,
  47         HNS3_CMD_QUEUE_FULL     = 3,
  48         HNS3_CMD_NEXT_ERR       = 4,
  49         HNS3_CMD_UNEXE_ERR      = 5,
  50         HNS3_CMD_PARA_ERR       = 6,
  51         HNS3_CMD_RESULT_ERR     = 7,
  52         HNS3_CMD_TIMEOUT        = 8,
  53         HNS3_CMD_HILINK_ERR     = 9,
  54         HNS3_CMD_QUEUE_ILLEGAL  = 10,
  55         HNS3_CMD_INVALID        = 11,
  56         HNS3_CMD_ROH_CHECK_FAIL = 12
  57 };
  58
  59 enum hns3_cmd_status {
  60         HNS3_STATUS_SUCCESS     = 0,
  61         HNS3_ERR_CSQ_FULL       = -1,
  62         HNS3_ERR_CSQ_TIMEOUT    = -2,
  63         HNS3_ERR_CSQ_ERROR      = -3,
  64 };
  65
  66 struct hns3_misc_vector {
  67         uint8_t *addr;
  68         int vector_irq;
  69 };
  70
  71 struct hns3_cmq {
  72         struct hns3_cmq_ring csq;
  73         struct hns3_cmq_ring crq;
  74         uint16_t tx_timeout;
  75         enum hns3_cmd_status last_status;
  76 };
  77
  78 enum hns3_opcode_type {
  79         /* Generic commands */
  80         HNS3_OPC_QUERY_FW_VER           = 0x0001,
  81         HNS3_OPC_CFG_RST_TRIGGER        = 0x0020,
  82         HNS3_OPC_GBL_RST_STATUS         = 0x0021,
  83         HNS3_OPC_QUERY_FUNC_STATUS      = 0x0022,
  84         HNS3_OPC_QUERY_PF_RSRC          = 0x0023,
  85         HNS3_OPC_QUERY_VF_RSRC          = 0x0024,
  86         HNS3_OPC_GET_CFG_PARAM          = 0x0025,
  87         HNS3_OPC_PF_RST_DONE            = 0x0026,
  88
  89         HNS3_OPC_STATS_64_BIT           = 0x0030,
  90         HNS3_OPC_STATS_32_BIT           = 0x0031,
  91         HNS3_OPC_STATS_MAC              = 0x0032,
  92         HNS3_OPC_QUERY_MAC_REG_NUM      = 0x0033,
  93         HNS3_OPC_STATS_MAC_ALL          = 0x0034,
  94
  95         HNS3_OPC_QUERY_REG_NUM          = 0x0040,
  96         HNS3_OPC_QUERY_32_BIT_REG       = 0x0041,
  97         HNS3_OPC_QUERY_64_BIT_REG       = 0x0042,
  98
  99         HNS3_OPC_QUERY_DEV_SPECS        = 0x0050,
 100
 101         /* MAC command */
 102         HNS3_OPC_CONFIG_MAC_MODE        = 0x0301,
 103         HNS3_OPC_QUERY_LINK_STATUS      = 0x0307,
 104         HNS3_OPC_CONFIG_MAX_FRM_SIZE    = 0x0308,
 105         HNS3_OPC_CONFIG_SPEED_DUP       = 0x0309,
 106         HNS3_OPC_CONFIG_FEC_MODE        = 0x031A,
 107
 108         /* PFC/Pause commands */
 109         HNS3_OPC_CFG_MAC_PAUSE_EN       = 0x0701,
 110         HNS3_OPC_CFG_PFC_PAUSE_EN       = 0x0702,
 111         HNS3_OPC_CFG_MAC_PARA           = 0x0703,
 112         HNS3_OPC_CFG_PFC_PARA           = 0x0704,
 113         HNS3_OPC_QUERY_MAC_TX_PKT_CNT   = 0x0705,
 114         HNS3_OPC_QUERY_MAC_RX_PKT_CNT   = 0x0706,
 115         HNS3_OPC_QUERY_PFC_TX_PKT_CNT   = 0x0707,
 116         HNS3_OPC_QUERY_PFC_RX_PKT_CNT   = 0x0708,
 117         HNS3_OPC_PRI_TO_TC_MAPPING      = 0x0709,
 118         HNS3_OPC_QOS_MAP                = 0x070A,
 119
 120         /* ETS/scheduler commands */
 121         HNS3_OPC_TM_PG_TO_PRI_LINK      = 0x0804,
 122         HNS3_OPC_TM_QS_TO_PRI_LINK      = 0x0805,
 123         HNS3_OPC_TM_NQ_TO_QS_LINK       = 0x0806,
 124         HNS3_OPC_TM_RQ_TO_QS_LINK       = 0x0807,
 125         HNS3_OPC_TM_PORT_WEIGHT         = 0x0808,
 126         HNS3_OPC_TM_PG_WEIGHT           = 0x0809,
 127         HNS3_OPC_TM_QS_WEIGHT           = 0x080A,
 128         HNS3_OPC_TM_PRI_WEIGHT          = 0x080B,
 129         HNS3_OPC_TM_PRI_C_SHAPPING      = 0x080C,
 130         HNS3_OPC_TM_PRI_P_SHAPPING      = 0x080D,
 131         HNS3_OPC_TM_PG_C_SHAPPING       = 0x080E,
 132         HNS3_OPC_TM_PG_P_SHAPPING       = 0x080F,
 133         HNS3_OPC_TM_PORT_SHAPPING       = 0x0810,
 134         HNS3_OPC_TM_PG_SCH_MODE_CFG     = 0x0812,
 135         HNS3_OPC_TM_PRI_SCH_MODE_CFG    = 0x0813,
 136         HNS3_OPC_TM_QS_SCH_MODE_CFG     = 0x0814,
 137         HNS3_OPC_TM_BP_TO_QSET_MAPPING  = 0x0815,
 138         HNS3_OPC_ETS_TC_WEIGHT          = 0x0843,
 139         HNS3_OPC_QSET_DFX_STS           = 0x0844,
 140         HNS3_OPC_PRI_DFX_STS            = 0x0845,
 141         HNS3_OPC_PG_DFX_STS             = 0x0846,
 142         HNS3_OPC_PORT_DFX_STS           = 0x0847,
 143         HNS3_OPC_SCH_NQ_CNT             = 0x0848,
 144         HNS3_OPC_SCH_RQ_CNT             = 0x0849,
 145         HNS3_OPC_TM_INTERNAL_STS        = 0x0850,
 146         HNS3_OPC_TM_INTERNAL_CNT        = 0x0851,
 147         HNS3_OPC_TM_INTERNAL_STS_1      = 0x0852,
 148
 149         /* Mailbox cmd */
 150         HNS3_OPC_MBX_VF_TO_PF           = 0x2001,
 151
 152         /* Packet buffer allocate commands */
 153         HNS3_OPC_TX_BUFF_ALLOC          = 0x0901,
 154         HNS3_OPC_RX_PRIV_BUFF_ALLOC     = 0x0902,
 155         HNS3_OPC_RX_PRIV_WL_ALLOC       = 0x0903,
 156         HNS3_OPC_RX_COM_THRD_ALLOC      = 0x0904,
 157         HNS3_OPC_RX_COM_WL_ALLOC        = 0x0905,
 158
 159         /* TQP management command */
 160         HNS3_OPC_SET_TQP_MAP            = 0x0A01,
 161
 162         /* TQP commands */
 163         HNS3_OPC_QUERY_TX_STATUS        = 0x0B03,
 164         HNS3_OPC_QUERY_RX_STATUS        = 0x0B13,
 165         HNS3_OPC_CFG_COM_TQP_QUEUE      = 0x0B20,
 166         HNS3_OPC_RESET_TQP_QUEUE        = 0x0B22,
 167         HNS3_OPC_RESET_TQP_QUEUE_INDEP  = 0x0B23,
 168
 169         /* TSO command */
 170         HNS3_OPC_TSO_GENERIC_CONFIG     = 0x0C01,
 171         HNS3_OPC_GRO_GENERIC_CONFIG     = 0x0C10,
 172
 173         /* RSS commands */
 174         HNS3_OPC_RSS_GENERIC_CONFIG     = 0x0D01,
 175         HNS3_OPC_RSS_INPUT_TUPLE        = 0x0D02,
 176         HNS3_OPC_RSS_INDIR_TABLE        = 0x0D07,
 177         HNS3_OPC_RSS_TC_MODE            = 0x0D08,
 178
 179         /* Promisuous mode command */
 180         HNS3_OPC_CFG_PROMISC_MODE       = 0x0E01,
 181
 182         /* Vlan offload commands */
 183         HNS3_OPC_VLAN_PORT_TX_CFG       = 0x0F01,
 184         HNS3_OPC_VLAN_PORT_RX_CFG       = 0x0F02,
 185
 186         /* MAC commands */
 187         HNS3_OPC_MAC_VLAN_ADD           = 0x1000,
 188         HNS3_OPC_MAC_VLAN_REMOVE        = 0x1001,
 189         HNS3_OPC_MAC_VLAN_TYPE_ID       = 0x1002,
 190         HNS3_OPC_MAC_VLAN_INSERT        = 0x1003,
 191         HNS3_OPC_MAC_VLAN_ALLOCATE      = 0x1004,
 192         HNS3_OPC_MAC_ETHTYPE_ADD        = 0x1010,
 193
 194         /* VLAN commands */
 195         HNS3_OPC_VLAN_FILTER_CTRL       = 0x1100,
 196         HNS3_OPC_VLAN_FILTER_PF_CFG     = 0x1101,
 197         HNS3_OPC_VLAN_FILTER_VF_CFG     = 0x1102,
 198
 199         /* Flow Director command */
 200         HNS3_OPC_FD_MODE_CTRL           = 0x1200,
 201         HNS3_OPC_FD_GET_ALLOCATION      = 0x1201,
 202         HNS3_OPC_FD_KEY_CONFIG          = 0x1202,
 203         HNS3_OPC_FD_TCAM_OP             = 0x1203,
 204         HNS3_OPC_FD_AD_OP               = 0x1204,
 205         HNS3_OPC_FD_COUNTER_OP          = 0x1205,
 206
 207         /* Clear hardware state command */
 208         HNS3_OPC_CLEAR_HW_STATE         = 0x700B,
 209
 210         /* Firmware stats command */
 211         HNS3_OPC_FIRMWARE_COMPAT_CFG    = 0x701A,
 212
 213         /* SFP command */
 214         HNS3_OPC_GET_SFP_EEPROM         = 0x7100,
 215         HNS3_OPC_GET_SFP_EXIST          = 0x7101,
 216         HNS3_OPC_SFP_GET_SPEED          = 0x7104,
 217
 218         /* Interrupts commands */
 219         HNS3_OPC_ADD_RING_TO_VECTOR     = 0x1503,
 220         HNS3_OPC_DEL_RING_TO_VECTOR     = 0x1504,
 221
 222         /* Error INT commands */
 223         HNS3_OPC_MAC_COMMON_INT_EN              = 0x030E,
 224         HNS3_OPC_TM_SCH_ECC_INT_EN              = 0x0829,
 225         HNS3_OPC_SSU_ECC_INT_CMD                = 0x0989,
 226         HNS3_OPC_SSU_COMMON_INT_CMD             = 0x098C,
 227         HNS3_OPC_PPU_MPF_ECC_INT_CMD            = 0x0B40,
 228         HNS3_OPC_PPU_MPF_OTHER_INT_CMD          = 0x0B41,
 229         HNS3_OPC_PPU_PF_OTHER_INT_CMD           = 0x0B42,
 230         HNS3_OPC_COMMON_ECC_INT_CFG             = 0x1505,
 231         HNS3_OPC_QUERY_RAS_INT_STS_BD_NUM       = 0x1510,
 232         HNS3_OPC_QUERY_CLEAR_MPF_RAS_INT        = 0x1511,
 233         HNS3_OPC_QUERY_CLEAR_PF_RAS_INT         = 0x1512,
 234         HNS3_OPC_QUERY_MSIX_INT_STS_BD_NUM      = 0x1513,
 235         HNS3_OPC_QUERY_CLEAR_ALL_MPF_MSIX_INT   = 0x1514,
 236         HNS3_OPC_QUERY_CLEAR_ALL_PF_MSIX_INT    = 0x1515,
 237         HNS3_OPC_IGU_EGU_TNL_INT_EN             = 0x1803,
 238         HNS3_OPC_IGU_COMMON_INT_EN              = 0x1806,
 239         HNS3_OPC_TM_QCN_MEM_INT_CFG             = 0x1A14,
 240         HNS3_OPC_PPP_CMD0_INT_CMD               = 0x2100,
 241         HNS3_OPC_PPP_CMD1_INT_CMD               = 0x2101,
 242         HNS3_OPC_NCSI_INT_EN                    = 0x2401,
 243 };
 244
 245 #define HNS3_CMD_FLAG_IN        BIT(0)
 246 #define HNS3_CMD_FLAG_OUT       BIT(1)
 247 #define HNS3_CMD_FLAG_NEXT      BIT(2)
 248 #define HNS3_CMD_FLAG_WR        BIT(3)
 249 #define HNS3_CMD_FLAG_NO_INTR   BIT(4)
 250 #define HNS3_CMD_FLAG_ERR_INTR  BIT(5)
 251
 252 #define HNS3_MPF_RAS_INT_MIN_BD_NUM     10
 253 #define HNS3_PF_RAS_INT_MIN_BD_NUM      4
 254 #define HNS3_MPF_MSIX_INT_MIN_BD_NUM    10
 255 #define HNS3_PF_MSIX_INT_MIN_BD_NUM     4
 256
 257 #define HNS3_BUF_SIZE_UNIT      256
 258 #define HNS3_BUF_MUL_BY         2
 259 #define HNS3_BUF_DIV_BY         2
 260 #define NEED_RESERVE_TC_NUM     2
 261 #define BUF_MAX_PERCENT         100
 262 #define BUF_RESERVE_PERCENT     90
 263
 264 #define HNS3_MAX_TC_NUM         8
 265 #define HNS3_TC0_PRI_BUF_EN_B   15 /* Bit 15 indicate enable or not */
 266 #define HNS3_BUF_UNIT_S         7  /* Buf size is united by 128 bytes */
 267 #define HNS3_TX_BUFF_RSV_NUM    8
 268 struct hns3_tx_buff_alloc_cmd {
 269         uint16_t tx_pkt_buff[HNS3_MAX_TC_NUM];
 270         uint8_t tx_buff_rsv[HNS3_TX_BUFF_RSV_NUM];
 271 };
 272
 273 struct hns3_rx_priv_buff_cmd {
 274         uint16_t buf_num[HNS3_MAX_TC_NUM];
 275         uint16_t shared_buf;
 276         uint8_t rsv[6];
 277 };
 278
 279 #define HNS3_FW_VERSION_BYTE3_S         24
 280 #define HNS3_FW_VERSION_BYTE3_M         GENMASK(31, 24)
 281 #define HNS3_FW_VERSION_BYTE2_S         16
 282 #define HNS3_FW_VERSION_BYTE2_M         GENMASK(23, 16)
 283 #define HNS3_FW_VERSION_BYTE1_S         8
 284 #define HNS3_FW_VERSION_BYTE1_M         GENMASK(15, 8)
 285 #define HNS3_FW_VERSION_BYTE0_S         0
 286 #define HNS3_FW_VERSION_BYTE0_M         GENMASK(7, 0)
 287
 288 enum HNS3_CAPS_BITS {
 289         HNS3_CAPS_UDP_GSO_B,
 290         HNS3_CAPS_ATR_B,
 291         HNS3_CAPS_FD_QUEUE_REGION_B,
 292         HNS3_CAPS_PTP_B,
 293         HNS3_CAPS_INT_QL_B,
 294         HNS3_CAPS_SIMPLE_BD_B,
 295         HNS3_CAPS_TX_PUSH_B,
 296         HNS3_CAPS_PHY_IMP_B,
 297         HNS3_CAPS_TQP_TXRX_INDEP_B,
 298         HNS3_CAPS_HW_PAD_B,
 299         HNS3_CAPS_STASH_B,
 300 };
 301
 302 enum HNS3_API_CAP_BITS {
 303         HNS3_API_CAP_FLEX_RSS_TBL_B,
 304 };
 305
 306 #define HNS3_QUERY_CAP_LENGTH           3
 307 struct hns3_query_version_cmd {
 308         uint32_t firmware;
 309         uint32_t hardware;
 310         uint32_t api_caps;
 311         uint32_t caps[HNS3_QUERY_CAP_LENGTH]; /* capabilities of device */
 312 };
 313
 314 #define HNS3_RX_PRIV_EN_B       15
 315 #define HNS3_TC_NUM_ONE_DESC    4
 316 struct hns3_priv_wl {
 317         uint16_t high;
 318         uint16_t low;
 319 };
 320
 321 struct hns3_rx_priv_wl_buf {
 322         struct hns3_priv_wl tc_wl[HNS3_TC_NUM_ONE_DESC];
 323 };
 324
 325 struct hns3_rx_com_thrd {
 326         struct hns3_priv_wl com_thrd[HNS3_TC_NUM_ONE_DESC];
 327 };
 328
 329 struct hns3_rx_com_wl {
 330         struct hns3_priv_wl com_wl;
 331 };
 332
 333 struct hns3_waterline {
 334         uint32_t low;
 335         uint32_t high;
 336 };
 337
 338 struct hns3_tc_thrd {
 339         uint32_t low;
 340         uint32_t high;
 341 };
 342
 343 struct hns3_priv_buf {
 344         struct hns3_waterline wl; /* Waterline for low and high */
 345         uint32_t buf_size;        /* TC private buffer size */
 346         uint32_t tx_buf_size;
 347         uint32_t enable;          /* Enable TC private buffer or not */
 348 };
 349
 350 struct hns3_shared_buf {
 351         struct hns3_waterline self;
 352         struct hns3_tc_thrd tc_thrd[HNS3_MAX_TC_NUM];
 353         uint32_t buf_size;
 354 };
 355
 356 struct hns3_pkt_buf_alloc {
 357         struct hns3_priv_buf priv_buf[HNS3_MAX_TC_NUM];
 358         struct hns3_shared_buf s_buf;
 359 };
 360
 361 #define HNS3_RX_COM_WL_EN_B     15
 362 struct hns3_rx_com_wl_buf_cmd {
 363         uint16_t high_wl;
 364         uint16_t low_wl;
 365         uint8_t rsv[20];
 366 };
 367
 368 #define HNS3_RX_PKT_EN_B        15
 369 struct hns3_rx_pkt_buf_cmd {
 370         uint16_t high_pkt;
 371         uint16_t low_pkt;
 372         uint8_t rsv[20];
 373 };
 374
 375 #define HNS3_PF_STATE_DONE_B    0
 376 #define HNS3_PF_STATE_MAIN_B    1
 377 #define HNS3_PF_STATE_BOND_B    2
 378 #define HNS3_PF_STATE_MAC_N_B   6
 379 #define HNS3_PF_MAC_NUM_MASK    0x3
 380 #define HNS3_PF_STATE_MAIN      BIT(HNS3_PF_STATE_MAIN_B)
 381 #define HNS3_PF_STATE_DONE      BIT(HNS3_PF_STATE_DONE_B)
 382 #define HNS3_VF_RST_STATE_NUM   4
 383 struct hns3_func_status_cmd {
 384         uint32_t vf_rst_state[HNS3_VF_RST_STATE_NUM];
 385         uint8_t pf_state;
 386         uint8_t mac_id;
 387         uint8_t rsv1;
 388         uint8_t pf_cnt_in_mac;
 389         uint8_t pf_num;
 390         uint8_t vf_num;
 391         uint8_t rsv[2];
 392 };
 393
 394 #define HNS3_PF_VEC_NUM_S       0
 395 #define HNS3_PF_VEC_NUM_M       GENMASK(15, 0)
 396 #define HNS3_MIN_VECTOR_NUM     2 /* one for msi-x, another for IO */
 397 struct hns3_pf_res_cmd {
 398         uint16_t tqp_num;
 399         uint16_t buf_size;
 400         uint16_t msixcap_localid_ba_nic;
 401         uint16_t nic_pf_intr_vector_number;
 402         uint16_t roce_pf_intr_vector_number;
 403         uint16_t pf_own_fun_number;
 404         uint16_t tx_buf_size;
 405         uint16_t dv_buf_size;
 406         /* number of queues that exceed 1024 */
 407         uint16_t ext_tqp_num;
 408         uint16_t roh_pf_intr_vector_number;
 409         uint32_t rsv[1];
 410 };
 411
 412 #define HNS3_VF_VEC_NUM_S       0
 413 #define HNS3_VF_VEC_NUM_M       GENMASK(7, 0)
 414 struct hns3_vf_res_cmd {
 415         uint16_t tqp_num;
 416         uint16_t reserved;
 417         uint16_t msixcap_localid_ba_nic;
 418         uint16_t msixcap_localid_ba_rocee;
 419         uint16_t vf_intr_vector_number;
 420         uint16_t rsv[7];
 421 };
 422
 423 #define HNS3_UMV_SPC_ALC_B      0
 424 struct hns3_umv_spc_alc_cmd {
 425         uint8_t allocate;
 426         uint8_t rsv1[3];
 427         uint32_t space_size;
 428         uint8_t rsv2[16];
 429 };
 430
 431 #define HNS3_CFG_OFFSET_S               0
 432 #define HNS3_CFG_OFFSET_M               GENMASK(19, 0)
 433 #define HNS3_CFG_RD_LEN_S               24
 434 #define HNS3_CFG_RD_LEN_M               GENMASK(27, 24)
 435 #define HNS3_CFG_RD_LEN_BYTES           16
 436 #define HNS3_CFG_RD_LEN_UNIT            4
 437
 438 #define HNS3_CFG_VMDQ_S                 0
 439 #define HNS3_CFG_VMDQ_M                 GENMASK(7, 0)
 440 #define HNS3_CFG_TC_NUM_S               8
 441 #define HNS3_CFG_TC_NUM_M               GENMASK(15, 8)
 442 #define HNS3_CFG_TQP_DESC_N_S           16
 443 #define HNS3_CFG_TQP_DESC_N_M           GENMASK(31, 16)
 444 #define HNS3_CFG_PHY_ADDR_S             0
 445 #define HNS3_CFG_PHY_ADDR_M             GENMASK(7, 0)
 446 #define HNS3_CFG_MEDIA_TP_S             8
 447 #define HNS3_CFG_MEDIA_TP_M             GENMASK(15, 8)
 448 #define HNS3_CFG_RX_BUF_LEN_S           16
 449 #define HNS3_CFG_RX_BUF_LEN_M           GENMASK(31, 16)
 450 #define HNS3_CFG_MAC_ADDR_H_S           0
 451 #define HNS3_CFG_MAC_ADDR_H_M           GENMASK(15, 0)
 452 #define HNS3_CFG_DEFAULT_SPEED_S        16
 453 #define HNS3_CFG_DEFAULT_SPEED_M        GENMASK(23, 16)
 454 #define HNS3_CFG_RSS_SIZE_S             24
 455 #define HNS3_CFG_RSS_SIZE_M             GENMASK(31, 24)
 456 #define HNS3_CFG_SPEED_ABILITY_S        0
 457 #define HNS3_CFG_SPEED_ABILITY_M        GENMASK(7, 0)
 458 #define HNS3_CFG_UMV_TBL_SPACE_S        16
 459 #define HNS3_CFG_UMV_TBL_SPACE_M        GENMASK(31, 16)
 460 #define HNS3_CFG_EXT_RSS_SIZE_S         0
 461 #define HNS3_CFG_EXT_RSS_SIZE_M         GENMASK(3, 0)
 462
 463 #define HNS3_ACCEPT_TAG1_B              0
 464 #define HNS3_ACCEPT_UNTAG1_B            1
 465 #define HNS3_PORT_INS_TAG1_EN_B         2
 466 #define HNS3_PORT_INS_TAG2_EN_B         3
 467 #define HNS3_CFG_NIC_ROCE_SEL_B         4
 468 #define HNS3_ACCEPT_TAG2_B              5
 469 #define HNS3_ACCEPT_UNTAG2_B            6
 470 #define HNS3_TAG_SHIFT_MODE_EN_B        7
 471
 472 #define HNS3_REM_TAG1_EN_B              0
 473 #define HNS3_REM_TAG2_EN_B              1
 474 #define HNS3_SHOW_TAG1_EN_B             2
 475 #define HNS3_SHOW_TAG2_EN_B             3
 476 #define HNS3_DISCARD_TAG1_EN_B          5
 477 #define HNS3_DISCARD_TAG2_EN_B          6
 478
 479 /* Factor used to calculate offset and bitmap of VF num */
 480 #define HNS3_VF_NUM_PER_CMD             64
 481 #define HNS3_VF_NUM_PER_BYTE            8
 482
 483 struct hns3_cfg_param_cmd {
 484         uint32_t offset;
 485         uint32_t rsv;
 486         uint32_t param[4];
 487 };
 488
 489 #define HNS3_VPORT_VTAG_RX_CFG_CMD_VF_BITMAP_NUM        8
 490 struct hns3_vport_vtag_rx_cfg_cmd {
 491         uint8_t vport_vlan_cfg;
 492         uint8_t vf_offset;
 493         uint8_t rsv1[6];
 494         uint8_t vf_bitmap[HNS3_VPORT_VTAG_RX_CFG_CMD_VF_BITMAP_NUM];
 495         uint8_t rsv2[8];
 496 };
 497
 498 struct hns3_vport_vtag_tx_cfg_cmd {
 499         uint8_t vport_vlan_cfg;
 500         uint8_t vf_offset;
 501         uint8_t rsv1[2];
 502         uint16_t def_vlan_tag1;
 503         uint16_t def_vlan_tag2;
 504         uint8_t vf_bitmap[8];
 505         uint8_t rsv2[8];
 506 };
 507
 508
 509 struct hns3_vlan_filter_ctrl_cmd {
 510         uint8_t vlan_type;
 511         uint8_t vlan_fe;
 512         uint8_t rsv1[2];
 513         uint8_t vf_id;
 514         uint8_t rsv2[19];
 515 };
 516
 517 #define HNS3_VLAN_OFFSET_BITMAP_NUM     20
 518 struct hns3_vlan_filter_pf_cfg_cmd {
 519         uint8_t vlan_offset;
 520         uint8_t vlan_cfg;
 521         uint8_t rsv[2];
 522         uint8_t vlan_offset_bitmap[HNS3_VLAN_OFFSET_BITMAP_NUM];
 523 };
 524
 525 #define HNS3_VLAN_FILTER_VF_CFG_CMD_VF_BITMAP_NUM       16
 526 struct hns3_vlan_filter_vf_cfg_cmd {
 527         uint16_t vlan_id;
 528         uint8_t  resp_code;
 529         uint8_t  rsv;
 530         uint8_t  vlan_cfg;
 531         uint8_t  rsv1[3];
 532         uint8_t  vf_bitmap[HNS3_VLAN_FILTER_VF_CFG_CMD_VF_BITMAP_NUM];
 533 };
 534
 535 struct hns3_tx_vlan_type_cfg_cmd {
 536         uint16_t ot_vlan_type;
 537         uint16_t in_vlan_type;
 538         uint8_t rsv[20];
 539 };
 540
 541 struct hns3_rx_vlan_type_cfg_cmd {
 542         uint16_t ot_fst_vlan_type;
 543         uint16_t ot_sec_vlan_type;
 544         uint16_t in_fst_vlan_type;
 545         uint16_t in_sec_vlan_type;
 546         uint8_t rsv[16];
 547 };
 548
 549 #define HNS3_TSO_MSS_MIN_S      0
 550 #define HNS3_TSO_MSS_MIN_M      GENMASK(13, 0)
 551
 552 #define HNS3_TSO_MSS_MAX_S      16
 553 #define HNS3_TSO_MSS_MAX_M      GENMASK(29, 16)
 554
 555 struct hns3_cfg_tso_status_cmd {
 556         rte_le16_t tso_mss_min;
 557         rte_le16_t tso_mss_max;
 558         uint8_t rsv[20];
 559 };
 560
 561 #define HNS3_GRO_EN_B           0
 562 struct hns3_cfg_gro_status_cmd {
 563         rte_le16_t gro_en;
 564         uint8_t rsv[22];
 565 };
 566
 567 #define HNS3_TSO_MSS_MIN        256
 568 #define HNS3_TSO_MSS_MAX        9668
 569
 570 #define HNS3_RSS_HASH_KEY_OFFSET_B      4
 571
 572 #define HNS3_RSS_CFG_TBL_SIZE   16
 573 #define HNS3_RSS_HASH_KEY_NUM   16
 574 /* Configure the algorithm mode and Hash Key, opcode:0x0D01 */
 575 struct hns3_rss_generic_config_cmd {
 576         /* Hash_algorithm(8.0~8.3), hash_key_offset(8.4~8.7) */
 577         uint8_t hash_config;
 578         uint8_t rsv[7];
 579         uint8_t hash_key[HNS3_RSS_HASH_KEY_NUM];
 580 };
 581
 582 /* Configure the tuple selection for RSS hash input, opcode:0x0D02 */
 583 struct hns3_rss_input_tuple_cmd {
 584         uint64_t tuple_field;
 585         uint8_t rsv[16];
 586 };
 587
 588 #define HNS3_RSS_CFG_TBL_SIZE           16
 589 #define HNS3_RSS_CFG_TBL_SIZE_H         4
 590 #define HNS3_RSS_CFG_TBL_BW_H           2
 591 #define HNS3_RSS_CFG_TBL_BW_L           8
 592
 593 /* Configure the indirection table, opcode:0x0D07 */
 594 struct hns3_rss_indirection_table_cmd {
 595         uint16_t start_table_index;  /* Bit3~0 must be 0x0. */
 596         uint16_t rss_set_bitmap;
 597         uint8_t rss_result_h[HNS3_RSS_CFG_TBL_SIZE_H];
 598         uint8_t rss_result_l[HNS3_RSS_CFG_TBL_SIZE];
 599 };
 600
 601 #define HNS3_RSS_TC_OFFSET_S            0
 602 #define HNS3_RSS_TC_OFFSET_M            GENMASK(10, 0)
 603 #define HNS3_RSS_TC_SIZE_MSB_S          11
 604 #define HNS3_RSS_TC_SIZE_MSB_OFFSET     3
 605 #define HNS3_RSS_TC_SIZE_S              12
 606 #define HNS3_RSS_TC_SIZE_M              GENMASK(14, 12)
 607 #define HNS3_RSS_TC_VALID_B             15
 608
 609 /* Configure the tc_size and tc_offset, opcode:0x0D08 */
 610 struct hns3_rss_tc_mode_cmd {
 611         uint16_t rss_tc_mode[HNS3_MAX_TC_NUM];
 612         uint8_t rsv[8];
 613 };
 614
 615 #define HNS3_LINK_STATUS_UP_B   0
 616 #define HNS3_LINK_STATUS_UP_M   BIT(HNS3_LINK_STATUS_UP_B)
 617 struct hns3_link_status_cmd {
 618         uint8_t status;
 619         uint8_t rsv[23];
 620 };
 621
 622 struct hns3_promisc_param {
 623         uint8_t vf_id;
 624         uint8_t enable;
 625 };
 626
 627 #define HNS3_PROMISC_TX_EN_B    BIT(4)
 628 #define HNS3_PROMISC_RX_EN_B    BIT(5)
 629 #define HNS3_PROMISC_EN_B       1
 630 #define HNS3_PROMISC_EN_ALL     0x7
 631 #define HNS3_PROMISC_EN_UC      0x1
 632 #define HNS3_PROMISC_EN_MC      0x2
 633 #define HNS3_PROMISC_EN_BC      0x4
 634 struct hns3_promisc_cfg_cmd {
 635         uint8_t flag;
 636         uint8_t vf_id;
 637         uint16_t rsv0;
 638         uint8_t rsv1[20];
 639 };
 640
 641 enum hns3_promisc_type {
 642         HNS3_UNICAST    = 1,
 643         HNS3_MULTICAST  = 2,
 644         HNS3_BROADCAST  = 3,
 645 };
 646
 647 #define HNS3_LINK_EVENT_REPORT_EN_B     0
 648 #define HNS3_NCSI_ERROR_REPORT_EN_B     1
 649 struct hns3_firmware_compat_cmd {
 650         uint32_t compat;
 651         uint8_t rsv[20];
 652 };
 653
 654 #define HNS3_MAC_TX_EN_B                6
 655 #define HNS3_MAC_RX_EN_B                7
 656 #define HNS3_MAC_PAD_TX_B               11
 657 #define HNS3_MAC_PAD_RX_B               12
 658 #define HNS3_MAC_1588_TX_B              13
 659 #define HNS3_MAC_1588_RX_B              14
 660 #define HNS3_MAC_APP_LP_B               15
 661 #define HNS3_MAC_LINE_LP_B              16
 662 #define HNS3_MAC_FCS_TX_B               17
 663 #define HNS3_MAC_RX_OVERSIZE_TRUNCATE_B 18
 664 #define HNS3_MAC_RX_FCS_STRIP_B         19
 665 #define HNS3_MAC_RX_FCS_B               20
 666 #define HNS3_MAC_TX_UNDER_MIN_ERR_B     21
 667 #define HNS3_MAC_TX_OVERSIZE_TRUNCATE_B 22
 668
 669 struct hns3_config_mac_mode_cmd {
 670         uint32_t txrx_pad_fcs_loop_en;
 671         uint8_t  rsv[20];
 672 };
 673
 674 #define HNS3_CFG_SPEED_10M              6
 675 #define HNS3_CFG_SPEED_100M             7
 676 #define HNS3_CFG_SPEED_1G               0
 677 #define HNS3_CFG_SPEED_10G              1
 678 #define HNS3_CFG_SPEED_25G              2
 679 #define HNS3_CFG_SPEED_40G              3
 680 #define HNS3_CFG_SPEED_50G              4
 681 #define HNS3_CFG_SPEED_100G             5
 682 #define HNS3_CFG_SPEED_200G             8
 683
 684 #define HNS3_CFG_SPEED_S                0
 685 #define HNS3_CFG_SPEED_M                GENMASK(5, 0)
 686 #define HNS3_CFG_DUPLEX_B               7
 687 #define HNS3_CFG_DUPLEX_M               BIT(HNS3_CFG_DUPLEX_B)
 688
 689 #define HNS3_CFG_MAC_SPEED_CHANGE_EN_B  0
 690
 691 struct hns3_config_mac_speed_dup_cmd {
 692         uint8_t speed_dup;
 693         uint8_t mac_change_fec_en;
 694         uint8_t rsv[22];
 695 };
 696
 697 #define HNS3_TQP_ENABLE_B               0
 698
 699 #define HNS3_MAC_CFG_AN_EN_B            0
 700 #define HNS3_MAC_CFG_AN_INT_EN_B        1
 701 #define HNS3_MAC_CFG_AN_INT_MSK_B       2
 702 #define HNS3_MAC_CFG_AN_INT_CLR_B       3
 703 #define HNS3_MAC_CFG_AN_RST_B           4
 704
 705 #define HNS3_MAC_CFG_AN_EN      BIT(HNS3_MAC_CFG_AN_EN_B)
 706
 707 struct hns3_config_auto_neg_cmd {
 708         uint32_t  cfg_an_cmd_flag;
 709         uint8_t   rsv[20];
 710 };
 711
 712 #define HNS3_MAC_CFG_FEC_AUTO_EN_B      0
 713 #define HNS3_MAC_CFG_FEC_MODE_S         1
 714 #define HNS3_MAC_CFG_FEC_MODE_M GENMASK(3, 1)
 715 #define HNS3_MAC_FEC_OFF                0
 716 #define HNS3_MAC_FEC_BASER              1
 717 #define HNS3_MAC_FEC_RS                 2
 718
 719 #define HNS3_SFP_INFO_BD0_LEN  20UL
 720 #define HNS3_SFP_INFO_BDX_LEN  24UL
 721
 722 struct hns3_sfp_info_bd0_cmd {
 723         uint16_t offset;
 724         uint16_t read_len;
 725         uint8_t data[HNS3_SFP_INFO_BD0_LEN];
 726 };
 727
 728 struct hns3_sfp_type {
 729         uint8_t type;
 730         uint8_t ext_type;
 731 };
 732
 733 struct hns3_sfp_speed_cmd {
 734         uint32_t  sfp_speed;
 735         uint8_t   query_type; /* 0: sfp speed, 1: active fec */
 736         uint8_t   active_fec; /* current FEC mode */
 737         uint16_t  rsv1;
 738         uint32_t  rsv2[4];
 739 };
 740
 741 /* Configure FEC mode, opcode:0x031A */
 742 struct hns3_config_fec_cmd {
 743         uint8_t fec_mode;
 744         uint8_t rsv[23];
 745 };
 746
 747 #define HNS3_MAC_MGR_MASK_VLAN_B                BIT(0)
 748 #define HNS3_MAC_MGR_MASK_MAC_B                 BIT(1)
 749 #define HNS3_MAC_MGR_MASK_ETHERTYPE_B           BIT(2)
 750 #define HNS3_MAC_ETHERTYPE_LLDP                 0x88cc
 751
 752 struct hns3_mac_mgr_tbl_entry_cmd {
 753         uint8_t   flags;
 754         uint8_t   resp_code;
 755         uint16_t  vlan_tag;
 756         uint32_t  mac_addr_hi32;
 757         uint16_t  mac_addr_lo16;
 758         uint16_t  rsv1;
 759         uint16_t  ethter_type;
 760         uint16_t  egress_port;
 761         uint16_t  egress_queue;
 762         uint8_t   sw_port_id_aware;
 763         uint8_t   rsv2;
 764         uint8_t   i_port_bitmap;
 765         uint8_t   i_port_direction;
 766         uint8_t   rsv3[2];
 767 };
 768
 769 struct hns3_cfg_com_tqp_queue_cmd {
 770         uint16_t tqp_id;
 771         uint16_t stream_id;
 772         uint8_t enable;
 773         uint8_t rsv[19];
 774 };
 775
 776 #define HNS3_TQP_MAP_TYPE_PF            0
 777 #define HNS3_TQP_MAP_TYPE_VF            1
 778 #define HNS3_TQP_MAP_TYPE_B             0
 779 #define HNS3_TQP_MAP_EN_B               1
 780
 781 struct hns3_tqp_map_cmd {
 782         uint16_t tqp_id;        /* Absolute tqp id for in this pf */
 783         uint8_t tqp_vf;         /* VF id */
 784         uint8_t tqp_flag;       /* Indicate it's pf or vf tqp */
 785         uint16_t tqp_vid;       /* Virtual id in this pf/vf */
 786         uint8_t rsv[18];
 787 };
 788
 789 enum hns3_ring_type {
 790         HNS3_RING_TYPE_TX,
 791         HNS3_RING_TYPE_RX
 792 };
 793
 794 enum hns3_int_gl_idx {
 795         HNS3_RING_GL_RX,
 796         HNS3_RING_GL_TX,
 797         HNS3_RING_GL_IMMEDIATE = 3
 798 };
 799
 800 #define HNS3_RING_GL_IDX_S      0
 801 #define HNS3_RING_GL_IDX_M      GENMASK(1, 0)
 802
 803 #define HNS3_VECTOR_ELEMENTS_PER_CMD    10
 804
 805 #define HNS3_INT_TYPE_S         0
 806 #define HNS3_INT_TYPE_M         GENMASK(1, 0)
 807 #define HNS3_TQP_ID_S           2
 808 #define HNS3_TQP_ID_M           GENMASK(12, 2)
 809 #define HNS3_INT_GL_IDX_S       13
 810 #define HNS3_INT_GL_IDX_M       GENMASK(14, 13)
 811 #define HNS3_TQP_INT_ID_L_S     0
 812 #define HNS3_TQP_INT_ID_L_M     GENMASK(7, 0)
 813 #define HNS3_TQP_INT_ID_H_S     8
 814 #define HNS3_TQP_INT_ID_H_M     GENMASK(15, 8)
 815 struct hns3_ctrl_vector_chain_cmd {
 816         uint8_t int_vector_id;    /* the low order of the interrupt id */
 817         uint8_t int_cause_num;
 818         uint16_t tqp_type_and_id[HNS3_VECTOR_ELEMENTS_PER_CMD];
 819         uint8_t vfid;
 820         uint8_t int_vector_id_h;  /* the high order of the interrupt id */
 821 };
 822
 823 struct hns3_config_max_frm_size_cmd {
 824         uint16_t max_frm_size;
 825         uint8_t min_frm_size;
 826         uint8_t rsv[21];
 827 };
 828
 829 enum hns3_mac_vlan_tbl_opcode {
 830         HNS3_MAC_VLAN_ADD,      /* Add new or modify mac_vlan */
 831         HNS3_MAC_VLAN_UPDATE,   /* Modify other fields of this table */
 832         HNS3_MAC_VLAN_REMOVE,   /* Remove a entry through mac_vlan key */
 833         HNS3_MAC_VLAN_LKUP,     /* Lookup a entry through mac_vlan key */
 834 };
 835
 836 enum hns3_mac_vlan_add_resp_code {
 837         HNS3_ADD_UC_OVERFLOW = 2,  /* ADD failed for UC overflow */
 838         HNS3_ADD_MC_OVERFLOW,      /* ADD failed for MC overflow */
 839 };
 840
 841 #define HNS3_MC_MAC_VLAN_ADD_DESC_NUM   3
 842
 843 #define HNS3_MAC_VLAN_BIT0_EN_B         0
 844 #define HNS3_MAC_VLAN_BIT1_EN_B         1
 845 #define HNS3_MAC_EPORT_SW_EN_B          12
 846 #define HNS3_MAC_EPORT_TYPE_B           11
 847 #define HNS3_MAC_EPORT_VFID_S           3
 848 #define HNS3_MAC_EPORT_VFID_M           GENMASK(10, 3)
 849 #define HNS3_MAC_EPORT_PFID_S           0
 850 #define HNS3_MAC_EPORT_PFID_M           GENMASK(2, 0)
 851 struct hns3_mac_vlan_tbl_entry_cmd {
 852         uint8_t   flags;
 853         uint8_t   resp_code;
 854         uint16_t  vlan_tag;
 855         uint32_t  mac_addr_hi32;
 856         uint16_t  mac_addr_lo16;
 857         uint16_t  rsv1;
 858         uint8_t   entry_type;
 859         uint8_t   mc_mac_en;
 860         uint16_t  egress_port;
 861         uint16_t  egress_queue;
 862         uint8_t   rsv2[6];
 863 };
 864
 865 #define HNS3_TQP_RESET_B        0
 866 struct hns3_reset_tqp_queue_cmd {
 867         uint16_t tqp_id;
 868         uint8_t reset_req;
 869         uint8_t ready_to_reset;
 870         uint8_t queue_direction;
 871         uint8_t rsv[19];
 872 };
 873
 874 #define HNS3_CFG_RESET_MAC_B            3
 875 #define HNS3_CFG_RESET_FUNC_B           7
 876 struct hns3_reset_cmd {
 877         uint8_t mac_func_reset;
 878         uint8_t fun_reset_vfid;
 879         uint8_t rsv[22];
 880 };
 881
 882 #define HNS3_QUERY_DEV_SPECS_BD_NUM             4
 883 struct hns3_dev_specs_0_cmd {
 884         uint32_t rsv0;
 885         uint32_t mac_entry_num;
 886         uint32_t mng_entry_num;
 887         uint16_t rss_ind_tbl_size;
 888         uint16_t rss_key_size;
 889         uint16_t intr_ql_max;
 890         uint8_t max_non_tso_bd_num;
 891         uint8_t rsv1;
 892         uint32_t max_tm_rate;
 893 };
 894
 895 #define HNS3_MAX_TQP_NUM_HIP08_PF       64
 896 #define HNS3_DEFAULT_TX_BUF             0x4000    /* 16k  bytes */
 897 #define HNS3_TOTAL_PKT_BUF              0x108000  /* 1.03125M bytes */
 898 #define HNS3_DEFAULT_DV                 0xA000    /* 40k byte */
 899 #define HNS3_DEFAULT_NON_DCB_DV         0x7800    /* 30K byte */
 900 #define HNS3_NON_DCB_ADDITIONAL_BUF     0x1400    /* 5120 byte */
 901
 902 #define HNS3_TYPE_CRQ                   0
 903 #define HNS3_TYPE_CSQ                   1
 904
 905 #define HNS3_NIC_SW_RST_RDY_B           16
 906 #define HNS3_NIC_SW_RST_RDY                     BIT(HNS3_NIC_SW_RST_RDY_B)
 907 #define HNS3_NIC_CMQ_DESC_NUM           1024
 908 #define HNS3_NIC_CMQ_DESC_NUM_S         3
 909
 910 #define HNS3_CMD_SEND_SYNC(flag) \
 911         ((flag) & HNS3_CMD_FLAG_NO_INTR)
 912
 913 void hns3_cmd_reuse_desc(struct hns3_cmd_desc *desc, bool is_read);
 914 void hns3_cmd_setup_basic_desc(struct hns3_cmd_desc *desc,
 915                                 enum hns3_opcode_type opcode, bool is_read);
 916 int hns3_cmd_send(struct hns3_hw *hw, struct hns3_cmd_desc *desc, int num);
 917 int hns3_cmd_init_queue(struct hns3_hw *hw);
 918 int hns3_cmd_init(struct hns3_hw *hw);
 919 void hns3_cmd_destroy_queue(struct hns3_hw *hw);
 920 void hns3_cmd_uninit(struct hns3_hw *hw);
 921
 922 #endif /* _HNS3_CMD_H_ */