drivers/net/hns3/hns3_cmd.h

   1 /* SPDX-License-Identifier: BSD-3-Clause
   2  * Copyright(c) 2018-2019 Hisilicon Limited.
   3  */
   4
   5 #ifndef _HNS3_CMD_H_
   6 #define _HNS3_CMD_H_
   7
   8 #define HNS3_CMDQ_TX_TIMEOUT            30000
   9 #define HNS3_CMDQ_RX_INVLD_B            0
  10 #define HNS3_CMDQ_RX_OUTVLD_B           1
  11 #define HNS3_CMD_DESC_ALIGNMENT         4096
  12 #define HNS3_QUEUE_ID_MASK              0x1ff
  13 #define HNS3_CMD_FLAG_NEXT              BIT(2)
  14
  15 struct hns3_hw;
  16
  17 #define HNS3_CMD_DESC_DATA_NUM  6
  18 struct hns3_cmd_desc {
  19         uint16_t opcode;
  20         uint16_t flag;
  21         uint16_t retval;
  22         uint16_t rsv;
  23         uint32_t data[HNS3_CMD_DESC_DATA_NUM];
  24 };
  25
  26 struct hns3_cmq_ring {
  27         uint64_t desc_dma_addr;
  28         struct hns3_cmd_desc *desc;
  29         struct hns3_hw *hw;
  30
  31         uint16_t buf_size;
  32         uint16_t desc_num;       /* max number of cmq descriptor */
  33         uint32_t next_to_use;
  34         uint32_t next_to_clean;
  35         uint8_t ring_type;       /* cmq ring type */
  36         rte_spinlock_t lock;     /* Command queue lock */
  37
  38         const void *zone;        /* memory zone */
  39 };
  40
  41 enum hns3_cmd_return_status {
  42         HNS3_CMD_EXEC_SUCCESS   = 0,
  43         HNS3_CMD_NO_AUTH        = 1,
  44         HNS3_CMD_NOT_SUPPORTED  = 2,
  45         HNS3_CMD_QUEUE_FULL     = 3,
  46         HNS3_CMD_NEXT_ERR       = 4,
  47         HNS3_CMD_UNEXE_ERR      = 5,
  48         HNS3_CMD_PARA_ERR       = 6,
  49         HNS3_CMD_RESULT_ERR     = 7,
  50         HNS3_CMD_TIMEOUT        = 8,
  51         HNS3_CMD_HILINK_ERR     = 9,
  52         HNS3_CMD_QUEUE_ILLEGAL  = 10,
  53         HNS3_CMD_INVALID        = 11,
  54 };
  55
  56 enum hns3_cmd_status {
  57         HNS3_STATUS_SUCCESS     = 0,
  58         HNS3_ERR_CSQ_FULL       = -1,
  59         HNS3_ERR_CSQ_TIMEOUT    = -2,
  60         HNS3_ERR_CSQ_ERROR      = -3,
  61 };
  62
  63 struct hns3_misc_vector {
  64         uint8_t *addr;
  65         int vector_irq;
  66 };
  67
  68 struct hns3_cmq {
  69         struct hns3_cmq_ring csq;
  70         struct hns3_cmq_ring crq;
  71         uint16_t tx_timeout;
  72         enum hns3_cmd_status last_status;
  73 };
  74
  75 enum hns3_opcode_type {
  76         /* Generic commands */
  77         HNS3_OPC_QUERY_FW_VER           = 0x0001,
  78         HNS3_OPC_CFG_RST_TRIGGER        = 0x0020,
  79         HNS3_OPC_GBL_RST_STATUS         = 0x0021,
  80         HNS3_OPC_QUERY_FUNC_STATUS      = 0x0022,
  81         HNS3_OPC_QUERY_PF_RSRC          = 0x0023,
  82         HNS3_OPC_QUERY_VF_RSRC          = 0x0024,
  83         HNS3_OPC_GET_CFG_PARAM          = 0x0025,
  84         HNS3_OPC_PF_RST_DONE            = 0x0026,
  85
  86         HNS3_OPC_STATS_64_BIT           = 0x0030,
  87         HNS3_OPC_STATS_32_BIT           = 0x0031,
  88         HNS3_OPC_STATS_MAC              = 0x0032,
  89         HNS3_OPC_QUERY_MAC_REG_NUM      = 0x0033,
  90         HNS3_OPC_STATS_MAC_ALL          = 0x0034,
  91
  92         HNS3_OPC_QUERY_REG_NUM          = 0x0040,
  93         HNS3_OPC_QUERY_32_BIT_REG       = 0x0041,
  94         HNS3_OPC_QUERY_64_BIT_REG       = 0x0042,
  95
  96         HNS3_OPC_QUERY_DEV_SPECS        = 0x0050,
  97
  98         /* MAC command */
  99         HNS3_OPC_CONFIG_MAC_MODE        = 0x0301,
 100         HNS3_OPC_QUERY_LINK_STATUS      = 0x0307,
 101         HNS3_OPC_CONFIG_MAX_FRM_SIZE    = 0x0308,
 102         HNS3_OPC_CONFIG_SPEED_DUP       = 0x0309,
 103         HNS3_MAC_COMMON_INT_EN          = 0x030E,
 104
 105         /* PFC/Pause commands */
 106         HNS3_OPC_CFG_MAC_PAUSE_EN       = 0x0701,
 107         HNS3_OPC_CFG_PFC_PAUSE_EN       = 0x0702,
 108         HNS3_OPC_CFG_MAC_PARA           = 0x0703,
 109         HNS3_OPC_CFG_PFC_PARA           = 0x0704,
 110         HNS3_OPC_QUERY_MAC_TX_PKT_CNT   = 0x0705,
 111         HNS3_OPC_QUERY_MAC_RX_PKT_CNT   = 0x0706,
 112         HNS3_OPC_QUERY_PFC_TX_PKT_CNT   = 0x0707,
 113         HNS3_OPC_QUERY_PFC_RX_PKT_CNT   = 0x0708,
 114         HNS3_OPC_PRI_TO_TC_MAPPING      = 0x0709,
 115         HNS3_OPC_QOS_MAP                = 0x070A,
 116
 117         /* ETS/scheduler commands */
 118         HNS3_OPC_TM_PG_TO_PRI_LINK      = 0x0804,
 119         HNS3_OPC_TM_QS_TO_PRI_LINK      = 0x0805,
 120         HNS3_OPC_TM_NQ_TO_QS_LINK       = 0x0806,
 121         HNS3_OPC_TM_RQ_TO_QS_LINK       = 0x0807,
 122         HNS3_OPC_TM_PORT_WEIGHT         = 0x0808,
 123         HNS3_OPC_TM_PG_WEIGHT           = 0x0809,
 124         HNS3_OPC_TM_QS_WEIGHT           = 0x080A,
 125         HNS3_OPC_TM_PRI_WEIGHT          = 0x080B,
 126         HNS3_OPC_TM_PRI_C_SHAPPING      = 0x080C,
 127         HNS3_OPC_TM_PRI_P_SHAPPING      = 0x080D,
 128         HNS3_OPC_TM_PG_C_SHAPPING       = 0x080E,
 129         HNS3_OPC_TM_PG_P_SHAPPING       = 0x080F,
 130         HNS3_OPC_TM_PORT_SHAPPING       = 0x0810,
 131         HNS3_OPC_TM_PG_SCH_MODE_CFG     = 0x0812,
 132         HNS3_OPC_TM_PRI_SCH_MODE_CFG    = 0x0813,
 133         HNS3_OPC_TM_QS_SCH_MODE_CFG     = 0x0814,
 134         HNS3_OPC_TM_BP_TO_QSET_MAPPING  = 0x0815,
 135         HNS3_OPC_ETS_TC_WEIGHT          = 0x0843,
 136         HNS3_OPC_QSET_DFX_STS           = 0x0844,
 137         HNS3_OPC_PRI_DFX_STS            = 0x0845,
 138         HNS3_OPC_PG_DFX_STS             = 0x0846,
 139         HNS3_OPC_PORT_DFX_STS           = 0x0847,
 140         HNS3_OPC_SCH_NQ_CNT             = 0x0848,
 141         HNS3_OPC_SCH_RQ_CNT             = 0x0849,
 142         HNS3_OPC_TM_INTERNAL_STS        = 0x0850,
 143         HNS3_OPC_TM_INTERNAL_CNT        = 0x0851,
 144         HNS3_OPC_TM_INTERNAL_STS_1      = 0x0852,
 145
 146         /* Mailbox cmd */
 147         HNS3_OPC_MBX_VF_TO_PF           = 0x2001,
 148
 149         /* Packet buffer allocate commands */
 150         HNS3_OPC_TX_BUFF_ALLOC          = 0x0901,
 151         HNS3_OPC_RX_PRIV_BUFF_ALLOC     = 0x0902,
 152         HNS3_OPC_RX_PRIV_WL_ALLOC       = 0x0903,
 153         HNS3_OPC_RX_COM_THRD_ALLOC      = 0x0904,
 154         HNS3_OPC_RX_COM_WL_ALLOC        = 0x0905,
 155
 156         /* SSU module INT commands */
 157         HNS3_SSU_ECC_INT_CMD            = 0x0989,
 158         HNS3_SSU_COMMON_INT_CMD         = 0x098C,
 159
 160         /* TQP management command */
 161         HNS3_OPC_SET_TQP_MAP            = 0x0A01,
 162
 163         /* TQP commands */
 164         HNS3_OPC_QUERY_TX_STATUS        = 0x0B03,
 165         HNS3_OPC_QUERY_RX_STATUS        = 0x0B13,
 166         HNS3_OPC_CFG_COM_TQP_QUEUE      = 0x0B20,
 167         HNS3_OPC_RESET_TQP_QUEUE        = 0x0B22,
 168
 169         /* PPU module intr commands */
 170         HNS3_PPU_MPF_ECC_INT_CMD        = 0x0B40,
 171         HNS3_PPU_MPF_OTHER_INT_CMD      = 0x0B41,
 172         HNS3_PPU_PF_OTHER_INT_CMD       = 0x0B42,
 173
 174         /* TSO command */
 175         HNS3_OPC_TSO_GENERIC_CONFIG     = 0x0C01,
 176         HNS3_OPC_GRO_GENERIC_CONFIG     = 0x0C10,
 177
 178         /* RSS commands */
 179         HNS3_OPC_RSS_GENERIC_CONFIG     = 0x0D01,
 180         HNS3_OPC_RSS_INPUT_TUPLE        = 0x0D02,
 181         HNS3_OPC_RSS_INDIR_TABLE        = 0x0D07,
 182         HNS3_OPC_RSS_TC_MODE            = 0x0D08,
 183
 184         /* Promisuous mode command */
 185         HNS3_OPC_CFG_PROMISC_MODE       = 0x0E01,
 186
 187         /* Vlan offload commands */
 188         HNS3_OPC_VLAN_PORT_TX_CFG       = 0x0F01,
 189         HNS3_OPC_VLAN_PORT_RX_CFG       = 0x0F02,
 190
 191         /* MAC commands */
 192         HNS3_OPC_MAC_VLAN_ADD           = 0x1000,
 193         HNS3_OPC_MAC_VLAN_REMOVE        = 0x1001,
 194         HNS3_OPC_MAC_VLAN_TYPE_ID       = 0x1002,
 195         HNS3_OPC_MAC_VLAN_INSERT        = 0x1003,
 196         HNS3_OPC_MAC_VLAN_ALLOCATE      = 0x1004,
 197         HNS3_OPC_MAC_ETHTYPE_ADD        = 0x1010,
 198
 199         /* VLAN commands */
 200         HNS3_OPC_VLAN_FILTER_CTRL       = 0x1100,
 201         HNS3_OPC_VLAN_FILTER_PF_CFG     = 0x1101,
 202         HNS3_OPC_VLAN_FILTER_VF_CFG     = 0x1102,
 203
 204         /* Flow Director command */
 205         HNS3_OPC_FD_MODE_CTRL           = 0x1200,
 206         HNS3_OPC_FD_GET_ALLOCATION      = 0x1201,
 207         HNS3_OPC_FD_KEY_CONFIG          = 0x1202,
 208         HNS3_OPC_FD_TCAM_OP             = 0x1203,
 209         HNS3_OPC_FD_AD_OP               = 0x1204,
 210         HNS3_OPC_FD_COUNTER_OP          = 0x1205,
 211
 212         /* Clear hardware state command */
 213         HNS3_OPC_CLEAR_HW_STATE         = 0x700A,
 214
 215         /* SFP command */
 216         HNS3_OPC_SFP_GET_SPEED          = 0x7104,
 217
 218         /* Interrupts commands */
 219         HNS3_OPC_ADD_RING_TO_VECTOR     = 0x1503,
 220         HNS3_OPC_DEL_RING_TO_VECTOR     = 0x1504,
 221
 222         /* Error INT commands */
 223         HNS3_QUERY_MSIX_INT_STS_BD_NUM          = 0x1513,
 224         HNS3_QUERY_CLEAR_ALL_MPF_MSIX_INT       = 0x1514,
 225         HNS3_QUERY_CLEAR_ALL_PF_MSIX_INT        = 0x1515,
 226
 227         /* PPP module intr commands */
 228         HNS3_PPP_CMD0_INT_CMD                   = 0x2100,
 229         HNS3_PPP_CMD1_INT_CMD                   = 0x2101,
 230 };
 231
 232 #define HNS3_CMD_FLAG_IN        BIT(0)
 233 #define HNS3_CMD_FLAG_OUT       BIT(1)
 234 #define HNS3_CMD_FLAG_NEXT      BIT(2)
 235 #define HNS3_CMD_FLAG_WR        BIT(3)
 236 #define HNS3_CMD_FLAG_NO_INTR   BIT(4)
 237 #define HNS3_CMD_FLAG_ERR_INTR  BIT(5)
 238
 239 #define HNS3_BUF_SIZE_UNIT      256
 240 #define HNS3_BUF_MUL_BY         2
 241 #define HNS3_BUF_DIV_BY         2
 242 #define NEED_RESERVE_TC_NUM     2
 243 #define BUF_MAX_PERCENT         100
 244 #define BUF_RESERVE_PERCENT     90
 245
 246 #define HNS3_MAX_TC_NUM         8
 247 #define HNS3_TC0_PRI_BUF_EN_B   15 /* Bit 15 indicate enable or not */
 248 #define HNS3_BUF_UNIT_S         7  /* Buf size is united by 128 bytes */
 249 #define HNS3_TX_BUFF_RSV_NUM    8
 250 struct hns3_tx_buff_alloc_cmd {
 251         uint16_t tx_pkt_buff[HNS3_MAX_TC_NUM];
 252         uint8_t tx_buff_rsv[HNS3_TX_BUFF_RSV_NUM];
 253 };
 254
 255 struct hns3_rx_priv_buff_cmd {
 256         uint16_t buf_num[HNS3_MAX_TC_NUM];
 257         uint16_t shared_buf;
 258         uint8_t rsv[6];
 259 };
 260
 261 #define HNS3_FW_VERSION_BYTE3_S         24
 262 #define HNS3_FW_VERSION_BYTE3_M         GENMASK(31, 24)
 263 #define HNS3_FW_VERSION_BYTE2_S         16
 264 #define HNS3_FW_VERSION_BYTE2_M         GENMASK(23, 16)
 265 #define HNS3_FW_VERSION_BYTE1_S         8
 266 #define HNS3_FW_VERSION_BYTE1_M         GENMASK(15, 8)
 267 #define HNS3_FW_VERSION_BYTE0_S         0
 268 #define HNS3_FW_VERSION_BYTE0_M         GENMASK(7, 0)
 269
 270 enum HNS3_CAPS_BITS {
 271         HNS3_CAPS_UDP_GSO_B,
 272         HNS3_CAPS_ATR_B,
 273         HNS3_CAPS_ADQ_B,
 274         HNS3_CAPS_PTP_B,
 275         HNS3_CAPS_INT_QL_B,
 276         HNS3_CAPS_SIMPLE_BD_B,
 277         HNS3_CAPS_TX_PUSH_B,
 278         HNS3_CAPS_PHY_IMP_B,
 279         HNS3_CAPS_TQP_TXRX_INDEP_B,
 280         HNS3_CAPS_HW_PAD_B,
 281         HNS3_CAPS_STASH_B,
 282 };
 283 #define HNS3_QUERY_CAP_LENGTH           3
 284 struct hns3_query_version_cmd {
 285         uint32_t firmware;
 286         uint32_t hardware;
 287         uint32_t rsv;
 288         uint32_t caps[HNS3_QUERY_CAP_LENGTH]; /* capabilities of device */
 289 };
 290
 291 #define HNS3_RX_PRIV_EN_B       15
 292 #define HNS3_TC_NUM_ONE_DESC    4
 293 struct hns3_priv_wl {
 294         uint16_t high;
 295         uint16_t low;
 296 };
 297
 298 struct hns3_rx_priv_wl_buf {
 299         struct hns3_priv_wl tc_wl[HNS3_TC_NUM_ONE_DESC];
 300 };
 301
 302 struct hns3_rx_com_thrd {
 303         struct hns3_priv_wl com_thrd[HNS3_TC_NUM_ONE_DESC];
 304 };
 305
 306 struct hns3_rx_com_wl {
 307         struct hns3_priv_wl com_wl;
 308 };
 309
 310 struct hns3_waterline {
 311         uint32_t low;
 312         uint32_t high;
 313 };
 314
 315 struct hns3_tc_thrd {
 316         uint32_t low;
 317         uint32_t high;
 318 };
 319
 320 struct hns3_priv_buf {
 321         struct hns3_waterline wl; /* Waterline for low and high */
 322         uint32_t buf_size;        /* TC private buffer size */
 323         uint32_t tx_buf_size;
 324         uint32_t enable;          /* Enable TC private buffer or not */
 325 };
 326
 327 struct hns3_shared_buf {
 328         struct hns3_waterline self;
 329         struct hns3_tc_thrd tc_thrd[HNS3_MAX_TC_NUM];
 330         uint32_t buf_size;
 331 };
 332
 333 struct hns3_pkt_buf_alloc {
 334         struct hns3_priv_buf priv_buf[HNS3_MAX_TC_NUM];
 335         struct hns3_shared_buf s_buf;
 336 };
 337
 338 #define HNS3_RX_COM_WL_EN_B     15
 339 struct hns3_rx_com_wl_buf_cmd {
 340         uint16_t high_wl;
 341         uint16_t low_wl;
 342         uint8_t rsv[20];
 343 };
 344
 345 #define HNS3_RX_PKT_EN_B        15
 346 struct hns3_rx_pkt_buf_cmd {
 347         uint16_t high_pkt;
 348         uint16_t low_pkt;
 349         uint8_t rsv[20];
 350 };
 351
 352 #define HNS3_PF_STATE_DONE_B    0
 353 #define HNS3_PF_STATE_MAIN_B    1
 354 #define HNS3_PF_STATE_BOND_B    2
 355 #define HNS3_PF_STATE_MAC_N_B   6
 356 #define HNS3_PF_MAC_NUM_MASK    0x3
 357 #define HNS3_PF_STATE_MAIN      BIT(HNS3_PF_STATE_MAIN_B)
 358 #define HNS3_PF_STATE_DONE      BIT(HNS3_PF_STATE_DONE_B)
 359 #define HNS3_VF_RST_STATE_NUM   4
 360 struct hns3_func_status_cmd {
 361         uint32_t vf_rst_state[HNS3_VF_RST_STATE_NUM];
 362         uint8_t pf_state;
 363         uint8_t mac_id;
 364         uint8_t rsv1;
 365         uint8_t pf_cnt_in_mac;
 366         uint8_t pf_num;
 367         uint8_t vf_num;
 368         uint8_t rsv[2];
 369 };
 370
 371 #define HNS3_PF_VEC_NUM_S       0
 372 #define HNS3_PF_VEC_NUM_M       GENMASK(15, 0)
 373 #define HNS3_MIN_VECTOR_NUM     2 /* one for msi-x, another for IO */
 374 struct hns3_pf_res_cmd {
 375         uint16_t tqp_num;
 376         uint16_t buf_size;
 377         uint16_t msixcap_localid_ba_nic;
 378         uint16_t nic_pf_intr_vector_number;
 379         uint16_t roce_pf_intr_vector_number;
 380         uint16_t pf_own_fun_number;
 381         uint16_t tx_buf_size;
 382         uint16_t dv_buf_size;
 383         uint16_t tqp_num_ext;
 384         uint16_t roh_pf_intr_vector_number;
 385         uint32_t rsv[1];
 386 };
 387
 388 #define HNS3_VF_VEC_NUM_S       0
 389 #define HNS3_VF_VEC_NUM_M       GENMASK(7, 0)
 390 struct hns3_vf_res_cmd {
 391         uint16_t tqp_num;
 392         uint16_t reserved;
 393         uint16_t msixcap_localid_ba_nic;
 394         uint16_t msixcap_localid_ba_rocee;
 395         uint16_t vf_intr_vector_number;
 396         uint16_t rsv[7];
 397 };
 398
 399 #define HNS3_UMV_SPC_ALC_B      0
 400 struct hns3_umv_spc_alc_cmd {
 401         uint8_t allocate;
 402         uint8_t rsv1[3];
 403         uint32_t space_size;
 404         uint8_t rsv2[16];
 405 };
 406
 407 #define HNS3_CFG_OFFSET_S               0
 408 #define HNS3_CFG_OFFSET_M               GENMASK(19, 0)
 409 #define HNS3_CFG_RD_LEN_S               24
 410 #define HNS3_CFG_RD_LEN_M               GENMASK(27, 24)
 411 #define HNS3_CFG_RD_LEN_BYTES           16
 412 #define HNS3_CFG_RD_LEN_UNIT            4
 413
 414 #define HNS3_CFG_VMDQ_S                 0
 415 #define HNS3_CFG_VMDQ_M                 GENMASK(7, 0)
 416 #define HNS3_CFG_TC_NUM_S               8
 417 #define HNS3_CFG_TC_NUM_M               GENMASK(15, 8)
 418 #define HNS3_CFG_TQP_DESC_N_S           16
 419 #define HNS3_CFG_TQP_DESC_N_M           GENMASK(31, 16)
 420 #define HNS3_CFG_PHY_ADDR_S             0
 421 #define HNS3_CFG_PHY_ADDR_M             GENMASK(7, 0)
 422 #define HNS3_CFG_MEDIA_TP_S             8
 423 #define HNS3_CFG_MEDIA_TP_M             GENMASK(15, 8)
 424 #define HNS3_CFG_RX_BUF_LEN_S           16
 425 #define HNS3_CFG_RX_BUF_LEN_M           GENMASK(31, 16)
 426 #define HNS3_CFG_MAC_ADDR_H_S           0
 427 #define HNS3_CFG_MAC_ADDR_H_M           GENMASK(15, 0)
 428 #define HNS3_CFG_DEFAULT_SPEED_S        16
 429 #define HNS3_CFG_DEFAULT_SPEED_M        GENMASK(23, 16)
 430 #define HNS3_CFG_RSS_SIZE_S             24
 431 #define HNS3_CFG_RSS_SIZE_M             GENMASK(31, 24)
 432 #define HNS3_CFG_SPEED_ABILITY_S        0
 433 #define HNS3_CFG_SPEED_ABILITY_M        GENMASK(7, 0)
 434 #define HNS3_CFG_UMV_TBL_SPACE_S        16
 435 #define HNS3_CFG_UMV_TBL_SPACE_M        GENMASK(31, 16)
 436
 437 #define HNS3_ACCEPT_TAG1_B              0
 438 #define HNS3_ACCEPT_UNTAG1_B            1
 439 #define HNS3_PORT_INS_TAG1_EN_B         2
 440 #define HNS3_PORT_INS_TAG2_EN_B         3
 441 #define HNS3_CFG_NIC_ROCE_SEL_B         4
 442 #define HNS3_ACCEPT_TAG2_B              5
 443 #define HNS3_ACCEPT_UNTAG2_B            6
 444
 445 #define HNS3_REM_TAG1_EN_B              0
 446 #define HNS3_REM_TAG2_EN_B              1
 447 #define HNS3_SHOW_TAG1_EN_B             2
 448 #define HNS3_SHOW_TAG2_EN_B             3
 449
 450 /* Factor used to calculate offset and bitmap of VF num */
 451 #define HNS3_VF_NUM_PER_CMD             64
 452 #define HNS3_VF_NUM_PER_BYTE            8
 453
 454 struct hns3_cfg_param_cmd {
 455         uint32_t offset;
 456         uint32_t rsv;
 457         uint32_t param[4];
 458 };
 459
 460 #define HNS3_VPORT_VTAG_RX_CFG_CMD_VF_BITMAP_NUM        8
 461 struct hns3_vport_vtag_rx_cfg_cmd {
 462         uint8_t vport_vlan_cfg;
 463         uint8_t vf_offset;
 464         uint8_t rsv1[6];
 465         uint8_t vf_bitmap[HNS3_VPORT_VTAG_RX_CFG_CMD_VF_BITMAP_NUM];
 466         uint8_t rsv2[8];
 467 };
 468
 469 struct hns3_vport_vtag_tx_cfg_cmd {
 470         uint8_t vport_vlan_cfg;
 471         uint8_t vf_offset;
 472         uint8_t rsv1[2];
 473         uint16_t def_vlan_tag1;
 474         uint16_t def_vlan_tag2;
 475         uint8_t vf_bitmap[8];
 476         uint8_t rsv2[8];
 477 };
 478
 479
 480 struct hns3_vlan_filter_ctrl_cmd {
 481         uint8_t vlan_type;
 482         uint8_t vlan_fe;
 483         uint8_t rsv1[2];
 484         uint8_t vf_id;
 485         uint8_t rsv2[19];
 486 };
 487
 488 #define HNS3_VLAN_OFFSET_BITMAP_NUM     20
 489 struct hns3_vlan_filter_pf_cfg_cmd {
 490         uint8_t vlan_offset;
 491         uint8_t vlan_cfg;
 492         uint8_t rsv[2];
 493         uint8_t vlan_offset_bitmap[HNS3_VLAN_OFFSET_BITMAP_NUM];
 494 };
 495
 496 #define HNS3_VLAN_FILTER_VF_CFG_CMD_VF_BITMAP_NUM       16
 497 struct hns3_vlan_filter_vf_cfg_cmd {
 498         uint16_t vlan_id;
 499         uint8_t  resp_code;
 500         uint8_t  rsv;
 501         uint8_t  vlan_cfg;
 502         uint8_t  rsv1[3];
 503         uint8_t  vf_bitmap[HNS3_VLAN_FILTER_VF_CFG_CMD_VF_BITMAP_NUM];
 504 };
 505
 506 struct hns3_tx_vlan_type_cfg_cmd {
 507         uint16_t ot_vlan_type;
 508         uint16_t in_vlan_type;
 509         uint8_t rsv[20];
 510 };
 511
 512 struct hns3_rx_vlan_type_cfg_cmd {
 513         uint16_t ot_fst_vlan_type;
 514         uint16_t ot_sec_vlan_type;
 515         uint16_t in_fst_vlan_type;
 516         uint16_t in_sec_vlan_type;
 517         uint8_t rsv[16];
 518 };
 519
 520 #define HNS3_TSO_MSS_MIN_S      0
 521 #define HNS3_TSO_MSS_MIN_M      GENMASK(13, 0)
 522
 523 #define HNS3_TSO_MSS_MAX_S      16
 524 #define HNS3_TSO_MSS_MAX_M      GENMASK(29, 16)
 525
 526 struct hns3_cfg_tso_status_cmd {
 527         rte_le16_t tso_mss_min;
 528         rte_le16_t tso_mss_max;
 529         uint8_t rsv[20];
 530 };
 531
 532 #define HNS3_GRO_EN_B           0
 533 struct hns3_cfg_gro_status_cmd {
 534         rte_le16_t gro_en;
 535         uint8_t rsv[22];
 536 };
 537
 538 #define HNS3_TSO_MSS_MIN        256
 539 #define HNS3_TSO_MSS_MAX        9668
 540
 541 #define HNS3_RSS_HASH_KEY_OFFSET_B      4
 542
 543 #define HNS3_RSS_CFG_TBL_SIZE   16
 544 #define HNS3_RSS_HASH_KEY_NUM   16
 545 /* Configure the algorithm mode and Hash Key, opcode:0x0D01 */
 546 struct hns3_rss_generic_config_cmd {
 547         /* Hash_algorithm(8.0~8.3), hash_key_offset(8.4~8.7) */
 548         uint8_t hash_config;
 549         uint8_t rsv[7];
 550         uint8_t hash_key[HNS3_RSS_HASH_KEY_NUM];
 551 };
 552
 553 /* Configure the tuple selection for RSS hash input, opcode:0x0D02 */
 554 struct hns3_rss_input_tuple_cmd {
 555         uint8_t ipv4_tcp_en;
 556         uint8_t ipv4_udp_en;
 557         uint8_t ipv4_sctp_en;
 558         uint8_t ipv4_fragment_en;
 559         uint8_t ipv6_tcp_en;
 560         uint8_t ipv6_udp_en;
 561         uint8_t ipv6_sctp_en;
 562         uint8_t ipv6_fragment_en;
 563         uint8_t rsv[16];
 564 };
 565
 566 #define HNS3_RSS_CFG_TBL_SIZE   16
 567
 568 /* Configure the indirection table, opcode:0x0D07 */
 569 struct hns3_rss_indirection_table_cmd {
 570         uint16_t start_table_index;  /* Bit3~0 must be 0x0. */
 571         uint16_t rss_set_bitmap;
 572         uint8_t rsv[4];
 573         uint8_t rss_result[HNS3_RSS_CFG_TBL_SIZE];
 574 };
 575
 576 #define HNS3_RSS_TC_OFFSET_S            0
 577 #define HNS3_RSS_TC_OFFSET_M            (0x3ff << HNS3_RSS_TC_OFFSET_S)
 578 #define HNS3_RSS_TC_SIZE_S              12
 579 #define HNS3_RSS_TC_SIZE_M              (0x7 << HNS3_RSS_TC_SIZE_S)
 580 #define HNS3_RSS_TC_VALID_B             15
 581
 582 /* Configure the tc_size and tc_offset, opcode:0x0D08 */
 583 struct hns3_rss_tc_mode_cmd {
 584         uint16_t rss_tc_mode[HNS3_MAX_TC_NUM];
 585         uint8_t rsv[8];
 586 };
 587
 588 #define HNS3_LINK_STATUS_UP_B   0
 589 #define HNS3_LINK_STATUS_UP_M   BIT(HNS3_LINK_STATUS_UP_B)
 590 struct hns3_link_status_cmd {
 591         uint8_t status;
 592         uint8_t rsv[23];
 593 };
 594
 595 struct hns3_promisc_param {
 596         uint8_t vf_id;
 597         uint8_t enable;
 598 };
 599
 600 #define HNS3_PROMISC_TX_EN_B    BIT(4)
 601 #define HNS3_PROMISC_RX_EN_B    BIT(5)
 602 #define HNS3_PROMISC_EN_B       1
 603 #define HNS3_PROMISC_EN_ALL     0x7
 604 #define HNS3_PROMISC_EN_UC      0x1
 605 #define HNS3_PROMISC_EN_MC      0x2
 606 #define HNS3_PROMISC_EN_BC      0x4
 607 struct hns3_promisc_cfg_cmd {
 608         uint8_t flag;
 609         uint8_t vf_id;
 610         uint16_t rsv0;
 611         uint8_t rsv1[20];
 612 };
 613
 614 enum hns3_promisc_type {
 615         HNS3_UNICAST    = 1,
 616         HNS3_MULTICAST  = 2,
 617         HNS3_BROADCAST  = 3,
 618 };
 619
 620 #define HNS3_MAC_TX_EN_B                6
 621 #define HNS3_MAC_RX_EN_B                7
 622 #define HNS3_MAC_PAD_TX_B               11
 623 #define HNS3_MAC_PAD_RX_B               12
 624 #define HNS3_MAC_1588_TX_B              13
 625 #define HNS3_MAC_1588_RX_B              14
 626 #define HNS3_MAC_APP_LP_B               15
 627 #define HNS3_MAC_LINE_LP_B              16
 628 #define HNS3_MAC_FCS_TX_B               17
 629 #define HNS3_MAC_RX_OVERSIZE_TRUNCATE_B 18
 630 #define HNS3_MAC_RX_FCS_STRIP_B         19
 631 #define HNS3_MAC_RX_FCS_B               20
 632 #define HNS3_MAC_TX_UNDER_MIN_ERR_B     21
 633 #define HNS3_MAC_TX_OVERSIZE_TRUNCATE_B 22
 634
 635 struct hns3_config_mac_mode_cmd {
 636         uint32_t txrx_pad_fcs_loop_en;
 637         uint8_t  rsv[20];
 638 };
 639
 640 #define HNS3_CFG_SPEED_10M              6
 641 #define HNS3_CFG_SPEED_100M             7
 642 #define HNS3_CFG_SPEED_1G               0
 643 #define HNS3_CFG_SPEED_10G              1
 644 #define HNS3_CFG_SPEED_25G              2
 645 #define HNS3_CFG_SPEED_40G              3
 646 #define HNS3_CFG_SPEED_50G              4
 647 #define HNS3_CFG_SPEED_100G             5
 648 #define HNS3_CFG_SPEED_200G             8
 649
 650 #define HNS3_CFG_SPEED_S                0
 651 #define HNS3_CFG_SPEED_M                GENMASK(5, 0)
 652 #define HNS3_CFG_DUPLEX_B               7
 653 #define HNS3_CFG_DUPLEX_M               BIT(HNS3_CFG_DUPLEX_B)
 654
 655 #define HNS3_CFG_MAC_SPEED_CHANGE_EN_B  0
 656
 657 struct hns3_config_mac_speed_dup_cmd {
 658         uint8_t speed_dup;
 659         uint8_t mac_change_fec_en;
 660         uint8_t rsv[22];
 661 };
 662
 663 #define HNS3_RING_ID_MASK               GENMASK(9, 0)
 664 #define HNS3_TQP_ENABLE_B               0
 665
 666 #define HNS3_MAC_CFG_AN_EN_B            0
 667 #define HNS3_MAC_CFG_AN_INT_EN_B        1
 668 #define HNS3_MAC_CFG_AN_INT_MSK_B       2
 669 #define HNS3_MAC_CFG_AN_INT_CLR_B       3
 670 #define HNS3_MAC_CFG_AN_RST_B           4
 671
 672 #define HNS3_MAC_CFG_AN_EN      BIT(HNS3_MAC_CFG_AN_EN_B)
 673
 674 struct hns3_config_auto_neg_cmd {
 675         uint32_t  cfg_an_cmd_flag;
 676         uint8_t   rsv[20];
 677 };
 678
 679 struct hns3_sfp_speed_cmd {
 680         uint32_t  sfp_speed;
 681         uint32_t  rsv[5];
 682 };
 683
 684 #define HNS3_MAC_MGR_MASK_VLAN_B                BIT(0)
 685 #define HNS3_MAC_MGR_MASK_MAC_B                 BIT(1)
 686 #define HNS3_MAC_MGR_MASK_ETHERTYPE_B           BIT(2)
 687 #define HNS3_MAC_ETHERTYPE_LLDP                 0x88cc
 688
 689 struct hns3_mac_mgr_tbl_entry_cmd {
 690         uint8_t   flags;
 691         uint8_t   resp_code;
 692         uint16_t  vlan_tag;
 693         uint32_t  mac_addr_hi32;
 694         uint16_t  mac_addr_lo16;
 695         uint16_t  rsv1;
 696         uint16_t  ethter_type;
 697         uint16_t  egress_port;
 698         uint16_t  egress_queue;
 699         uint8_t   sw_port_id_aware;
 700         uint8_t   rsv2;
 701         uint8_t   i_port_bitmap;
 702         uint8_t   i_port_direction;
 703         uint8_t   rsv3[2];
 704 };
 705
 706 struct hns3_cfg_com_tqp_queue_cmd {
 707         uint16_t tqp_id;
 708         uint16_t stream_id;
 709         uint8_t enable;
 710         uint8_t rsv[19];
 711 };
 712
 713 #define HNS3_TQP_MAP_TYPE_PF            0
 714 #define HNS3_TQP_MAP_TYPE_VF            1
 715 #define HNS3_TQP_MAP_TYPE_B             0
 716 #define HNS3_TQP_MAP_EN_B               1
 717
 718 struct hns3_tqp_map_cmd {
 719         uint16_t tqp_id;        /* Absolute tqp id for in this pf */
 720         uint8_t tqp_vf;         /* VF id */
 721         uint8_t tqp_flag;       /* Indicate it's pf or vf tqp */
 722         uint16_t tqp_vid;       /* Virtual id in this pf/vf */
 723         uint8_t rsv[18];
 724 };
 725
 726 enum hns3_ring_type {
 727         HNS3_RING_TYPE_TX,
 728         HNS3_RING_TYPE_RX
 729 };
 730
 731 enum hns3_int_gl_idx {
 732         HNS3_RING_GL_RX,
 733         HNS3_RING_GL_TX,
 734         HNS3_RING_GL_IMMEDIATE = 3
 735 };
 736
 737 #define HNS3_RING_GL_IDX_S      0
 738 #define HNS3_RING_GL_IDX_M      GENMASK(1, 0)
 739
 740 #define HNS3_VECTOR_ELEMENTS_PER_CMD    10
 741
 742 #define HNS3_INT_TYPE_S         0
 743 #define HNS3_INT_TYPE_M         GENMASK(1, 0)
 744 #define HNS3_TQP_ID_S           2
 745 #define HNS3_TQP_ID_M           GENMASK(12, 2)
 746 #define HNS3_INT_GL_IDX_S       13
 747 #define HNS3_INT_GL_IDX_M       GENMASK(14, 13)
 748 struct hns3_ctrl_vector_chain_cmd {
 749         uint8_t int_vector_id;
 750         uint8_t int_cause_num;
 751         uint16_t tqp_type_and_id[HNS3_VECTOR_ELEMENTS_PER_CMD];
 752         uint8_t vfid;
 753         uint8_t rsv;
 754 };
 755
 756 struct hns3_config_max_frm_size_cmd {
 757         uint16_t max_frm_size;
 758         uint8_t min_frm_size;
 759         uint8_t rsv[21];
 760 };
 761
 762 enum hns3_mac_vlan_tbl_opcode {
 763         HNS3_MAC_VLAN_ADD,      /* Add new or modify mac_vlan */
 764         HNS3_MAC_VLAN_UPDATE,   /* Modify other fields of this table */
 765         HNS3_MAC_VLAN_REMOVE,   /* Remove a entry through mac_vlan key */
 766         HNS3_MAC_VLAN_LKUP,     /* Lookup a entry through mac_vlan key */
 767 };
 768
 769 enum hns3_mac_vlan_add_resp_code {
 770         HNS3_ADD_UC_OVERFLOW = 2,  /* ADD failed for UC overflow */
 771         HNS3_ADD_MC_OVERFLOW,      /* ADD failed for MC overflow */
 772 };
 773
 774 #define HNS3_MC_MAC_VLAN_ADD_DESC_NUM   3
 775
 776 #define HNS3_MAC_VLAN_BIT0_EN_B         0
 777 #define HNS3_MAC_VLAN_BIT1_EN_B         1
 778 #define HNS3_MAC_EPORT_SW_EN_B          12
 779 #define HNS3_MAC_EPORT_TYPE_B           11
 780 #define HNS3_MAC_EPORT_VFID_S           3
 781 #define HNS3_MAC_EPORT_VFID_M           GENMASK(10, 3)
 782 #define HNS3_MAC_EPORT_PFID_S           0
 783 #define HNS3_MAC_EPORT_PFID_M           GENMASK(2, 0)
 784 struct hns3_mac_vlan_tbl_entry_cmd {
 785         uint8_t   flags;
 786         uint8_t   resp_code;
 787         uint16_t  vlan_tag;
 788         uint32_t  mac_addr_hi32;
 789         uint16_t  mac_addr_lo16;
 790         uint16_t  rsv1;
 791         uint8_t   entry_type;
 792         uint8_t   mc_mac_en;
 793         uint16_t  egress_port;
 794         uint16_t  egress_queue;
 795         uint8_t   rsv2[6];
 796 };
 797
 798 #define HNS3_TQP_RESET_B        0
 799 struct hns3_reset_tqp_queue_cmd {
 800         uint16_t tqp_id;
 801         uint8_t reset_req;
 802         uint8_t ready_to_reset;
 803         uint8_t rsv[20];
 804 };
 805
 806 #define HNS3_CFG_RESET_MAC_B            3
 807 #define HNS3_CFG_RESET_FUNC_B           7
 808 struct hns3_reset_cmd {
 809         uint8_t mac_func_reset;
 810         uint8_t fun_reset_vfid;
 811         uint8_t rsv[22];
 812 };
 813
 814 #define HNS3_QUERY_DEV_SPECS_BD_NUM             4
 815 struct hns3_dev_specs_0_cmd {
 816         uint32_t rsv0;
 817         uint32_t mac_entry_num;
 818         uint32_t mng_entry_num;
 819         uint16_t rss_ind_tbl_size;
 820         uint16_t rss_key_size;
 821         uint16_t intr_ql_max;
 822         uint8_t max_non_tso_bd_num;
 823         uint8_t rsv1;
 824         uint32_t max_tm_rate;
 825 };
 826
 827 #define HNS3_MAX_TQP_NUM_PER_FUNC       64
 828 #define HNS3_DEFAULT_TX_BUF             0x4000    /* 16k  bytes */
 829 #define HNS3_TOTAL_PKT_BUF              0x108000  /* 1.03125M bytes */
 830 #define HNS3_DEFAULT_DV                 0xA000    /* 40k byte */
 831 #define HNS3_DEFAULT_NON_DCB_DV         0x7800    /* 30K byte */
 832 #define HNS3_NON_DCB_ADDITIONAL_BUF     0x1400    /* 5120 byte */
 833
 834 #define HNS3_TYPE_CRQ                   0
 835 #define HNS3_TYPE_CSQ                   1
 836
 837 #define HNS3_NIC_SW_RST_RDY_B           16
 838 #define HNS3_NIC_SW_RST_RDY                     BIT(HNS3_NIC_SW_RST_RDY_B)
 839 #define HNS3_NIC_CMQ_DESC_NUM           1024
 840 #define HNS3_NIC_CMQ_DESC_NUM_S         3
 841
 842 #define HNS3_CMD_SEND_SYNC(flag) \
 843         ((flag) & HNS3_CMD_FLAG_NO_INTR)
 844
 845 void hns3_cmd_reuse_desc(struct hns3_cmd_desc *desc, bool is_read);
 846 void hns3_cmd_setup_basic_desc(struct hns3_cmd_desc *desc,
 847                                 enum hns3_opcode_type opcode, bool is_read);
 848 int hns3_cmd_send(struct hns3_hw *hw, struct hns3_cmd_desc *desc, int num);
 849 int hns3_cmd_init_queue(struct hns3_hw *hw);
 850 int hns3_cmd_init(struct hns3_hw *hw);
 851 void hns3_cmd_destroy_queue(struct hns3_hw *hw);
 852 void hns3_cmd_uninit(struct hns3_hw *hw);
 853
 854 #endif /* _HNS3_CMD_H_ */