drivers/net/hns3/hns3_cmd.h

   1 /* SPDX-License-Identifier: BSD-3-Clause
   2  * Copyright(c) 2018-2019 Hisilicon Limited.
   3  */
   4
   5 #ifndef _HNS3_CMD_H_
   6 #define _HNS3_CMD_H_
   7
   8 #define HNS3_CMDQ_TX_TIMEOUT            30000
   9 #define HNS3_CMDQ_RX_INVLD_B            0
  10 #define HNS3_CMDQ_RX_OUTVLD_B           1
  11 #define HNS3_CMD_DESC_ALIGNMENT         4096
  12 #define HNS3_CMD_FLAG_NEXT              BIT(2)
  13
  14 struct hns3_hw;
  15
  16 #define HNS3_CMD_DESC_DATA_NUM  6
  17 struct hns3_cmd_desc {
  18         uint16_t opcode;
  19         uint16_t flag;
  20         uint16_t retval;
  21         uint16_t rsv;
  22         uint32_t data[HNS3_CMD_DESC_DATA_NUM];
  23 };
  24
  25 struct hns3_cmq_ring {
  26         uint64_t desc_dma_addr;
  27         struct hns3_cmd_desc *desc;
  28         struct hns3_hw *hw;
  29
  30         uint16_t buf_size;
  31         uint16_t desc_num;       /* max number of cmq descriptor */
  32         uint32_t next_to_use;
  33         uint32_t next_to_clean;
  34         uint8_t ring_type;       /* cmq ring type */
  35         rte_spinlock_t lock;     /* Command queue lock */
  36
  37         const void *zone;        /* memory zone */
  38 };
  39
  40 enum hns3_cmd_return_status {
  41         HNS3_CMD_EXEC_SUCCESS   = 0,
  42         HNS3_CMD_NO_AUTH        = 1,
  43         HNS3_CMD_NOT_SUPPORTED  = 2,
  44         HNS3_CMD_QUEUE_FULL     = 3,
  45         HNS3_CMD_NEXT_ERR       = 4,
  46         HNS3_CMD_UNEXE_ERR      = 5,
  47         HNS3_CMD_PARA_ERR       = 6,
  48         HNS3_CMD_RESULT_ERR     = 7,
  49         HNS3_CMD_TIMEOUT        = 8,
  50         HNS3_CMD_HILINK_ERR     = 9,
  51         HNS3_CMD_QUEUE_ILLEGAL  = 10,
  52         HNS3_CMD_INVALID        = 11,
  53 };
  54
  55 enum hns3_cmd_status {
  56         HNS3_STATUS_SUCCESS     = 0,
  57         HNS3_ERR_CSQ_FULL       = -1,
  58         HNS3_ERR_CSQ_TIMEOUT    = -2,
  59         HNS3_ERR_CSQ_ERROR      = -3,
  60 };
  61
  62 struct hns3_misc_vector {
  63         uint8_t *addr;
  64         int vector_irq;
  65 };
  66
  67 struct hns3_cmq {
  68         struct hns3_cmq_ring csq;
  69         struct hns3_cmq_ring crq;
  70         uint16_t tx_timeout;
  71         enum hns3_cmd_status last_status;
  72 };
  73
  74 enum hns3_opcode_type {
  75         /* Generic commands */
  76         HNS3_OPC_QUERY_FW_VER           = 0x0001,
  77         HNS3_OPC_CFG_RST_TRIGGER        = 0x0020,
  78         HNS3_OPC_GBL_RST_STATUS         = 0x0021,
  79         HNS3_OPC_QUERY_FUNC_STATUS      = 0x0022,
  80         HNS3_OPC_QUERY_PF_RSRC          = 0x0023,
  81         HNS3_OPC_QUERY_VF_RSRC          = 0x0024,
  82         HNS3_OPC_GET_CFG_PARAM          = 0x0025,
  83         HNS3_OPC_PF_RST_DONE            = 0x0026,
  84
  85         HNS3_OPC_STATS_64_BIT           = 0x0030,
  86         HNS3_OPC_STATS_32_BIT           = 0x0031,
  87         HNS3_OPC_STATS_MAC              = 0x0032,
  88         HNS3_OPC_QUERY_MAC_REG_NUM      = 0x0033,
  89         HNS3_OPC_STATS_MAC_ALL          = 0x0034,
  90
  91         HNS3_OPC_QUERY_REG_NUM          = 0x0040,
  92         HNS3_OPC_QUERY_32_BIT_REG       = 0x0041,
  93         HNS3_OPC_QUERY_64_BIT_REG       = 0x0042,
  94
  95         HNS3_OPC_QUERY_DEV_SPECS        = 0x0050,
  96
  97         /* MAC command */
  98         HNS3_OPC_CONFIG_MAC_MODE        = 0x0301,
  99         HNS3_OPC_QUERY_LINK_STATUS      = 0x0307,
 100         HNS3_OPC_CONFIG_MAX_FRM_SIZE    = 0x0308,
 101         HNS3_OPC_CONFIG_SPEED_DUP       = 0x0309,
 102
 103         /* PFC/Pause commands */
 104         HNS3_OPC_CFG_MAC_PAUSE_EN       = 0x0701,
 105         HNS3_OPC_CFG_PFC_PAUSE_EN       = 0x0702,
 106         HNS3_OPC_CFG_MAC_PARA           = 0x0703,
 107         HNS3_OPC_CFG_PFC_PARA           = 0x0704,
 108         HNS3_OPC_QUERY_MAC_TX_PKT_CNT   = 0x0705,
 109         HNS3_OPC_QUERY_MAC_RX_PKT_CNT   = 0x0706,
 110         HNS3_OPC_QUERY_PFC_TX_PKT_CNT   = 0x0707,
 111         HNS3_OPC_QUERY_PFC_RX_PKT_CNT   = 0x0708,
 112         HNS3_OPC_PRI_TO_TC_MAPPING      = 0x0709,
 113         HNS3_OPC_QOS_MAP                = 0x070A,
 114
 115         /* ETS/scheduler commands */
 116         HNS3_OPC_TM_PG_TO_PRI_LINK      = 0x0804,
 117         HNS3_OPC_TM_QS_TO_PRI_LINK      = 0x0805,
 118         HNS3_OPC_TM_NQ_TO_QS_LINK       = 0x0806,
 119         HNS3_OPC_TM_RQ_TO_QS_LINK       = 0x0807,
 120         HNS3_OPC_TM_PORT_WEIGHT         = 0x0808,
 121         HNS3_OPC_TM_PG_WEIGHT           = 0x0809,
 122         HNS3_OPC_TM_QS_WEIGHT           = 0x080A,
 123         HNS3_OPC_TM_PRI_WEIGHT          = 0x080B,
 124         HNS3_OPC_TM_PRI_C_SHAPPING      = 0x080C,
 125         HNS3_OPC_TM_PRI_P_SHAPPING      = 0x080D,
 126         HNS3_OPC_TM_PG_C_SHAPPING       = 0x080E,
 127         HNS3_OPC_TM_PG_P_SHAPPING       = 0x080F,
 128         HNS3_OPC_TM_PORT_SHAPPING       = 0x0810,
 129         HNS3_OPC_TM_PG_SCH_MODE_CFG     = 0x0812,
 130         HNS3_OPC_TM_PRI_SCH_MODE_CFG    = 0x0813,
 131         HNS3_OPC_TM_QS_SCH_MODE_CFG     = 0x0814,
 132         HNS3_OPC_TM_BP_TO_QSET_MAPPING  = 0x0815,
 133         HNS3_OPC_ETS_TC_WEIGHT          = 0x0843,
 134         HNS3_OPC_QSET_DFX_STS           = 0x0844,
 135         HNS3_OPC_PRI_DFX_STS            = 0x0845,
 136         HNS3_OPC_PG_DFX_STS             = 0x0846,
 137         HNS3_OPC_PORT_DFX_STS           = 0x0847,
 138         HNS3_OPC_SCH_NQ_CNT             = 0x0848,
 139         HNS3_OPC_SCH_RQ_CNT             = 0x0849,
 140         HNS3_OPC_TM_INTERNAL_STS        = 0x0850,
 141         HNS3_OPC_TM_INTERNAL_CNT        = 0x0851,
 142         HNS3_OPC_TM_INTERNAL_STS_1      = 0x0852,
 143
 144         /* Mailbox cmd */
 145         HNS3_OPC_MBX_VF_TO_PF           = 0x2001,
 146
 147         /* Packet buffer allocate commands */
 148         HNS3_OPC_TX_BUFF_ALLOC          = 0x0901,
 149         HNS3_OPC_RX_PRIV_BUFF_ALLOC     = 0x0902,
 150         HNS3_OPC_RX_PRIV_WL_ALLOC       = 0x0903,
 151         HNS3_OPC_RX_COM_THRD_ALLOC      = 0x0904,
 152         HNS3_OPC_RX_COM_WL_ALLOC        = 0x0905,
 153
 154         /* TQP management command */
 155         HNS3_OPC_SET_TQP_MAP            = 0x0A01,
 156
 157         /* TQP commands */
 158         HNS3_OPC_QUERY_TX_STATUS        = 0x0B03,
 159         HNS3_OPC_QUERY_RX_STATUS        = 0x0B13,
 160         HNS3_OPC_CFG_COM_TQP_QUEUE      = 0x0B20,
 161         HNS3_OPC_RESET_TQP_QUEUE        = 0x0B22,
 162
 163         /* TSO command */
 164         HNS3_OPC_TSO_GENERIC_CONFIG     = 0x0C01,
 165         HNS3_OPC_GRO_GENERIC_CONFIG     = 0x0C10,
 166
 167         /* RSS commands */
 168         HNS3_OPC_RSS_GENERIC_CONFIG     = 0x0D01,
 169         HNS3_OPC_RSS_INPUT_TUPLE        = 0x0D02,
 170         HNS3_OPC_RSS_INDIR_TABLE        = 0x0D07,
 171         HNS3_OPC_RSS_TC_MODE            = 0x0D08,
 172
 173         /* Promisuous mode command */
 174         HNS3_OPC_CFG_PROMISC_MODE       = 0x0E01,
 175
 176         /* Vlan offload commands */
 177         HNS3_OPC_VLAN_PORT_TX_CFG       = 0x0F01,
 178         HNS3_OPC_VLAN_PORT_RX_CFG       = 0x0F02,
 179
 180         /* MAC commands */
 181         HNS3_OPC_MAC_VLAN_ADD           = 0x1000,
 182         HNS3_OPC_MAC_VLAN_REMOVE        = 0x1001,
 183         HNS3_OPC_MAC_VLAN_TYPE_ID       = 0x1002,
 184         HNS3_OPC_MAC_VLAN_INSERT        = 0x1003,
 185         HNS3_OPC_MAC_VLAN_ALLOCATE      = 0x1004,
 186         HNS3_OPC_MAC_ETHTYPE_ADD        = 0x1010,
 187
 188         /* VLAN commands */
 189         HNS3_OPC_VLAN_FILTER_CTRL       = 0x1100,
 190         HNS3_OPC_VLAN_FILTER_PF_CFG     = 0x1101,
 191         HNS3_OPC_VLAN_FILTER_VF_CFG     = 0x1102,
 192
 193         /* Flow Director command */
 194         HNS3_OPC_FD_MODE_CTRL           = 0x1200,
 195         HNS3_OPC_FD_GET_ALLOCATION      = 0x1201,
 196         HNS3_OPC_FD_KEY_CONFIG          = 0x1202,
 197         HNS3_OPC_FD_TCAM_OP             = 0x1203,
 198         HNS3_OPC_FD_AD_OP               = 0x1204,
 199         HNS3_OPC_FD_COUNTER_OP          = 0x1205,
 200
 201         /* Clear hardware state command */
 202         HNS3_OPC_CLEAR_HW_STATE         = 0x700A,
 203
 204         /* SFP command */
 205         HNS3_OPC_SFP_GET_SPEED          = 0x7104,
 206
 207         /* Interrupts commands */
 208         HNS3_OPC_ADD_RING_TO_VECTOR     = 0x1503,
 209         HNS3_OPC_DEL_RING_TO_VECTOR     = 0x1504,
 210
 211         /* Error INT commands */
 212         HNS3_OPC_MAC_COMMON_INT_EN              = 0x030E,
 213         HNS3_OPC_TM_SCH_ECC_INT_EN              = 0x0829,
 214         HNS3_OPC_SSU_ECC_INT_CMD                = 0x0989,
 215         HNS3_OPC_SSU_COMMON_INT_CMD             = 0x098C,
 216         HNS3_OPC_PPU_MPF_ECC_INT_CMD            = 0x0B40,
 217         HNS3_OPC_PPU_MPF_OTHER_INT_CMD          = 0x0B41,
 218         HNS3_OPC_PPU_PF_OTHER_INT_CMD           = 0x0B42,
 219         HNS3_OPC_COMMON_ECC_INT_CFG             = 0x1505,
 220         HNS3_OPC_QUERY_RAS_INT_STS_BD_NUM       = 0x1510,
 221         HNS3_OPC_QUERY_CLEAR_MPF_RAS_INT        = 0x1511,
 222         HNS3_OPC_QUERY_CLEAR_PF_RAS_INT         = 0x1512,
 223         HNS3_OPC_QUERY_MSIX_INT_STS_BD_NUM      = 0x1513,
 224         HNS3_OPC_QUERY_CLEAR_ALL_MPF_MSIX_INT   = 0x1514,
 225         HNS3_OPC_QUERY_CLEAR_ALL_PF_MSIX_INT    = 0x1515,
 226         HNS3_OPC_IGU_EGU_TNL_INT_EN             = 0x1803,
 227         HNS3_OPC_IGU_COMMON_INT_EN              = 0x1806,
 228         HNS3_OPC_TM_QCN_MEM_INT_CFG             = 0x1A14,
 229         HNS3_OPC_PPP_CMD0_INT_CMD               = 0x2100,
 230         HNS3_OPC_PPP_CMD1_INT_CMD               = 0x2101,
 231         HNS3_OPC_NCSI_INT_EN                    = 0x2401,
 232 };
 233
 234 #define HNS3_CMD_FLAG_IN        BIT(0)
 235 #define HNS3_CMD_FLAG_OUT       BIT(1)
 236 #define HNS3_CMD_FLAG_NEXT      BIT(2)
 237 #define HNS3_CMD_FLAG_WR        BIT(3)
 238 #define HNS3_CMD_FLAG_NO_INTR   BIT(4)
 239 #define HNS3_CMD_FLAG_ERR_INTR  BIT(5)
 240
 241 #define HNS3_MPF_RAS_INT_MIN_BD_NUM     10
 242 #define HNS3_PF_RAS_INT_MIN_BD_NUM      4
 243 #define HNS3_MPF_MSIX_INT_MIN_BD_NUM    10
 244 #define HNS3_PF_MSIX_INT_MIN_BD_NUM     4
 245
 246 #define HNS3_BUF_SIZE_UNIT      256
 247 #define HNS3_BUF_MUL_BY         2
 248 #define HNS3_BUF_DIV_BY         2
 249 #define NEED_RESERVE_TC_NUM     2
 250 #define BUF_MAX_PERCENT         100
 251 #define BUF_RESERVE_PERCENT     90
 252
 253 #define HNS3_MAX_TC_NUM         8
 254 #define HNS3_TC0_PRI_BUF_EN_B   15 /* Bit 15 indicate enable or not */
 255 #define HNS3_BUF_UNIT_S         7  /* Buf size is united by 128 bytes */
 256 #define HNS3_TX_BUFF_RSV_NUM    8
 257 struct hns3_tx_buff_alloc_cmd {
 258         uint16_t tx_pkt_buff[HNS3_MAX_TC_NUM];
 259         uint8_t tx_buff_rsv[HNS3_TX_BUFF_RSV_NUM];
 260 };
 261
 262 struct hns3_rx_priv_buff_cmd {
 263         uint16_t buf_num[HNS3_MAX_TC_NUM];
 264         uint16_t shared_buf;
 265         uint8_t rsv[6];
 266 };
 267
 268 #define HNS3_FW_VERSION_BYTE3_S         24
 269 #define HNS3_FW_VERSION_BYTE3_M         GENMASK(31, 24)
 270 #define HNS3_FW_VERSION_BYTE2_S         16
 271 #define HNS3_FW_VERSION_BYTE2_M         GENMASK(23, 16)
 272 #define HNS3_FW_VERSION_BYTE1_S         8
 273 #define HNS3_FW_VERSION_BYTE1_M         GENMASK(15, 8)
 274 #define HNS3_FW_VERSION_BYTE0_S         0
 275 #define HNS3_FW_VERSION_BYTE0_M         GENMASK(7, 0)
 276
 277 enum HNS3_CAPS_BITS {
 278         HNS3_CAPS_UDP_GSO_B,
 279         HNS3_CAPS_ATR_B,
 280         HNS3_CAPS_FD_QUEUE_REGION_B,
 281         HNS3_CAPS_PTP_B,
 282         HNS3_CAPS_INT_QL_B,
 283         HNS3_CAPS_SIMPLE_BD_B,
 284         HNS3_CAPS_TX_PUSH_B,
 285         HNS3_CAPS_PHY_IMP_B,
 286         HNS3_CAPS_TQP_TXRX_INDEP_B,
 287         HNS3_CAPS_HW_PAD_B,
 288         HNS3_CAPS_STASH_B,
 289 };
 290 #define HNS3_QUERY_CAP_LENGTH           3
 291 struct hns3_query_version_cmd {
 292         uint32_t firmware;
 293         uint32_t hardware;
 294         uint32_t rsv;
 295         uint32_t caps[HNS3_QUERY_CAP_LENGTH]; /* capabilities of device */
 296 };
 297
 298 #define HNS3_RX_PRIV_EN_B       15
 299 #define HNS3_TC_NUM_ONE_DESC    4
 300 struct hns3_priv_wl {
 301         uint16_t high;
 302         uint16_t low;
 303 };
 304
 305 struct hns3_rx_priv_wl_buf {
 306         struct hns3_priv_wl tc_wl[HNS3_TC_NUM_ONE_DESC];
 307 };
 308
 309 struct hns3_rx_com_thrd {
 310         struct hns3_priv_wl com_thrd[HNS3_TC_NUM_ONE_DESC];
 311 };
 312
 313 struct hns3_rx_com_wl {
 314         struct hns3_priv_wl com_wl;
 315 };
 316
 317 struct hns3_waterline {
 318         uint32_t low;
 319         uint32_t high;
 320 };
 321
 322 struct hns3_tc_thrd {
 323         uint32_t low;
 324         uint32_t high;
 325 };
 326
 327 struct hns3_priv_buf {
 328         struct hns3_waterline wl; /* Waterline for low and high */
 329         uint32_t buf_size;        /* TC private buffer size */
 330         uint32_t tx_buf_size;
 331         uint32_t enable;          /* Enable TC private buffer or not */
 332 };
 333
 334 struct hns3_shared_buf {
 335         struct hns3_waterline self;
 336         struct hns3_tc_thrd tc_thrd[HNS3_MAX_TC_NUM];
 337         uint32_t buf_size;
 338 };
 339
 340 struct hns3_pkt_buf_alloc {
 341         struct hns3_priv_buf priv_buf[HNS3_MAX_TC_NUM];
 342         struct hns3_shared_buf s_buf;
 343 };
 344
 345 #define HNS3_RX_COM_WL_EN_B     15
 346 struct hns3_rx_com_wl_buf_cmd {
 347         uint16_t high_wl;
 348         uint16_t low_wl;
 349         uint8_t rsv[20];
 350 };
 351
 352 #define HNS3_RX_PKT_EN_B        15
 353 struct hns3_rx_pkt_buf_cmd {
 354         uint16_t high_pkt;
 355         uint16_t low_pkt;
 356         uint8_t rsv[20];
 357 };
 358
 359 #define HNS3_PF_STATE_DONE_B    0
 360 #define HNS3_PF_STATE_MAIN_B    1
 361 #define HNS3_PF_STATE_BOND_B    2
 362 #define HNS3_PF_STATE_MAC_N_B   6
 363 #define HNS3_PF_MAC_NUM_MASK    0x3
 364 #define HNS3_PF_STATE_MAIN      BIT(HNS3_PF_STATE_MAIN_B)
 365 #define HNS3_PF_STATE_DONE      BIT(HNS3_PF_STATE_DONE_B)
 366 #define HNS3_VF_RST_STATE_NUM   4
 367 struct hns3_func_status_cmd {
 368         uint32_t vf_rst_state[HNS3_VF_RST_STATE_NUM];
 369         uint8_t pf_state;
 370         uint8_t mac_id;
 371         uint8_t rsv1;
 372         uint8_t pf_cnt_in_mac;
 373         uint8_t pf_num;
 374         uint8_t vf_num;
 375         uint8_t rsv[2];
 376 };
 377
 378 #define HNS3_PF_VEC_NUM_S       0
 379 #define HNS3_PF_VEC_NUM_M       GENMASK(15, 0)
 380 #define HNS3_MIN_VECTOR_NUM     2 /* one for msi-x, another for IO */
 381 struct hns3_pf_res_cmd {
 382         uint16_t tqp_num;
 383         uint16_t buf_size;
 384         uint16_t msixcap_localid_ba_nic;
 385         uint16_t nic_pf_intr_vector_number;
 386         uint16_t roce_pf_intr_vector_number;
 387         uint16_t pf_own_fun_number;
 388         uint16_t tx_buf_size;
 389         uint16_t dv_buf_size;
 390         /* number of queues that exceed 1024 */
 391         uint16_t ext_tqp_num;
 392         uint16_t roh_pf_intr_vector_number;
 393         uint32_t rsv[1];
 394 };
 395
 396 #define HNS3_VF_VEC_NUM_S       0
 397 #define HNS3_VF_VEC_NUM_M       GENMASK(7, 0)
 398 struct hns3_vf_res_cmd {
 399         uint16_t tqp_num;
 400         uint16_t reserved;
 401         uint16_t msixcap_localid_ba_nic;
 402         uint16_t msixcap_localid_ba_rocee;
 403         uint16_t vf_intr_vector_number;
 404         uint16_t rsv[7];
 405 };
 406
 407 #define HNS3_UMV_SPC_ALC_B      0
 408 struct hns3_umv_spc_alc_cmd {
 409         uint8_t allocate;
 410         uint8_t rsv1[3];
 411         uint32_t space_size;
 412         uint8_t rsv2[16];
 413 };
 414
 415 #define HNS3_CFG_OFFSET_S               0
 416 #define HNS3_CFG_OFFSET_M               GENMASK(19, 0)
 417 #define HNS3_CFG_RD_LEN_S               24
 418 #define HNS3_CFG_RD_LEN_M               GENMASK(27, 24)
 419 #define HNS3_CFG_RD_LEN_BYTES           16
 420 #define HNS3_CFG_RD_LEN_UNIT            4
 421
 422 #define HNS3_CFG_VMDQ_S                 0
 423 #define HNS3_CFG_VMDQ_M                 GENMASK(7, 0)
 424 #define HNS3_CFG_TC_NUM_S               8
 425 #define HNS3_CFG_TC_NUM_M               GENMASK(15, 8)
 426 #define HNS3_CFG_TQP_DESC_N_S           16
 427 #define HNS3_CFG_TQP_DESC_N_M           GENMASK(31, 16)
 428 #define HNS3_CFG_PHY_ADDR_S             0
 429 #define HNS3_CFG_PHY_ADDR_M             GENMASK(7, 0)
 430 #define HNS3_CFG_MEDIA_TP_S             8
 431 #define HNS3_CFG_MEDIA_TP_M             GENMASK(15, 8)
 432 #define HNS3_CFG_RX_BUF_LEN_S           16
 433 #define HNS3_CFG_RX_BUF_LEN_M           GENMASK(31, 16)
 434 #define HNS3_CFG_MAC_ADDR_H_S           0
 435 #define HNS3_CFG_MAC_ADDR_H_M           GENMASK(15, 0)
 436 #define HNS3_CFG_DEFAULT_SPEED_S        16
 437 #define HNS3_CFG_DEFAULT_SPEED_M        GENMASK(23, 16)
 438 #define HNS3_CFG_RSS_SIZE_S             24
 439 #define HNS3_CFG_RSS_SIZE_M             GENMASK(31, 24)
 440 #define HNS3_CFG_SPEED_ABILITY_S        0
 441 #define HNS3_CFG_SPEED_ABILITY_M        GENMASK(7, 0)
 442 #define HNS3_CFG_UMV_TBL_SPACE_S        16
 443 #define HNS3_CFG_UMV_TBL_SPACE_M        GENMASK(31, 16)
 444 #define HNS3_CFG_EXT_RSS_SIZE_S         0
 445 #define HNS3_CFG_EXT_RSS_SIZE_M         GENMASK(3, 0)
 446
 447 #define HNS3_ACCEPT_TAG1_B              0
 448 #define HNS3_ACCEPT_UNTAG1_B            1
 449 #define HNS3_PORT_INS_TAG1_EN_B         2
 450 #define HNS3_PORT_INS_TAG2_EN_B         3
 451 #define HNS3_CFG_NIC_ROCE_SEL_B         4
 452 #define HNS3_ACCEPT_TAG2_B              5
 453 #define HNS3_ACCEPT_UNTAG2_B            6
 454 #define HNS3_TAG_SHIFT_MODE_EN_B        7
 455
 456 #define HNS3_REM_TAG1_EN_B              0
 457 #define HNS3_REM_TAG2_EN_B              1
 458 #define HNS3_SHOW_TAG1_EN_B             2
 459 #define HNS3_SHOW_TAG2_EN_B             3
 460 #define HNS3_DISCARD_TAG1_EN_B          5
 461 #define HNS3_DISCARD_TAG2_EN_B          6
 462
 463 /* Factor used to calculate offset and bitmap of VF num */
 464 #define HNS3_VF_NUM_PER_CMD             64
 465 #define HNS3_VF_NUM_PER_BYTE            8
 466
 467 struct hns3_cfg_param_cmd {
 468         uint32_t offset;
 469         uint32_t rsv;
 470         uint32_t param[4];
 471 };
 472
 473 #define HNS3_VPORT_VTAG_RX_CFG_CMD_VF_BITMAP_NUM        8
 474 struct hns3_vport_vtag_rx_cfg_cmd {
 475         uint8_t vport_vlan_cfg;
 476         uint8_t vf_offset;
 477         uint8_t rsv1[6];
 478         uint8_t vf_bitmap[HNS3_VPORT_VTAG_RX_CFG_CMD_VF_BITMAP_NUM];
 479         uint8_t rsv2[8];
 480 };
 481
 482 struct hns3_vport_vtag_tx_cfg_cmd {
 483         uint8_t vport_vlan_cfg;
 484         uint8_t vf_offset;
 485         uint8_t rsv1[2];
 486         uint16_t def_vlan_tag1;
 487         uint16_t def_vlan_tag2;
 488         uint8_t vf_bitmap[8];
 489         uint8_t rsv2[8];
 490 };
 491
 492
 493 struct hns3_vlan_filter_ctrl_cmd {
 494         uint8_t vlan_type;
 495         uint8_t vlan_fe;
 496         uint8_t rsv1[2];
 497         uint8_t vf_id;
 498         uint8_t rsv2[19];
 499 };
 500
 501 #define HNS3_VLAN_OFFSET_BITMAP_NUM     20
 502 struct hns3_vlan_filter_pf_cfg_cmd {
 503         uint8_t vlan_offset;
 504         uint8_t vlan_cfg;
 505         uint8_t rsv[2];
 506         uint8_t vlan_offset_bitmap[HNS3_VLAN_OFFSET_BITMAP_NUM];
 507 };
 508
 509 #define HNS3_VLAN_FILTER_VF_CFG_CMD_VF_BITMAP_NUM       16
 510 struct hns3_vlan_filter_vf_cfg_cmd {
 511         uint16_t vlan_id;
 512         uint8_t  resp_code;
 513         uint8_t  rsv;
 514         uint8_t  vlan_cfg;
 515         uint8_t  rsv1[3];
 516         uint8_t  vf_bitmap[HNS3_VLAN_FILTER_VF_CFG_CMD_VF_BITMAP_NUM];
 517 };
 518
 519 struct hns3_tx_vlan_type_cfg_cmd {
 520         uint16_t ot_vlan_type;
 521         uint16_t in_vlan_type;
 522         uint8_t rsv[20];
 523 };
 524
 525 struct hns3_rx_vlan_type_cfg_cmd {
 526         uint16_t ot_fst_vlan_type;
 527         uint16_t ot_sec_vlan_type;
 528         uint16_t in_fst_vlan_type;
 529         uint16_t in_sec_vlan_type;
 530         uint8_t rsv[16];
 531 };
 532
 533 #define HNS3_TSO_MSS_MIN_S      0
 534 #define HNS3_TSO_MSS_MIN_M      GENMASK(13, 0)
 535
 536 #define HNS3_TSO_MSS_MAX_S      16
 537 #define HNS3_TSO_MSS_MAX_M      GENMASK(29, 16)
 538
 539 struct hns3_cfg_tso_status_cmd {
 540         rte_le16_t tso_mss_min;
 541         rte_le16_t tso_mss_max;
 542         uint8_t rsv[20];
 543 };
 544
 545 #define HNS3_GRO_EN_B           0
 546 struct hns3_cfg_gro_status_cmd {
 547         rte_le16_t gro_en;
 548         uint8_t rsv[22];
 549 };
 550
 551 #define HNS3_TSO_MSS_MIN        256
 552 #define HNS3_TSO_MSS_MAX        9668
 553
 554 #define HNS3_RSS_HASH_KEY_OFFSET_B      4
 555
 556 #define HNS3_RSS_CFG_TBL_SIZE   16
 557 #define HNS3_RSS_HASH_KEY_NUM   16
 558 /* Configure the algorithm mode and Hash Key, opcode:0x0D01 */
 559 struct hns3_rss_generic_config_cmd {
 560         /* Hash_algorithm(8.0~8.3), hash_key_offset(8.4~8.7) */
 561         uint8_t hash_config;
 562         uint8_t rsv[7];
 563         uint8_t hash_key[HNS3_RSS_HASH_KEY_NUM];
 564 };
 565
 566 /* Configure the tuple selection for RSS hash input, opcode:0x0D02 */
 567 struct hns3_rss_input_tuple_cmd {
 568         uint64_t tuple_field;
 569         uint8_t rsv[16];
 570 };
 571
 572 #define HNS3_RSS_CFG_TBL_SIZE           16
 573 #define HNS3_RSS_CFG_TBL_SIZE_H         4
 574 #define HNS3_RSS_CFG_TBL_BW_H           2
 575 #define HNS3_RSS_CFG_TBL_BW_L           8
 576
 577 /* Configure the indirection table, opcode:0x0D07 */
 578 struct hns3_rss_indirection_table_cmd {
 579         uint16_t start_table_index;  /* Bit3~0 must be 0x0. */
 580         uint16_t rss_set_bitmap;
 581         uint8_t rss_result_h[HNS3_RSS_CFG_TBL_SIZE_H];
 582         uint8_t rss_result_l[HNS3_RSS_CFG_TBL_SIZE];
 583 };
 584
 585 #define HNS3_RSS_TC_OFFSET_S            0
 586 #define HNS3_RSS_TC_OFFSET_M            GENMASK(10, 0)
 587 #define HNS3_RSS_TC_SIZE_MSB_S          11
 588 #define HNS3_RSS_TC_SIZE_MSB_OFFSET     3
 589 #define HNS3_RSS_TC_SIZE_S              12
 590 #define HNS3_RSS_TC_SIZE_M              GENMASK(14, 12)
 591 #define HNS3_RSS_TC_VALID_B             15
 592
 593 /* Configure the tc_size and tc_offset, opcode:0x0D08 */
 594 struct hns3_rss_tc_mode_cmd {
 595         uint16_t rss_tc_mode[HNS3_MAX_TC_NUM];
 596         uint8_t rsv[8];
 597 };
 598
 599 #define HNS3_LINK_STATUS_UP_B   0
 600 #define HNS3_LINK_STATUS_UP_M   BIT(HNS3_LINK_STATUS_UP_B)
 601 struct hns3_link_status_cmd {
 602         uint8_t status;
 603         uint8_t rsv[23];
 604 };
 605
 606 struct hns3_promisc_param {
 607         uint8_t vf_id;
 608         uint8_t enable;
 609 };
 610
 611 #define HNS3_PROMISC_TX_EN_B    BIT(4)
 612 #define HNS3_PROMISC_RX_EN_B    BIT(5)
 613 #define HNS3_PROMISC_EN_B       1
 614 #define HNS3_PROMISC_EN_ALL     0x7
 615 #define HNS3_PROMISC_EN_UC      0x1
 616 #define HNS3_PROMISC_EN_MC      0x2
 617 #define HNS3_PROMISC_EN_BC      0x4
 618 struct hns3_promisc_cfg_cmd {
 619         uint8_t flag;
 620         uint8_t vf_id;
 621         uint16_t rsv0;
 622         uint8_t rsv1[20];
 623 };
 624
 625 enum hns3_promisc_type {
 626         HNS3_UNICAST    = 1,
 627         HNS3_MULTICAST  = 2,
 628         HNS3_BROADCAST  = 3,
 629 };
 630
 631 #define HNS3_MAC_TX_EN_B                6
 632 #define HNS3_MAC_RX_EN_B                7
 633 #define HNS3_MAC_PAD_TX_B               11
 634 #define HNS3_MAC_PAD_RX_B               12
 635 #define HNS3_MAC_1588_TX_B              13
 636 #define HNS3_MAC_1588_RX_B              14
 637 #define HNS3_MAC_APP_LP_B               15
 638 #define HNS3_MAC_LINE_LP_B              16
 639 #define HNS3_MAC_FCS_TX_B               17
 640 #define HNS3_MAC_RX_OVERSIZE_TRUNCATE_B 18
 641 #define HNS3_MAC_RX_FCS_STRIP_B         19
 642 #define HNS3_MAC_RX_FCS_B               20
 643 #define HNS3_MAC_TX_UNDER_MIN_ERR_B     21
 644 #define HNS3_MAC_TX_OVERSIZE_TRUNCATE_B 22
 645
 646 struct hns3_config_mac_mode_cmd {
 647         uint32_t txrx_pad_fcs_loop_en;
 648         uint8_t  rsv[20];
 649 };
 650
 651 #define HNS3_CFG_SPEED_10M              6
 652 #define HNS3_CFG_SPEED_100M             7
 653 #define HNS3_CFG_SPEED_1G               0
 654 #define HNS3_CFG_SPEED_10G              1
 655 #define HNS3_CFG_SPEED_25G              2
 656 #define HNS3_CFG_SPEED_40G              3
 657 #define HNS3_CFG_SPEED_50G              4
 658 #define HNS3_CFG_SPEED_100G             5
 659 #define HNS3_CFG_SPEED_200G             8
 660
 661 #define HNS3_CFG_SPEED_S                0
 662 #define HNS3_CFG_SPEED_M                GENMASK(5, 0)
 663 #define HNS3_CFG_DUPLEX_B               7
 664 #define HNS3_CFG_DUPLEX_M               BIT(HNS3_CFG_DUPLEX_B)
 665
 666 #define HNS3_CFG_MAC_SPEED_CHANGE_EN_B  0
 667
 668 struct hns3_config_mac_speed_dup_cmd {
 669         uint8_t speed_dup;
 670         uint8_t mac_change_fec_en;
 671         uint8_t rsv[22];
 672 };
 673
 674 #define HNS3_TQP_ENABLE_B               0
 675
 676 #define HNS3_MAC_CFG_AN_EN_B            0
 677 #define HNS3_MAC_CFG_AN_INT_EN_B        1
 678 #define HNS3_MAC_CFG_AN_INT_MSK_B       2
 679 #define HNS3_MAC_CFG_AN_INT_CLR_B       3
 680 #define HNS3_MAC_CFG_AN_RST_B           4
 681
 682 #define HNS3_MAC_CFG_AN_EN      BIT(HNS3_MAC_CFG_AN_EN_B)
 683
 684 struct hns3_config_auto_neg_cmd {
 685         uint32_t  cfg_an_cmd_flag;
 686         uint8_t   rsv[20];
 687 };
 688
 689 struct hns3_sfp_speed_cmd {
 690         uint32_t  sfp_speed;
 691         uint32_t  rsv[5];
 692 };
 693
 694 #define HNS3_MAC_MGR_MASK_VLAN_B                BIT(0)
 695 #define HNS3_MAC_MGR_MASK_MAC_B                 BIT(1)
 696 #define HNS3_MAC_MGR_MASK_ETHERTYPE_B           BIT(2)
 697 #define HNS3_MAC_ETHERTYPE_LLDP                 0x88cc
 698
 699 struct hns3_mac_mgr_tbl_entry_cmd {
 700         uint8_t   flags;
 701         uint8_t   resp_code;
 702         uint16_t  vlan_tag;
 703         uint32_t  mac_addr_hi32;
 704         uint16_t  mac_addr_lo16;
 705         uint16_t  rsv1;
 706         uint16_t  ethter_type;
 707         uint16_t  egress_port;
 708         uint16_t  egress_queue;
 709         uint8_t   sw_port_id_aware;
 710         uint8_t   rsv2;
 711         uint8_t   i_port_bitmap;
 712         uint8_t   i_port_direction;
 713         uint8_t   rsv3[2];
 714 };
 715
 716 struct hns3_cfg_com_tqp_queue_cmd {
 717         uint16_t tqp_id;
 718         uint16_t stream_id;
 719         uint8_t enable;
 720         uint8_t rsv[19];
 721 };
 722
 723 #define HNS3_TQP_MAP_TYPE_PF            0
 724 #define HNS3_TQP_MAP_TYPE_VF            1
 725 #define HNS3_TQP_MAP_TYPE_B             0
 726 #define HNS3_TQP_MAP_EN_B               1
 727
 728 struct hns3_tqp_map_cmd {
 729         uint16_t tqp_id;        /* Absolute tqp id for in this pf */
 730         uint8_t tqp_vf;         /* VF id */
 731         uint8_t tqp_flag;       /* Indicate it's pf or vf tqp */
 732         uint16_t tqp_vid;       /* Virtual id in this pf/vf */
 733         uint8_t rsv[18];
 734 };
 735
 736 enum hns3_ring_type {
 737         HNS3_RING_TYPE_TX,
 738         HNS3_RING_TYPE_RX
 739 };
 740
 741 enum hns3_int_gl_idx {
 742         HNS3_RING_GL_RX,
 743         HNS3_RING_GL_TX,
 744         HNS3_RING_GL_IMMEDIATE = 3
 745 };
 746
 747 #define HNS3_RING_GL_IDX_S      0
 748 #define HNS3_RING_GL_IDX_M      GENMASK(1, 0)
 749
 750 #define HNS3_VECTOR_ELEMENTS_PER_CMD    10
 751
 752 #define HNS3_INT_TYPE_S         0
 753 #define HNS3_INT_TYPE_M         GENMASK(1, 0)
 754 #define HNS3_TQP_ID_S           2
 755 #define HNS3_TQP_ID_M           GENMASK(12, 2)
 756 #define HNS3_INT_GL_IDX_S       13
 757 #define HNS3_INT_GL_IDX_M       GENMASK(14, 13)
 758 struct hns3_ctrl_vector_chain_cmd {
 759         uint8_t int_vector_id;
 760         uint8_t int_cause_num;
 761         uint16_t tqp_type_and_id[HNS3_VECTOR_ELEMENTS_PER_CMD];
 762         uint8_t vfid;
 763         uint8_t rsv;
 764 };
 765
 766 struct hns3_config_max_frm_size_cmd {
 767         uint16_t max_frm_size;
 768         uint8_t min_frm_size;
 769         uint8_t rsv[21];
 770 };
 771
 772 enum hns3_mac_vlan_tbl_opcode {
 773         HNS3_MAC_VLAN_ADD,      /* Add new or modify mac_vlan */
 774         HNS3_MAC_VLAN_UPDATE,   /* Modify other fields of this table */
 775         HNS3_MAC_VLAN_REMOVE,   /* Remove a entry through mac_vlan key */
 776         HNS3_MAC_VLAN_LKUP,     /* Lookup a entry through mac_vlan key */
 777 };
 778
 779 enum hns3_mac_vlan_add_resp_code {
 780         HNS3_ADD_UC_OVERFLOW = 2,  /* ADD failed for UC overflow */
 781         HNS3_ADD_MC_OVERFLOW,      /* ADD failed for MC overflow */
 782 };
 783
 784 #define HNS3_MC_MAC_VLAN_ADD_DESC_NUM   3
 785
 786 #define HNS3_MAC_VLAN_BIT0_EN_B         0
 787 #define HNS3_MAC_VLAN_BIT1_EN_B         1
 788 #define HNS3_MAC_EPORT_SW_EN_B          12
 789 #define HNS3_MAC_EPORT_TYPE_B           11
 790 #define HNS3_MAC_EPORT_VFID_S           3
 791 #define HNS3_MAC_EPORT_VFID_M           GENMASK(10, 3)
 792 #define HNS3_MAC_EPORT_PFID_S           0
 793 #define HNS3_MAC_EPORT_PFID_M           GENMASK(2, 0)
 794 struct hns3_mac_vlan_tbl_entry_cmd {
 795         uint8_t   flags;
 796         uint8_t   resp_code;
 797         uint16_t  vlan_tag;
 798         uint32_t  mac_addr_hi32;
 799         uint16_t  mac_addr_lo16;
 800         uint16_t  rsv1;
 801         uint8_t   entry_type;
 802         uint8_t   mc_mac_en;
 803         uint16_t  egress_port;
 804         uint16_t  egress_queue;
 805         uint8_t   rsv2[6];
 806 };
 807
 808 #define HNS3_TQP_RESET_B        0
 809 struct hns3_reset_tqp_queue_cmd {
 810         uint16_t tqp_id;
 811         uint8_t reset_req;
 812         uint8_t ready_to_reset;
 813         uint8_t rsv[20];
 814 };
 815
 816 #define HNS3_CFG_RESET_MAC_B            3
 817 #define HNS3_CFG_RESET_FUNC_B           7
 818 struct hns3_reset_cmd {
 819         uint8_t mac_func_reset;
 820         uint8_t fun_reset_vfid;
 821         uint8_t rsv[22];
 822 };
 823
 824 #define HNS3_QUERY_DEV_SPECS_BD_NUM             4
 825 struct hns3_dev_specs_0_cmd {
 826         uint32_t rsv0;
 827         uint32_t mac_entry_num;
 828         uint32_t mng_entry_num;
 829         uint16_t rss_ind_tbl_size;
 830         uint16_t rss_key_size;
 831         uint16_t intr_ql_max;
 832         uint8_t max_non_tso_bd_num;
 833         uint8_t rsv1;
 834         uint32_t max_tm_rate;
 835 };
 836
 837 #define HNS3_MAX_TQP_NUM_HIP08_PF       64
 838 #define HNS3_DEFAULT_TX_BUF             0x4000    /* 16k  bytes */
 839 #define HNS3_TOTAL_PKT_BUF              0x108000  /* 1.03125M bytes */
 840 #define HNS3_DEFAULT_DV                 0xA000    /* 40k byte */
 841 #define HNS3_DEFAULT_NON_DCB_DV         0x7800    /* 30K byte */
 842 #define HNS3_NON_DCB_ADDITIONAL_BUF     0x1400    /* 5120 byte */
 843
 844 #define HNS3_TYPE_CRQ                   0
 845 #define HNS3_TYPE_CSQ                   1
 846
 847 #define HNS3_NIC_SW_RST_RDY_B           16
 848 #define HNS3_NIC_SW_RST_RDY                     BIT(HNS3_NIC_SW_RST_RDY_B)
 849 #define HNS3_NIC_CMQ_DESC_NUM           1024
 850 #define HNS3_NIC_CMQ_DESC_NUM_S         3
 851
 852 #define HNS3_CMD_SEND_SYNC(flag) \
 853         ((flag) & HNS3_CMD_FLAG_NO_INTR)
 854
 855 void hns3_cmd_reuse_desc(struct hns3_cmd_desc *desc, bool is_read);
 856 void hns3_cmd_setup_basic_desc(struct hns3_cmd_desc *desc,
 857                                 enum hns3_opcode_type opcode, bool is_read);
 858 int hns3_cmd_send(struct hns3_hw *hw, struct hns3_cmd_desc *desc, int num);
 859 int hns3_cmd_init_queue(struct hns3_hw *hw);
 860 int hns3_cmd_init(struct hns3_hw *hw);
 861 void hns3_cmd_destroy_queue(struct hns3_hw *hw);
 862 void hns3_cmd_uninit(struct hns3_hw *hw);
 863
 864 #endif /* _HNS3_CMD_H_ */