drivers/net/hns3/hns3_cmd.h

   1 /* SPDX-License-Identifier: BSD-3-Clause
   2  * Copyright(c) 2018-2019 Hisilicon Limited.
   3  */
   4
   5 #ifndef _HNS3_CMD_H_
   6 #define _HNS3_CMD_H_
   7
   8 #define HNS3_CMDQ_TX_TIMEOUT            30000
   9 #define HNS3_CMDQ_RX_INVLD_B            0
  10 #define HNS3_CMDQ_RX_OUTVLD_B           1
  11 #define HNS3_CMD_DESC_ALIGNMENT         4096
  12 #define HNS3_QUEUE_ID_MASK              0x1ff
  13 #define HNS3_CMD_FLAG_NEXT              BIT(2)
  14
  15 struct hns3_hw;
  16
  17 #define HNS3_CMD_DESC_DATA_NUM  6
  18 struct hns3_cmd_desc {
  19         uint16_t opcode;
  20         uint16_t flag;
  21         uint16_t retval;
  22         uint16_t rsv;
  23         uint32_t data[HNS3_CMD_DESC_DATA_NUM];
  24 };
  25
  26 struct hns3_cmq_ring {
  27         uint64_t desc_dma_addr;
  28         struct hns3_cmd_desc *desc;
  29         struct hns3_hw *hw;
  30
  31         uint16_t buf_size;
  32         uint16_t desc_num;       /* max number of cmq descriptor */
  33         uint32_t next_to_use;
  34         uint32_t next_to_clean;
  35         uint8_t ring_type;       /* cmq ring type */
  36         rte_spinlock_t lock;     /* Command queue lock */
  37
  38         const void *zone;        /* memory zone */
  39 };
  40
  41 enum hns3_cmd_return_status {
  42         HNS3_CMD_EXEC_SUCCESS   = 0,
  43         HNS3_CMD_NO_AUTH        = 1,
  44         HNS3_CMD_NOT_SUPPORTED  = 2,
  45         HNS3_CMD_QUEUE_FULL     = 3,
  46         HNS3_CMD_NEXT_ERR       = 4,
  47         HNS3_CMD_UNEXE_ERR      = 5,
  48         HNS3_CMD_PARA_ERR       = 6,
  49         HNS3_CMD_RESULT_ERR     = 7,
  50         HNS3_CMD_TIMEOUT        = 8,
  51         HNS3_CMD_HILINK_ERR     = 9,
  52         HNS3_CMD_QUEUE_ILLEGAL  = 10,
  53         HNS3_CMD_INVALID        = 11,
  54 };
  55
  56 enum hns3_cmd_status {
  57         HNS3_STATUS_SUCCESS     = 0,
  58         HNS3_ERR_CSQ_FULL       = -1,
  59         HNS3_ERR_CSQ_TIMEOUT    = -2,
  60         HNS3_ERR_CSQ_ERROR      = -3,
  61 };
  62
  63 struct hns3_misc_vector {
  64         uint8_t *addr;
  65         int vector_irq;
  66 };
  67
  68 struct hns3_cmq {
  69         struct hns3_cmq_ring csq;
  70         struct hns3_cmq_ring crq;
  71         uint16_t tx_timeout;
  72         enum hns3_cmd_status last_status;
  73 };
  74
  75 enum hns3_opcode_type {
  76         /* Generic commands */
  77         HNS3_OPC_QUERY_FW_VER           = 0x0001,
  78         HNS3_OPC_CFG_RST_TRIGGER        = 0x0020,
  79         HNS3_OPC_GBL_RST_STATUS         = 0x0021,
  80         HNS3_OPC_QUERY_FUNC_STATUS      = 0x0022,
  81         HNS3_OPC_QUERY_PF_RSRC          = 0x0023,
  82         HNS3_OPC_QUERY_VF_RSRC          = 0x0024,
  83         HNS3_OPC_GET_CFG_PARAM          = 0x0025,
  84         HNS3_OPC_PF_RST_DONE            = 0x0026,
  85
  86         HNS3_OPC_STATS_64_BIT           = 0x0030,
  87         HNS3_OPC_STATS_32_BIT           = 0x0031,
  88         HNS3_OPC_STATS_MAC              = 0x0032,
  89         HNS3_OPC_QUERY_MAC_REG_NUM      = 0x0033,
  90         HNS3_OPC_STATS_MAC_ALL          = 0x0034,
  91
  92         HNS3_OPC_QUERY_REG_NUM          = 0x0040,
  93         HNS3_OPC_QUERY_32_BIT_REG       = 0x0041,
  94         HNS3_OPC_QUERY_64_BIT_REG       = 0x0042,
  95
  96         HNS3_OPC_QUERY_DEV_SPECS        = 0x0050,
  97
  98         /* MAC command */
  99         HNS3_OPC_CONFIG_MAC_MODE        = 0x0301,
 100         HNS3_OPC_QUERY_LINK_STATUS      = 0x0307,
 101         HNS3_OPC_CONFIG_MAX_FRM_SIZE    = 0x0308,
 102         HNS3_OPC_CONFIG_SPEED_DUP       = 0x0309,
 103
 104         /* PFC/Pause commands */
 105         HNS3_OPC_CFG_MAC_PAUSE_EN       = 0x0701,
 106         HNS3_OPC_CFG_PFC_PAUSE_EN       = 0x0702,
 107         HNS3_OPC_CFG_MAC_PARA           = 0x0703,
 108         HNS3_OPC_CFG_PFC_PARA           = 0x0704,
 109         HNS3_OPC_QUERY_MAC_TX_PKT_CNT   = 0x0705,
 110         HNS3_OPC_QUERY_MAC_RX_PKT_CNT   = 0x0706,
 111         HNS3_OPC_QUERY_PFC_TX_PKT_CNT   = 0x0707,
 112         HNS3_OPC_QUERY_PFC_RX_PKT_CNT   = 0x0708,
 113         HNS3_OPC_PRI_TO_TC_MAPPING      = 0x0709,
 114         HNS3_OPC_QOS_MAP                = 0x070A,
 115
 116         /* ETS/scheduler commands */
 117         HNS3_OPC_TM_PG_TO_PRI_LINK      = 0x0804,
 118         HNS3_OPC_TM_QS_TO_PRI_LINK      = 0x0805,
 119         HNS3_OPC_TM_NQ_TO_QS_LINK       = 0x0806,
 120         HNS3_OPC_TM_RQ_TO_QS_LINK       = 0x0807,
 121         HNS3_OPC_TM_PORT_WEIGHT         = 0x0808,
 122         HNS3_OPC_TM_PG_WEIGHT           = 0x0809,
 123         HNS3_OPC_TM_QS_WEIGHT           = 0x080A,
 124         HNS3_OPC_TM_PRI_WEIGHT          = 0x080B,
 125         HNS3_OPC_TM_PRI_C_SHAPPING      = 0x080C,
 126         HNS3_OPC_TM_PRI_P_SHAPPING      = 0x080D,
 127         HNS3_OPC_TM_PG_C_SHAPPING       = 0x080E,
 128         HNS3_OPC_TM_PG_P_SHAPPING       = 0x080F,
 129         HNS3_OPC_TM_PORT_SHAPPING       = 0x0810,
 130         HNS3_OPC_TM_PG_SCH_MODE_CFG     = 0x0812,
 131         HNS3_OPC_TM_PRI_SCH_MODE_CFG    = 0x0813,
 132         HNS3_OPC_TM_QS_SCH_MODE_CFG     = 0x0814,
 133         HNS3_OPC_TM_BP_TO_QSET_MAPPING  = 0x0815,
 134         HNS3_OPC_ETS_TC_WEIGHT          = 0x0843,
 135         HNS3_OPC_QSET_DFX_STS           = 0x0844,
 136         HNS3_OPC_PRI_DFX_STS            = 0x0845,
 137         HNS3_OPC_PG_DFX_STS             = 0x0846,
 138         HNS3_OPC_PORT_DFX_STS           = 0x0847,
 139         HNS3_OPC_SCH_NQ_CNT             = 0x0848,
 140         HNS3_OPC_SCH_RQ_CNT             = 0x0849,
 141         HNS3_OPC_TM_INTERNAL_STS        = 0x0850,
 142         HNS3_OPC_TM_INTERNAL_CNT        = 0x0851,
 143         HNS3_OPC_TM_INTERNAL_STS_1      = 0x0852,
 144
 145         /* Mailbox cmd */
 146         HNS3_OPC_MBX_VF_TO_PF           = 0x2001,
 147
 148         /* Packet buffer allocate commands */
 149         HNS3_OPC_TX_BUFF_ALLOC          = 0x0901,
 150         HNS3_OPC_RX_PRIV_BUFF_ALLOC     = 0x0902,
 151         HNS3_OPC_RX_PRIV_WL_ALLOC       = 0x0903,
 152         HNS3_OPC_RX_COM_THRD_ALLOC      = 0x0904,
 153         HNS3_OPC_RX_COM_WL_ALLOC        = 0x0905,
 154
 155         /* TQP management command */
 156         HNS3_OPC_SET_TQP_MAP            = 0x0A01,
 157
 158         /* TQP commands */
 159         HNS3_OPC_QUERY_TX_STATUS        = 0x0B03,
 160         HNS3_OPC_QUERY_RX_STATUS        = 0x0B13,
 161         HNS3_OPC_CFG_COM_TQP_QUEUE      = 0x0B20,
 162         HNS3_OPC_RESET_TQP_QUEUE        = 0x0B22,
 163
 164         /* TSO command */
 165         HNS3_OPC_TSO_GENERIC_CONFIG     = 0x0C01,
 166         HNS3_OPC_GRO_GENERIC_CONFIG     = 0x0C10,
 167
 168         /* RSS commands */
 169         HNS3_OPC_RSS_GENERIC_CONFIG     = 0x0D01,
 170         HNS3_OPC_RSS_INPUT_TUPLE        = 0x0D02,
 171         HNS3_OPC_RSS_INDIR_TABLE        = 0x0D07,
 172         HNS3_OPC_RSS_TC_MODE            = 0x0D08,
 173
 174         /* Promisuous mode command */
 175         HNS3_OPC_CFG_PROMISC_MODE       = 0x0E01,
 176
 177         /* Vlan offload commands */
 178         HNS3_OPC_VLAN_PORT_TX_CFG       = 0x0F01,
 179         HNS3_OPC_VLAN_PORT_RX_CFG       = 0x0F02,
 180
 181         /* MAC commands */
 182         HNS3_OPC_MAC_VLAN_ADD           = 0x1000,
 183         HNS3_OPC_MAC_VLAN_REMOVE        = 0x1001,
 184         HNS3_OPC_MAC_VLAN_TYPE_ID       = 0x1002,
 185         HNS3_OPC_MAC_VLAN_INSERT        = 0x1003,
 186         HNS3_OPC_MAC_VLAN_ALLOCATE      = 0x1004,
 187         HNS3_OPC_MAC_ETHTYPE_ADD        = 0x1010,
 188
 189         /* VLAN commands */
 190         HNS3_OPC_VLAN_FILTER_CTRL       = 0x1100,
 191         HNS3_OPC_VLAN_FILTER_PF_CFG     = 0x1101,
 192         HNS3_OPC_VLAN_FILTER_VF_CFG     = 0x1102,
 193
 194         /* Flow Director command */
 195         HNS3_OPC_FD_MODE_CTRL           = 0x1200,
 196         HNS3_OPC_FD_GET_ALLOCATION      = 0x1201,
 197         HNS3_OPC_FD_KEY_CONFIG          = 0x1202,
 198         HNS3_OPC_FD_TCAM_OP             = 0x1203,
 199         HNS3_OPC_FD_AD_OP               = 0x1204,
 200         HNS3_OPC_FD_COUNTER_OP          = 0x1205,
 201
 202         /* Clear hardware state command */
 203         HNS3_OPC_CLEAR_HW_STATE         = 0x700A,
 204
 205         /* SFP command */
 206         HNS3_OPC_SFP_GET_SPEED          = 0x7104,
 207
 208         /* Interrupts commands */
 209         HNS3_OPC_ADD_RING_TO_VECTOR     = 0x1503,
 210         HNS3_OPC_DEL_RING_TO_VECTOR     = 0x1504,
 211
 212         /* Error INT commands */
 213         HNS3_OPC_MAC_COMMON_INT_EN              = 0x030E,
 214         HNS3_OPC_TM_SCH_ECC_INT_EN              = 0x0829,
 215         HNS3_OPC_SSU_ECC_INT_CMD                = 0x0989,
 216         HNS3_OPC_SSU_COMMON_INT_CMD             = 0x098C,
 217         HNS3_OPC_PPU_MPF_ECC_INT_CMD            = 0x0B40,
 218         HNS3_OPC_PPU_MPF_OTHER_INT_CMD          = 0x0B41,
 219         HNS3_OPC_PPU_PF_OTHER_INT_CMD           = 0x0B42,
 220         HNS3_OPC_COMMON_ECC_INT_CFG             = 0x1505,
 221         HNS3_OPC_QUERY_RAS_INT_STS_BD_NUM       = 0x1510,
 222         HNS3_OPC_QUERY_CLEAR_MPF_RAS_INT        = 0x1511,
 223         HNS3_OPC_QUERY_CLEAR_PF_RAS_INT         = 0x1512,
 224         HNS3_OPC_QUERY_MSIX_INT_STS_BD_NUM      = 0x1513,
 225         HNS3_OPC_QUERY_CLEAR_ALL_MPF_MSIX_INT   = 0x1514,
 226         HNS3_OPC_QUERY_CLEAR_ALL_PF_MSIX_INT    = 0x1515,
 227         HNS3_OPC_IGU_EGU_TNL_INT_EN             = 0x1803,
 228         HNS3_OPC_IGU_COMMON_INT_EN              = 0x1806,
 229         HNS3_OPC_TM_QCN_MEM_INT_CFG             = 0x1A14,
 230         HNS3_OPC_PPP_CMD0_INT_CMD               = 0x2100,
 231         HNS3_OPC_PPP_CMD1_INT_CMD               = 0x2101,
 232         HNS3_OPC_NCSI_INT_EN                    = 0x2401,
 233 };
 234
 235 #define HNS3_CMD_FLAG_IN        BIT(0)
 236 #define HNS3_CMD_FLAG_OUT       BIT(1)
 237 #define HNS3_CMD_FLAG_NEXT      BIT(2)
 238 #define HNS3_CMD_FLAG_WR        BIT(3)
 239 #define HNS3_CMD_FLAG_NO_INTR   BIT(4)
 240 #define HNS3_CMD_FLAG_ERR_INTR  BIT(5)
 241
 242 #define HNS3_MPF_RAS_INT_MIN_BD_NUM     10
 243 #define HNS3_PF_RAS_INT_MIN_BD_NUM      4
 244 #define HNS3_MPF_MSIX_INT_MIN_BD_NUM    10
 245 #define HNS3_PF_MSIX_INT_MIN_BD_NUM     4
 246
 247 #define HNS3_BUF_SIZE_UNIT      256
 248 #define HNS3_BUF_MUL_BY         2
 249 #define HNS3_BUF_DIV_BY         2
 250 #define NEED_RESERVE_TC_NUM     2
 251 #define BUF_MAX_PERCENT         100
 252 #define BUF_RESERVE_PERCENT     90
 253
 254 #define HNS3_MAX_TC_NUM         8
 255 #define HNS3_TC0_PRI_BUF_EN_B   15 /* Bit 15 indicate enable or not */
 256 #define HNS3_BUF_UNIT_S         7  /* Buf size is united by 128 bytes */
 257 #define HNS3_TX_BUFF_RSV_NUM    8
 258 struct hns3_tx_buff_alloc_cmd {
 259         uint16_t tx_pkt_buff[HNS3_MAX_TC_NUM];
 260         uint8_t tx_buff_rsv[HNS3_TX_BUFF_RSV_NUM];
 261 };
 262
 263 struct hns3_rx_priv_buff_cmd {
 264         uint16_t buf_num[HNS3_MAX_TC_NUM];
 265         uint16_t shared_buf;
 266         uint8_t rsv[6];
 267 };
 268
 269 #define HNS3_FW_VERSION_BYTE3_S         24
 270 #define HNS3_FW_VERSION_BYTE3_M         GENMASK(31, 24)
 271 #define HNS3_FW_VERSION_BYTE2_S         16
 272 #define HNS3_FW_VERSION_BYTE2_M         GENMASK(23, 16)
 273 #define HNS3_FW_VERSION_BYTE1_S         8
 274 #define HNS3_FW_VERSION_BYTE1_M         GENMASK(15, 8)
 275 #define HNS3_FW_VERSION_BYTE0_S         0
 276 #define HNS3_FW_VERSION_BYTE0_M         GENMASK(7, 0)
 277
 278 enum HNS3_CAPS_BITS {
 279         HNS3_CAPS_UDP_GSO_B,
 280         HNS3_CAPS_ATR_B,
 281         HNS3_CAPS_FD_QUEUE_REGION_B,
 282         HNS3_CAPS_PTP_B,
 283         HNS3_CAPS_INT_QL_B,
 284         HNS3_CAPS_SIMPLE_BD_B,
 285         HNS3_CAPS_TX_PUSH_B,
 286         HNS3_CAPS_PHY_IMP_B,
 287         HNS3_CAPS_TQP_TXRX_INDEP_B,
 288         HNS3_CAPS_HW_PAD_B,
 289         HNS3_CAPS_STASH_B,
 290 };
 291 #define HNS3_QUERY_CAP_LENGTH           3
 292 struct hns3_query_version_cmd {
 293         uint32_t firmware;
 294         uint32_t hardware;
 295         uint32_t rsv;
 296         uint32_t caps[HNS3_QUERY_CAP_LENGTH]; /* capabilities of device */
 297 };
 298
 299 #define HNS3_RX_PRIV_EN_B       15
 300 #define HNS3_TC_NUM_ONE_DESC    4
 301 struct hns3_priv_wl {
 302         uint16_t high;
 303         uint16_t low;
 304 };
 305
 306 struct hns3_rx_priv_wl_buf {
 307         struct hns3_priv_wl tc_wl[HNS3_TC_NUM_ONE_DESC];
 308 };
 309
 310 struct hns3_rx_com_thrd {
 311         struct hns3_priv_wl com_thrd[HNS3_TC_NUM_ONE_DESC];
 312 };
 313
 314 struct hns3_rx_com_wl {
 315         struct hns3_priv_wl com_wl;
 316 };
 317
 318 struct hns3_waterline {
 319         uint32_t low;
 320         uint32_t high;
 321 };
 322
 323 struct hns3_tc_thrd {
 324         uint32_t low;
 325         uint32_t high;
 326 };
 327
 328 struct hns3_priv_buf {
 329         struct hns3_waterline wl; /* Waterline for low and high */
 330         uint32_t buf_size;        /* TC private buffer size */
 331         uint32_t tx_buf_size;
 332         uint32_t enable;          /* Enable TC private buffer or not */
 333 };
 334
 335 struct hns3_shared_buf {
 336         struct hns3_waterline self;
 337         struct hns3_tc_thrd tc_thrd[HNS3_MAX_TC_NUM];
 338         uint32_t buf_size;
 339 };
 340
 341 struct hns3_pkt_buf_alloc {
 342         struct hns3_priv_buf priv_buf[HNS3_MAX_TC_NUM];
 343         struct hns3_shared_buf s_buf;
 344 };
 345
 346 #define HNS3_RX_COM_WL_EN_B     15
 347 struct hns3_rx_com_wl_buf_cmd {
 348         uint16_t high_wl;
 349         uint16_t low_wl;
 350         uint8_t rsv[20];
 351 };
 352
 353 #define HNS3_RX_PKT_EN_B        15
 354 struct hns3_rx_pkt_buf_cmd {
 355         uint16_t high_pkt;
 356         uint16_t low_pkt;
 357         uint8_t rsv[20];
 358 };
 359
 360 #define HNS3_PF_STATE_DONE_B    0
 361 #define HNS3_PF_STATE_MAIN_B    1
 362 #define HNS3_PF_STATE_BOND_B    2
 363 #define HNS3_PF_STATE_MAC_N_B   6
 364 #define HNS3_PF_MAC_NUM_MASK    0x3
 365 #define HNS3_PF_STATE_MAIN      BIT(HNS3_PF_STATE_MAIN_B)
 366 #define HNS3_PF_STATE_DONE      BIT(HNS3_PF_STATE_DONE_B)
 367 #define HNS3_VF_RST_STATE_NUM   4
 368 struct hns3_func_status_cmd {
 369         uint32_t vf_rst_state[HNS3_VF_RST_STATE_NUM];
 370         uint8_t pf_state;
 371         uint8_t mac_id;
 372         uint8_t rsv1;
 373         uint8_t pf_cnt_in_mac;
 374         uint8_t pf_num;
 375         uint8_t vf_num;
 376         uint8_t rsv[2];
 377 };
 378
 379 #define HNS3_PF_VEC_NUM_S       0
 380 #define HNS3_PF_VEC_NUM_M       GENMASK(15, 0)
 381 #define HNS3_MIN_VECTOR_NUM     2 /* one for msi-x, another for IO */
 382 struct hns3_pf_res_cmd {
 383         uint16_t tqp_num;
 384         uint16_t buf_size;
 385         uint16_t msixcap_localid_ba_nic;
 386         uint16_t nic_pf_intr_vector_number;
 387         uint16_t roce_pf_intr_vector_number;
 388         uint16_t pf_own_fun_number;
 389         uint16_t tx_buf_size;
 390         uint16_t dv_buf_size;
 391         uint16_t tqp_num_ext;
 392         uint16_t roh_pf_intr_vector_number;
 393         uint32_t rsv[1];
 394 };
 395
 396 #define HNS3_VF_VEC_NUM_S       0
 397 #define HNS3_VF_VEC_NUM_M       GENMASK(7, 0)
 398 struct hns3_vf_res_cmd {
 399         uint16_t tqp_num;
 400         uint16_t reserved;
 401         uint16_t msixcap_localid_ba_nic;
 402         uint16_t msixcap_localid_ba_rocee;
 403         uint16_t vf_intr_vector_number;
 404         uint16_t rsv[7];
 405 };
 406
 407 #define HNS3_UMV_SPC_ALC_B      0
 408 struct hns3_umv_spc_alc_cmd {
 409         uint8_t allocate;
 410         uint8_t rsv1[3];
 411         uint32_t space_size;
 412         uint8_t rsv2[16];
 413 };
 414
 415 #define HNS3_CFG_OFFSET_S               0
 416 #define HNS3_CFG_OFFSET_M               GENMASK(19, 0)
 417 #define HNS3_CFG_RD_LEN_S               24
 418 #define HNS3_CFG_RD_LEN_M               GENMASK(27, 24)
 419 #define HNS3_CFG_RD_LEN_BYTES           16
 420 #define HNS3_CFG_RD_LEN_UNIT            4
 421
 422 #define HNS3_CFG_VMDQ_S                 0
 423 #define HNS3_CFG_VMDQ_M                 GENMASK(7, 0)
 424 #define HNS3_CFG_TC_NUM_S               8
 425 #define HNS3_CFG_TC_NUM_M               GENMASK(15, 8)
 426 #define HNS3_CFG_TQP_DESC_N_S           16
 427 #define HNS3_CFG_TQP_DESC_N_M           GENMASK(31, 16)
 428 #define HNS3_CFG_PHY_ADDR_S             0
 429 #define HNS3_CFG_PHY_ADDR_M             GENMASK(7, 0)
 430 #define HNS3_CFG_MEDIA_TP_S             8
 431 #define HNS3_CFG_MEDIA_TP_M             GENMASK(15, 8)
 432 #define HNS3_CFG_RX_BUF_LEN_S           16
 433 #define HNS3_CFG_RX_BUF_LEN_M           GENMASK(31, 16)
 434 #define HNS3_CFG_MAC_ADDR_H_S           0
 435 #define HNS3_CFG_MAC_ADDR_H_M           GENMASK(15, 0)
 436 #define HNS3_CFG_DEFAULT_SPEED_S        16
 437 #define HNS3_CFG_DEFAULT_SPEED_M        GENMASK(23, 16)
 438 #define HNS3_CFG_RSS_SIZE_S             24
 439 #define HNS3_CFG_RSS_SIZE_M             GENMASK(31, 24)
 440 #define HNS3_CFG_SPEED_ABILITY_S        0
 441 #define HNS3_CFG_SPEED_ABILITY_M        GENMASK(7, 0)
 442 #define HNS3_CFG_UMV_TBL_SPACE_S        16
 443 #define HNS3_CFG_UMV_TBL_SPACE_M        GENMASK(31, 16)
 444
 445 #define HNS3_ACCEPT_TAG1_B              0
 446 #define HNS3_ACCEPT_UNTAG1_B            1
 447 #define HNS3_PORT_INS_TAG1_EN_B         2
 448 #define HNS3_PORT_INS_TAG2_EN_B         3
 449 #define HNS3_CFG_NIC_ROCE_SEL_B         4
 450 #define HNS3_ACCEPT_TAG2_B              5
 451 #define HNS3_ACCEPT_UNTAG2_B            6
 452 #define HNS3_TAG_SHIFT_MODE_EN_B        7
 453
 454 #define HNS3_REM_TAG1_EN_B              0
 455 #define HNS3_REM_TAG2_EN_B              1
 456 #define HNS3_SHOW_TAG1_EN_B             2
 457 #define HNS3_SHOW_TAG2_EN_B             3
 458 #define HNS3_DISCARD_TAG1_EN_B          5
 459 #define HNS3_DISCARD_TAG2_EN_B          6
 460
 461 /* Factor used to calculate offset and bitmap of VF num */
 462 #define HNS3_VF_NUM_PER_CMD             64
 463 #define HNS3_VF_NUM_PER_BYTE            8
 464
 465 struct hns3_cfg_param_cmd {
 466         uint32_t offset;
 467         uint32_t rsv;
 468         uint32_t param[4];
 469 };
 470
 471 #define HNS3_VPORT_VTAG_RX_CFG_CMD_VF_BITMAP_NUM        8
 472 struct hns3_vport_vtag_rx_cfg_cmd {
 473         uint8_t vport_vlan_cfg;
 474         uint8_t vf_offset;
 475         uint8_t rsv1[6];
 476         uint8_t vf_bitmap[HNS3_VPORT_VTAG_RX_CFG_CMD_VF_BITMAP_NUM];
 477         uint8_t rsv2[8];
 478 };
 479
 480 struct hns3_vport_vtag_tx_cfg_cmd {
 481         uint8_t vport_vlan_cfg;
 482         uint8_t vf_offset;
 483         uint8_t rsv1[2];
 484         uint16_t def_vlan_tag1;
 485         uint16_t def_vlan_tag2;
 486         uint8_t vf_bitmap[8];
 487         uint8_t rsv2[8];
 488 };
 489
 490
 491 struct hns3_vlan_filter_ctrl_cmd {
 492         uint8_t vlan_type;
 493         uint8_t vlan_fe;
 494         uint8_t rsv1[2];
 495         uint8_t vf_id;
 496         uint8_t rsv2[19];
 497 };
 498
 499 #define HNS3_VLAN_OFFSET_BITMAP_NUM     20
 500 struct hns3_vlan_filter_pf_cfg_cmd {
 501         uint8_t vlan_offset;
 502         uint8_t vlan_cfg;
 503         uint8_t rsv[2];
 504         uint8_t vlan_offset_bitmap[HNS3_VLAN_OFFSET_BITMAP_NUM];
 505 };
 506
 507 #define HNS3_VLAN_FILTER_VF_CFG_CMD_VF_BITMAP_NUM       16
 508 struct hns3_vlan_filter_vf_cfg_cmd {
 509         uint16_t vlan_id;
 510         uint8_t  resp_code;
 511         uint8_t  rsv;
 512         uint8_t  vlan_cfg;
 513         uint8_t  rsv1[3];
 514         uint8_t  vf_bitmap[HNS3_VLAN_FILTER_VF_CFG_CMD_VF_BITMAP_NUM];
 515 };
 516
 517 struct hns3_tx_vlan_type_cfg_cmd {
 518         uint16_t ot_vlan_type;
 519         uint16_t in_vlan_type;
 520         uint8_t rsv[20];
 521 };
 522
 523 struct hns3_rx_vlan_type_cfg_cmd {
 524         uint16_t ot_fst_vlan_type;
 525         uint16_t ot_sec_vlan_type;
 526         uint16_t in_fst_vlan_type;
 527         uint16_t in_sec_vlan_type;
 528         uint8_t rsv[16];
 529 };
 530
 531 #define HNS3_TSO_MSS_MIN_S      0
 532 #define HNS3_TSO_MSS_MIN_M      GENMASK(13, 0)
 533
 534 #define HNS3_TSO_MSS_MAX_S      16
 535 #define HNS3_TSO_MSS_MAX_M      GENMASK(29, 16)
 536
 537 struct hns3_cfg_tso_status_cmd {
 538         rte_le16_t tso_mss_min;
 539         rte_le16_t tso_mss_max;
 540         uint8_t rsv[20];
 541 };
 542
 543 #define HNS3_GRO_EN_B           0
 544 struct hns3_cfg_gro_status_cmd {
 545         rte_le16_t gro_en;
 546         uint8_t rsv[22];
 547 };
 548
 549 #define HNS3_TSO_MSS_MIN        256
 550 #define HNS3_TSO_MSS_MAX        9668
 551
 552 #define HNS3_RSS_HASH_KEY_OFFSET_B      4
 553
 554 #define HNS3_RSS_CFG_TBL_SIZE   16
 555 #define HNS3_RSS_HASH_KEY_NUM   16
 556 /* Configure the algorithm mode and Hash Key, opcode:0x0D01 */
 557 struct hns3_rss_generic_config_cmd {
 558         /* Hash_algorithm(8.0~8.3), hash_key_offset(8.4~8.7) */
 559         uint8_t hash_config;
 560         uint8_t rsv[7];
 561         uint8_t hash_key[HNS3_RSS_HASH_KEY_NUM];
 562 };
 563
 564 /* Configure the tuple selection for RSS hash input, opcode:0x0D02 */
 565 struct hns3_rss_input_tuple_cmd {
 566         uint64_t tuple_field;
 567         uint8_t rsv[16];
 568 };
 569
 570 #define HNS3_RSS_CFG_TBL_SIZE   16
 571
 572 /* Configure the indirection table, opcode:0x0D07 */
 573 struct hns3_rss_indirection_table_cmd {
 574         uint16_t start_table_index;  /* Bit3~0 must be 0x0. */
 575         uint16_t rss_set_bitmap;
 576         uint8_t rsv[4];
 577         uint8_t rss_result[HNS3_RSS_CFG_TBL_SIZE];
 578 };
 579
 580 #define HNS3_RSS_TC_OFFSET_S            0
 581 #define HNS3_RSS_TC_OFFSET_M            (0x3ff << HNS3_RSS_TC_OFFSET_S)
 582 #define HNS3_RSS_TC_SIZE_S              12
 583 #define HNS3_RSS_TC_SIZE_M              (0x7 << HNS3_RSS_TC_SIZE_S)
 584 #define HNS3_RSS_TC_VALID_B             15
 585
 586 /* Configure the tc_size and tc_offset, opcode:0x0D08 */
 587 struct hns3_rss_tc_mode_cmd {
 588         uint16_t rss_tc_mode[HNS3_MAX_TC_NUM];
 589         uint8_t rsv[8];
 590 };
 591
 592 #define HNS3_LINK_STATUS_UP_B   0
 593 #define HNS3_LINK_STATUS_UP_M   BIT(HNS3_LINK_STATUS_UP_B)
 594 struct hns3_link_status_cmd {
 595         uint8_t status;
 596         uint8_t rsv[23];
 597 };
 598
 599 struct hns3_promisc_param {
 600         uint8_t vf_id;
 601         uint8_t enable;
 602 };
 603
 604 #define HNS3_PROMISC_TX_EN_B    BIT(4)
 605 #define HNS3_PROMISC_RX_EN_B    BIT(5)
 606 #define HNS3_PROMISC_EN_B       1
 607 #define HNS3_PROMISC_EN_ALL     0x7
 608 #define HNS3_PROMISC_EN_UC      0x1
 609 #define HNS3_PROMISC_EN_MC      0x2
 610 #define HNS3_PROMISC_EN_BC      0x4
 611 struct hns3_promisc_cfg_cmd {
 612         uint8_t flag;
 613         uint8_t vf_id;
 614         uint16_t rsv0;
 615         uint8_t rsv1[20];
 616 };
 617
 618 enum hns3_promisc_type {
 619         HNS3_UNICAST    = 1,
 620         HNS3_MULTICAST  = 2,
 621         HNS3_BROADCAST  = 3,
 622 };
 623
 624 #define HNS3_MAC_TX_EN_B                6
 625 #define HNS3_MAC_RX_EN_B                7
 626 #define HNS3_MAC_PAD_TX_B               11
 627 #define HNS3_MAC_PAD_RX_B               12
 628 #define HNS3_MAC_1588_TX_B              13
 629 #define HNS3_MAC_1588_RX_B              14
 630 #define HNS3_MAC_APP_LP_B               15
 631 #define HNS3_MAC_LINE_LP_B              16
 632 #define HNS3_MAC_FCS_TX_B               17
 633 #define HNS3_MAC_RX_OVERSIZE_TRUNCATE_B 18
 634 #define HNS3_MAC_RX_FCS_STRIP_B         19
 635 #define HNS3_MAC_RX_FCS_B               20
 636 #define HNS3_MAC_TX_UNDER_MIN_ERR_B     21
 637 #define HNS3_MAC_TX_OVERSIZE_TRUNCATE_B 22
 638
 639 struct hns3_config_mac_mode_cmd {
 640         uint32_t txrx_pad_fcs_loop_en;
 641         uint8_t  rsv[20];
 642 };
 643
 644 #define HNS3_CFG_SPEED_10M              6
 645 #define HNS3_CFG_SPEED_100M             7
 646 #define HNS3_CFG_SPEED_1G               0
 647 #define HNS3_CFG_SPEED_10G              1
 648 #define HNS3_CFG_SPEED_25G              2
 649 #define HNS3_CFG_SPEED_40G              3
 650 #define HNS3_CFG_SPEED_50G              4
 651 #define HNS3_CFG_SPEED_100G             5
 652 #define HNS3_CFG_SPEED_200G             8
 653
 654 #define HNS3_CFG_SPEED_S                0
 655 #define HNS3_CFG_SPEED_M                GENMASK(5, 0)
 656 #define HNS3_CFG_DUPLEX_B               7
 657 #define HNS3_CFG_DUPLEX_M               BIT(HNS3_CFG_DUPLEX_B)
 658
 659 #define HNS3_CFG_MAC_SPEED_CHANGE_EN_B  0
 660
 661 struct hns3_config_mac_speed_dup_cmd {
 662         uint8_t speed_dup;
 663         uint8_t mac_change_fec_en;
 664         uint8_t rsv[22];
 665 };
 666
 667 #define HNS3_RING_ID_MASK               GENMASK(9, 0)
 668 #define HNS3_TQP_ENABLE_B               0
 669
 670 #define HNS3_MAC_CFG_AN_EN_B            0
 671 #define HNS3_MAC_CFG_AN_INT_EN_B        1
 672 #define HNS3_MAC_CFG_AN_INT_MSK_B       2
 673 #define HNS3_MAC_CFG_AN_INT_CLR_B       3
 674 #define HNS3_MAC_CFG_AN_RST_B           4
 675
 676 #define HNS3_MAC_CFG_AN_EN      BIT(HNS3_MAC_CFG_AN_EN_B)
 677
 678 struct hns3_config_auto_neg_cmd {
 679         uint32_t  cfg_an_cmd_flag;
 680         uint8_t   rsv[20];
 681 };
 682
 683 struct hns3_sfp_speed_cmd {
 684         uint32_t  sfp_speed;
 685         uint32_t  rsv[5];
 686 };
 687
 688 #define HNS3_MAC_MGR_MASK_VLAN_B                BIT(0)
 689 #define HNS3_MAC_MGR_MASK_MAC_B                 BIT(1)
 690 #define HNS3_MAC_MGR_MASK_ETHERTYPE_B           BIT(2)
 691 #define HNS3_MAC_ETHERTYPE_LLDP                 0x88cc
 692
 693 struct hns3_mac_mgr_tbl_entry_cmd {
 694         uint8_t   flags;
 695         uint8_t   resp_code;
 696         uint16_t  vlan_tag;
 697         uint32_t  mac_addr_hi32;
 698         uint16_t  mac_addr_lo16;
 699         uint16_t  rsv1;
 700         uint16_t  ethter_type;
 701         uint16_t  egress_port;
 702         uint16_t  egress_queue;
 703         uint8_t   sw_port_id_aware;
 704         uint8_t   rsv2;
 705         uint8_t   i_port_bitmap;
 706         uint8_t   i_port_direction;
 707         uint8_t   rsv3[2];
 708 };
 709
 710 struct hns3_cfg_com_tqp_queue_cmd {
 711         uint16_t tqp_id;
 712         uint16_t stream_id;
 713         uint8_t enable;
 714         uint8_t rsv[19];
 715 };
 716
 717 #define HNS3_TQP_MAP_TYPE_PF            0
 718 #define HNS3_TQP_MAP_TYPE_VF            1
 719 #define HNS3_TQP_MAP_TYPE_B             0
 720 #define HNS3_TQP_MAP_EN_B               1
 721
 722 struct hns3_tqp_map_cmd {
 723         uint16_t tqp_id;        /* Absolute tqp id for in this pf */
 724         uint8_t tqp_vf;         /* VF id */
 725         uint8_t tqp_flag;       /* Indicate it's pf or vf tqp */
 726         uint16_t tqp_vid;       /* Virtual id in this pf/vf */
 727         uint8_t rsv[18];
 728 };
 729
 730 enum hns3_ring_type {
 731         HNS3_RING_TYPE_TX,
 732         HNS3_RING_TYPE_RX
 733 };
 734
 735 enum hns3_int_gl_idx {
 736         HNS3_RING_GL_RX,
 737         HNS3_RING_GL_TX,
 738         HNS3_RING_GL_IMMEDIATE = 3
 739 };
 740
 741 #define HNS3_RING_GL_IDX_S      0
 742 #define HNS3_RING_GL_IDX_M      GENMASK(1, 0)
 743
 744 #define HNS3_VECTOR_ELEMENTS_PER_CMD    10
 745
 746 #define HNS3_INT_TYPE_S         0
 747 #define HNS3_INT_TYPE_M         GENMASK(1, 0)
 748 #define HNS3_TQP_ID_S           2
 749 #define HNS3_TQP_ID_M           GENMASK(12, 2)
 750 #define HNS3_INT_GL_IDX_S       13
 751 #define HNS3_INT_GL_IDX_M       GENMASK(14, 13)
 752 struct hns3_ctrl_vector_chain_cmd {
 753         uint8_t int_vector_id;
 754         uint8_t int_cause_num;
 755         uint16_t tqp_type_and_id[HNS3_VECTOR_ELEMENTS_PER_CMD];
 756         uint8_t vfid;
 757         uint8_t rsv;
 758 };
 759
 760 struct hns3_config_max_frm_size_cmd {
 761         uint16_t max_frm_size;
 762         uint8_t min_frm_size;
 763         uint8_t rsv[21];
 764 };
 765
 766 enum hns3_mac_vlan_tbl_opcode {
 767         HNS3_MAC_VLAN_ADD,      /* Add new or modify mac_vlan */
 768         HNS3_MAC_VLAN_UPDATE,   /* Modify other fields of this table */
 769         HNS3_MAC_VLAN_REMOVE,   /* Remove a entry through mac_vlan key */
 770         HNS3_MAC_VLAN_LKUP,     /* Lookup a entry through mac_vlan key */
 771 };
 772
 773 enum hns3_mac_vlan_add_resp_code {
 774         HNS3_ADD_UC_OVERFLOW = 2,  /* ADD failed for UC overflow */
 775         HNS3_ADD_MC_OVERFLOW,      /* ADD failed for MC overflow */
 776 };
 777
 778 #define HNS3_MC_MAC_VLAN_ADD_DESC_NUM   3
 779
 780 #define HNS3_MAC_VLAN_BIT0_EN_B         0
 781 #define HNS3_MAC_VLAN_BIT1_EN_B         1
 782 #define HNS3_MAC_EPORT_SW_EN_B          12
 783 #define HNS3_MAC_EPORT_TYPE_B           11
 784 #define HNS3_MAC_EPORT_VFID_S           3
 785 #define HNS3_MAC_EPORT_VFID_M           GENMASK(10, 3)
 786 #define HNS3_MAC_EPORT_PFID_S           0
 787 #define HNS3_MAC_EPORT_PFID_M           GENMASK(2, 0)
 788 struct hns3_mac_vlan_tbl_entry_cmd {
 789         uint8_t   flags;
 790         uint8_t   resp_code;
 791         uint16_t  vlan_tag;
 792         uint32_t  mac_addr_hi32;
 793         uint16_t  mac_addr_lo16;
 794         uint16_t  rsv1;
 795         uint8_t   entry_type;
 796         uint8_t   mc_mac_en;
 797         uint16_t  egress_port;
 798         uint16_t  egress_queue;
 799         uint8_t   rsv2[6];
 800 };
 801
 802 #define HNS3_TQP_RESET_B        0
 803 struct hns3_reset_tqp_queue_cmd {
 804         uint16_t tqp_id;
 805         uint8_t reset_req;
 806         uint8_t ready_to_reset;
 807         uint8_t rsv[20];
 808 };
 809
 810 #define HNS3_CFG_RESET_MAC_B            3
 811 #define HNS3_CFG_RESET_FUNC_B           7
 812 struct hns3_reset_cmd {
 813         uint8_t mac_func_reset;
 814         uint8_t fun_reset_vfid;
 815         uint8_t rsv[22];
 816 };
 817
 818 #define HNS3_QUERY_DEV_SPECS_BD_NUM             4
 819 struct hns3_dev_specs_0_cmd {
 820         uint32_t rsv0;
 821         uint32_t mac_entry_num;
 822         uint32_t mng_entry_num;
 823         uint16_t rss_ind_tbl_size;
 824         uint16_t rss_key_size;
 825         uint16_t intr_ql_max;
 826         uint8_t max_non_tso_bd_num;
 827         uint8_t rsv1;
 828         uint32_t max_tm_rate;
 829 };
 830
 831 #define HNS3_MAX_TQP_NUM_PER_FUNC       64
 832 #define HNS3_DEFAULT_TX_BUF             0x4000    /* 16k  bytes */
 833 #define HNS3_TOTAL_PKT_BUF              0x108000  /* 1.03125M bytes */
 834 #define HNS3_DEFAULT_DV                 0xA000    /* 40k byte */
 835 #define HNS3_DEFAULT_NON_DCB_DV         0x7800    /* 30K byte */
 836 #define HNS3_NON_DCB_ADDITIONAL_BUF     0x1400    /* 5120 byte */
 837
 838 #define HNS3_TYPE_CRQ                   0
 839 #define HNS3_TYPE_CSQ                   1
 840
 841 #define HNS3_NIC_SW_RST_RDY_B           16
 842 #define HNS3_NIC_SW_RST_RDY                     BIT(HNS3_NIC_SW_RST_RDY_B)
 843 #define HNS3_NIC_CMQ_DESC_NUM           1024
 844 #define HNS3_NIC_CMQ_DESC_NUM_S         3
 845
 846 #define HNS3_CMD_SEND_SYNC(flag) \
 847         ((flag) & HNS3_CMD_FLAG_NO_INTR)
 848
 849 void hns3_cmd_reuse_desc(struct hns3_cmd_desc *desc, bool is_read);
 850 void hns3_cmd_setup_basic_desc(struct hns3_cmd_desc *desc,
 851                                 enum hns3_opcode_type opcode, bool is_read);
 852 int hns3_cmd_send(struct hns3_hw *hw, struct hns3_cmd_desc *desc, int num);
 853 int hns3_cmd_init_queue(struct hns3_hw *hw);
 854 int hns3_cmd_init(struct hns3_hw *hw);
 855 void hns3_cmd_destroy_queue(struct hns3_hw *hw);
 856 void hns3_cmd_uninit(struct hns3_hw *hw);
 857
 858 #endif /* _HNS3_CMD_H_ */