drivers/net/hns3/hns3_ethdev.h

   1 /* SPDX-License-Identifier: BSD-3-Clause
   2  * Copyright(c) 2018-2019 Hisilicon Limited.
   3  */
   4
   5 #ifndef _HNS3_ETHDEV_H_
   6 #define _HNS3_ETHDEV_H_
   7
   8 #include <sys/time.h>
   9 #include <ethdev_driver.h>
  10 #include <rte_byteorder.h>
  11 #include <rte_io.h>
  12 #include <rte_spinlock.h>
  13
  14 #include "hns3_cmd.h"
  15 #include "hns3_mbx.h"
  16 #include "hns3_rss.h"
  17 #include "hns3_fdir.h"
  18 #include "hns3_stats.h"
  19 #include "hns3_tm.h"
  20
  21 /* Vendor ID */
  22 #define PCI_VENDOR_ID_HUAWEI                    0x19e5
  23
  24 /* Device IDs */
  25 #define HNS3_DEV_ID_GE                          0xA220
  26 #define HNS3_DEV_ID_25GE                        0xA221
  27 #define HNS3_DEV_ID_25GE_RDMA                   0xA222
  28 #define HNS3_DEV_ID_50GE_RDMA                   0xA224
  29 #define HNS3_DEV_ID_100G_RDMA_MACSEC            0xA226
  30 #define HNS3_DEV_ID_200G_RDMA                   0xA228
  31 #define HNS3_DEV_ID_100G_VF                     0xA22E
  32 #define HNS3_DEV_ID_100G_RDMA_PFC_VF            0xA22F
  33
  34 /* PCI Config offsets */
  35 #define HNS3_PCI_REVISION_ID                    0x08
  36 #define HNS3_PCI_REVISION_ID_LEN                1
  37
  38 #define PCI_REVISION_ID_HIP08_B                 0x21
  39 #define PCI_REVISION_ID_HIP09_A                 0x30
  40
  41 #define HNS3_PF_FUNC_ID                 0
  42 #define HNS3_1ST_VF_FUNC_ID             1
  43
  44 #define HNS3_SW_SHIFT_AND_DISCARD_MODE          0
  45 #define HNS3_HW_SHIFT_AND_DISCARD_MODE          1
  46
  47 #define HNS3_UNLIMIT_PROMISC_MODE       0
  48 #define HNS3_LIMIT_PROMISC_MODE         1
  49
  50 #define HNS3_UC_MACADDR_NUM             128
  51 #define HNS3_VF_UC_MACADDR_NUM          48
  52 #define HNS3_MC_MACADDR_NUM             128
  53
  54 #define HNS3_MAX_BD_SIZE                65535
  55 #define HNS3_MAX_NON_TSO_BD_PER_PKT     8
  56 #define HNS3_MAX_TSO_BD_PER_PKT         63
  57 #define HNS3_MAX_FRAME_LEN              9728
  58 #define HNS3_VLAN_TAG_SIZE              4
  59 #define HNS3_DEFAULT_RX_BUF_LEN         2048
  60 #define HNS3_MAX_BD_PAYLEN              (1024 * 1024 - 1)
  61 #define HNS3_MAX_TSO_HDR_SIZE           512
  62 #define HNS3_MAX_TSO_HDR_BD_NUM         3
  63 #define HNS3_MAX_LRO_SIZE               64512
  64
  65 #define HNS3_ETH_OVERHEAD \
  66         (RTE_ETHER_HDR_LEN + RTE_ETHER_CRC_LEN + HNS3_VLAN_TAG_SIZE * 2)
  67 #define HNS3_PKTLEN_TO_MTU(pktlen)      ((pktlen) - HNS3_ETH_OVERHEAD)
  68 #define HNS3_MAX_MTU    (HNS3_MAX_FRAME_LEN - HNS3_ETH_OVERHEAD)
  69 #define HNS3_DEFAULT_MTU                1500UL
  70 #define HNS3_DEFAULT_FRAME_LEN          (HNS3_DEFAULT_MTU + HNS3_ETH_OVERHEAD)
  71 #define HNS3_HIP08_MIN_TX_PKT_LEN       33
  72 #define HNS3_HIP09_MIN_TX_PKT_LEN       9
  73
  74 #define HNS3_BITS_PER_BYTE      8
  75
  76 #define HNS3_4_TCS                      4
  77 #define HNS3_8_TCS                      8
  78
  79 #define HNS3_MAX_PF_NUM                 8
  80 #define HNS3_UMV_TBL_SIZE               3072
  81 #define HNS3_DEFAULT_UMV_SPACE_PER_PF \
  82         (HNS3_UMV_TBL_SIZE / HNS3_MAX_PF_NUM)
  83
  84 #define HNS3_PF_CFG_BLOCK_SIZE          32
  85 #define HNS3_PF_CFG_DESC_NUM \
  86         (HNS3_PF_CFG_BLOCK_SIZE / HNS3_CFG_RD_LEN_BYTES)
  87
  88 #define HNS3_DEFAULT_ENABLE_PFC_NUM     0
  89
  90 #define HNS3_INTR_UNREG_FAIL_RETRY_CNT  5
  91 #define HNS3_INTR_UNREG_FAIL_DELAY_MS   500
  92
  93 #define HNS3_QUIT_RESET_CNT             10
  94 #define HNS3_QUIT_RESET_DELAY_MS        100
  95
  96 #define HNS3_POLL_RESPONE_MS            1
  97
  98 #define HNS3_MAX_USER_PRIO              8
  99 #define HNS3_PG_NUM                     4
 100 enum hns3_fc_mode {
 101         HNS3_FC_NONE,
 102         HNS3_FC_RX_PAUSE,
 103         HNS3_FC_TX_PAUSE,
 104         HNS3_FC_FULL,
 105         HNS3_FC_DEFAULT
 106 };
 107
 108 #define HNS3_SCH_MODE_SP        0
 109 #define HNS3_SCH_MODE_DWRR      1
 110 struct hns3_pg_info {
 111         uint8_t pg_id;
 112         uint8_t pg_sch_mode;  /* 0: sp; 1: dwrr */
 113         uint8_t tc_bit_map;
 114         uint32_t bw_limit;
 115         uint8_t tc_dwrr[HNS3_MAX_TC_NUM];
 116 };
 117
 118 struct hns3_tc_info {
 119         uint8_t tc_id;
 120         uint8_t tc_sch_mode;  /* 0: sp; 1: dwrr */
 121         uint8_t pgid;
 122         uint32_t bw_limit;
 123         uint8_t up_to_tc_map; /* user priority maping on the TC */
 124 };
 125
 126 struct hns3_dcb_info {
 127         uint8_t num_tc;
 128         uint8_t num_pg;     /* It must be 1 if vNET-Base schd */
 129         uint8_t pg_dwrr[HNS3_PG_NUM];
 130         uint8_t prio_tc[HNS3_MAX_USER_PRIO];
 131         struct hns3_pg_info pg_info[HNS3_PG_NUM];
 132         struct hns3_tc_info tc_info[HNS3_MAX_TC_NUM];
 133         uint8_t hw_pfc_map; /* Allow for packet drop or not on this TC */
 134         uint8_t pfc_en; /* Pfc enabled or not for user priority */
 135 };
 136
 137 enum hns3_fc_status {
 138         HNS3_FC_STATUS_NONE,
 139         HNS3_FC_STATUS_MAC_PAUSE,
 140         HNS3_FC_STATUS_PFC,
 141 };
 142
 143 struct hns3_tc_queue_info {
 144         uint16_t tqp_offset;    /* TQP offset from base TQP */
 145         uint16_t tqp_count;     /* Total TQPs */
 146         uint8_t tc;             /* TC index */
 147         bool enable;            /* If this TC is enable or not */
 148 };
 149
 150 struct hns3_cfg {
 151         uint8_t vmdq_vport_num;
 152         uint8_t tc_num;
 153         uint16_t tqp_desc_num;
 154         uint16_t rx_buf_len;
 155         uint16_t rss_size_max;
 156         uint8_t phy_addr;
 157         uint8_t media_type;
 158         uint8_t mac_addr[RTE_ETHER_ADDR_LEN];
 159         uint8_t default_speed;
 160         uint32_t numa_node_map;
 161         uint8_t speed_ability;
 162         uint16_t umv_space;
 163 };
 164
 165 /* mac media type */
 166 enum hns3_media_type {
 167         HNS3_MEDIA_TYPE_UNKNOWN,
 168         HNS3_MEDIA_TYPE_FIBER,
 169         HNS3_MEDIA_TYPE_COPPER,
 170         HNS3_MEDIA_TYPE_BACKPLANE,
 171         HNS3_MEDIA_TYPE_NONE,
 172 };
 173
 174 struct hns3_mac {
 175         uint8_t mac_addr[RTE_ETHER_ADDR_LEN];
 176         bool default_addr_setted; /* whether default addr(mac_addr) is set */
 177         uint8_t media_type;
 178         uint8_t phy_addr;
 179         uint8_t link_duplex  : 1; /* ETH_LINK_[HALF/FULL]_DUPLEX */
 180         uint8_t link_autoneg : 1; /* ETH_LINK_[AUTONEG/FIXED] */
 181         uint8_t link_status  : 1; /* ETH_LINK_[DOWN/UP] */
 182         uint32_t link_speed;      /* ETH_SPEED_NUM_ */
 183         uint32_t supported_capa;  /* supported capability for current media */
 184         uint32_t advertising;     /* advertised capability in the local part */
 185         /* advertised capability in the link partner */
 186         uint32_t lp_advertising;
 187         uint8_t support_autoneg;
 188 };
 189
 190 struct hns3_fake_queue_data {
 191         void **rx_queues; /* Array of pointers to fake RX queues. */
 192         void **tx_queues; /* Array of pointers to fake TX queues. */
 193         uint16_t nb_fake_rx_queues; /* Number of fake RX queues. */
 194         uint16_t nb_fake_tx_queues; /* Number of fake TX queues. */
 195 };
 196
 197 #define HNS3_PORT_BASE_VLAN_DISABLE     0
 198 #define HNS3_PORT_BASE_VLAN_ENABLE      1
 199 struct hns3_port_base_vlan_config {
 200         uint16_t state;
 201         uint16_t pvid;
 202 };
 203
 204 /* Primary process maintains driver state in main thread.
 205  *
 206  * +---------------+
 207  * | UNINITIALIZED |<-----------+
 208  * +---------------+            |
 209  *      |.eth_dev_init          |.eth_dev_uninit
 210  *      V                       |
 211  * +---------------+------------+
 212  * |  INITIALIZED  |
 213  * +---------------+<-----------<---------------+
 214  *      |.dev_configure         |               |
 215  *      V                       |failed         |
 216  * +---------------+------------+               |
 217  * |  CONFIGURING  |                            |
 218  * +---------------+----+                       |
 219  *      |success        |                       |
 220  *      |               |               +---------------+
 221  *      |               |               |    CLOSING    |
 222  *      |               |               +---------------+
 223  *      |               |                       ^
 224  *      V               |.dev_configure         |
 225  * +---------------+----+                       |.dev_close
 226  * |  CONFIGURED   |----------------------------+
 227  * +---------------+<-----------+
 228  *      |.dev_start             |
 229  *      V                       |
 230  * +---------------+            |
 231  * |   STARTING    |------------^
 232  * +---------------+ failed     |
 233  *      |success                |
 234  *      |               +---------------+
 235  *      |               |   STOPPING    |
 236  *      |               +---------------+
 237  *      |                       ^
 238  *      V                       |.dev_stop
 239  * +---------------+------------+
 240  * |    STARTED    |
 241  * +---------------+
 242  */
 243 enum hns3_adapter_state {
 244         HNS3_NIC_UNINITIALIZED = 0,
 245         HNS3_NIC_INITIALIZED,
 246         HNS3_NIC_CONFIGURING,
 247         HNS3_NIC_CONFIGURED,
 248         HNS3_NIC_STARTING,
 249         HNS3_NIC_STARTED,
 250         HNS3_NIC_STOPPING,
 251         HNS3_NIC_CLOSING,
 252         HNS3_NIC_CLOSED,
 253         HNS3_NIC_REMOVED,
 254         HNS3_NIC_NSTATES
 255 };
 256
 257 /* Reset various stages, execute in order */
 258 enum hns3_reset_stage {
 259         /* Stop query services, stop transceiver, disable MAC */
 260         RESET_STAGE_DOWN,
 261         /* Clear reset completion flags, disable send command */
 262         RESET_STAGE_PREWAIT,
 263         /* Inform IMP to start resetting */
 264         RESET_STAGE_REQ_HW_RESET,
 265         /* Waiting for hardware reset to complete */
 266         RESET_STAGE_WAIT,
 267         /* Reinitialize hardware */
 268         RESET_STAGE_DEV_INIT,
 269         /* Restore user settings and enable MAC */
 270         RESET_STAGE_RESTORE,
 271         /* Restart query services, start transceiver */
 272         RESET_STAGE_DONE,
 273         /* Not in reset state */
 274         RESET_STAGE_NONE,
 275 };
 276
 277 enum hns3_reset_level {
 278         HNS3_NONE_RESET,
 279         HNS3_VF_FUNC_RESET, /* A VF function reset */
 280         /*
 281          * All VFs under a PF perform function reset.
 282          * Kernel PF driver use mailbox to inform DPDK VF to do reset, the value
 283          * of the reset level and the one defined in kernel driver should be
 284          * same.
 285          */
 286         HNS3_VF_PF_FUNC_RESET = 2,
 287         /*
 288          * All VFs under a PF perform FLR reset.
 289          * Kernel PF driver use mailbox to inform DPDK VF to do reset, the value
 290          * of the reset level and the one defined in kernel driver should be
 291          * same.
 292          *
 293          * According to the protocol of PCIe, FLR to a PF resets the PF state as
 294          * well as the SR-IOV extended capability including VF Enable which
 295          * means that VFs no longer exist.
 296          *
 297          * In PF FLR, the register state of VF is not reliable, VF's driver
 298          * should not access the registers of the VF device.
 299          */
 300         HNS3_VF_FULL_RESET = 3,
 301         HNS3_FLR_RESET,     /* A VF perform FLR reset */
 302         /* All VFs under the rootport perform a global or IMP reset */
 303         HNS3_VF_RESET,
 304         HNS3_FUNC_RESET,    /* A PF function reset */
 305         /* All PFs under the rootport perform a global reset */
 306         HNS3_GLOBAL_RESET,
 307         HNS3_IMP_RESET,     /* All PFs under the rootport perform a IMP reset */
 308         HNS3_MAX_RESET
 309 };
 310
 311 enum hns3_wait_result {
 312         HNS3_WAIT_UNKNOWN,
 313         HNS3_WAIT_REQUEST,
 314         HNS3_WAIT_SUCCESS,
 315         HNS3_WAIT_TIMEOUT
 316 };
 317
 318 #define HNS3_RESET_SYNC_US 100000
 319
 320 struct hns3_reset_stats {
 321         uint64_t request_cnt; /* Total request reset times */
 322         uint64_t global_cnt;  /* Total GLOBAL reset times */
 323         uint64_t imp_cnt;     /* Total IMP reset times */
 324         uint64_t exec_cnt;    /* Total reset executive times */
 325         uint64_t success_cnt; /* Total reset successful times */
 326         uint64_t fail_cnt;    /* Total reset failed times */
 327         uint64_t merge_cnt;   /* Total merged in high reset times */
 328 };
 329
 330 typedef bool (*check_completion_func)(struct hns3_hw *hw);
 331
 332 struct hns3_wait_data {
 333         void *hns;
 334         uint64_t end_ms;
 335         uint64_t interval;
 336         int16_t count;
 337         enum hns3_wait_result result;
 338         check_completion_func check_completion;
 339 };
 340
 341 struct hns3_reset_ops {
 342         void (*reset_service)(void *arg);
 343         int (*stop_service)(struct hns3_adapter *hns);
 344         int (*prepare_reset)(struct hns3_adapter *hns);
 345         int (*wait_hardware_ready)(struct hns3_adapter *hns);
 346         int (*reinit_dev)(struct hns3_adapter *hns);
 347         int (*restore_conf)(struct hns3_adapter *hns);
 348         int (*start_service)(struct hns3_adapter *hns);
 349 };
 350
 351 enum hns3_schedule {
 352         SCHEDULE_NONE,
 353         SCHEDULE_PENDING,
 354         SCHEDULE_REQUESTED,
 355         SCHEDULE_DEFERRED,
 356 };
 357
 358 struct hns3_reset_data {
 359         enum hns3_reset_stage stage;
 360         uint16_t schedule;
 361         /* Reset flag, covering the entire reset process */
 362         uint16_t resetting;
 363         /* Used to disable sending cmds during reset */
 364         uint16_t disable_cmd;
 365         /* The reset level being processed */
 366         enum hns3_reset_level level;
 367         /* Reset level set, each bit represents a reset level */
 368         uint64_t pending;
 369         /* Request reset level set, from interrupt or mailbox */
 370         uint64_t request;
 371         int attempts; /* Reset failure retry */
 372         int retries;  /* Timeout failure retry in reset_post */
 373         /*
 374          * At the time of global or IMP reset, the command cannot be sent to
 375          * stop the tx/rx queues. Tx/Rx queues may be access mbuf during the
 376          * reset process, so the mbuf is required to be released after the reset
 377          * is completed.The mbuf_deferred_free is used to mark whether mbuf
 378          * needs to be released.
 379          */
 380         bool mbuf_deferred_free;
 381         struct timeval start_time;
 382         struct hns3_reset_stats stats;
 383         const struct hns3_reset_ops *ops;
 384         struct hns3_wait_data *wait_data;
 385 };
 386
 387 #define HNS3_INTR_MAPPING_VEC_RSV_ONE           0
 388 #define HNS3_INTR_MAPPING_VEC_ALL               1
 389
 390 #define HNS3_INTR_COALESCE_GL_UINT_2US          0
 391 #define HNS3_INTR_COALESCE_GL_UINT_1US          1
 392
 393 #define HNS3_INTR_QL_NONE                       0
 394
 395 struct hns3_queue_intr {
 396         /*
 397          * interrupt mapping mode.
 398          * value range:
 399          *      HNS3_INTR_MAPPING_VEC_RSV_ONE/HNS3_INTR_MAPPING_VEC_ALL
 400          *
 401          *  - HNS3_INTR_MAPPING_VEC_RSV_ONE
 402          *     For some versions of hardware network engine, because of the
 403          *     hardware constraint, we need implement clearing the mapping
 404          *     relationship configurations by binding all queues to the last
 405          *     interrupt vector and reserving the last interrupt vector. This
 406          *     method results in a decrease of the maximum queues when upper
 407          *     applications call the rte_eth_dev_configure API function to
 408          *     enable Rx interrupt.
 409          *
 410          *  - HNS3_INTR_MAPPING_VEC_ALL
 411          *     PMD driver can map/unmmap all interrupt vectors with queues When
 412          *     Rx interrupt in enabled.
 413          */
 414         uint8_t mapping_mode;
 415         /*
 416          * The unit of GL(gap limiter) configuration for interrupt coalesce of
 417          * queue's interrupt.
 418          * value range:
 419          *      HNS3_INTR_COALESCE_GL_UINT_2US/HNS3_INTR_COALESCE_GL_UINT_1US
 420          */
 421         uint8_t gl_unit;
 422         /* The max QL(quantity limiter) value */
 423         uint16_t int_ql_max;
 424 };
 425
 426 #define HNS3_TSO_SW_CAL_PSEUDO_H_CSUM           0
 427 #define HNS3_TSO_HW_CAL_PSEUDO_H_CSUM           1
 428
 429 #define HNS3_PKTS_DROP_STATS_MODE1              0
 430 #define HNS3_PKTS_DROP_STATS_MODE2              1
 431
 432 struct hns3_hw {
 433         struct rte_eth_dev_data *data;
 434         void *io_base;
 435         uint8_t revision;           /* PCI revision, low byte of class word */
 436         struct hns3_cmq cmq;
 437         struct hns3_mbx_resp_status mbx_resp; /* mailbox response */
 438         struct hns3_mbx_arq_ring arq;         /* mailbox async rx queue */
 439         pthread_t irq_thread_id;
 440         struct hns3_mac mac;
 441         unsigned int secondary_cnt; /* Number of secondary processes init'd. */
 442         struct hns3_tqp_stats tqp_stats;
 443         /* Include Mac stats | Rx stats | Tx stats */
 444         struct hns3_mac_stats mac_stats;
 445         struct hns3_rx_missed_stats imissed_stats;
 446         uint64_t oerror_stats;
 447         uint32_t fw_version;
 448
 449         uint16_t num_msi;
 450         uint16_t total_tqps_num;    /* total task queue pairs of this PF */
 451         uint16_t tqps_num;          /* num task queue pairs of this function */
 452         uint16_t intr_tqps_num;     /* num queue pairs mapping interrupt */
 453         uint16_t rss_size_max;      /* HW defined max RSS task queue */
 454         uint16_t rx_buf_len;        /* hold min hardware rx buf len */
 455         uint16_t num_tx_desc;       /* desc num of per tx queue */
 456         uint16_t num_rx_desc;       /* desc num of per rx queue */
 457         uint32_t mng_entry_num;     /* number of manager table entry */
 458         uint32_t mac_entry_num;     /* number of mac-vlan table entry */
 459
 460         struct rte_ether_addr mc_addrs[HNS3_MC_MACADDR_NUM];
 461         int mc_addrs_num; /* Multicast mac addresses number */
 462
 463         /* The configuration info of RSS */
 464         struct hns3_rss_conf rss_info;
 465         bool rss_dis_flag; /* disable rss flag. true: disable, false: enable */
 466         uint16_t rss_ind_tbl_size;
 467         uint16_t rss_key_size;
 468
 469         uint8_t num_tc;             /* Total number of enabled TCs */
 470         uint8_t hw_tc_map;
 471         enum hns3_fc_mode current_mode;
 472         enum hns3_fc_mode requested_mode;
 473         struct hns3_dcb_info dcb_info;
 474         enum hns3_fc_status current_fc_status; /* current flow control status */
 475         struct hns3_tc_queue_info tc_queue[HNS3_MAX_TC_NUM];
 476         uint16_t used_rx_queues;
 477         uint16_t used_tx_queues;
 478
 479         /* Config max queue numbers between rx and tx queues from user */
 480         uint16_t cfg_max_queues;
 481         struct hns3_fake_queue_data fkq_data;     /* fake queue data */
 482         uint16_t alloc_rss_size;    /* RX queue number per TC */
 483         uint16_t tx_qnum_per_tc;    /* TX queue number per TC */
 484
 485         uint32_t capability;
 486         uint32_t max_tm_rate;
 487         /*
 488          * The minimum length of the packet supported by hardware in the Tx
 489          * direction.
 490          */
 491         uint32_t min_tx_pkt_len;
 492
 493         struct hns3_queue_intr intr;
 494         /*
 495          * tso mode.
 496          * value range:
 497          *      HNS3_TSO_SW_CAL_PSEUDO_H_CSUM/HNS3_TSO_HW_CAL_PSEUDO_H_CSUM
 498          *
 499          *  - HNS3_TSO_SW_CAL_PSEUDO_H_CSUM
 500          *     In this mode, because of the hardware constraint, network driver
 501          *     software need erase the L4 len value of the TCP pseudo header
 502          *     and recalculate the TCP pseudo header checksum of packets that
 503          *     need TSO.
 504          *
 505          *  - HNS3_TSO_HW_CAL_PSEUDO_H_CSUM
 506          *     In this mode, hardware support recalculate the TCP pseudo header
 507          *     checksum of packets that need TSO, so network driver software
 508          *     not need to recalculate it.
 509          */
 510         uint8_t tso_mode;
 511         /*
 512          * vlan mode.
 513          * value range:
 514          *      HNS3_SW_SHIFT_AND_DISCARD_MODE/HNS3_HW_SHFIT_AND_DISCARD_MODE
 515          *
 516          *  - HNS3_SW_SHIFT_AND_DISCARD_MODE
 517          *     For some versions of hardware network engine, because of the
 518          *     hardware limitation, PMD driver needs to detect the PVID status
 519          *     to work with haredware to implement PVID-related functions.
 520          *     For example, driver need discard the stripped PVID tag to ensure
 521          *     the PVID will not report to mbuf and shift the inserted VLAN tag
 522          *     to avoid port based VLAN covering it.
 523          *
 524          *  - HNS3_HW_SHIT_AND_DISCARD_MODE
 525          *     PMD driver does not need to process PVID-related functions in
 526          *     I/O process, Hardware will adjust the sequence between port based
 527          *     VLAN tag and BD VLAN tag automatically and VLAN tag stripped by
 528          *     PVID will be invisible to driver. And in this mode, hns3 is able
 529          *     to send a multi-layer VLAN packets when hw VLAN insert offload
 530          *     is enabled.
 531          */
 532         uint8_t vlan_mode;
 533         /*
 534          * promisc mode.
 535          * value range:
 536          *      HNS3_UNLIMIT_PROMISC_MODE/HNS3_LIMIT_PROMISC_MODE
 537          *
 538          *  - HNS3_UNLIMIT_PROMISC_MODE
 539          *     In this mode, TX unicast promisc will be configured when promisc
 540          *     is set, driver can receive all the ingress and outgoing traffic.
 541          *     In the words, all the ingress packets, all the packets sent from
 542          *     the PF and other VFs on the same physical port.
 543          *
 544          *  - HNS3_LIMIT_PROMISC_MODE
 545          *     In this mode, TX unicast promisc is shutdown when promisc mode
 546          *     is set. So, driver will only receive all the ingress traffic.
 547          *     The packets sent from the PF and other VFs on the same physical
 548          *     port won't be copied to the function which has set promisc mode.
 549          */
 550         uint8_t promisc_mode;
 551
 552         /*
 553          * drop_stats_mode mode.
 554          * value range:
 555          *      HNS3_PKTS_DROP_STATS_MODE1/HNS3_PKTS_DROP_STATS_MODE2
 556          *
 557          *  - HNS3_PKTS_DROP_STATS_MODE1
 558          *     This mode for kunpeng920. In this mode, port level imissed stats
 559          *     is supported. It only includes RPU drop stats.
 560          *
 561          *  - HNS3_PKTS_DROP_STATS_MODE2
 562          *     This mode for kunpeng930. In this mode, imissed stats and oerrors
 563          *     stats is supported. Function level imissed stats is supported. It
 564          *     includes RPU drop stats in VF, and includes both RPU drop stats
 565          *     and SSU drop stats in PF. Oerror stats is also supported in PF.
 566          */
 567         uint8_t drop_stats_mode;
 568
 569         uint8_t max_non_tso_bd_num; /* max BD number of one non-TSO packet */
 570
 571         struct hns3_port_base_vlan_config port_base_vlan_cfg;
 572         /*
 573          * PMD setup and configuration is not thread safe. Since it is not
 574          * performance sensitive, it is better to guarantee thread-safety
 575          * and add device level lock. Adapter control operations which
 576          * change its state should acquire the lock.
 577          */
 578         rte_spinlock_t lock;
 579         enum hns3_adapter_state adapter_state;
 580         struct hns3_reset_data reset;
 581 };
 582
 583 #define HNS3_FLAG_TC_BASE_SCH_MODE              1
 584 #define HNS3_FLAG_VNET_BASE_SCH_MODE            2
 585
 586 /* vlan entry information. */
 587 struct hns3_user_vlan_table {
 588         LIST_ENTRY(hns3_user_vlan_table) next;
 589         bool hd_tbl_status;
 590         uint16_t vlan_id;
 591 };
 592
 593 /* Vlan tag configuration for RX direction */
 594 struct hns3_rx_vtag_cfg {
 595         bool rx_vlan_offload_en;    /* Whether enable rx vlan offload */
 596         bool strip_tag1_en;         /* Whether strip inner vlan tag */
 597         bool strip_tag2_en;         /* Whether strip outer vlan tag */
 598         /*
 599          * If strip_tag_en is enabled, this bit decide whether to map the vlan
 600          * tag to descriptor.
 601          */
 602         bool strip_tag1_discard_en;
 603         bool strip_tag2_discard_en;
 604         /*
 605          * If this bit is enabled, only map inner/outer priority to descriptor
 606          * and the vlan tag is always 0.
 607          */
 608         bool vlan1_vlan_prionly;
 609         bool vlan2_vlan_prionly;
 610 };
 611
 612 /* Vlan tag configuration for TX direction */
 613 struct hns3_tx_vtag_cfg {
 614         bool accept_tag1;           /* Whether accept tag1 packet from host */
 615         bool accept_untag1;         /* Whether accept untag1 packet from host */
 616         bool accept_tag2;
 617         bool accept_untag2;
 618         bool insert_tag1_en;        /* Whether insert outer vlan tag */
 619         bool insert_tag2_en;        /* Whether insert inner vlan tag */
 620         /*
 621          * In shift mode, hw will shift the sequence of port based VLAN and
 622          * BD VLAN.
 623          */
 624         bool tag_shift_mode_en;     /* hw shift vlan tag automatically */
 625         uint16_t default_tag1;      /* The default outer vlan tag to insert */
 626         uint16_t default_tag2;      /* The default inner vlan tag to insert */
 627 };
 628
 629 struct hns3_vtag_cfg {
 630         struct hns3_rx_vtag_cfg rx_vcfg;
 631         struct hns3_tx_vtag_cfg tx_vcfg;
 632 };
 633
 634 /* Request types for IPC. */
 635 enum hns3_mp_req_type {
 636         HNS3_MP_REQ_START_RXTX = 1,
 637         HNS3_MP_REQ_STOP_RXTX,
 638         HNS3_MP_REQ_MAX
 639 };
 640
 641 /* Pameters for IPC. */
 642 struct hns3_mp_param {
 643         enum hns3_mp_req_type type;
 644         int port_id;
 645         int result;
 646 };
 647
 648 /* Request timeout for IPC. */
 649 #define HNS3_MP_REQ_TIMEOUT_SEC 5
 650
 651 /* Key string for IPC. */
 652 #define HNS3_MP_NAME "net_hns3_mp"
 653
 654 #define HNS3_L2TBL_NUM  4
 655 #define HNS3_L3TBL_NUM  16
 656 #define HNS3_L4TBL_NUM  16
 657 #define HNS3_OL2TBL_NUM 4
 658 #define HNS3_OL3TBL_NUM 16
 659 #define HNS3_OL4TBL_NUM 16
 660 #define HNS3_PTYPE_NUM  256
 661
 662 struct hns3_ptype_table {
 663         /*
 664          * The next fields used to calc packet-type by the
 665          * L3_ID/L4_ID/OL3_ID/OL4_ID from the Rx descriptor.
 666          */
 667         uint32_t l2l3table[HNS3_L2TBL_NUM][HNS3_L3TBL_NUM];
 668         uint32_t l4table[HNS3_L4TBL_NUM];
 669         uint32_t inner_l2table[HNS3_L2TBL_NUM];
 670         uint32_t inner_l3table[HNS3_L3TBL_NUM];
 671         uint32_t inner_l4table[HNS3_L4TBL_NUM];
 672         uint32_t ol2table[HNS3_OL2TBL_NUM];
 673         uint32_t ol3table[HNS3_OL3TBL_NUM];
 674         uint32_t ol4table[HNS3_OL4TBL_NUM];
 675
 676         /*
 677          * The next field used to calc packet-type by the PTYPE from the Rx
 678          * descriptor, it functions only when firmware report the capability of
 679          * HNS3_CAPS_RXD_ADV_LAYOUT_B and driver enabled it.
 680          */
 681         uint32_t ptype[HNS3_PTYPE_NUM] __rte_cache_min_aligned;
 682 };
 683
 684 #define HNS3_FIXED_MAX_TQP_NUM_MODE             0
 685 #define HNS3_FLEX_MAX_TQP_NUM_MODE              1
 686
 687 struct hns3_pf {
 688         struct hns3_adapter *adapter;
 689         bool is_main_pf;
 690         uint16_t func_num; /* num functions of this pf, include pf and vfs */
 691
 692         /*
 693          * tqp_config mode
 694          * tqp_config_mode value range:
 695          *      HNS3_FIXED_MAX_TQP_NUM_MODE,
 696          *      HNS3_FLEX_MAX_TQP_NUM_MODE
 697          *
 698          * - HNS3_FIXED_MAX_TQP_NUM_MODE
 699          *   There is a limitation on the number of pf interrupts available for
 700          *   on some versions of network engines. In this case, the maximum
 701          *   queue number of pf can not be greater than the interrupt number,
 702          *   such as pf of network engine with revision_id 0x21. So the maximum
 703          *   number of queues must be fixed.
 704          *
 705          * - HNS3_FLEX_MAX_TQP_NUM_MODE
 706          *   In this mode, the maximum queue number of pf has not any constraint
 707          *   and comes from the macro RTE_LIBRTE_HNS3_MAX_TQP_NUM_PER_PF
 708          *   in the config file. Users can modify the macro according to their
 709          *   own application scenarios, which is more flexible to use.
 710          */
 711         uint8_t tqp_config_mode;
 712
 713         uint32_t pkt_buf_size; /* Total pf buf size for tx/rx */
 714         uint32_t tx_buf_size; /* Tx buffer size for each TC */
 715         uint32_t dv_buf_size; /* Dv buffer size for each TC */
 716
 717         uint16_t mps; /* Max packet size */
 718
 719         uint8_t tx_sch_mode;
 720         uint8_t tc_max; /* max number of tc driver supported */
 721         uint8_t local_max_tc; /* max number of local tc */
 722         uint8_t pfc_max;
 723         uint8_t prio_tc[HNS3_MAX_USER_PRIO]; /* TC indexed by prio */
 724         uint16_t pause_time;
 725         bool support_fc_autoneg;       /* support FC autonegotiate */
 726
 727         uint16_t wanted_umv_size;
 728         uint16_t max_umv_size;
 729         uint16_t used_umv_size;
 730
 731         bool support_sfp_query;
 732         uint32_t fec_mode; /* current FEC mode for ethdev */
 733
 734         struct hns3_vtag_cfg vtag_config;
 735         LIST_HEAD(vlan_tbl, hns3_user_vlan_table) vlan_list;
 736
 737         struct hns3_fdir_info fdir; /* flow director info */
 738         LIST_HEAD(counters, hns3_flow_counter) flow_counters;
 739
 740         struct hns3_tm_conf tm_conf;
 741 };
 742
 743 struct hns3_vf {
 744         struct hns3_adapter *adapter;
 745 };
 746
 747 struct hns3_adapter {
 748         struct hns3_hw hw;
 749
 750         /* Specific for PF or VF */
 751         bool is_vf; /* false - PF, true - VF */
 752         union {
 753                 struct hns3_pf pf;
 754                 struct hns3_vf vf;
 755         };
 756
 757         bool rx_simple_allowed;
 758         bool rx_vec_allowed;
 759         bool tx_simple_allowed;
 760         bool tx_vec_allowed;
 761
 762         uint32_t rx_func_hint;
 763         uint32_t tx_func_hint;
 764
 765         struct hns3_ptype_table ptype_tbl __rte_cache_min_aligned;
 766 };
 767
 768 enum {
 769         HNS3_IO_FUNC_HINT_NONE = 0,
 770         HNS3_IO_FUNC_HINT_VEC,
 771         HNS3_IO_FUNC_HINT_SVE,
 772         HNS3_IO_FUNC_HINT_SIMPLE,
 773         HNS3_IO_FUNC_HINT_COMMON
 774 };
 775
 776 #define HNS3_DEVARG_RX_FUNC_HINT        "rx_func_hint"
 777 #define HNS3_DEVARG_TX_FUNC_HINT        "tx_func_hint"
 778
 779 #define HNS3_DEV_SUPPORT_DCB_B                  0x0
 780 #define HNS3_DEV_SUPPORT_COPPER_B               0x1
 781 #define HNS3_DEV_SUPPORT_UDP_GSO_B              0x2
 782 #define HNS3_DEV_SUPPORT_FD_QUEUE_REGION_B      0x3
 783 #define HNS3_DEV_SUPPORT_PTP_B                  0x4
 784 #define HNS3_DEV_SUPPORT_TX_PUSH_B              0x5
 785 #define HNS3_DEV_SUPPORT_INDEP_TXRX_B           0x6
 786 #define HNS3_DEV_SUPPORT_STASH_B                0x7
 787 #define HNS3_DEV_SUPPORT_RXD_ADV_LAYOUT_B       0x9
 788 #define HNS3_DEV_SUPPORT_OUTER_UDP_CKSUM_B      0xA
 789
 790 #define hns3_dev_dcb_supported(hw) \
 791         hns3_get_bit((hw)->capability, HNS3_DEV_SUPPORT_DCB_B)
 792
 793 /* Support copper media type */
 794 #define hns3_dev_copper_supported(hw) \
 795         hns3_get_bit((hw)->capability, HNS3_DEV_SUPPORT_COPPER_B)
 796
 797 /* Support UDP GSO offload */
 798 #define hns3_dev_udp_gso_supported(hw) \
 799         hns3_get_bit((hw)->capability, HNS3_DEV_SUPPORT_UDP_GSO_B)
 800
 801 /* Support the queue region action rule of flow directory */
 802 #define hns3_dev_fd_queue_region_supported(hw) \
 803         hns3_get_bit((hw)->capability, HNS3_DEV_SUPPORT_FD_QUEUE_REGION_B)
 804
 805 /* Support PTP timestamp offload */
 806 #define hns3_dev_ptp_supported(hw) \
 807         hns3_get_bit((hw)->capability, HNS3_DEV_SUPPORT_PTP_B)
 808
 809 #define hns3_dev_tx_push_supported(hw) \
 810         hns3_get_bit((hw)->capability, HNS3_DEV_SUPPORT_TX_PUSH_B)
 811
 812 /* Support to Independently enable/disable/reset Tx or Rx queues */
 813 #define hns3_dev_indep_txrx_supported(hw) \
 814         hns3_get_bit((hw)->capability, HNS3_DEV_SUPPORT_INDEP_TXRX_B)
 815
 816 #define hns3_dev_stash_supported(hw) \
 817         hns3_get_bit((hw)->capability, HNS3_DEV_SUPPORT_STASH_B)
 818
 819 #define hns3_dev_rxd_adv_layout_supported(hw) \
 820         hns3_get_bit((hw)->capability, HNS3_DEV_SUPPORT_RXD_ADV_LAYOUT_B)
 821
 822 #define hns3_dev_outer_udp_cksum_supported(hw) \
 823         hns3_get_bit((hw)->capability, HNS3_DEV_SUPPORT_OUTER_UDP_CKSUM_B)
 824
 825 #define HNS3_DEV_PRIVATE_TO_HW(adapter) \
 826         (&((struct hns3_adapter *)adapter)->hw)
 827 #define HNS3_DEV_PRIVATE_TO_PF(adapter) \
 828         (&((struct hns3_adapter *)adapter)->pf)
 829 #define HNS3_DEV_HW_TO_ADAPTER(hw) \
 830         container_of(hw, struct hns3_adapter, hw)
 831
 832 static inline struct hns3_pf *HNS3_DEV_HW_TO_PF(struct hns3_hw *hw)
 833 {
 834         struct hns3_adapter *adapter = HNS3_DEV_HW_TO_ADAPTER(hw);
 835         return &adapter->pf;
 836 }
 837
 838 #define hns3_set_field(origin, mask, shift, val) \
 839         do { \
 840                 (origin) &= (~(mask)); \
 841                 (origin) |= ((val) << (shift)) & (mask); \
 842         } while (0)
 843 #define hns3_get_field(origin, mask, shift) \
 844         (((origin) & (mask)) >> (shift))
 845 #define hns3_set_bit(origin, shift, val) \
 846         hns3_set_field((origin), (0x1UL << (shift)), (shift), (val))
 847 #define hns3_get_bit(origin, shift) \
 848         hns3_get_field((origin), (0x1UL << (shift)), (shift))
 849
 850 #define hns3_gen_field_val(mask, shift, val) (((val) << (shift)) & (mask))
 851
 852 /*
 853  * upper_32_bits - return bits 32-63 of a number
 854  * A basic shift-right of a 64- or 32-bit quantity. Use this to suppress
 855  * the "right shift count >= width of type" warning when that quantity is
 856  * 32-bits.
 857  */
 858 #define upper_32_bits(n) ((uint32_t)(((n) >> 16) >> 16))
 859
 860 /* lower_32_bits - return bits 0-31 of a number */
 861 #define lower_32_bits(n) ((uint32_t)(n))
 862
 863 #define BIT(nr) (1UL << (nr))
 864
 865 #define BIT_ULL(x) (1ULL << (x))
 866
 867 #define BITS_PER_LONG   (__SIZEOF_LONG__ * 8)
 868 #define GENMASK(h, l) \
 869         (((~0UL) << (l)) & (~0UL >> (BITS_PER_LONG - 1 - (h))))
 870
 871 #define roundup(x, y) ((((x) + ((y) - 1)) / (y)) * (y))
 872 #define rounddown(x, y) ((x) - ((x) % (y)))
 873
 874 #define DIV_ROUND_UP(n, d) (((n) + (d) - 1) / (d))
 875
 876 /*
 877  * Because hardware always access register in little-endian mode based on hns3
 878  * network engine, so driver should also call rte_cpu_to_le_32 to convert data
 879  * in little-endian mode before writing register and call rte_le_to_cpu_32 to
 880  * convert data after reading from register.
 881  *
 882  * Here the driver encapsulates the data conversion operation in the register
 883  * read/write operation function as below:
 884  *   hns3_write_reg
 885  *   hns3_write_reg_opt
 886  *   hns3_read_reg
 887  * Therefore, when calling these functions, conversion is not required again.
 888  */
 889 static inline void hns3_write_reg(void *base, uint32_t reg, uint32_t value)
 890 {
 891         rte_write32(rte_cpu_to_le_32(value),
 892                     (volatile void *)((char *)base + reg));
 893 }
 894
 895 /*
 896  * The optimized function for writing registers used in the '.rx_pkt_burst' and
 897  * '.tx_pkt_burst' ops implementation function.
 898  */
 899 static inline void hns3_write_reg_opt(volatile void *addr, uint32_t value)
 900 {
 901         rte_io_wmb();
 902         rte_write32_relaxed(rte_cpu_to_le_32(value), addr);
 903 }
 904
 905 static inline uint32_t hns3_read_reg(void *base, uint32_t reg)
 906 {
 907         uint32_t read_val = rte_read32((volatile void *)((char *)base + reg));
 908         return rte_le_to_cpu_32(read_val);
 909 }
 910
 911 #define hns3_write_dev(a, reg, value) \
 912         hns3_write_reg((a)->io_base, (reg), (value))
 913
 914 #define hns3_read_dev(a, reg) \
 915         hns3_read_reg((a)->io_base, (reg))
 916
 917 #define ARRAY_SIZE(x) RTE_DIM(x)
 918
 919 #define NEXT_ITEM_OF_ACTION(act, actions, index)                        \
 920         do {                                                            \
 921                 act = (actions) + (index);                              \
 922                 while (act->type == RTE_FLOW_ACTION_TYPE_VOID) {        \
 923                         (index)++;                                      \
 924                         act = actions + index;                          \
 925                 }                                                       \
 926         } while (0)
 927
 928 #define MSEC_PER_SEC              1000L
 929 #define USEC_PER_MSEC             1000L
 930
 931 static inline uint64_t
 932 get_timeofday_ms(void)
 933 {
 934         struct timeval tv;
 935
 936         (void)gettimeofday(&tv, NULL);
 937
 938         return (uint64_t)tv.tv_sec * MSEC_PER_SEC + tv.tv_usec / USEC_PER_MSEC;
 939 }
 940
 941 static inline uint64_t
 942 hns3_atomic_test_bit(unsigned int nr, volatile uint64_t *addr)
 943 {
 944         uint64_t res;
 945
 946         res = (__atomic_load_n(addr, __ATOMIC_RELAXED) & (1UL << nr)) != 0;
 947         return res;
 948 }
 949
 950 static inline void
 951 hns3_atomic_set_bit(unsigned int nr, volatile uint64_t *addr)
 952 {
 953         __atomic_fetch_or(addr, (1UL << nr), __ATOMIC_RELAXED);
 954 }
 955
 956 static inline void
 957 hns3_atomic_clear_bit(unsigned int nr, volatile uint64_t *addr)
 958 {
 959         __atomic_fetch_and(addr, ~(1UL << nr), __ATOMIC_RELAXED);
 960 }
 961
 962 static inline int64_t
 963 hns3_test_and_clear_bit(unsigned int nr, volatile uint64_t *addr)
 964 {
 965         uint64_t mask = (1UL << nr);
 966
 967         return __atomic_fetch_and(addr, ~mask, __ATOMIC_RELAXED) & mask;
 968 }
 969
 970 int hns3_buffer_alloc(struct hns3_hw *hw);
 971 int hns3_dev_flow_ops_get(struct rte_eth_dev *dev,
 972                           const struct rte_flow_ops **ops);
 973 bool hns3_is_reset_pending(struct hns3_adapter *hns);
 974 bool hns3vf_is_reset_pending(struct hns3_adapter *hns);
 975 void hns3_update_link_status_and_event(struct hns3_hw *hw);
 976 void hns3_ether_format_addr(char *buf, uint16_t size,
 977                         const struct rte_ether_addr *ether_addr);
 978 int hns3_dev_infos_get(struct rte_eth_dev *eth_dev,
 979                        struct rte_eth_dev_info *info);
 980 void hns3vf_update_link_status(struct hns3_hw *hw, uint8_t link_status,
 981                           uint32_t link_speed, uint8_t link_duplex);
 982 void hns3_parse_devargs(struct rte_eth_dev *dev);
 983
 984 static inline bool
 985 is_reset_pending(struct hns3_adapter *hns)
 986 {
 987         bool ret;
 988         if (hns->is_vf)
 989                 ret = hns3vf_is_reset_pending(hns);
 990         else
 991                 ret = hns3_is_reset_pending(hns);
 992         return ret;
 993 }
 994
 995 static inline uint64_t
 996 hns3_txvlan_cap_get(struct hns3_hw *hw)
 997 {
 998         if (hw->port_base_vlan_cfg.state)
 999                 return DEV_TX_OFFLOAD_VLAN_INSERT;
1000         else
1001                 return DEV_TX_OFFLOAD_VLAN_INSERT | DEV_TX_OFFLOAD_QINQ_INSERT;
1002 }
1003
1004 #endif /* _HNS3_ETHDEV_H_ */