drivers/net/hns3/hns3_rxtx.c

   1 /* SPDX-License-Identifier: BSD-3-Clause
   2  * Copyright(c) 2018-2019 Hisilicon Limited.
   3  */
   4
   5 #include <stdarg.h>
   6 #include <stdbool.h>
   7 #include <stdint.h>
   8 #include <stdio.h>
   9 #include <unistd.h>
  10 #include <inttypes.h>
  11 #include <rte_bus_pci.h>
  12 #include <rte_byteorder.h>
  13 #include <rte_common.h>
  14 #include <rte_cycles.h>
  15 #include <rte_dev.h>
  16 #include <rte_eal.h>
  17 #include <rte_ether.h>
  18 #include <rte_vxlan.h>
  19 #include <rte_ethdev_driver.h>
  20 #include <rte_io.h>
  21 #include <rte_ip.h>
  22 #include <rte_gre.h>
  23 #include <rte_net.h>
  24 #include <rte_malloc.h>
  25 #include <rte_pci.h>
  26
  27 #include "hns3_ethdev.h"
  28 #include "hns3_rxtx.h"
  29 #include "hns3_regs.h"
  30 #include "hns3_logs.h"
  31
  32 #define HNS3_CFG_DESC_NUM(num)  ((num) / 8 - 1)
  33 #define DEFAULT_RX_FREE_THRESH  32
  34
  35 static void
  36 hns3_rx_queue_release_mbufs(struct hns3_rx_queue *rxq)
  37 {
  38         uint16_t i;
  39
  40         /* Note: Fake rx queue will not enter here */
  41         if (rxq->sw_ring) {
  42                 for (i = 0; i < rxq->nb_rx_desc; i++) {
  43                         if (rxq->sw_ring[i].mbuf) {
  44                                 rte_pktmbuf_free_seg(rxq->sw_ring[i].mbuf);
  45                                 rxq->sw_ring[i].mbuf = NULL;
  46                         }
  47                 }
  48         }
  49 }
  50
  51 static void
  52 hns3_tx_queue_release_mbufs(struct hns3_tx_queue *txq)
  53 {
  54         uint16_t i;
  55
  56         /* Note: Fake rx queue will not enter here */
  57         if (txq->sw_ring) {
  58                 for (i = 0; i < txq->nb_tx_desc; i++) {
  59                         if (txq->sw_ring[i].mbuf) {
  60                                 rte_pktmbuf_free_seg(txq->sw_ring[i].mbuf);
  61                                 txq->sw_ring[i].mbuf = NULL;
  62                         }
  63                 }
  64         }
  65 }
  66
  67 static void
  68 hns3_rx_queue_release(void *queue)
  69 {
  70         struct hns3_rx_queue *rxq = queue;
  71         if (rxq) {
  72                 hns3_rx_queue_release_mbufs(rxq);
  73                 if (rxq->mz)
  74                         rte_memzone_free(rxq->mz);
  75                 if (rxq->sw_ring)
  76                         rte_free(rxq->sw_ring);
  77                 rte_free(rxq);
  78         }
  79 }
  80
  81 static void
  82 hns3_tx_queue_release(void *queue)
  83 {
  84         struct hns3_tx_queue *txq = queue;
  85         if (txq) {
  86                 hns3_tx_queue_release_mbufs(txq);
  87                 if (txq->mz)
  88                         rte_memzone_free(txq->mz);
  89                 if (txq->sw_ring)
  90                         rte_free(txq->sw_ring);
  91                 rte_free(txq);
  92         }
  93 }
  94
  95 void
  96 hns3_dev_rx_queue_release(void *queue)
  97 {
  98         struct hns3_rx_queue *rxq = queue;
  99         struct hns3_adapter *hns;
 100
 101         if (rxq == NULL)
 102                 return;
 103
 104         hns = rxq->hns;
 105         rte_spinlock_lock(&hns->hw.lock);
 106         hns3_rx_queue_release(queue);
 107         rte_spinlock_unlock(&hns->hw.lock);
 108 }
 109
 110 void
 111 hns3_dev_tx_queue_release(void *queue)
 112 {
 113         struct hns3_tx_queue *txq = queue;
 114         struct hns3_adapter *hns;
 115
 116         if (txq == NULL)
 117                 return;
 118
 119         hns = txq->hns;
 120         rte_spinlock_lock(&hns->hw.lock);
 121         hns3_tx_queue_release(queue);
 122         rte_spinlock_unlock(&hns->hw.lock);
 123 }
 124
 125 static void
 126 hns3_fake_rx_queue_release(struct hns3_rx_queue *queue)
 127 {
 128         struct hns3_rx_queue *rxq = queue;
 129         struct hns3_adapter *hns;
 130         struct hns3_hw *hw;
 131         uint16_t idx;
 132
 133         if (rxq == NULL)
 134                 return;
 135
 136         hns = rxq->hns;
 137         hw = &hns->hw;
 138         idx = rxq->queue_id;
 139         if (hw->fkq_data.rx_queues[idx]) {
 140                 hns3_rx_queue_release(hw->fkq_data.rx_queues[idx]);
 141                 hw->fkq_data.rx_queues[idx] = NULL;
 142         }
 143
 144         /* free fake rx queue arrays */
 145         if (idx == (hw->fkq_data.nb_fake_rx_queues - 1)) {
 146                 hw->fkq_data.nb_fake_rx_queues = 0;
 147                 rte_free(hw->fkq_data.rx_queues);
 148                 hw->fkq_data.rx_queues = NULL;
 149         }
 150 }
 151
 152 static void
 153 hns3_fake_tx_queue_release(struct hns3_tx_queue *queue)
 154 {
 155         struct hns3_tx_queue *txq = queue;
 156         struct hns3_adapter *hns;
 157         struct hns3_hw *hw;
 158         uint16_t idx;
 159
 160         if (txq == NULL)
 161                 return;
 162
 163         hns = txq->hns;
 164         hw = &hns->hw;
 165         idx = txq->queue_id;
 166         if (hw->fkq_data.tx_queues[idx]) {
 167                 hns3_tx_queue_release(hw->fkq_data.tx_queues[idx]);
 168                 hw->fkq_data.tx_queues[idx] = NULL;
 169         }
 170
 171         /* free fake tx queue arrays */
 172         if (idx == (hw->fkq_data.nb_fake_tx_queues - 1)) {
 173                 hw->fkq_data.nb_fake_tx_queues = 0;
 174                 rte_free(hw->fkq_data.tx_queues);
 175                 hw->fkq_data.tx_queues = NULL;
 176         }
 177 }
 178
 179 static void
 180 hns3_free_rx_queues(struct rte_eth_dev *dev)
 181 {
 182         struct hns3_adapter *hns = dev->data->dev_private;
 183         struct hns3_fake_queue_data *fkq_data;
 184         struct hns3_hw *hw = &hns->hw;
 185         uint16_t nb_rx_q;
 186         uint16_t i;
 187
 188         nb_rx_q = hw->data->nb_rx_queues;
 189         for (i = 0; i < nb_rx_q; i++) {
 190                 if (dev->data->rx_queues[i]) {
 191                         hns3_rx_queue_release(dev->data->rx_queues[i]);
 192                         dev->data->rx_queues[i] = NULL;
 193                 }
 194         }
 195
 196         /* Free fake Rx queues */
 197         fkq_data = &hw->fkq_data;
 198         for (i = 0; i < fkq_data->nb_fake_rx_queues; i++) {
 199                 if (fkq_data->rx_queues[i])
 200                         hns3_fake_rx_queue_release(fkq_data->rx_queues[i]);
 201         }
 202 }
 203
 204 static void
 205 hns3_free_tx_queues(struct rte_eth_dev *dev)
 206 {
 207         struct hns3_adapter *hns = dev->data->dev_private;
 208         struct hns3_fake_queue_data *fkq_data;
 209         struct hns3_hw *hw = &hns->hw;
 210         uint16_t nb_tx_q;
 211         uint16_t i;
 212
 213         nb_tx_q = hw->data->nb_tx_queues;
 214         for (i = 0; i < nb_tx_q; i++) {
 215                 if (dev->data->tx_queues[i]) {
 216                         hns3_tx_queue_release(dev->data->tx_queues[i]);
 217                         dev->data->tx_queues[i] = NULL;
 218                 }
 219         }
 220
 221         /* Free fake Tx queues */
 222         fkq_data = &hw->fkq_data;
 223         for (i = 0; i < fkq_data->nb_fake_tx_queues; i++) {
 224                 if (fkq_data->tx_queues[i])
 225                         hns3_fake_tx_queue_release(fkq_data->tx_queues[i]);
 226         }
 227 }
 228
 229 void
 230 hns3_free_all_queues(struct rte_eth_dev *dev)
 231 {
 232         hns3_free_rx_queues(dev);
 233         hns3_free_tx_queues(dev);
 234 }
 235
 236 static int
 237 hns3_alloc_rx_queue_mbufs(struct hns3_hw *hw, struct hns3_rx_queue *rxq)
 238 {
 239         struct rte_mbuf *mbuf;
 240         uint64_t dma_addr;
 241         uint16_t i;
 242
 243         for (i = 0; i < rxq->nb_rx_desc; i++) {
 244                 mbuf = rte_mbuf_raw_alloc(rxq->mb_pool);
 245                 if (unlikely(mbuf == NULL)) {
 246                         hns3_err(hw, "Failed to allocate RXD[%d] for rx queue!",
 247                                  i);
 248                         hns3_rx_queue_release_mbufs(rxq);
 249                         return -ENOMEM;
 250                 }
 251
 252                 rte_mbuf_refcnt_set(mbuf, 1);
 253                 mbuf->next = NULL;
 254                 mbuf->data_off = RTE_PKTMBUF_HEADROOM;
 255                 mbuf->nb_segs = 1;
 256                 mbuf->port = rxq->port_id;
 257
 258                 rxq->sw_ring[i].mbuf = mbuf;
 259                 dma_addr = rte_cpu_to_le_64(rte_mbuf_data_iova_default(mbuf));
 260                 rxq->rx_ring[i].addr = dma_addr;
 261                 rxq->rx_ring[i].rx.bd_base_info = 0;
 262         }
 263
 264         return 0;
 265 }
 266
 267 static int
 268 hns3_buf_size2type(uint32_t buf_size)
 269 {
 270         int bd_size_type;
 271
 272         switch (buf_size) {
 273         case 512:
 274                 bd_size_type = HNS3_BD_SIZE_512_TYPE;
 275                 break;
 276         case 1024:
 277                 bd_size_type = HNS3_BD_SIZE_1024_TYPE;
 278                 break;
 279         case 4096:
 280                 bd_size_type = HNS3_BD_SIZE_4096_TYPE;
 281                 break;
 282         default:
 283                 bd_size_type = HNS3_BD_SIZE_2048_TYPE;
 284         }
 285
 286         return bd_size_type;
 287 }
 288
 289 static void
 290 hns3_init_rx_queue_hw(struct hns3_rx_queue *rxq)
 291 {
 292         uint32_t rx_buf_len = rxq->rx_buf_len;
 293         uint64_t dma_addr = rxq->rx_ring_phys_addr;
 294
 295         hns3_write_dev(rxq, HNS3_RING_RX_BASEADDR_L_REG, (uint32_t)dma_addr);
 296         hns3_write_dev(rxq, HNS3_RING_RX_BASEADDR_H_REG,
 297                        (uint32_t)((dma_addr >> 31) >> 1));
 298
 299         hns3_write_dev(rxq, HNS3_RING_RX_BD_LEN_REG,
 300                        hns3_buf_size2type(rx_buf_len));
 301         hns3_write_dev(rxq, HNS3_RING_RX_BD_NUM_REG,
 302                        HNS3_CFG_DESC_NUM(rxq->nb_rx_desc));
 303 }
 304
 305 static void
 306 hns3_init_tx_queue_hw(struct hns3_tx_queue *txq)
 307 {
 308         uint64_t dma_addr = txq->tx_ring_phys_addr;
 309
 310         hns3_write_dev(txq, HNS3_RING_TX_BASEADDR_L_REG, (uint32_t)dma_addr);
 311         hns3_write_dev(txq, HNS3_RING_TX_BASEADDR_H_REG,
 312                        (uint32_t)((dma_addr >> 31) >> 1));
 313
 314         hns3_write_dev(txq, HNS3_RING_TX_BD_NUM_REG,
 315                        HNS3_CFG_DESC_NUM(txq->nb_tx_desc));
 316 }
 317
 318 void
 319 hns3_update_all_queues_pvid_state(struct hns3_hw *hw)
 320 {
 321         uint16_t nb_rx_q = hw->data->nb_rx_queues;
 322         uint16_t nb_tx_q = hw->data->nb_tx_queues;
 323         struct hns3_rx_queue *rxq;
 324         struct hns3_tx_queue *txq;
 325         int pvid_state;
 326         int i;
 327
 328         pvid_state = hw->port_base_vlan_cfg.state;
 329         for (i = 0; i < hw->cfg_max_queues; i++) {
 330                 if (i < nb_rx_q) {
 331                         rxq = hw->data->rx_queues[i];
 332                         if (rxq != NULL)
 333                                 rxq->pvid_state = pvid_state;
 334                 }
 335                 if (i < nb_tx_q) {
 336                         txq = hw->data->tx_queues[i];
 337                         if (txq != NULL)
 338                                 txq->pvid_state = pvid_state;
 339                 }
 340         }
 341 }
 342
 343 void
 344 hns3_enable_all_queues(struct hns3_hw *hw, bool en)
 345 {
 346         uint16_t nb_rx_q = hw->data->nb_rx_queues;
 347         uint16_t nb_tx_q = hw->data->nb_tx_queues;
 348         struct hns3_rx_queue *rxq;
 349         struct hns3_tx_queue *txq;
 350         uint32_t rcb_reg;
 351         int i;
 352
 353         for (i = 0; i < hw->cfg_max_queues; i++) {
 354                 if (i < nb_rx_q)
 355                         rxq = hw->data->rx_queues[i];
 356                 else
 357                         rxq = hw->fkq_data.rx_queues[i - nb_rx_q];
 358                 if (i < nb_tx_q)
 359                         txq = hw->data->tx_queues[i];
 360                 else
 361                         txq = hw->fkq_data.tx_queues[i - nb_tx_q];
 362                 if (rxq == NULL || txq == NULL ||
 363                     (en && (rxq->rx_deferred_start || txq->tx_deferred_start)))
 364                         continue;
 365
 366                 rcb_reg = hns3_read_dev(rxq, HNS3_RING_EN_REG);
 367                 if (en)
 368                         rcb_reg |= BIT(HNS3_RING_EN_B);
 369                 else
 370                         rcb_reg &= ~BIT(HNS3_RING_EN_B);
 371                 hns3_write_dev(rxq, HNS3_RING_EN_REG, rcb_reg);
 372         }
 373 }
 374
 375 static int
 376 hns3_tqp_enable(struct hns3_hw *hw, uint16_t queue_id, bool enable)
 377 {
 378         struct hns3_cfg_com_tqp_queue_cmd *req;
 379         struct hns3_cmd_desc desc;
 380         int ret;
 381
 382         req = (struct hns3_cfg_com_tqp_queue_cmd *)desc.data;
 383
 384         hns3_cmd_setup_basic_desc(&desc, HNS3_OPC_CFG_COM_TQP_QUEUE, false);
 385         req->tqp_id = rte_cpu_to_le_16(queue_id & HNS3_RING_ID_MASK);
 386         req->stream_id = 0;
 387         hns3_set_bit(req->enable, HNS3_TQP_ENABLE_B, enable ? 1 : 0);
 388
 389         ret = hns3_cmd_send(hw, &desc, 1);
 390         if (ret)
 391                 hns3_err(hw, "TQP enable fail, ret = %d", ret);
 392
 393         return ret;
 394 }
 395
 396 static int
 397 hns3_send_reset_tqp_cmd(struct hns3_hw *hw, uint16_t queue_id, bool enable)
 398 {
 399         struct hns3_reset_tqp_queue_cmd *req;
 400         struct hns3_cmd_desc desc;
 401         int ret;
 402
 403         hns3_cmd_setup_basic_desc(&desc, HNS3_OPC_RESET_TQP_QUEUE, false);
 404
 405         req = (struct hns3_reset_tqp_queue_cmd *)desc.data;
 406         req->tqp_id = rte_cpu_to_le_16(queue_id & HNS3_RING_ID_MASK);
 407         hns3_set_bit(req->reset_req, HNS3_TQP_RESET_B, enable ? 1 : 0);
 408
 409         ret = hns3_cmd_send(hw, &desc, 1);
 410         if (ret)
 411                 hns3_err(hw, "Send tqp reset cmd error, ret = %d", ret);
 412
 413         return ret;
 414 }
 415
 416 static int
 417 hns3_get_reset_status(struct hns3_hw *hw, uint16_t queue_id)
 418 {
 419         struct hns3_reset_tqp_queue_cmd *req;
 420         struct hns3_cmd_desc desc;
 421         int ret;
 422
 423         hns3_cmd_setup_basic_desc(&desc, HNS3_OPC_RESET_TQP_QUEUE, true);
 424
 425         req = (struct hns3_reset_tqp_queue_cmd *)desc.data;
 426         req->tqp_id = rte_cpu_to_le_16(queue_id & HNS3_RING_ID_MASK);
 427
 428         ret = hns3_cmd_send(hw, &desc, 1);
 429         if (ret) {
 430                 hns3_err(hw, "Get reset status error, ret =%d", ret);
 431                 return ret;
 432         }
 433
 434         return hns3_get_bit(req->ready_to_reset, HNS3_TQP_RESET_B);
 435 }
 436
 437 static int
 438 hns3_reset_tqp(struct hns3_hw *hw, uint16_t queue_id)
 439 {
 440 #define HNS3_TQP_RESET_TRY_MS   200
 441         uint64_t end;
 442         int reset_status;
 443         int ret;
 444
 445         ret = hns3_tqp_enable(hw, queue_id, false);
 446         if (ret)
 447                 return ret;
 448
 449         /*
 450          * In current version VF is not supported when PF is driven by DPDK
 451          * driver, all task queue pairs are mapped to PF function, so PF's queue
 452          * id is equals to the global queue id in PF range.
 453          */
 454         ret = hns3_send_reset_tqp_cmd(hw, queue_id, true);
 455         if (ret) {
 456                 hns3_err(hw, "Send reset tqp cmd fail, ret = %d", ret);
 457                 return ret;
 458         }
 459         ret = -ETIMEDOUT;
 460         end = get_timeofday_ms() + HNS3_TQP_RESET_TRY_MS;
 461         do {
 462                 /* Wait for tqp hw reset */
 463                 rte_delay_ms(HNS3_POLL_RESPONE_MS);
 464                 reset_status = hns3_get_reset_status(hw, queue_id);
 465                 if (reset_status) {
 466                         ret = 0;
 467                         break;
 468                 }
 469         } while (get_timeofday_ms() < end);
 470
 471         if (ret) {
 472                 hns3_err(hw, "Reset TQP fail, ret = %d", ret);
 473                 return ret;
 474         }
 475
 476         ret = hns3_send_reset_tqp_cmd(hw, queue_id, false);
 477         if (ret)
 478                 hns3_err(hw, "Deassert the soft reset fail, ret = %d", ret);
 479
 480         return ret;
 481 }
 482
 483 static int
 484 hns3vf_reset_tqp(struct hns3_hw *hw, uint16_t queue_id)
 485 {
 486         uint8_t msg_data[2];
 487         int ret;
 488
 489         /* Disable VF's queue before send queue reset msg to PF */
 490         ret = hns3_tqp_enable(hw, queue_id, false);
 491         if (ret)
 492                 return ret;
 493
 494         memcpy(msg_data, &queue_id, sizeof(uint16_t));
 495
 496         return hns3_send_mbx_msg(hw, HNS3_MBX_QUEUE_RESET, 0, msg_data,
 497                                  sizeof(msg_data), true, NULL, 0);
 498 }
 499
 500 static int
 501 hns3_reset_queue(struct hns3_adapter *hns, uint16_t queue_id)
 502 {
 503         struct hns3_hw *hw = &hns->hw;
 504         if (hns->is_vf)
 505                 return hns3vf_reset_tqp(hw, queue_id);
 506         else
 507                 return hns3_reset_tqp(hw, queue_id);
 508 }
 509
 510 int
 511 hns3_reset_all_queues(struct hns3_adapter *hns)
 512 {
 513         struct hns3_hw *hw = &hns->hw;
 514         int ret, i;
 515
 516         for (i = 0; i < hw->cfg_max_queues; i++) {
 517                 ret = hns3_reset_queue(hns, i);
 518                 if (ret) {
 519                         hns3_err(hw, "Failed to reset No.%d queue: %d", i, ret);
 520                         return ret;
 521                 }
 522         }
 523         return 0;
 524 }
 525
 526 void
 527 hns3_set_queue_intr_gl(struct hns3_hw *hw, uint16_t queue_id,
 528                        uint8_t gl_idx, uint16_t gl_value)
 529 {
 530         uint32_t offset[] = {HNS3_TQP_INTR_GL0_REG,
 531                              HNS3_TQP_INTR_GL1_REG,
 532                              HNS3_TQP_INTR_GL2_REG};
 533         uint32_t addr, value;
 534
 535         if (gl_idx >= RTE_DIM(offset) || gl_value > HNS3_TQP_INTR_GL_MAX)
 536                 return;
 537
 538         addr = offset[gl_idx] + queue_id * HNS3_TQP_INTR_REG_SIZE;
 539         value = HNS3_GL_USEC_TO_REG(gl_value);
 540
 541         hns3_write_dev(hw, addr, value);
 542 }
 543
 544 void
 545 hns3_set_queue_intr_rl(struct hns3_hw *hw, uint16_t queue_id, uint16_t rl_value)
 546 {
 547         uint32_t addr, value;
 548
 549         if (rl_value > HNS3_TQP_INTR_RL_MAX)
 550                 return;
 551
 552         addr = HNS3_TQP_INTR_RL_REG + queue_id * HNS3_TQP_INTR_REG_SIZE;
 553         value = HNS3_RL_USEC_TO_REG(rl_value);
 554         if (value > 0)
 555                 value |= HNS3_TQP_INTR_RL_ENABLE_MASK;
 556
 557         hns3_write_dev(hw, addr, value);
 558 }
 559
 560 static void
 561 hns3_queue_intr_enable(struct hns3_hw *hw, uint16_t queue_id, bool en)
 562 {
 563         uint32_t addr, value;
 564
 565         addr = HNS3_TQP_INTR_CTRL_REG + queue_id * HNS3_TQP_INTR_REG_SIZE;
 566         value = en ? 1 : 0;
 567
 568         hns3_write_dev(hw, addr, value);
 569 }
 570
 571 /*
 572  * Enable all rx queue interrupt when in interrupt rx mode.
 573  * This api was called before enable queue rx&tx (in normal start or reset
 574  * recover scenes), used to fix hardware rx queue interrupt enable was clear
 575  * when FLR.
 576  */
 577 void
 578 hns3_dev_all_rx_queue_intr_enable(struct hns3_hw *hw, bool en)
 579 {
 580         struct rte_eth_dev *dev = &rte_eth_devices[hw->data->port_id];
 581         uint16_t nb_rx_q = hw->data->nb_rx_queues;
 582         int i;
 583
 584         if (dev->data->dev_conf.intr_conf.rxq == 0)
 585                 return;
 586
 587         for (i = 0; i < nb_rx_q; i++)
 588                 hns3_queue_intr_enable(hw, i, en);
 589 }
 590
 591 int
 592 hns3_dev_rx_queue_intr_enable(struct rte_eth_dev *dev, uint16_t queue_id)
 593 {
 594         struct rte_pci_device *pci_dev = RTE_ETH_DEV_TO_PCI(dev);
 595         struct rte_intr_handle *intr_handle = &pci_dev->intr_handle;
 596         struct hns3_hw *hw = HNS3_DEV_PRIVATE_TO_HW(dev->data->dev_private);
 597
 598         if (dev->data->dev_conf.intr_conf.rxq == 0)
 599                 return -ENOTSUP;
 600
 601         hns3_queue_intr_enable(hw, queue_id, true);
 602
 603         return rte_intr_ack(intr_handle);
 604 }
 605
 606 int
 607 hns3_dev_rx_queue_intr_disable(struct rte_eth_dev *dev, uint16_t queue_id)
 608 {
 609         struct hns3_hw *hw = HNS3_DEV_PRIVATE_TO_HW(dev->data->dev_private);
 610
 611         if (dev->data->dev_conf.intr_conf.rxq == 0)
 612                 return -ENOTSUP;
 613
 614         hns3_queue_intr_enable(hw, queue_id, false);
 615
 616         return 0;
 617 }
 618
 619 static int
 620 hns3_dev_rx_queue_start(struct hns3_adapter *hns, uint16_t idx)
 621 {
 622         struct hns3_hw *hw = &hns->hw;
 623         struct hns3_rx_queue *rxq;
 624         int ret;
 625
 626         PMD_INIT_FUNC_TRACE();
 627
 628         rxq = (struct hns3_rx_queue *)hw->data->rx_queues[idx];
 629         ret = hns3_alloc_rx_queue_mbufs(hw, rxq);
 630         if (ret) {
 631                 hns3_err(hw, "Failed to alloc mbuf for No.%d rx queue: %d",
 632                          idx, ret);
 633                 return ret;
 634         }
 635
 636         rxq->next_to_use = 0;
 637         rxq->next_to_clean = 0;
 638         rxq->nb_rx_hold = 0;
 639         hns3_init_rx_queue_hw(rxq);
 640
 641         return 0;
 642 }
 643
 644 static void
 645 hns3_fake_rx_queue_start(struct hns3_adapter *hns, uint16_t idx)
 646 {
 647         struct hns3_hw *hw = &hns->hw;
 648         struct hns3_rx_queue *rxq;
 649
 650         rxq = (struct hns3_rx_queue *)hw->fkq_data.rx_queues[idx];
 651         rxq->next_to_use = 0;
 652         rxq->next_to_clean = 0;
 653         rxq->nb_rx_hold = 0;
 654         hns3_init_rx_queue_hw(rxq);
 655 }
 656
 657 static void
 658 hns3_init_tx_queue(struct hns3_tx_queue *queue)
 659 {
 660         struct hns3_tx_queue *txq = queue;
 661         struct hns3_desc *desc;
 662         int i;
 663
 664         /* Clear tx bd */
 665         desc = txq->tx_ring;
 666         for (i = 0; i < txq->nb_tx_desc; i++) {
 667                 desc->tx.tp_fe_sc_vld_ra_ri = 0;
 668                 desc++;
 669         }
 670
 671         txq->next_to_use = 0;
 672         txq->next_to_clean = 0;
 673         txq->tx_bd_ready = txq->nb_tx_desc - 1;
 674         hns3_init_tx_queue_hw(txq);
 675 }
 676
 677 static void
 678 hns3_dev_tx_queue_start(struct hns3_adapter *hns, uint16_t idx)
 679 {
 680         struct hns3_hw *hw = &hns->hw;
 681         struct hns3_tx_queue *txq;
 682
 683         txq = (struct hns3_tx_queue *)hw->data->tx_queues[idx];
 684         hns3_init_tx_queue(txq);
 685 }
 686
 687 static void
 688 hns3_fake_tx_queue_start(struct hns3_adapter *hns, uint16_t idx)
 689 {
 690         struct hns3_hw *hw = &hns->hw;
 691         struct hns3_tx_queue *txq;
 692
 693         txq = (struct hns3_tx_queue *)hw->fkq_data.tx_queues[idx];
 694         hns3_init_tx_queue(txq);
 695 }
 696
 697 static void
 698 hns3_init_tx_ring_tc(struct hns3_adapter *hns)
 699 {
 700         struct hns3_hw *hw = &hns->hw;
 701         struct hns3_tx_queue *txq;
 702         int i, num;
 703
 704         for (i = 0; i < HNS3_MAX_TC_NUM; i++) {
 705                 struct hns3_tc_queue_info *tc_queue = &hw->tc_queue[i];
 706                 int j;
 707
 708                 if (!tc_queue->enable)
 709                         continue;
 710
 711                 for (j = 0; j < tc_queue->tqp_count; j++) {
 712                         num = tc_queue->tqp_offset + j;
 713                         txq = (struct hns3_tx_queue *)hw->data->tx_queues[num];
 714                         if (txq == NULL)
 715                                 continue;
 716
 717                         hns3_write_dev(txq, HNS3_RING_TX_TC_REG, tc_queue->tc);
 718                 }
 719         }
 720 }
 721
 722 static int
 723 hns3_start_rx_queues(struct hns3_adapter *hns)
 724 {
 725         struct hns3_hw *hw = &hns->hw;
 726         struct hns3_rx_queue *rxq;
 727         int i, j;
 728         int ret;
 729
 730         /* Initialize RSS for queues */
 731         ret = hns3_config_rss(hns);
 732         if (ret) {
 733                 hns3_err(hw, "Failed to configure rss %d", ret);
 734                 return ret;
 735         }
 736
 737         for (i = 0; i < hw->data->nb_rx_queues; i++) {
 738                 rxq = (struct hns3_rx_queue *)hw->data->rx_queues[i];
 739                 if (rxq == NULL || rxq->rx_deferred_start)
 740                         continue;
 741                 ret = hns3_dev_rx_queue_start(hns, i);
 742                 if (ret) {
 743                         hns3_err(hw, "Failed to start No.%d rx queue: %d", i,
 744                                  ret);
 745                         goto out;
 746                 }
 747         }
 748
 749         for (i = 0; i < hw->fkq_data.nb_fake_rx_queues; i++) {
 750                 rxq = (struct hns3_rx_queue *)hw->fkq_data.rx_queues[i];
 751                 if (rxq == NULL || rxq->rx_deferred_start)
 752                         continue;
 753                 hns3_fake_rx_queue_start(hns, i);
 754         }
 755         return 0;
 756
 757 out:
 758         for (j = 0; j < i; j++) {
 759                 rxq = (struct hns3_rx_queue *)hw->data->rx_queues[j];
 760                 hns3_rx_queue_release_mbufs(rxq);
 761         }
 762
 763         return ret;
 764 }
 765
 766 static void
 767 hns3_start_tx_queues(struct hns3_adapter *hns)
 768 {
 769         struct hns3_hw *hw = &hns->hw;
 770         struct hns3_tx_queue *txq;
 771         int i;
 772
 773         for (i = 0; i < hw->data->nb_tx_queues; i++) {
 774                 txq = (struct hns3_tx_queue *)hw->data->tx_queues[i];
 775                 if (txq == NULL || txq->tx_deferred_start)
 776                         continue;
 777                 hns3_dev_tx_queue_start(hns, i);
 778         }
 779
 780         for (i = 0; i < hw->fkq_data.nb_fake_tx_queues; i++) {
 781                 txq = (struct hns3_tx_queue *)hw->fkq_data.tx_queues[i];
 782                 if (txq == NULL || txq->tx_deferred_start)
 783                         continue;
 784                 hns3_fake_tx_queue_start(hns, i);
 785         }
 786
 787         hns3_init_tx_ring_tc(hns);
 788 }
 789
 790 /*
 791  * Start all queues.
 792  * Note: just init and setup queues, and don't enable queue rx&tx.
 793  */
 794 int
 795 hns3_start_queues(struct hns3_adapter *hns, bool reset_queue)
 796 {
 797         struct hns3_hw *hw = &hns->hw;
 798         int ret;
 799
 800         if (reset_queue) {
 801                 ret = hns3_reset_all_queues(hns);
 802                 if (ret) {
 803                         hns3_err(hw, "Failed to reset all queues %d", ret);
 804                         return ret;
 805                 }
 806         }
 807
 808         ret = hns3_start_rx_queues(hns);
 809         if (ret) {
 810                 hns3_err(hw, "Failed to start rx queues: %d", ret);
 811                 return ret;
 812         }
 813
 814         hns3_start_tx_queues(hns);
 815
 816         return 0;
 817 }
 818
 819 int
 820 hns3_stop_queues(struct hns3_adapter *hns, bool reset_queue)
 821 {
 822         struct hns3_hw *hw = &hns->hw;
 823         int ret;
 824
 825         hns3_enable_all_queues(hw, false);
 826         if (reset_queue) {
 827                 ret = hns3_reset_all_queues(hns);
 828                 if (ret) {
 829                         hns3_err(hw, "Failed to reset all queues %d", ret);
 830                         return ret;
 831                 }
 832         }
 833         return 0;
 834 }
 835
 836 static void*
 837 hns3_alloc_rxq_and_dma_zone(struct rte_eth_dev *dev,
 838                             struct hns3_queue_info *q_info)
 839 {
 840         struct hns3_hw *hw = HNS3_DEV_PRIVATE_TO_HW(dev->data->dev_private);
 841         const struct rte_memzone *rx_mz;
 842         struct hns3_rx_queue *rxq;
 843         unsigned int rx_desc;
 844
 845         rxq = rte_zmalloc_socket(q_info->type, sizeof(struct hns3_rx_queue),
 846                                  RTE_CACHE_LINE_SIZE, q_info->socket_id);
 847         if (rxq == NULL) {
 848                 hns3_err(hw, "Failed to allocate memory for No.%d rx ring!",
 849                          q_info->idx);
 850                 return NULL;
 851         }
 852
 853         /* Allocate rx ring hardware descriptors. */
 854         rxq->queue_id = q_info->idx;
 855         rxq->nb_rx_desc = q_info->nb_desc;
 856         rx_desc = rxq->nb_rx_desc * sizeof(struct hns3_desc);
 857         rx_mz = rte_eth_dma_zone_reserve(dev, q_info->ring_name, q_info->idx,
 858                                          rx_desc, HNS3_RING_BASE_ALIGN,
 859                                          q_info->socket_id);
 860         if (rx_mz == NULL) {
 861                 hns3_err(hw, "Failed to reserve DMA memory for No.%d rx ring!",
 862                          q_info->idx);
 863                 hns3_rx_queue_release(rxq);
 864                 return NULL;
 865         }
 866         rxq->mz = rx_mz;
 867         rxq->rx_ring = (struct hns3_desc *)rx_mz->addr;
 868         rxq->rx_ring_phys_addr = rx_mz->iova;
 869
 870         hns3_dbg(hw, "No.%d rx descriptors iova 0x%" PRIx64, q_info->idx,
 871                  rxq->rx_ring_phys_addr);
 872
 873         return rxq;
 874 }
 875
 876 static int
 877 hns3_fake_rx_queue_setup(struct rte_eth_dev *dev, uint16_t idx,
 878                          uint16_t nb_desc, unsigned int socket_id)
 879 {
 880         struct hns3_adapter *hns = dev->data->dev_private;
 881         struct hns3_hw *hw = &hns->hw;
 882         struct hns3_queue_info q_info;
 883         struct hns3_rx_queue *rxq;
 884         uint16_t nb_rx_q;
 885
 886         if (hw->fkq_data.rx_queues[idx]) {
 887                 hns3_rx_queue_release(hw->fkq_data.rx_queues[idx]);
 888                 hw->fkq_data.rx_queues[idx] = NULL;
 889         }
 890
 891         q_info.idx = idx;
 892         q_info.socket_id = socket_id;
 893         q_info.nb_desc = nb_desc;
 894         q_info.type = "hns3 fake RX queue";
 895         q_info.ring_name = "rx_fake_ring";
 896         rxq = hns3_alloc_rxq_and_dma_zone(dev, &q_info);
 897         if (rxq == NULL) {
 898                 hns3_err(hw, "Failed to setup No.%d fake rx ring.", idx);
 899                 return -ENOMEM;
 900         }
 901
 902         /* Don't need alloc sw_ring, because upper applications don't use it */
 903         rxq->sw_ring = NULL;
 904
 905         rxq->hns = hns;
 906         rxq->rx_deferred_start = false;
 907         rxq->port_id = dev->data->port_id;
 908         rxq->configured = true;
 909         nb_rx_q = dev->data->nb_rx_queues;
 910         rxq->io_base = (void *)((char *)hw->io_base + HNS3_TQP_REG_OFFSET +
 911                                 (nb_rx_q + idx) * HNS3_TQP_REG_SIZE);
 912         rxq->rx_buf_len = HNS3_MIN_BD_BUF_SIZE;
 913
 914         rte_spinlock_lock(&hw->lock);
 915         hw->fkq_data.rx_queues[idx] = rxq;
 916         rte_spinlock_unlock(&hw->lock);
 917
 918         return 0;
 919 }
 920
 921 static void*
 922 hns3_alloc_txq_and_dma_zone(struct rte_eth_dev *dev,
 923                             struct hns3_queue_info *q_info)
 924 {
 925         struct hns3_hw *hw = HNS3_DEV_PRIVATE_TO_HW(dev->data->dev_private);
 926         const struct rte_memzone *tx_mz;
 927         struct hns3_tx_queue *txq;
 928         struct hns3_desc *desc;
 929         unsigned int tx_desc;
 930         int i;
 931
 932         txq = rte_zmalloc_socket(q_info->type, sizeof(struct hns3_tx_queue),
 933                                  RTE_CACHE_LINE_SIZE, q_info->socket_id);
 934         if (txq == NULL) {
 935                 hns3_err(hw, "Failed to allocate memory for No.%d tx ring!",
 936                          q_info->idx);
 937                 return NULL;
 938         }
 939
 940         /* Allocate tx ring hardware descriptors. */
 941         txq->queue_id = q_info->idx;
 942         txq->nb_tx_desc = q_info->nb_desc;
 943         tx_desc = txq->nb_tx_desc * sizeof(struct hns3_desc);
 944         tx_mz = rte_eth_dma_zone_reserve(dev, q_info->ring_name, q_info->idx,
 945                                          tx_desc, HNS3_RING_BASE_ALIGN,
 946                                          q_info->socket_id);
 947         if (tx_mz == NULL) {
 948                 hns3_err(hw, "Failed to reserve DMA memory for No.%d tx ring!",
 949                          q_info->idx);
 950                 hns3_tx_queue_release(txq);
 951                 return NULL;
 952         }
 953         txq->mz = tx_mz;
 954         txq->tx_ring = (struct hns3_desc *)tx_mz->addr;
 955         txq->tx_ring_phys_addr = tx_mz->iova;
 956
 957         hns3_dbg(hw, "No.%d tx descriptors iova 0x%" PRIx64, q_info->idx,
 958                  txq->tx_ring_phys_addr);
 959
 960         /* Clear tx bd */
 961         desc = txq->tx_ring;
 962         for (i = 0; i < txq->nb_tx_desc; i++) {
 963                 desc->tx.tp_fe_sc_vld_ra_ri = 0;
 964                 desc++;
 965         }
 966
 967         return txq;
 968 }
 969
 970 static int
 971 hns3_fake_tx_queue_setup(struct rte_eth_dev *dev, uint16_t idx,
 972                          uint16_t nb_desc, unsigned int socket_id)
 973 {
 974         struct hns3_adapter *hns = dev->data->dev_private;
 975         struct hns3_hw *hw = &hns->hw;
 976         struct hns3_queue_info q_info;
 977         struct hns3_tx_queue *txq;
 978         uint16_t nb_tx_q;
 979
 980         if (hw->fkq_data.tx_queues[idx] != NULL) {
 981                 hns3_tx_queue_release(hw->fkq_data.tx_queues[idx]);
 982                 hw->fkq_data.tx_queues[idx] = NULL;
 983         }
 984
 985         q_info.idx = idx;
 986         q_info.socket_id = socket_id;
 987         q_info.nb_desc = nb_desc;
 988         q_info.type = "hns3 fake TX queue";
 989         q_info.ring_name = "tx_fake_ring";
 990         txq = hns3_alloc_txq_and_dma_zone(dev, &q_info);
 991         if (txq == NULL) {
 992                 hns3_err(hw, "Failed to setup No.%d fake tx ring.", idx);
 993                 return -ENOMEM;
 994         }
 995
 996         /* Don't need alloc sw_ring, because upper applications don't use it */
 997         txq->sw_ring = NULL;
 998
 999         txq->hns = hns;
1000         txq->tx_deferred_start = false;
1001         txq->port_id = dev->data->port_id;
1002         txq->configured = true;
1003         nb_tx_q = dev->data->nb_tx_queues;
1004         txq->io_base = (void *)((char *)hw->io_base + HNS3_TQP_REG_OFFSET +
1005                                 (nb_tx_q + idx) * HNS3_TQP_REG_SIZE);
1006
1007         rte_spinlock_lock(&hw->lock);
1008         hw->fkq_data.tx_queues[idx] = txq;
1009         rte_spinlock_unlock(&hw->lock);
1010
1011         return 0;
1012 }
1013
1014 static int
1015 hns3_fake_rx_queue_config(struct hns3_hw *hw, uint16_t nb_queues)
1016 {
1017         uint16_t old_nb_queues = hw->fkq_data.nb_fake_rx_queues;
1018         void **rxq;
1019         uint8_t i;
1020
1021         if (hw->fkq_data.rx_queues == NULL && nb_queues != 0) {
1022                 /* first time configuration */
1023                 uint32_t size;
1024                 size = sizeof(hw->fkq_data.rx_queues[0]) * nb_queues;
1025                 hw->fkq_data.rx_queues = rte_zmalloc("fake_rx_queues", size,
1026                                                      RTE_CACHE_LINE_SIZE);
1027                 if (hw->fkq_data.rx_queues == NULL) {
1028                         hw->fkq_data.nb_fake_rx_queues = 0;
1029                         return -ENOMEM;
1030                 }
1031         } else if (hw->fkq_data.rx_queues != NULL && nb_queues != 0) {
1032                 /* re-configure */
1033                 rxq = hw->fkq_data.rx_queues;
1034                 for (i = nb_queues; i < old_nb_queues; i++)
1035                         hns3_dev_rx_queue_release(rxq[i]);
1036
1037                 rxq = rte_realloc(rxq, sizeof(rxq[0]) * nb_queues,
1038                                   RTE_CACHE_LINE_SIZE);
1039                 if (rxq == NULL)
1040                         return -ENOMEM;
1041                 if (nb_queues > old_nb_queues) {
1042                         uint16_t new_qs = nb_queues - old_nb_queues;
1043                         memset(rxq + old_nb_queues, 0, sizeof(rxq[0]) * new_qs);
1044                 }
1045
1046                 hw->fkq_data.rx_queues = rxq;
1047         } else if (hw->fkq_data.rx_queues != NULL && nb_queues == 0) {
1048                 rxq = hw->fkq_data.rx_queues;
1049                 for (i = nb_queues; i < old_nb_queues; i++)
1050                         hns3_dev_rx_queue_release(rxq[i]);
1051
1052                 rte_free(hw->fkq_data.rx_queues);
1053                 hw->fkq_data.rx_queues = NULL;
1054         }
1055
1056         hw->fkq_data.nb_fake_rx_queues = nb_queues;
1057
1058         return 0;
1059 }
1060
1061 static int
1062 hns3_fake_tx_queue_config(struct hns3_hw *hw, uint16_t nb_queues)
1063 {
1064         uint16_t old_nb_queues = hw->fkq_data.nb_fake_tx_queues;
1065         void **txq;
1066         uint8_t i;
1067
1068         if (hw->fkq_data.tx_queues == NULL && nb_queues != 0) {
1069                 /* first time configuration */
1070                 uint32_t size;
1071                 size = sizeof(hw->fkq_data.tx_queues[0]) * nb_queues;
1072                 hw->fkq_data.tx_queues = rte_zmalloc("fake_tx_queues", size,
1073                                                      RTE_CACHE_LINE_SIZE);
1074                 if (hw->fkq_data.tx_queues == NULL) {
1075                         hw->fkq_data.nb_fake_tx_queues = 0;
1076                         return -ENOMEM;
1077                 }
1078         } else if (hw->fkq_data.tx_queues != NULL && nb_queues != 0) {
1079                 /* re-configure */
1080                 txq = hw->fkq_data.tx_queues;
1081                 for (i = nb_queues; i < old_nb_queues; i++)
1082                         hns3_dev_tx_queue_release(txq[i]);
1083                 txq = rte_realloc(txq, sizeof(txq[0]) * nb_queues,
1084                                   RTE_CACHE_LINE_SIZE);
1085                 if (txq == NULL)
1086                         return -ENOMEM;
1087                 if (nb_queues > old_nb_queues) {
1088                         uint16_t new_qs = nb_queues - old_nb_queues;
1089                         memset(txq + old_nb_queues, 0, sizeof(txq[0]) * new_qs);
1090                 }
1091
1092                 hw->fkq_data.tx_queues = txq;
1093         } else if (hw->fkq_data.tx_queues != NULL && nb_queues == 0) {
1094                 txq = hw->fkq_data.tx_queues;
1095                 for (i = nb_queues; i < old_nb_queues; i++)
1096                         hns3_dev_tx_queue_release(txq[i]);
1097
1098                 rte_free(hw->fkq_data.tx_queues);
1099                 hw->fkq_data.tx_queues = NULL;
1100         }
1101         hw->fkq_data.nb_fake_tx_queues = nb_queues;
1102
1103         return 0;
1104 }
1105
1106 int
1107 hns3_set_fake_rx_or_tx_queues(struct rte_eth_dev *dev, uint16_t nb_rx_q,
1108                               uint16_t nb_tx_q)
1109 {
1110         struct hns3_hw *hw = HNS3_DEV_PRIVATE_TO_HW(dev->data->dev_private);
1111         uint16_t rx_need_add_nb_q;
1112         uint16_t tx_need_add_nb_q;
1113         uint16_t port_id;
1114         uint16_t q;
1115         int ret;
1116
1117         /* Setup new number of fake RX/TX queues and reconfigure device. */
1118         hw->cfg_max_queues = RTE_MAX(nb_rx_q, nb_tx_q);
1119         rx_need_add_nb_q = hw->cfg_max_queues - nb_rx_q;
1120         tx_need_add_nb_q = hw->cfg_max_queues - nb_tx_q;
1121         ret = hns3_fake_rx_queue_config(hw, rx_need_add_nb_q);
1122         if (ret) {
1123                 hns3_err(hw, "Fail to configure fake rx queues: %d", ret);
1124                 goto cfg_fake_rx_q_fail;
1125         }
1126
1127         ret = hns3_fake_tx_queue_config(hw, tx_need_add_nb_q);
1128         if (ret) {
1129                 hns3_err(hw, "Fail to configure fake rx queues: %d", ret);
1130                 goto cfg_fake_tx_q_fail;
1131         }
1132
1133         /* Allocate and set up fake RX queue per Ethernet port. */
1134         port_id = hw->data->port_id;
1135         for (q = 0; q < rx_need_add_nb_q; q++) {
1136                 ret = hns3_fake_rx_queue_setup(dev, q, HNS3_MIN_RING_DESC,
1137                                                rte_eth_dev_socket_id(port_id));
1138                 if (ret)
1139                         goto setup_fake_rx_q_fail;
1140         }
1141
1142         /* Allocate and set up fake TX queue per Ethernet port. */
1143         for (q = 0; q < tx_need_add_nb_q; q++) {
1144                 ret = hns3_fake_tx_queue_setup(dev, q, HNS3_MIN_RING_DESC,
1145                                                rte_eth_dev_socket_id(port_id));
1146                 if (ret)
1147                         goto setup_fake_tx_q_fail;
1148         }
1149
1150         return 0;
1151
1152 setup_fake_tx_q_fail:
1153 setup_fake_rx_q_fail:
1154         (void)hns3_fake_tx_queue_config(hw, 0);
1155 cfg_fake_tx_q_fail:
1156         (void)hns3_fake_rx_queue_config(hw, 0);
1157 cfg_fake_rx_q_fail:
1158         hw->cfg_max_queues = 0;
1159
1160         return ret;
1161 }
1162
1163 void
1164 hns3_dev_release_mbufs(struct hns3_adapter *hns)
1165 {
1166         struct rte_eth_dev_data *dev_data = hns->hw.data;
1167         struct hns3_rx_queue *rxq;
1168         struct hns3_tx_queue *txq;
1169         int i;
1170
1171         if (dev_data->rx_queues)
1172                 for (i = 0; i < dev_data->nb_rx_queues; i++) {
1173                         rxq = dev_data->rx_queues[i];
1174                         if (rxq == NULL || rxq->rx_deferred_start)
1175                                 continue;
1176                         hns3_rx_queue_release_mbufs(rxq);
1177                 }
1178
1179         if (dev_data->tx_queues)
1180                 for (i = 0; i < dev_data->nb_tx_queues; i++) {
1181                         txq = dev_data->tx_queues[i];
1182                         if (txq == NULL || txq->tx_deferred_start)
1183                                 continue;
1184                         hns3_tx_queue_release_mbufs(txq);
1185                 }
1186 }
1187
1188 static int
1189 hns3_rx_buf_len_calc(struct rte_mempool *mp, uint16_t *rx_buf_len)
1190 {
1191         uint16_t vld_buf_size;
1192         uint16_t num_hw_specs;
1193         uint16_t i;
1194
1195         /*
1196          * hns3 network engine only support to set 4 typical specification, and
1197          * different buffer size will affect the max packet_len and the max
1198          * number of segmentation when hw gro is turned on in receive side. The
1199          * relationship between them is as follows:
1200          *      rx_buf_size     |  max_gro_pkt_len  |  max_gro_nb_seg
1201          * ---------------------|-------------------|----------------
1202          * HNS3_4K_BD_BUF_SIZE  |        60KB       |       15
1203          * HNS3_2K_BD_BUF_SIZE  |        62KB       |       31
1204          * HNS3_1K_BD_BUF_SIZE  |        63KB       |       63
1205          * HNS3_512_BD_BUF_SIZE |      31.5KB       |       63
1206          */
1207         static const uint16_t hw_rx_buf_size[] = {
1208                 HNS3_4K_BD_BUF_SIZE,
1209                 HNS3_2K_BD_BUF_SIZE,
1210                 HNS3_1K_BD_BUF_SIZE,
1211                 HNS3_512_BD_BUF_SIZE
1212         };
1213
1214         vld_buf_size = (uint16_t)(rte_pktmbuf_data_room_size(mp) -
1215                         RTE_PKTMBUF_HEADROOM);
1216
1217         if (vld_buf_size < HNS3_MIN_BD_BUF_SIZE)
1218                 return -EINVAL;
1219
1220         num_hw_specs = RTE_DIM(hw_rx_buf_size);
1221         for (i = 0; i < num_hw_specs; i++) {
1222                 if (vld_buf_size >= hw_rx_buf_size[i]) {
1223                         *rx_buf_len = hw_rx_buf_size[i];
1224                         break;
1225                 }
1226         }
1227         return 0;
1228 }
1229
1230 int
1231 hns3_rx_queue_setup(struct rte_eth_dev *dev, uint16_t idx, uint16_t nb_desc,
1232                     unsigned int socket_id, const struct rte_eth_rxconf *conf,
1233                     struct rte_mempool *mp)
1234 {
1235         struct hns3_adapter *hns = dev->data->dev_private;
1236         struct hns3_hw *hw = &hns->hw;
1237         struct hns3_queue_info q_info;
1238         struct hns3_rx_queue *rxq;
1239         uint16_t rx_buf_size;
1240         int rx_entry_len;
1241
1242         if (dev->data->dev_started) {
1243                 hns3_err(hw, "rx_queue_setup after dev_start no supported");
1244                 return -EINVAL;
1245         }
1246
1247         if (nb_desc > HNS3_MAX_RING_DESC || nb_desc < HNS3_MIN_RING_DESC ||
1248             nb_desc % HNS3_ALIGN_RING_DESC) {
1249                 hns3_err(hw, "Number (%u) of rx descriptors is invalid",
1250                          nb_desc);
1251                 return -EINVAL;
1252         }
1253
1254         if (dev->data->rx_queues[idx]) {
1255                 hns3_rx_queue_release(dev->data->rx_queues[idx]);
1256                 dev->data->rx_queues[idx] = NULL;
1257         }
1258
1259         q_info.idx = idx;
1260         q_info.socket_id = socket_id;
1261         q_info.nb_desc = nb_desc;
1262         q_info.type = "hns3 RX queue";
1263         q_info.ring_name = "rx_ring";
1264
1265         if (hns3_rx_buf_len_calc(mp, &rx_buf_size)) {
1266                 hns3_err(hw, "rxq mbufs' data room size:%u is not enough! "
1267                                 "minimal data room size:%u.",
1268                                 rte_pktmbuf_data_room_size(mp),
1269                                 HNS3_MIN_BD_BUF_SIZE + RTE_PKTMBUF_HEADROOM);
1270                 return -EINVAL;
1271         }
1272
1273         rxq = hns3_alloc_rxq_and_dma_zone(dev, &q_info);
1274         if (rxq == NULL) {
1275                 hns3_err(hw,
1276                          "Failed to alloc mem and reserve DMA mem for rx ring!");
1277                 return -ENOMEM;
1278         }
1279
1280         rxq->hns = hns;
1281         rxq->mb_pool = mp;
1282         if (conf->rx_free_thresh <= 0)
1283                 rxq->rx_free_thresh = DEFAULT_RX_FREE_THRESH;
1284         else
1285                 rxq->rx_free_thresh = conf->rx_free_thresh;
1286         rxq->rx_deferred_start = conf->rx_deferred_start;
1287
1288         rx_entry_len = sizeof(struct hns3_entry) * rxq->nb_rx_desc;
1289         rxq->sw_ring = rte_zmalloc_socket("hns3 RX sw ring", rx_entry_len,
1290                                           RTE_CACHE_LINE_SIZE, socket_id);
1291         if (rxq->sw_ring == NULL) {
1292                 hns3_err(hw, "Failed to allocate memory for rx sw ring!");
1293                 hns3_rx_queue_release(rxq);
1294                 return -ENOMEM;
1295         }
1296
1297         rxq->next_to_use = 0;
1298         rxq->next_to_clean = 0;
1299         rxq->nb_rx_hold = 0;
1300         rxq->pkt_first_seg = NULL;
1301         rxq->pkt_last_seg = NULL;
1302         rxq->port_id = dev->data->port_id;
1303         rxq->pvid_state = hw->port_base_vlan_cfg.state;
1304         rxq->configured = true;
1305         rxq->io_base = (void *)((char *)hw->io_base + HNS3_TQP_REG_OFFSET +
1306                                 idx * HNS3_TQP_REG_SIZE);
1307         rxq->rx_buf_len = rx_buf_size;
1308         rxq->l2_errors = 0;
1309         rxq->pkt_len_errors = 0;
1310         rxq->l3_csum_erros = 0;
1311         rxq->l4_csum_erros = 0;
1312         rxq->ol3_csum_erros = 0;
1313         rxq->ol4_csum_erros = 0;
1314
1315         rte_spinlock_lock(&hw->lock);
1316         dev->data->rx_queues[idx] = rxq;
1317         rte_spinlock_unlock(&hw->lock);
1318
1319         return 0;
1320 }
1321
1322 static inline uint32_t
1323 rxd_pkt_info_to_pkt_type(uint32_t pkt_info, uint32_t ol_info)
1324 {
1325 #define HNS3_L2TBL_NUM  4
1326 #define HNS3_L3TBL_NUM  16
1327 #define HNS3_L4TBL_NUM  16
1328 #define HNS3_OL3TBL_NUM 16
1329 #define HNS3_OL4TBL_NUM 16
1330         uint32_t pkt_type = 0;
1331         uint32_t l2id, l3id, l4id;
1332         uint32_t ol3id, ol4id;
1333
1334         static const uint32_t l2table[HNS3_L2TBL_NUM] = {
1335                 RTE_PTYPE_L2_ETHER,
1336                 RTE_PTYPE_L2_ETHER_QINQ,
1337                 RTE_PTYPE_L2_ETHER_VLAN,
1338                 RTE_PTYPE_L2_ETHER_VLAN
1339         };
1340
1341         static const uint32_t l3table[HNS3_L3TBL_NUM] = {
1342                 RTE_PTYPE_L3_IPV4,
1343                 RTE_PTYPE_L3_IPV6,
1344                 RTE_PTYPE_L2_ETHER_ARP,
1345                 RTE_PTYPE_L2_ETHER,
1346                 RTE_PTYPE_L3_IPV4_EXT,
1347                 RTE_PTYPE_L3_IPV6_EXT,
1348                 RTE_PTYPE_L2_ETHER_LLDP,
1349                 0, 0, 0, 0, 0, 0, 0, 0, 0
1350         };
1351
1352         static const uint32_t l4table[HNS3_L4TBL_NUM] = {
1353                 RTE_PTYPE_L4_UDP,
1354                 RTE_PTYPE_L4_TCP,
1355                 RTE_PTYPE_TUNNEL_GRE,
1356                 RTE_PTYPE_L4_SCTP,
1357                 RTE_PTYPE_L4_IGMP,
1358                 RTE_PTYPE_L4_ICMP,
1359                 0, 0, 0, 0, 0, 0, 0, 0, 0, 0
1360         };
1361
1362         static const uint32_t inner_l2table[HNS3_L2TBL_NUM] = {
1363                 RTE_PTYPE_INNER_L2_ETHER,
1364                 RTE_PTYPE_INNER_L2_ETHER_VLAN,
1365                 RTE_PTYPE_INNER_L2_ETHER_QINQ,
1366                 0
1367         };
1368
1369         static const uint32_t inner_l3table[HNS3_L3TBL_NUM] = {
1370                 RTE_PTYPE_INNER_L3_IPV4,
1371                 RTE_PTYPE_INNER_L3_IPV6,
1372                 0,
1373                 RTE_PTYPE_INNER_L2_ETHER,
1374                 RTE_PTYPE_INNER_L3_IPV4_EXT,
1375                 RTE_PTYPE_INNER_L3_IPV6_EXT,
1376                 0, 0, 0, 0, 0, 0, 0, 0, 0, 0
1377         };
1378
1379         static const uint32_t inner_l4table[HNS3_L4TBL_NUM] = {
1380                 RTE_PTYPE_INNER_L4_UDP,
1381                 RTE_PTYPE_INNER_L4_TCP,
1382                 RTE_PTYPE_TUNNEL_GRE,
1383                 RTE_PTYPE_INNER_L4_SCTP,
1384                 RTE_PTYPE_L4_IGMP,
1385                 RTE_PTYPE_INNER_L4_ICMP,
1386                 0, 0, 0, 0, 0, 0, 0, 0, 0, 0
1387         };
1388
1389         static const uint32_t ol3table[HNS3_OL3TBL_NUM] = {
1390                 RTE_PTYPE_L3_IPV4,
1391                 RTE_PTYPE_L3_IPV6,
1392                 0, 0,
1393                 RTE_PTYPE_L3_IPV4_EXT,
1394                 RTE_PTYPE_L3_IPV6_EXT,
1395                 0, 0, 0, 0, 0, 0, 0, 0, 0,
1396                 RTE_PTYPE_UNKNOWN
1397         };
1398
1399         static const uint32_t ol4table[HNS3_OL4TBL_NUM] = {
1400                 0,
1401                 RTE_PTYPE_TUNNEL_VXLAN,
1402                 RTE_PTYPE_TUNNEL_NVGRE,
1403                 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0
1404         };
1405
1406         l2id = hns3_get_field(pkt_info, HNS3_RXD_STRP_TAGP_M,
1407                               HNS3_RXD_STRP_TAGP_S);
1408         l3id = hns3_get_field(pkt_info, HNS3_RXD_L3ID_M, HNS3_RXD_L3ID_S);
1409         l4id = hns3_get_field(pkt_info, HNS3_RXD_L4ID_M, HNS3_RXD_L4ID_S);
1410         ol3id = hns3_get_field(ol_info, HNS3_RXD_OL3ID_M, HNS3_RXD_OL3ID_S);
1411         ol4id = hns3_get_field(ol_info, HNS3_RXD_OL4ID_M, HNS3_RXD_OL4ID_S);
1412
1413         if (ol4table[ol4id])
1414                 pkt_type |= (inner_l2table[l2id] | inner_l3table[l3id] |
1415                              inner_l4table[l4id] | ol3table[ol3id] |
1416                              ol4table[ol4id]);
1417         else
1418                 pkt_type |= (l2table[l2id] | l3table[l3id] | l4table[l4id]);
1419         return pkt_type;
1420 }
1421
1422 const uint32_t *
1423 hns3_dev_supported_ptypes_get(struct rte_eth_dev *dev)
1424 {
1425         static const uint32_t ptypes[] = {
1426                 RTE_PTYPE_L2_ETHER,
1427                 RTE_PTYPE_L2_ETHER_VLAN,
1428                 RTE_PTYPE_L2_ETHER_QINQ,
1429                 RTE_PTYPE_L2_ETHER_LLDP,
1430                 RTE_PTYPE_L2_ETHER_ARP,
1431                 RTE_PTYPE_L3_IPV4,
1432                 RTE_PTYPE_L3_IPV4_EXT,
1433                 RTE_PTYPE_L3_IPV6,
1434                 RTE_PTYPE_L3_IPV6_EXT,
1435                 RTE_PTYPE_L4_IGMP,
1436                 RTE_PTYPE_L4_ICMP,
1437                 RTE_PTYPE_L4_SCTP,
1438                 RTE_PTYPE_L4_TCP,
1439                 RTE_PTYPE_L4_UDP,
1440                 RTE_PTYPE_TUNNEL_GRE,
1441                 RTE_PTYPE_UNKNOWN
1442         };
1443
1444         if (dev->rx_pkt_burst == hns3_recv_pkts)
1445                 return ptypes;
1446
1447         return NULL;
1448 }
1449
1450 static void
1451 hns3_clean_rx_buffers(struct hns3_rx_queue *rxq, int count)
1452 {
1453         rxq->next_to_use += count;
1454         if (rxq->next_to_use >= rxq->nb_rx_desc)
1455                 rxq->next_to_use -= rxq->nb_rx_desc;
1456
1457         hns3_write_dev(rxq, HNS3_RING_RX_HEAD_REG, count);
1458 }
1459
1460 static int
1461 hns3_handle_bdinfo(struct hns3_rx_queue *rxq, struct rte_mbuf *rxm,
1462                    uint32_t bd_base_info, uint32_t l234_info,
1463                    uint32_t *cksum_err)
1464 {
1465         uint32_t tmp = 0;
1466
1467         if (unlikely(l234_info & BIT(HNS3_RXD_L2E_B))) {
1468                 rxq->l2_errors++;
1469                 return -EINVAL;
1470         }
1471
1472         if (unlikely(rxm->pkt_len == 0 ||
1473                 (l234_info & BIT(HNS3_RXD_TRUNCAT_B)))) {
1474                 rxq->pkt_len_errors++;
1475                 return -EINVAL;
1476         }
1477
1478         if (bd_base_info & BIT(HNS3_RXD_L3L4P_B)) {
1479                 if (unlikely(l234_info & BIT(HNS3_RXD_L3E_B))) {
1480                         rxm->ol_flags |= PKT_RX_IP_CKSUM_BAD;
1481                         rxq->l3_csum_erros++;
1482                         tmp |= HNS3_L3_CKSUM_ERR;
1483                 }
1484
1485                 if (unlikely(l234_info & BIT(HNS3_RXD_L4E_B))) {
1486                         rxm->ol_flags |= PKT_RX_L4_CKSUM_BAD;
1487                         rxq->l4_csum_erros++;
1488                         tmp |= HNS3_L4_CKSUM_ERR;
1489                 }
1490
1491                 if (unlikely(l234_info & BIT(HNS3_RXD_OL3E_B))) {
1492                         rxq->ol3_csum_erros++;
1493                         tmp |= HNS3_OUTER_L3_CKSUM_ERR;
1494                 }
1495
1496                 if (unlikely(l234_info & BIT(HNS3_RXD_OL4E_B))) {
1497                         rxm->ol_flags |= PKT_RX_OUTER_L4_CKSUM_BAD;
1498                         rxq->ol4_csum_erros++;
1499                         tmp |= HNS3_OUTER_L4_CKSUM_ERR;
1500                 }
1501         }
1502         *cksum_err = tmp;
1503
1504         return 0;
1505 }
1506
1507 static void
1508 hns3_rx_set_cksum_flag(struct rte_mbuf *rxm, uint64_t packet_type,
1509                        const uint32_t cksum_err)
1510 {
1511         if (unlikely((packet_type & RTE_PTYPE_TUNNEL_MASK))) {
1512                 if (likely(packet_type & RTE_PTYPE_INNER_L3_MASK) &&
1513                     (cksum_err & HNS3_L3_CKSUM_ERR) == 0)
1514                         rxm->ol_flags |= PKT_RX_IP_CKSUM_GOOD;
1515                 if (likely(packet_type & RTE_PTYPE_INNER_L4_MASK) &&
1516                     (cksum_err & HNS3_L4_CKSUM_ERR) == 0)
1517                         rxm->ol_flags |= PKT_RX_L4_CKSUM_GOOD;
1518                 if (likely(packet_type & RTE_PTYPE_L4_MASK) &&
1519                     (cksum_err & HNS3_OUTER_L4_CKSUM_ERR) == 0)
1520                         rxm->ol_flags |= PKT_RX_OUTER_L4_CKSUM_GOOD;
1521         } else {
1522                 if (likely(packet_type & RTE_PTYPE_L3_MASK) &&
1523                     (cksum_err & HNS3_L3_CKSUM_ERR) == 0)
1524                         rxm->ol_flags |= PKT_RX_IP_CKSUM_GOOD;
1525                 if (likely(packet_type & RTE_PTYPE_L4_MASK) &&
1526                     (cksum_err & HNS3_L4_CKSUM_ERR) == 0)
1527                         rxm->ol_flags |= PKT_RX_L4_CKSUM_GOOD;
1528         }
1529 }
1530
1531 static inline void
1532 hns3_rxd_to_vlan_tci(struct hns3_rx_queue *rxq, struct rte_mbuf *mb,
1533                      uint32_t l234_info, const struct hns3_desc *rxd)
1534 {
1535 #define HNS3_STRP_STATUS_NUM            0x4
1536
1537 #define HNS3_NO_STRP_VLAN_VLD           0x0
1538 #define HNS3_INNER_STRP_VLAN_VLD        0x1
1539 #define HNS3_OUTER_STRP_VLAN_VLD        0x2
1540         uint32_t strip_status;
1541         uint32_t report_mode;
1542
1543         /*
1544          * Since HW limitation, the vlan tag will always be inserted into RX
1545          * descriptor when strip the tag from packet, driver needs to determine
1546          * reporting which tag to mbuf according to the PVID configuration
1547          * and vlan striped status.
1548          */
1549         static const uint32_t report_type[][HNS3_STRP_STATUS_NUM] = {
1550                 {
1551                         HNS3_NO_STRP_VLAN_VLD,
1552                         HNS3_OUTER_STRP_VLAN_VLD,
1553                         HNS3_INNER_STRP_VLAN_VLD,
1554                         HNS3_OUTER_STRP_VLAN_VLD
1555                 },
1556                 {
1557                         HNS3_NO_STRP_VLAN_VLD,
1558                         HNS3_NO_STRP_VLAN_VLD,
1559                         HNS3_NO_STRP_VLAN_VLD,
1560                         HNS3_INNER_STRP_VLAN_VLD
1561                 }
1562         };
1563         strip_status = hns3_get_field(l234_info, HNS3_RXD_STRP_TAGP_M,
1564                                       HNS3_RXD_STRP_TAGP_S);
1565         report_mode = report_type[rxq->pvid_state][strip_status];
1566         switch (report_mode) {
1567         case HNS3_NO_STRP_VLAN_VLD:
1568                 mb->vlan_tci = 0;
1569                 return;
1570         case HNS3_INNER_STRP_VLAN_VLD:
1571                 mb->ol_flags |= PKT_RX_VLAN | PKT_RX_VLAN_STRIPPED;
1572                 mb->vlan_tci = rte_le_to_cpu_16(rxd->rx.vlan_tag);
1573                 return;
1574         case HNS3_OUTER_STRP_VLAN_VLD:
1575                 mb->ol_flags |= PKT_RX_VLAN | PKT_RX_VLAN_STRIPPED;
1576                 mb->vlan_tci = rte_le_to_cpu_16(rxd->rx.ot_vlan_tag);
1577                 return;
1578         }
1579 }
1580
1581 uint16_t
1582 hns3_recv_pkts(void *rx_queue, struct rte_mbuf **rx_pkts, uint16_t nb_pkts)
1583 {
1584         volatile struct hns3_desc *rx_ring;  /* RX ring (desc) */
1585         volatile struct hns3_desc *rxdp;     /* pointer of the current desc */
1586         struct hns3_rx_queue *rxq;      /* RX queue */
1587         struct hns3_entry *sw_ring;
1588         struct hns3_entry *rxe;
1589         struct rte_mbuf *first_seg;
1590         struct rte_mbuf *last_seg;
1591         struct hns3_desc rxd;
1592         struct rte_mbuf *nmb;           /* pointer of the new mbuf */
1593         struct rte_mbuf *rxm;
1594         struct rte_eth_dev *dev;
1595         uint32_t bd_base_info;
1596         uint32_t cksum_err;
1597         uint32_t l234_info;
1598         uint32_t gro_size;
1599         uint32_t ol_info;
1600         uint64_t dma_addr;
1601         uint16_t data_len;
1602         uint16_t nb_rx_bd;
1603         uint16_t pkt_len;
1604         uint16_t nb_rx;
1605         uint16_t rx_id;
1606         int ret;
1607
1608         nb_rx = 0;
1609         nb_rx_bd = 0;
1610         rxq = rx_queue;
1611
1612         rx_id = rxq->next_to_clean;
1613         rx_ring = rxq->rx_ring;
1614         first_seg = rxq->pkt_first_seg;
1615         last_seg = rxq->pkt_last_seg;
1616         sw_ring = rxq->sw_ring;
1617
1618         while (nb_rx < nb_pkts) {
1619                 rxdp = &rx_ring[rx_id];
1620                 bd_base_info = rte_le_to_cpu_32(rxdp->rx.bd_base_info);
1621                 if (unlikely(!hns3_get_bit(bd_base_info, HNS3_RXD_VLD_B)))
1622                         break;
1623                 /*
1624                  * The interactive process between software and hardware of
1625                  * receiving a new packet in hns3 network engine:
1626                  * 1. Hardware network engine firstly writes the packet content
1627                  *    to the memory pointed by the 'addr' field of the Rx Buffer
1628                  *    Descriptor, secondly fills the result of parsing the
1629                  *    packet include the valid field into the Rx Buffer
1630                  *    Descriptor in one write operation.
1631                  * 2. Driver reads the Rx BD's valid field in the loop to check
1632                  *    whether it's valid, if valid then assign a new address to
1633                  *    the addr field, clear the valid field, get the other
1634                  *    information of the packet by parsing Rx BD's other fields,
1635                  *    finally write back the number of Rx BDs processed by the
1636                  *    driver to the HNS3_RING_RX_HEAD_REG register to inform
1637                  *    hardware.
1638                  * In the above process, the ordering is very important. We must
1639                  * make sure that CPU read Rx BD's other fields only after the
1640                  * Rx BD is valid.
1641                  *
1642                  * There are two type of re-ordering: compiler re-ordering and
1643                  * CPU re-ordering under the ARMv8 architecture.
1644                  * 1. we use volatile to deal with compiler re-ordering, so you
1645                  *    can see that rx_ring/rxdp defined with volatile.
1646                  * 2. we commonly use memory barrier to deal with CPU
1647                  *    re-ordering, but the cost is high.
1648                  *
1649                  * In order to solve the high cost of using memory barrier, we
1650                  * use the data dependency order under the ARMv8 architecture,
1651                  * for example:
1652                  *      instr01: load A
1653                  *      instr02: load B <- A
1654                  * the instr02 will always execute after instr01.
1655                  *
1656                  * To construct the data dependency ordering, we use the
1657                  * following assignment:
1658                  *      rxd = rxdp[(bd_base_info & (1u << HNS3_RXD_VLD_B)) -
1659                  *                 (1u<<HNS3_RXD_VLD_B)]
1660                  * Using gcc compiler under the ARMv8 architecture, the related
1661                  * assembly code example as follows:
1662                  * note: (1u << HNS3_RXD_VLD_B) equal 0x10
1663                  *      instr01: ldr w26, [x22, #28]  --read bd_base_info
1664                  *      instr02: and w0, w26, #0x10   --calc bd_base_info & 0x10
1665                  *      instr03: sub w0, w0, #0x10    --calc (bd_base_info &
1666                  *                                            0x10) - 0x10
1667                  *      instr04: add x0, x22, x0, lsl #5 --calc copy source addr
1668                  *      instr05: ldp x2, x3, [x0]
1669                  *      instr06: stp x2, x3, [x29, #256] --copy BD's [0 ~ 15]B
1670                  *      instr07: ldp x4, x5, [x0, #16]
1671                  *      instr08: stp x4, x5, [x29, #272] --copy BD's [16 ~ 31]B
1672                  * the instr05~08 depend on x0's value, x0 depent on w26's
1673                  * value, the w26 is the bd_base_info, this form the data
1674                  * dependency ordering.
1675                  * note: if BD is valid, (bd_base_info & (1u<<HNS3_RXD_VLD_B)) -
1676                  *       (1u<<HNS3_RXD_VLD_B) will always zero, so the
1677                  *       assignment is correct.
1678                  *
1679                  * So we use the data dependency ordering instead of memory
1680                  * barrier to improve receive performance.
1681                  */
1682                 rxd = rxdp[(bd_base_info & (1u << HNS3_RXD_VLD_B)) -
1683                            (1u << HNS3_RXD_VLD_B)];
1684
1685                 nmb = rte_mbuf_raw_alloc(rxq->mb_pool);
1686                 if (unlikely(nmb == NULL)) {
1687                         dev = &rte_eth_devices[rxq->port_id];
1688                         dev->data->rx_mbuf_alloc_failed++;
1689                         break;
1690                 }
1691
1692                 nb_rx_bd++;
1693                 rxe = &sw_ring[rx_id];
1694                 rx_id++;
1695                 if (unlikely(rx_id == rxq->nb_rx_desc))
1696                         rx_id = 0;
1697
1698                 rte_prefetch0(sw_ring[rx_id].mbuf);
1699                 if ((rx_id & 0x3) == 0) {
1700                         rte_prefetch0(&rx_ring[rx_id]);
1701                         rte_prefetch0(&sw_ring[rx_id]);
1702                 }
1703
1704                 rxm = rxe->mbuf;
1705                 rxe->mbuf = nmb;
1706
1707                 dma_addr = rte_cpu_to_le_64(rte_mbuf_data_iova_default(nmb));
1708                 rxdp->rx.bd_base_info = 0;
1709                 rxdp->addr = dma_addr;
1710
1711                 /* Load remained descriptor data and extract necessary fields */
1712                 data_len = (uint16_t)(rte_le_to_cpu_16(rxd.rx.size));
1713                 l234_info = rte_le_to_cpu_32(rxd.rx.l234_info);
1714                 ol_info = rte_le_to_cpu_32(rxd.rx.ol_info);
1715
1716                 if (first_seg == NULL) {
1717                         first_seg = rxm;
1718                         first_seg->nb_segs = 1;
1719                 } else {
1720                         first_seg->nb_segs++;
1721                         last_seg->next = rxm;
1722                 }
1723
1724                 rxm->data_off = RTE_PKTMBUF_HEADROOM;
1725                 rxm->data_len = data_len;
1726
1727                 if (!hns3_get_bit(bd_base_info, HNS3_RXD_FE_B)) {
1728                         last_seg = rxm;
1729                         continue;
1730                 }
1731
1732                 /* The last buffer of the received packet */
1733                 pkt_len = (uint16_t)(rte_le_to_cpu_16(rxd.rx.pkt_len));
1734                 first_seg->pkt_len = pkt_len;
1735                 first_seg->port = rxq->port_id;
1736                 first_seg->hash.rss = rte_le_to_cpu_32(rxd.rx.rss_hash);
1737                 first_seg->ol_flags = PKT_RX_RSS_HASH;
1738                 if (unlikely(hns3_get_bit(bd_base_info, HNS3_RXD_LUM_B))) {
1739                         first_seg->hash.fdir.hi =
1740                                 rte_le_to_cpu_32(rxd.rx.fd_id);
1741                         first_seg->ol_flags |= PKT_RX_FDIR | PKT_RX_FDIR_ID;
1742                 }
1743                 rxm->next = NULL;
1744
1745                 gro_size = hns3_get_field(bd_base_info, HNS3_RXD_GRO_SIZE_M,
1746                                           HNS3_RXD_GRO_SIZE_S);
1747                 if (gro_size != 0) {
1748                         first_seg->ol_flags |= PKT_RX_LRO;
1749                         first_seg->tso_segsz = gro_size;
1750                 }
1751
1752                 ret = hns3_handle_bdinfo(rxq, first_seg, bd_base_info,
1753                                          l234_info, &cksum_err);
1754                 if (unlikely(ret))
1755                         goto pkt_err;
1756
1757                 first_seg->packet_type = rxd_pkt_info_to_pkt_type(l234_info,
1758                                                                   ol_info);
1759
1760                 if (bd_base_info & BIT(HNS3_RXD_L3L4P_B))
1761                         hns3_rx_set_cksum_flag(first_seg,
1762                                                first_seg->packet_type,
1763                                                cksum_err);
1764                 hns3_rxd_to_vlan_tci(rxq, first_seg, l234_info, &rxd);
1765
1766                 rx_pkts[nb_rx++] = first_seg;
1767                 first_seg = NULL;
1768                 continue;
1769 pkt_err:
1770                 rte_pktmbuf_free(first_seg);
1771                 first_seg = NULL;
1772         }
1773
1774         rxq->next_to_clean = rx_id;
1775         rxq->pkt_first_seg = first_seg;
1776         rxq->pkt_last_seg = last_seg;
1777
1778         nb_rx_bd = nb_rx_bd + rxq->nb_rx_hold;
1779         if (nb_rx_bd > rxq->rx_free_thresh) {
1780                 hns3_clean_rx_buffers(rxq, nb_rx_bd);
1781                 nb_rx_bd = 0;
1782         }
1783         rxq->nb_rx_hold = nb_rx_bd;
1784
1785         return nb_rx;
1786 }
1787
1788 int
1789 hns3_tx_queue_setup(struct rte_eth_dev *dev, uint16_t idx, uint16_t nb_desc,
1790                     unsigned int socket_id, const struct rte_eth_txconf *conf)
1791 {
1792         struct hns3_adapter *hns = dev->data->dev_private;
1793         struct hns3_hw *hw = &hns->hw;
1794         struct hns3_queue_info q_info;
1795         struct hns3_tx_queue *txq;
1796         int tx_entry_len;
1797
1798         if (dev->data->dev_started) {
1799                 hns3_err(hw, "tx_queue_setup after dev_start no supported");
1800                 return -EINVAL;
1801         }
1802
1803         if (nb_desc > HNS3_MAX_RING_DESC || nb_desc < HNS3_MIN_RING_DESC ||
1804             nb_desc % HNS3_ALIGN_RING_DESC) {
1805                 hns3_err(hw, "Number (%u) of tx descriptors is invalid",
1806                             nb_desc);
1807                 return -EINVAL;
1808         }
1809
1810         if (dev->data->tx_queues[idx] != NULL) {
1811                 hns3_tx_queue_release(dev->data->tx_queues[idx]);
1812                 dev->data->tx_queues[idx] = NULL;
1813         }
1814
1815         q_info.idx = idx;
1816         q_info.socket_id = socket_id;
1817         q_info.nb_desc = nb_desc;
1818         q_info.type = "hns3 TX queue";
1819         q_info.ring_name = "tx_ring";
1820         txq = hns3_alloc_txq_and_dma_zone(dev, &q_info);
1821         if (txq == NULL) {
1822                 hns3_err(hw,
1823                          "Failed to alloc mem and reserve DMA mem for tx ring!");
1824                 return -ENOMEM;
1825         }
1826
1827         txq->tx_deferred_start = conf->tx_deferred_start;
1828         tx_entry_len = sizeof(struct hns3_entry) * txq->nb_tx_desc;
1829         txq->sw_ring = rte_zmalloc_socket("hns3 TX sw ring", tx_entry_len,
1830                                           RTE_CACHE_LINE_SIZE, socket_id);
1831         if (txq->sw_ring == NULL) {
1832                 hns3_err(hw, "Failed to allocate memory for tx sw ring!");
1833                 hns3_tx_queue_release(txq);
1834                 return -ENOMEM;
1835         }
1836
1837         txq->hns = hns;
1838         txq->next_to_use = 0;
1839         txq->next_to_clean = 0;
1840         txq->tx_bd_ready = txq->nb_tx_desc - 1;
1841         txq->port_id = dev->data->port_id;
1842         txq->pvid_state = hw->port_base_vlan_cfg.state;
1843         txq->configured = true;
1844         txq->io_base = (void *)((char *)hw->io_base + HNS3_TQP_REG_OFFSET +
1845                                 idx * HNS3_TQP_REG_SIZE);
1846         txq->over_length_pkt_cnt = 0;
1847         txq->exceed_limit_bd_pkt_cnt = 0;
1848         txq->exceed_limit_bd_reassem_fail = 0;
1849         txq->unsupported_tunnel_pkt_cnt = 0;
1850         txq->queue_full_cnt = 0;
1851         txq->pkt_padding_fail_cnt = 0;
1852         rte_spinlock_lock(&hw->lock);
1853         dev->data->tx_queues[idx] = txq;
1854         rte_spinlock_unlock(&hw->lock);
1855
1856         return 0;
1857 }
1858
1859 static inline void
1860 hns3_queue_xmit(struct hns3_tx_queue *txq, uint32_t buf_num)
1861 {
1862         hns3_write_dev(txq, HNS3_RING_TX_TAIL_REG, buf_num);
1863 }
1864
1865 static void
1866 hns3_tx_free_useless_buffer(struct hns3_tx_queue *txq)
1867 {
1868         uint16_t tx_next_clean = txq->next_to_clean;
1869         uint16_t tx_next_use   = txq->next_to_use;
1870         uint16_t tx_bd_ready   = txq->tx_bd_ready;
1871         uint16_t tx_bd_max     = txq->nb_tx_desc;
1872         struct hns3_entry *tx_bak_pkt = &txq->sw_ring[tx_next_clean];
1873         struct hns3_desc *desc = &txq->tx_ring[tx_next_clean];
1874         struct rte_mbuf *mbuf;
1875
1876         while ((!hns3_get_bit(desc->tx.tp_fe_sc_vld_ra_ri, HNS3_TXD_VLD_B)) &&
1877                 tx_next_use != tx_next_clean) {
1878                 mbuf = tx_bak_pkt->mbuf;
1879                 if (mbuf) {
1880                         rte_pktmbuf_free_seg(mbuf);
1881                         tx_bak_pkt->mbuf = NULL;
1882                 }
1883
1884                 desc++;
1885                 tx_bak_pkt++;
1886                 tx_next_clean++;
1887                 tx_bd_ready++;
1888
1889                 if (tx_next_clean >= tx_bd_max) {
1890                         tx_next_clean = 0;
1891                         desc = txq->tx_ring;
1892                         tx_bak_pkt = txq->sw_ring;
1893                 }
1894         }
1895
1896         txq->next_to_clean = tx_next_clean;
1897         txq->tx_bd_ready   = tx_bd_ready;
1898 }
1899
1900 static int
1901 hns3_tso_proc_tunnel(struct hns3_desc *desc, uint64_t ol_flags,
1902                      struct rte_mbuf *rxm, uint8_t *l2_len)
1903 {
1904         uint64_t tun_flags;
1905         uint8_t ol4_len;
1906         uint32_t otmp;
1907
1908         tun_flags = ol_flags & PKT_TX_TUNNEL_MASK;
1909         if (tun_flags == 0)
1910                 return 0;
1911
1912         otmp = rte_le_to_cpu_32(desc->tx.ol_type_vlan_len_msec);
1913         switch (tun_flags) {
1914         case PKT_TX_TUNNEL_GENEVE:
1915         case PKT_TX_TUNNEL_VXLAN:
1916                 *l2_len = rxm->l2_len - RTE_ETHER_VXLAN_HLEN;
1917                 break;
1918         case PKT_TX_TUNNEL_GRE:
1919                 /*
1920                  * OL4 header size, defined in 4 Bytes, it contains outer
1921                  * L4(GRE) length and tunneling length.
1922                  */
1923                 ol4_len = hns3_get_field(otmp, HNS3_TXD_L4LEN_M,
1924                                          HNS3_TXD_L4LEN_S);
1925                 *l2_len = rxm->l2_len - (ol4_len << HNS3_L4_LEN_UNIT);
1926                 break;
1927         default:
1928                 /* For non UDP / GRE tunneling, drop the tunnel packet */
1929                 return -EINVAL;
1930         }
1931         hns3_set_field(otmp, HNS3_TXD_L2LEN_M, HNS3_TXD_L2LEN_S,
1932                        rxm->outer_l2_len >> HNS3_L2_LEN_UNIT);
1933         desc->tx.ol_type_vlan_len_msec = rte_cpu_to_le_32(otmp);
1934
1935         return 0;
1936 }
1937
1938 int
1939 hns3_config_gro(struct hns3_hw *hw, bool en)
1940 {
1941         struct hns3_cfg_gro_status_cmd *req;
1942         struct hns3_cmd_desc desc;
1943         int ret;
1944
1945         hns3_cmd_setup_basic_desc(&desc, HNS3_OPC_GRO_GENERIC_CONFIG, false);
1946         req = (struct hns3_cfg_gro_status_cmd *)desc.data;
1947
1948         req->gro_en = rte_cpu_to_le_16(en ? 1 : 0);
1949
1950         ret = hns3_cmd_send(hw, &desc, 1);
1951         if (ret)
1952                 hns3_err(hw, "%s hardware GRO failed, ret = %d",
1953                          en ? "enable" : "disable", ret);
1954
1955         return ret;
1956 }
1957
1958 int
1959 hns3_restore_gro_conf(struct hns3_hw *hw)
1960 {
1961         uint64_t offloads;
1962         bool gro_en;
1963         int ret;
1964
1965         offloads = hw->data->dev_conf.rxmode.offloads;
1966         gro_en = offloads & DEV_RX_OFFLOAD_TCP_LRO ? true : false;
1967         ret = hns3_config_gro(hw, gro_en);
1968         if (ret)
1969                 hns3_err(hw, "restore hardware GRO to %s failed, ret = %d",
1970                          gro_en ? "enabled" : "disabled", ret);
1971
1972         return ret;
1973 }
1974
1975 static inline bool
1976 hns3_pkt_is_tso(struct rte_mbuf *m)
1977 {
1978         return (m->tso_segsz != 0 && m->ol_flags & PKT_TX_TCP_SEG);
1979 }
1980
1981 static void
1982 hns3_set_tso(struct hns3_desc *desc, uint64_t ol_flags,
1983                 uint32_t paylen, struct rte_mbuf *rxm)
1984 {
1985         uint8_t l2_len = rxm->l2_len;
1986         uint32_t tmp;
1987
1988         if (!hns3_pkt_is_tso(rxm))
1989                 return;
1990
1991         if (hns3_tso_proc_tunnel(desc, ol_flags, rxm, &l2_len))
1992                 return;
1993
1994         if (paylen <= rxm->tso_segsz)
1995                 return;
1996
1997         tmp = rte_le_to_cpu_32(desc->tx.type_cs_vlan_tso_len);
1998         hns3_set_bit(tmp, HNS3_TXD_TSO_B, 1);
1999         hns3_set_bit(tmp, HNS3_TXD_L3CS_B, 1);
2000         hns3_set_field(tmp, HNS3_TXD_L4T_M, HNS3_TXD_L4T_S, HNS3_L4T_TCP);
2001         hns3_set_bit(tmp, HNS3_TXD_L4CS_B, 1);
2002         hns3_set_field(tmp, HNS3_TXD_L4LEN_M, HNS3_TXD_L4LEN_S,
2003                        sizeof(struct rte_tcp_hdr) >> HNS3_L4_LEN_UNIT);
2004         hns3_set_field(tmp, HNS3_TXD_L2LEN_M, HNS3_TXD_L2LEN_S,
2005                        l2_len >> HNS3_L2_LEN_UNIT);
2006         desc->tx.type_cs_vlan_tso_len = rte_cpu_to_le_32(tmp);
2007         desc->tx.mss = rte_cpu_to_le_16(rxm->tso_segsz);
2008 }
2009
2010 static inline void
2011 hns3_fill_per_desc(struct hns3_desc *desc, struct rte_mbuf *rxm)
2012 {
2013         desc->addr = rte_mbuf_data_iova(rxm);
2014         desc->tx.send_size = rte_cpu_to_le_16(rte_pktmbuf_data_len(rxm));
2015         desc->tx.tp_fe_sc_vld_ra_ri = rte_cpu_to_le_16(BIT(HNS3_TXD_VLD_B));
2016 }
2017
2018 static void
2019 hns3_fill_first_desc(struct hns3_tx_queue *txq, struct hns3_desc *desc,
2020                      struct rte_mbuf *rxm)
2021 {
2022         uint64_t ol_flags = rxm->ol_flags;
2023         uint32_t hdr_len;
2024         uint32_t paylen;
2025
2026         hdr_len = rxm->l2_len + rxm->l3_len + rxm->l4_len;
2027         hdr_len += (ol_flags & PKT_TX_TUNNEL_MASK) ?
2028                            rxm->outer_l2_len + rxm->outer_l3_len : 0;
2029         paylen = rxm->pkt_len - hdr_len;
2030         desc->tx.paylen = rte_cpu_to_le_32(paylen);
2031         hns3_set_tso(desc, ol_flags, paylen, rxm);
2032
2033         /*
2034          * Currently, hardware doesn't support more than two layers VLAN offload
2035          * in Tx direction based on hns3 network engine. So when the number of
2036          * VLANs in the packets represented by rxm plus the number of VLAN
2037          * offload by hardware such as PVID etc, exceeds two, the packets will
2038          * be discarded or the original VLAN of the packets will be overwitted
2039          * by hardware. When the PF PVID is enabled by calling the API function
2040          * named rte_eth_dev_set_vlan_pvid or the VF PVID is enabled by the hns3
2041          * PF kernel ether driver, the outer VLAN tag will always be the PVID.
2042          * To avoid the VLAN of Tx descriptor is overwritten by PVID, it should
2043          * be added to the position close to the IP header when PVID is enabled.
2044          */
2045         if (!txq->pvid_state && ol_flags & (PKT_TX_VLAN_PKT |
2046                                 PKT_TX_QINQ_PKT)) {
2047                 desc->tx.ol_type_vlan_len_msec |=
2048                                 rte_cpu_to_le_32(BIT(HNS3_TXD_OVLAN_B));
2049                 if (ol_flags & PKT_TX_QINQ_PKT)
2050                         desc->tx.outer_vlan_tag =
2051                                         rte_cpu_to_le_16(rxm->vlan_tci_outer);
2052                 else
2053                         desc->tx.outer_vlan_tag =
2054                                         rte_cpu_to_le_16(rxm->vlan_tci);
2055         }
2056
2057         if (ol_flags & PKT_TX_QINQ_PKT ||
2058             ((ol_flags & PKT_TX_VLAN_PKT) && txq->pvid_state)) {
2059                 desc->tx.type_cs_vlan_tso_len |=
2060                                         rte_cpu_to_le_32(BIT(HNS3_TXD_VLAN_B));
2061                 desc->tx.vlan_tag = rte_cpu_to_le_16(rxm->vlan_tci);
2062         }
2063 }
2064
2065 static int
2066 hns3_tx_alloc_mbufs(struct hns3_tx_queue *txq, struct rte_mempool *mb_pool,
2067                     uint16_t nb_new_buf, struct rte_mbuf **alloc_mbuf)
2068 {
2069         struct rte_mbuf *new_mbuf = NULL;
2070         struct rte_eth_dev *dev;
2071         struct rte_mbuf *temp;
2072         struct hns3_hw *hw;
2073         uint16_t i;
2074
2075         /* Allocate enough mbufs */
2076         for (i = 0; i < nb_new_buf; i++) {
2077                 temp = rte_pktmbuf_alloc(mb_pool);
2078                 if (unlikely(temp == NULL)) {
2079                         dev = &rte_eth_devices[txq->port_id];
2080                         hw = HNS3_DEV_PRIVATE_TO_HW(dev->data->dev_private);
2081                         hns3_err(hw, "Failed to alloc TX mbuf port_id=%d,"
2082                                      "queue_id=%d in reassemble tx pkts.",
2083                                      txq->port_id, txq->queue_id);
2084                         rte_pktmbuf_free(new_mbuf);
2085                         return -ENOMEM;
2086                 }
2087                 temp->next = new_mbuf;
2088                 new_mbuf = temp;
2089         }
2090
2091         if (new_mbuf == NULL)
2092                 return -ENOMEM;
2093
2094         new_mbuf->nb_segs = nb_new_buf;
2095         *alloc_mbuf = new_mbuf;
2096
2097         return 0;
2098 }
2099
2100 static inline void
2101 hns3_pktmbuf_copy_hdr(struct rte_mbuf *new_pkt, struct rte_mbuf *old_pkt)
2102 {
2103         new_pkt->ol_flags = old_pkt->ol_flags;
2104         new_pkt->pkt_len = rte_pktmbuf_pkt_len(old_pkt);
2105         new_pkt->outer_l2_len = old_pkt->outer_l2_len;
2106         new_pkt->outer_l3_len = old_pkt->outer_l3_len;
2107         new_pkt->l2_len = old_pkt->l2_len;
2108         new_pkt->l3_len = old_pkt->l3_len;
2109         new_pkt->l4_len = old_pkt->l4_len;
2110         new_pkt->vlan_tci_outer = old_pkt->vlan_tci_outer;
2111         new_pkt->vlan_tci = old_pkt->vlan_tci;
2112 }
2113
2114 static int
2115 hns3_reassemble_tx_pkts(void *tx_queue, struct rte_mbuf *tx_pkt,
2116                         struct rte_mbuf **new_pkt)
2117 {
2118         struct hns3_tx_queue *txq = tx_queue;
2119         struct rte_mempool *mb_pool;
2120         struct rte_mbuf *new_mbuf;
2121         struct rte_mbuf *temp_new;
2122         struct rte_mbuf *temp;
2123         uint16_t last_buf_len;
2124         uint16_t nb_new_buf;
2125         uint16_t buf_size;
2126         uint16_t buf_len;
2127         uint16_t len_s;
2128         uint16_t len_d;
2129         uint16_t len;
2130         uint16_t i;
2131         int ret;
2132         char *s;
2133         char *d;
2134
2135         mb_pool = tx_pkt->pool;
2136         buf_size = tx_pkt->buf_len - RTE_PKTMBUF_HEADROOM;
2137         nb_new_buf = (rte_pktmbuf_pkt_len(tx_pkt) - 1) / buf_size + 1;
2138         if (nb_new_buf > HNS3_MAX_NON_TSO_BD_PER_PKT)
2139                 return -EINVAL;
2140
2141         last_buf_len = rte_pktmbuf_pkt_len(tx_pkt) % buf_size;
2142         if (last_buf_len == 0)
2143                 last_buf_len = buf_size;
2144
2145         /* Allocate enough mbufs */
2146         ret = hns3_tx_alloc_mbufs(txq, mb_pool, nb_new_buf, &new_mbuf);
2147         if (ret)
2148                 return ret;
2149
2150         /* Copy the original packet content to the new mbufs */
2151         temp = tx_pkt;
2152         s = rte_pktmbuf_mtod(temp, char *);
2153         len_s = rte_pktmbuf_data_len(temp);
2154         temp_new = new_mbuf;
2155         for (i = 0; i < nb_new_buf; i++) {
2156                 d = rte_pktmbuf_mtod(temp_new, char *);
2157                 if (i < nb_new_buf - 1)
2158                         buf_len = buf_size;
2159                 else
2160                         buf_len = last_buf_len;
2161                 len_d = buf_len;
2162
2163                 while (len_d) {
2164                         len = RTE_MIN(len_s, len_d);
2165                         memcpy(d, s, len);
2166                         s = s + len;
2167                         d = d + len;
2168                         len_d = len_d - len;
2169                         len_s = len_s - len;
2170
2171                         if (len_s == 0) {
2172                                 temp = temp->next;
2173                                 if (temp == NULL)
2174                                         break;
2175                                 s = rte_pktmbuf_mtod(temp, char *);
2176                                 len_s = rte_pktmbuf_data_len(temp);
2177                         }
2178                 }
2179
2180                 temp_new->data_len = buf_len;
2181                 temp_new = temp_new->next;
2182         }
2183         hns3_pktmbuf_copy_hdr(new_mbuf, tx_pkt);
2184
2185         /* free original mbufs */
2186         rte_pktmbuf_free(tx_pkt);
2187
2188         *new_pkt = new_mbuf;
2189
2190         return 0;
2191 }
2192
2193 static void
2194 hns3_parse_outer_params(uint64_t ol_flags, uint32_t *ol_type_vlan_len_msec)
2195 {
2196         uint32_t tmp = *ol_type_vlan_len_msec;
2197
2198         /* (outer) IP header type */
2199         if (ol_flags & PKT_TX_OUTER_IPV4) {
2200                 /* OL3 header size, defined in 4 bytes */
2201                 hns3_set_field(tmp, HNS3_TXD_L3LEN_M, HNS3_TXD_L3LEN_S,
2202                                sizeof(struct rte_ipv4_hdr) >> HNS3_L3_LEN_UNIT);
2203                 if (ol_flags & PKT_TX_OUTER_IP_CKSUM)
2204                         hns3_set_field(tmp, HNS3_TXD_OL3T_M,
2205                                        HNS3_TXD_OL3T_S, HNS3_OL3T_IPV4_CSUM);
2206                 else
2207                         hns3_set_field(tmp, HNS3_TXD_OL3T_M, HNS3_TXD_OL3T_S,
2208                                        HNS3_OL3T_IPV4_NO_CSUM);
2209         } else if (ol_flags & PKT_TX_OUTER_IPV6) {
2210                 hns3_set_field(tmp, HNS3_TXD_OL3T_M, HNS3_TXD_OL3T_S,
2211                                HNS3_OL3T_IPV6);
2212                 /* OL3 header size, defined in 4 bytes */
2213                 hns3_set_field(tmp, HNS3_TXD_L3LEN_M, HNS3_TXD_L3LEN_S,
2214                                sizeof(struct rte_ipv6_hdr) >> HNS3_L3_LEN_UNIT);
2215         }
2216
2217         *ol_type_vlan_len_msec = tmp;
2218 }
2219
2220 static int
2221 hns3_parse_inner_params(uint64_t ol_flags, uint32_t *ol_type_vlan_len_msec,
2222                         struct rte_net_hdr_lens *hdr_lens)
2223 {
2224         uint32_t tmp = *ol_type_vlan_len_msec;
2225         uint8_t l4_len;
2226
2227         /* OL2 header size, defined in 2 bytes */
2228         hns3_set_field(tmp, HNS3_TXD_L2LEN_M, HNS3_TXD_L2LEN_S,
2229                        sizeof(struct rte_ether_hdr) >> HNS3_L2_LEN_UNIT);
2230
2231         /* L4TUNT: L4 Tunneling Type */
2232         switch (ol_flags & PKT_TX_TUNNEL_MASK) {
2233         case PKT_TX_TUNNEL_GENEVE:
2234         case PKT_TX_TUNNEL_VXLAN:
2235                 /* MAC in UDP tunnelling packet, include VxLAN */
2236                 hns3_set_field(tmp, HNS3_TXD_TUNTYPE_M, HNS3_TXD_TUNTYPE_S,
2237                                HNS3_TUN_MAC_IN_UDP);
2238                 /*
2239                  * OL4 header size, defined in 4 Bytes, it contains outer
2240                  * L4(UDP) length and tunneling length.
2241                  */
2242                 hns3_set_field(tmp, HNS3_TXD_L4LEN_M, HNS3_TXD_L4LEN_S,
2243                                (uint8_t)RTE_ETHER_VXLAN_HLEN >>
2244                                HNS3_L4_LEN_UNIT);
2245                 break;
2246         case PKT_TX_TUNNEL_GRE:
2247                 hns3_set_field(tmp, HNS3_TXD_TUNTYPE_M, HNS3_TXD_TUNTYPE_S,
2248                                HNS3_TUN_NVGRE);
2249                 /*
2250                  * OL4 header size, defined in 4 Bytes, it contains outer
2251                  * L4(GRE) length and tunneling length.
2252                  */
2253                 l4_len = hdr_lens->l4_len + hdr_lens->tunnel_len;
2254                 hns3_set_field(tmp, HNS3_TXD_L4LEN_M, HNS3_TXD_L4LEN_S,
2255                                l4_len >> HNS3_L4_LEN_UNIT);
2256                 break;
2257         default:
2258                 /* For non UDP / GRE tunneling, drop the tunnel packet */
2259                 return -EINVAL;
2260         }
2261
2262         *ol_type_vlan_len_msec = tmp;
2263
2264         return 0;
2265 }
2266
2267 static int
2268 hns3_parse_tunneling_params(struct hns3_tx_queue *txq, uint16_t tx_desc_id,
2269                             uint64_t ol_flags,
2270                             struct rte_net_hdr_lens *hdr_lens)
2271 {
2272         struct hns3_desc *tx_ring = txq->tx_ring;
2273         struct hns3_desc *desc = &tx_ring[tx_desc_id];
2274         uint32_t value = 0;
2275         int ret;
2276
2277         hns3_parse_outer_params(ol_flags, &value);
2278         ret = hns3_parse_inner_params(ol_flags, &value, hdr_lens);
2279         if (ret)
2280                 return -EINVAL;
2281
2282         desc->tx.ol_type_vlan_len_msec |= rte_cpu_to_le_32(value);
2283
2284         return 0;
2285 }
2286
2287 static void
2288 hns3_parse_l3_cksum_params(uint64_t ol_flags, uint32_t *type_cs_vlan_tso_len)
2289 {
2290         uint32_t tmp;
2291
2292         /* Enable L3 checksum offloads */
2293         if (ol_flags & PKT_TX_IPV4) {
2294                 tmp = *type_cs_vlan_tso_len;
2295                 hns3_set_field(tmp, HNS3_TXD_L3T_M, HNS3_TXD_L3T_S,
2296                                HNS3_L3T_IPV4);
2297                 /* inner(/normal) L3 header size, defined in 4 bytes */
2298                 hns3_set_field(tmp, HNS3_TXD_L3LEN_M, HNS3_TXD_L3LEN_S,
2299                                sizeof(struct rte_ipv4_hdr) >> HNS3_L3_LEN_UNIT);
2300                 if (ol_flags & PKT_TX_IP_CKSUM)
2301                         hns3_set_bit(tmp, HNS3_TXD_L3CS_B, 1);
2302                 *type_cs_vlan_tso_len = tmp;
2303         } else if (ol_flags & PKT_TX_IPV6) {
2304                 tmp = *type_cs_vlan_tso_len;
2305                 /* L3T, IPv6 don't do checksum */
2306                 hns3_set_field(tmp, HNS3_TXD_L3T_M, HNS3_TXD_L3T_S,
2307                                HNS3_L3T_IPV6);
2308                 /* inner(/normal) L3 header size, defined in 4 bytes */
2309                 hns3_set_field(tmp, HNS3_TXD_L3LEN_M, HNS3_TXD_L3LEN_S,
2310                                sizeof(struct rte_ipv6_hdr) >> HNS3_L3_LEN_UNIT);
2311                 *type_cs_vlan_tso_len = tmp;
2312         }
2313 }
2314
2315 static void
2316 hns3_parse_l4_cksum_params(uint64_t ol_flags, uint32_t *type_cs_vlan_tso_len)
2317 {
2318         uint32_t tmp;
2319
2320         /* Enable L4 checksum offloads */
2321         switch (ol_flags & PKT_TX_L4_MASK) {
2322         case PKT_TX_TCP_CKSUM:
2323                 tmp = *type_cs_vlan_tso_len;
2324                 hns3_set_field(tmp, HNS3_TXD_L4T_M, HNS3_TXD_L4T_S,
2325                                HNS3_L4T_TCP);
2326                 hns3_set_bit(tmp, HNS3_TXD_L4CS_B, 1);
2327                 hns3_set_field(tmp, HNS3_TXD_L4LEN_M, HNS3_TXD_L4LEN_S,
2328                                sizeof(struct rte_tcp_hdr) >> HNS3_L4_LEN_UNIT);
2329                 *type_cs_vlan_tso_len = tmp;
2330                 break;
2331         case PKT_TX_UDP_CKSUM:
2332                 tmp = *type_cs_vlan_tso_len;
2333                 hns3_set_field(tmp, HNS3_TXD_L4T_M, HNS3_TXD_L4T_S,
2334                                HNS3_L4T_UDP);
2335                 hns3_set_bit(tmp, HNS3_TXD_L4CS_B, 1);
2336                 hns3_set_field(tmp, HNS3_TXD_L4LEN_M, HNS3_TXD_L4LEN_S,
2337                                sizeof(struct rte_udp_hdr) >> HNS3_L4_LEN_UNIT);
2338                 *type_cs_vlan_tso_len = tmp;
2339                 break;
2340         case PKT_TX_SCTP_CKSUM:
2341                 tmp = *type_cs_vlan_tso_len;
2342                 hns3_set_field(tmp, HNS3_TXD_L4T_M, HNS3_TXD_L4T_S,
2343                                HNS3_L4T_SCTP);
2344                 hns3_set_bit(tmp, HNS3_TXD_L4CS_B, 1);
2345                 hns3_set_field(tmp, HNS3_TXD_L4LEN_M, HNS3_TXD_L4LEN_S,
2346                                sizeof(struct rte_sctp_hdr) >> HNS3_L4_LEN_UNIT);
2347                 *type_cs_vlan_tso_len = tmp;
2348                 break;
2349         default:
2350                 break;
2351         }
2352 }
2353
2354 static void
2355 hns3_txd_enable_checksum(struct hns3_tx_queue *txq, uint16_t tx_desc_id,
2356                          uint64_t ol_flags)
2357 {
2358         struct hns3_desc *tx_ring = txq->tx_ring;
2359         struct hns3_desc *desc = &tx_ring[tx_desc_id];
2360         uint32_t value = 0;
2361
2362         /* inner(/normal) L2 header size, defined in 2 bytes */
2363         hns3_set_field(value, HNS3_TXD_L2LEN_M, HNS3_TXD_L2LEN_S,
2364                        sizeof(struct rte_ether_hdr) >> HNS3_L2_LEN_UNIT);
2365
2366         hns3_parse_l3_cksum_params(ol_flags, &value);
2367         hns3_parse_l4_cksum_params(ol_flags, &value);
2368
2369         desc->tx.type_cs_vlan_tso_len |= rte_cpu_to_le_32(value);
2370 }
2371
2372 static bool
2373 hns3_pkt_need_linearized(struct rte_mbuf *tx_pkts, uint32_t bd_num)
2374 {
2375         struct rte_mbuf *m_first = tx_pkts;
2376         struct rte_mbuf *m_last = tx_pkts;
2377         uint32_t tot_len = 0;
2378         uint32_t hdr_len;
2379         uint32_t i;
2380
2381         /*
2382          * Hardware requires that the sum of the data length of every 8
2383          * consecutive buffers is greater than MSS in hns3 network engine.
2384          * We simplify it by ensuring pkt_headlen + the first 8 consecutive
2385          * frags greater than gso header len + mss, and the remaining 7
2386          * consecutive frags greater than MSS except the last 7 frags.
2387          */
2388         if (bd_num <= HNS3_MAX_NON_TSO_BD_PER_PKT)
2389                 return false;
2390
2391         for (i = 0; m_last && i < HNS3_MAX_NON_TSO_BD_PER_PKT - 1;
2392              i++, m_last = m_last->next)
2393                 tot_len += m_last->data_len;
2394
2395         if (!m_last)
2396                 return true;
2397
2398         /* ensure the first 8 frags is greater than mss + header */
2399         hdr_len = tx_pkts->l2_len + tx_pkts->l3_len + tx_pkts->l4_len;
2400         hdr_len += (tx_pkts->ol_flags & PKT_TX_TUNNEL_MASK) ?
2401                    tx_pkts->outer_l2_len + tx_pkts->outer_l3_len : 0;
2402         if (tot_len + m_last->data_len < tx_pkts->tso_segsz + hdr_len)
2403                 return true;
2404
2405         /*
2406          * ensure the sum of the data length of every 7 consecutive buffer
2407          * is greater than mss except the last one.
2408          */
2409         for (i = 0; m_last && i < bd_num - HNS3_MAX_NON_TSO_BD_PER_PKT; i++) {
2410                 tot_len -= m_first->data_len;
2411                 tot_len += m_last->data_len;
2412
2413                 if (tot_len < tx_pkts->tso_segsz)
2414                         return true;
2415
2416                 m_first = m_first->next;
2417                 m_last = m_last->next;
2418         }
2419
2420         return false;
2421 }
2422
2423 static void
2424 hns3_outer_header_cksum_prepare(struct rte_mbuf *m)
2425 {
2426         uint64_t ol_flags = m->ol_flags;
2427         struct rte_ipv4_hdr *ipv4_hdr;
2428         struct rte_udp_hdr *udp_hdr;
2429         uint32_t paylen, hdr_len;
2430
2431         if (!(ol_flags & (PKT_TX_OUTER_IPV4 | PKT_TX_OUTER_IPV6)))
2432                 return;
2433
2434         if (ol_flags & PKT_TX_IPV4) {
2435                 ipv4_hdr = rte_pktmbuf_mtod_offset(m, struct rte_ipv4_hdr *,
2436                                                    m->outer_l2_len);
2437
2438                 if (ol_flags & PKT_TX_IP_CKSUM)
2439                         ipv4_hdr->hdr_checksum = 0;
2440         }
2441
2442         if ((ol_flags & PKT_TX_L4_MASK) == PKT_TX_UDP_CKSUM &&
2443             ol_flags & PKT_TX_TCP_SEG) {
2444                 hdr_len = m->l2_len + m->l3_len + m->l4_len;
2445                 hdr_len += (ol_flags & PKT_TX_TUNNEL_MASK) ?
2446                                 m->outer_l2_len + m->outer_l3_len : 0;
2447                 paylen = m->pkt_len - hdr_len;
2448                 if (paylen <= m->tso_segsz)
2449                         return;
2450                 udp_hdr = rte_pktmbuf_mtod_offset(m, struct rte_udp_hdr *,
2451                                                   m->outer_l2_len +
2452                                                   m->outer_l3_len);
2453                 udp_hdr->dgram_cksum = 0;
2454         }
2455 }
2456
2457 static int
2458 hns3_check_tso_pkt_valid(struct rte_mbuf *m)
2459 {
2460         uint32_t tmp_data_len_sum = 0;
2461         uint16_t nb_buf = m->nb_segs;
2462         uint32_t paylen, hdr_len;
2463         struct rte_mbuf *m_seg;
2464         int i;
2465
2466         if (nb_buf > HNS3_MAX_TSO_BD_PER_PKT)
2467                 return -EINVAL;
2468
2469         hdr_len = m->l2_len + m->l3_len + m->l4_len;
2470         hdr_len += (m->ol_flags & PKT_TX_TUNNEL_MASK) ?
2471                         m->outer_l2_len + m->outer_l3_len : 0;
2472         if (hdr_len > HNS3_MAX_TSO_HDR_SIZE)
2473                 return -EINVAL;
2474
2475         paylen = m->pkt_len - hdr_len;
2476         if (paylen > HNS3_MAX_BD_PAYLEN)
2477                 return -EINVAL;
2478
2479         /*
2480          * The TSO header (include outer and inner L2, L3 and L4 header)
2481          * should be provided by three descriptors in maximum in hns3 network
2482          * engine.
2483          */
2484         m_seg = m;
2485         for (i = 0; m_seg != NULL && i < HNS3_MAX_TSO_HDR_BD_NUM && i < nb_buf;
2486              i++, m_seg = m_seg->next) {
2487                 tmp_data_len_sum += m_seg->data_len;
2488         }
2489
2490         if (hdr_len > tmp_data_len_sum)
2491                 return -EINVAL;
2492
2493         return 0;
2494 }
2495
2496 #ifdef RTE_LIBRTE_ETHDEV_DEBUG
2497 static inline int
2498 hns3_vld_vlan_chk(struct hns3_tx_queue *txq, struct rte_mbuf *m)
2499 {
2500         struct rte_ether_hdr *eh;
2501         struct rte_vlan_hdr *vh;
2502
2503         if (!txq->pvid_state)
2504                 return 0;
2505
2506         /*
2507          * Due to hardware limitations, we only support two-layer VLAN hardware
2508          * offload in Tx direction based on hns3 network engine, so when PVID is
2509          * enabled, QinQ insert is no longer supported.
2510          * And when PVID is enabled, in the following two cases:
2511          *  i) packets with more than two VLAN tags.
2512          *  ii) packets with one VLAN tag while the hardware VLAN insert is
2513          *      enabled.
2514          * The packets will be regarded as abnormal packets and discarded by
2515          * hardware in Tx direction. For debugging purposes, a validation check
2516          * for these types of packets is added to the '.tx_pkt_prepare' ops
2517          * implementation function named hns3_prep_pkts to inform users that
2518          * these packets will be discarded.
2519          */
2520         if (m->ol_flags & PKT_TX_QINQ_PKT)
2521                 return -EINVAL;
2522
2523         eh = rte_pktmbuf_mtod(m, struct rte_ether_hdr *);
2524         if (eh->ether_type == rte_cpu_to_be_16(RTE_ETHER_TYPE_VLAN)) {
2525                 if (m->ol_flags & PKT_TX_VLAN_PKT)
2526                         return -EINVAL;
2527
2528                 /* Ensure the incoming packet is not a QinQ packet */
2529                 vh = (struct rte_vlan_hdr *)(eh + 1);
2530                 if (vh->eth_proto == rte_cpu_to_be_16(RTE_ETHER_TYPE_VLAN))
2531                         return -EINVAL;
2532         }
2533
2534         return 0;
2535 }
2536 #endif
2537
2538 uint16_t
2539 hns3_prep_pkts(__rte_unused void *tx_queue, struct rte_mbuf **tx_pkts,
2540                uint16_t nb_pkts)
2541 {
2542         struct rte_mbuf *m;
2543         uint16_t i;
2544         int ret;
2545
2546         for (i = 0; i < nb_pkts; i++) {
2547                 m = tx_pkts[i];
2548
2549                 if (hns3_pkt_is_tso(m) &&
2550                     (hns3_pkt_need_linearized(m, m->nb_segs) ||
2551                      hns3_check_tso_pkt_valid(m))) {
2552                         rte_errno = EINVAL;
2553                         return i;
2554                 }
2555
2556 #ifdef RTE_LIBRTE_ETHDEV_DEBUG
2557                 ret = rte_validate_tx_offload(m);
2558                 if (ret != 0) {
2559                         rte_errno = -ret;
2560                         return i;
2561                 }
2562
2563                 if (hns3_vld_vlan_chk(tx_queue, m)) {
2564                         rte_errno = EINVAL;
2565                         return i;
2566                 }
2567 #endif
2568                 ret = rte_net_intel_cksum_prepare(m);
2569                 if (ret != 0) {
2570                         rte_errno = -ret;
2571                         return i;
2572                 }
2573
2574                 hns3_outer_header_cksum_prepare(m);
2575         }
2576
2577         return i;
2578 }
2579
2580 static int
2581 hns3_parse_cksum(struct hns3_tx_queue *txq, uint16_t tx_desc_id,
2582                  const struct rte_mbuf *m, struct rte_net_hdr_lens *hdr_lens)
2583 {
2584         /* Fill in tunneling parameters if necessary */
2585         if (m->ol_flags & PKT_TX_TUNNEL_MASK) {
2586                 (void)rte_net_get_ptype(m, hdr_lens, RTE_PTYPE_ALL_MASK);
2587                 if (hns3_parse_tunneling_params(txq, tx_desc_id, m->ol_flags,
2588                                                 hdr_lens)) {
2589                         txq->unsupported_tunnel_pkt_cnt++;
2590                         return -EINVAL;
2591                 }
2592         }
2593         /* Enable checksum offloading */
2594         if (m->ol_flags & HNS3_TX_CKSUM_OFFLOAD_MASK)
2595                 hns3_txd_enable_checksum(txq, tx_desc_id, m->ol_flags);
2596
2597         return 0;
2598 }
2599
2600 static int
2601 hns3_check_non_tso_pkt(uint16_t nb_buf, struct rte_mbuf **m_seg,
2602                       struct rte_mbuf *tx_pkt, struct hns3_tx_queue *txq)
2603 {
2604         struct rte_mbuf *new_pkt;
2605         int ret;
2606
2607         if (hns3_pkt_is_tso(*m_seg))
2608                 return 0;
2609
2610         /*
2611          * If packet length is greater than HNS3_MAX_FRAME_LEN
2612          * driver support, the packet will be ignored.
2613          */
2614         if (unlikely(rte_pktmbuf_pkt_len(tx_pkt) > HNS3_MAX_FRAME_LEN)) {
2615                 txq->over_length_pkt_cnt++;
2616                 return -EINVAL;
2617         }
2618
2619         if (unlikely(nb_buf > HNS3_MAX_NON_TSO_BD_PER_PKT)) {
2620                 txq->exceed_limit_bd_pkt_cnt++;
2621                 ret = hns3_reassemble_tx_pkts(txq, tx_pkt, &new_pkt);
2622                 if (ret) {
2623                         txq->exceed_limit_bd_reassem_fail++;
2624                         return ret;
2625                 }
2626                 *m_seg = new_pkt;
2627         }
2628
2629         return 0;
2630 }
2631
2632 uint16_t
2633 hns3_xmit_pkts(void *tx_queue, struct rte_mbuf **tx_pkts, uint16_t nb_pkts)
2634 {
2635         struct rte_net_hdr_lens hdr_lens = {0};
2636         struct hns3_tx_queue *txq = tx_queue;
2637         struct hns3_entry *tx_bak_pkt;
2638         struct hns3_desc *tx_ring;
2639         struct rte_mbuf *tx_pkt;
2640         struct rte_mbuf *m_seg;
2641         struct hns3_desc *desc;
2642         uint32_t nb_hold = 0;
2643         uint16_t tx_next_use;
2644         uint16_t tx_pkt_num;
2645         uint16_t tx_bd_max;
2646         uint16_t nb_buf;
2647         uint16_t nb_tx;
2648         uint16_t i;
2649
2650         /* free useless buffer */
2651         hns3_tx_free_useless_buffer(txq);
2652
2653         tx_next_use   = txq->next_to_use;
2654         tx_bd_max     = txq->nb_tx_desc;
2655         tx_pkt_num = nb_pkts;
2656         tx_ring = txq->tx_ring;
2657
2658         /* send packets */
2659         tx_bak_pkt = &txq->sw_ring[tx_next_use];
2660         for (nb_tx = 0; nb_tx < tx_pkt_num; nb_tx++) {
2661                 tx_pkt = *tx_pkts++;
2662
2663                 nb_buf = tx_pkt->nb_segs;
2664
2665                 if (nb_buf > txq->tx_bd_ready) {
2666                         txq->queue_full_cnt++;
2667                         if (nb_tx == 0)
2668                                 return 0;
2669
2670                         goto end_of_tx;
2671                 }
2672
2673                 /*
2674                  * If packet length is less than minimum packet size, driver
2675                  * need to pad it.
2676                  */
2677                 if (unlikely(rte_pktmbuf_pkt_len(tx_pkt) < HNS3_MIN_PKT_SIZE)) {
2678                         uint16_t add_len;
2679                         char *appended;
2680
2681                         add_len = HNS3_MIN_PKT_SIZE -
2682                                          rte_pktmbuf_pkt_len(tx_pkt);
2683                         appended = rte_pktmbuf_append(tx_pkt, add_len);
2684                         if (appended == NULL) {
2685                                 txq->pkt_padding_fail_cnt++;
2686                                 break;
2687                         }
2688
2689                         memset(appended, 0, add_len);
2690                 }
2691
2692                 m_seg = tx_pkt;
2693
2694                 if (hns3_check_non_tso_pkt(nb_buf, &m_seg, tx_pkt, txq))
2695                         goto end_of_tx;
2696
2697                 if (hns3_parse_cksum(txq, tx_next_use, m_seg, &hdr_lens))
2698                         goto end_of_tx;
2699
2700                 i = 0;
2701                 desc = &tx_ring[tx_next_use];
2702
2703                 /*
2704                  * If the packet is divided into multiple Tx Buffer Descriptors,
2705                  * only need to fill vlan, paylen and tso into the first Tx
2706                  * Buffer Descriptor.
2707                  */
2708                 hns3_fill_first_desc(txq, desc, m_seg);
2709
2710                 do {
2711                         desc = &tx_ring[tx_next_use];
2712                         /*
2713                          * Fill valid bits, DMA address and data length for each
2714                          * Tx Buffer Descriptor.
2715                          */
2716                         hns3_fill_per_desc(desc, m_seg);
2717                         tx_bak_pkt->mbuf = m_seg;
2718                         m_seg = m_seg->next;
2719                         tx_next_use++;
2720                         tx_bak_pkt++;
2721                         if (tx_next_use >= tx_bd_max) {
2722                                 tx_next_use = 0;
2723                                 tx_bak_pkt = txq->sw_ring;
2724                         }
2725
2726                         i++;
2727                 } while (m_seg != NULL);
2728
2729                 /* Add end flag for the last Tx Buffer Descriptor */
2730                 desc->tx.tp_fe_sc_vld_ra_ri |=
2731                                  rte_cpu_to_le_16(BIT(HNS3_TXD_FE_B));
2732
2733                 nb_hold += i;
2734                 txq->next_to_use = tx_next_use;
2735                 txq->tx_bd_ready -= i;
2736         }
2737
2738 end_of_tx:
2739
2740         if (likely(nb_tx))
2741                 hns3_queue_xmit(txq, nb_hold);
2742
2743         return nb_tx;
2744 }
2745
2746 static uint16_t
2747 hns3_dummy_rxtx_burst(void *dpdk_txq __rte_unused,
2748                       struct rte_mbuf **pkts __rte_unused,
2749                       uint16_t pkts_n __rte_unused)
2750 {
2751         return 0;
2752 }
2753
2754 void hns3_set_rxtx_function(struct rte_eth_dev *eth_dev)
2755 {
2756         struct hns3_adapter *hns = eth_dev->data->dev_private;
2757
2758         if (hns->hw.adapter_state == HNS3_NIC_STARTED &&
2759             rte_atomic16_read(&hns->hw.reset.resetting) == 0) {
2760                 eth_dev->rx_pkt_burst = hns3_recv_pkts;
2761                 eth_dev->tx_pkt_burst = hns3_xmit_pkts;
2762                 eth_dev->tx_pkt_prepare = hns3_prep_pkts;
2763         } else {
2764                 eth_dev->rx_pkt_burst = hns3_dummy_rxtx_burst;
2765                 eth_dev->tx_pkt_burst = hns3_dummy_rxtx_burst;
2766                 eth_dev->tx_pkt_prepare = hns3_dummy_rxtx_burst;
2767         }
2768 }