drivers/net/hns3/hns3_rxtx.c

   1 /* SPDX-License-Identifier: BSD-3-Clause
   2  * Copyright(c) 2018-2019 Hisilicon Limited.
   3  */
   4
   5 #include <stdarg.h>
   6 #include <stdbool.h>
   7 #include <stdint.h>
   8 #include <stdio.h>
   9 #include <unistd.h>
  10 #include <inttypes.h>
  11 #include <rte_bus_pci.h>
  12 #include <rte_byteorder.h>
  13 #include <rte_common.h>
  14 #include <rte_cycles.h>
  15 #include <rte_dev.h>
  16 #include <rte_eal.h>
  17 #include <rte_ether.h>
  18 #include <rte_vxlan.h>
  19 #include <rte_ethdev_driver.h>
  20 #include <rte_io.h>
  21 #include <rte_ip.h>
  22 #include <rte_gre.h>
  23 #include <rte_net.h>
  24 #include <rte_malloc.h>
  25 #include <rte_pci.h>
  26
  27 #include "hns3_ethdev.h"
  28 #include "hns3_rxtx.h"
  29 #include "hns3_regs.h"
  30 #include "hns3_logs.h"
  31
  32 #define HNS3_CFG_DESC_NUM(num)  ((num) / 8 - 1)
  33 #define DEFAULT_RX_FREE_THRESH  32
  34
  35 static void
  36 hns3_rx_queue_release_mbufs(struct hns3_rx_queue *rxq)
  37 {
  38         uint16_t i;
  39
  40         /* Note: Fake rx queue will not enter here */
  41         if (rxq->sw_ring) {
  42                 for (i = 0; i < rxq->nb_rx_desc; i++) {
  43                         if (rxq->sw_ring[i].mbuf) {
  44                                 rte_pktmbuf_free_seg(rxq->sw_ring[i].mbuf);
  45                                 rxq->sw_ring[i].mbuf = NULL;
  46                         }
  47                 }
  48         }
  49 }
  50
  51 static void
  52 hns3_tx_queue_release_mbufs(struct hns3_tx_queue *txq)
  53 {
  54         uint16_t i;
  55
  56         /* Note: Fake rx queue will not enter here */
  57         if (txq->sw_ring) {
  58                 for (i = 0; i < txq->nb_tx_desc; i++) {
  59                         if (txq->sw_ring[i].mbuf) {
  60                                 rte_pktmbuf_free_seg(txq->sw_ring[i].mbuf);
  61                                 txq->sw_ring[i].mbuf = NULL;
  62                         }
  63                 }
  64         }
  65 }
  66
  67 static void
  68 hns3_rx_queue_release(void *queue)
  69 {
  70         struct hns3_rx_queue *rxq = queue;
  71         if (rxq) {
  72                 hns3_rx_queue_release_mbufs(rxq);
  73                 if (rxq->mz)
  74                         rte_memzone_free(rxq->mz);
  75                 if (rxq->sw_ring)
  76                         rte_free(rxq->sw_ring);
  77                 rte_free(rxq);
  78         }
  79 }
  80
  81 static void
  82 hns3_tx_queue_release(void *queue)
  83 {
  84         struct hns3_tx_queue *txq = queue;
  85         if (txq) {
  86                 hns3_tx_queue_release_mbufs(txq);
  87                 if (txq->mz)
  88                         rte_memzone_free(txq->mz);
  89                 if (txq->sw_ring)
  90                         rte_free(txq->sw_ring);
  91                 rte_free(txq);
  92         }
  93 }
  94
  95 void
  96 hns3_dev_rx_queue_release(void *queue)
  97 {
  98         struct hns3_rx_queue *rxq = queue;
  99         struct hns3_adapter *hns;
 100
 101         if (rxq == NULL)
 102                 return;
 103
 104         hns = rxq->hns;
 105         rte_spinlock_lock(&hns->hw.lock);
 106         hns3_rx_queue_release(queue);
 107         rte_spinlock_unlock(&hns->hw.lock);
 108 }
 109
 110 void
 111 hns3_dev_tx_queue_release(void *queue)
 112 {
 113         struct hns3_tx_queue *txq = queue;
 114         struct hns3_adapter *hns;
 115
 116         if (txq == NULL)
 117                 return;
 118
 119         hns = txq->hns;
 120         rte_spinlock_lock(&hns->hw.lock);
 121         hns3_tx_queue_release(queue);
 122         rte_spinlock_unlock(&hns->hw.lock);
 123 }
 124
 125 static void
 126 hns3_fake_rx_queue_release(struct hns3_rx_queue *queue)
 127 {
 128         struct hns3_rx_queue *rxq = queue;
 129         struct hns3_adapter *hns;
 130         struct hns3_hw *hw;
 131         uint16_t idx;
 132
 133         if (rxq == NULL)
 134                 return;
 135
 136         hns = rxq->hns;
 137         hw = &hns->hw;
 138         idx = rxq->queue_id;
 139         if (hw->fkq_data.rx_queues[idx]) {
 140                 hns3_rx_queue_release(hw->fkq_data.rx_queues[idx]);
 141                 hw->fkq_data.rx_queues[idx] = NULL;
 142         }
 143
 144         /* free fake rx queue arrays */
 145         if (idx == (hw->fkq_data.nb_fake_rx_queues - 1)) {
 146                 hw->fkq_data.nb_fake_rx_queues = 0;
 147                 rte_free(hw->fkq_data.rx_queues);
 148                 hw->fkq_data.rx_queues = NULL;
 149         }
 150 }
 151
 152 static void
 153 hns3_fake_tx_queue_release(struct hns3_tx_queue *queue)
 154 {
 155         struct hns3_tx_queue *txq = queue;
 156         struct hns3_adapter *hns;
 157         struct hns3_hw *hw;
 158         uint16_t idx;
 159
 160         if (txq == NULL)
 161                 return;
 162
 163         hns = txq->hns;
 164         hw = &hns->hw;
 165         idx = txq->queue_id;
 166         if (hw->fkq_data.tx_queues[idx]) {
 167                 hns3_tx_queue_release(hw->fkq_data.tx_queues[idx]);
 168                 hw->fkq_data.tx_queues[idx] = NULL;
 169         }
 170
 171         /* free fake tx queue arrays */
 172         if (idx == (hw->fkq_data.nb_fake_tx_queues - 1)) {
 173                 hw->fkq_data.nb_fake_tx_queues = 0;
 174                 rte_free(hw->fkq_data.tx_queues);
 175                 hw->fkq_data.tx_queues = NULL;
 176         }
 177 }
 178
 179 static void
 180 hns3_free_rx_queues(struct rte_eth_dev *dev)
 181 {
 182         struct hns3_adapter *hns = dev->data->dev_private;
 183         struct hns3_fake_queue_data *fkq_data;
 184         struct hns3_hw *hw = &hns->hw;
 185         uint16_t nb_rx_q;
 186         uint16_t i;
 187
 188         nb_rx_q = hw->data->nb_rx_queues;
 189         for (i = 0; i < nb_rx_q; i++) {
 190                 if (dev->data->rx_queues[i]) {
 191                         hns3_rx_queue_release(dev->data->rx_queues[i]);
 192                         dev->data->rx_queues[i] = NULL;
 193                 }
 194         }
 195
 196         /* Free fake Rx queues */
 197         fkq_data = &hw->fkq_data;
 198         for (i = 0; i < fkq_data->nb_fake_rx_queues; i++) {
 199                 if (fkq_data->rx_queues[i])
 200                         hns3_fake_rx_queue_release(fkq_data->rx_queues[i]);
 201         }
 202 }
 203
 204 static void
 205 hns3_free_tx_queues(struct rte_eth_dev *dev)
 206 {
 207         struct hns3_adapter *hns = dev->data->dev_private;
 208         struct hns3_fake_queue_data *fkq_data;
 209         struct hns3_hw *hw = &hns->hw;
 210         uint16_t nb_tx_q;
 211         uint16_t i;
 212
 213         nb_tx_q = hw->data->nb_tx_queues;
 214         for (i = 0; i < nb_tx_q; i++) {
 215                 if (dev->data->tx_queues[i]) {
 216                         hns3_tx_queue_release(dev->data->tx_queues[i]);
 217                         dev->data->tx_queues[i] = NULL;
 218                 }
 219         }
 220
 221         /* Free fake Tx queues */
 222         fkq_data = &hw->fkq_data;
 223         for (i = 0; i < fkq_data->nb_fake_tx_queues; i++) {
 224                 if (fkq_data->tx_queues[i])
 225                         hns3_fake_tx_queue_release(fkq_data->tx_queues[i]);
 226         }
 227 }
 228
 229 void
 230 hns3_free_all_queues(struct rte_eth_dev *dev)
 231 {
 232         hns3_free_rx_queues(dev);
 233         hns3_free_tx_queues(dev);
 234 }
 235
 236 static int
 237 hns3_alloc_rx_queue_mbufs(struct hns3_hw *hw, struct hns3_rx_queue *rxq)
 238 {
 239         struct rte_mbuf *mbuf;
 240         uint64_t dma_addr;
 241         uint16_t i;
 242
 243         for (i = 0; i < rxq->nb_rx_desc; i++) {
 244                 mbuf = rte_mbuf_raw_alloc(rxq->mb_pool);
 245                 if (unlikely(mbuf == NULL)) {
 246                         hns3_err(hw, "Failed to allocate RXD[%d] for rx queue!",
 247                                  i);
 248                         hns3_rx_queue_release_mbufs(rxq);
 249                         return -ENOMEM;
 250                 }
 251
 252                 rte_mbuf_refcnt_set(mbuf, 1);
 253                 mbuf->next = NULL;
 254                 mbuf->data_off = RTE_PKTMBUF_HEADROOM;
 255                 mbuf->nb_segs = 1;
 256                 mbuf->port = rxq->port_id;
 257
 258                 rxq->sw_ring[i].mbuf = mbuf;
 259                 dma_addr = rte_cpu_to_le_64(rte_mbuf_data_iova_default(mbuf));
 260                 rxq->rx_ring[i].addr = dma_addr;
 261                 rxq->rx_ring[i].rx.bd_base_info = 0;
 262         }
 263
 264         return 0;
 265 }
 266
 267 static int
 268 hns3_buf_size2type(uint32_t buf_size)
 269 {
 270         int bd_size_type;
 271
 272         switch (buf_size) {
 273         case 512:
 274                 bd_size_type = HNS3_BD_SIZE_512_TYPE;
 275                 break;
 276         case 1024:
 277                 bd_size_type = HNS3_BD_SIZE_1024_TYPE;
 278                 break;
 279         case 4096:
 280                 bd_size_type = HNS3_BD_SIZE_4096_TYPE;
 281                 break;
 282         default:
 283                 bd_size_type = HNS3_BD_SIZE_2048_TYPE;
 284         }
 285
 286         return bd_size_type;
 287 }
 288
 289 static void
 290 hns3_init_rx_queue_hw(struct hns3_rx_queue *rxq)
 291 {
 292         uint32_t rx_buf_len = rxq->rx_buf_len;
 293         uint64_t dma_addr = rxq->rx_ring_phys_addr;
 294
 295         hns3_write_dev(rxq, HNS3_RING_RX_BASEADDR_L_REG, (uint32_t)dma_addr);
 296         hns3_write_dev(rxq, HNS3_RING_RX_BASEADDR_H_REG,
 297                        (uint32_t)((dma_addr >> 31) >> 1));
 298
 299         hns3_write_dev(rxq, HNS3_RING_RX_BD_LEN_REG,
 300                        hns3_buf_size2type(rx_buf_len));
 301         hns3_write_dev(rxq, HNS3_RING_RX_BD_NUM_REG,
 302                        HNS3_CFG_DESC_NUM(rxq->nb_rx_desc));
 303 }
 304
 305 static void
 306 hns3_init_tx_queue_hw(struct hns3_tx_queue *txq)
 307 {
 308         uint64_t dma_addr = txq->tx_ring_phys_addr;
 309
 310         hns3_write_dev(txq, HNS3_RING_TX_BASEADDR_L_REG, (uint32_t)dma_addr);
 311         hns3_write_dev(txq, HNS3_RING_TX_BASEADDR_H_REG,
 312                        (uint32_t)((dma_addr >> 31) >> 1));
 313
 314         hns3_write_dev(txq, HNS3_RING_TX_BD_NUM_REG,
 315                        HNS3_CFG_DESC_NUM(txq->nb_tx_desc));
 316 }
 317
 318 void
 319 hns3_update_all_queues_pvid_state(struct hns3_hw *hw)
 320 {
 321         uint16_t nb_rx_q = hw->data->nb_rx_queues;
 322         uint16_t nb_tx_q = hw->data->nb_tx_queues;
 323         struct hns3_rx_queue *rxq;
 324         struct hns3_tx_queue *txq;
 325         int pvid_state;
 326         int i;
 327
 328         pvid_state = hw->port_base_vlan_cfg.state;
 329         for (i = 0; i < hw->cfg_max_queues; i++) {
 330                 if (i < nb_rx_q) {
 331                         rxq = hw->data->rx_queues[i];
 332                         if (rxq != NULL)
 333                                 rxq->pvid_state = pvid_state;
 334                 }
 335                 if (i < nb_tx_q) {
 336                         txq = hw->data->tx_queues[i];
 337                         if (txq != NULL)
 338                                 txq->pvid_state = pvid_state;
 339                 }
 340         }
 341 }
 342
 343 void
 344 hns3_enable_all_queues(struct hns3_hw *hw, bool en)
 345 {
 346         uint16_t nb_rx_q = hw->data->nb_rx_queues;
 347         uint16_t nb_tx_q = hw->data->nb_tx_queues;
 348         struct hns3_rx_queue *rxq;
 349         struct hns3_tx_queue *txq;
 350         uint32_t rcb_reg;
 351         int i;
 352
 353         for (i = 0; i < hw->cfg_max_queues; i++) {
 354                 if (i < nb_rx_q)
 355                         rxq = hw->data->rx_queues[i];
 356                 else
 357                         rxq = hw->fkq_data.rx_queues[i - nb_rx_q];
 358                 if (i < nb_tx_q)
 359                         txq = hw->data->tx_queues[i];
 360                 else
 361                         txq = hw->fkq_data.tx_queues[i - nb_tx_q];
 362                 if (rxq == NULL || txq == NULL ||
 363                     (en && (rxq->rx_deferred_start || txq->tx_deferred_start)))
 364                         continue;
 365
 366                 rcb_reg = hns3_read_dev(rxq, HNS3_RING_EN_REG);
 367                 if (en)
 368                         rcb_reg |= BIT(HNS3_RING_EN_B);
 369                 else
 370                         rcb_reg &= ~BIT(HNS3_RING_EN_B);
 371                 hns3_write_dev(rxq, HNS3_RING_EN_REG, rcb_reg);
 372         }
 373 }
 374
 375 static int
 376 hns3_tqp_enable(struct hns3_hw *hw, uint16_t queue_id, bool enable)
 377 {
 378         struct hns3_cfg_com_tqp_queue_cmd *req;
 379         struct hns3_cmd_desc desc;
 380         int ret;
 381
 382         req = (struct hns3_cfg_com_tqp_queue_cmd *)desc.data;
 383
 384         hns3_cmd_setup_basic_desc(&desc, HNS3_OPC_CFG_COM_TQP_QUEUE, false);
 385         req->tqp_id = rte_cpu_to_le_16(queue_id & HNS3_RING_ID_MASK);
 386         req->stream_id = 0;
 387         hns3_set_bit(req->enable, HNS3_TQP_ENABLE_B, enable ? 1 : 0);
 388
 389         ret = hns3_cmd_send(hw, &desc, 1);
 390         if (ret)
 391                 hns3_err(hw, "TQP enable fail, ret = %d", ret);
 392
 393         return ret;
 394 }
 395
 396 static int
 397 hns3_send_reset_tqp_cmd(struct hns3_hw *hw, uint16_t queue_id, bool enable)
 398 {
 399         struct hns3_reset_tqp_queue_cmd *req;
 400         struct hns3_cmd_desc desc;
 401         int ret;
 402
 403         hns3_cmd_setup_basic_desc(&desc, HNS3_OPC_RESET_TQP_QUEUE, false);
 404
 405         req = (struct hns3_reset_tqp_queue_cmd *)desc.data;
 406         req->tqp_id = rte_cpu_to_le_16(queue_id & HNS3_RING_ID_MASK);
 407         hns3_set_bit(req->reset_req, HNS3_TQP_RESET_B, enable ? 1 : 0);
 408
 409         ret = hns3_cmd_send(hw, &desc, 1);
 410         if (ret)
 411                 hns3_err(hw, "Send tqp reset cmd error, ret = %d", ret);
 412
 413         return ret;
 414 }
 415
 416 static int
 417 hns3_get_reset_status(struct hns3_hw *hw, uint16_t queue_id)
 418 {
 419         struct hns3_reset_tqp_queue_cmd *req;
 420         struct hns3_cmd_desc desc;
 421         int ret;
 422
 423         hns3_cmd_setup_basic_desc(&desc, HNS3_OPC_RESET_TQP_QUEUE, true);
 424
 425         req = (struct hns3_reset_tqp_queue_cmd *)desc.data;
 426         req->tqp_id = rte_cpu_to_le_16(queue_id & HNS3_RING_ID_MASK);
 427
 428         ret = hns3_cmd_send(hw, &desc, 1);
 429         if (ret) {
 430                 hns3_err(hw, "Get reset status error, ret =%d", ret);
 431                 return ret;
 432         }
 433
 434         return hns3_get_bit(req->ready_to_reset, HNS3_TQP_RESET_B);
 435 }
 436
 437 static int
 438 hns3_reset_tqp(struct hns3_hw *hw, uint16_t queue_id)
 439 {
 440 #define HNS3_TQP_RESET_TRY_MS   200
 441         uint64_t end;
 442         int reset_status;
 443         int ret;
 444
 445         ret = hns3_tqp_enable(hw, queue_id, false);
 446         if (ret)
 447                 return ret;
 448
 449         /*
 450          * In current version VF is not supported when PF is driven by DPDK
 451          * driver, all task queue pairs are mapped to PF function, so PF's queue
 452          * id is equals to the global queue id in PF range.
 453          */
 454         ret = hns3_send_reset_tqp_cmd(hw, queue_id, true);
 455         if (ret) {
 456                 hns3_err(hw, "Send reset tqp cmd fail, ret = %d", ret);
 457                 return ret;
 458         }
 459         ret = -ETIMEDOUT;
 460         end = get_timeofday_ms() + HNS3_TQP_RESET_TRY_MS;
 461         do {
 462                 /* Wait for tqp hw reset */
 463                 rte_delay_ms(HNS3_POLL_RESPONE_MS);
 464                 reset_status = hns3_get_reset_status(hw, queue_id);
 465                 if (reset_status) {
 466                         ret = 0;
 467                         break;
 468                 }
 469         } while (get_timeofday_ms() < end);
 470
 471         if (ret) {
 472                 hns3_err(hw, "Reset TQP fail, ret = %d", ret);
 473                 return ret;
 474         }
 475
 476         ret = hns3_send_reset_tqp_cmd(hw, queue_id, false);
 477         if (ret)
 478                 hns3_err(hw, "Deassert the soft reset fail, ret = %d", ret);
 479
 480         return ret;
 481 }
 482
 483 static int
 484 hns3vf_reset_tqp(struct hns3_hw *hw, uint16_t queue_id)
 485 {
 486         uint8_t msg_data[2];
 487         int ret;
 488
 489         /* Disable VF's queue before send queue reset msg to PF */
 490         ret = hns3_tqp_enable(hw, queue_id, false);
 491         if (ret)
 492                 return ret;
 493
 494         memcpy(msg_data, &queue_id, sizeof(uint16_t));
 495
 496         return hns3_send_mbx_msg(hw, HNS3_MBX_QUEUE_RESET, 0, msg_data,
 497                                  sizeof(msg_data), true, NULL, 0);
 498 }
 499
 500 static int
 501 hns3_reset_queue(struct hns3_adapter *hns, uint16_t queue_id)
 502 {
 503         struct hns3_hw *hw = &hns->hw;
 504         if (hns->is_vf)
 505                 return hns3vf_reset_tqp(hw, queue_id);
 506         else
 507                 return hns3_reset_tqp(hw, queue_id);
 508 }
 509
 510 int
 511 hns3_reset_all_queues(struct hns3_adapter *hns)
 512 {
 513         struct hns3_hw *hw = &hns->hw;
 514         int ret, i;
 515
 516         for (i = 0; i < hw->cfg_max_queues; i++) {
 517                 ret = hns3_reset_queue(hns, i);
 518                 if (ret) {
 519                         hns3_err(hw, "Failed to reset No.%d queue: %d", i, ret);
 520                         return ret;
 521                 }
 522         }
 523         return 0;
 524 }
 525
 526 void
 527 hns3_set_queue_intr_gl(struct hns3_hw *hw, uint16_t queue_id,
 528                        uint8_t gl_idx, uint16_t gl_value)
 529 {
 530         uint32_t offset[] = {HNS3_TQP_INTR_GL0_REG,
 531                              HNS3_TQP_INTR_GL1_REG,
 532                              HNS3_TQP_INTR_GL2_REG};
 533         uint32_t addr, value;
 534
 535         if (gl_idx >= RTE_DIM(offset) || gl_value > HNS3_TQP_INTR_GL_MAX)
 536                 return;
 537
 538         addr = offset[gl_idx] + queue_id * HNS3_TQP_INTR_REG_SIZE;
 539         if (hw->intr.gl_unit == HNS3_INTR_COALESCE_GL_UINT_1US)
 540                 value = gl_value | HNS3_TQP_INTR_GL_UNIT_1US;
 541         else
 542                 value = HNS3_GL_USEC_TO_REG(gl_value);
 543
 544         hns3_write_dev(hw, addr, value);
 545 }
 546
 547 void
 548 hns3_set_queue_intr_rl(struct hns3_hw *hw, uint16_t queue_id, uint16_t rl_value)
 549 {
 550         uint32_t addr, value;
 551
 552         if (rl_value > HNS3_TQP_INTR_RL_MAX)
 553                 return;
 554
 555         addr = HNS3_TQP_INTR_RL_REG + queue_id * HNS3_TQP_INTR_REG_SIZE;
 556         value = HNS3_RL_USEC_TO_REG(rl_value);
 557         if (value > 0)
 558                 value |= HNS3_TQP_INTR_RL_ENABLE_MASK;
 559
 560         hns3_write_dev(hw, addr, value);
 561 }
 562
 563 void
 564 hns3_set_queue_intr_ql(struct hns3_hw *hw, uint16_t queue_id, uint16_t ql_value)
 565 {
 566         uint32_t addr;
 567
 568         if (hw->intr.coalesce_mode == HNS3_INTR_COALESCE_NON_QL)
 569                 return;
 570
 571         addr = HNS3_TQP_INTR_TX_QL_REG + queue_id * HNS3_TQP_INTR_REG_SIZE;
 572         hns3_write_dev(hw, addr, ql_value);
 573
 574         addr = HNS3_TQP_INTR_RX_QL_REG + queue_id * HNS3_TQP_INTR_REG_SIZE;
 575         hns3_write_dev(hw, addr, ql_value);
 576 }
 577
 578 static void
 579 hns3_queue_intr_enable(struct hns3_hw *hw, uint16_t queue_id, bool en)
 580 {
 581         uint32_t addr, value;
 582
 583         addr = HNS3_TQP_INTR_CTRL_REG + queue_id * HNS3_TQP_INTR_REG_SIZE;
 584         value = en ? 1 : 0;
 585
 586         hns3_write_dev(hw, addr, value);
 587 }
 588
 589 /*
 590  * Enable all rx queue interrupt when in interrupt rx mode.
 591  * This api was called before enable queue rx&tx (in normal start or reset
 592  * recover scenes), used to fix hardware rx queue interrupt enable was clear
 593  * when FLR.
 594  */
 595 void
 596 hns3_dev_all_rx_queue_intr_enable(struct hns3_hw *hw, bool en)
 597 {
 598         struct rte_eth_dev *dev = &rte_eth_devices[hw->data->port_id];
 599         uint16_t nb_rx_q = hw->data->nb_rx_queues;
 600         int i;
 601
 602         if (dev->data->dev_conf.intr_conf.rxq == 0)
 603                 return;
 604
 605         for (i = 0; i < nb_rx_q; i++)
 606                 hns3_queue_intr_enable(hw, i, en);
 607 }
 608
 609 int
 610 hns3_dev_rx_queue_intr_enable(struct rte_eth_dev *dev, uint16_t queue_id)
 611 {
 612         struct rte_pci_device *pci_dev = RTE_ETH_DEV_TO_PCI(dev);
 613         struct rte_intr_handle *intr_handle = &pci_dev->intr_handle;
 614         struct hns3_hw *hw = HNS3_DEV_PRIVATE_TO_HW(dev->data->dev_private);
 615
 616         if (dev->data->dev_conf.intr_conf.rxq == 0)
 617                 return -ENOTSUP;
 618
 619         hns3_queue_intr_enable(hw, queue_id, true);
 620
 621         return rte_intr_ack(intr_handle);
 622 }
 623
 624 int
 625 hns3_dev_rx_queue_intr_disable(struct rte_eth_dev *dev, uint16_t queue_id)
 626 {
 627         struct hns3_hw *hw = HNS3_DEV_PRIVATE_TO_HW(dev->data->dev_private);
 628
 629         if (dev->data->dev_conf.intr_conf.rxq == 0)
 630                 return -ENOTSUP;
 631
 632         hns3_queue_intr_enable(hw, queue_id, false);
 633
 634         return 0;
 635 }
 636
 637 static int
 638 hns3_dev_rx_queue_start(struct hns3_adapter *hns, uint16_t idx)
 639 {
 640         struct hns3_hw *hw = &hns->hw;
 641         struct hns3_rx_queue *rxq;
 642         int ret;
 643
 644         PMD_INIT_FUNC_TRACE();
 645
 646         rxq = (struct hns3_rx_queue *)hw->data->rx_queues[idx];
 647         ret = hns3_alloc_rx_queue_mbufs(hw, rxq);
 648         if (ret) {
 649                 hns3_err(hw, "Failed to alloc mbuf for No.%d rx queue: %d",
 650                          idx, ret);
 651                 return ret;
 652         }
 653
 654         rxq->next_to_use = 0;
 655         rxq->rx_free_hold = 0;
 656         hns3_init_rx_queue_hw(rxq);
 657
 658         return 0;
 659 }
 660
 661 static void
 662 hns3_fake_rx_queue_start(struct hns3_adapter *hns, uint16_t idx)
 663 {
 664         struct hns3_hw *hw = &hns->hw;
 665         struct hns3_rx_queue *rxq;
 666
 667         rxq = (struct hns3_rx_queue *)hw->fkq_data.rx_queues[idx];
 668         rxq->next_to_use = 0;
 669         rxq->rx_free_hold = 0;
 670         hns3_init_rx_queue_hw(rxq);
 671 }
 672
 673 static void
 674 hns3_init_tx_queue(struct hns3_tx_queue *queue)
 675 {
 676         struct hns3_tx_queue *txq = queue;
 677         struct hns3_desc *desc;
 678         int i;
 679
 680         /* Clear tx bd */
 681         desc = txq->tx_ring;
 682         for (i = 0; i < txq->nb_tx_desc; i++) {
 683                 desc->tx.tp_fe_sc_vld_ra_ri = 0;
 684                 desc++;
 685         }
 686
 687         txq->next_to_use = 0;
 688         txq->next_to_clean = 0;
 689         txq->tx_bd_ready = txq->nb_tx_desc - 1;
 690         hns3_init_tx_queue_hw(txq);
 691 }
 692
 693 static void
 694 hns3_dev_tx_queue_start(struct hns3_adapter *hns, uint16_t idx)
 695 {
 696         struct hns3_hw *hw = &hns->hw;
 697         struct hns3_tx_queue *txq;
 698
 699         txq = (struct hns3_tx_queue *)hw->data->tx_queues[idx];
 700         hns3_init_tx_queue(txq);
 701 }
 702
 703 static void
 704 hns3_fake_tx_queue_start(struct hns3_adapter *hns, uint16_t idx)
 705 {
 706         struct hns3_hw *hw = &hns->hw;
 707         struct hns3_tx_queue *txq;
 708
 709         txq = (struct hns3_tx_queue *)hw->fkq_data.tx_queues[idx];
 710         hns3_init_tx_queue(txq);
 711 }
 712
 713 static void
 714 hns3_init_tx_ring_tc(struct hns3_adapter *hns)
 715 {
 716         struct hns3_hw *hw = &hns->hw;
 717         struct hns3_tx_queue *txq;
 718         int i, num;
 719
 720         for (i = 0; i < HNS3_MAX_TC_NUM; i++) {
 721                 struct hns3_tc_queue_info *tc_queue = &hw->tc_queue[i];
 722                 int j;
 723
 724                 if (!tc_queue->enable)
 725                         continue;
 726
 727                 for (j = 0; j < tc_queue->tqp_count; j++) {
 728                         num = tc_queue->tqp_offset + j;
 729                         txq = (struct hns3_tx_queue *)hw->data->tx_queues[num];
 730                         if (txq == NULL)
 731                                 continue;
 732
 733                         hns3_write_dev(txq, HNS3_RING_TX_TC_REG, tc_queue->tc);
 734                 }
 735         }
 736 }
 737
 738 static int
 739 hns3_start_rx_queues(struct hns3_adapter *hns)
 740 {
 741         struct hns3_hw *hw = &hns->hw;
 742         struct hns3_rx_queue *rxq;
 743         int i, j;
 744         int ret;
 745
 746         /* Initialize RSS for queues */
 747         ret = hns3_config_rss(hns);
 748         if (ret) {
 749                 hns3_err(hw, "Failed to configure rss %d", ret);
 750                 return ret;
 751         }
 752
 753         for (i = 0; i < hw->data->nb_rx_queues; i++) {
 754                 rxq = (struct hns3_rx_queue *)hw->data->rx_queues[i];
 755                 if (rxq == NULL || rxq->rx_deferred_start)
 756                         continue;
 757                 ret = hns3_dev_rx_queue_start(hns, i);
 758                 if (ret) {
 759                         hns3_err(hw, "Failed to start No.%d rx queue: %d", i,
 760                                  ret);
 761                         goto out;
 762                 }
 763         }
 764
 765         for (i = 0; i < hw->fkq_data.nb_fake_rx_queues; i++) {
 766                 rxq = (struct hns3_rx_queue *)hw->fkq_data.rx_queues[i];
 767                 if (rxq == NULL || rxq->rx_deferred_start)
 768                         continue;
 769                 hns3_fake_rx_queue_start(hns, i);
 770         }
 771         return 0;
 772
 773 out:
 774         for (j = 0; j < i; j++) {
 775                 rxq = (struct hns3_rx_queue *)hw->data->rx_queues[j];
 776                 hns3_rx_queue_release_mbufs(rxq);
 777         }
 778
 779         return ret;
 780 }
 781
 782 static void
 783 hns3_start_tx_queues(struct hns3_adapter *hns)
 784 {
 785         struct hns3_hw *hw = &hns->hw;
 786         struct hns3_tx_queue *txq;
 787         int i;
 788
 789         for (i = 0; i < hw->data->nb_tx_queues; i++) {
 790                 txq = (struct hns3_tx_queue *)hw->data->tx_queues[i];
 791                 if (txq == NULL || txq->tx_deferred_start)
 792                         continue;
 793                 hns3_dev_tx_queue_start(hns, i);
 794         }
 795
 796         for (i = 0; i < hw->fkq_data.nb_fake_tx_queues; i++) {
 797                 txq = (struct hns3_tx_queue *)hw->fkq_data.tx_queues[i];
 798                 if (txq == NULL || txq->tx_deferred_start)
 799                         continue;
 800                 hns3_fake_tx_queue_start(hns, i);
 801         }
 802
 803         hns3_init_tx_ring_tc(hns);
 804 }
 805
 806 /*
 807  * Start all queues.
 808  * Note: just init and setup queues, and don't enable queue rx&tx.
 809  */
 810 int
 811 hns3_start_queues(struct hns3_adapter *hns, bool reset_queue)
 812 {
 813         struct hns3_hw *hw = &hns->hw;
 814         int ret;
 815
 816         if (reset_queue) {
 817                 ret = hns3_reset_all_queues(hns);
 818                 if (ret) {
 819                         hns3_err(hw, "Failed to reset all queues %d", ret);
 820                         return ret;
 821                 }
 822         }
 823
 824         ret = hns3_start_rx_queues(hns);
 825         if (ret) {
 826                 hns3_err(hw, "Failed to start rx queues: %d", ret);
 827                 return ret;
 828         }
 829
 830         hns3_start_tx_queues(hns);
 831
 832         return 0;
 833 }
 834
 835 int
 836 hns3_stop_queues(struct hns3_adapter *hns, bool reset_queue)
 837 {
 838         struct hns3_hw *hw = &hns->hw;
 839         int ret;
 840
 841         hns3_enable_all_queues(hw, false);
 842         if (reset_queue) {
 843                 ret = hns3_reset_all_queues(hns);
 844                 if (ret) {
 845                         hns3_err(hw, "Failed to reset all queues %d", ret);
 846                         return ret;
 847                 }
 848         }
 849         return 0;
 850 }
 851
 852 static void*
 853 hns3_alloc_rxq_and_dma_zone(struct rte_eth_dev *dev,
 854                             struct hns3_queue_info *q_info)
 855 {
 856         struct hns3_hw *hw = HNS3_DEV_PRIVATE_TO_HW(dev->data->dev_private);
 857         const struct rte_memzone *rx_mz;
 858         struct hns3_rx_queue *rxq;
 859         unsigned int rx_desc;
 860
 861         rxq = rte_zmalloc_socket(q_info->type, sizeof(struct hns3_rx_queue),
 862                                  RTE_CACHE_LINE_SIZE, q_info->socket_id);
 863         if (rxq == NULL) {
 864                 hns3_err(hw, "Failed to allocate memory for No.%d rx ring!",
 865                          q_info->idx);
 866                 return NULL;
 867         }
 868
 869         /* Allocate rx ring hardware descriptors. */
 870         rxq->queue_id = q_info->idx;
 871         rxq->nb_rx_desc = q_info->nb_desc;
 872         rx_desc = rxq->nb_rx_desc * sizeof(struct hns3_desc);
 873         rx_mz = rte_eth_dma_zone_reserve(dev, q_info->ring_name, q_info->idx,
 874                                          rx_desc, HNS3_RING_BASE_ALIGN,
 875                                          q_info->socket_id);
 876         if (rx_mz == NULL) {
 877                 hns3_err(hw, "Failed to reserve DMA memory for No.%d rx ring!",
 878                          q_info->idx);
 879                 hns3_rx_queue_release(rxq);
 880                 return NULL;
 881         }
 882         rxq->mz = rx_mz;
 883         rxq->rx_ring = (struct hns3_desc *)rx_mz->addr;
 884         rxq->rx_ring_phys_addr = rx_mz->iova;
 885
 886         hns3_dbg(hw, "No.%d rx descriptors iova 0x%" PRIx64, q_info->idx,
 887                  rxq->rx_ring_phys_addr);
 888
 889         return rxq;
 890 }
 891
 892 static int
 893 hns3_fake_rx_queue_setup(struct rte_eth_dev *dev, uint16_t idx,
 894                          uint16_t nb_desc, unsigned int socket_id)
 895 {
 896         struct hns3_adapter *hns = dev->data->dev_private;
 897         struct hns3_hw *hw = &hns->hw;
 898         struct hns3_queue_info q_info;
 899         struct hns3_rx_queue *rxq;
 900         uint16_t nb_rx_q;
 901
 902         if (hw->fkq_data.rx_queues[idx]) {
 903                 hns3_rx_queue_release(hw->fkq_data.rx_queues[idx]);
 904                 hw->fkq_data.rx_queues[idx] = NULL;
 905         }
 906
 907         q_info.idx = idx;
 908         q_info.socket_id = socket_id;
 909         q_info.nb_desc = nb_desc;
 910         q_info.type = "hns3 fake RX queue";
 911         q_info.ring_name = "rx_fake_ring";
 912         rxq = hns3_alloc_rxq_and_dma_zone(dev, &q_info);
 913         if (rxq == NULL) {
 914                 hns3_err(hw, "Failed to setup No.%d fake rx ring.", idx);
 915                 return -ENOMEM;
 916         }
 917
 918         /* Don't need alloc sw_ring, because upper applications don't use it */
 919         rxq->sw_ring = NULL;
 920
 921         rxq->hns = hns;
 922         rxq->rx_deferred_start = false;
 923         rxq->port_id = dev->data->port_id;
 924         rxq->configured = true;
 925         nb_rx_q = dev->data->nb_rx_queues;
 926         rxq->io_base = (void *)((char *)hw->io_base + HNS3_TQP_REG_OFFSET +
 927                                 (nb_rx_q + idx) * HNS3_TQP_REG_SIZE);
 928         rxq->rx_buf_len = HNS3_MIN_BD_BUF_SIZE;
 929
 930         rte_spinlock_lock(&hw->lock);
 931         hw->fkq_data.rx_queues[idx] = rxq;
 932         rte_spinlock_unlock(&hw->lock);
 933
 934         return 0;
 935 }
 936
 937 static void*
 938 hns3_alloc_txq_and_dma_zone(struct rte_eth_dev *dev,
 939                             struct hns3_queue_info *q_info)
 940 {
 941         struct hns3_hw *hw = HNS3_DEV_PRIVATE_TO_HW(dev->data->dev_private);
 942         const struct rte_memzone *tx_mz;
 943         struct hns3_tx_queue *txq;
 944         struct hns3_desc *desc;
 945         unsigned int tx_desc;
 946         int i;
 947
 948         txq = rte_zmalloc_socket(q_info->type, sizeof(struct hns3_tx_queue),
 949                                  RTE_CACHE_LINE_SIZE, q_info->socket_id);
 950         if (txq == NULL) {
 951                 hns3_err(hw, "Failed to allocate memory for No.%d tx ring!",
 952                          q_info->idx);
 953                 return NULL;
 954         }
 955
 956         /* Allocate tx ring hardware descriptors. */
 957         txq->queue_id = q_info->idx;
 958         txq->nb_tx_desc = q_info->nb_desc;
 959         tx_desc = txq->nb_tx_desc * sizeof(struct hns3_desc);
 960         tx_mz = rte_eth_dma_zone_reserve(dev, q_info->ring_name, q_info->idx,
 961                                          tx_desc, HNS3_RING_BASE_ALIGN,
 962                                          q_info->socket_id);
 963         if (tx_mz == NULL) {
 964                 hns3_err(hw, "Failed to reserve DMA memory for No.%d tx ring!",
 965                          q_info->idx);
 966                 hns3_tx_queue_release(txq);
 967                 return NULL;
 968         }
 969         txq->mz = tx_mz;
 970         txq->tx_ring = (struct hns3_desc *)tx_mz->addr;
 971         txq->tx_ring_phys_addr = tx_mz->iova;
 972
 973         hns3_dbg(hw, "No.%d tx descriptors iova 0x%" PRIx64, q_info->idx,
 974                  txq->tx_ring_phys_addr);
 975
 976         /* Clear tx bd */
 977         desc = txq->tx_ring;
 978         for (i = 0; i < txq->nb_tx_desc; i++) {
 979                 desc->tx.tp_fe_sc_vld_ra_ri = 0;
 980                 desc++;
 981         }
 982
 983         return txq;
 984 }
 985
 986 static int
 987 hns3_fake_tx_queue_setup(struct rte_eth_dev *dev, uint16_t idx,
 988                          uint16_t nb_desc, unsigned int socket_id)
 989 {
 990         struct hns3_adapter *hns = dev->data->dev_private;
 991         struct hns3_hw *hw = &hns->hw;
 992         struct hns3_queue_info q_info;
 993         struct hns3_tx_queue *txq;
 994         uint16_t nb_tx_q;
 995
 996         if (hw->fkq_data.tx_queues[idx] != NULL) {
 997                 hns3_tx_queue_release(hw->fkq_data.tx_queues[idx]);
 998                 hw->fkq_data.tx_queues[idx] = NULL;
 999         }
1000
1001         q_info.idx = idx;
1002         q_info.socket_id = socket_id;
1003         q_info.nb_desc = nb_desc;
1004         q_info.type = "hns3 fake TX queue";
1005         q_info.ring_name = "tx_fake_ring";
1006         txq = hns3_alloc_txq_and_dma_zone(dev, &q_info);
1007         if (txq == NULL) {
1008                 hns3_err(hw, "Failed to setup No.%d fake tx ring.", idx);
1009                 return -ENOMEM;
1010         }
1011
1012         /* Don't need alloc sw_ring, because upper applications don't use it */
1013         txq->sw_ring = NULL;
1014
1015         txq->hns = hns;
1016         txq->tx_deferred_start = false;
1017         txq->port_id = dev->data->port_id;
1018         txq->configured = true;
1019         nb_tx_q = dev->data->nb_tx_queues;
1020         txq->io_base = (void *)((char *)hw->io_base + HNS3_TQP_REG_OFFSET +
1021                                 (nb_tx_q + idx) * HNS3_TQP_REG_SIZE);
1022
1023         rte_spinlock_lock(&hw->lock);
1024         hw->fkq_data.tx_queues[idx] = txq;
1025         rte_spinlock_unlock(&hw->lock);
1026
1027         return 0;
1028 }
1029
1030 static int
1031 hns3_fake_rx_queue_config(struct hns3_hw *hw, uint16_t nb_queues)
1032 {
1033         uint16_t old_nb_queues = hw->fkq_data.nb_fake_rx_queues;
1034         void **rxq;
1035         uint8_t i;
1036
1037         if (hw->fkq_data.rx_queues == NULL && nb_queues != 0) {
1038                 /* first time configuration */
1039                 uint32_t size;
1040                 size = sizeof(hw->fkq_data.rx_queues[0]) * nb_queues;
1041                 hw->fkq_data.rx_queues = rte_zmalloc("fake_rx_queues", size,
1042                                                      RTE_CACHE_LINE_SIZE);
1043                 if (hw->fkq_data.rx_queues == NULL) {
1044                         hw->fkq_data.nb_fake_rx_queues = 0;
1045                         return -ENOMEM;
1046                 }
1047         } else if (hw->fkq_data.rx_queues != NULL && nb_queues != 0) {
1048                 /* re-configure */
1049                 rxq = hw->fkq_data.rx_queues;
1050                 for (i = nb_queues; i < old_nb_queues; i++)
1051                         hns3_dev_rx_queue_release(rxq[i]);
1052
1053                 rxq = rte_realloc(rxq, sizeof(rxq[0]) * nb_queues,
1054                                   RTE_CACHE_LINE_SIZE);
1055                 if (rxq == NULL)
1056                         return -ENOMEM;
1057                 if (nb_queues > old_nb_queues) {
1058                         uint16_t new_qs = nb_queues - old_nb_queues;
1059                         memset(rxq + old_nb_queues, 0, sizeof(rxq[0]) * new_qs);
1060                 }
1061
1062                 hw->fkq_data.rx_queues = rxq;
1063         } else if (hw->fkq_data.rx_queues != NULL && nb_queues == 0) {
1064                 rxq = hw->fkq_data.rx_queues;
1065                 for (i = nb_queues; i < old_nb_queues; i++)
1066                         hns3_dev_rx_queue_release(rxq[i]);
1067
1068                 rte_free(hw->fkq_data.rx_queues);
1069                 hw->fkq_data.rx_queues = NULL;
1070         }
1071
1072         hw->fkq_data.nb_fake_rx_queues = nb_queues;
1073
1074         return 0;
1075 }
1076
1077 static int
1078 hns3_fake_tx_queue_config(struct hns3_hw *hw, uint16_t nb_queues)
1079 {
1080         uint16_t old_nb_queues = hw->fkq_data.nb_fake_tx_queues;
1081         void **txq;
1082         uint8_t i;
1083
1084         if (hw->fkq_data.tx_queues == NULL && nb_queues != 0) {
1085                 /* first time configuration */
1086                 uint32_t size;
1087                 size = sizeof(hw->fkq_data.tx_queues[0]) * nb_queues;
1088                 hw->fkq_data.tx_queues = rte_zmalloc("fake_tx_queues", size,
1089                                                      RTE_CACHE_LINE_SIZE);
1090                 if (hw->fkq_data.tx_queues == NULL) {
1091                         hw->fkq_data.nb_fake_tx_queues = 0;
1092                         return -ENOMEM;
1093                 }
1094         } else if (hw->fkq_data.tx_queues != NULL && nb_queues != 0) {
1095                 /* re-configure */
1096                 txq = hw->fkq_data.tx_queues;
1097                 for (i = nb_queues; i < old_nb_queues; i++)
1098                         hns3_dev_tx_queue_release(txq[i]);
1099                 txq = rte_realloc(txq, sizeof(txq[0]) * nb_queues,
1100                                   RTE_CACHE_LINE_SIZE);
1101                 if (txq == NULL)
1102                         return -ENOMEM;
1103                 if (nb_queues > old_nb_queues) {
1104                         uint16_t new_qs = nb_queues - old_nb_queues;
1105                         memset(txq + old_nb_queues, 0, sizeof(txq[0]) * new_qs);
1106                 }
1107
1108                 hw->fkq_data.tx_queues = txq;
1109         } else if (hw->fkq_data.tx_queues != NULL && nb_queues == 0) {
1110                 txq = hw->fkq_data.tx_queues;
1111                 for (i = nb_queues; i < old_nb_queues; i++)
1112                         hns3_dev_tx_queue_release(txq[i]);
1113
1114                 rte_free(hw->fkq_data.tx_queues);
1115                 hw->fkq_data.tx_queues = NULL;
1116         }
1117         hw->fkq_data.nb_fake_tx_queues = nb_queues;
1118
1119         return 0;
1120 }
1121
1122 int
1123 hns3_set_fake_rx_or_tx_queues(struct rte_eth_dev *dev, uint16_t nb_rx_q,
1124                               uint16_t nb_tx_q)
1125 {
1126         struct hns3_hw *hw = HNS3_DEV_PRIVATE_TO_HW(dev->data->dev_private);
1127         uint16_t rx_need_add_nb_q;
1128         uint16_t tx_need_add_nb_q;
1129         uint16_t port_id;
1130         uint16_t q;
1131         int ret;
1132
1133         /* Setup new number of fake RX/TX queues and reconfigure device. */
1134         hw->cfg_max_queues = RTE_MAX(nb_rx_q, nb_tx_q);
1135         rx_need_add_nb_q = hw->cfg_max_queues - nb_rx_q;
1136         tx_need_add_nb_q = hw->cfg_max_queues - nb_tx_q;
1137         ret = hns3_fake_rx_queue_config(hw, rx_need_add_nb_q);
1138         if (ret) {
1139                 hns3_err(hw, "Fail to configure fake rx queues: %d", ret);
1140                 goto cfg_fake_rx_q_fail;
1141         }
1142
1143         ret = hns3_fake_tx_queue_config(hw, tx_need_add_nb_q);
1144         if (ret) {
1145                 hns3_err(hw, "Fail to configure fake rx queues: %d", ret);
1146                 goto cfg_fake_tx_q_fail;
1147         }
1148
1149         /* Allocate and set up fake RX queue per Ethernet port. */
1150         port_id = hw->data->port_id;
1151         for (q = 0; q < rx_need_add_nb_q; q++) {
1152                 ret = hns3_fake_rx_queue_setup(dev, q, HNS3_MIN_RING_DESC,
1153                                                rte_eth_dev_socket_id(port_id));
1154                 if (ret)
1155                         goto setup_fake_rx_q_fail;
1156         }
1157
1158         /* Allocate and set up fake TX queue per Ethernet port. */
1159         for (q = 0; q < tx_need_add_nb_q; q++) {
1160                 ret = hns3_fake_tx_queue_setup(dev, q, HNS3_MIN_RING_DESC,
1161                                                rte_eth_dev_socket_id(port_id));
1162                 if (ret)
1163                         goto setup_fake_tx_q_fail;
1164         }
1165
1166         return 0;
1167
1168 setup_fake_tx_q_fail:
1169 setup_fake_rx_q_fail:
1170         (void)hns3_fake_tx_queue_config(hw, 0);
1171 cfg_fake_tx_q_fail:
1172         (void)hns3_fake_rx_queue_config(hw, 0);
1173 cfg_fake_rx_q_fail:
1174         hw->cfg_max_queues = 0;
1175
1176         return ret;
1177 }
1178
1179 void
1180 hns3_dev_release_mbufs(struct hns3_adapter *hns)
1181 {
1182         struct rte_eth_dev_data *dev_data = hns->hw.data;
1183         struct hns3_rx_queue *rxq;
1184         struct hns3_tx_queue *txq;
1185         int i;
1186
1187         if (dev_data->rx_queues)
1188                 for (i = 0; i < dev_data->nb_rx_queues; i++) {
1189                         rxq = dev_data->rx_queues[i];
1190                         if (rxq == NULL || rxq->rx_deferred_start)
1191                                 continue;
1192                         hns3_rx_queue_release_mbufs(rxq);
1193                 }
1194
1195         if (dev_data->tx_queues)
1196                 for (i = 0; i < dev_data->nb_tx_queues; i++) {
1197                         txq = dev_data->tx_queues[i];
1198                         if (txq == NULL || txq->tx_deferred_start)
1199                                 continue;
1200                         hns3_tx_queue_release_mbufs(txq);
1201                 }
1202 }
1203
1204 static int
1205 hns3_rx_buf_len_calc(struct rte_mempool *mp, uint16_t *rx_buf_len)
1206 {
1207         uint16_t vld_buf_size;
1208         uint16_t num_hw_specs;
1209         uint16_t i;
1210
1211         /*
1212          * hns3 network engine only support to set 4 typical specification, and
1213          * different buffer size will affect the max packet_len and the max
1214          * number of segmentation when hw gro is turned on in receive side. The
1215          * relationship between them is as follows:
1216          *      rx_buf_size     |  max_gro_pkt_len  |  max_gro_nb_seg
1217          * ---------------------|-------------------|----------------
1218          * HNS3_4K_BD_BUF_SIZE  |        60KB       |       15
1219          * HNS3_2K_BD_BUF_SIZE  |        62KB       |       31
1220          * HNS3_1K_BD_BUF_SIZE  |        63KB       |       63
1221          * HNS3_512_BD_BUF_SIZE |      31.5KB       |       63
1222          */
1223         static const uint16_t hw_rx_buf_size[] = {
1224                 HNS3_4K_BD_BUF_SIZE,
1225                 HNS3_2K_BD_BUF_SIZE,
1226                 HNS3_1K_BD_BUF_SIZE,
1227                 HNS3_512_BD_BUF_SIZE
1228         };
1229
1230         vld_buf_size = (uint16_t)(rte_pktmbuf_data_room_size(mp) -
1231                         RTE_PKTMBUF_HEADROOM);
1232
1233         if (vld_buf_size < HNS3_MIN_BD_BUF_SIZE)
1234                 return -EINVAL;
1235
1236         num_hw_specs = RTE_DIM(hw_rx_buf_size);
1237         for (i = 0; i < num_hw_specs; i++) {
1238                 if (vld_buf_size >= hw_rx_buf_size[i]) {
1239                         *rx_buf_len = hw_rx_buf_size[i];
1240                         break;
1241                 }
1242         }
1243         return 0;
1244 }
1245
1246 int
1247 hns3_rx_queue_setup(struct rte_eth_dev *dev, uint16_t idx, uint16_t nb_desc,
1248                     unsigned int socket_id, const struct rte_eth_rxconf *conf,
1249                     struct rte_mempool *mp)
1250 {
1251         struct hns3_adapter *hns = dev->data->dev_private;
1252         struct hns3_hw *hw = &hns->hw;
1253         struct hns3_queue_info q_info;
1254         struct hns3_rx_queue *rxq;
1255         uint16_t rx_buf_size;
1256         int rx_entry_len;
1257
1258         if (dev->data->dev_started) {
1259                 hns3_err(hw, "rx_queue_setup after dev_start no supported");
1260                 return -EINVAL;
1261         }
1262
1263         if (nb_desc > HNS3_MAX_RING_DESC || nb_desc < HNS3_MIN_RING_DESC ||
1264             nb_desc % HNS3_ALIGN_RING_DESC) {
1265                 hns3_err(hw, "Number (%u) of rx descriptors is invalid",
1266                          nb_desc);
1267                 return -EINVAL;
1268         }
1269
1270         if (conf->rx_drop_en == 0)
1271                 hns3_warn(hw, "if there are no available Rx descriptors,"
1272                           "incoming packets are always dropped. input parameter"
1273                           " conf->rx_drop_en(%u) is uneffective.",
1274                           conf->rx_drop_en);
1275
1276         if (dev->data->rx_queues[idx]) {
1277                 hns3_rx_queue_release(dev->data->rx_queues[idx]);
1278                 dev->data->rx_queues[idx] = NULL;
1279         }
1280
1281         q_info.idx = idx;
1282         q_info.socket_id = socket_id;
1283         q_info.nb_desc = nb_desc;
1284         q_info.type = "hns3 RX queue";
1285         q_info.ring_name = "rx_ring";
1286
1287         if (hns3_rx_buf_len_calc(mp, &rx_buf_size)) {
1288                 hns3_err(hw, "rxq mbufs' data room size:%u is not enough! "
1289                                 "minimal data room size:%u.",
1290                                 rte_pktmbuf_data_room_size(mp),
1291                                 HNS3_MIN_BD_BUF_SIZE + RTE_PKTMBUF_HEADROOM);
1292                 return -EINVAL;
1293         }
1294
1295         rxq = hns3_alloc_rxq_and_dma_zone(dev, &q_info);
1296         if (rxq == NULL) {
1297                 hns3_err(hw,
1298                          "Failed to alloc mem and reserve DMA mem for rx ring!");
1299                 return -ENOMEM;
1300         }
1301
1302         rxq->hns = hns;
1303         rxq->mb_pool = mp;
1304         rxq->rx_free_thresh = (conf->rx_free_thresh > 0) ?
1305                 conf->rx_free_thresh : HNS3_DEFAULT_RX_FREE_THRESH;
1306         rxq->rx_deferred_start = conf->rx_deferred_start;
1307
1308         rx_entry_len = sizeof(struct hns3_entry) * rxq->nb_rx_desc;
1309         rxq->sw_ring = rte_zmalloc_socket("hns3 RX sw ring", rx_entry_len,
1310                                           RTE_CACHE_LINE_SIZE, socket_id);
1311         if (rxq->sw_ring == NULL) {
1312                 hns3_err(hw, "Failed to allocate memory for rx sw ring!");
1313                 hns3_rx_queue_release(rxq);
1314                 return -ENOMEM;
1315         }
1316
1317         rxq->next_to_use = 0;
1318         rxq->rx_free_hold = 0;
1319         rxq->pkt_first_seg = NULL;
1320         rxq->pkt_last_seg = NULL;
1321         rxq->port_id = dev->data->port_id;
1322         rxq->pvid_state = hw->port_base_vlan_cfg.state;
1323         rxq->configured = true;
1324         rxq->io_base = (void *)((char *)hw->io_base + HNS3_TQP_REG_OFFSET +
1325                                 idx * HNS3_TQP_REG_SIZE);
1326         rxq->io_head_reg = (volatile void *)((char *)rxq->io_base +
1327                            HNS3_RING_RX_HEAD_REG);
1328         rxq->rx_buf_len = rx_buf_size;
1329         rxq->l2_errors = 0;
1330         rxq->pkt_len_errors = 0;
1331         rxq->l3_csum_erros = 0;
1332         rxq->l4_csum_erros = 0;
1333         rxq->ol3_csum_erros = 0;
1334         rxq->ol4_csum_erros = 0;
1335
1336         /* CRC len set here is used for amending packet length */
1337         if (dev->data->dev_conf.rxmode.offloads & DEV_RX_OFFLOAD_KEEP_CRC)
1338                 rxq->crc_len = RTE_ETHER_CRC_LEN;
1339         else
1340                 rxq->crc_len = 0;
1341
1342         rte_spinlock_lock(&hw->lock);
1343         dev->data->rx_queues[idx] = rxq;
1344         rte_spinlock_unlock(&hw->lock);
1345
1346         return 0;
1347 }
1348
1349 static inline uint32_t
1350 rxd_pkt_info_to_pkt_type(uint32_t pkt_info, uint32_t ol_info)
1351 {
1352 #define HNS3_L2TBL_NUM  4
1353 #define HNS3_L3TBL_NUM  16
1354 #define HNS3_L4TBL_NUM  16
1355 #define HNS3_OL3TBL_NUM 16
1356 #define HNS3_OL4TBL_NUM 16
1357         uint32_t pkt_type = 0;
1358         uint32_t l2id, l3id, l4id;
1359         uint32_t ol3id, ol4id;
1360
1361         static const uint32_t l2table[HNS3_L2TBL_NUM] = {
1362                 RTE_PTYPE_L2_ETHER,
1363                 RTE_PTYPE_L2_ETHER_QINQ,
1364                 RTE_PTYPE_L2_ETHER_VLAN,
1365                 RTE_PTYPE_L2_ETHER_VLAN
1366         };
1367
1368         static const uint32_t l3table[HNS3_L3TBL_NUM] = {
1369                 RTE_PTYPE_L3_IPV4,
1370                 RTE_PTYPE_L3_IPV6,
1371                 RTE_PTYPE_L2_ETHER_ARP,
1372                 RTE_PTYPE_L2_ETHER,
1373                 RTE_PTYPE_L3_IPV4_EXT,
1374                 RTE_PTYPE_L3_IPV6_EXT,
1375                 RTE_PTYPE_L2_ETHER_LLDP,
1376                 0, 0, 0, 0, 0, 0, 0, 0, 0
1377         };
1378
1379         static const uint32_t l4table[HNS3_L4TBL_NUM] = {
1380                 RTE_PTYPE_L4_UDP,
1381                 RTE_PTYPE_L4_TCP,
1382                 RTE_PTYPE_TUNNEL_GRE,
1383                 RTE_PTYPE_L4_SCTP,
1384                 RTE_PTYPE_L4_IGMP,
1385                 RTE_PTYPE_L4_ICMP,
1386                 0, 0, 0, 0, 0, 0, 0, 0, 0, 0
1387         };
1388
1389         static const uint32_t inner_l2table[HNS3_L2TBL_NUM] = {
1390                 RTE_PTYPE_INNER_L2_ETHER,
1391                 RTE_PTYPE_INNER_L2_ETHER_VLAN,
1392                 RTE_PTYPE_INNER_L2_ETHER_QINQ,
1393                 0
1394         };
1395
1396         static const uint32_t inner_l3table[HNS3_L3TBL_NUM] = {
1397                 RTE_PTYPE_INNER_L3_IPV4,
1398                 RTE_PTYPE_INNER_L3_IPV6,
1399                 0,
1400                 RTE_PTYPE_INNER_L2_ETHER,
1401                 RTE_PTYPE_INNER_L3_IPV4_EXT,
1402                 RTE_PTYPE_INNER_L3_IPV6_EXT,
1403                 0, 0, 0, 0, 0, 0, 0, 0, 0, 0
1404         };
1405
1406         static const uint32_t inner_l4table[HNS3_L4TBL_NUM] = {
1407                 RTE_PTYPE_INNER_L4_UDP,
1408                 RTE_PTYPE_INNER_L4_TCP,
1409                 RTE_PTYPE_TUNNEL_GRE,
1410                 RTE_PTYPE_INNER_L4_SCTP,
1411                 RTE_PTYPE_L4_IGMP,
1412                 RTE_PTYPE_INNER_L4_ICMP,
1413                 0, 0, 0, 0, 0, 0, 0, 0, 0, 0
1414         };
1415
1416         static const uint32_t ol3table[HNS3_OL3TBL_NUM] = {
1417                 RTE_PTYPE_L3_IPV4,
1418                 RTE_PTYPE_L3_IPV6,
1419                 0, 0,
1420                 RTE_PTYPE_L3_IPV4_EXT,
1421                 RTE_PTYPE_L3_IPV6_EXT,
1422                 0, 0, 0, 0, 0, 0, 0, 0, 0,
1423                 RTE_PTYPE_UNKNOWN
1424         };
1425
1426         static const uint32_t ol4table[HNS3_OL4TBL_NUM] = {
1427                 0,
1428                 RTE_PTYPE_TUNNEL_VXLAN,
1429                 RTE_PTYPE_TUNNEL_NVGRE,
1430                 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0
1431         };
1432
1433         l2id = hns3_get_field(pkt_info, HNS3_RXD_STRP_TAGP_M,
1434                               HNS3_RXD_STRP_TAGP_S);
1435         l3id = hns3_get_field(pkt_info, HNS3_RXD_L3ID_M, HNS3_RXD_L3ID_S);
1436         l4id = hns3_get_field(pkt_info, HNS3_RXD_L4ID_M, HNS3_RXD_L4ID_S);
1437         ol3id = hns3_get_field(ol_info, HNS3_RXD_OL3ID_M, HNS3_RXD_OL3ID_S);
1438         ol4id = hns3_get_field(ol_info, HNS3_RXD_OL4ID_M, HNS3_RXD_OL4ID_S);
1439
1440         if (ol4table[ol4id])
1441                 pkt_type |= (inner_l2table[l2id] | inner_l3table[l3id] |
1442                              inner_l4table[l4id] | ol3table[ol3id] |
1443                              ol4table[ol4id]);
1444         else
1445                 pkt_type |= (l2table[l2id] | l3table[l3id] | l4table[l4id]);
1446         return pkt_type;
1447 }
1448
1449 const uint32_t *
1450 hns3_dev_supported_ptypes_get(struct rte_eth_dev *dev)
1451 {
1452         static const uint32_t ptypes[] = {
1453                 RTE_PTYPE_L2_ETHER,
1454                 RTE_PTYPE_L2_ETHER_VLAN,
1455                 RTE_PTYPE_L2_ETHER_QINQ,
1456                 RTE_PTYPE_L2_ETHER_LLDP,
1457                 RTE_PTYPE_L2_ETHER_ARP,
1458                 RTE_PTYPE_L3_IPV4,
1459                 RTE_PTYPE_L3_IPV4_EXT,
1460                 RTE_PTYPE_L3_IPV6,
1461                 RTE_PTYPE_L3_IPV6_EXT,
1462                 RTE_PTYPE_L4_IGMP,
1463                 RTE_PTYPE_L4_ICMP,
1464                 RTE_PTYPE_L4_SCTP,
1465                 RTE_PTYPE_L4_TCP,
1466                 RTE_PTYPE_L4_UDP,
1467                 RTE_PTYPE_TUNNEL_GRE,
1468                 RTE_PTYPE_UNKNOWN
1469         };
1470
1471         if (dev->rx_pkt_burst == hns3_recv_pkts)
1472                 return ptypes;
1473
1474         return NULL;
1475 }
1476
1477 static int
1478 hns3_handle_bdinfo(struct hns3_rx_queue *rxq, struct rte_mbuf *rxm,
1479                    uint32_t bd_base_info, uint32_t l234_info,
1480                    uint32_t *cksum_err)
1481 {
1482         uint32_t tmp = 0;
1483
1484         if (unlikely(l234_info & BIT(HNS3_RXD_L2E_B))) {
1485                 rxq->l2_errors++;
1486                 return -EINVAL;
1487         }
1488
1489         if (unlikely(rxm->pkt_len == 0 ||
1490                 (l234_info & BIT(HNS3_RXD_TRUNCAT_B)))) {
1491                 rxq->pkt_len_errors++;
1492                 return -EINVAL;
1493         }
1494
1495         if (bd_base_info & BIT(HNS3_RXD_L3L4P_B)) {
1496                 if (unlikely(l234_info & BIT(HNS3_RXD_L3E_B))) {
1497                         rxm->ol_flags |= PKT_RX_IP_CKSUM_BAD;
1498                         rxq->l3_csum_erros++;
1499                         tmp |= HNS3_L3_CKSUM_ERR;
1500                 }
1501
1502                 if (unlikely(l234_info & BIT(HNS3_RXD_L4E_B))) {
1503                         rxm->ol_flags |= PKT_RX_L4_CKSUM_BAD;
1504                         rxq->l4_csum_erros++;
1505                         tmp |= HNS3_L4_CKSUM_ERR;
1506                 }
1507
1508                 if (unlikely(l234_info & BIT(HNS3_RXD_OL3E_B))) {
1509                         rxq->ol3_csum_erros++;
1510                         tmp |= HNS3_OUTER_L3_CKSUM_ERR;
1511                 }
1512
1513                 if (unlikely(l234_info & BIT(HNS3_RXD_OL4E_B))) {
1514                         rxm->ol_flags |= PKT_RX_OUTER_L4_CKSUM_BAD;
1515                         rxq->ol4_csum_erros++;
1516                         tmp |= HNS3_OUTER_L4_CKSUM_ERR;
1517                 }
1518         }
1519         *cksum_err = tmp;
1520
1521         return 0;
1522 }
1523
1524 static void
1525 hns3_rx_set_cksum_flag(struct rte_mbuf *rxm, uint64_t packet_type,
1526                        const uint32_t cksum_err)
1527 {
1528         if (unlikely((packet_type & RTE_PTYPE_TUNNEL_MASK))) {
1529                 if (likely(packet_type & RTE_PTYPE_INNER_L3_MASK) &&
1530                     (cksum_err & HNS3_L3_CKSUM_ERR) == 0)
1531                         rxm->ol_flags |= PKT_RX_IP_CKSUM_GOOD;
1532                 if (likely(packet_type & RTE_PTYPE_INNER_L4_MASK) &&
1533                     (cksum_err & HNS3_L4_CKSUM_ERR) == 0)
1534                         rxm->ol_flags |= PKT_RX_L4_CKSUM_GOOD;
1535                 if (likely(packet_type & RTE_PTYPE_L4_MASK) &&
1536                     (cksum_err & HNS3_OUTER_L4_CKSUM_ERR) == 0)
1537                         rxm->ol_flags |= PKT_RX_OUTER_L4_CKSUM_GOOD;
1538         } else {
1539                 if (likely(packet_type & RTE_PTYPE_L3_MASK) &&
1540                     (cksum_err & HNS3_L3_CKSUM_ERR) == 0)
1541                         rxm->ol_flags |= PKT_RX_IP_CKSUM_GOOD;
1542                 if (likely(packet_type & RTE_PTYPE_L4_MASK) &&
1543                     (cksum_err & HNS3_L4_CKSUM_ERR) == 0)
1544                         rxm->ol_flags |= PKT_RX_L4_CKSUM_GOOD;
1545         }
1546 }
1547
1548 static inline void
1549 hns3_rxd_to_vlan_tci(struct hns3_rx_queue *rxq, struct rte_mbuf *mb,
1550                      uint32_t l234_info, const struct hns3_desc *rxd)
1551 {
1552 #define HNS3_STRP_STATUS_NUM            0x4
1553
1554 #define HNS3_NO_STRP_VLAN_VLD           0x0
1555 #define HNS3_INNER_STRP_VLAN_VLD        0x1
1556 #define HNS3_OUTER_STRP_VLAN_VLD        0x2
1557         uint32_t strip_status;
1558         uint32_t report_mode;
1559
1560         /*
1561          * Since HW limitation, the vlan tag will always be inserted into RX
1562          * descriptor when strip the tag from packet, driver needs to determine
1563          * reporting which tag to mbuf according to the PVID configuration
1564          * and vlan striped status.
1565          */
1566         static const uint32_t report_type[][HNS3_STRP_STATUS_NUM] = {
1567                 {
1568                         HNS3_NO_STRP_VLAN_VLD,
1569                         HNS3_OUTER_STRP_VLAN_VLD,
1570                         HNS3_INNER_STRP_VLAN_VLD,
1571                         HNS3_OUTER_STRP_VLAN_VLD
1572                 },
1573                 {
1574                         HNS3_NO_STRP_VLAN_VLD,
1575                         HNS3_NO_STRP_VLAN_VLD,
1576                         HNS3_NO_STRP_VLAN_VLD,
1577                         HNS3_INNER_STRP_VLAN_VLD
1578                 }
1579         };
1580         strip_status = hns3_get_field(l234_info, HNS3_RXD_STRP_TAGP_M,
1581                                       HNS3_RXD_STRP_TAGP_S);
1582         report_mode = report_type[rxq->pvid_state][strip_status];
1583         switch (report_mode) {
1584         case HNS3_NO_STRP_VLAN_VLD:
1585                 mb->vlan_tci = 0;
1586                 return;
1587         case HNS3_INNER_STRP_VLAN_VLD:
1588                 mb->ol_flags |= PKT_RX_VLAN | PKT_RX_VLAN_STRIPPED;
1589                 mb->vlan_tci = rte_le_to_cpu_16(rxd->rx.vlan_tag);
1590                 return;
1591         case HNS3_OUTER_STRP_VLAN_VLD:
1592                 mb->ol_flags |= PKT_RX_VLAN | PKT_RX_VLAN_STRIPPED;
1593                 mb->vlan_tci = rte_le_to_cpu_16(rxd->rx.ot_vlan_tag);
1594                 return;
1595         }
1596 }
1597
1598 static inline void
1599 recalculate_data_len(struct rte_mbuf *first_seg, struct rte_mbuf *last_seg,
1600                     struct rte_mbuf *rxm, struct hns3_rx_queue *rxq,
1601                     uint16_t data_len)
1602 {
1603         uint8_t crc_len = rxq->crc_len;
1604
1605         if (data_len <= crc_len) {
1606                 rte_pktmbuf_free_seg(rxm);
1607                 first_seg->nb_segs--;
1608                 last_seg->data_len = (uint16_t)(last_seg->data_len -
1609                         (crc_len - data_len));
1610                 last_seg->next = NULL;
1611         } else
1612                 rxm->data_len = (uint16_t)(data_len - crc_len);
1613 }
1614
1615 uint16_t
1616 hns3_recv_pkts(void *rx_queue, struct rte_mbuf **rx_pkts, uint16_t nb_pkts)
1617 {
1618         volatile struct hns3_desc *rx_ring;  /* RX ring (desc) */
1619         volatile struct hns3_desc *rxdp;     /* pointer of the current desc */
1620         struct hns3_rx_queue *rxq;      /* RX queue */
1621         struct hns3_entry *sw_ring;
1622         struct hns3_entry *rxe;
1623         struct rte_mbuf *first_seg;
1624         struct rte_mbuf *last_seg;
1625         struct hns3_desc rxd;
1626         struct rte_mbuf *nmb;           /* pointer of the new mbuf */
1627         struct rte_mbuf *rxm;
1628         struct rte_eth_dev *dev;
1629         uint32_t bd_base_info;
1630         uint32_t cksum_err;
1631         uint32_t l234_info;
1632         uint32_t gro_size;
1633         uint32_t ol_info;
1634         uint64_t dma_addr;
1635         uint16_t data_len;
1636         uint16_t nb_rx_bd;
1637         uint16_t pkt_len;
1638         uint16_t nb_rx;
1639         uint16_t rx_id;
1640         int ret;
1641
1642         nb_rx = 0;
1643         nb_rx_bd = 0;
1644         rxq = rx_queue;
1645
1646         rx_id = rxq->next_to_use;
1647         rx_ring = rxq->rx_ring;
1648         sw_ring = rxq->sw_ring;
1649         first_seg = rxq->pkt_first_seg;
1650         last_seg = rxq->pkt_last_seg;
1651
1652         while (nb_rx < nb_pkts) {
1653                 rxdp = &rx_ring[rx_id];
1654                 bd_base_info = rte_le_to_cpu_32(rxdp->rx.bd_base_info);
1655                 if (unlikely(!hns3_get_bit(bd_base_info, HNS3_RXD_VLD_B)))
1656                         break;
1657                 /*
1658                  * The interactive process between software and hardware of
1659                  * receiving a new packet in hns3 network engine:
1660                  * 1. Hardware network engine firstly writes the packet content
1661                  *    to the memory pointed by the 'addr' field of the Rx Buffer
1662                  *    Descriptor, secondly fills the result of parsing the
1663                  *    packet include the valid field into the Rx Buffer
1664                  *    Descriptor in one write operation.
1665                  * 2. Driver reads the Rx BD's valid field in the loop to check
1666                  *    whether it's valid, if valid then assign a new address to
1667                  *    the addr field, clear the valid field, get the other
1668                  *    information of the packet by parsing Rx BD's other fields,
1669                  *    finally write back the number of Rx BDs processed by the
1670                  *    driver to the HNS3_RING_RX_HEAD_REG register to inform
1671                  *    hardware.
1672                  * In the above process, the ordering is very important. We must
1673                  * make sure that CPU read Rx BD's other fields only after the
1674                  * Rx BD is valid.
1675                  *
1676                  * There are two type of re-ordering: compiler re-ordering and
1677                  * CPU re-ordering under the ARMv8 architecture.
1678                  * 1. we use volatile to deal with compiler re-ordering, so you
1679                  *    can see that rx_ring/rxdp defined with volatile.
1680                  * 2. we commonly use memory barrier to deal with CPU
1681                  *    re-ordering, but the cost is high.
1682                  *
1683                  * In order to solve the high cost of using memory barrier, we
1684                  * use the data dependency order under the ARMv8 architecture,
1685                  * for example:
1686                  *      instr01: load A
1687                  *      instr02: load B <- A
1688                  * the instr02 will always execute after instr01.
1689                  *
1690                  * To construct the data dependency ordering, we use the
1691                  * following assignment:
1692                  *      rxd = rxdp[(bd_base_info & (1u << HNS3_RXD_VLD_B)) -
1693                  *                 (1u<<HNS3_RXD_VLD_B)]
1694                  * Using gcc compiler under the ARMv8 architecture, the related
1695                  * assembly code example as follows:
1696                  * note: (1u << HNS3_RXD_VLD_B) equal 0x10
1697                  *      instr01: ldr w26, [x22, #28]  --read bd_base_info
1698                  *      instr02: and w0, w26, #0x10   --calc bd_base_info & 0x10
1699                  *      instr03: sub w0, w0, #0x10    --calc (bd_base_info &
1700                  *                                            0x10) - 0x10
1701                  *      instr04: add x0, x22, x0, lsl #5 --calc copy source addr
1702                  *      instr05: ldp x2, x3, [x0]
1703                  *      instr06: stp x2, x3, [x29, #256] --copy BD's [0 ~ 15]B
1704                  *      instr07: ldp x4, x5, [x0, #16]
1705                  *      instr08: stp x4, x5, [x29, #272] --copy BD's [16 ~ 31]B
1706                  * the instr05~08 depend on x0's value, x0 depent on w26's
1707                  * value, the w26 is the bd_base_info, this form the data
1708                  * dependency ordering.
1709                  * note: if BD is valid, (bd_base_info & (1u<<HNS3_RXD_VLD_B)) -
1710                  *       (1u<<HNS3_RXD_VLD_B) will always zero, so the
1711                  *       assignment is correct.
1712                  *
1713                  * So we use the data dependency ordering instead of memory
1714                  * barrier to improve receive performance.
1715                  */
1716                 rxd = rxdp[(bd_base_info & (1u << HNS3_RXD_VLD_B)) -
1717                            (1u << HNS3_RXD_VLD_B)];
1718
1719                 nmb = rte_mbuf_raw_alloc(rxq->mb_pool);
1720                 if (unlikely(nmb == NULL)) {
1721                         dev = &rte_eth_devices[rxq->port_id];
1722                         dev->data->rx_mbuf_alloc_failed++;
1723                         break;
1724                 }
1725
1726                 nb_rx_bd++;
1727                 rxe = &sw_ring[rx_id];
1728                 rx_id++;
1729                 if (unlikely(rx_id == rxq->nb_rx_desc))
1730                         rx_id = 0;
1731
1732                 rte_prefetch0(sw_ring[rx_id].mbuf);
1733                 if ((rx_id & 0x3) == 0) {
1734                         rte_prefetch0(&rx_ring[rx_id]);
1735                         rte_prefetch0(&sw_ring[rx_id]);
1736                 }
1737
1738                 rxm = rxe->mbuf;
1739                 rxe->mbuf = nmb;
1740
1741                 dma_addr = rte_cpu_to_le_64(rte_mbuf_data_iova_default(nmb));
1742                 rxdp->rx.bd_base_info = 0;
1743                 rxdp->addr = dma_addr;
1744
1745                 /*
1746                  * Load remained descriptor data and extract necessary fields.
1747                  * Data size from buffer description may contains CRC len,
1748                  * packet len should subtract it.
1749                  */
1750                 data_len = (uint16_t)(rte_le_to_cpu_16(rxd.rx.size));
1751                 l234_info = rte_le_to_cpu_32(rxd.rx.l234_info);
1752                 ol_info = rte_le_to_cpu_32(rxd.rx.ol_info);
1753
1754                 if (first_seg == NULL) {
1755                         first_seg = rxm;
1756                         first_seg->nb_segs = 1;
1757                 } else {
1758                         first_seg->nb_segs++;
1759                         last_seg->next = rxm;
1760                 }
1761
1762                 rxm->data_off = RTE_PKTMBUF_HEADROOM;
1763                 rxm->data_len = data_len;
1764
1765                 if (!hns3_get_bit(bd_base_info, HNS3_RXD_FE_B)) {
1766                         last_seg = rxm;
1767                         continue;
1768                 }
1769
1770                 /*
1771                  * The last buffer of the received packet. packet len from
1772                  * buffer description may contains CRC len, packet len should
1773                  * subtract it, same as data len.
1774                  */
1775                 pkt_len = (uint16_t)(rte_le_to_cpu_16(rxd.rx.pkt_len));
1776                 first_seg->pkt_len = pkt_len;
1777
1778                 /*
1779                  * This is the last buffer of the received packet. If the CRC
1780                  * is not stripped by the hardware:
1781                  *  - Subtract the CRC length from the total packet length.
1782                  *  - If the last buffer only contains the whole CRC or a part
1783                  *  of it, free the mbuf associated to the last buffer. If part
1784                  *  of the CRC is also contained in the previous mbuf, subtract
1785                  *  the length of that CRC part from the data length of the
1786                  *  previous mbuf.
1787                  */
1788                 rxm->next = NULL;
1789                 if (unlikely(rxq->crc_len > 0)) {
1790                         first_seg->pkt_len -= rxq->crc_len;
1791                         recalculate_data_len(first_seg, last_seg, rxm, rxq,
1792                                 data_len);
1793                 }
1794
1795                 first_seg->port = rxq->port_id;
1796                 first_seg->hash.rss = rte_le_to_cpu_32(rxd.rx.rss_hash);
1797                 first_seg->ol_flags = PKT_RX_RSS_HASH;
1798                 if (unlikely(hns3_get_bit(bd_base_info, HNS3_RXD_LUM_B))) {
1799                         first_seg->hash.fdir.hi =
1800                                 rte_le_to_cpu_32(rxd.rx.fd_id);
1801                         first_seg->ol_flags |= PKT_RX_FDIR | PKT_RX_FDIR_ID;
1802                 }
1803
1804                 gro_size = hns3_get_field(bd_base_info, HNS3_RXD_GRO_SIZE_M,
1805                                           HNS3_RXD_GRO_SIZE_S);
1806                 if (gro_size != 0) {
1807                         first_seg->ol_flags |= PKT_RX_LRO;
1808                         first_seg->tso_segsz = gro_size;
1809                 }
1810
1811                 ret = hns3_handle_bdinfo(rxq, first_seg, bd_base_info,
1812                                          l234_info, &cksum_err);
1813                 if (unlikely(ret))
1814                         goto pkt_err;
1815
1816                 first_seg->packet_type = rxd_pkt_info_to_pkt_type(l234_info,
1817                                                                   ol_info);
1818
1819                 if (bd_base_info & BIT(HNS3_RXD_L3L4P_B))
1820                         hns3_rx_set_cksum_flag(first_seg,
1821                                                first_seg->packet_type,
1822                                                cksum_err);
1823                 hns3_rxd_to_vlan_tci(rxq, first_seg, l234_info, &rxd);
1824
1825                 rx_pkts[nb_rx++] = first_seg;
1826                 first_seg = NULL;
1827                 continue;
1828 pkt_err:
1829                 rte_pktmbuf_free(first_seg);
1830                 first_seg = NULL;
1831         }
1832
1833         rxq->next_to_use = rx_id;
1834         rxq->pkt_first_seg = first_seg;
1835         rxq->pkt_last_seg = last_seg;
1836
1837         rxq->rx_free_hold += nb_rx_bd;
1838         if (rxq->rx_free_hold > rxq->rx_free_thresh) {
1839                 hns3_write_reg_opt(rxq->io_head_reg, rxq->rx_free_hold);
1840                 rxq->rx_free_hold = 0;
1841         }
1842
1843         return nb_rx;
1844 }
1845
1846 int
1847 hns3_tx_queue_setup(struct rte_eth_dev *dev, uint16_t idx, uint16_t nb_desc,
1848                     unsigned int socket_id, const struct rte_eth_txconf *conf)
1849 {
1850         struct hns3_adapter *hns = dev->data->dev_private;
1851         struct hns3_hw *hw = &hns->hw;
1852         struct hns3_queue_info q_info;
1853         struct hns3_tx_queue *txq;
1854         int tx_entry_len;
1855
1856         if (dev->data->dev_started) {
1857                 hns3_err(hw, "tx_queue_setup after dev_start no supported");
1858                 return -EINVAL;
1859         }
1860
1861         if (nb_desc > HNS3_MAX_RING_DESC || nb_desc < HNS3_MIN_RING_DESC ||
1862             nb_desc % HNS3_ALIGN_RING_DESC) {
1863                 hns3_err(hw, "Number (%u) of tx descriptors is invalid",
1864                             nb_desc);
1865                 return -EINVAL;
1866         }
1867
1868         if (dev->data->tx_queues[idx] != NULL) {
1869                 hns3_tx_queue_release(dev->data->tx_queues[idx]);
1870                 dev->data->tx_queues[idx] = NULL;
1871         }
1872
1873         q_info.idx = idx;
1874         q_info.socket_id = socket_id;
1875         q_info.nb_desc = nb_desc;
1876         q_info.type = "hns3 TX queue";
1877         q_info.ring_name = "tx_ring";
1878         txq = hns3_alloc_txq_and_dma_zone(dev, &q_info);
1879         if (txq == NULL) {
1880                 hns3_err(hw,
1881                          "Failed to alloc mem and reserve DMA mem for tx ring!");
1882                 return -ENOMEM;
1883         }
1884
1885         txq->tx_deferred_start = conf->tx_deferred_start;
1886         tx_entry_len = sizeof(struct hns3_entry) * txq->nb_tx_desc;
1887         txq->sw_ring = rte_zmalloc_socket("hns3 TX sw ring", tx_entry_len,
1888                                           RTE_CACHE_LINE_SIZE, socket_id);
1889         if (txq->sw_ring == NULL) {
1890                 hns3_err(hw, "Failed to allocate memory for tx sw ring!");
1891                 hns3_tx_queue_release(txq);
1892                 return -ENOMEM;
1893         }
1894
1895         txq->hns = hns;
1896         txq->next_to_use = 0;
1897         txq->next_to_clean = 0;
1898         txq->tx_bd_ready = txq->nb_tx_desc - 1;
1899         txq->port_id = dev->data->port_id;
1900         txq->pvid_state = hw->port_base_vlan_cfg.state;
1901         txq->configured = true;
1902         txq->io_base = (void *)((char *)hw->io_base + HNS3_TQP_REG_OFFSET +
1903                                 idx * HNS3_TQP_REG_SIZE);
1904         txq->min_tx_pkt_len = hw->min_tx_pkt_len;
1905         txq->over_length_pkt_cnt = 0;
1906         txq->exceed_limit_bd_pkt_cnt = 0;
1907         txq->exceed_limit_bd_reassem_fail = 0;
1908         txq->unsupported_tunnel_pkt_cnt = 0;
1909         txq->queue_full_cnt = 0;
1910         txq->pkt_padding_fail_cnt = 0;
1911         rte_spinlock_lock(&hw->lock);
1912         dev->data->tx_queues[idx] = txq;
1913         rte_spinlock_unlock(&hw->lock);
1914
1915         return 0;
1916 }
1917
1918 static inline void
1919 hns3_queue_xmit(struct hns3_tx_queue *txq, uint32_t buf_num)
1920 {
1921         hns3_write_dev(txq, HNS3_RING_TX_TAIL_REG, buf_num);
1922 }
1923
1924 static void
1925 hns3_tx_free_useless_buffer(struct hns3_tx_queue *txq)
1926 {
1927         uint16_t tx_next_clean = txq->next_to_clean;
1928         uint16_t tx_next_use   = txq->next_to_use;
1929         uint16_t tx_bd_ready   = txq->tx_bd_ready;
1930         uint16_t tx_bd_max     = txq->nb_tx_desc;
1931         struct hns3_entry *tx_bak_pkt = &txq->sw_ring[tx_next_clean];
1932         struct hns3_desc *desc = &txq->tx_ring[tx_next_clean];
1933         struct rte_mbuf *mbuf;
1934
1935         while ((!hns3_get_bit(desc->tx.tp_fe_sc_vld_ra_ri, HNS3_TXD_VLD_B)) &&
1936                 tx_next_use != tx_next_clean) {
1937                 mbuf = tx_bak_pkt->mbuf;
1938                 if (mbuf) {
1939                         rte_pktmbuf_free_seg(mbuf);
1940                         tx_bak_pkt->mbuf = NULL;
1941                 }
1942
1943                 desc++;
1944                 tx_bak_pkt++;
1945                 tx_next_clean++;
1946                 tx_bd_ready++;
1947
1948                 if (tx_next_clean >= tx_bd_max) {
1949                         tx_next_clean = 0;
1950                         desc = txq->tx_ring;
1951                         tx_bak_pkt = txq->sw_ring;
1952                 }
1953         }
1954
1955         txq->next_to_clean = tx_next_clean;
1956         txq->tx_bd_ready   = tx_bd_ready;
1957 }
1958
1959 static int
1960 hns3_tso_proc_tunnel(struct hns3_desc *desc, uint64_t ol_flags,
1961                      struct rte_mbuf *rxm, uint8_t *l2_len)
1962 {
1963         uint64_t tun_flags;
1964         uint8_t ol4_len;
1965         uint32_t otmp;
1966
1967         tun_flags = ol_flags & PKT_TX_TUNNEL_MASK;
1968         if (tun_flags == 0)
1969                 return 0;
1970
1971         otmp = rte_le_to_cpu_32(desc->tx.ol_type_vlan_len_msec);
1972         switch (tun_flags) {
1973         case PKT_TX_TUNNEL_GENEVE:
1974         case PKT_TX_TUNNEL_VXLAN:
1975                 *l2_len = rxm->l2_len - RTE_ETHER_VXLAN_HLEN;
1976                 break;
1977         case PKT_TX_TUNNEL_GRE:
1978                 /*
1979                  * OL4 header size, defined in 4 Bytes, it contains outer
1980                  * L4(GRE) length and tunneling length.
1981                  */
1982                 ol4_len = hns3_get_field(otmp, HNS3_TXD_L4LEN_M,
1983                                          HNS3_TXD_L4LEN_S);
1984                 *l2_len = rxm->l2_len - (ol4_len << HNS3_L4_LEN_UNIT);
1985                 break;
1986         default:
1987                 /* For non UDP / GRE tunneling, drop the tunnel packet */
1988                 return -EINVAL;
1989         }
1990         hns3_set_field(otmp, HNS3_TXD_L2LEN_M, HNS3_TXD_L2LEN_S,
1991                        rxm->outer_l2_len >> HNS3_L2_LEN_UNIT);
1992         desc->tx.ol_type_vlan_len_msec = rte_cpu_to_le_32(otmp);
1993
1994         return 0;
1995 }
1996
1997 int
1998 hns3_config_gro(struct hns3_hw *hw, bool en)
1999 {
2000         struct hns3_cfg_gro_status_cmd *req;
2001         struct hns3_cmd_desc desc;
2002         int ret;
2003
2004         hns3_cmd_setup_basic_desc(&desc, HNS3_OPC_GRO_GENERIC_CONFIG, false);
2005         req = (struct hns3_cfg_gro_status_cmd *)desc.data;
2006
2007         req->gro_en = rte_cpu_to_le_16(en ? 1 : 0);
2008
2009         ret = hns3_cmd_send(hw, &desc, 1);
2010         if (ret)
2011                 hns3_err(hw, "%s hardware GRO failed, ret = %d",
2012                          en ? "enable" : "disable", ret);
2013
2014         return ret;
2015 }
2016
2017 int
2018 hns3_restore_gro_conf(struct hns3_hw *hw)
2019 {
2020         uint64_t offloads;
2021         bool gro_en;
2022         int ret;
2023
2024         offloads = hw->data->dev_conf.rxmode.offloads;
2025         gro_en = offloads & DEV_RX_OFFLOAD_TCP_LRO ? true : false;
2026         ret = hns3_config_gro(hw, gro_en);
2027         if (ret)
2028                 hns3_err(hw, "restore hardware GRO to %s failed, ret = %d",
2029                          gro_en ? "enabled" : "disabled", ret);
2030
2031         return ret;
2032 }
2033
2034 static inline bool
2035 hns3_pkt_is_tso(struct rte_mbuf *m)
2036 {
2037         return (m->tso_segsz != 0 && m->ol_flags & PKT_TX_TCP_SEG);
2038 }
2039
2040 static void
2041 hns3_set_tso(struct hns3_desc *desc, uint64_t ol_flags,
2042                 uint32_t paylen, struct rte_mbuf *rxm)
2043 {
2044         uint8_t l2_len = rxm->l2_len;
2045         uint32_t tmp;
2046
2047         if (!hns3_pkt_is_tso(rxm))
2048                 return;
2049
2050         if (hns3_tso_proc_tunnel(desc, ol_flags, rxm, &l2_len))
2051                 return;
2052
2053         if (paylen <= rxm->tso_segsz)
2054                 return;
2055
2056         tmp = rte_le_to_cpu_32(desc->tx.type_cs_vlan_tso_len);
2057         hns3_set_bit(tmp, HNS3_TXD_TSO_B, 1);
2058         hns3_set_bit(tmp, HNS3_TXD_L3CS_B, 1);
2059         hns3_set_field(tmp, HNS3_TXD_L4T_M, HNS3_TXD_L4T_S, HNS3_L4T_TCP);
2060         hns3_set_bit(tmp, HNS3_TXD_L4CS_B, 1);
2061         hns3_set_field(tmp, HNS3_TXD_L4LEN_M, HNS3_TXD_L4LEN_S,
2062                        sizeof(struct rte_tcp_hdr) >> HNS3_L4_LEN_UNIT);
2063         hns3_set_field(tmp, HNS3_TXD_L2LEN_M, HNS3_TXD_L2LEN_S,
2064                        l2_len >> HNS3_L2_LEN_UNIT);
2065         desc->tx.type_cs_vlan_tso_len = rte_cpu_to_le_32(tmp);
2066         desc->tx.mss = rte_cpu_to_le_16(rxm->tso_segsz);
2067 }
2068
2069 static inline void
2070 hns3_fill_per_desc(struct hns3_desc *desc, struct rte_mbuf *rxm)
2071 {
2072         desc->addr = rte_mbuf_data_iova(rxm);
2073         desc->tx.send_size = rte_cpu_to_le_16(rte_pktmbuf_data_len(rxm));
2074         desc->tx.tp_fe_sc_vld_ra_ri = rte_cpu_to_le_16(BIT(HNS3_TXD_VLD_B));
2075 }
2076
2077 static void
2078 hns3_fill_first_desc(struct hns3_tx_queue *txq, struct hns3_desc *desc,
2079                      struct rte_mbuf *rxm)
2080 {
2081         uint64_t ol_flags = rxm->ol_flags;
2082         uint32_t hdr_len;
2083         uint32_t paylen;
2084
2085         hdr_len = rxm->l2_len + rxm->l3_len + rxm->l4_len;
2086         hdr_len += (ol_flags & PKT_TX_TUNNEL_MASK) ?
2087                            rxm->outer_l2_len + rxm->outer_l3_len : 0;
2088         paylen = rxm->pkt_len - hdr_len;
2089         desc->tx.paylen = rte_cpu_to_le_32(paylen);
2090         hns3_set_tso(desc, ol_flags, paylen, rxm);
2091
2092         /*
2093          * Currently, hardware doesn't support more than two layers VLAN offload
2094          * in Tx direction based on hns3 network engine. So when the number of
2095          * VLANs in the packets represented by rxm plus the number of VLAN
2096          * offload by hardware such as PVID etc, exceeds two, the packets will
2097          * be discarded or the original VLAN of the packets will be overwitted
2098          * by hardware. When the PF PVID is enabled by calling the API function
2099          * named rte_eth_dev_set_vlan_pvid or the VF PVID is enabled by the hns3
2100          * PF kernel ether driver, the outer VLAN tag will always be the PVID.
2101          * To avoid the VLAN of Tx descriptor is overwritten by PVID, it should
2102          * be added to the position close to the IP header when PVID is enabled.
2103          */
2104         if (!txq->pvid_state && ol_flags & (PKT_TX_VLAN_PKT |
2105                                 PKT_TX_QINQ_PKT)) {
2106                 desc->tx.ol_type_vlan_len_msec |=
2107                                 rte_cpu_to_le_32(BIT(HNS3_TXD_OVLAN_B));
2108                 if (ol_flags & PKT_TX_QINQ_PKT)
2109                         desc->tx.outer_vlan_tag =
2110                                         rte_cpu_to_le_16(rxm->vlan_tci_outer);
2111                 else
2112                         desc->tx.outer_vlan_tag =
2113                                         rte_cpu_to_le_16(rxm->vlan_tci);
2114         }
2115
2116         if (ol_flags & PKT_TX_QINQ_PKT ||
2117             ((ol_flags & PKT_TX_VLAN_PKT) && txq->pvid_state)) {
2118                 desc->tx.type_cs_vlan_tso_len |=
2119                                         rte_cpu_to_le_32(BIT(HNS3_TXD_VLAN_B));
2120                 desc->tx.vlan_tag = rte_cpu_to_le_16(rxm->vlan_tci);
2121         }
2122 }
2123
2124 static int
2125 hns3_tx_alloc_mbufs(struct hns3_tx_queue *txq, struct rte_mempool *mb_pool,
2126                     uint16_t nb_new_buf, struct rte_mbuf **alloc_mbuf)
2127 {
2128         struct rte_mbuf *new_mbuf = NULL;
2129         struct rte_eth_dev *dev;
2130         struct rte_mbuf *temp;
2131         struct hns3_hw *hw;
2132         uint16_t i;
2133
2134         /* Allocate enough mbufs */
2135         for (i = 0; i < nb_new_buf; i++) {
2136                 temp = rte_pktmbuf_alloc(mb_pool);
2137                 if (unlikely(temp == NULL)) {
2138                         dev = &rte_eth_devices[txq->port_id];
2139                         hw = HNS3_DEV_PRIVATE_TO_HW(dev->data->dev_private);
2140                         hns3_err(hw, "Failed to alloc TX mbuf port_id=%d,"
2141                                      "queue_id=%d in reassemble tx pkts.",
2142                                      txq->port_id, txq->queue_id);
2143                         rte_pktmbuf_free(new_mbuf);
2144                         return -ENOMEM;
2145                 }
2146                 temp->next = new_mbuf;
2147                 new_mbuf = temp;
2148         }
2149
2150         if (new_mbuf == NULL)
2151                 return -ENOMEM;
2152
2153         new_mbuf->nb_segs = nb_new_buf;
2154         *alloc_mbuf = new_mbuf;
2155
2156         return 0;
2157 }
2158
2159 static inline void
2160 hns3_pktmbuf_copy_hdr(struct rte_mbuf *new_pkt, struct rte_mbuf *old_pkt)
2161 {
2162         new_pkt->ol_flags = old_pkt->ol_flags;
2163         new_pkt->pkt_len = rte_pktmbuf_pkt_len(old_pkt);
2164         new_pkt->outer_l2_len = old_pkt->outer_l2_len;
2165         new_pkt->outer_l3_len = old_pkt->outer_l3_len;
2166         new_pkt->l2_len = old_pkt->l2_len;
2167         new_pkt->l3_len = old_pkt->l3_len;
2168         new_pkt->l4_len = old_pkt->l4_len;
2169         new_pkt->vlan_tci_outer = old_pkt->vlan_tci_outer;
2170         new_pkt->vlan_tci = old_pkt->vlan_tci;
2171 }
2172
2173 static int
2174 hns3_reassemble_tx_pkts(void *tx_queue, struct rte_mbuf *tx_pkt,
2175                         struct rte_mbuf **new_pkt)
2176 {
2177         struct hns3_tx_queue *txq = tx_queue;
2178         struct rte_mempool *mb_pool;
2179         struct rte_mbuf *new_mbuf;
2180         struct rte_mbuf *temp_new;
2181         struct rte_mbuf *temp;
2182         uint16_t last_buf_len;
2183         uint16_t nb_new_buf;
2184         uint16_t buf_size;
2185         uint16_t buf_len;
2186         uint16_t len_s;
2187         uint16_t len_d;
2188         uint16_t len;
2189         uint16_t i;
2190         int ret;
2191         char *s;
2192         char *d;
2193
2194         mb_pool = tx_pkt->pool;
2195         buf_size = tx_pkt->buf_len - RTE_PKTMBUF_HEADROOM;
2196         nb_new_buf = (rte_pktmbuf_pkt_len(tx_pkt) - 1) / buf_size + 1;
2197         if (nb_new_buf > HNS3_MAX_NON_TSO_BD_PER_PKT)
2198                 return -EINVAL;
2199
2200         last_buf_len = rte_pktmbuf_pkt_len(tx_pkt) % buf_size;
2201         if (last_buf_len == 0)
2202                 last_buf_len = buf_size;
2203
2204         /* Allocate enough mbufs */
2205         ret = hns3_tx_alloc_mbufs(txq, mb_pool, nb_new_buf, &new_mbuf);
2206         if (ret)
2207                 return ret;
2208
2209         /* Copy the original packet content to the new mbufs */
2210         temp = tx_pkt;
2211         s = rte_pktmbuf_mtod(temp, char *);
2212         len_s = rte_pktmbuf_data_len(temp);
2213         temp_new = new_mbuf;
2214         for (i = 0; i < nb_new_buf; i++) {
2215                 d = rte_pktmbuf_mtod(temp_new, char *);
2216                 if (i < nb_new_buf - 1)
2217                         buf_len = buf_size;
2218                 else
2219                         buf_len = last_buf_len;
2220                 len_d = buf_len;
2221
2222                 while (len_d) {
2223                         len = RTE_MIN(len_s, len_d);
2224                         memcpy(d, s, len);
2225                         s = s + len;
2226                         d = d + len;
2227                         len_d = len_d - len;
2228                         len_s = len_s - len;
2229
2230                         if (len_s == 0) {
2231                                 temp = temp->next;
2232                                 if (temp == NULL)
2233                                         break;
2234                                 s = rte_pktmbuf_mtod(temp, char *);
2235                                 len_s = rte_pktmbuf_data_len(temp);
2236                         }
2237                 }
2238
2239                 temp_new->data_len = buf_len;
2240                 temp_new = temp_new->next;
2241         }
2242         hns3_pktmbuf_copy_hdr(new_mbuf, tx_pkt);
2243
2244         /* free original mbufs */
2245         rte_pktmbuf_free(tx_pkt);
2246
2247         *new_pkt = new_mbuf;
2248
2249         return 0;
2250 }
2251
2252 static void
2253 hns3_parse_outer_params(uint64_t ol_flags, uint32_t *ol_type_vlan_len_msec)
2254 {
2255         uint32_t tmp = *ol_type_vlan_len_msec;
2256
2257         /* (outer) IP header type */
2258         if (ol_flags & PKT_TX_OUTER_IPV4) {
2259                 /* OL3 header size, defined in 4 bytes */
2260                 hns3_set_field(tmp, HNS3_TXD_L3LEN_M, HNS3_TXD_L3LEN_S,
2261                                sizeof(struct rte_ipv4_hdr) >> HNS3_L3_LEN_UNIT);
2262                 if (ol_flags & PKT_TX_OUTER_IP_CKSUM)
2263                         hns3_set_field(tmp, HNS3_TXD_OL3T_M,
2264                                        HNS3_TXD_OL3T_S, HNS3_OL3T_IPV4_CSUM);
2265                 else
2266                         hns3_set_field(tmp, HNS3_TXD_OL3T_M, HNS3_TXD_OL3T_S,
2267                                        HNS3_OL3T_IPV4_NO_CSUM);
2268         } else if (ol_flags & PKT_TX_OUTER_IPV6) {
2269                 hns3_set_field(tmp, HNS3_TXD_OL3T_M, HNS3_TXD_OL3T_S,
2270                                HNS3_OL3T_IPV6);
2271                 /* OL3 header size, defined in 4 bytes */
2272                 hns3_set_field(tmp, HNS3_TXD_L3LEN_M, HNS3_TXD_L3LEN_S,
2273                                sizeof(struct rte_ipv6_hdr) >> HNS3_L3_LEN_UNIT);
2274         }
2275
2276         *ol_type_vlan_len_msec = tmp;
2277 }
2278
2279 static int
2280 hns3_parse_inner_params(uint64_t ol_flags, uint32_t *ol_type_vlan_len_msec,
2281                         struct rte_net_hdr_lens *hdr_lens)
2282 {
2283         uint32_t tmp = *ol_type_vlan_len_msec;
2284         uint8_t l4_len;
2285
2286         /* OL2 header size, defined in 2 bytes */
2287         hns3_set_field(tmp, HNS3_TXD_L2LEN_M, HNS3_TXD_L2LEN_S,
2288                        sizeof(struct rte_ether_hdr) >> HNS3_L2_LEN_UNIT);
2289
2290         /* L4TUNT: L4 Tunneling Type */
2291         switch (ol_flags & PKT_TX_TUNNEL_MASK) {
2292         case PKT_TX_TUNNEL_GENEVE:
2293         case PKT_TX_TUNNEL_VXLAN:
2294                 /* MAC in UDP tunnelling packet, include VxLAN */
2295                 hns3_set_field(tmp, HNS3_TXD_TUNTYPE_M, HNS3_TXD_TUNTYPE_S,
2296                                HNS3_TUN_MAC_IN_UDP);
2297                 /*
2298                  * OL4 header size, defined in 4 Bytes, it contains outer
2299                  * L4(UDP) length and tunneling length.
2300                  */
2301                 hns3_set_field(tmp, HNS3_TXD_L4LEN_M, HNS3_TXD_L4LEN_S,
2302                                (uint8_t)RTE_ETHER_VXLAN_HLEN >>
2303                                HNS3_L4_LEN_UNIT);
2304                 break;
2305         case PKT_TX_TUNNEL_GRE:
2306                 hns3_set_field(tmp, HNS3_TXD_TUNTYPE_M, HNS3_TXD_TUNTYPE_S,
2307                                HNS3_TUN_NVGRE);
2308                 /*
2309                  * OL4 header size, defined in 4 Bytes, it contains outer
2310                  * L4(GRE) length and tunneling length.
2311                  */
2312                 l4_len = hdr_lens->l4_len + hdr_lens->tunnel_len;
2313                 hns3_set_field(tmp, HNS3_TXD_L4LEN_M, HNS3_TXD_L4LEN_S,
2314                                l4_len >> HNS3_L4_LEN_UNIT);
2315                 break;
2316         default:
2317                 /* For non UDP / GRE tunneling, drop the tunnel packet */
2318                 return -EINVAL;
2319         }
2320
2321         *ol_type_vlan_len_msec = tmp;
2322
2323         return 0;
2324 }
2325
2326 static int
2327 hns3_parse_tunneling_params(struct hns3_tx_queue *txq, uint16_t tx_desc_id,
2328                             uint64_t ol_flags,
2329                             struct rte_net_hdr_lens *hdr_lens)
2330 {
2331         struct hns3_desc *tx_ring = txq->tx_ring;
2332         struct hns3_desc *desc = &tx_ring[tx_desc_id];
2333         uint32_t value = 0;
2334         int ret;
2335
2336         hns3_parse_outer_params(ol_flags, &value);
2337         ret = hns3_parse_inner_params(ol_flags, &value, hdr_lens);
2338         if (ret)
2339                 return -EINVAL;
2340
2341         desc->tx.ol_type_vlan_len_msec |= rte_cpu_to_le_32(value);
2342
2343         return 0;
2344 }
2345
2346 static void
2347 hns3_parse_l3_cksum_params(uint64_t ol_flags, uint32_t *type_cs_vlan_tso_len)
2348 {
2349         uint32_t tmp;
2350
2351         /* Enable L3 checksum offloads */
2352         if (ol_flags & PKT_TX_IPV4) {
2353                 tmp = *type_cs_vlan_tso_len;
2354                 hns3_set_field(tmp, HNS3_TXD_L3T_M, HNS3_TXD_L3T_S,
2355                                HNS3_L3T_IPV4);
2356                 /* inner(/normal) L3 header size, defined in 4 bytes */
2357                 hns3_set_field(tmp, HNS3_TXD_L3LEN_M, HNS3_TXD_L3LEN_S,
2358                                sizeof(struct rte_ipv4_hdr) >> HNS3_L3_LEN_UNIT);
2359                 if (ol_flags & PKT_TX_IP_CKSUM)
2360                         hns3_set_bit(tmp, HNS3_TXD_L3CS_B, 1);
2361                 *type_cs_vlan_tso_len = tmp;
2362         } else if (ol_flags & PKT_TX_IPV6) {
2363                 tmp = *type_cs_vlan_tso_len;
2364                 /* L3T, IPv6 don't do checksum */
2365                 hns3_set_field(tmp, HNS3_TXD_L3T_M, HNS3_TXD_L3T_S,
2366                                HNS3_L3T_IPV6);
2367                 /* inner(/normal) L3 header size, defined in 4 bytes */
2368                 hns3_set_field(tmp, HNS3_TXD_L3LEN_M, HNS3_TXD_L3LEN_S,
2369                                sizeof(struct rte_ipv6_hdr) >> HNS3_L3_LEN_UNIT);
2370                 *type_cs_vlan_tso_len = tmp;
2371         }
2372 }
2373
2374 static void
2375 hns3_parse_l4_cksum_params(uint64_t ol_flags, uint32_t *type_cs_vlan_tso_len)
2376 {
2377         uint32_t tmp;
2378
2379         /* Enable L4 checksum offloads */
2380         switch (ol_flags & PKT_TX_L4_MASK) {
2381         case PKT_TX_TCP_CKSUM:
2382                 tmp = *type_cs_vlan_tso_len;
2383                 hns3_set_field(tmp, HNS3_TXD_L4T_M, HNS3_TXD_L4T_S,
2384                                HNS3_L4T_TCP);
2385                 hns3_set_bit(tmp, HNS3_TXD_L4CS_B, 1);
2386                 hns3_set_field(tmp, HNS3_TXD_L4LEN_M, HNS3_TXD_L4LEN_S,
2387                                sizeof(struct rte_tcp_hdr) >> HNS3_L4_LEN_UNIT);
2388                 *type_cs_vlan_tso_len = tmp;
2389                 break;
2390         case PKT_TX_UDP_CKSUM:
2391                 tmp = *type_cs_vlan_tso_len;
2392                 hns3_set_field(tmp, HNS3_TXD_L4T_M, HNS3_TXD_L4T_S,
2393                                HNS3_L4T_UDP);
2394                 hns3_set_bit(tmp, HNS3_TXD_L4CS_B, 1);
2395                 hns3_set_field(tmp, HNS3_TXD_L4LEN_M, HNS3_TXD_L4LEN_S,
2396                                sizeof(struct rte_udp_hdr) >> HNS3_L4_LEN_UNIT);
2397                 *type_cs_vlan_tso_len = tmp;
2398                 break;
2399         case PKT_TX_SCTP_CKSUM:
2400                 tmp = *type_cs_vlan_tso_len;
2401                 hns3_set_field(tmp, HNS3_TXD_L4T_M, HNS3_TXD_L4T_S,
2402                                HNS3_L4T_SCTP);
2403                 hns3_set_bit(tmp, HNS3_TXD_L4CS_B, 1);
2404                 hns3_set_field(tmp, HNS3_TXD_L4LEN_M, HNS3_TXD_L4LEN_S,
2405                                sizeof(struct rte_sctp_hdr) >> HNS3_L4_LEN_UNIT);
2406                 *type_cs_vlan_tso_len = tmp;
2407                 break;
2408         default:
2409                 break;
2410         }
2411 }
2412
2413 static void
2414 hns3_txd_enable_checksum(struct hns3_tx_queue *txq, uint16_t tx_desc_id,
2415                          uint64_t ol_flags)
2416 {
2417         struct hns3_desc *tx_ring = txq->tx_ring;
2418         struct hns3_desc *desc = &tx_ring[tx_desc_id];
2419         uint32_t value = 0;
2420
2421         /* inner(/normal) L2 header size, defined in 2 bytes */
2422         hns3_set_field(value, HNS3_TXD_L2LEN_M, HNS3_TXD_L2LEN_S,
2423                        sizeof(struct rte_ether_hdr) >> HNS3_L2_LEN_UNIT);
2424
2425         hns3_parse_l3_cksum_params(ol_flags, &value);
2426         hns3_parse_l4_cksum_params(ol_flags, &value);
2427
2428         desc->tx.type_cs_vlan_tso_len |= rte_cpu_to_le_32(value);
2429 }
2430
2431 static bool
2432 hns3_pkt_need_linearized(struct rte_mbuf *tx_pkts, uint32_t bd_num)
2433 {
2434         struct rte_mbuf *m_first = tx_pkts;
2435         struct rte_mbuf *m_last = tx_pkts;
2436         uint32_t tot_len = 0;
2437         uint32_t hdr_len;
2438         uint32_t i;
2439
2440         /*
2441          * Hardware requires that the sum of the data length of every 8
2442          * consecutive buffers is greater than MSS in hns3 network engine.
2443          * We simplify it by ensuring pkt_headlen + the first 8 consecutive
2444          * frags greater than gso header len + mss, and the remaining 7
2445          * consecutive frags greater than MSS except the last 7 frags.
2446          */
2447         if (bd_num <= HNS3_MAX_NON_TSO_BD_PER_PKT)
2448                 return false;
2449
2450         for (i = 0; m_last && i < HNS3_MAX_NON_TSO_BD_PER_PKT - 1;
2451              i++, m_last = m_last->next)
2452                 tot_len += m_last->data_len;
2453
2454         if (!m_last)
2455                 return true;
2456
2457         /* ensure the first 8 frags is greater than mss + header */
2458         hdr_len = tx_pkts->l2_len + tx_pkts->l3_len + tx_pkts->l4_len;
2459         hdr_len += (tx_pkts->ol_flags & PKT_TX_TUNNEL_MASK) ?
2460                    tx_pkts->outer_l2_len + tx_pkts->outer_l3_len : 0;
2461         if (tot_len + m_last->data_len < tx_pkts->tso_segsz + hdr_len)
2462                 return true;
2463
2464         /*
2465          * ensure the sum of the data length of every 7 consecutive buffer
2466          * is greater than mss except the last one.
2467          */
2468         for (i = 0; m_last && i < bd_num - HNS3_MAX_NON_TSO_BD_PER_PKT; i++) {
2469                 tot_len -= m_first->data_len;
2470                 tot_len += m_last->data_len;
2471
2472                 if (tot_len < tx_pkts->tso_segsz)
2473                         return true;
2474
2475                 m_first = m_first->next;
2476                 m_last = m_last->next;
2477         }
2478
2479         return false;
2480 }
2481
2482 static void
2483 hns3_outer_header_cksum_prepare(struct rte_mbuf *m)
2484 {
2485         uint64_t ol_flags = m->ol_flags;
2486         struct rte_ipv4_hdr *ipv4_hdr;
2487         struct rte_udp_hdr *udp_hdr;
2488         uint32_t paylen, hdr_len;
2489
2490         if (!(ol_flags & (PKT_TX_OUTER_IPV4 | PKT_TX_OUTER_IPV6)))
2491                 return;
2492
2493         if (ol_flags & PKT_TX_IPV4) {
2494                 ipv4_hdr = rte_pktmbuf_mtod_offset(m, struct rte_ipv4_hdr *,
2495                                                    m->outer_l2_len);
2496
2497                 if (ol_flags & PKT_TX_IP_CKSUM)
2498                         ipv4_hdr->hdr_checksum = 0;
2499         }
2500
2501         if ((ol_flags & PKT_TX_L4_MASK) == PKT_TX_UDP_CKSUM &&
2502             ol_flags & PKT_TX_TCP_SEG) {
2503                 hdr_len = m->l2_len + m->l3_len + m->l4_len;
2504                 hdr_len += (ol_flags & PKT_TX_TUNNEL_MASK) ?
2505                                 m->outer_l2_len + m->outer_l3_len : 0;
2506                 paylen = m->pkt_len - hdr_len;
2507                 if (paylen <= m->tso_segsz)
2508                         return;
2509                 udp_hdr = rte_pktmbuf_mtod_offset(m, struct rte_udp_hdr *,
2510                                                   m->outer_l2_len +
2511                                                   m->outer_l3_len);
2512                 udp_hdr->dgram_cksum = 0;
2513         }
2514 }
2515
2516 static int
2517 hns3_check_tso_pkt_valid(struct rte_mbuf *m)
2518 {
2519         uint32_t tmp_data_len_sum = 0;
2520         uint16_t nb_buf = m->nb_segs;
2521         uint32_t paylen, hdr_len;
2522         struct rte_mbuf *m_seg;
2523         int i;
2524
2525         if (nb_buf > HNS3_MAX_TSO_BD_PER_PKT)
2526                 return -EINVAL;
2527
2528         hdr_len = m->l2_len + m->l3_len + m->l4_len;
2529         hdr_len += (m->ol_flags & PKT_TX_TUNNEL_MASK) ?
2530                         m->outer_l2_len + m->outer_l3_len : 0;
2531         if (hdr_len > HNS3_MAX_TSO_HDR_SIZE)
2532                 return -EINVAL;
2533
2534         paylen = m->pkt_len - hdr_len;
2535         if (paylen > HNS3_MAX_BD_PAYLEN)
2536                 return -EINVAL;
2537
2538         /*
2539          * The TSO header (include outer and inner L2, L3 and L4 header)
2540          * should be provided by three descriptors in maximum in hns3 network
2541          * engine.
2542          */
2543         m_seg = m;
2544         for (i = 0; m_seg != NULL && i < HNS3_MAX_TSO_HDR_BD_NUM && i < nb_buf;
2545              i++, m_seg = m_seg->next) {
2546                 tmp_data_len_sum += m_seg->data_len;
2547         }
2548
2549         if (hdr_len > tmp_data_len_sum)
2550                 return -EINVAL;
2551
2552         return 0;
2553 }
2554
2555 #ifdef RTE_LIBRTE_ETHDEV_DEBUG
2556 static inline int
2557 hns3_vld_vlan_chk(struct hns3_tx_queue *txq, struct rte_mbuf *m)
2558 {
2559         struct rte_ether_hdr *eh;
2560         struct rte_vlan_hdr *vh;
2561
2562         if (!txq->pvid_state)
2563                 return 0;
2564
2565         /*
2566          * Due to hardware limitations, we only support two-layer VLAN hardware
2567          * offload in Tx direction based on hns3 network engine, so when PVID is
2568          * enabled, QinQ insert is no longer supported.
2569          * And when PVID is enabled, in the following two cases:
2570          *  i) packets with more than two VLAN tags.
2571          *  ii) packets with one VLAN tag while the hardware VLAN insert is
2572          *      enabled.
2573          * The packets will be regarded as abnormal packets and discarded by
2574          * hardware in Tx direction. For debugging purposes, a validation check
2575          * for these types of packets is added to the '.tx_pkt_prepare' ops
2576          * implementation function named hns3_prep_pkts to inform users that
2577          * these packets will be discarded.
2578          */
2579         if (m->ol_flags & PKT_TX_QINQ_PKT)
2580                 return -EINVAL;
2581
2582         eh = rte_pktmbuf_mtod(m, struct rte_ether_hdr *);
2583         if (eh->ether_type == rte_cpu_to_be_16(RTE_ETHER_TYPE_VLAN)) {
2584                 if (m->ol_flags & PKT_TX_VLAN_PKT)
2585                         return -EINVAL;
2586
2587                 /* Ensure the incoming packet is not a QinQ packet */
2588                 vh = (struct rte_vlan_hdr *)(eh + 1);
2589                 if (vh->eth_proto == rte_cpu_to_be_16(RTE_ETHER_TYPE_VLAN))
2590                         return -EINVAL;
2591         }
2592
2593         return 0;
2594 }
2595 #endif
2596
2597 uint16_t
2598 hns3_prep_pkts(__rte_unused void *tx_queue, struct rte_mbuf **tx_pkts,
2599                uint16_t nb_pkts)
2600 {
2601         struct rte_mbuf *m;
2602         uint16_t i;
2603         int ret;
2604
2605         for (i = 0; i < nb_pkts; i++) {
2606                 m = tx_pkts[i];
2607
2608                 if (hns3_pkt_is_tso(m) &&
2609                     (hns3_pkt_need_linearized(m, m->nb_segs) ||
2610                      hns3_check_tso_pkt_valid(m))) {
2611                         rte_errno = EINVAL;
2612                         return i;
2613                 }
2614
2615 #ifdef RTE_LIBRTE_ETHDEV_DEBUG
2616                 ret = rte_validate_tx_offload(m);
2617                 if (ret != 0) {
2618                         rte_errno = -ret;
2619                         return i;
2620                 }
2621
2622                 if (hns3_vld_vlan_chk(tx_queue, m)) {
2623                         rte_errno = EINVAL;
2624                         return i;
2625                 }
2626 #endif
2627                 ret = rte_net_intel_cksum_prepare(m);
2628                 if (ret != 0) {
2629                         rte_errno = -ret;
2630                         return i;
2631                 }
2632
2633                 hns3_outer_header_cksum_prepare(m);
2634         }
2635
2636         return i;
2637 }
2638
2639 static int
2640 hns3_parse_cksum(struct hns3_tx_queue *txq, uint16_t tx_desc_id,
2641                  const struct rte_mbuf *m, struct rte_net_hdr_lens *hdr_lens)
2642 {
2643         /* Fill in tunneling parameters if necessary */
2644         if (m->ol_flags & PKT_TX_TUNNEL_MASK) {
2645                 (void)rte_net_get_ptype(m, hdr_lens, RTE_PTYPE_ALL_MASK);
2646                 if (hns3_parse_tunneling_params(txq, tx_desc_id, m->ol_flags,
2647                                                 hdr_lens)) {
2648                         txq->unsupported_tunnel_pkt_cnt++;
2649                         return -EINVAL;
2650                 }
2651         }
2652         /* Enable checksum offloading */
2653         if (m->ol_flags & HNS3_TX_CKSUM_OFFLOAD_MASK)
2654                 hns3_txd_enable_checksum(txq, tx_desc_id, m->ol_flags);
2655
2656         return 0;
2657 }
2658
2659 static int
2660 hns3_check_non_tso_pkt(uint16_t nb_buf, struct rte_mbuf **m_seg,
2661                       struct rte_mbuf *tx_pkt, struct hns3_tx_queue *txq)
2662 {
2663         struct rte_mbuf *new_pkt;
2664         int ret;
2665
2666         if (hns3_pkt_is_tso(*m_seg))
2667                 return 0;
2668
2669         /*
2670          * If packet length is greater than HNS3_MAX_FRAME_LEN
2671          * driver support, the packet will be ignored.
2672          */
2673         if (unlikely(rte_pktmbuf_pkt_len(tx_pkt) > HNS3_MAX_FRAME_LEN)) {
2674                 txq->over_length_pkt_cnt++;
2675                 return -EINVAL;
2676         }
2677
2678         if (unlikely(nb_buf > HNS3_MAX_NON_TSO_BD_PER_PKT)) {
2679                 txq->exceed_limit_bd_pkt_cnt++;
2680                 ret = hns3_reassemble_tx_pkts(txq, tx_pkt, &new_pkt);
2681                 if (ret) {
2682                         txq->exceed_limit_bd_reassem_fail++;
2683                         return ret;
2684                 }
2685                 *m_seg = new_pkt;
2686         }
2687
2688         return 0;
2689 }
2690
2691 uint16_t
2692 hns3_xmit_pkts(void *tx_queue, struct rte_mbuf **tx_pkts, uint16_t nb_pkts)
2693 {
2694         struct rte_net_hdr_lens hdr_lens = {0};
2695         struct hns3_tx_queue *txq = tx_queue;
2696         struct hns3_entry *tx_bak_pkt;
2697         struct hns3_desc *tx_ring;
2698         struct rte_mbuf *tx_pkt;
2699         struct rte_mbuf *m_seg;
2700         struct hns3_desc *desc;
2701         uint32_t nb_hold = 0;
2702         uint16_t tx_next_use;
2703         uint16_t tx_pkt_num;
2704         uint16_t tx_bd_max;
2705         uint16_t nb_buf;
2706         uint16_t nb_tx;
2707         uint16_t i;
2708
2709         /* free useless buffer */
2710         hns3_tx_free_useless_buffer(txq);
2711
2712         tx_next_use   = txq->next_to_use;
2713         tx_bd_max     = txq->nb_tx_desc;
2714         tx_pkt_num = nb_pkts;
2715         tx_ring = txq->tx_ring;
2716
2717         /* send packets */
2718         tx_bak_pkt = &txq->sw_ring[tx_next_use];
2719         for (nb_tx = 0; nb_tx < tx_pkt_num; nb_tx++) {
2720                 tx_pkt = *tx_pkts++;
2721
2722                 nb_buf = tx_pkt->nb_segs;
2723
2724                 if (nb_buf > txq->tx_bd_ready) {
2725                         txq->queue_full_cnt++;
2726                         if (nb_tx == 0)
2727                                 return 0;
2728
2729                         goto end_of_tx;
2730                 }
2731
2732                 /*
2733                  * If packet length is less than minimum packet length supported
2734                  * by hardware in Tx direction, driver need to pad it to avoid
2735                  * error.
2736                  */
2737                 if (unlikely(rte_pktmbuf_pkt_len(tx_pkt) <
2738                                                 txq->min_tx_pkt_len)) {
2739                         uint16_t add_len;
2740                         char *appended;
2741
2742                         add_len = txq->min_tx_pkt_len -
2743                                          rte_pktmbuf_pkt_len(tx_pkt);
2744                         appended = rte_pktmbuf_append(tx_pkt, add_len);
2745                         if (appended == NULL) {
2746                                 txq->pkt_padding_fail_cnt++;
2747                                 break;
2748                         }
2749
2750                         memset(appended, 0, add_len);
2751                 }
2752
2753                 m_seg = tx_pkt;
2754
2755                 if (hns3_check_non_tso_pkt(nb_buf, &m_seg, tx_pkt, txq))
2756                         goto end_of_tx;
2757
2758                 if (hns3_parse_cksum(txq, tx_next_use, m_seg, &hdr_lens))
2759                         goto end_of_tx;
2760
2761                 i = 0;
2762                 desc = &tx_ring[tx_next_use];
2763
2764                 /*
2765                  * If the packet is divided into multiple Tx Buffer Descriptors,
2766                  * only need to fill vlan, paylen and tso into the first Tx
2767                  * Buffer Descriptor.
2768                  */
2769                 hns3_fill_first_desc(txq, desc, m_seg);
2770
2771                 do {
2772                         desc = &tx_ring[tx_next_use];
2773                         /*
2774                          * Fill valid bits, DMA address and data length for each
2775                          * Tx Buffer Descriptor.
2776                          */
2777                         hns3_fill_per_desc(desc, m_seg);
2778                         tx_bak_pkt->mbuf = m_seg;
2779                         m_seg = m_seg->next;
2780                         tx_next_use++;
2781                         tx_bak_pkt++;
2782                         if (tx_next_use >= tx_bd_max) {
2783                                 tx_next_use = 0;
2784                                 tx_bak_pkt = txq->sw_ring;
2785                         }
2786
2787                         i++;
2788                 } while (m_seg != NULL);
2789
2790                 /* Add end flag for the last Tx Buffer Descriptor */
2791                 desc->tx.tp_fe_sc_vld_ra_ri |=
2792                                  rte_cpu_to_le_16(BIT(HNS3_TXD_FE_B));
2793
2794                 nb_hold += i;
2795                 txq->next_to_use = tx_next_use;
2796                 txq->tx_bd_ready -= i;
2797         }
2798
2799 end_of_tx:
2800
2801         if (likely(nb_tx))
2802                 hns3_queue_xmit(txq, nb_hold);
2803
2804         return nb_tx;
2805 }
2806
2807 static uint16_t
2808 hns3_dummy_rxtx_burst(void *dpdk_txq __rte_unused,
2809                       struct rte_mbuf **pkts __rte_unused,
2810                       uint16_t pkts_n __rte_unused)
2811 {
2812         return 0;
2813 }
2814
2815 void hns3_set_rxtx_function(struct rte_eth_dev *eth_dev)
2816 {
2817         struct hns3_adapter *hns = eth_dev->data->dev_private;
2818
2819         if (hns->hw.adapter_state == HNS3_NIC_STARTED &&
2820             rte_atomic16_read(&hns->hw.reset.resetting) == 0) {
2821                 eth_dev->rx_pkt_burst = hns3_recv_pkts;
2822                 eth_dev->tx_pkt_burst = hns3_xmit_pkts;
2823                 eth_dev->tx_pkt_prepare = hns3_prep_pkts;
2824         } else {
2825                 eth_dev->rx_pkt_burst = hns3_dummy_rxtx_burst;
2826                 eth_dev->tx_pkt_burst = hns3_dummy_rxtx_burst;
2827                 eth_dev->tx_pkt_prepare = hns3_dummy_rxtx_burst;
2828         }
2829 }
2830
2831 void
2832 hns3_rxq_info_get(struct rte_eth_dev *dev, uint16_t queue_id,
2833                   struct rte_eth_rxq_info *qinfo)
2834 {
2835         struct hns3_rx_queue *rxq = dev->data->rx_queues[queue_id];
2836
2837         qinfo->mp = rxq->mb_pool;
2838         qinfo->nb_desc = rxq->nb_rx_desc;
2839         qinfo->scattered_rx = dev->data->scattered_rx;
2840
2841         /*
2842          * If there are no available Rx buffer descriptors, incoming packets
2843          * are always dropped by hardware based on hns3 network engine.
2844          */
2845         qinfo->conf.rx_drop_en = 1;
2846         qinfo->conf.offloads = dev->data->dev_conf.rxmode.offloads;
2847         qinfo->conf.rx_free_thresh = rxq->rx_free_thresh;
2848         qinfo->conf.rx_deferred_start = rxq->rx_deferred_start;
2849 }
2850
2851 void
2852 hns3_txq_info_get(struct rte_eth_dev *dev, uint16_t queue_id,
2853                   struct rte_eth_txq_info *qinfo)
2854 {
2855         struct hns3_tx_queue *txq = dev->data->tx_queues[queue_id];
2856
2857         qinfo->nb_desc = txq->nb_tx_desc;
2858         qinfo->conf.offloads = dev->data->dev_conf.txmode.offloads;
2859         qinfo->conf.tx_deferred_start = txq->tx_deferred_start;
2860 }