drivers/net/hns3/hns3_rxtx.h

   1 /* SPDX-License-Identifier: BSD-3-Clause
   2  * Copyright(c) 2018-2021 HiSilicon Limited.
   3  */
   4
   5 #ifndef _HNS3_RXTX_H_
   6 #define _HNS3_RXTX_H_
   7
   8 #include <stdint.h>
   9 #include <rte_mbuf_core.h>
  10
  11 #define HNS3_MIN_RING_DESC      64
  12 #define HNS3_MAX_RING_DESC      32768
  13 #define HNS3_DEFAULT_RING_DESC  1024
  14 #define HNS3_ALIGN_RING_DESC    32
  15 #define HNS3_RING_BASE_ALIGN    128
  16 #define HNS3_BULK_ALLOC_MBUF_NUM        32
  17
  18 #define HNS3_DEFAULT_RX_FREE_THRESH     32
  19 #define HNS3_DEFAULT_TX_FREE_THRESH     32
  20 #define HNS3_DEFAULT_TX_RS_THRESH       32
  21 #define HNS3_TX_FAST_FREE_AHEAD         64
  22
  23 #define HNS3_DEFAULT_RX_BURST           32
  24 #if (HNS3_DEFAULT_RX_BURST > 64)
  25 #error "PMD HNS3: HNS3_DEFAULT_RX_BURST must <= 64\n"
  26 #endif
  27 #define HNS3_DEFAULT_DESCS_PER_LOOP     4
  28 #define HNS3_SVE_DEFAULT_DESCS_PER_LOOP 8
  29 #if (HNS3_DEFAULT_DESCS_PER_LOOP > HNS3_SVE_DEFAULT_DESCS_PER_LOOP)
  30 #define HNS3_VECTOR_RX_OFFSET_TABLE_LEN HNS3_DEFAULT_DESCS_PER_LOOP
  31 #else
  32 #define HNS3_VECTOR_RX_OFFSET_TABLE_LEN HNS3_SVE_DEFAULT_DESCS_PER_LOOP
  33 #endif
  34 #define HNS3_DEFAULT_RXQ_REARM_THRESH   64
  35 #define HNS3_UINT8_BIT                  8
  36 #define HNS3_UINT16_BIT                 16
  37 #define HNS3_UINT32_BIT                 32
  38
  39 #define HNS3_512_BD_BUF_SIZE    512
  40 #define HNS3_1K_BD_BUF_SIZE     1024
  41 #define HNS3_2K_BD_BUF_SIZE     2048
  42 #define HNS3_4K_BD_BUF_SIZE     4096
  43
  44 #define HNS3_MIN_BD_BUF_SIZE    HNS3_512_BD_BUF_SIZE
  45 #define HNS3_MAX_BD_BUF_SIZE    HNS3_4K_BD_BUF_SIZE
  46
  47 #define HNS3_BD_SIZE_512_TYPE                   0
  48 #define HNS3_BD_SIZE_1024_TYPE                  1
  49 #define HNS3_BD_SIZE_2048_TYPE                  2
  50 #define HNS3_BD_SIZE_4096_TYPE                  3
  51
  52 #define HNS3_RX_FLAG_VLAN_PRESENT               0x1
  53 #define HNS3_RX_FLAG_L3ID_IPV4                  0x0
  54 #define HNS3_RX_FLAG_L3ID_IPV6                  0x1
  55 #define HNS3_RX_FLAG_L4ID_UDP                   0x0
  56 #define HNS3_RX_FLAG_L4ID_TCP                   0x1
  57
  58 #define HNS3_RXD_DMAC_S                         0
  59 #define HNS3_RXD_DMAC_M                         (0x3 << HNS3_RXD_DMAC_S)
  60 #define HNS3_RXD_VLAN_S                         2
  61 #define HNS3_RXD_VLAN_M                         (0x3 << HNS3_RXD_VLAN_S)
  62 #define HNS3_RXD_L3ID_S                         4
  63 #define HNS3_RXD_L3ID_M                         (0xf << HNS3_RXD_L3ID_S)
  64 #define HNS3_RXD_L4ID_S                         8
  65 #define HNS3_RXD_L4ID_M                         (0xf << HNS3_RXD_L4ID_S)
  66 #define HNS3_RXD_FRAG_B                         12
  67 #define HNS3_RXD_STRP_TAGP_S                    13
  68 #define HNS3_RXD_STRP_TAGP_M                    (0x3 << HNS3_RXD_STRP_TAGP_S)
  69
  70 #define HNS3_RXD_L2E_B                          16
  71 #define HNS3_RXD_L3E_B                          17
  72 #define HNS3_RXD_L4E_B                          18
  73 #define HNS3_RXD_TRUNCATE_B                     19
  74 #define HNS3_RXD_HOI_B                          20
  75 #define HNS3_RXD_DOI_B                          21
  76 #define HNS3_RXD_OL3E_B                         22
  77 #define HNS3_RXD_OL4E_B                         23
  78 #define HNS3_RXD_GRO_COUNT_S                    24
  79 #define HNS3_RXD_GRO_COUNT_M                    (0x3f << HNS3_RXD_GRO_COUNT_S)
  80 #define HNS3_RXD_GRO_FIXID_B                    30
  81 #define HNS3_RXD_GRO_ECN_B                      31
  82
  83 #define HNS3_RXD_ODMAC_S                        0
  84 #define HNS3_RXD_ODMAC_M                        (0x3 << HNS3_RXD_ODMAC_S)
  85 #define HNS3_RXD_OVLAN_S                        2
  86 #define HNS3_RXD_OVLAN_M                        (0x3 << HNS3_RXD_OVLAN_S)
  87 #define HNS3_RXD_OL3ID_S                        4
  88 #define HNS3_RXD_OL3ID_M                        (0xf << HNS3_RXD_OL3ID_S)
  89 #define HNS3_RXD_OL4ID_S                        8
  90 #define HNS3_RXD_OL4ID_M                        (0xf << HNS3_RXD_OL4ID_S)
  91 #define HNS3_RXD_PTYPE_S                        4
  92 #define HNS3_RXD_PTYPE_M                        (0xff << HNS3_RXD_PTYPE_S)
  93 #define HNS3_RXD_FBHI_S                         12
  94 #define HNS3_RXD_FBHI_M                         (0x3 << HNS3_RXD_FBHI_S)
  95 #define HNS3_RXD_FBLI_S                         14
  96 #define HNS3_RXD_FBLI_M                         (0x3 << HNS3_RXD_FBLI_S)
  97
  98 #define HNS3_RXD_BDTYPE_S                       0
  99 #define HNS3_RXD_BDTYPE_M                       (0xf << HNS3_RXD_BDTYPE_S)
 100 #define HNS3_RXD_VLD_B                          4
 101 #define HNS3_RXD_UDP0_B                         5
 102 #define HNS3_RXD_EXTEND_B                       7
 103 #define HNS3_RXD_FE_B                           8
 104 #define HNS3_RXD_LUM_B                          9
 105 #define HNS3_RXD_CRCP_B                         10
 106 #define HNS3_RXD_L3L4P_B                        11
 107
 108 #define HNS3_RXD_TS_VLD_B                       14
 109 #define HNS3_RXD_GRO_SIZE_S                     16
 110 #define HNS3_RXD_GRO_SIZE_M                     (0x3fff << HNS3_RXD_GRO_SIZE_S)
 111
 112 #define HNS3_TXD_L3T_S                          0
 113 #define HNS3_TXD_L3T_M                          (0x3 << HNS3_TXD_L3T_S)
 114 #define HNS3_TXD_L4T_S                          2
 115 #define HNS3_TXD_L4T_M                          (0x3 << HNS3_TXD_L4T_S)
 116 #define HNS3_TXD_L3CS_B                         4
 117 #define HNS3_TXD_L4CS_B                         5
 118 #define HNS3_TXD_VLAN_B                         6
 119 #define HNS3_TXD_TSO_B                          7
 120
 121 #define HNS3_TXD_L2LEN_S                        8
 122 #define HNS3_TXD_L2LEN_M                        (0xff << HNS3_TXD_L2LEN_S)
 123 #define HNS3_TXD_L3LEN_S                        16
 124 #define HNS3_TXD_L3LEN_M                        (0xff << HNS3_TXD_L3LEN_S)
 125 #define HNS3_TXD_L4LEN_S                        24
 126 #define HNS3_TXD_L4LEN_M                        (0xffUL << HNS3_TXD_L4LEN_S)
 127
 128 #define HNS3_TXD_OL3T_S                         0
 129 #define HNS3_TXD_OL3T_M                         (0x3 << HNS3_TXD_OL3T_S)
 130 #define HNS3_TXD_OVLAN_B                        2
 131 #define HNS3_TXD_MACSEC_B                       3
 132 #define HNS3_TXD_TUNTYPE_S                      4
 133 #define HNS3_TXD_TUNTYPE_M                      (0xf << HNS3_TXD_TUNTYPE_S)
 134
 135 #define HNS3_TXD_BDTYPE_S                       0
 136 #define HNS3_TXD_BDTYPE_M                       (0xf << HNS3_TXD_BDTYPE_S)
 137 #define HNS3_TXD_FE_B                           4
 138 #define HNS3_TXD_SC_S                           5
 139 #define HNS3_TXD_SC_M                           (0x3 << HNS3_TXD_SC_S)
 140 #define HNS3_TXD_EXTEND_B                       7
 141 #define HNS3_TXD_VLD_B                          8
 142 #define HNS3_TXD_RI_B                           9
 143 #define HNS3_TXD_RA_B                           10
 144 #define HNS3_TXD_TSYN_B                         11
 145 #define HNS3_TXD_DECTTL_S                       12
 146 #define HNS3_TXD_DECTTL_M                       (0xf << HNS3_TXD_DECTTL_S)
 147
 148 #define HNS3_TXD_MSS_S                          0
 149 #define HNS3_TXD_MSS_M                          (0x3fff << HNS3_TXD_MSS_S)
 150
 151 #define HNS3_TXD_OL4CS_B                        22
 152 #define HNS3_L2_LEN_UNIT                        1UL
 153 #define HNS3_L3_LEN_UNIT                        2UL
 154 #define HNS3_L4_LEN_UNIT                        2UL
 155
 156 #define HNS3_TXD_DEFAULT_BDTYPE         0
 157 #define HNS3_TXD_VLD_CMD                (0x1 << HNS3_TXD_VLD_B)
 158 #define HNS3_TXD_FE_CMD                 (0x1 << HNS3_TXD_FE_B)
 159 #define HNS3_TXD_DEFAULT_VLD_FE_BDTYPE          \
 160                 (HNS3_TXD_VLD_CMD | HNS3_TXD_FE_CMD | HNS3_TXD_DEFAULT_BDTYPE)
 161 #define HNS3_TXD_SEND_SIZE_SHIFT        16
 162
 163 enum hns3_pkt_l2t_type {
 164         HNS3_L2_TYPE_UNICAST,
 165         HNS3_L2_TYPE_MULTICAST,
 166         HNS3_L2_TYPE_BROADCAST,
 167         HNS3_L2_TYPE_INVALID,
 168 };
 169
 170 enum hns3_pkt_l3t_type {
 171         HNS3_L3T_NONE,
 172         HNS3_L3T_IPV6,
 173         HNS3_L3T_IPV4,
 174         HNS3_L3T_RESERVED
 175 };
 176
 177 enum hns3_pkt_l4t_type {
 178         HNS3_L4T_UNKNOWN,
 179         HNS3_L4T_TCP,
 180         HNS3_L4T_UDP,
 181         HNS3_L4T_SCTP
 182 };
 183
 184 enum hns3_pkt_ol3t_type {
 185         HNS3_OL3T_NONE,
 186         HNS3_OL3T_IPV6,
 187         HNS3_OL3T_IPV4_NO_CSUM,
 188         HNS3_OL3T_IPV4_CSUM
 189 };
 190
 191 enum hns3_pkt_tun_type {
 192         HNS3_TUN_NONE,
 193         HNS3_TUN_MAC_IN_UDP,
 194         HNS3_TUN_NVGRE,
 195         HNS3_TUN_OTHER
 196 };
 197
 198 /* hardware spec ring buffer format */
 199 struct hns3_desc {
 200         union {
 201                 uint64_t addr;
 202                 uint64_t timestamp;
 203
 204                 struct {
 205                         uint32_t addr0;
 206                         uint32_t addr1;
 207                 };
 208         };
 209         union {
 210                 struct {
 211                         uint16_t vlan_tag;
 212                         uint16_t send_size;
 213                         union {
 214                                 /*
 215                                  * L3T | L4T | L3CS | L4CS | VLAN | TSO |
 216                                  * L2_LEN
 217                                  */
 218                                 uint32_t type_cs_vlan_tso_len;
 219                                 struct {
 220                                         uint8_t type_cs_vlan_tso;
 221                                         uint8_t l2_len;
 222                                         uint8_t l3_len;
 223                                         uint8_t l4_len;
 224                                 };
 225                         };
 226                         uint16_t outer_vlan_tag;
 227                         uint16_t tv;
 228                         union {
 229                                 /* OL3T | OVALAN | MACSEC */
 230                                 uint32_t ol_type_vlan_len_msec;
 231                                 struct {
 232                                         uint8_t ol_type_vlan_msec;
 233                                         uint8_t ol2_len;
 234                                         uint8_t ol3_len;
 235                                         uint8_t ol4_len;
 236                                 };
 237                         };
 238
 239                         uint32_t paylen_fd_dop_ol4cs;
 240                         uint16_t tp_fe_sc_vld_ra_ri;
 241                         uint16_t mss;
 242                 } tx;
 243
 244                 struct {
 245                         uint32_t l234_info;
 246                         uint16_t pkt_len;
 247                         uint16_t size;
 248                         uint32_t rss_hash;
 249                         uint16_t fd_id;
 250                         uint16_t vlan_tag;
 251                         union {
 252                                 uint32_t ol_info;
 253                                 struct {
 254                                         uint16_t o_dm_vlan_id_fb;
 255                                         uint16_t ot_vlan_tag;
 256                                 };
 257                         };
 258                         union {
 259                                 uint32_t bd_base_info;
 260                                 struct {
 261                                         uint16_t bdtype_vld_udp0;
 262                                         uint16_t fe_lum_crcp_l3l4p;
 263                                 };
 264                         };
 265                 } rx;
 266         };
 267 } __rte_packed;
 268
 269 struct hns3_entry {
 270         struct rte_mbuf *mbuf;
 271 };
 272
 273 struct hns3_rx_basic_stats {
 274         uint64_t packets;
 275         uint64_t bytes;
 276         uint64_t errors;
 277 };
 278
 279 struct hns3_rx_dfx_stats {
 280         uint64_t l3_csum_errors;
 281         uint64_t l4_csum_errors;
 282         uint64_t ol3_csum_errors;
 283         uint64_t ol4_csum_errors;
 284 };
 285
 286 struct hns3_rx_bd_errors_stats {
 287         uint64_t l2_errors;
 288         uint64_t pkt_len_errors;
 289 };
 290
 291 struct hns3_rx_queue {
 292         void *io_base;
 293         volatile void *io_head_reg;
 294         struct hns3_adapter *hns;
 295         struct hns3_ptype_table *ptype_tbl;
 296         struct rte_mempool *mb_pool;
 297         struct hns3_desc *rx_ring;
 298         uint64_t rx_ring_phys_addr; /* RX ring DMA address */
 299         const struct rte_memzone *mz;
 300         struct hns3_entry *sw_ring;
 301         struct rte_mbuf *pkt_first_seg;
 302         struct rte_mbuf *pkt_last_seg;
 303
 304         uint16_t queue_id;
 305         uint16_t port_id;
 306         uint16_t nb_rx_desc;
 307         uint16_t rx_buf_len;
 308         /*
 309          * threshold for the number of BDs waited to passed to hardware. If the
 310          * number exceeds the threshold, driver will pass these BDs to hardware.
 311          */
 312         uint16_t rx_free_thresh;
 313         uint16_t next_to_use;    /* index of next BD to be polled */
 314         uint16_t rx_free_hold;   /* num of BDs waited to passed to hardware */
 315         uint16_t rx_rearm_start; /* index of BD that driver re-arming from */
 316         uint16_t rx_rearm_nb;    /* number of remaining BDs to be re-armed */
 317
 318         /* 4 if DEV_RX_OFFLOAD_KEEP_CRC offload set, 0 otherwise */
 319         uint8_t crc_len;
 320
 321         bool rx_deferred_start; /* don't start this queue in dev start */
 322         bool configured;        /* indicate if rx queue has been configured */
 323         /*
 324          * Indicate whether ignore the outer VLAN field in the Rx BD reported
 325          * by the Hardware. Because the outer VLAN is the PVID if the PVID is
 326          * set for some version of hardware network engine whose vlan mode is
 327          * HNS3_SW_SHIFT_AND_DISCARD_MODE, such as kunpeng 920. And this VLAN
 328          * should not be transitted to the upper-layer application. For hardware
 329          * network engine whose vlan mode is HNS3_HW_SHIFT_AND_DISCARD_MODE,
 330          * such as kunpeng 930, PVID will not be reported to the BDs. So, PMD
 331          * driver does not need to perform PVID-related operation in Rx. At this
 332          * point, the pvid_sw_discard_en will be false.
 333          */
 334         bool pvid_sw_discard_en;
 335         bool ptype_en;          /* indicate if the ptype field enabled */
 336         bool enabled;           /* indicate if Rx queue has been enabled */
 337
 338         struct hns3_rx_basic_stats basic_stats;
 339         /* DFX statistics that driver does not need to discard packets */
 340         struct hns3_rx_dfx_stats dfx_stats;
 341         /* Error statistics that driver needs to discard packets */
 342         struct hns3_rx_bd_errors_stats err_stats;
 343
 344         struct rte_mbuf *bulk_mbuf[HNS3_BULK_ALLOC_MBUF_NUM];
 345         uint16_t bulk_mbuf_num;
 346
 347         /* offset_table: used for vector, to solve execute re-order problem */
 348         uint8_t offset_table[HNS3_VECTOR_RX_OFFSET_TABLE_LEN + 1];
 349         uint64_t mbuf_initializer; /* value to init mbufs used with vector rx */
 350         struct rte_mbuf fake_mbuf; /* fake mbuf used with vector rx */
 351 };
 352
 353 struct hns3_tx_basic_stats {
 354         uint64_t packets;
 355         uint64_t bytes;
 356 };
 357
 358 /*
 359  * The following items are used for the abnormal errors statistics in
 360  * the Tx datapath. When upper level application calls the
 361  * rte_eth_tx_burst API function to send multiple packets at a time with
 362  * burst mode based on hns3 network engine, there are some abnormal
 363  * conditions that cause the driver to fail to operate the hardware to
 364  * send packets correctly.
 365  * Note: When using burst mode to call the rte_eth_tx_burst API function
 366  * to send multiple packets at a time. When the first abnormal error is
 367  * detected, add one to the relevant error statistics item, and then
 368  * exit the loop of sending multiple packets of the function. That is to
 369  * say, even if there are multiple packets in which abnormal errors may
 370  * be detected in the burst, the relevant error statistics in the driver
 371  * will only be increased by one.
 372  * The detail description of the Tx abnormal errors statistic items as
 373  * below:
 374  *  - over_length_pkt_cnt
 375  *     Total number of greater than HNS3_MAX_FRAME_LEN the driver
 376  *     supported.
 377  *
 378  * - exceed_limit_bd_pkt_cnt
 379  *     Total number of exceeding the hardware limited bd which process
 380  *     a packet needed bd numbers.
 381  *
 382  * - exceed_limit_bd_reassem_fail
 383  *     Total number of exceeding the hardware limited bd fail which
 384  *     process a packet needed bd numbers and reassemble fail.
 385  *
 386  * - unsupported_tunnel_pkt_cnt
 387  *     Total number of unsupported tunnel packet. The unsupported tunnel
 388  *     type: vxlan_gpe, gtp, ipip and MPLSINUDP, MPLSINUDP is a packet
 389  *     with MPLS-in-UDP RFC 7510 header.
 390  *
 391  * - queue_full_cnt
 392  *     Total count which the available bd numbers in current bd queue is
 393  *     less than the bd numbers with the pkt process needed.
 394  *
 395  * - pkt_padding_fail_cnt
 396  *     Total count which the packet length is less than minimum packet
 397  *     length(struct hns3_tx_queue::min_tx_pkt_len) supported by
 398  *     hardware in Tx direction and fail to be appended with 0.
 399  */
 400 struct hns3_tx_dfx_stats {
 401         uint64_t over_length_pkt_cnt;
 402         uint64_t exceed_limit_bd_pkt_cnt;
 403         uint64_t exceed_limit_bd_reassem_fail;
 404         uint64_t unsupported_tunnel_pkt_cnt;
 405         uint64_t queue_full_cnt;
 406         uint64_t pkt_padding_fail_cnt;
 407 };
 408
 409 struct hns3_tx_queue {
 410         void *io_base;
 411         volatile void *io_tail_reg;
 412         struct hns3_adapter *hns;
 413         struct hns3_desc *tx_ring;
 414         uint64_t tx_ring_phys_addr; /* TX ring DMA address */
 415         const struct rte_memzone *mz;
 416         struct hns3_entry *sw_ring;
 417
 418         uint16_t queue_id;
 419         uint16_t port_id;
 420         uint16_t nb_tx_desc;
 421         /*
 422          * index of next BD whose corresponding rte_mbuf can be released by
 423          * driver.
 424          */
 425         uint16_t next_to_clean;
 426         /* index of next BD to be filled by driver to send packet */
 427         uint16_t next_to_use;
 428         /* num of remaining BDs ready to be filled by driver to send packet */
 429         uint16_t tx_bd_ready;
 430
 431         /* threshold for free tx buffer if available BDs less than this value */
 432         uint16_t tx_free_thresh;
 433
 434         /*
 435          * For better performance in tx datapath, releasing mbuf in batches is
 436          * required.
 437          * Only checking the VLD bit of the last descriptor in a batch of the
 438          * thresh descriptors does not mean that these descriptors are all sent
 439          * by hardware successfully. So we need to check that the VLD bits of
 440          * all descriptors are cleared. and then free all mbufs in the batch.
 441          * - tx_rs_thresh
 442          *   Number of mbufs released at a time.
 443          *
 444          * - free
 445          *   Tx mbuf free array used for preserving temporarily address of mbuf
 446          *   released back to mempool, when releasing mbuf in batches.
 447          */
 448         uint16_t tx_rs_thresh;
 449         struct rte_mbuf **free;
 450
 451         /*
 452          * tso mode.
 453          * value range:
 454          *      HNS3_TSO_SW_CAL_PSEUDO_H_CSUM/HNS3_TSO_HW_CAL_PSEUDO_H_CSUM
 455          *
 456          *  - HNS3_TSO_SW_CAL_PSEUDO_H_CSUM
 457          *     In this mode, because of the hardware constraint, network driver
 458          *     software need erase the L4 len value of the TCP pseudo header
 459          *     and recalculate the TCP pseudo header checksum of packets that
 460          *     need TSO.
 461          *
 462          *  - HNS3_TSO_HW_CAL_PSEUDO_H_CSUM
 463          *     In this mode, hardware support recalculate the TCP pseudo header
 464          *     checksum of packets that need TSO, so network driver software
 465          *     not need to recalculate it.
 466          */
 467         uint8_t tso_mode;
 468         /*
 469          * udp checksum mode.
 470          * value range:
 471          *      HNS3_SPECIAL_PORT_HW_CKSUM_MODE/HNS3_SPECIAL_PORT_SW_CKSUM_MODE
 472          *
 473          *  - HNS3_SPECIAL_PORT_SW_CKSUM_MODE
 474          *     In this mode, HW can not do checksum for special UDP port like
 475          *     4789, 4790, 6081 for non-tunnel UDP packets and UDP tunnel
 476          *     packets without the PKT_TX_TUNEL_MASK in the mbuf. So, PMD need
 477          *     do the checksum for these packets to avoid a checksum error.
 478          *
 479          *  - HNS3_SPECIAL_PORT_HW_CKSUM_MODE
 480          *     In this mode, HW does not have the preceding problems and can
 481          *     directly calculate the checksum of these UDP packets.
 482          */
 483         uint8_t udp_cksum_mode;
 484         /*
 485          * The minimum length of the packet supported by hardware in the Tx
 486          * direction.
 487          */
 488         uint32_t min_tx_pkt_len;
 489
 490         uint8_t max_non_tso_bd_num; /* max BD number of one non-TSO packet */
 491         bool tx_deferred_start; /* don't start this queue in dev start */
 492         bool configured;        /* indicate if tx queue has been configured */
 493         /*
 494          * Indicate whether add the vlan_tci of the mbuf to the inner VLAN field
 495          * of Tx BD. Because the outer VLAN will always be the PVID when the
 496          * PVID is set and for some version of hardware network engine whose
 497          * vlan mode is HNS3_SW_SHIFT_AND_DISCARD_MODE, such as kunpeng 920, the
 498          * PVID will overwrite the outer VLAN field of Tx BD. For the hardware
 499          * network engine whose vlan mode is HNS3_HW_SHIFT_AND_DISCARD_MODE,
 500          * such as kunpeng 930, if the PVID is set, the hardware will shift the
 501          * VLAN field automatically. So, PMD driver does not need to do
 502          * PVID-related operations in Tx. And pvid_sw_shift_en will be false at
 503          * this point.
 504          */
 505         bool pvid_sw_shift_en;
 506         bool enabled;           /* indicate if Tx queue has been enabled */
 507
 508         struct hns3_tx_basic_stats basic_stats;
 509         struct hns3_tx_dfx_stats dfx_stats;
 510 };
 511
 512 #define HNS3_GET_TX_QUEUE_PEND_BD_NUM(txq) \
 513                 ((txq)->nb_tx_desc - 1 - (txq)->tx_bd_ready)
 514
 515 struct hns3_queue_info {
 516         const char *type;   /* point to queue memory name */
 517         const char *ring_name;  /* point to hardware ring name */
 518         uint16_t idx;
 519         uint16_t nb_desc;
 520         unsigned int socket_id;
 521 };
 522
 523 #define HNS3_TX_CKSUM_OFFLOAD_MASK ( \
 524         PKT_TX_OUTER_UDP_CKSUM | \
 525         PKT_TX_OUTER_IP_CKSUM | \
 526         PKT_TX_IP_CKSUM | \
 527         PKT_TX_TCP_SEG | \
 528         PKT_TX_L4_MASK)
 529
 530 enum hns3_cksum_status {
 531         HNS3_CKSUM_NONE = 0,
 532         HNS3_L3_CKSUM_ERR = 1,
 533         HNS3_L4_CKSUM_ERR = 2,
 534         HNS3_OUTER_L3_CKSUM_ERR = 4,
 535         HNS3_OUTER_L4_CKSUM_ERR = 8
 536 };
 537
 538 extern uint64_t hns3_timestamp_rx_dynflag;
 539 extern int hns3_timestamp_dynfield_offset;
 540
 541 static inline void
 542 hns3_rx_set_cksum_flag(struct hns3_rx_queue *rxq,
 543                        struct rte_mbuf *rxm,
 544                        uint32_t l234_info)
 545 {
 546 #define HNS3_RXD_CKSUM_ERR_MASK (BIT(HNS3_RXD_L3E_B) | \
 547                                  BIT(HNS3_RXD_L4E_B) | \
 548                                  BIT(HNS3_RXD_OL3E_B) | \
 549                                  BIT(HNS3_RXD_OL4E_B))
 550
 551         if (likely((l234_info & HNS3_RXD_CKSUM_ERR_MASK) == 0)) {
 552                 rxm->ol_flags |= (PKT_RX_IP_CKSUM_GOOD | PKT_RX_L4_CKSUM_GOOD);
 553                 return;
 554         }
 555
 556         if (unlikely(l234_info & BIT(HNS3_RXD_L3E_B))) {
 557                 rxm->ol_flags |= PKT_RX_IP_CKSUM_BAD;
 558                 rxq->dfx_stats.l3_csum_errors++;
 559         } else {
 560                 rxm->ol_flags |= PKT_RX_IP_CKSUM_GOOD;
 561         }
 562
 563         if (unlikely(l234_info & BIT(HNS3_RXD_L4E_B))) {
 564                 rxm->ol_flags |= PKT_RX_L4_CKSUM_BAD;
 565                 rxq->dfx_stats.l4_csum_errors++;
 566         } else {
 567                 rxm->ol_flags |= PKT_RX_L4_CKSUM_GOOD;
 568         }
 569
 570         if (unlikely(l234_info & BIT(HNS3_RXD_OL3E_B)))
 571                 rxq->dfx_stats.ol3_csum_errors++;
 572
 573         if (unlikely(l234_info & BIT(HNS3_RXD_OL4E_B))) {
 574                 rxm->ol_flags |= PKT_RX_OUTER_L4_CKSUM_BAD;
 575                 rxq->dfx_stats.ol4_csum_errors++;
 576         }
 577 }
 578
 579 static inline int
 580 hns3_handle_bdinfo(struct hns3_rx_queue *rxq, struct rte_mbuf *rxm,
 581                    uint32_t bd_base_info, uint32_t l234_info)
 582 {
 583 #define L2E_TRUNC_ERR_FLAG      (BIT(HNS3_RXD_L2E_B) | \
 584                                  BIT(HNS3_RXD_TRUNCATE_B))
 585
 586         /*
 587          * If packet len bigger than mtu when recv with no-scattered algorithm,
 588          * the first n bd will without FE bit, we need process this sisution.
 589          * Note: we don't need add statistic counter because latest BD which
 590          *       with FE bit will mark HNS3_RXD_L2E_B bit.
 591          */
 592         if (unlikely((bd_base_info & BIT(HNS3_RXD_FE_B)) == 0))
 593                 return -EINVAL;
 594
 595         if (unlikely((l234_info & L2E_TRUNC_ERR_FLAG) || rxm->pkt_len == 0)) {
 596                 if (l234_info & BIT(HNS3_RXD_L2E_B))
 597                         rxq->err_stats.l2_errors++;
 598                 else
 599                         rxq->err_stats.pkt_len_errors++;
 600                 return -EINVAL;
 601         }
 602
 603         if (bd_base_info & BIT(HNS3_RXD_L3L4P_B))
 604                 hns3_rx_set_cksum_flag(rxq, rxm, l234_info);
 605
 606         return 0;
 607 }
 608
 609 static inline uint32_t
 610 hns3_rx_calc_ptype(struct hns3_rx_queue *rxq, const uint32_t l234_info,
 611                    const uint32_t ol_info)
 612 {
 613         const struct hns3_ptype_table * const ptype_tbl = rxq->ptype_tbl;
 614         uint32_t ol3id, ol4id;
 615         uint32_t l3id, l4id;
 616         uint32_t ptype;
 617
 618         if (rxq->ptype_en) {
 619                 ptype = hns3_get_field(ol_info, HNS3_RXD_PTYPE_M,
 620                                        HNS3_RXD_PTYPE_S);
 621                 return ptype_tbl->ptype[ptype];
 622         }
 623
 624         ol4id = hns3_get_field(ol_info, HNS3_RXD_OL4ID_M, HNS3_RXD_OL4ID_S);
 625         ol3id = hns3_get_field(ol_info, HNS3_RXD_OL3ID_M, HNS3_RXD_OL3ID_S);
 626         l3id = hns3_get_field(l234_info, HNS3_RXD_L3ID_M, HNS3_RXD_L3ID_S);
 627         l4id = hns3_get_field(l234_info, HNS3_RXD_L4ID_M, HNS3_RXD_L4ID_S);
 628
 629         if (unlikely(ptype_tbl->ol4table[ol4id]))
 630                 return ptype_tbl->inner_l3table[l3id] |
 631                         ptype_tbl->inner_l4table[l4id] |
 632                         ptype_tbl->ol3table[ol3id] |
 633                         ptype_tbl->ol4table[ol4id];
 634         else
 635                 return ptype_tbl->l3table[l3id] | ptype_tbl->l4table[l4id];
 636 }
 637
 638 void hns3_dev_rx_queue_release(void *queue);
 639 void hns3_dev_tx_queue_release(void *queue);
 640 void hns3_free_all_queues(struct rte_eth_dev *dev);
 641 int hns3_reset_all_tqps(struct hns3_adapter *hns);
 642 void hns3_dev_all_rx_queue_intr_enable(struct hns3_hw *hw, bool en);
 643 int hns3_dev_rx_queue_intr_enable(struct rte_eth_dev *dev, uint16_t queue_id);
 644 int hns3_dev_rx_queue_intr_disable(struct rte_eth_dev *dev, uint16_t queue_id);
 645 void hns3_enable_all_queues(struct hns3_hw *hw, bool en);
 646 int hns3_init_queues(struct hns3_adapter *hns, bool reset_queue);
 647 void hns3_start_tqps(struct hns3_hw *hw);
 648 void hns3_stop_tqps(struct hns3_hw *hw);
 649 int hns3_rxq_iterate(struct rte_eth_dev *dev,
 650                  int (*callback)(struct hns3_rx_queue *, void *), void *arg);
 651 void hns3_dev_release_mbufs(struct hns3_adapter *hns);
 652 int hns3_rx_queue_setup(struct rte_eth_dev *dev, uint16_t idx, uint16_t nb_desc,
 653                         unsigned int socket, const struct rte_eth_rxconf *conf,
 654                         struct rte_mempool *mp);
 655 int hns3_tx_queue_setup(struct rte_eth_dev *dev, uint16_t idx, uint16_t nb_desc,
 656                         unsigned int socket, const struct rte_eth_txconf *conf);
 657 uint32_t hns3_rx_queue_count(struct rte_eth_dev *dev, uint16_t rx_queue_id);
 658 int hns3_dev_rx_queue_start(struct rte_eth_dev *dev, uint16_t rx_queue_id);
 659 int hns3_dev_rx_queue_stop(struct rte_eth_dev *dev, uint16_t rx_queue_id);
 660 int hns3_dev_tx_queue_start(struct rte_eth_dev *dev, uint16_t tx_queue_id);
 661 int hns3_dev_tx_queue_stop(struct rte_eth_dev *dev, uint16_t tx_queue_id);
 662 uint16_t hns3_recv_pkts_simple(void *rx_queue, struct rte_mbuf **rx_pkts,
 663                                 uint16_t nb_pkts);
 664 uint16_t hns3_recv_scattered_pkts(void *rx_queue, struct rte_mbuf **rx_pkts,
 665                                   uint16_t nb_pkts);
 666 uint16_t hns3_recv_pkts_vec(void *rx_queue, struct rte_mbuf **rx_pkts,
 667                             uint16_t nb_pkts);
 668 uint16_t hns3_recv_pkts_vec_sve(void *rx_queue, struct rte_mbuf **rx_pkts,
 669                                 uint16_t nb_pkts);
 670 int hns3_rx_burst_mode_get(struct rte_eth_dev *dev,
 671                            __rte_unused uint16_t queue_id,
 672                            struct rte_eth_burst_mode *mode);
 673 int hns3_rx_check_vec_support(struct rte_eth_dev *dev);
 674 uint16_t hns3_prep_pkts(__rte_unused void *tx_queue, struct rte_mbuf **tx_pkts,
 675                         uint16_t nb_pkts);
 676 uint16_t hns3_xmit_pkts_simple(void *tx_queue, struct rte_mbuf **tx_pkts,
 677                                uint16_t nb_pkts);
 678 uint16_t hns3_xmit_pkts(void *tx_queue, struct rte_mbuf **tx_pkts,
 679                         uint16_t nb_pkts);
 680 uint16_t hns3_xmit_pkts_vec(void *tx_queue, struct rte_mbuf **tx_pkts,
 681                                                         uint16_t nb_pkts);
 682 uint16_t hns3_xmit_pkts_vec_sve(void *tx_queue, struct rte_mbuf **tx_pkts,
 683                                 uint16_t nb_pkts);
 684 int hns3_tx_burst_mode_get(struct rte_eth_dev *dev,
 685                            __rte_unused uint16_t queue_id,
 686                            struct rte_eth_burst_mode *mode);
 687 const uint32_t *hns3_dev_supported_ptypes_get(struct rte_eth_dev *dev);
 688 void hns3_init_rx_ptype_tble(struct rte_eth_dev *dev);
 689 void hns3_set_rxtx_function(struct rte_eth_dev *eth_dev);
 690 uint32_t hns3_get_tqp_intr_reg_offset(uint16_t tqp_intr_id);
 691 void hns3_set_queue_intr_gl(struct hns3_hw *hw, uint16_t queue_id,
 692                             uint8_t gl_idx, uint16_t gl_value);
 693 void hns3_set_queue_intr_rl(struct hns3_hw *hw, uint16_t queue_id,
 694                             uint16_t rl_value);
 695 void hns3_set_queue_intr_ql(struct hns3_hw *hw, uint16_t queue_id,
 696                             uint16_t ql_value);
 697 int hns3_set_fake_rx_or_tx_queues(struct rte_eth_dev *dev, uint16_t nb_rx_q,
 698                                   uint16_t nb_tx_q);
 699 int hns3_config_gro(struct hns3_hw *hw, bool en);
 700 int hns3_restore_gro_conf(struct hns3_hw *hw);
 701 void hns3_update_all_queues_pvid_proc_en(struct hns3_hw *hw);
 702 void hns3_rx_scattered_reset(struct rte_eth_dev *dev);
 703 void hns3_rx_scattered_calc(struct rte_eth_dev *dev);
 704 int hns3_rx_check_vec_support(struct rte_eth_dev *dev);
 705 int hns3_tx_check_vec_support(struct rte_eth_dev *dev);
 706 void hns3_rxq_vec_setup(struct hns3_rx_queue *rxq);
 707 void hns3_rxq_info_get(struct rte_eth_dev *dev, uint16_t queue_id,
 708                        struct rte_eth_rxq_info *qinfo);
 709 void hns3_txq_info_get(struct rte_eth_dev *dev, uint16_t queue_id,
 710                        struct rte_eth_txq_info *qinfo);
 711 uint32_t hns3_get_tqp_reg_offset(uint16_t idx);
 712 int hns3_start_all_txqs(struct rte_eth_dev *dev);
 713 int hns3_start_all_rxqs(struct rte_eth_dev *dev);
 714 void hns3_stop_all_txqs(struct rte_eth_dev *dev);
 715 void hns3_restore_tqp_enable_state(struct hns3_hw *hw);
 716 int hns3_tx_done_cleanup(void *txq, uint32_t free_cnt);
 717 void hns3_enable_rxd_adv_layout(struct hns3_hw *hw);
 718 int hns3_dev_rx_descriptor_status(void *rx_queue, uint16_t offset);
 719 int hns3_dev_tx_descriptor_status(void *tx_queue, uint16_t offset);
 720
 721 #endif /* _HNS3_RXTX_H_ */