drivers/net/i40e/base/i40e_adminq_cmd.h

   1 /*******************************************************************************
   2
   3 Copyright (c) 2013 - 2015, Intel Corporation
   4 All rights reserved.
   5
   6 Redistribution and use in source and binary forms, with or without
   7 modification, are permitted provided that the following conditions are met:
   8
   9  1. Redistributions of source code must retain the above copyright notice,
  10     this list of conditions and the following disclaimer.
  11
  12  2. Redistributions in binary form must reproduce the above copyright
  13     notice, this list of conditions and the following disclaimer in the
  14     documentation and/or other materials provided with the distribution.
  15
  16  3. Neither the name of the Intel Corporation nor the names of its
  17     contributors may be used to endorse or promote products derived from
  18     this software without specific prior written permission.
  19
  20 THIS SOFTWARE IS PROVIDED BY THE COPYRIGHT HOLDERS AND CONTRIBUTORS "AS IS"
  21 AND ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT LIMITED TO, THE
  22 IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS FOR A PARTICULAR PURPOSE
  23 ARE DISCLAIMED. IN NO EVENT SHALL THE COPYRIGHT OWNER OR CONTRIBUTORS BE
  24 LIABLE FOR ANY DIRECT, INDIRECT, INCIDENTAL, SPECIAL, EXEMPLARY, OR
  25 CONSEQUENTIAL DAMAGES (INCLUDING, BUT NOT LIMITED TO, PROCUREMENT OF
  26 SUBSTITUTE GOODS OR SERVICES; LOSS OF USE, DATA, OR PROFITS; OR BUSINESS
  27 INTERRUPTION) HOWEVER CAUSED AND ON ANY THEORY OF LIABILITY, WHETHER IN
  28 CONTRACT, STRICT LIABILITY, OR TORT (INCLUDING NEGLIGENCE OR OTHERWISE)
  29 ARISING IN ANY WAY OUT OF THE USE OF THIS SOFTWARE, EVEN IF ADVISED OF THE
  30 POSSIBILITY OF SUCH DAMAGE.
  31
  32 ***************************************************************************/
  33
  34 #ifndef _I40E_ADMINQ_CMD_H_
  35 #define _I40E_ADMINQ_CMD_H_
  36
  37 /* This header file defines the i40e Admin Queue commands and is shared between
  38  * i40e Firmware and Software.
  39  *
  40  * This file needs to comply with the Linux Kernel coding style.
  41  */
  42
  43 #define I40E_FW_API_VERSION_MAJOR       0x0001
  44 #define I40E_FW_API_VERSION_MINOR       0x0004
  45
  46 struct i40e_aq_desc {
  47         __le16 flags;
  48         __le16 opcode;
  49         __le16 datalen;
  50         __le16 retval;
  51         __le32 cookie_high;
  52         __le32 cookie_low;
  53         union {
  54                 struct {
  55                         __le32 param0;
  56                         __le32 param1;
  57                         __le32 param2;
  58                         __le32 param3;
  59                 } internal;
  60                 struct {
  61                         __le32 param0;
  62                         __le32 param1;
  63                         __le32 addr_high;
  64                         __le32 addr_low;
  65                 } external;
  66                 u8 raw[16];
  67         } params;
  68 };
  69
  70 /* Flags sub-structure
  71  * |0  |1  |2  |3  |4  |5  |6  |7  |8  |9  |10 |11 |12 |13 |14 |15 |
  72  * |DD |CMP|ERR|VFE| * *  RESERVED * * |LB |RD |VFC|BUF|SI |EI |FE |
  73  */
  74
  75 /* command flags and offsets*/
  76 #define I40E_AQ_FLAG_DD_SHIFT   0
  77 #define I40E_AQ_FLAG_CMP_SHIFT  1
  78 #define I40E_AQ_FLAG_ERR_SHIFT  2
  79 #define I40E_AQ_FLAG_VFE_SHIFT  3
  80 #define I40E_AQ_FLAG_LB_SHIFT   9
  81 #define I40E_AQ_FLAG_RD_SHIFT   10
  82 #define I40E_AQ_FLAG_VFC_SHIFT  11
  83 #define I40E_AQ_FLAG_BUF_SHIFT  12
  84 #define I40E_AQ_FLAG_SI_SHIFT   13
  85 #define I40E_AQ_FLAG_EI_SHIFT   14
  86 #define I40E_AQ_FLAG_FE_SHIFT   15
  87
  88 #define I40E_AQ_FLAG_DD         (1 << I40E_AQ_FLAG_DD_SHIFT)  /* 0x1    */
  89 #define I40E_AQ_FLAG_CMP        (1 << I40E_AQ_FLAG_CMP_SHIFT) /* 0x2    */
  90 #define I40E_AQ_FLAG_ERR        (1 << I40E_AQ_FLAG_ERR_SHIFT) /* 0x4    */
  91 #define I40E_AQ_FLAG_VFE        (1 << I40E_AQ_FLAG_VFE_SHIFT) /* 0x8    */
  92 #define I40E_AQ_FLAG_LB         (1 << I40E_AQ_FLAG_LB_SHIFT)  /* 0x200  */
  93 #define I40E_AQ_FLAG_RD         (1 << I40E_AQ_FLAG_RD_SHIFT)  /* 0x400  */
  94 #define I40E_AQ_FLAG_VFC        (1 << I40E_AQ_FLAG_VFC_SHIFT) /* 0x800  */
  95 #define I40E_AQ_FLAG_BUF        (1 << I40E_AQ_FLAG_BUF_SHIFT) /* 0x1000 */
  96 #define I40E_AQ_FLAG_SI         (1 << I40E_AQ_FLAG_SI_SHIFT)  /* 0x2000 */
  97 #define I40E_AQ_FLAG_EI         (1 << I40E_AQ_FLAG_EI_SHIFT)  /* 0x4000 */
  98 #define I40E_AQ_FLAG_FE         (1 << I40E_AQ_FLAG_FE_SHIFT)  /* 0x8000 */
  99
 100 /* error codes */
 101 enum i40e_admin_queue_err {
 102         I40E_AQ_RC_OK           = 0,  /* success */
 103         I40E_AQ_RC_EPERM        = 1,  /* Operation not permitted */
 104         I40E_AQ_RC_ENOENT       = 2,  /* No such element */
 105         I40E_AQ_RC_ESRCH        = 3,  /* Bad opcode */
 106         I40E_AQ_RC_EINTR        = 4,  /* operation interrupted */
 107         I40E_AQ_RC_EIO          = 5,  /* I/O error */
 108         I40E_AQ_RC_ENXIO        = 6,  /* No such resource */
 109         I40E_AQ_RC_E2BIG        = 7,  /* Arg too long */
 110         I40E_AQ_RC_EAGAIN       = 8,  /* Try again */
 111         I40E_AQ_RC_ENOMEM       = 9,  /* Out of memory */
 112         I40E_AQ_RC_EACCES       = 10, /* Permission denied */
 113         I40E_AQ_RC_EFAULT       = 11, /* Bad address */
 114         I40E_AQ_RC_EBUSY        = 12, /* Device or resource busy */
 115         I40E_AQ_RC_EEXIST       = 13, /* object already exists */
 116         I40E_AQ_RC_EINVAL       = 14, /* Invalid argument */
 117         I40E_AQ_RC_ENOTTY       = 15, /* Not a typewriter */
 118         I40E_AQ_RC_ENOSPC       = 16, /* No space left or alloc failure */
 119         I40E_AQ_RC_ENOSYS       = 17, /* Function not implemented */
 120         I40E_AQ_RC_ERANGE       = 18, /* Parameter out of range */
 121         I40E_AQ_RC_EFLUSHED     = 19, /* Cmd flushed due to prev cmd error */
 122         I40E_AQ_RC_BAD_ADDR     = 20, /* Descriptor contains a bad pointer */
 123         I40E_AQ_RC_EMODE        = 21, /* Op not allowed in current dev mode */
 124         I40E_AQ_RC_EFBIG        = 22, /* File too large */
 125 };
 126
 127 /* Admin Queue command opcodes */
 128 enum i40e_admin_queue_opc {
 129         /* aq commands */
 130         i40e_aqc_opc_get_version        = 0x0001,
 131         i40e_aqc_opc_driver_version     = 0x0002,
 132         i40e_aqc_opc_queue_shutdown     = 0x0003,
 133         i40e_aqc_opc_set_pf_context     = 0x0004,
 134
 135         /* resource ownership */
 136         i40e_aqc_opc_request_resource   = 0x0008,
 137         i40e_aqc_opc_release_resource   = 0x0009,
 138
 139         i40e_aqc_opc_list_func_capabilities     = 0x000A,
 140         i40e_aqc_opc_list_dev_capabilities      = 0x000B,
 141
 142 #ifdef X722_SUPPORT
 143         /* Proxy commands */
 144         i40e_aqc_opc_set_proxy_config           = 0x0104,
 145         i40e_aqc_opc_set_ns_proxy_table_entry   = 0x0105,
 146
 147 #endif
 148         /* LAA */
 149         i40e_aqc_opc_mac_address_read   = 0x0107,
 150         i40e_aqc_opc_mac_address_write  = 0x0108,
 151
 152         /* PXE */
 153         i40e_aqc_opc_clear_pxe_mode     = 0x0110,
 154
 155 #ifdef X722_SUPPORT
 156         /* WoL commands */
 157         i40e_aqc_opc_set_wol_filter     = 0x0120,
 158         i40e_aqc_opc_get_wake_reason    = 0x0121,
 159
 160 #endif
 161         /* internal switch commands */
 162         i40e_aqc_opc_get_switch_config          = 0x0200,
 163         i40e_aqc_opc_add_statistics             = 0x0201,
 164         i40e_aqc_opc_remove_statistics          = 0x0202,
 165         i40e_aqc_opc_set_port_parameters        = 0x0203,
 166         i40e_aqc_opc_get_switch_resource_alloc  = 0x0204,
 167         i40e_aqc_opc_set_switch_config          = 0x0205,
 168         i40e_aqc_opc_rx_ctl_reg_read            = 0x0206,
 169         i40e_aqc_opc_rx_ctl_reg_write           = 0x0207,
 170
 171         i40e_aqc_opc_add_vsi                    = 0x0210,
 172         i40e_aqc_opc_update_vsi_parameters      = 0x0211,
 173         i40e_aqc_opc_get_vsi_parameters         = 0x0212,
 174
 175         i40e_aqc_opc_add_pv                     = 0x0220,
 176         i40e_aqc_opc_update_pv_parameters       = 0x0221,
 177         i40e_aqc_opc_get_pv_parameters          = 0x0222,
 178
 179         i40e_aqc_opc_add_veb                    = 0x0230,
 180         i40e_aqc_opc_update_veb_parameters      = 0x0231,
 181         i40e_aqc_opc_get_veb_parameters         = 0x0232,
 182
 183         i40e_aqc_opc_delete_element             = 0x0243,
 184
 185         i40e_aqc_opc_add_macvlan                = 0x0250,
 186         i40e_aqc_opc_remove_macvlan             = 0x0251,
 187         i40e_aqc_opc_add_vlan                   = 0x0252,
 188         i40e_aqc_opc_remove_vlan                = 0x0253,
 189         i40e_aqc_opc_set_vsi_promiscuous_modes  = 0x0254,
 190         i40e_aqc_opc_add_tag                    = 0x0255,
 191         i40e_aqc_opc_remove_tag                 = 0x0256,
 192         i40e_aqc_opc_add_multicast_etag         = 0x0257,
 193         i40e_aqc_opc_remove_multicast_etag      = 0x0258,
 194         i40e_aqc_opc_update_tag                 = 0x0259,
 195         i40e_aqc_opc_add_control_packet_filter  = 0x025A,
 196         i40e_aqc_opc_remove_control_packet_filter       = 0x025B,
 197         i40e_aqc_opc_add_cloud_filters          = 0x025C,
 198         i40e_aqc_opc_remove_cloud_filters       = 0x025D,
 199
 200         i40e_aqc_opc_add_mirror_rule    = 0x0260,
 201         i40e_aqc_opc_delete_mirror_rule = 0x0261,
 202
 203         /* DCB commands */
 204         i40e_aqc_opc_dcb_ignore_pfc     = 0x0301,
 205         i40e_aqc_opc_dcb_updated        = 0x0302,
 206
 207         /* TX scheduler */
 208         i40e_aqc_opc_configure_vsi_bw_limit             = 0x0400,
 209         i40e_aqc_opc_configure_vsi_ets_sla_bw_limit     = 0x0406,
 210         i40e_aqc_opc_configure_vsi_tc_bw                = 0x0407,
 211         i40e_aqc_opc_query_vsi_bw_config                = 0x0408,
 212         i40e_aqc_opc_query_vsi_ets_sla_config           = 0x040A,
 213         i40e_aqc_opc_configure_switching_comp_bw_limit  = 0x0410,
 214
 215         i40e_aqc_opc_enable_switching_comp_ets                  = 0x0413,
 216         i40e_aqc_opc_modify_switching_comp_ets                  = 0x0414,
 217         i40e_aqc_opc_disable_switching_comp_ets                 = 0x0415,
 218         i40e_aqc_opc_configure_switching_comp_ets_bw_limit      = 0x0416,
 219         i40e_aqc_opc_configure_switching_comp_bw_config         = 0x0417,
 220         i40e_aqc_opc_query_switching_comp_ets_config            = 0x0418,
 221         i40e_aqc_opc_query_port_ets_config                      = 0x0419,
 222         i40e_aqc_opc_query_switching_comp_bw_config             = 0x041A,
 223         i40e_aqc_opc_suspend_port_tx                            = 0x041B,
 224         i40e_aqc_opc_resume_port_tx                             = 0x041C,
 225         i40e_aqc_opc_configure_partition_bw                     = 0x041D,
 226
 227         /* hmc */
 228         i40e_aqc_opc_query_hmc_resource_profile = 0x0500,
 229         i40e_aqc_opc_set_hmc_resource_profile   = 0x0501,
 230
 231         /* phy commands*/
 232         i40e_aqc_opc_get_phy_abilities          = 0x0600,
 233         i40e_aqc_opc_set_phy_config             = 0x0601,
 234         i40e_aqc_opc_set_mac_config             = 0x0603,
 235         i40e_aqc_opc_set_link_restart_an        = 0x0605,
 236         i40e_aqc_opc_get_link_status            = 0x0607,
 237         i40e_aqc_opc_set_phy_int_mask           = 0x0613,
 238         i40e_aqc_opc_get_local_advt_reg         = 0x0614,
 239         i40e_aqc_opc_set_local_advt_reg         = 0x0615,
 240         i40e_aqc_opc_get_partner_advt           = 0x0616,
 241         i40e_aqc_opc_set_lb_modes               = 0x0618,
 242         i40e_aqc_opc_get_phy_wol_caps           = 0x0621,
 243         i40e_aqc_opc_set_phy_debug              = 0x0622,
 244         i40e_aqc_opc_upload_ext_phy_fm          = 0x0625,
 245
 246         /* NVM commands */
 247         i40e_aqc_opc_nvm_read                   = 0x0701,
 248         i40e_aqc_opc_nvm_erase                  = 0x0702,
 249         i40e_aqc_opc_nvm_update                 = 0x0703,
 250         i40e_aqc_opc_nvm_config_read            = 0x0704,
 251         i40e_aqc_opc_nvm_config_write           = 0x0705,
 252         i40e_aqc_opc_oem_post_update            = 0x0720,
 253
 254         /* virtualization commands */
 255         i40e_aqc_opc_send_msg_to_pf             = 0x0801,
 256         i40e_aqc_opc_send_msg_to_vf             = 0x0802,
 257         i40e_aqc_opc_send_msg_to_peer           = 0x0803,
 258
 259         /* alternate structure */
 260         i40e_aqc_opc_alternate_write            = 0x0900,
 261         i40e_aqc_opc_alternate_write_indirect   = 0x0901,
 262         i40e_aqc_opc_alternate_read             = 0x0902,
 263         i40e_aqc_opc_alternate_read_indirect    = 0x0903,
 264         i40e_aqc_opc_alternate_write_done       = 0x0904,
 265         i40e_aqc_opc_alternate_set_mode         = 0x0905,
 266         i40e_aqc_opc_alternate_clear_port       = 0x0906,
 267
 268         /* LLDP commands */
 269         i40e_aqc_opc_lldp_get_mib       = 0x0A00,
 270         i40e_aqc_opc_lldp_update_mib    = 0x0A01,
 271         i40e_aqc_opc_lldp_add_tlv       = 0x0A02,
 272         i40e_aqc_opc_lldp_update_tlv    = 0x0A03,
 273         i40e_aqc_opc_lldp_delete_tlv    = 0x0A04,
 274         i40e_aqc_opc_lldp_stop          = 0x0A05,
 275         i40e_aqc_opc_lldp_start         = 0x0A06,
 276         i40e_aqc_opc_get_cee_dcb_cfg    = 0x0A07,
 277         i40e_aqc_opc_lldp_set_local_mib = 0x0A08,
 278         i40e_aqc_opc_lldp_stop_start_spec_agent = 0x0A09,
 279
 280         /* Tunnel commands */
 281         i40e_aqc_opc_add_udp_tunnel     = 0x0B00,
 282         i40e_aqc_opc_del_udp_tunnel     = 0x0B01,
 283 #ifdef X722_SUPPORT
 284         i40e_aqc_opc_set_rss_key        = 0x0B02,
 285         i40e_aqc_opc_set_rss_lut        = 0x0B03,
 286         i40e_aqc_opc_get_rss_key        = 0x0B04,
 287         i40e_aqc_opc_get_rss_lut        = 0x0B05,
 288 #endif
 289
 290         /* Async Events */
 291         i40e_aqc_opc_event_lan_overflow         = 0x1001,
 292
 293         /* OEM commands */
 294         i40e_aqc_opc_oem_parameter_change       = 0xFE00,
 295         i40e_aqc_opc_oem_device_status_change   = 0xFE01,
 296         i40e_aqc_opc_oem_ocsd_initialize        = 0xFE02,
 297         i40e_aqc_opc_oem_ocbb_initialize        = 0xFE03,
 298
 299         /* debug commands */
 300         i40e_aqc_opc_debug_read_reg             = 0xFF03,
 301         i40e_aqc_opc_debug_write_reg            = 0xFF04,
 302         i40e_aqc_opc_debug_modify_reg           = 0xFF07,
 303         i40e_aqc_opc_debug_dump_internals       = 0xFF08,
 304 };
 305
 306 /* command structures and indirect data structures */
 307
 308 /* Structure naming conventions:
 309  * - no suffix for direct command descriptor structures
 310  * - _data for indirect sent data
 311  * - _resp for indirect return data (data which is both will use _data)
 312  * - _completion for direct return data
 313  * - _element_ for repeated elements (may also be _data or _resp)
 314  *
 315  * Command structures are expected to overlay the params.raw member of the basic
 316  * descriptor, and as such cannot exceed 16 bytes in length.
 317  */
 318
 319 /* This macro is used to generate a compilation error if a structure
 320  * is not exactly the correct length. It gives a divide by zero error if the
 321  * structure is not of the correct size, otherwise it creates an enum that is
 322  * never used.
 323  */
 324 #define I40E_CHECK_STRUCT_LEN(n, X) enum i40e_static_assert_enum_##X \
 325         { i40e_static_assert_##X = (n)/((sizeof(struct X) == (n)) ? 1 : 0) }
 326
 327 /* This macro is used extensively to ensure that command structures are 16
 328  * bytes in length as they have to map to the raw array of that size.
 329  */
 330 #define I40E_CHECK_CMD_LENGTH(X)        I40E_CHECK_STRUCT_LEN(16, X)
 331
 332 /* internal (0x00XX) commands */
 333
 334 /* Get version (direct 0x0001) */
 335 struct i40e_aqc_get_version {
 336         __le32 rom_ver;
 337         __le32 fw_build;
 338         __le16 fw_major;
 339         __le16 fw_minor;
 340         __le16 api_major;
 341         __le16 api_minor;
 342 };
 343
 344 I40E_CHECK_CMD_LENGTH(i40e_aqc_get_version);
 345
 346 /* Send driver version (indirect 0x0002) */
 347 struct i40e_aqc_driver_version {
 348         u8      driver_major_ver;
 349         u8      driver_minor_ver;
 350         u8      driver_build_ver;
 351         u8      driver_subbuild_ver;
 352         u8      reserved[4];
 353         __le32  address_high;
 354         __le32  address_low;
 355 };
 356
 357 I40E_CHECK_CMD_LENGTH(i40e_aqc_driver_version);
 358
 359 /* Queue Shutdown (direct 0x0003) */
 360 struct i40e_aqc_queue_shutdown {
 361         __le32  driver_unloading;
 362 #define I40E_AQ_DRIVER_UNLOADING        0x1
 363         u8      reserved[12];
 364 };
 365
 366 I40E_CHECK_CMD_LENGTH(i40e_aqc_queue_shutdown);
 367
 368 /* Set PF context (0x0004, direct) */
 369 struct i40e_aqc_set_pf_context {
 370         u8      pf_id;
 371         u8      reserved[15];
 372 };
 373
 374 I40E_CHECK_CMD_LENGTH(i40e_aqc_set_pf_context);
 375
 376 /* Request resource ownership (direct 0x0008)
 377  * Release resource ownership (direct 0x0009)
 378  */
 379 #define I40E_AQ_RESOURCE_NVM                    1
 380 #define I40E_AQ_RESOURCE_SDP                    2
 381 #define I40E_AQ_RESOURCE_ACCESS_READ            1
 382 #define I40E_AQ_RESOURCE_ACCESS_WRITE           2
 383 #define I40E_AQ_RESOURCE_NVM_READ_TIMEOUT       3000
 384 #define I40E_AQ_RESOURCE_NVM_WRITE_TIMEOUT      180000
 385
 386 struct i40e_aqc_request_resource {
 387         __le16  resource_id;
 388         __le16  access_type;
 389         __le32  timeout;
 390         __le32  resource_number;
 391         u8      reserved[4];
 392 };
 393
 394 I40E_CHECK_CMD_LENGTH(i40e_aqc_request_resource);
 395
 396 /* Get function capabilities (indirect 0x000A)
 397  * Get device capabilities (indirect 0x000B)
 398  */
 399 struct i40e_aqc_list_capabilites {
 400         u8 command_flags;
 401 #define I40E_AQ_LIST_CAP_PF_INDEX_EN    1
 402         u8 pf_index;
 403         u8 reserved[2];
 404         __le32 count;
 405         __le32 addr_high;
 406         __le32 addr_low;
 407 };
 408
 409 I40E_CHECK_CMD_LENGTH(i40e_aqc_list_capabilites);
 410
 411 struct i40e_aqc_list_capabilities_element_resp {
 412         __le16  id;
 413         u8      major_rev;
 414         u8      minor_rev;
 415         __le32  number;
 416         __le32  logical_id;
 417         __le32  phys_id;
 418         u8      reserved[16];
 419 };
 420
 421 /* list of caps */
 422
 423 #define I40E_AQ_CAP_ID_SWITCH_MODE      0x0001
 424 #define I40E_AQ_CAP_ID_MNG_MODE         0x0002
 425 #define I40E_AQ_CAP_ID_NPAR_ACTIVE      0x0003
 426 #define I40E_AQ_CAP_ID_OS2BMC_CAP       0x0004
 427 #define I40E_AQ_CAP_ID_FUNCTIONS_VALID  0x0005
 428 #define I40E_AQ_CAP_ID_ALTERNATE_RAM    0x0006
 429 #define I40E_AQ_CAP_ID_WOL_AND_PROXY    0x0008
 430 #define I40E_AQ_CAP_ID_SRIOV            0x0012
 431 #define I40E_AQ_CAP_ID_VF               0x0013
 432 #define I40E_AQ_CAP_ID_VMDQ             0x0014
 433 #define I40E_AQ_CAP_ID_8021QBG          0x0015
 434 #define I40E_AQ_CAP_ID_8021QBR          0x0016
 435 #define I40E_AQ_CAP_ID_VSI              0x0017
 436 #define I40E_AQ_CAP_ID_DCB              0x0018
 437 #define I40E_AQ_CAP_ID_FCOE             0x0021
 438 #define I40E_AQ_CAP_ID_ISCSI            0x0022
 439 #define I40E_AQ_CAP_ID_RSS              0x0040
 440 #define I40E_AQ_CAP_ID_RXQ              0x0041
 441 #define I40E_AQ_CAP_ID_TXQ              0x0042
 442 #define I40E_AQ_CAP_ID_MSIX             0x0043
 443 #define I40E_AQ_CAP_ID_VF_MSIX          0x0044
 444 #define I40E_AQ_CAP_ID_FLOW_DIRECTOR    0x0045
 445 #define I40E_AQ_CAP_ID_1588             0x0046
 446 #define I40E_AQ_CAP_ID_IWARP            0x0051
 447 #define I40E_AQ_CAP_ID_LED              0x0061
 448 #define I40E_AQ_CAP_ID_SDP              0x0062
 449 #define I40E_AQ_CAP_ID_MDIO             0x0063
 450 #define I40E_AQ_CAP_ID_WSR_PROT         0x0064
 451 #define I40E_AQ_CAP_ID_FLEX10           0x00F1
 452 #define I40E_AQ_CAP_ID_CEM              0x00F2
 453
 454 /* Set CPPM Configuration (direct 0x0103) */
 455 struct i40e_aqc_cppm_configuration {
 456         __le16  command_flags;
 457 #define I40E_AQ_CPPM_EN_LTRC    0x0800
 458 #define I40E_AQ_CPPM_EN_DMCTH   0x1000
 459 #define I40E_AQ_CPPM_EN_DMCTLX  0x2000
 460 #define I40E_AQ_CPPM_EN_HPTC    0x4000
 461 #define I40E_AQ_CPPM_EN_DMARC   0x8000
 462         __le16  ttlx;
 463         __le32  dmacr;
 464         __le16  dmcth;
 465         u8      hptc;
 466         u8      reserved;
 467         __le32  pfltrc;
 468 };
 469
 470 I40E_CHECK_CMD_LENGTH(i40e_aqc_cppm_configuration);
 471
 472 /* Set ARP Proxy command / response (indirect 0x0104) */
 473 struct i40e_aqc_arp_proxy_data {
 474         __le16  command_flags;
 475 #define I40E_AQ_ARP_INIT_IPV4   0x0008
 476 #define I40E_AQ_ARP_UNSUP_CTL   0x0010
 477 #define I40E_AQ_ARP_ENA         0x0020
 478 #define I40E_AQ_ARP_ADD_IPV4    0x0040
 479 #define I40E_AQ_ARP_DEL_IPV4    0x0080
 480         __le16  table_id;
 481         __le32  pfpm_proxyfc;
 482         __le32  ip_addr;
 483         u8      mac_addr[6];
 484         u8      reserved[2];
 485 };
 486
 487 I40E_CHECK_STRUCT_LEN(0x14, i40e_aqc_arp_proxy_data);
 488
 489 /* Set NS Proxy Table Entry Command (indirect 0x0105) */
 490 struct i40e_aqc_ns_proxy_data {
 491         __le16  table_idx_mac_addr_0;
 492         __le16  table_idx_mac_addr_1;
 493         __le16  table_idx_ipv6_0;
 494         __le16  table_idx_ipv6_1;
 495         __le16  control;
 496 #define I40E_AQ_NS_PROXY_ADD_0          0x0100
 497 #define I40E_AQ_NS_PROXY_DEL_0          0x0200
 498 #define I40E_AQ_NS_PROXY_ADD_1          0x0400
 499 #define I40E_AQ_NS_PROXY_DEL_1          0x0800
 500 #define I40E_AQ_NS_PROXY_ADD_IPV6_0     0x1000
 501 #define I40E_AQ_NS_PROXY_DEL_IPV6_0     0x2000
 502 #define I40E_AQ_NS_PROXY_ADD_IPV6_1     0x4000
 503 #define I40E_AQ_NS_PROXY_DEL_IPV6_1     0x8000
 504 #define I40E_AQ_NS_PROXY_COMMAND_SEQ    0x0001
 505 #define I40E_AQ_NS_PROXY_INIT_IPV6_TBL  0x0002
 506 #define I40E_AQ_NS_PROXY_INIT_MAC_TBL   0x0004
 507         u8      mac_addr_0[6];
 508         u8      mac_addr_1[6];
 509         u8      local_mac_addr[6];
 510         u8      ipv6_addr_0[16]; /* Warning! spec specifies BE byte order */
 511         u8      ipv6_addr_1[16];
 512 };
 513
 514 I40E_CHECK_STRUCT_LEN(0x3c, i40e_aqc_ns_proxy_data);
 515
 516 /* Manage LAA Command (0x0106) - obsolete */
 517 struct i40e_aqc_mng_laa {
 518         __le16  command_flags;
 519 #define I40E_AQ_LAA_FLAG_WR     0x8000
 520         u8      reserved[2];
 521         __le32  sal;
 522         __le16  sah;
 523         u8      reserved2[6];
 524 };
 525
 526 I40E_CHECK_CMD_LENGTH(i40e_aqc_mng_laa);
 527
 528 /* Manage MAC Address Read Command (indirect 0x0107) */
 529 struct i40e_aqc_mac_address_read {
 530         __le16  command_flags;
 531 #define I40E_AQC_LAN_ADDR_VALID         0x10
 532 #define I40E_AQC_SAN_ADDR_VALID         0x20
 533 #define I40E_AQC_PORT_ADDR_VALID        0x40
 534 #define I40E_AQC_WOL_ADDR_VALID         0x80
 535 #define I40E_AQC_MC_MAG_EN_VALID        0x100
 536 #define I40E_AQC_ADDR_VALID_MASK        0x1F0
 537         u8      reserved[6];
 538         __le32  addr_high;
 539         __le32  addr_low;
 540 };
 541
 542 I40E_CHECK_CMD_LENGTH(i40e_aqc_mac_address_read);
 543
 544 struct i40e_aqc_mac_address_read_data {
 545         u8 pf_lan_mac[6];
 546         u8 pf_san_mac[6];
 547         u8 port_mac[6];
 548         u8 pf_wol_mac[6];
 549 };
 550
 551 I40E_CHECK_STRUCT_LEN(24, i40e_aqc_mac_address_read_data);
 552
 553 /* Manage MAC Address Write Command (0x0108) */
 554 struct i40e_aqc_mac_address_write {
 555         __le16  command_flags;
 556 #define I40E_AQC_WRITE_TYPE_LAA_ONLY    0x0000
 557 #define I40E_AQC_WRITE_TYPE_LAA_WOL     0x4000
 558 #define I40E_AQC_WRITE_TYPE_PORT        0x8000
 559 #define I40E_AQC_WRITE_TYPE_UPDATE_MC_MAG       0xC000
 560 #define I40E_AQC_WRITE_TYPE_MASK        0xC000
 561
 562         __le16  mac_sah;
 563         __le32  mac_sal;
 564         u8      reserved[8];
 565 };
 566
 567 I40E_CHECK_CMD_LENGTH(i40e_aqc_mac_address_write);
 568
 569 /* PXE commands (0x011x) */
 570
 571 /* Clear PXE Command and response  (direct 0x0110) */
 572 struct i40e_aqc_clear_pxe {
 573         u8      rx_cnt;
 574         u8      reserved[15];
 575 };
 576
 577 I40E_CHECK_CMD_LENGTH(i40e_aqc_clear_pxe);
 578
 579 #ifdef X722_SUPPORT
 580 /* Set WoL Filter (0x0120) */
 581
 582 struct i40e_aqc_set_wol_filter {
 583         __le16 filter_index;
 584 #define I40E_AQC_MAX_NUM_WOL_FILTERS    8
 585         __le16 cmd_flags;
 586 #define I40E_AQC_SET_WOL_FILTER                         0x8000
 587 #define I40E_AQC_SET_WOL_FILTER_NO_TCO_WOL              0x4000
 588         __le16 valid_flags;
 589 #define I40E_AQC_SET_WOL_FILTER_ACTION_VALID            0x8000
 590 #define I40E_AQC_SET_WOL_FILTER_NO_TCO_ACTION_VALID     0x4000
 591         u8 reserved[2];
 592         __le32  address_high;
 593         __le32  address_low;
 594 };
 595
 596 I40E_CHECK_CMD_LENGTH(i40e_aqc_set_wol_filter);
 597
 598 /* Get Wake Reason (0x0121) */
 599
 600 struct i40e_aqc_get_wake_reason_completion {
 601         u8 reserved_1[2];
 602         __le16 wake_reason;
 603         u8 reserved_2[12];
 604 };
 605
 606 I40E_CHECK_CMD_LENGTH(i40e_aqc_get_wake_reason_completion);
 607
 608 struct i40e_aqc_set_wol_filter_data {
 609         u8 filter[128];
 610         u8 mask[16];
 611 };
 612
 613 I40E_CHECK_STRUCT_LEN(0x90, i40e_aqc_set_wol_filter_data);
 614
 615 #endif /* X722_SUPPORT */
 616 /* Switch configuration commands (0x02xx) */
 617
 618 /* Used by many indirect commands that only pass an seid and a buffer in the
 619  * command
 620  */
 621 struct i40e_aqc_switch_seid {
 622         __le16  seid;
 623         u8      reserved[6];
 624         __le32  addr_high;
 625         __le32  addr_low;
 626 };
 627
 628 I40E_CHECK_CMD_LENGTH(i40e_aqc_switch_seid);
 629
 630 /* Get Switch Configuration command (indirect 0x0200)
 631  * uses i40e_aqc_switch_seid for the descriptor
 632  */
 633 struct i40e_aqc_get_switch_config_header_resp {
 634         __le16  num_reported;
 635         __le16  num_total;
 636         u8      reserved[12];
 637 };
 638
 639 I40E_CHECK_CMD_LENGTH(i40e_aqc_get_switch_config_header_resp);
 640
 641 struct i40e_aqc_switch_config_element_resp {
 642         u8      element_type;
 643 #define I40E_AQ_SW_ELEM_TYPE_MAC        1
 644 #define I40E_AQ_SW_ELEM_TYPE_PF         2
 645 #define I40E_AQ_SW_ELEM_TYPE_VF         3
 646 #define I40E_AQ_SW_ELEM_TYPE_EMP        4
 647 #define I40E_AQ_SW_ELEM_TYPE_BMC        5
 648 #define I40E_AQ_SW_ELEM_TYPE_PV         16
 649 #define I40E_AQ_SW_ELEM_TYPE_VEB        17
 650 #define I40E_AQ_SW_ELEM_TYPE_PA         18
 651 #define I40E_AQ_SW_ELEM_TYPE_VSI        19
 652         u8      revision;
 653 #define I40E_AQ_SW_ELEM_REV_1           1
 654         __le16  seid;
 655         __le16  uplink_seid;
 656         __le16  downlink_seid;
 657         u8      reserved[3];
 658         u8      connection_type;
 659 #define I40E_AQ_CONN_TYPE_REGULAR       0x1
 660 #define I40E_AQ_CONN_TYPE_DEFAULT       0x2
 661 #define I40E_AQ_CONN_TYPE_CASCADED      0x3
 662         __le16  scheduler_id;
 663         __le16  element_info;
 664 };
 665
 666 I40E_CHECK_STRUCT_LEN(0x10, i40e_aqc_switch_config_element_resp);
 667
 668 /* Get Switch Configuration (indirect 0x0200)
 669  *    an array of elements are returned in the response buffer
 670  *    the first in the array is the header, remainder are elements
 671  */
 672 struct i40e_aqc_get_switch_config_resp {
 673         struct i40e_aqc_get_switch_config_header_resp   header;
 674         struct i40e_aqc_switch_config_element_resp      element[1];
 675 };
 676
 677 I40E_CHECK_STRUCT_LEN(0x20, i40e_aqc_get_switch_config_resp);
 678
 679 /* Add Statistics (direct 0x0201)
 680  * Remove Statistics (direct 0x0202)
 681  */
 682 struct i40e_aqc_add_remove_statistics {
 683         __le16  seid;
 684         __le16  vlan;
 685         __le16  stat_index;
 686         u8      reserved[10];
 687 };
 688
 689 I40E_CHECK_CMD_LENGTH(i40e_aqc_add_remove_statistics);
 690
 691 /* Set Port Parameters command (direct 0x0203) */
 692 struct i40e_aqc_set_port_parameters {
 693         __le16  command_flags;
 694 #define I40E_AQ_SET_P_PARAMS_SAVE_BAD_PACKETS   1
 695 #define I40E_AQ_SET_P_PARAMS_PAD_SHORT_PACKETS  2 /* must set! */
 696 #define I40E_AQ_SET_P_PARAMS_DOUBLE_VLAN_ENA    4
 697         __le16  bad_frame_vsi;
 698         __le16  default_seid;        /* reserved for command */
 699         u8      reserved[10];
 700 };
 701
 702 I40E_CHECK_CMD_LENGTH(i40e_aqc_set_port_parameters);
 703
 704 /* Get Switch Resource Allocation (indirect 0x0204) */
 705 struct i40e_aqc_get_switch_resource_alloc {
 706         u8      num_entries;         /* reserved for command */
 707         u8      reserved[7];
 708         __le32  addr_high;
 709         __le32  addr_low;
 710 };
 711
 712 I40E_CHECK_CMD_LENGTH(i40e_aqc_get_switch_resource_alloc);
 713
 714 /* expect an array of these structs in the response buffer */
 715 struct i40e_aqc_switch_resource_alloc_element_resp {
 716         u8      resource_type;
 717 #define I40E_AQ_RESOURCE_TYPE_VEB               0x0
 718 #define I40E_AQ_RESOURCE_TYPE_VSI               0x1
 719 #define I40E_AQ_RESOURCE_TYPE_MACADDR           0x2
 720 #define I40E_AQ_RESOURCE_TYPE_STAG              0x3
 721 #define I40E_AQ_RESOURCE_TYPE_ETAG              0x4
 722 #define I40E_AQ_RESOURCE_TYPE_MULTICAST_HASH    0x5
 723 #define I40E_AQ_RESOURCE_TYPE_UNICAST_HASH      0x6
 724 #define I40E_AQ_RESOURCE_TYPE_VLAN              0x7
 725 #define I40E_AQ_RESOURCE_TYPE_VSI_LIST_ENTRY    0x8
 726 #define I40E_AQ_RESOURCE_TYPE_ETAG_LIST_ENTRY   0x9
 727 #define I40E_AQ_RESOURCE_TYPE_VLAN_STAT_POOL    0xA
 728 #define I40E_AQ_RESOURCE_TYPE_MIRROR_RULE       0xB
 729 #define I40E_AQ_RESOURCE_TYPE_QUEUE_SETS        0xC
 730 #define I40E_AQ_RESOURCE_TYPE_VLAN_FILTERS      0xD
 731 #define I40E_AQ_RESOURCE_TYPE_INNER_MAC_FILTERS 0xF
 732 #define I40E_AQ_RESOURCE_TYPE_IP_FILTERS        0x10
 733 #define I40E_AQ_RESOURCE_TYPE_GRE_VN_KEYS       0x11
 734 #define I40E_AQ_RESOURCE_TYPE_VN2_KEYS          0x12
 735 #define I40E_AQ_RESOURCE_TYPE_TUNNEL_PORTS      0x13
 736         u8      reserved1;
 737         __le16  guaranteed;
 738         __le16  total;
 739         __le16  used;
 740         __le16  total_unalloced;
 741         u8      reserved2[6];
 742 };
 743
 744 I40E_CHECK_STRUCT_LEN(0x10, i40e_aqc_switch_resource_alloc_element_resp);
 745
 746 /* Set Switch Configuration (direct 0x0205) */
 747 struct i40e_aqc_set_switch_config {
 748         __le16  flags;
 749 #define I40E_AQ_SET_SWITCH_CFG_PROMISC          0x0001
 750 #define I40E_AQ_SET_SWITCH_CFG_L2_FILTER        0x0002
 751         __le16  valid_flags;
 752         u8      reserved[12];
 753 };
 754
 755 I40E_CHECK_CMD_LENGTH(i40e_aqc_set_switch_config);
 756
 757 /* Read Receive control registers  (direct 0x0206)
 758  * Write Receive control registers (direct 0x0207)
 759  *     used for accessing Rx control registers that can be
 760  *     slow and need special handling when under high Rx load
 761  */
 762 struct i40e_aqc_rx_ctl_reg_read_write {
 763         __le32 reserved1;
 764         __le32 address;
 765         __le32 reserved2;
 766         __le32 value;
 767 };
 768
 769 I40E_CHECK_CMD_LENGTH(i40e_aqc_rx_ctl_reg_read_write);
 770
 771 /* Add VSI (indirect 0x0210)
 772  *    this indirect command uses struct i40e_aqc_vsi_properties_data
 773  *    as the indirect buffer (128 bytes)
 774  *
 775  * Update VSI (indirect 0x211)
 776  *     uses the same data structure as Add VSI
 777  *
 778  * Get VSI (indirect 0x0212)
 779  *     uses the same completion and data structure as Add VSI
 780  */
 781 struct i40e_aqc_add_get_update_vsi {
 782         __le16  uplink_seid;
 783         u8      connection_type;
 784 #define I40E_AQ_VSI_CONN_TYPE_NORMAL    0x1
 785 #define I40E_AQ_VSI_CONN_TYPE_DEFAULT   0x2
 786 #define I40E_AQ_VSI_CONN_TYPE_CASCADED  0x3
 787         u8      reserved1;
 788         u8      vf_id;
 789         u8      reserved2;
 790         __le16  vsi_flags;
 791 #define I40E_AQ_VSI_TYPE_SHIFT          0x0
 792 #define I40E_AQ_VSI_TYPE_MASK           (0x3 << I40E_AQ_VSI_TYPE_SHIFT)
 793 #define I40E_AQ_VSI_TYPE_VF             0x0
 794 #define I40E_AQ_VSI_TYPE_VMDQ2          0x1
 795 #define I40E_AQ_VSI_TYPE_PF             0x2
 796 #define I40E_AQ_VSI_TYPE_EMP_MNG        0x3
 797 #define I40E_AQ_VSI_FLAG_CASCADED_PV    0x4
 798         __le32  addr_high;
 799         __le32  addr_low;
 800 };
 801
 802 I40E_CHECK_CMD_LENGTH(i40e_aqc_add_get_update_vsi);
 803
 804 struct i40e_aqc_add_get_update_vsi_completion {
 805         __le16 seid;
 806         __le16 vsi_number;
 807         __le16 vsi_used;
 808         __le16 vsi_free;
 809         __le32 addr_high;
 810         __le32 addr_low;
 811 };
 812
 813 I40E_CHECK_CMD_LENGTH(i40e_aqc_add_get_update_vsi_completion);
 814
 815 struct i40e_aqc_vsi_properties_data {
 816         /* first 96 byte are written by SW */
 817         __le16  valid_sections;
 818 #define I40E_AQ_VSI_PROP_SWITCH_VALID           0x0001
 819 #define I40E_AQ_VSI_PROP_SECURITY_VALID         0x0002
 820 #define I40E_AQ_VSI_PROP_VLAN_VALID             0x0004
 821 #define I40E_AQ_VSI_PROP_CAS_PV_VALID           0x0008
 822 #define I40E_AQ_VSI_PROP_INGRESS_UP_VALID       0x0010
 823 #define I40E_AQ_VSI_PROP_EGRESS_UP_VALID        0x0020
 824 #define I40E_AQ_VSI_PROP_QUEUE_MAP_VALID        0x0040
 825 #define I40E_AQ_VSI_PROP_QUEUE_OPT_VALID        0x0080
 826 #define I40E_AQ_VSI_PROP_OUTER_UP_VALID         0x0100
 827 #define I40E_AQ_VSI_PROP_SCHED_VALID            0x0200
 828         /* switch section */
 829         __le16  switch_id; /* 12bit id combined with flags below */
 830 #define I40E_AQ_VSI_SW_ID_SHIFT         0x0000
 831 #define I40E_AQ_VSI_SW_ID_MASK          (0xFFF << I40E_AQ_VSI_SW_ID_SHIFT)
 832 #define I40E_AQ_VSI_SW_ID_FLAG_NOT_STAG 0x1000
 833 #define I40E_AQ_VSI_SW_ID_FLAG_ALLOW_LB 0x2000
 834 #define I40E_AQ_VSI_SW_ID_FLAG_LOCAL_LB 0x4000
 835         u8      sw_reserved[2];
 836         /* security section */
 837         u8      sec_flags;
 838 #define I40E_AQ_VSI_SEC_FLAG_ALLOW_DEST_OVRD    0x01
 839 #define I40E_AQ_VSI_SEC_FLAG_ENABLE_VLAN_CHK    0x02
 840 #define I40E_AQ_VSI_SEC_FLAG_ENABLE_MAC_CHK     0x04
 841         u8      sec_reserved;
 842         /* VLAN section */
 843         __le16  pvid; /* VLANS include priority bits */
 844         __le16  fcoe_pvid;
 845         u8      port_vlan_flags;
 846 #define I40E_AQ_VSI_PVLAN_MODE_SHIFT    0x00
 847 #define I40E_AQ_VSI_PVLAN_MODE_MASK     (0x03 << \
 848                                          I40E_AQ_VSI_PVLAN_MODE_SHIFT)
 849 #define I40E_AQ_VSI_PVLAN_MODE_TAGGED   0x01
 850 #define I40E_AQ_VSI_PVLAN_MODE_UNTAGGED 0x02
 851 #define I40E_AQ_VSI_PVLAN_MODE_ALL      0x03
 852 #define I40E_AQ_VSI_PVLAN_INSERT_PVID   0x04
 853 #define I40E_AQ_VSI_PVLAN_EMOD_SHIFT    0x03
 854 #define I40E_AQ_VSI_PVLAN_EMOD_MASK     (0x3 << \
 855                                          I40E_AQ_VSI_PVLAN_EMOD_SHIFT)
 856 #define I40E_AQ_VSI_PVLAN_EMOD_STR_BOTH 0x0
 857 #define I40E_AQ_VSI_PVLAN_EMOD_STR_UP   0x08
 858 #define I40E_AQ_VSI_PVLAN_EMOD_STR      0x10
 859 #define I40E_AQ_VSI_PVLAN_EMOD_NOTHING  0x18
 860         u8      pvlan_reserved[3];
 861         /* ingress egress up sections */
 862         __le32  ingress_table; /* bitmap, 3 bits per up */
 863 #define I40E_AQ_VSI_UP_TABLE_UP0_SHIFT  0
 864 #define I40E_AQ_VSI_UP_TABLE_UP0_MASK   (0x7 << \
 865                                          I40E_AQ_VSI_UP_TABLE_UP0_SHIFT)
 866 #define I40E_AQ_VSI_UP_TABLE_UP1_SHIFT  3
 867 #define I40E_AQ_VSI_UP_TABLE_UP1_MASK   (0x7 << \
 868                                          I40E_AQ_VSI_UP_TABLE_UP1_SHIFT)
 869 #define I40E_AQ_VSI_UP_TABLE_UP2_SHIFT  6
 870 #define I40E_AQ_VSI_UP_TABLE_UP2_MASK   (0x7 << \
 871                                          I40E_AQ_VSI_UP_TABLE_UP2_SHIFT)
 872 #define I40E_AQ_VSI_UP_TABLE_UP3_SHIFT  9
 873 #define I40E_AQ_VSI_UP_TABLE_UP3_MASK   (0x7 << \
 874                                          I40E_AQ_VSI_UP_TABLE_UP3_SHIFT)
 875 #define I40E_AQ_VSI_UP_TABLE_UP4_SHIFT  12
 876 #define I40E_AQ_VSI_UP_TABLE_UP4_MASK   (0x7 << \
 877                                          I40E_AQ_VSI_UP_TABLE_UP4_SHIFT)
 878 #define I40E_AQ_VSI_UP_TABLE_UP5_SHIFT  15
 879 #define I40E_AQ_VSI_UP_TABLE_UP5_MASK   (0x7 << \
 880                                          I40E_AQ_VSI_UP_TABLE_UP5_SHIFT)
 881 #define I40E_AQ_VSI_UP_TABLE_UP6_SHIFT  18
 882 #define I40E_AQ_VSI_UP_TABLE_UP6_MASK   (0x7 << \
 883                                          I40E_AQ_VSI_UP_TABLE_UP6_SHIFT)
 884 #define I40E_AQ_VSI_UP_TABLE_UP7_SHIFT  21
 885 #define I40E_AQ_VSI_UP_TABLE_UP7_MASK   (0x7 << \
 886                                          I40E_AQ_VSI_UP_TABLE_UP7_SHIFT)
 887         __le32  egress_table;   /* same defines as for ingress table */
 888         /* cascaded PV section */
 889         __le16  cas_pv_tag;
 890         u8      cas_pv_flags;
 891 #define I40E_AQ_VSI_CAS_PV_TAGX_SHIFT           0x00
 892 #define I40E_AQ_VSI_CAS_PV_TAGX_MASK            (0x03 << \
 893                                                  I40E_AQ_VSI_CAS_PV_TAGX_SHIFT)
 894 #define I40E_AQ_VSI_CAS_PV_TAGX_LEAVE           0x00
 895 #define I40E_AQ_VSI_CAS_PV_TAGX_REMOVE          0x01
 896 #define I40E_AQ_VSI_CAS_PV_TAGX_COPY            0x02
 897 #define I40E_AQ_VSI_CAS_PV_INSERT_TAG           0x10
 898 #define I40E_AQ_VSI_CAS_PV_ETAG_PRUNE           0x20
 899 #define I40E_AQ_VSI_CAS_PV_ACCEPT_HOST_TAG      0x40
 900         u8      cas_pv_reserved;
 901         /* queue mapping section */
 902         __le16  mapping_flags;
 903 #define I40E_AQ_VSI_QUE_MAP_CONTIG      0x0
 904 #define I40E_AQ_VSI_QUE_MAP_NONCONTIG   0x1
 905         __le16  queue_mapping[16];
 906 #define I40E_AQ_VSI_QUEUE_SHIFT         0x0
 907 #define I40E_AQ_VSI_QUEUE_MASK          (0x7FF << I40E_AQ_VSI_QUEUE_SHIFT)
 908         __le16  tc_mapping[8];
 909 #define I40E_AQ_VSI_TC_QUE_OFFSET_SHIFT 0
 910 #define I40E_AQ_VSI_TC_QUE_OFFSET_MASK  (0x1FF << \
 911                                          I40E_AQ_VSI_TC_QUE_OFFSET_SHIFT)
 912 #define I40E_AQ_VSI_TC_QUE_NUMBER_SHIFT 9
 913 #define I40E_AQ_VSI_TC_QUE_NUMBER_MASK  (0x7 << \
 914                                          I40E_AQ_VSI_TC_QUE_NUMBER_SHIFT)
 915         /* queueing option section */
 916         u8      queueing_opt_flags;
 917 #define I40E_AQ_VSI_QUE_OPT_TCP_ENA     0x10
 918 #define I40E_AQ_VSI_QUE_OPT_FCOE_ENA    0x20
 919 #ifdef X722_SUPPORT
 920 #define I40E_AQ_VSI_QUE_OPT_RSS_LUT_PF  0x00
 921 #define I40E_AQ_VSI_QUE_OPT_RSS_LUT_VSI 0x40
 922 #endif
 923         u8      queueing_opt_reserved[3];
 924         /* scheduler section */
 925         u8      up_enable_bits;
 926         u8      sched_reserved;
 927         /* outer up section */
 928         __le32  outer_up_table; /* same structure and defines as ingress table */
 929         u8      cmd_reserved[8];
 930         /* last 32 bytes are written by FW */
 931         __le16  qs_handle[8];
 932 #define I40E_AQ_VSI_QS_HANDLE_INVALID   0xFFFF
 933         __le16  stat_counter_idx;
 934         __le16  sched_id;
 935         u8      resp_reserved[12];
 936 };
 937
 938 I40E_CHECK_STRUCT_LEN(128, i40e_aqc_vsi_properties_data);
 939
 940 /* Add Port Virtualizer (direct 0x0220)
 941  * also used for update PV (direct 0x0221) but only flags are used
 942  * (IS_CTRL_PORT only works on add PV)
 943  */
 944 struct i40e_aqc_add_update_pv {
 945         __le16  command_flags;
 946 #define I40E_AQC_PV_FLAG_PV_TYPE                0x1
 947 #define I40E_AQC_PV_FLAG_FWD_UNKNOWN_STAG_EN    0x2
 948 #define I40E_AQC_PV_FLAG_FWD_UNKNOWN_ETAG_EN    0x4
 949 #define I40E_AQC_PV_FLAG_IS_CTRL_PORT           0x8
 950         __le16  uplink_seid;
 951         __le16  connected_seid;
 952         u8      reserved[10];
 953 };
 954
 955 I40E_CHECK_CMD_LENGTH(i40e_aqc_add_update_pv);
 956
 957 struct i40e_aqc_add_update_pv_completion {
 958         /* reserved for update; for add also encodes error if rc == ENOSPC */
 959         __le16  pv_seid;
 960 #define I40E_AQC_PV_ERR_FLAG_NO_PV      0x1
 961 #define I40E_AQC_PV_ERR_FLAG_NO_SCHED   0x2
 962 #define I40E_AQC_PV_ERR_FLAG_NO_COUNTER 0x4
 963 #define I40E_AQC_PV_ERR_FLAG_NO_ENTRY   0x8
 964         u8      reserved[14];
 965 };
 966
 967 I40E_CHECK_CMD_LENGTH(i40e_aqc_add_update_pv_completion);
 968
 969 /* Get PV Params (direct 0x0222)
 970  * uses i40e_aqc_switch_seid for the descriptor
 971  */
 972
 973 struct i40e_aqc_get_pv_params_completion {
 974         __le16  seid;
 975         __le16  default_stag;
 976         __le16  pv_flags; /* same flags as add_pv */
 977 #define I40E_AQC_GET_PV_PV_TYPE                 0x1
 978 #define I40E_AQC_GET_PV_FRWD_UNKNOWN_STAG       0x2
 979 #define I40E_AQC_GET_PV_FRWD_UNKNOWN_ETAG       0x4
 980         u8      reserved[8];
 981         __le16  default_port_seid;
 982 };
 983
 984 I40E_CHECK_CMD_LENGTH(i40e_aqc_get_pv_params_completion);
 985
 986 /* Add VEB (direct 0x0230) */
 987 struct i40e_aqc_add_veb {
 988         __le16  uplink_seid;
 989         __le16  downlink_seid;
 990         __le16  veb_flags;
 991 #define I40E_AQC_ADD_VEB_FLOATING               0x1
 992 #define I40E_AQC_ADD_VEB_PORT_TYPE_SHIFT        1
 993 #define I40E_AQC_ADD_VEB_PORT_TYPE_MASK         (0x3 << \
 994                                         I40E_AQC_ADD_VEB_PORT_TYPE_SHIFT)
 995 #define I40E_AQC_ADD_VEB_PORT_TYPE_DEFAULT      0x2
 996 #define I40E_AQC_ADD_VEB_PORT_TYPE_DATA         0x4
 997 #define I40E_AQC_ADD_VEB_ENABLE_L2_FILTER       0x8     /* deprecated */
 998 #define I40E_AQC_ADD_VEB_ENABLE_DISABLE_STATS   0x10
 999         u8      enable_tcs;
1000         u8      reserved[9];
1001 };
1002
1003 I40E_CHECK_CMD_LENGTH(i40e_aqc_add_veb);
1004
1005 struct i40e_aqc_add_veb_completion {
1006         u8      reserved[6];
1007         __le16  switch_seid;
1008         /* also encodes error if rc == ENOSPC; codes are the same as add_pv */
1009         __le16  veb_seid;
1010 #define I40E_AQC_VEB_ERR_FLAG_NO_VEB            0x1
1011 #define I40E_AQC_VEB_ERR_FLAG_NO_SCHED          0x2
1012 #define I40E_AQC_VEB_ERR_FLAG_NO_COUNTER        0x4
1013 #define I40E_AQC_VEB_ERR_FLAG_NO_ENTRY          0x8
1014         __le16  statistic_index;
1015         __le16  vebs_used;
1016         __le16  vebs_free;
1017 };
1018
1019 I40E_CHECK_CMD_LENGTH(i40e_aqc_add_veb_completion);
1020
1021 /* Get VEB Parameters (direct 0x0232)
1022  * uses i40e_aqc_switch_seid for the descriptor
1023  */
1024 struct i40e_aqc_get_veb_parameters_completion {
1025         __le16  seid;
1026         __le16  switch_id;
1027         __le16  veb_flags; /* only the first/last flags from 0x0230 is valid */
1028         __le16  statistic_index;
1029         __le16  vebs_used;
1030         __le16  vebs_free;
1031         u8      reserved[4];
1032 };
1033
1034 I40E_CHECK_CMD_LENGTH(i40e_aqc_get_veb_parameters_completion);
1035
1036 /* Delete Element (direct 0x0243)
1037  * uses the generic i40e_aqc_switch_seid
1038  */
1039
1040 /* Add MAC-VLAN (indirect 0x0250) */
1041
1042 /* used for the command for most vlan commands */
1043 struct i40e_aqc_macvlan {
1044         __le16  num_addresses;
1045         __le16  seid[3];
1046 #define I40E_AQC_MACVLAN_CMD_SEID_NUM_SHIFT     0
1047 #define I40E_AQC_MACVLAN_CMD_SEID_NUM_MASK      (0x3FF << \
1048                                         I40E_AQC_MACVLAN_CMD_SEID_NUM_SHIFT)
1049 #define I40E_AQC_MACVLAN_CMD_SEID_VALID         0x8000
1050         __le32  addr_high;
1051         __le32  addr_low;
1052 };
1053
1054 I40E_CHECK_CMD_LENGTH(i40e_aqc_macvlan);
1055
1056 /* indirect data for command and response */
1057 struct i40e_aqc_add_macvlan_element_data {
1058         u8      mac_addr[6];
1059         __le16  vlan_tag;
1060         __le16  flags;
1061 #define I40E_AQC_MACVLAN_ADD_PERFECT_MATCH      0x0001
1062 #define I40E_AQC_MACVLAN_ADD_HASH_MATCH         0x0002
1063 #define I40E_AQC_MACVLAN_ADD_IGNORE_VLAN        0x0004
1064 #define I40E_AQC_MACVLAN_ADD_TO_QUEUE           0x0008
1065 #define I40E_AQC_MACVLAN_ADD_USE_SHARED_MAC     0x0010
1066         __le16  queue_number;
1067 #define I40E_AQC_MACVLAN_CMD_QUEUE_SHIFT        0
1068 #define I40E_AQC_MACVLAN_CMD_QUEUE_MASK         (0x7FF << \
1069                                         I40E_AQC_MACVLAN_CMD_SEID_NUM_SHIFT)
1070         /* response section */
1071         u8      match_method;
1072 #define I40E_AQC_MM_PERFECT_MATCH       0x01
1073 #define I40E_AQC_MM_HASH_MATCH          0x02
1074 #define I40E_AQC_MM_ERR_NO_RES          0xFF
1075         u8      reserved1[3];
1076 };
1077
1078 struct i40e_aqc_add_remove_macvlan_completion {
1079         __le16 perfect_mac_used;
1080         __le16 perfect_mac_free;
1081         __le16 unicast_hash_free;
1082         __le16 multicast_hash_free;
1083         __le32 addr_high;
1084         __le32 addr_low;
1085 };
1086
1087 I40E_CHECK_CMD_LENGTH(i40e_aqc_add_remove_macvlan_completion);
1088
1089 /* Remove MAC-VLAN (indirect 0x0251)
1090  * uses i40e_aqc_macvlan for the descriptor
1091  * data points to an array of num_addresses of elements
1092  */
1093
1094 struct i40e_aqc_remove_macvlan_element_data {
1095         u8      mac_addr[6];
1096         __le16  vlan_tag;
1097         u8      flags;
1098 #define I40E_AQC_MACVLAN_DEL_PERFECT_MATCH      0x01
1099 #define I40E_AQC_MACVLAN_DEL_HASH_MATCH         0x02
1100 #define I40E_AQC_MACVLAN_DEL_IGNORE_VLAN        0x08
1101 #define I40E_AQC_MACVLAN_DEL_ALL_VSIS           0x10
1102         u8      reserved[3];
1103         /* reply section */
1104         u8      error_code;
1105 #define I40E_AQC_REMOVE_MACVLAN_SUCCESS         0x0
1106 #define I40E_AQC_REMOVE_MACVLAN_FAIL            0xFF
1107         u8      reply_reserved[3];
1108 };
1109
1110 /* Add VLAN (indirect 0x0252)
1111  * Remove VLAN (indirect 0x0253)
1112  * use the generic i40e_aqc_macvlan for the command
1113  */
1114 struct i40e_aqc_add_remove_vlan_element_data {
1115         __le16  vlan_tag;
1116         u8      vlan_flags;
1117 /* flags for add VLAN */
1118 #define I40E_AQC_ADD_VLAN_LOCAL                 0x1
1119 #define I40E_AQC_ADD_PVLAN_TYPE_SHIFT           1
1120 #define I40E_AQC_ADD_PVLAN_TYPE_MASK    (0x3 << I40E_AQC_ADD_PVLAN_TYPE_SHIFT)
1121 #define I40E_AQC_ADD_PVLAN_TYPE_REGULAR         0x0
1122 #define I40E_AQC_ADD_PVLAN_TYPE_PRIMARY         0x2
1123 #define I40E_AQC_ADD_PVLAN_TYPE_SECONDARY       0x4
1124 #define I40E_AQC_VLAN_PTYPE_SHIFT               3
1125 #define I40E_AQC_VLAN_PTYPE_MASK        (0x3 << I40E_AQC_VLAN_PTYPE_SHIFT)
1126 #define I40E_AQC_VLAN_PTYPE_REGULAR_VSI         0x0
1127 #define I40E_AQC_VLAN_PTYPE_PROMISC_VSI         0x8
1128 #define I40E_AQC_VLAN_PTYPE_COMMUNITY_VSI       0x10
1129 #define I40E_AQC_VLAN_PTYPE_ISOLATED_VSI        0x18
1130 /* flags for remove VLAN */
1131 #define I40E_AQC_REMOVE_VLAN_ALL        0x1
1132         u8      reserved;
1133         u8      result;
1134 /* flags for add VLAN */
1135 #define I40E_AQC_ADD_VLAN_SUCCESS       0x0
1136 #define I40E_AQC_ADD_VLAN_FAIL_REQUEST  0xFE
1137 #define I40E_AQC_ADD_VLAN_FAIL_RESOURCE 0xFF
1138 /* flags for remove VLAN */
1139 #define I40E_AQC_REMOVE_VLAN_SUCCESS    0x0
1140 #define I40E_AQC_REMOVE_VLAN_FAIL       0xFF
1141         u8      reserved1[3];
1142 };
1143
1144 struct i40e_aqc_add_remove_vlan_completion {
1145         u8      reserved[4];
1146         __le16  vlans_used;
1147         __le16  vlans_free;
1148         __le32  addr_high;
1149         __le32  addr_low;
1150 };
1151
1152 /* Set VSI Promiscuous Modes (direct 0x0254) */
1153 struct i40e_aqc_set_vsi_promiscuous_modes {
1154         __le16  promiscuous_flags;
1155         __le16  valid_flags;
1156 /* flags used for both fields above */
1157 #define I40E_AQC_SET_VSI_PROMISC_UNICAST        0x01
1158 #define I40E_AQC_SET_VSI_PROMISC_MULTICAST      0x02
1159 #define I40E_AQC_SET_VSI_PROMISC_BROADCAST      0x04
1160 #define I40E_AQC_SET_VSI_DEFAULT                0x08
1161 #define I40E_AQC_SET_VSI_PROMISC_VLAN           0x10
1162 #define I40E_AQC_SET_VSI_PROMISC_TX             0x8000
1163         __le16  seid;
1164 #define I40E_AQC_VSI_PROM_CMD_SEID_MASK         0x3FF
1165         __le16  vlan_tag;
1166 #define I40E_AQC_SET_VSI_VLAN_MASK              0x0FFF
1167 #define I40E_AQC_SET_VSI_VLAN_VALID             0x8000
1168         u8      reserved[8];
1169 };
1170
1171 I40E_CHECK_CMD_LENGTH(i40e_aqc_set_vsi_promiscuous_modes);
1172
1173 /* Add S/E-tag command (direct 0x0255)
1174  * Uses generic i40e_aqc_add_remove_tag_completion for completion
1175  */
1176 struct i40e_aqc_add_tag {
1177         __le16  flags;
1178 #define I40E_AQC_ADD_TAG_FLAG_TO_QUEUE          0x0001
1179         __le16  seid;
1180 #define I40E_AQC_ADD_TAG_CMD_SEID_NUM_SHIFT     0
1181 #define I40E_AQC_ADD_TAG_CMD_SEID_NUM_MASK      (0x3FF << \
1182                                         I40E_AQC_ADD_TAG_CMD_SEID_NUM_SHIFT)
1183         __le16  tag;
1184         __le16  queue_number;
1185         u8      reserved[8];
1186 };
1187
1188 I40E_CHECK_CMD_LENGTH(i40e_aqc_add_tag);
1189
1190 struct i40e_aqc_add_remove_tag_completion {
1191         u8      reserved[12];
1192         __le16  tags_used;
1193         __le16  tags_free;
1194 };
1195
1196 I40E_CHECK_CMD_LENGTH(i40e_aqc_add_remove_tag_completion);
1197
1198 /* Remove S/E-tag command (direct 0x0256)
1199  * Uses generic i40e_aqc_add_remove_tag_completion for completion
1200  */
1201 struct i40e_aqc_remove_tag {
1202         __le16  seid;
1203 #define I40E_AQC_REMOVE_TAG_CMD_SEID_NUM_SHIFT  0
1204 #define I40E_AQC_REMOVE_TAG_CMD_SEID_NUM_MASK   (0x3FF << \
1205                                         I40E_AQC_REMOVE_TAG_CMD_SEID_NUM_SHIFT)
1206         __le16  tag;
1207         u8      reserved[12];
1208 };
1209
1210 I40E_CHECK_CMD_LENGTH(i40e_aqc_remove_tag);
1211
1212 /* Add multicast E-Tag (direct 0x0257)
1213  * del multicast E-Tag (direct 0x0258) only uses pv_seid and etag fields
1214  * and no external data
1215  */
1216 struct i40e_aqc_add_remove_mcast_etag {
1217         __le16  pv_seid;
1218         __le16  etag;
1219         u8      num_unicast_etags;
1220         u8      reserved[3];
1221         __le32  addr_high;          /* address of array of 2-byte s-tags */
1222         __le32  addr_low;
1223 };
1224
1225 I40E_CHECK_CMD_LENGTH(i40e_aqc_add_remove_mcast_etag);
1226
1227 struct i40e_aqc_add_remove_mcast_etag_completion {
1228         u8      reserved[4];
1229         __le16  mcast_etags_used;
1230         __le16  mcast_etags_free;
1231         __le32  addr_high;
1232         __le32  addr_low;
1233
1234 };
1235
1236 I40E_CHECK_CMD_LENGTH(i40e_aqc_add_remove_mcast_etag_completion);
1237
1238 /* Update S/E-Tag (direct 0x0259) */
1239 struct i40e_aqc_update_tag {
1240         __le16  seid;
1241 #define I40E_AQC_UPDATE_TAG_CMD_SEID_NUM_SHIFT  0
1242 #define I40E_AQC_UPDATE_TAG_CMD_SEID_NUM_MASK   (0x3FF << \
1243                                         I40E_AQC_UPDATE_TAG_CMD_SEID_NUM_SHIFT)
1244         __le16  old_tag;
1245         __le16  new_tag;
1246         u8      reserved[10];
1247 };
1248
1249 I40E_CHECK_CMD_LENGTH(i40e_aqc_update_tag);
1250
1251 struct i40e_aqc_update_tag_completion {
1252         u8      reserved[12];
1253         __le16  tags_used;
1254         __le16  tags_free;
1255 };
1256
1257 I40E_CHECK_CMD_LENGTH(i40e_aqc_update_tag_completion);
1258
1259 /* Add Control Packet filter (direct 0x025A)
1260  * Remove Control Packet filter (direct 0x025B)
1261  * uses the i40e_aqc_add_oveb_cloud,
1262  * and the generic direct completion structure
1263  */
1264 struct i40e_aqc_add_remove_control_packet_filter {
1265         u8      mac[6];
1266         __le16  etype;
1267         __le16  flags;
1268 #define I40E_AQC_ADD_CONTROL_PACKET_FLAGS_IGNORE_MAC    0x0001
1269 #define I40E_AQC_ADD_CONTROL_PACKET_FLAGS_DROP          0x0002
1270 #define I40E_AQC_ADD_CONTROL_PACKET_FLAGS_TO_QUEUE      0x0004
1271 #define I40E_AQC_ADD_CONTROL_PACKET_FLAGS_TX            0x0008
1272 #define I40E_AQC_ADD_CONTROL_PACKET_FLAGS_RX            0x0000
1273         __le16  seid;
1274 #define I40E_AQC_ADD_CONTROL_PACKET_CMD_SEID_NUM_SHIFT  0
1275 #define I40E_AQC_ADD_CONTROL_PACKET_CMD_SEID_NUM_MASK   (0x3FF << \
1276                                 I40E_AQC_ADD_CONTROL_PACKET_CMD_SEID_NUM_SHIFT)
1277         __le16  queue;
1278         u8      reserved[2];
1279 };
1280
1281 I40E_CHECK_CMD_LENGTH(i40e_aqc_add_remove_control_packet_filter);
1282
1283 struct i40e_aqc_add_remove_control_packet_filter_completion {
1284         __le16  mac_etype_used;
1285         __le16  etype_used;
1286         __le16  mac_etype_free;
1287         __le16  etype_free;
1288         u8      reserved[8];
1289 };
1290
1291 I40E_CHECK_CMD_LENGTH(i40e_aqc_add_remove_control_packet_filter_completion);
1292
1293 /* Add Cloud filters (indirect 0x025C)
1294  * Remove Cloud filters (indirect 0x025D)
1295  * uses the i40e_aqc_add_remove_cloud_filters,
1296  * and the generic indirect completion structure
1297  */
1298 struct i40e_aqc_add_remove_cloud_filters {
1299         u8      num_filters;
1300         u8      reserved;
1301         __le16  seid;
1302 #define I40E_AQC_ADD_CLOUD_CMD_SEID_NUM_SHIFT   0
1303 #define I40E_AQC_ADD_CLOUD_CMD_SEID_NUM_MASK    (0x3FF << \
1304                                         I40E_AQC_ADD_CLOUD_CMD_SEID_NUM_SHIFT)
1305         u8      reserved2[4];
1306         __le32  addr_high;
1307         __le32  addr_low;
1308 };
1309
1310 I40E_CHECK_CMD_LENGTH(i40e_aqc_add_remove_cloud_filters);
1311
1312 struct i40e_aqc_add_remove_cloud_filters_element_data {
1313         u8      outer_mac[6];
1314         u8      inner_mac[6];
1315         __le16  inner_vlan;
1316         union {
1317                 struct {
1318                         u8 reserved[12];
1319                         u8 data[4];
1320                 } v4;
1321                 struct {
1322                         u8 data[16];
1323                 } v6;
1324         } ipaddr;
1325         __le16  flags;
1326 #define I40E_AQC_ADD_CLOUD_FILTER_SHIFT                 0
1327 #define I40E_AQC_ADD_CLOUD_FILTER_MASK  (0x3F << \
1328                                         I40E_AQC_ADD_CLOUD_FILTER_SHIFT)
1329 /* 0x0000 reserved */
1330 #define I40E_AQC_ADD_CLOUD_FILTER_OIP                   0x0001
1331 /* 0x0002 reserved */
1332 #define I40E_AQC_ADD_CLOUD_FILTER_IMAC_IVLAN            0x0003
1333 #define I40E_AQC_ADD_CLOUD_FILTER_IMAC_IVLAN_TEN_ID     0x0004
1334 /* 0x0005 reserved */
1335 #define I40E_AQC_ADD_CLOUD_FILTER_IMAC_TEN_ID           0x0006
1336 /* 0x0007 reserved */
1337 /* 0x0008 reserved */
1338 #define I40E_AQC_ADD_CLOUD_FILTER_OMAC                  0x0009
1339 #define I40E_AQC_ADD_CLOUD_FILTER_IMAC                  0x000A
1340 #define I40E_AQC_ADD_CLOUD_FILTER_OMAC_TEN_ID_IMAC      0x000B
1341 #define I40E_AQC_ADD_CLOUD_FILTER_IIP                   0x000C
1342
1343 #define I40E_AQC_ADD_CLOUD_FLAGS_TO_QUEUE               0x0080
1344 #define I40E_AQC_ADD_CLOUD_VNK_SHIFT                    6
1345 #define I40E_AQC_ADD_CLOUD_VNK_MASK                     0x00C0
1346 #define I40E_AQC_ADD_CLOUD_FLAGS_IPV4                   0
1347 #define I40E_AQC_ADD_CLOUD_FLAGS_IPV6                   0x0100
1348
1349 #define I40E_AQC_ADD_CLOUD_TNL_TYPE_SHIFT               9
1350 #define I40E_AQC_ADD_CLOUD_TNL_TYPE_MASK                0x1E00
1351 #define I40E_AQC_ADD_CLOUD_TNL_TYPE_XVLAN               0
1352 #define I40E_AQC_ADD_CLOUD_TNL_TYPE_NVGRE_OMAC          1
1353 #define I40E_AQC_ADD_CLOUD_TNL_TYPE_NGE                 2
1354 #define I40E_AQC_ADD_CLOUD_TNL_TYPE_IP                  3
1355
1356         __le32  tenant_id;
1357         u8      reserved[4];
1358         __le16  queue_number;
1359 #define I40E_AQC_ADD_CLOUD_QUEUE_SHIFT          0
1360 #define I40E_AQC_ADD_CLOUD_QUEUE_MASK           (0x7FF << \
1361                                                  I40E_AQC_ADD_CLOUD_QUEUE_SHIFT)
1362         u8      reserved2[14];
1363         /* response section */
1364         u8      allocation_result;
1365 #define I40E_AQC_ADD_CLOUD_FILTER_SUCCESS       0x0
1366 #define I40E_AQC_ADD_CLOUD_FILTER_FAIL          0xFF
1367         u8      response_reserved[7];
1368 };
1369
1370 struct i40e_aqc_remove_cloud_filters_completion {
1371         __le16 perfect_ovlan_used;
1372         __le16 perfect_ovlan_free;
1373         __le16 vlan_used;
1374         __le16 vlan_free;
1375         __le32 addr_high;
1376         __le32 addr_low;
1377 };
1378
1379 I40E_CHECK_CMD_LENGTH(i40e_aqc_remove_cloud_filters_completion);
1380
1381 /* Add Mirror Rule (indirect or direct 0x0260)
1382  * Delete Mirror Rule (indirect or direct 0x0261)
1383  * note: some rule types (4,5) do not use an external buffer.
1384  *       take care to set the flags correctly.
1385  */
1386 struct i40e_aqc_add_delete_mirror_rule {
1387         __le16 seid;
1388         __le16 rule_type;
1389 #define I40E_AQC_MIRROR_RULE_TYPE_SHIFT         0
1390 #define I40E_AQC_MIRROR_RULE_TYPE_MASK          (0x7 << \
1391                                                 I40E_AQC_MIRROR_RULE_TYPE_SHIFT)
1392 #define I40E_AQC_MIRROR_RULE_TYPE_VPORT_INGRESS 1
1393 #define I40E_AQC_MIRROR_RULE_TYPE_VPORT_EGRESS  2
1394 #define I40E_AQC_MIRROR_RULE_TYPE_VLAN          3
1395 #define I40E_AQC_MIRROR_RULE_TYPE_ALL_INGRESS   4
1396 #define I40E_AQC_MIRROR_RULE_TYPE_ALL_EGRESS    5
1397         __le16 num_entries;
1398         __le16 destination;  /* VSI for add, rule id for delete */
1399         __le32 addr_high;    /* address of array of 2-byte VSI or VLAN ids */
1400         __le32 addr_low;
1401 };
1402
1403 I40E_CHECK_CMD_LENGTH(i40e_aqc_add_delete_mirror_rule);
1404
1405 struct i40e_aqc_add_delete_mirror_rule_completion {
1406         u8      reserved[2];
1407         __le16  rule_id;  /* only used on add */
1408         __le16  mirror_rules_used;
1409         __le16  mirror_rules_free;
1410         __le32  addr_high;
1411         __le32  addr_low;
1412 };
1413
1414 I40E_CHECK_CMD_LENGTH(i40e_aqc_add_delete_mirror_rule_completion);
1415
1416 /* DCB 0x03xx*/
1417
1418 /* PFC Ignore (direct 0x0301)
1419  *    the command and response use the same descriptor structure
1420  */
1421 struct i40e_aqc_pfc_ignore {
1422         u8      tc_bitmap;
1423         u8      command_flags; /* unused on response */
1424 #define I40E_AQC_PFC_IGNORE_SET         0x80
1425 #define I40E_AQC_PFC_IGNORE_CLEAR       0x0
1426         u8      reserved[14];
1427 };
1428
1429 I40E_CHECK_CMD_LENGTH(i40e_aqc_pfc_ignore);
1430
1431 /* DCB Update (direct 0x0302) uses the i40e_aq_desc structure
1432  * with no parameters
1433  */
1434
1435 /* TX scheduler 0x04xx */
1436
1437 /* Almost all the indirect commands use
1438  * this generic struct to pass the SEID in param0
1439  */
1440 struct i40e_aqc_tx_sched_ind {
1441         __le16  vsi_seid;
1442         u8      reserved[6];
1443         __le32  addr_high;
1444         __le32  addr_low;
1445 };
1446
1447 I40E_CHECK_CMD_LENGTH(i40e_aqc_tx_sched_ind);
1448
1449 /* Several commands respond with a set of queue set handles */
1450 struct i40e_aqc_qs_handles_resp {
1451         __le16 qs_handles[8];
1452 };
1453
1454 /* Configure VSI BW limits (direct 0x0400) */
1455 struct i40e_aqc_configure_vsi_bw_limit {
1456         __le16  vsi_seid;
1457         u8      reserved[2];
1458         __le16  credit;
1459         u8      reserved1[2];
1460         u8      max_credit; /* 0-3, limit = 2^max */
1461         u8      reserved2[7];
1462 };
1463
1464 I40E_CHECK_CMD_LENGTH(i40e_aqc_configure_vsi_bw_limit);
1465
1466 /* Configure VSI Bandwidth Limit per Traffic Type (indirect 0x0406)
1467  *    responds with i40e_aqc_qs_handles_resp
1468  */
1469 struct i40e_aqc_configure_vsi_ets_sla_bw_data {
1470         u8      tc_valid_bits;
1471         u8      reserved[15];
1472         __le16  tc_bw_credits[8]; /* FW writesback QS handles here */
1473
1474         /* 4 bits per tc 0-7, 4th bit is reserved, limit = 2^max */
1475         __le16  tc_bw_max[2];
1476         u8      reserved1[28];
1477 };
1478
1479 I40E_CHECK_STRUCT_LEN(0x40, i40e_aqc_configure_vsi_ets_sla_bw_data);
1480
1481 /* Configure VSI Bandwidth Allocation per Traffic Type (indirect 0x0407)
1482  *    responds with i40e_aqc_qs_handles_resp
1483  */
1484 struct i40e_aqc_configure_vsi_tc_bw_data {
1485         u8      tc_valid_bits;
1486         u8      reserved[3];
1487         u8      tc_bw_credits[8];
1488         u8      reserved1[4];
1489         __le16  qs_handles[8];
1490 };
1491
1492 I40E_CHECK_STRUCT_LEN(0x20, i40e_aqc_configure_vsi_tc_bw_data);
1493
1494 /* Query vsi bw configuration (indirect 0x0408) */
1495 struct i40e_aqc_query_vsi_bw_config_resp {
1496         u8      tc_valid_bits;
1497         u8      tc_suspended_bits;
1498         u8      reserved[14];
1499         __le16  qs_handles[8];
1500         u8      reserved1[4];
1501         __le16  port_bw_limit;
1502         u8      reserved2[2];
1503         u8      max_bw; /* 0-3, limit = 2^max */
1504         u8      reserved3[23];
1505 };
1506
1507 I40E_CHECK_STRUCT_LEN(0x40, i40e_aqc_query_vsi_bw_config_resp);
1508
1509 /* Query VSI Bandwidth Allocation per Traffic Type (indirect 0x040A) */
1510 struct i40e_aqc_query_vsi_ets_sla_config_resp {
1511         u8      tc_valid_bits;
1512         u8      reserved[3];
1513         u8      share_credits[8];
1514         __le16  credits[8];
1515
1516         /* 4 bits per tc 0-7, 4th bit is reserved, limit = 2^max */
1517         __le16  tc_bw_max[2];
1518 };
1519
1520 I40E_CHECK_STRUCT_LEN(0x20, i40e_aqc_query_vsi_ets_sla_config_resp);
1521
1522 /* Configure Switching Component Bandwidth Limit (direct 0x0410) */
1523 struct i40e_aqc_configure_switching_comp_bw_limit {
1524         __le16  seid;
1525         u8      reserved[2];
1526         __le16  credit;
1527         u8      reserved1[2];
1528         u8      max_bw; /* 0-3, limit = 2^max */
1529         u8      reserved2[7];
1530 };
1531
1532 I40E_CHECK_CMD_LENGTH(i40e_aqc_configure_switching_comp_bw_limit);
1533
1534 /* Enable  Physical Port ETS (indirect 0x0413)
1535  * Modify  Physical Port ETS (indirect 0x0414)
1536  * Disable Physical Port ETS (indirect 0x0415)
1537  */
1538 struct i40e_aqc_configure_switching_comp_ets_data {
1539         u8      reserved[4];
1540         u8      tc_valid_bits;
1541         u8      seepage;
1542 #define I40E_AQ_ETS_SEEPAGE_EN_MASK     0x1
1543         u8      tc_strict_priority_flags;
1544         u8      reserved1[17];
1545         u8      tc_bw_share_credits[8];
1546         u8      reserved2[96];
1547 };
1548
1549 I40E_CHECK_STRUCT_LEN(0x80, i40e_aqc_configure_switching_comp_ets_data);
1550
1551 /* Configure Switching Component Bandwidth Limits per Tc (indirect 0x0416) */
1552 struct i40e_aqc_configure_switching_comp_ets_bw_limit_data {
1553         u8      tc_valid_bits;
1554         u8      reserved[15];
1555         __le16  tc_bw_credit[8];
1556
1557         /* 4 bits per tc 0-7, 4th bit is reserved, limit = 2^max */
1558         __le16  tc_bw_max[2];
1559         u8      reserved1[28];
1560 };
1561
1562 I40E_CHECK_STRUCT_LEN(0x40, i40e_aqc_configure_switching_comp_ets_bw_limit_data);
1563
1564 /* Configure Switching Component Bandwidth Allocation per Tc
1565  * (indirect 0x0417)
1566  */
1567 struct i40e_aqc_configure_switching_comp_bw_config_data {
1568         u8      tc_valid_bits;
1569         u8      reserved[2];
1570         u8      absolute_credits; /* bool */
1571         u8      tc_bw_share_credits[8];
1572         u8      reserved1[20];
1573 };
1574
1575 I40E_CHECK_STRUCT_LEN(0x20, i40e_aqc_configure_switching_comp_bw_config_data);
1576
1577 /* Query Switching Component Configuration (indirect 0x0418) */
1578 struct i40e_aqc_query_switching_comp_ets_config_resp {
1579         u8      tc_valid_bits;
1580         u8      reserved[35];
1581         __le16  port_bw_limit;
1582         u8      reserved1[2];
1583         u8      tc_bw_max; /* 0-3, limit = 2^max */
1584         u8      reserved2[23];
1585 };
1586
1587 I40E_CHECK_STRUCT_LEN(0x40, i40e_aqc_query_switching_comp_ets_config_resp);
1588
1589 /* Query PhysicalPort ETS Configuration (indirect 0x0419) */
1590 struct i40e_aqc_query_port_ets_config_resp {
1591         u8      reserved[4];
1592         u8      tc_valid_bits;
1593         u8      reserved1;
1594         u8      tc_strict_priority_bits;
1595         u8      reserved2;
1596         u8      tc_bw_share_credits[8];
1597         __le16  tc_bw_limits[8];
1598
1599         /* 4 bits per tc 0-7, 4th bit reserved, limit = 2^max */
1600         __le16  tc_bw_max[2];
1601         u8      reserved3[32];
1602 };
1603
1604 I40E_CHECK_STRUCT_LEN(0x44, i40e_aqc_query_port_ets_config_resp);
1605
1606 /* Query Switching Component Bandwidth Allocation per Traffic Type
1607  * (indirect 0x041A)
1608  */
1609 struct i40e_aqc_query_switching_comp_bw_config_resp {
1610         u8      tc_valid_bits;
1611         u8      reserved[2];
1612         u8      absolute_credits_enable; /* bool */
1613         u8      tc_bw_share_credits[8];
1614         __le16  tc_bw_limits[8];
1615
1616         /* 4 bits per tc 0-7, 4th bit is reserved, limit = 2^max */
1617         __le16  tc_bw_max[2];
1618 };
1619
1620 I40E_CHECK_STRUCT_LEN(0x20, i40e_aqc_query_switching_comp_bw_config_resp);
1621
1622 /* Suspend/resume port TX traffic
1623  * (direct 0x041B and 0x041C) uses the generic SEID struct
1624  */
1625
1626 /* Configure partition BW
1627  * (indirect 0x041D)
1628  */
1629 struct i40e_aqc_configure_partition_bw_data {
1630         __le16  pf_valid_bits;
1631         u8      min_bw[16];      /* guaranteed bandwidth */
1632         u8      max_bw[16];      /* bandwidth limit */
1633 };
1634
1635 I40E_CHECK_STRUCT_LEN(0x22, i40e_aqc_configure_partition_bw_data);
1636
1637 /* Get and set the active HMC resource profile and status.
1638  * (direct 0x0500) and (direct 0x0501)
1639  */
1640 struct i40e_aq_get_set_hmc_resource_profile {
1641         u8      pm_profile;
1642         u8      pe_vf_enabled;
1643         u8      reserved[14];
1644 };
1645
1646 I40E_CHECK_CMD_LENGTH(i40e_aq_get_set_hmc_resource_profile);
1647
1648 enum i40e_aq_hmc_profile {
1649         /* I40E_HMC_PROFILE_NO_CHANGE    = 0, reserved */
1650         I40E_HMC_PROFILE_DEFAULT        = 1,
1651         I40E_HMC_PROFILE_FAVOR_VF       = 2,
1652         I40E_HMC_PROFILE_EQUAL          = 3,
1653 };
1654
1655 #define I40E_AQ_GET_HMC_RESOURCE_PROFILE_PM_MASK        0xF
1656 #define I40E_AQ_GET_HMC_RESOURCE_PROFILE_COUNT_MASK     0x3F
1657
1658 /* Get PHY Abilities (indirect 0x0600) uses the generic indirect struct */
1659
1660 /* set in param0 for get phy abilities to report qualified modules */
1661 #define I40E_AQ_PHY_REPORT_QUALIFIED_MODULES    0x0001
1662 #define I40E_AQ_PHY_REPORT_INITIAL_VALUES       0x0002
1663
1664 enum i40e_aq_phy_type {
1665         I40E_PHY_TYPE_SGMII                     = 0x0,
1666         I40E_PHY_TYPE_1000BASE_KX               = 0x1,
1667         I40E_PHY_TYPE_10GBASE_KX4               = 0x2,
1668         I40E_PHY_TYPE_10GBASE_KR                = 0x3,
1669         I40E_PHY_TYPE_40GBASE_KR4               = 0x4,
1670         I40E_PHY_TYPE_XAUI                      = 0x5,
1671         I40E_PHY_TYPE_XFI                       = 0x6,
1672         I40E_PHY_TYPE_SFI                       = 0x7,
1673         I40E_PHY_TYPE_XLAUI                     = 0x8,
1674         I40E_PHY_TYPE_XLPPI                     = 0x9,
1675         I40E_PHY_TYPE_40GBASE_CR4_CU            = 0xA,
1676         I40E_PHY_TYPE_10GBASE_CR1_CU            = 0xB,
1677         I40E_PHY_TYPE_10GBASE_AOC               = 0xC,
1678         I40E_PHY_TYPE_40GBASE_AOC               = 0xD,
1679         I40E_PHY_TYPE_100BASE_TX                = 0x11,
1680         I40E_PHY_TYPE_1000BASE_T                = 0x12,
1681         I40E_PHY_TYPE_10GBASE_T                 = 0x13,
1682         I40E_PHY_TYPE_10GBASE_SR                = 0x14,
1683         I40E_PHY_TYPE_10GBASE_LR                = 0x15,
1684         I40E_PHY_TYPE_10GBASE_SFPP_CU           = 0x16,
1685         I40E_PHY_TYPE_10GBASE_CR1               = 0x17,
1686         I40E_PHY_TYPE_40GBASE_CR4               = 0x18,
1687         I40E_PHY_TYPE_40GBASE_SR4               = 0x19,
1688         I40E_PHY_TYPE_40GBASE_LR4               = 0x1A,
1689         I40E_PHY_TYPE_1000BASE_SX               = 0x1B,
1690         I40E_PHY_TYPE_1000BASE_LX               = 0x1C,
1691         I40E_PHY_TYPE_1000BASE_T_OPTICAL        = 0x1D,
1692         I40E_PHY_TYPE_20GBASE_KR2               = 0x1E,
1693         I40E_PHY_TYPE_MAX
1694 };
1695
1696 #define I40E_LINK_SPEED_100MB_SHIFT     0x1
1697 #define I40E_LINK_SPEED_1000MB_SHIFT    0x2
1698 #define I40E_LINK_SPEED_10GB_SHIFT      0x3
1699 #define I40E_LINK_SPEED_40GB_SHIFT      0x4
1700 #define I40E_LINK_SPEED_20GB_SHIFT      0x5
1701
1702 enum i40e_aq_link_speed {
1703         I40E_LINK_SPEED_UNKNOWN = 0,
1704         I40E_LINK_SPEED_100MB   = (1 << I40E_LINK_SPEED_100MB_SHIFT),
1705         I40E_LINK_SPEED_1GB     = (1 << I40E_LINK_SPEED_1000MB_SHIFT),
1706         I40E_LINK_SPEED_10GB    = (1 << I40E_LINK_SPEED_10GB_SHIFT),
1707         I40E_LINK_SPEED_40GB    = (1 << I40E_LINK_SPEED_40GB_SHIFT),
1708         I40E_LINK_SPEED_20GB    = (1 << I40E_LINK_SPEED_20GB_SHIFT)
1709 };
1710
1711 struct i40e_aqc_module_desc {
1712         u8 oui[3];
1713         u8 reserved1;
1714         u8 part_number[16];
1715         u8 revision[4];
1716         u8 reserved2[8];
1717 };
1718
1719 I40E_CHECK_STRUCT_LEN(0x20, i40e_aqc_module_desc);
1720
1721 struct i40e_aq_get_phy_abilities_resp {
1722         __le32  phy_type;       /* bitmap using the above enum for offsets */
1723         u8      link_speed;     /* bitmap using the above enum bit patterns */
1724         u8      abilities;
1725 #define I40E_AQ_PHY_FLAG_PAUSE_TX       0x01
1726 #define I40E_AQ_PHY_FLAG_PAUSE_RX       0x02
1727 #define I40E_AQ_PHY_FLAG_LOW_POWER      0x04
1728 #define I40E_AQ_PHY_LINK_ENABLED        0x08
1729 #define I40E_AQ_PHY_AN_ENABLED          0x10
1730 #define I40E_AQ_PHY_FLAG_MODULE_QUAL    0x20
1731         __le16  eee_capability;
1732 #define I40E_AQ_EEE_100BASE_TX          0x0002
1733 #define I40E_AQ_EEE_1000BASE_T          0x0004
1734 #define I40E_AQ_EEE_10GBASE_T           0x0008
1735 #define I40E_AQ_EEE_1000BASE_KX         0x0010
1736 #define I40E_AQ_EEE_10GBASE_KX4         0x0020
1737 #define I40E_AQ_EEE_10GBASE_KR          0x0040
1738         __le32  eeer_val;
1739         u8      d3_lpan;
1740 #define I40E_AQ_SET_PHY_D3_LPAN_ENA     0x01
1741         u8      reserved[3];
1742         u8      phy_id[4];
1743         u8      module_type[3];
1744         u8      qualified_module_count;
1745 #define I40E_AQ_PHY_MAX_QMS             16
1746         struct i40e_aqc_module_desc     qualified_module[I40E_AQ_PHY_MAX_QMS];
1747 };
1748
1749 I40E_CHECK_STRUCT_LEN(0x218, i40e_aq_get_phy_abilities_resp);
1750
1751 /* Set PHY Config (direct 0x0601) */
1752 struct i40e_aq_set_phy_config { /* same bits as above in all */
1753         __le32  phy_type;
1754         u8      link_speed;
1755         u8      abilities;
1756 /* bits 0-2 use the values from get_phy_abilities_resp */
1757 #define I40E_AQ_PHY_ENABLE_LINK         0x08
1758 #define I40E_AQ_PHY_ENABLE_AN           0x10
1759 #define I40E_AQ_PHY_ENABLE_ATOMIC_LINK  0x20
1760         __le16  eee_capability;
1761         __le32  eeer;
1762         u8      low_power_ctrl;
1763         u8      reserved[3];
1764 };
1765
1766 I40E_CHECK_CMD_LENGTH(i40e_aq_set_phy_config);
1767
1768 /* Set MAC Config command data structure (direct 0x0603) */
1769 struct i40e_aq_set_mac_config {
1770         __le16  max_frame_size;
1771         u8      params;
1772 #define I40E_AQ_SET_MAC_CONFIG_CRC_EN           0x04
1773 #define I40E_AQ_SET_MAC_CONFIG_PACING_MASK      0x78
1774 #define I40E_AQ_SET_MAC_CONFIG_PACING_SHIFT     3
1775 #define I40E_AQ_SET_MAC_CONFIG_PACING_NONE      0x0
1776 #define I40E_AQ_SET_MAC_CONFIG_PACING_1B_13TX   0xF
1777 #define I40E_AQ_SET_MAC_CONFIG_PACING_1DW_9TX   0x9
1778 #define I40E_AQ_SET_MAC_CONFIG_PACING_1DW_4TX   0x8
1779 #define I40E_AQ_SET_MAC_CONFIG_PACING_3DW_7TX   0x7
1780 #define I40E_AQ_SET_MAC_CONFIG_PACING_2DW_3TX   0x6
1781 #define I40E_AQ_SET_MAC_CONFIG_PACING_1DW_1TX   0x5
1782 #define I40E_AQ_SET_MAC_CONFIG_PACING_3DW_2TX   0x4
1783 #define I40E_AQ_SET_MAC_CONFIG_PACING_7DW_3TX   0x3
1784 #define I40E_AQ_SET_MAC_CONFIG_PACING_4DW_1TX   0x2
1785 #define I40E_AQ_SET_MAC_CONFIG_PACING_9DW_1TX   0x1
1786         u8      tx_timer_priority; /* bitmap */
1787         __le16  tx_timer_value;
1788         __le16  fc_refresh_threshold;
1789         u8      reserved[8];
1790 };
1791
1792 I40E_CHECK_CMD_LENGTH(i40e_aq_set_mac_config);
1793
1794 /* Restart Auto-Negotiation (direct 0x605) */
1795 struct i40e_aqc_set_link_restart_an {
1796         u8      command;
1797 #define I40E_AQ_PHY_RESTART_AN  0x02
1798 #define I40E_AQ_PHY_LINK_ENABLE 0x04
1799         u8      reserved[15];
1800 };
1801
1802 I40E_CHECK_CMD_LENGTH(i40e_aqc_set_link_restart_an);
1803
1804 /* Get Link Status cmd & response data structure (direct 0x0607) */
1805 struct i40e_aqc_get_link_status {
1806         __le16  command_flags; /* only field set on command */
1807 #define I40E_AQ_LSE_MASK                0x3
1808 #define I40E_AQ_LSE_NOP                 0x0
1809 #define I40E_AQ_LSE_DISABLE             0x2
1810 #define I40E_AQ_LSE_ENABLE              0x3
1811 /* only response uses this flag */
1812 #define I40E_AQ_LSE_IS_ENABLED          0x1
1813         u8      phy_type;    /* i40e_aq_phy_type   */
1814         u8      link_speed;  /* i40e_aq_link_speed */
1815         u8      link_info;
1816 #define I40E_AQ_LINK_UP                 0x01    /* obsolete */
1817 #define I40E_AQ_LINK_UP_FUNCTION        0x01
1818 #define I40E_AQ_LINK_FAULT              0x02
1819 #define I40E_AQ_LINK_FAULT_TX           0x04
1820 #define I40E_AQ_LINK_FAULT_RX           0x08
1821 #define I40E_AQ_LINK_FAULT_REMOTE       0x10
1822 #define I40E_AQ_LINK_UP_PORT            0x20
1823 #define I40E_AQ_MEDIA_AVAILABLE         0x40
1824 #define I40E_AQ_SIGNAL_DETECT           0x80
1825         u8      an_info;
1826 #define I40E_AQ_AN_COMPLETED            0x01
1827 #define I40E_AQ_LP_AN_ABILITY           0x02
1828 #define I40E_AQ_PD_FAULT                0x04
1829 #define I40E_AQ_FEC_EN                  0x08
1830 #define I40E_AQ_PHY_LOW_POWER           0x10
1831 #define I40E_AQ_LINK_PAUSE_TX           0x20
1832 #define I40E_AQ_LINK_PAUSE_RX           0x40
1833 #define I40E_AQ_QUALIFIED_MODULE        0x80
1834         u8      ext_info;
1835 #define I40E_AQ_LINK_PHY_TEMP_ALARM     0x01
1836 #define I40E_AQ_LINK_XCESSIVE_ERRORS    0x02
1837 #define I40E_AQ_LINK_TX_SHIFT           0x02
1838 #define I40E_AQ_LINK_TX_MASK            (0x03 << I40E_AQ_LINK_TX_SHIFT)
1839 #define I40E_AQ_LINK_TX_ACTIVE          0x00
1840 #define I40E_AQ_LINK_TX_DRAINED         0x01
1841 #define I40E_AQ_LINK_TX_FLUSHED         0x03
1842 #define I40E_AQ_LINK_FORCED_40G         0x10
1843         u8      loopback; /* use defines from i40e_aqc_set_lb_mode */
1844         __le16  max_frame_size;
1845         u8      config;
1846 #define I40E_AQ_CONFIG_CRC_ENA          0x04
1847 #define I40E_AQ_CONFIG_PACING_MASK      0x78
1848         u8      reserved[5];
1849 };
1850
1851 I40E_CHECK_CMD_LENGTH(i40e_aqc_get_link_status);
1852
1853 /* Set event mask command (direct 0x613) */
1854 struct i40e_aqc_set_phy_int_mask {
1855         u8      reserved[8];
1856         __le16  event_mask;
1857 #define I40E_AQ_EVENT_LINK_UPDOWN       0x0002
1858 #define I40E_AQ_EVENT_MEDIA_NA          0x0004
1859 #define I40E_AQ_EVENT_LINK_FAULT        0x0008
1860 #define I40E_AQ_EVENT_PHY_TEMP_ALARM    0x0010
1861 #define I40E_AQ_EVENT_EXCESSIVE_ERRORS  0x0020
1862 #define I40E_AQ_EVENT_SIGNAL_DETECT     0x0040
1863 #define I40E_AQ_EVENT_AN_COMPLETED      0x0080
1864 #define I40E_AQ_EVENT_MODULE_QUAL_FAIL  0x0100
1865 #define I40E_AQ_EVENT_PORT_TX_SUSPENDED 0x0200
1866         u8      reserved1[6];
1867 };
1868
1869 I40E_CHECK_CMD_LENGTH(i40e_aqc_set_phy_int_mask);
1870
1871 /* Get Local AN advt register (direct 0x0614)
1872  * Set Local AN advt register (direct 0x0615)
1873  * Get Link Partner AN advt register (direct 0x0616)
1874  */
1875 struct i40e_aqc_an_advt_reg {
1876         __le32  local_an_reg0;
1877         __le16  local_an_reg1;
1878         u8      reserved[10];
1879 };
1880
1881 I40E_CHECK_CMD_LENGTH(i40e_aqc_an_advt_reg);
1882
1883 /* Set Loopback mode (0x0618) */
1884 struct i40e_aqc_set_lb_mode {
1885         __le16  lb_mode;
1886 #define I40E_AQ_LB_PHY_LOCAL    0x01
1887 #define I40E_AQ_LB_PHY_REMOTE   0x02
1888 #define I40E_AQ_LB_MAC_LOCAL    0x04
1889         u8      reserved[14];
1890 };
1891
1892 I40E_CHECK_CMD_LENGTH(i40e_aqc_set_lb_mode);
1893
1894 /* Set PHY Debug command (0x0622) */
1895 struct i40e_aqc_set_phy_debug {
1896         u8      command_flags;
1897 #define I40E_AQ_PHY_DEBUG_RESET_INTERNAL        0x02
1898 #define I40E_AQ_PHY_DEBUG_RESET_EXTERNAL_SHIFT  2
1899 #define I40E_AQ_PHY_DEBUG_RESET_EXTERNAL_MASK   (0x03 << \
1900                                         I40E_AQ_PHY_DEBUG_RESET_EXTERNAL_SHIFT)
1901 #define I40E_AQ_PHY_DEBUG_RESET_EXTERNAL_NONE   0x00
1902 #define I40E_AQ_PHY_DEBUG_RESET_EXTERNAL_HARD   0x01
1903 #define I40E_AQ_PHY_DEBUG_RESET_EXTERNAL_SOFT   0x02
1904 #define I40E_AQ_PHY_DEBUG_DISABLE_LINK_FW       0x10
1905         u8      reserved[15];
1906 };
1907
1908 I40E_CHECK_CMD_LENGTH(i40e_aqc_set_phy_debug);
1909
1910 enum i40e_aq_phy_reg_type {
1911         I40E_AQC_PHY_REG_INTERNAL       = 0x1,
1912         I40E_AQC_PHY_REG_EXERNAL_BASET  = 0x2,
1913         I40E_AQC_PHY_REG_EXERNAL_MODULE = 0x3
1914 };
1915
1916 /* NVM Read command (indirect 0x0701)
1917  * NVM Erase commands (direct 0x0702)
1918  * NVM Update commands (indirect 0x0703)
1919  */
1920 struct i40e_aqc_nvm_update {
1921         u8      command_flags;
1922 #define I40E_AQ_NVM_LAST_CMD    0x01
1923 #define I40E_AQ_NVM_FLASH_ONLY  0x80
1924         u8      module_pointer;
1925         __le16  length;
1926         __le32  offset;
1927         __le32  addr_high;
1928         __le32  addr_low;
1929 };
1930
1931 I40E_CHECK_CMD_LENGTH(i40e_aqc_nvm_update);
1932
1933 /* NVM Config Read (indirect 0x0704) */
1934 struct i40e_aqc_nvm_config_read {
1935         __le16  cmd_flags;
1936 #define I40E_AQ_ANVM_SINGLE_OR_MULTIPLE_FEATURES_MASK   1
1937 #define I40E_AQ_ANVM_READ_SINGLE_FEATURE                0
1938 #define I40E_AQ_ANVM_READ_MULTIPLE_FEATURES             1
1939         __le16  element_count;
1940         __le16  element_id;     /* Feature/field ID */
1941         __le16  element_id_msw; /* MSWord of field ID */
1942         __le32  address_high;
1943         __le32  address_low;
1944 };
1945
1946 I40E_CHECK_CMD_LENGTH(i40e_aqc_nvm_config_read);
1947
1948 /* NVM Config Write (indirect 0x0705) */
1949 struct i40e_aqc_nvm_config_write {
1950         __le16  cmd_flags;
1951         __le16  element_count;
1952         u8      reserved[4];
1953         __le32  address_high;
1954         __le32  address_low;
1955 };
1956
1957 I40E_CHECK_CMD_LENGTH(i40e_aqc_nvm_config_write);
1958
1959 /* Used for 0x0704 as well as for 0x0705 commands */
1960 #define I40E_AQ_ANVM_FEATURE_OR_IMMEDIATE_SHIFT         1
1961 #define I40E_AQ_ANVM_FEATURE_OR_IMMEDIATE_MASK          (1 << I40E_AQ_ANVM_FEATURE_OR_IMMEDIATE_SHIFT)
1962 #define I40E_AQ_ANVM_FEATURE                            0
1963 #define I40E_AQ_ANVM_IMMEDIATE_FIELD                    (1 << FEATURE_OR_IMMEDIATE_SHIFT)
1964 struct i40e_aqc_nvm_config_data_feature {
1965         __le16 feature_id;
1966 #define I40E_AQ_ANVM_FEATURE_OPTION_OEM_ONLY            0x01
1967 #define I40E_AQ_ANVM_FEATURE_OPTION_DWORD_MAP           0x08
1968 #define I40E_AQ_ANVM_FEATURE_OPTION_POR_CSR             0x10
1969         __le16 feature_options;
1970         __le16 feature_selection;
1971 };
1972
1973 I40E_CHECK_STRUCT_LEN(0x6, i40e_aqc_nvm_config_data_feature);
1974
1975 struct i40e_aqc_nvm_config_data_immediate_field {
1976         __le32 field_id;
1977         __le32 field_value;
1978         __le16 field_options;
1979         __le16 reserved;
1980 };
1981
1982 I40E_CHECK_STRUCT_LEN(0xc, i40e_aqc_nvm_config_data_immediate_field);
1983
1984 /* OEM Post Update (indirect 0x0720)
1985  * no command data struct used
1986  */
1987  struct i40e_aqc_nvm_oem_post_update {
1988 #define I40E_AQ_NVM_OEM_POST_UPDATE_EXTERNAL_DATA       0x01
1989         u8 sel_data;
1990         u8 reserved[7];
1991 };
1992
1993 I40E_CHECK_STRUCT_LEN(0x8, i40e_aqc_nvm_oem_post_update);
1994
1995 struct i40e_aqc_nvm_oem_post_update_buffer {
1996         u8 str_len;
1997         u8 dev_addr;
1998         __le16 eeprom_addr;
1999         u8 data[36];
2000 };
2001
2002 I40E_CHECK_STRUCT_LEN(0x28, i40e_aqc_nvm_oem_post_update_buffer);
2003
2004 /* Send to PF command (indirect 0x0801) id is only used by PF
2005  * Send to VF command (indirect 0x0802) id is only used by PF
2006  * Send to Peer PF command (indirect 0x0803)
2007  */
2008 struct i40e_aqc_pf_vf_message {
2009         __le32  id;
2010         u8      reserved[4];
2011         __le32  addr_high;
2012         __le32  addr_low;
2013 };
2014
2015 I40E_CHECK_CMD_LENGTH(i40e_aqc_pf_vf_message);
2016
2017 /* Alternate structure */
2018
2019 /* Direct write (direct 0x0900)
2020  * Direct read (direct 0x0902)
2021  */
2022 struct i40e_aqc_alternate_write {
2023         __le32 address0;
2024         __le32 data0;
2025         __le32 address1;
2026         __le32 data1;
2027 };
2028
2029 I40E_CHECK_CMD_LENGTH(i40e_aqc_alternate_write);
2030
2031 /* Indirect write (indirect 0x0901)
2032  * Indirect read (indirect 0x0903)
2033  */
2034
2035 struct i40e_aqc_alternate_ind_write {
2036         __le32 address;
2037         __le32 length;
2038         __le32 addr_high;
2039         __le32 addr_low;
2040 };
2041
2042 I40E_CHECK_CMD_LENGTH(i40e_aqc_alternate_ind_write);
2043
2044 /* Done alternate write (direct 0x0904)
2045  * uses i40e_aq_desc
2046  */
2047 struct i40e_aqc_alternate_write_done {
2048         __le16  cmd_flags;
2049 #define I40E_AQ_ALTERNATE_MODE_BIOS_MASK        1
2050 #define I40E_AQ_ALTERNATE_MODE_BIOS_LEGACY      0
2051 #define I40E_AQ_ALTERNATE_MODE_BIOS_UEFI        1
2052 #define I40E_AQ_ALTERNATE_RESET_NEEDED          2
2053         u8      reserved[14];
2054 };
2055
2056 I40E_CHECK_CMD_LENGTH(i40e_aqc_alternate_write_done);
2057
2058 /* Set OEM mode (direct 0x0905) */
2059 struct i40e_aqc_alternate_set_mode {
2060         __le32  mode;
2061 #define I40E_AQ_ALTERNATE_MODE_NONE     0
2062 #define I40E_AQ_ALTERNATE_MODE_OEM      1
2063         u8      reserved[12];
2064 };
2065
2066 I40E_CHECK_CMD_LENGTH(i40e_aqc_alternate_set_mode);
2067
2068 /* Clear port Alternate RAM (direct 0x0906) uses i40e_aq_desc */
2069
2070 /* async events 0x10xx */
2071
2072 /* Lan Queue Overflow Event (direct, 0x1001) */
2073 struct i40e_aqc_lan_overflow {
2074         __le32  prtdcb_rupto;
2075         __le32  otx_ctl;
2076         u8      reserved[8];
2077 };
2078
2079 I40E_CHECK_CMD_LENGTH(i40e_aqc_lan_overflow);
2080
2081 /* Get LLDP MIB (indirect 0x0A00) */
2082 struct i40e_aqc_lldp_get_mib {
2083         u8      type;
2084         u8      reserved1;
2085 #define I40E_AQ_LLDP_MIB_TYPE_MASK              0x3
2086 #define I40E_AQ_LLDP_MIB_LOCAL                  0x0
2087 #define I40E_AQ_LLDP_MIB_REMOTE                 0x1
2088 #define I40E_AQ_LLDP_MIB_LOCAL_AND_REMOTE       0x2
2089 #define I40E_AQ_LLDP_BRIDGE_TYPE_MASK           0xC
2090 #define I40E_AQ_LLDP_BRIDGE_TYPE_SHIFT          0x2
2091 #define I40E_AQ_LLDP_BRIDGE_TYPE_NEAREST_BRIDGE 0x0
2092 #define I40E_AQ_LLDP_BRIDGE_TYPE_NON_TPMR       0x1
2093 #define I40E_AQ_LLDP_TX_SHIFT                   0x4
2094 #define I40E_AQ_LLDP_TX_MASK                    (0x03 << I40E_AQ_LLDP_TX_SHIFT)
2095 /* TX pause flags use I40E_AQ_LINK_TX_* above */
2096         __le16  local_len;
2097         __le16  remote_len;
2098         u8      reserved2[2];
2099         __le32  addr_high;
2100         __le32  addr_low;
2101 };
2102
2103 I40E_CHECK_CMD_LENGTH(i40e_aqc_lldp_get_mib);
2104
2105 /* Configure LLDP MIB Change Event (direct 0x0A01)
2106  * also used for the event (with type in the command field)
2107  */
2108 struct i40e_aqc_lldp_update_mib {
2109         u8      command;
2110 #define I40E_AQ_LLDP_MIB_UPDATE_ENABLE  0x0
2111 #define I40E_AQ_LLDP_MIB_UPDATE_DISABLE 0x1
2112         u8      reserved[7];
2113         __le32  addr_high;
2114         __le32  addr_low;
2115 };
2116
2117 I40E_CHECK_CMD_LENGTH(i40e_aqc_lldp_update_mib);
2118
2119 /* Add LLDP TLV (indirect 0x0A02)
2120  * Delete LLDP TLV (indirect 0x0A04)
2121  */
2122 struct i40e_aqc_lldp_add_tlv {
2123         u8      type; /* only nearest bridge and non-TPMR from 0x0A00 */
2124         u8      reserved1[1];
2125         __le16  len;
2126         u8      reserved2[4];
2127         __le32  addr_high;
2128         __le32  addr_low;
2129 };
2130
2131 I40E_CHECK_CMD_LENGTH(i40e_aqc_lldp_add_tlv);
2132
2133 /* Update LLDP TLV (indirect 0x0A03) */
2134 struct i40e_aqc_lldp_update_tlv {
2135         u8      type; /* only nearest bridge and non-TPMR from 0x0A00 */
2136         u8      reserved;
2137         __le16  old_len;
2138         __le16  new_offset;
2139         __le16  new_len;
2140         __le32  addr_high;
2141         __le32  addr_low;
2142 };
2143
2144 I40E_CHECK_CMD_LENGTH(i40e_aqc_lldp_update_tlv);
2145
2146 /* Stop LLDP (direct 0x0A05) */
2147 struct i40e_aqc_lldp_stop {
2148         u8      command;
2149 #define I40E_AQ_LLDP_AGENT_STOP         0x0
2150 #define I40E_AQ_LLDP_AGENT_SHUTDOWN     0x1
2151         u8      reserved[15];
2152 };
2153
2154 I40E_CHECK_CMD_LENGTH(i40e_aqc_lldp_stop);
2155
2156 /* Start LLDP (direct 0x0A06) */
2157
2158 struct i40e_aqc_lldp_start {
2159         u8      command;
2160 #define I40E_AQ_LLDP_AGENT_START        0x1
2161         u8      reserved[15];
2162 };
2163
2164 I40E_CHECK_CMD_LENGTH(i40e_aqc_lldp_start);
2165
2166 /* Get CEE DCBX Oper Config (0x0A07)
2167  * uses the generic descriptor struct
2168  * returns below as indirect response
2169  */
2170
2171 #define I40E_AQC_CEE_APP_FCOE_SHIFT     0x0
2172 #define I40E_AQC_CEE_APP_FCOE_MASK      (0x7 << I40E_AQC_CEE_APP_FCOE_SHIFT)
2173 #define I40E_AQC_CEE_APP_ISCSI_SHIFT    0x3
2174 #define I40E_AQC_CEE_APP_ISCSI_MASK     (0x7 << I40E_AQC_CEE_APP_ISCSI_SHIFT)
2175 #define I40E_AQC_CEE_APP_FIP_SHIFT      0x8
2176 #define I40E_AQC_CEE_APP_FIP_MASK       (0x7 << I40E_AQC_CEE_APP_FIP_SHIFT)
2177
2178 #define I40E_AQC_CEE_PG_STATUS_SHIFT    0x0
2179 #define I40E_AQC_CEE_PG_STATUS_MASK     (0x7 << I40E_AQC_CEE_PG_STATUS_SHIFT)
2180 #define I40E_AQC_CEE_PFC_STATUS_SHIFT   0x3
2181 #define I40E_AQC_CEE_PFC_STATUS_MASK    (0x7 << I40E_AQC_CEE_PFC_STATUS_SHIFT)
2182 #define I40E_AQC_CEE_APP_STATUS_SHIFT   0x8
2183 #define I40E_AQC_CEE_APP_STATUS_MASK    (0x7 << I40E_AQC_CEE_APP_STATUS_SHIFT)
2184 #define I40E_AQC_CEE_FCOE_STATUS_SHIFT  0x8
2185 #define I40E_AQC_CEE_FCOE_STATUS_MASK   (0x7 << I40E_AQC_CEE_FCOE_STATUS_SHIFT)
2186 #define I40E_AQC_CEE_ISCSI_STATUS_SHIFT 0xB
2187 #define I40E_AQC_CEE_ISCSI_STATUS_MASK  (0x7 << I40E_AQC_CEE_ISCSI_STATUS_SHIFT)
2188 #define I40E_AQC_CEE_FIP_STATUS_SHIFT   0x10
2189 #define I40E_AQC_CEE_FIP_STATUS_MASK    (0x7 << I40E_AQC_CEE_FIP_STATUS_SHIFT)
2190
2191 /* struct i40e_aqc_get_cee_dcb_cfg_v1_resp was originally defined with
2192  * word boundary layout issues, which the Linux compilers silently deal
2193  * with by adding padding, making the actual struct larger than designed.
2194  * However, the FW compiler for the NIC is less lenient and complains
2195  * about the struct.  Hence, the struct defined here has an extra byte in
2196  * fields reserved3 and reserved4 to directly acknowledge that padding,
2197  * and the new length is used in the length check macro.
2198  */
2199 struct i40e_aqc_get_cee_dcb_cfg_v1_resp {
2200         u8      reserved1;
2201         u8      oper_num_tc;
2202         u8      oper_prio_tc[4];
2203         u8      reserved2;
2204         u8      oper_tc_bw[8];
2205         u8      oper_pfc_en;
2206         u8      reserved3[2];
2207         __le16  oper_app_prio;
2208         u8      reserved4[2];
2209         __le16  tlv_status;
2210 };
2211
2212 I40E_CHECK_STRUCT_LEN(0x18, i40e_aqc_get_cee_dcb_cfg_v1_resp);
2213
2214 struct i40e_aqc_get_cee_dcb_cfg_resp {
2215         u8      oper_num_tc;
2216         u8      oper_prio_tc[4];
2217         u8      oper_tc_bw[8];
2218         u8      oper_pfc_en;
2219         __le16  oper_app_prio;
2220         __le32  tlv_status;
2221         u8      reserved[12];
2222 };
2223
2224 I40E_CHECK_STRUCT_LEN(0x20, i40e_aqc_get_cee_dcb_cfg_resp);
2225
2226 /*      Set Local LLDP MIB (indirect 0x0A08)
2227  *      Used to replace the local MIB of a given LLDP agent. e.g. DCBx
2228  */
2229 struct i40e_aqc_lldp_set_local_mib {
2230 #define SET_LOCAL_MIB_AC_TYPE_DCBX_SHIFT        0
2231 #define SET_LOCAL_MIB_AC_TYPE_DCBX_MASK (1 << \
2232                                         SET_LOCAL_MIB_AC_TYPE_DCBX_SHIFT)
2233 #define SET_LOCAL_MIB_AC_TYPE_LOCAL_MIB 0x0
2234 #define SET_LOCAL_MIB_AC_TYPE_NON_WILLING_APPS_SHIFT    (1)
2235 #define SET_LOCAL_MIB_AC_TYPE_NON_WILLING_APPS_MASK     (1 << \
2236                                 SET_LOCAL_MIB_AC_TYPE_NON_WILLING_APPS_SHIFT)
2237 #define SET_LOCAL_MIB_AC_TYPE_NON_WILLING_APPS          0x1
2238         u8      type;
2239         u8      reserved0;
2240         __le16  length;
2241         u8      reserved1[4];
2242         __le32  address_high;
2243         __le32  address_low;
2244 };
2245
2246 I40E_CHECK_CMD_LENGTH(i40e_aqc_lldp_set_local_mib);
2247
2248 /*      Stop/Start LLDP Agent (direct 0x0A09)
2249  *      Used for stopping/starting specific LLDP agent. e.g. DCBx
2250  */
2251 struct i40e_aqc_lldp_stop_start_specific_agent {
2252 #define I40E_AQC_START_SPECIFIC_AGENT_SHIFT     0
2253 #define I40E_AQC_START_SPECIFIC_AGENT_MASK      (1 << I40E_AQC_START_SPECIFIC_AGENT_SHIFT)
2254         u8      command;
2255         u8      reserved[15];
2256 };
2257
2258 I40E_CHECK_CMD_LENGTH(i40e_aqc_lldp_stop_start_specific_agent);
2259
2260 /* Add Udp Tunnel command and completion (direct 0x0B00) */
2261 struct i40e_aqc_add_udp_tunnel {
2262         __le16  udp_port;
2263         u8      reserved0[3];
2264         u8      protocol_type;
2265 #define I40E_AQC_TUNNEL_TYPE_VXLAN      0x00
2266 #define I40E_AQC_TUNNEL_TYPE_NGE        0x01
2267 #define I40E_AQC_TUNNEL_TYPE_TEREDO     0x10
2268         u8      reserved1[10];
2269 };
2270
2271 I40E_CHECK_CMD_LENGTH(i40e_aqc_add_udp_tunnel);
2272
2273 struct i40e_aqc_add_udp_tunnel_completion {
2274         __le16 udp_port;
2275         u8      filter_entry_index;
2276         u8      multiple_pfs;
2277 #define I40E_AQC_SINGLE_PF              0x0
2278 #define I40E_AQC_MULTIPLE_PFS           0x1
2279         u8      total_filters;
2280         u8      reserved[11];
2281 };
2282
2283 I40E_CHECK_CMD_LENGTH(i40e_aqc_add_udp_tunnel_completion);
2284
2285 /* remove UDP Tunnel command (0x0B01) */
2286 struct i40e_aqc_remove_udp_tunnel {
2287         u8      reserved[2];
2288         u8      index; /* 0 to 15 */
2289         u8      reserved2[13];
2290 };
2291
2292 I40E_CHECK_CMD_LENGTH(i40e_aqc_remove_udp_tunnel);
2293
2294 struct i40e_aqc_del_udp_tunnel_completion {
2295         __le16  udp_port;
2296         u8      index; /* 0 to 15 */
2297         u8      multiple_pfs;
2298         u8      total_filters_used;
2299         u8      reserved1[11];
2300 };
2301
2302 I40E_CHECK_CMD_LENGTH(i40e_aqc_del_udp_tunnel_completion);
2303 #ifdef X722_SUPPORT
2304
2305 struct i40e_aqc_get_set_rss_key {
2306 #define I40E_AQC_SET_RSS_KEY_VSI_VALID          (0x1 << 15)
2307 #define I40E_AQC_SET_RSS_KEY_VSI_ID_SHIFT       0
2308 #define I40E_AQC_SET_RSS_KEY_VSI_ID_MASK        (0x3FF << \
2309                                         I40E_AQC_SET_RSS_KEY_VSI_ID_SHIFT)
2310         __le16  vsi_id;
2311         u8      reserved[6];
2312         __le32  addr_high;
2313         __le32  addr_low;
2314 };
2315
2316 I40E_CHECK_CMD_LENGTH(i40e_aqc_get_set_rss_key);
2317
2318 struct i40e_aqc_get_set_rss_key_data {
2319         u8 standard_rss_key[0x28];
2320         u8 extended_hash_key[0xc];
2321 };
2322
2323 I40E_CHECK_STRUCT_LEN(0x34, i40e_aqc_get_set_rss_key_data);
2324
2325 struct  i40e_aqc_get_set_rss_lut {
2326 #define I40E_AQC_SET_RSS_LUT_VSI_VALID          (0x1 << 15)
2327 #define I40E_AQC_SET_RSS_LUT_VSI_ID_SHIFT       0
2328 #define I40E_AQC_SET_RSS_LUT_VSI_ID_MASK        (0x3FF << \
2329                                         I40E_AQC_SET_RSS_LUT_VSI_ID_SHIFT)
2330         __le16  vsi_id;
2331 #define I40E_AQC_SET_RSS_LUT_TABLE_TYPE_SHIFT   0
2332 #define I40E_AQC_SET_RSS_LUT_TABLE_TYPE_MASK    (0x1 << \
2333                                         I40E_AQC_SET_RSS_LUT_TABLE_TYPE_SHIFT)
2334
2335 #define I40E_AQC_SET_RSS_LUT_TABLE_TYPE_VSI     0
2336 #define I40E_AQC_SET_RSS_LUT_TABLE_TYPE_PF      1
2337         __le16  flags;
2338         u8      reserved[4];
2339         __le32  addr_high;
2340         __le32  addr_low;
2341 };
2342
2343 I40E_CHECK_CMD_LENGTH(i40e_aqc_get_set_rss_lut);
2344 #endif
2345
2346 /* tunnel key structure 0x0B10 */
2347
2348 struct i40e_aqc_tunnel_key_structure {
2349         u8      key1_off;
2350         u8      key2_off;
2351         u8      key1_len;  /* 0 to 15 */
2352         u8      key2_len;  /* 0 to 15 */
2353         u8      flags;
2354 #define I40E_AQC_TUNNEL_KEY_STRUCT_OVERRIDE     0x01
2355 /* response flags */
2356 #define I40E_AQC_TUNNEL_KEY_STRUCT_SUCCESS      0x01
2357 #define I40E_AQC_TUNNEL_KEY_STRUCT_MODIFIED     0x02
2358 #define I40E_AQC_TUNNEL_KEY_STRUCT_OVERRIDDEN   0x03
2359         u8      network_key_index;
2360 #define I40E_AQC_NETWORK_KEY_INDEX_VXLAN                0x0
2361 #define I40E_AQC_NETWORK_KEY_INDEX_NGE                  0x1
2362 #define I40E_AQC_NETWORK_KEY_INDEX_FLEX_MAC_IN_UDP      0x2
2363 #define I40E_AQC_NETWORK_KEY_INDEX_GRE                  0x3
2364         u8      reserved[10];
2365 };
2366
2367 I40E_CHECK_CMD_LENGTH(i40e_aqc_tunnel_key_structure);
2368
2369 /* OEM mode commands (direct 0xFE0x) */
2370 struct i40e_aqc_oem_param_change {
2371         __le32  param_type;
2372 #define I40E_AQ_OEM_PARAM_TYPE_PF_CTL   0
2373 #define I40E_AQ_OEM_PARAM_TYPE_BW_CTL   1
2374 #define I40E_AQ_OEM_PARAM_MAC           2
2375         __le32  param_value1;
2376         __le16  param_value2;
2377         u8      reserved[6];
2378 };
2379
2380 I40E_CHECK_CMD_LENGTH(i40e_aqc_oem_param_change);
2381
2382 struct i40e_aqc_oem_state_change {
2383         __le32  state;
2384 #define I40E_AQ_OEM_STATE_LINK_DOWN     0x0
2385 #define I40E_AQ_OEM_STATE_LINK_UP       0x1
2386         u8      reserved[12];
2387 };
2388
2389 I40E_CHECK_CMD_LENGTH(i40e_aqc_oem_state_change);
2390
2391 /* Initialize OCSD (0xFE02, direct) */
2392 struct i40e_aqc_opc_oem_ocsd_initialize {
2393         u8 type_status;
2394         u8 reserved1[3];
2395         __le32 ocsd_memory_block_addr_high;
2396         __le32 ocsd_memory_block_addr_low;
2397         __le32 requested_update_interval;
2398 };
2399
2400 I40E_CHECK_CMD_LENGTH(i40e_aqc_opc_oem_ocsd_initialize);
2401
2402 /* Initialize OCBB  (0xFE03, direct) */
2403 struct i40e_aqc_opc_oem_ocbb_initialize {
2404         u8 type_status;
2405         u8 reserved1[3];
2406         __le32 ocbb_memory_block_addr_high;
2407         __le32 ocbb_memory_block_addr_low;
2408         u8 reserved2[4];
2409 };
2410
2411 I40E_CHECK_CMD_LENGTH(i40e_aqc_opc_oem_ocbb_initialize);
2412
2413 /* debug commands */
2414
2415 /* get device id (0xFF00) uses the generic structure */
2416
2417 /* set test more (0xFF01, internal) */
2418
2419 struct i40e_acq_set_test_mode {
2420         u8      mode;
2421 #define I40E_AQ_TEST_PARTIAL    0
2422 #define I40E_AQ_TEST_FULL       1
2423 #define I40E_AQ_TEST_NVM        2
2424         u8      reserved[3];
2425         u8      command;
2426 #define I40E_AQ_TEST_OPEN       0
2427 #define I40E_AQ_TEST_CLOSE      1
2428 #define I40E_AQ_TEST_INC        2
2429         u8      reserved2[3];
2430         __le32  address_high;
2431         __le32  address_low;
2432 };
2433
2434 I40E_CHECK_CMD_LENGTH(i40e_acq_set_test_mode);
2435
2436 /* Debug Read Register command (0xFF03)
2437  * Debug Write Register command (0xFF04)
2438  */
2439 struct i40e_aqc_debug_reg_read_write {
2440         __le32 reserved;
2441         __le32 address;
2442         __le32 value_high;
2443         __le32 value_low;
2444 };
2445
2446 I40E_CHECK_CMD_LENGTH(i40e_aqc_debug_reg_read_write);
2447
2448 /* Scatter/gather Reg Read  (indirect 0xFF05)
2449  * Scatter/gather Reg Write (indirect 0xFF06)
2450  */
2451
2452 /* i40e_aq_desc is used for the command */
2453 struct i40e_aqc_debug_reg_sg_element_data {
2454         __le32 address;
2455         __le32 value;
2456 };
2457
2458 /* Debug Modify register (direct 0xFF07) */
2459 struct i40e_aqc_debug_modify_reg {
2460         __le32 address;
2461         __le32 value;
2462         __le32 clear_mask;
2463         __le32 set_mask;
2464 };
2465
2466 I40E_CHECK_CMD_LENGTH(i40e_aqc_debug_modify_reg);
2467
2468 /* dump internal data (0xFF08, indirect) */
2469
2470 #define I40E_AQ_CLUSTER_ID_AUX          0
2471 #define I40E_AQ_CLUSTER_ID_SWITCH_FLU   1
2472 #define I40E_AQ_CLUSTER_ID_TXSCHED      2
2473 #define I40E_AQ_CLUSTER_ID_HMC          3
2474 #define I40E_AQ_CLUSTER_ID_MAC0         4
2475 #define I40E_AQ_CLUSTER_ID_MAC1         5
2476 #define I40E_AQ_CLUSTER_ID_MAC2         6
2477 #define I40E_AQ_CLUSTER_ID_MAC3         7
2478 #define I40E_AQ_CLUSTER_ID_DCB          8
2479 #define I40E_AQ_CLUSTER_ID_EMP_MEM      9
2480 #define I40E_AQ_CLUSTER_ID_PKT_BUF      10
2481 #define I40E_AQ_CLUSTER_ID_ALTRAM       11
2482
2483 struct i40e_aqc_debug_dump_internals {
2484         u8      cluster_id;
2485         u8      table_id;
2486         __le16  data_size;
2487         __le32  idx;
2488         __le32  address_high;
2489         __le32  address_low;
2490 };
2491
2492 I40E_CHECK_CMD_LENGTH(i40e_aqc_debug_dump_internals);
2493
2494 struct i40e_aqc_debug_modify_internals {
2495         u8      cluster_id;
2496         u8      cluster_specific_params[7];
2497         __le32  address_high;
2498         __le32  address_low;
2499 };
2500
2501 I40E_CHECK_CMD_LENGTH(i40e_aqc_debug_modify_internals);
2502
2503 #endif /* _I40E_ADMINQ_CMD_H_ */