drivers/net/i40e/base/i40e_adminq_cmd.h

   1 /*******************************************************************************
   2
   3 Copyright (c) 2013 - 2015, Intel Corporation
   4 All rights reserved.
   5
   6 Redistribution and use in source and binary forms, with or without
   7 modification, are permitted provided that the following conditions are met:
   8
   9  1. Redistributions of source code must retain the above copyright notice,
  10     this list of conditions and the following disclaimer.
  11
  12  2. Redistributions in binary form must reproduce the above copyright
  13     notice, this list of conditions and the following disclaimer in the
  14     documentation and/or other materials provided with the distribution.
  15
  16  3. Neither the name of the Intel Corporation nor the names of its
  17     contributors may be used to endorse or promote products derived from
  18     this software without specific prior written permission.
  19
  20 THIS SOFTWARE IS PROVIDED BY THE COPYRIGHT HOLDERS AND CONTRIBUTORS "AS IS"
  21 AND ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT LIMITED TO, THE
  22 IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS FOR A PARTICULAR PURPOSE
  23 ARE DISCLAIMED. IN NO EVENT SHALL THE COPYRIGHT OWNER OR CONTRIBUTORS BE
  24 LIABLE FOR ANY DIRECT, INDIRECT, INCIDENTAL, SPECIAL, EXEMPLARY, OR
  25 CONSEQUENTIAL DAMAGES (INCLUDING, BUT NOT LIMITED TO, PROCUREMENT OF
  26 SUBSTITUTE GOODS OR SERVICES; LOSS OF USE, DATA, OR PROFITS; OR BUSINESS
  27 INTERRUPTION) HOWEVER CAUSED AND ON ANY THEORY OF LIABILITY, WHETHER IN
  28 CONTRACT, STRICT LIABILITY, OR TORT (INCLUDING NEGLIGENCE OR OTHERWISE)
  29 ARISING IN ANY WAY OUT OF THE USE OF THIS SOFTWARE, EVEN IF ADVISED OF THE
  30 POSSIBILITY OF SUCH DAMAGE.
  31
  32 ***************************************************************************/
  33
  34 #ifndef _I40E_ADMINQ_CMD_H_
  35 #define _I40E_ADMINQ_CMD_H_
  36
  37 /* This header file defines the i40e Admin Queue commands and is shared between
  38  * i40e Firmware and Software.
  39  *
  40  * This file needs to comply with the Linux Kernel coding style.
  41  */
  42
  43 #define I40E_FW_API_VERSION_MAJOR       0x0001
  44 #define I40E_FW_API_VERSION_MINOR       0x0005
  45
  46 struct i40e_aq_desc {
  47         __le16 flags;
  48         __le16 opcode;
  49         __le16 datalen;
  50         __le16 retval;
  51         __le32 cookie_high;
  52         __le32 cookie_low;
  53         union {
  54                 struct {
  55                         __le32 param0;
  56                         __le32 param1;
  57                         __le32 param2;
  58                         __le32 param3;
  59                 } internal;
  60                 struct {
  61                         __le32 param0;
  62                         __le32 param1;
  63                         __le32 addr_high;
  64                         __le32 addr_low;
  65                 } external;
  66                 u8 raw[16];
  67         } params;
  68 };
  69
  70 /* Flags sub-structure
  71  * |0  |1  |2  |3  |4  |5  |6  |7  |8  |9  |10 |11 |12 |13 |14 |15 |
  72  * |DD |CMP|ERR|VFE| * *  RESERVED * * |LB |RD |VFC|BUF|SI |EI |FE |
  73  */
  74
  75 /* command flags and offsets*/
  76 #define I40E_AQ_FLAG_DD_SHIFT   0
  77 #define I40E_AQ_FLAG_CMP_SHIFT  1
  78 #define I40E_AQ_FLAG_ERR_SHIFT  2
  79 #define I40E_AQ_FLAG_VFE_SHIFT  3
  80 #define I40E_AQ_FLAG_LB_SHIFT   9
  81 #define I40E_AQ_FLAG_RD_SHIFT   10
  82 #define I40E_AQ_FLAG_VFC_SHIFT  11
  83 #define I40E_AQ_FLAG_BUF_SHIFT  12
  84 #define I40E_AQ_FLAG_SI_SHIFT   13
  85 #define I40E_AQ_FLAG_EI_SHIFT   14
  86 #define I40E_AQ_FLAG_FE_SHIFT   15
  87
  88 #define I40E_AQ_FLAG_DD         (1 << I40E_AQ_FLAG_DD_SHIFT)  /* 0x1    */
  89 #define I40E_AQ_FLAG_CMP        (1 << I40E_AQ_FLAG_CMP_SHIFT) /* 0x2    */
  90 #define I40E_AQ_FLAG_ERR        (1 << I40E_AQ_FLAG_ERR_SHIFT) /* 0x4    */
  91 #define I40E_AQ_FLAG_VFE        (1 << I40E_AQ_FLAG_VFE_SHIFT) /* 0x8    */
  92 #define I40E_AQ_FLAG_LB         (1 << I40E_AQ_FLAG_LB_SHIFT)  /* 0x200  */
  93 #define I40E_AQ_FLAG_RD         (1 << I40E_AQ_FLAG_RD_SHIFT)  /* 0x400  */
  94 #define I40E_AQ_FLAG_VFC        (1 << I40E_AQ_FLAG_VFC_SHIFT) /* 0x800  */
  95 #define I40E_AQ_FLAG_BUF        (1 << I40E_AQ_FLAG_BUF_SHIFT) /* 0x1000 */
  96 #define I40E_AQ_FLAG_SI         (1 << I40E_AQ_FLAG_SI_SHIFT)  /* 0x2000 */
  97 #define I40E_AQ_FLAG_EI         (1 << I40E_AQ_FLAG_EI_SHIFT)  /* 0x4000 */
  98 #define I40E_AQ_FLAG_FE         (1 << I40E_AQ_FLAG_FE_SHIFT)  /* 0x8000 */
  99
 100 /* error codes */
 101 enum i40e_admin_queue_err {
 102         I40E_AQ_RC_OK           = 0,  /* success */
 103         I40E_AQ_RC_EPERM        = 1,  /* Operation not permitted */
 104         I40E_AQ_RC_ENOENT       = 2,  /* No such element */
 105         I40E_AQ_RC_ESRCH        = 3,  /* Bad opcode */
 106         I40E_AQ_RC_EINTR        = 4,  /* operation interrupted */
 107         I40E_AQ_RC_EIO          = 5,  /* I/O error */
 108         I40E_AQ_RC_ENXIO        = 6,  /* No such resource */
 109         I40E_AQ_RC_E2BIG        = 7,  /* Arg too long */
 110         I40E_AQ_RC_EAGAIN       = 8,  /* Try again */
 111         I40E_AQ_RC_ENOMEM       = 9,  /* Out of memory */
 112         I40E_AQ_RC_EACCES       = 10, /* Permission denied */
 113         I40E_AQ_RC_EFAULT       = 11, /* Bad address */
 114         I40E_AQ_RC_EBUSY        = 12, /* Device or resource busy */
 115         I40E_AQ_RC_EEXIST       = 13, /* object already exists */
 116         I40E_AQ_RC_EINVAL       = 14, /* Invalid argument */
 117         I40E_AQ_RC_ENOTTY       = 15, /* Not a typewriter */
 118         I40E_AQ_RC_ENOSPC       = 16, /* No space left or alloc failure */
 119         I40E_AQ_RC_ENOSYS       = 17, /* Function not implemented */
 120         I40E_AQ_RC_ERANGE       = 18, /* Parameter out of range */
 121         I40E_AQ_RC_EFLUSHED     = 19, /* Cmd flushed due to prev cmd error */
 122         I40E_AQ_RC_BAD_ADDR     = 20, /* Descriptor contains a bad pointer */
 123         I40E_AQ_RC_EMODE        = 21, /* Op not allowed in current dev mode */
 124         I40E_AQ_RC_EFBIG        = 22, /* File too large */
 125 };
 126
 127 /* Admin Queue command opcodes */
 128 enum i40e_admin_queue_opc {
 129         /* aq commands */
 130         i40e_aqc_opc_get_version        = 0x0001,
 131         i40e_aqc_opc_driver_version     = 0x0002,
 132         i40e_aqc_opc_queue_shutdown     = 0x0003,
 133         i40e_aqc_opc_set_pf_context     = 0x0004,
 134
 135         /* resource ownership */
 136         i40e_aqc_opc_request_resource   = 0x0008,
 137         i40e_aqc_opc_release_resource   = 0x0009,
 138
 139         i40e_aqc_opc_list_func_capabilities     = 0x000A,
 140         i40e_aqc_opc_list_dev_capabilities      = 0x000B,
 141
 142 #ifdef X722_SUPPORT
 143         /* Proxy commands */
 144         i40e_aqc_opc_set_proxy_config           = 0x0104,
 145         i40e_aqc_opc_set_ns_proxy_table_entry   = 0x0105,
 146
 147 #endif
 148         /* LAA */
 149         i40e_aqc_opc_mac_address_read   = 0x0107,
 150         i40e_aqc_opc_mac_address_write  = 0x0108,
 151
 152         /* PXE */
 153         i40e_aqc_opc_clear_pxe_mode     = 0x0110,
 154
 155 #ifdef X722_SUPPORT
 156         /* WoL commands */
 157         i40e_aqc_opc_set_wol_filter     = 0x0120,
 158         i40e_aqc_opc_get_wake_reason    = 0x0121,
 159
 160 #endif
 161         /* internal switch commands */
 162         i40e_aqc_opc_get_switch_config          = 0x0200,
 163         i40e_aqc_opc_add_statistics             = 0x0201,
 164         i40e_aqc_opc_remove_statistics          = 0x0202,
 165         i40e_aqc_opc_set_port_parameters        = 0x0203,
 166         i40e_aqc_opc_get_switch_resource_alloc  = 0x0204,
 167         i40e_aqc_opc_set_switch_config          = 0x0205,
 168         i40e_aqc_opc_rx_ctl_reg_read            = 0x0206,
 169         i40e_aqc_opc_rx_ctl_reg_write           = 0x0207,
 170
 171         i40e_aqc_opc_add_vsi                    = 0x0210,
 172         i40e_aqc_opc_update_vsi_parameters      = 0x0211,
 173         i40e_aqc_opc_get_vsi_parameters         = 0x0212,
 174
 175         i40e_aqc_opc_add_pv                     = 0x0220,
 176         i40e_aqc_opc_update_pv_parameters       = 0x0221,
 177         i40e_aqc_opc_get_pv_parameters          = 0x0222,
 178
 179         i40e_aqc_opc_add_veb                    = 0x0230,
 180         i40e_aqc_opc_update_veb_parameters      = 0x0231,
 181         i40e_aqc_opc_get_veb_parameters         = 0x0232,
 182
 183         i40e_aqc_opc_delete_element             = 0x0243,
 184
 185         i40e_aqc_opc_add_macvlan                = 0x0250,
 186         i40e_aqc_opc_remove_macvlan             = 0x0251,
 187         i40e_aqc_opc_add_vlan                   = 0x0252,
 188         i40e_aqc_opc_remove_vlan                = 0x0253,
 189         i40e_aqc_opc_set_vsi_promiscuous_modes  = 0x0254,
 190         i40e_aqc_opc_add_tag                    = 0x0255,
 191         i40e_aqc_opc_remove_tag                 = 0x0256,
 192         i40e_aqc_opc_add_multicast_etag         = 0x0257,
 193         i40e_aqc_opc_remove_multicast_etag      = 0x0258,
 194         i40e_aqc_opc_update_tag                 = 0x0259,
 195         i40e_aqc_opc_add_control_packet_filter  = 0x025A,
 196         i40e_aqc_opc_remove_control_packet_filter       = 0x025B,
 197         i40e_aqc_opc_add_cloud_filters          = 0x025C,
 198         i40e_aqc_opc_remove_cloud_filters       = 0x025D,
 199         i40e_aqc_opc_clear_wol_switch_filters   = 0x025E,
 200
 201         i40e_aqc_opc_add_mirror_rule    = 0x0260,
 202         i40e_aqc_opc_delete_mirror_rule = 0x0261,
 203
 204         /* DCB commands */
 205         i40e_aqc_opc_dcb_ignore_pfc     = 0x0301,
 206         i40e_aqc_opc_dcb_updated        = 0x0302,
 207
 208         /* TX scheduler */
 209         i40e_aqc_opc_configure_vsi_bw_limit             = 0x0400,
 210         i40e_aqc_opc_configure_vsi_ets_sla_bw_limit     = 0x0406,
 211         i40e_aqc_opc_configure_vsi_tc_bw                = 0x0407,
 212         i40e_aqc_opc_query_vsi_bw_config                = 0x0408,
 213         i40e_aqc_opc_query_vsi_ets_sla_config           = 0x040A,
 214         i40e_aqc_opc_configure_switching_comp_bw_limit  = 0x0410,
 215
 216         i40e_aqc_opc_enable_switching_comp_ets                  = 0x0413,
 217         i40e_aqc_opc_modify_switching_comp_ets                  = 0x0414,
 218         i40e_aqc_opc_disable_switching_comp_ets                 = 0x0415,
 219         i40e_aqc_opc_configure_switching_comp_ets_bw_limit      = 0x0416,
 220         i40e_aqc_opc_configure_switching_comp_bw_config         = 0x0417,
 221         i40e_aqc_opc_query_switching_comp_ets_config            = 0x0418,
 222         i40e_aqc_opc_query_port_ets_config                      = 0x0419,
 223         i40e_aqc_opc_query_switching_comp_bw_config             = 0x041A,
 224         i40e_aqc_opc_suspend_port_tx                            = 0x041B,
 225         i40e_aqc_opc_resume_port_tx                             = 0x041C,
 226         i40e_aqc_opc_configure_partition_bw                     = 0x041D,
 227
 228         /* phy commands*/
 229         i40e_aqc_opc_get_phy_abilities          = 0x0600,
 230         i40e_aqc_opc_set_phy_config             = 0x0601,
 231         i40e_aqc_opc_set_mac_config             = 0x0603,
 232         i40e_aqc_opc_set_link_restart_an        = 0x0605,
 233         i40e_aqc_opc_get_link_status            = 0x0607,
 234         i40e_aqc_opc_set_phy_int_mask           = 0x0613,
 235         i40e_aqc_opc_get_local_advt_reg         = 0x0614,
 236         i40e_aqc_opc_set_local_advt_reg         = 0x0615,
 237         i40e_aqc_opc_get_partner_advt           = 0x0616,
 238         i40e_aqc_opc_set_lb_modes               = 0x0618,
 239         i40e_aqc_opc_get_phy_wol_caps           = 0x0621,
 240         i40e_aqc_opc_set_phy_debug              = 0x0622,
 241         i40e_aqc_opc_upload_ext_phy_fm          = 0x0625,
 242         i40e_aqc_opc_run_phy_activity           = 0x0626,
 243
 244         /* NVM commands */
 245         i40e_aqc_opc_nvm_read                   = 0x0701,
 246         i40e_aqc_opc_nvm_erase                  = 0x0702,
 247         i40e_aqc_opc_nvm_update                 = 0x0703,
 248         i40e_aqc_opc_nvm_config_read            = 0x0704,
 249         i40e_aqc_opc_nvm_config_write           = 0x0705,
 250         i40e_aqc_opc_oem_post_update            = 0x0720,
 251         i40e_aqc_opc_thermal_sensor             = 0x0721,
 252
 253         /* virtualization commands */
 254         i40e_aqc_opc_send_msg_to_pf             = 0x0801,
 255         i40e_aqc_opc_send_msg_to_vf             = 0x0802,
 256         i40e_aqc_opc_send_msg_to_peer           = 0x0803,
 257
 258         /* alternate structure */
 259         i40e_aqc_opc_alternate_write            = 0x0900,
 260         i40e_aqc_opc_alternate_write_indirect   = 0x0901,
 261         i40e_aqc_opc_alternate_read             = 0x0902,
 262         i40e_aqc_opc_alternate_read_indirect    = 0x0903,
 263         i40e_aqc_opc_alternate_write_done       = 0x0904,
 264         i40e_aqc_opc_alternate_set_mode         = 0x0905,
 265         i40e_aqc_opc_alternate_clear_port       = 0x0906,
 266
 267         /* LLDP commands */
 268         i40e_aqc_opc_lldp_get_mib       = 0x0A00,
 269         i40e_aqc_opc_lldp_update_mib    = 0x0A01,
 270         i40e_aqc_opc_lldp_add_tlv       = 0x0A02,
 271         i40e_aqc_opc_lldp_update_tlv    = 0x0A03,
 272         i40e_aqc_opc_lldp_delete_tlv    = 0x0A04,
 273         i40e_aqc_opc_lldp_stop          = 0x0A05,
 274         i40e_aqc_opc_lldp_start         = 0x0A06,
 275         i40e_aqc_opc_get_cee_dcb_cfg    = 0x0A07,
 276         i40e_aqc_opc_lldp_set_local_mib = 0x0A08,
 277         i40e_aqc_opc_lldp_stop_start_spec_agent = 0x0A09,
 278
 279         /* Tunnel commands */
 280         i40e_aqc_opc_add_udp_tunnel     = 0x0B00,
 281         i40e_aqc_opc_del_udp_tunnel     = 0x0B01,
 282 #ifdef X722_SUPPORT
 283         i40e_aqc_opc_set_rss_key        = 0x0B02,
 284         i40e_aqc_opc_set_rss_lut        = 0x0B03,
 285         i40e_aqc_opc_get_rss_key        = 0x0B04,
 286         i40e_aqc_opc_get_rss_lut        = 0x0B05,
 287 #endif
 288
 289         /* Async Events */
 290         i40e_aqc_opc_event_lan_overflow         = 0x1001,
 291
 292         /* OEM commands */
 293         i40e_aqc_opc_oem_parameter_change       = 0xFE00,
 294         i40e_aqc_opc_oem_device_status_change   = 0xFE01,
 295         i40e_aqc_opc_oem_ocsd_initialize        = 0xFE02,
 296         i40e_aqc_opc_oem_ocbb_initialize        = 0xFE03,
 297
 298         /* debug commands */
 299         i40e_aqc_opc_debug_read_reg             = 0xFF03,
 300         i40e_aqc_opc_debug_write_reg            = 0xFF04,
 301         i40e_aqc_opc_debug_modify_reg           = 0xFF07,
 302         i40e_aqc_opc_debug_dump_internals       = 0xFF08,
 303 };
 304
 305 /* command structures and indirect data structures */
 306
 307 /* Structure naming conventions:
 308  * - no suffix for direct command descriptor structures
 309  * - _data for indirect sent data
 310  * - _resp for indirect return data (data which is both will use _data)
 311  * - _completion for direct return data
 312  * - _element_ for repeated elements (may also be _data or _resp)
 313  *
 314  * Command structures are expected to overlay the params.raw member of the basic
 315  * descriptor, and as such cannot exceed 16 bytes in length.
 316  */
 317
 318 /* This macro is used to generate a compilation error if a structure
 319  * is not exactly the correct length. It gives a divide by zero error if the
 320  * structure is not of the correct size, otherwise it creates an enum that is
 321  * never used.
 322  */
 323 #define I40E_CHECK_STRUCT_LEN(n, X) enum i40e_static_assert_enum_##X \
 324         { i40e_static_assert_##X = (n)/((sizeof(struct X) == (n)) ? 1 : 0) }
 325
 326 /* This macro is used extensively to ensure that command structures are 16
 327  * bytes in length as they have to map to the raw array of that size.
 328  */
 329 #define I40E_CHECK_CMD_LENGTH(X)        I40E_CHECK_STRUCT_LEN(16, X)
 330
 331 /* internal (0x00XX) commands */
 332
 333 /* Get version (direct 0x0001) */
 334 struct i40e_aqc_get_version {
 335         __le32 rom_ver;
 336         __le32 fw_build;
 337         __le16 fw_major;
 338         __le16 fw_minor;
 339         __le16 api_major;
 340         __le16 api_minor;
 341 };
 342
 343 I40E_CHECK_CMD_LENGTH(i40e_aqc_get_version);
 344
 345 /* Send driver version (indirect 0x0002) */
 346 struct i40e_aqc_driver_version {
 347         u8      driver_major_ver;
 348         u8      driver_minor_ver;
 349         u8      driver_build_ver;
 350         u8      driver_subbuild_ver;
 351         u8      reserved[4];
 352         __le32  address_high;
 353         __le32  address_low;
 354 };
 355
 356 I40E_CHECK_CMD_LENGTH(i40e_aqc_driver_version);
 357
 358 /* Queue Shutdown (direct 0x0003) */
 359 struct i40e_aqc_queue_shutdown {
 360         __le32  driver_unloading;
 361 #define I40E_AQ_DRIVER_UNLOADING        0x1
 362         u8      reserved[12];
 363 };
 364
 365 I40E_CHECK_CMD_LENGTH(i40e_aqc_queue_shutdown);
 366
 367 /* Set PF context (0x0004, direct) */
 368 struct i40e_aqc_set_pf_context {
 369         u8      pf_id;
 370         u8      reserved[15];
 371 };
 372
 373 I40E_CHECK_CMD_LENGTH(i40e_aqc_set_pf_context);
 374
 375 /* Request resource ownership (direct 0x0008)
 376  * Release resource ownership (direct 0x0009)
 377  */
 378 #define I40E_AQ_RESOURCE_NVM                    1
 379 #define I40E_AQ_RESOURCE_SDP                    2
 380 #define I40E_AQ_RESOURCE_ACCESS_READ            1
 381 #define I40E_AQ_RESOURCE_ACCESS_WRITE           2
 382 #define I40E_AQ_RESOURCE_NVM_READ_TIMEOUT       3000
 383 #define I40E_AQ_RESOURCE_NVM_WRITE_TIMEOUT      180000
 384
 385 struct i40e_aqc_request_resource {
 386         __le16  resource_id;
 387         __le16  access_type;
 388         __le32  timeout;
 389         __le32  resource_number;
 390         u8      reserved[4];
 391 };
 392
 393 I40E_CHECK_CMD_LENGTH(i40e_aqc_request_resource);
 394
 395 /* Get function capabilities (indirect 0x000A)
 396  * Get device capabilities (indirect 0x000B)
 397  */
 398 struct i40e_aqc_list_capabilites {
 399         u8 command_flags;
 400 #define I40E_AQ_LIST_CAP_PF_INDEX_EN    1
 401         u8 pf_index;
 402         u8 reserved[2];
 403         __le32 count;
 404         __le32 addr_high;
 405         __le32 addr_low;
 406 };
 407
 408 I40E_CHECK_CMD_LENGTH(i40e_aqc_list_capabilites);
 409
 410 struct i40e_aqc_list_capabilities_element_resp {
 411         __le16  id;
 412         u8      major_rev;
 413         u8      minor_rev;
 414         __le32  number;
 415         __le32  logical_id;
 416         __le32  phys_id;
 417         u8      reserved[16];
 418 };
 419
 420 /* list of caps */
 421
 422 #define I40E_AQ_CAP_ID_SWITCH_MODE      0x0001
 423 #define I40E_AQ_CAP_ID_MNG_MODE         0x0002
 424 #define I40E_AQ_CAP_ID_NPAR_ACTIVE      0x0003
 425 #define I40E_AQ_CAP_ID_OS2BMC_CAP       0x0004
 426 #define I40E_AQ_CAP_ID_FUNCTIONS_VALID  0x0005
 427 #define I40E_AQ_CAP_ID_ALTERNATE_RAM    0x0006
 428 #define I40E_AQ_CAP_ID_WOL_AND_PROXY    0x0008
 429 #define I40E_AQ_CAP_ID_SRIOV            0x0012
 430 #define I40E_AQ_CAP_ID_VF               0x0013
 431 #define I40E_AQ_CAP_ID_VMDQ             0x0014
 432 #define I40E_AQ_CAP_ID_8021QBG          0x0015
 433 #define I40E_AQ_CAP_ID_8021QBR          0x0016
 434 #define I40E_AQ_CAP_ID_VSI              0x0017
 435 #define I40E_AQ_CAP_ID_DCB              0x0018
 436 #define I40E_AQ_CAP_ID_FCOE             0x0021
 437 #define I40E_AQ_CAP_ID_ISCSI            0x0022
 438 #define I40E_AQ_CAP_ID_RSS              0x0040
 439 #define I40E_AQ_CAP_ID_RXQ              0x0041
 440 #define I40E_AQ_CAP_ID_TXQ              0x0042
 441 #define I40E_AQ_CAP_ID_MSIX             0x0043
 442 #define I40E_AQ_CAP_ID_VF_MSIX          0x0044
 443 #define I40E_AQ_CAP_ID_FLOW_DIRECTOR    0x0045
 444 #define I40E_AQ_CAP_ID_1588             0x0046
 445 #define I40E_AQ_CAP_ID_IWARP            0x0051
 446 #define I40E_AQ_CAP_ID_LED              0x0061
 447 #define I40E_AQ_CAP_ID_SDP              0x0062
 448 #define I40E_AQ_CAP_ID_MDIO             0x0063
 449 #define I40E_AQ_CAP_ID_WSR_PROT         0x0064
 450 #define I40E_AQ_CAP_ID_NVM_MGMT         0x0080
 451 #define I40E_AQ_CAP_ID_FLEX10           0x00F1
 452 #define I40E_AQ_CAP_ID_CEM              0x00F2
 453
 454 /* Set CPPM Configuration (direct 0x0103) */
 455 struct i40e_aqc_cppm_configuration {
 456         __le16  command_flags;
 457 #define I40E_AQ_CPPM_EN_LTRC    0x0800
 458 #define I40E_AQ_CPPM_EN_DMCTH   0x1000
 459 #define I40E_AQ_CPPM_EN_DMCTLX  0x2000
 460 #define I40E_AQ_CPPM_EN_HPTC    0x4000
 461 #define I40E_AQ_CPPM_EN_DMARC   0x8000
 462         __le16  ttlx;
 463         __le32  dmacr;
 464         __le16  dmcth;
 465         u8      hptc;
 466         u8      reserved;
 467         __le32  pfltrc;
 468 };
 469
 470 I40E_CHECK_CMD_LENGTH(i40e_aqc_cppm_configuration);
 471
 472 /* Set ARP Proxy command / response (indirect 0x0104) */
 473 struct i40e_aqc_arp_proxy_data {
 474         __le16  command_flags;
 475 #define I40E_AQ_ARP_INIT_IPV4   0x0008
 476 #define I40E_AQ_ARP_UNSUP_CTL   0x0010
 477 #define I40E_AQ_ARP_ENA         0x0020
 478 #define I40E_AQ_ARP_ADD_IPV4    0x0040
 479 #define I40E_AQ_ARP_DEL_IPV4    0x0080
 480         __le16  table_id;
 481         __le32  pfpm_proxyfc;
 482         __le32  ip_addr;
 483         u8      mac_addr[6];
 484         u8      reserved[2];
 485 };
 486
 487 I40E_CHECK_STRUCT_LEN(0x14, i40e_aqc_arp_proxy_data);
 488
 489 /* Set NS Proxy Table Entry Command (indirect 0x0105) */
 490 struct i40e_aqc_ns_proxy_data {
 491         __le16  table_idx_mac_addr_0;
 492         __le16  table_idx_mac_addr_1;
 493         __le16  table_idx_ipv6_0;
 494         __le16  table_idx_ipv6_1;
 495         __le16  control;
 496 #define I40E_AQ_NS_PROXY_ADD_0          0x0100
 497 #define I40E_AQ_NS_PROXY_DEL_0          0x0200
 498 #define I40E_AQ_NS_PROXY_ADD_1          0x0400
 499 #define I40E_AQ_NS_PROXY_DEL_1          0x0800
 500 #define I40E_AQ_NS_PROXY_ADD_IPV6_0     0x1000
 501 #define I40E_AQ_NS_PROXY_DEL_IPV6_0     0x2000
 502 #define I40E_AQ_NS_PROXY_ADD_IPV6_1     0x4000
 503 #define I40E_AQ_NS_PROXY_DEL_IPV6_1     0x8000
 504 #define I40E_AQ_NS_PROXY_COMMAND_SEQ    0x0001
 505 #define I40E_AQ_NS_PROXY_INIT_IPV6_TBL  0x0002
 506 #define I40E_AQ_NS_PROXY_INIT_MAC_TBL   0x0004
 507         u8      mac_addr_0[6];
 508         u8      mac_addr_1[6];
 509         u8      local_mac_addr[6];
 510         u8      ipv6_addr_0[16]; /* Warning! spec specifies BE byte order */
 511         u8      ipv6_addr_1[16];
 512 };
 513
 514 I40E_CHECK_STRUCT_LEN(0x3c, i40e_aqc_ns_proxy_data);
 515
 516 /* Manage LAA Command (0x0106) - obsolete */
 517 struct i40e_aqc_mng_laa {
 518         __le16  command_flags;
 519 #define I40E_AQ_LAA_FLAG_WR     0x8000
 520         u8      reserved[2];
 521         __le32  sal;
 522         __le16  sah;
 523         u8      reserved2[6];
 524 };
 525
 526 I40E_CHECK_CMD_LENGTH(i40e_aqc_mng_laa);
 527
 528 /* Manage MAC Address Read Command (indirect 0x0107) */
 529 struct i40e_aqc_mac_address_read {
 530         __le16  command_flags;
 531 #define I40E_AQC_LAN_ADDR_VALID         0x10
 532 #define I40E_AQC_SAN_ADDR_VALID         0x20
 533 #define I40E_AQC_PORT_ADDR_VALID        0x40
 534 #define I40E_AQC_WOL_ADDR_VALID         0x80
 535 #define I40E_AQC_MC_MAG_EN_VALID        0x100
 536 #define I40E_AQC_ADDR_VALID_MASK        0x1F0
 537         u8      reserved[6];
 538         __le32  addr_high;
 539         __le32  addr_low;
 540 };
 541
 542 I40E_CHECK_CMD_LENGTH(i40e_aqc_mac_address_read);
 543
 544 struct i40e_aqc_mac_address_read_data {
 545         u8 pf_lan_mac[6];
 546         u8 pf_san_mac[6];
 547         u8 port_mac[6];
 548         u8 pf_wol_mac[6];
 549 };
 550
 551 I40E_CHECK_STRUCT_LEN(24, i40e_aqc_mac_address_read_data);
 552
 553 /* Manage MAC Address Write Command (0x0108) */
 554 struct i40e_aqc_mac_address_write {
 555         __le16  command_flags;
 556 #define I40E_AQC_WRITE_TYPE_LAA_ONLY    0x0000
 557 #define I40E_AQC_WRITE_TYPE_LAA_WOL     0x4000
 558 #define I40E_AQC_WRITE_TYPE_PORT        0x8000
 559 #define I40E_AQC_WRITE_TYPE_UPDATE_MC_MAG       0xC000
 560 #define I40E_AQC_WRITE_TYPE_MASK        0xC000
 561
 562         __le16  mac_sah;
 563         __le32  mac_sal;
 564         u8      reserved[8];
 565 };
 566
 567 I40E_CHECK_CMD_LENGTH(i40e_aqc_mac_address_write);
 568
 569 /* PXE commands (0x011x) */
 570
 571 /* Clear PXE Command and response  (direct 0x0110) */
 572 struct i40e_aqc_clear_pxe {
 573         u8      rx_cnt;
 574         u8      reserved[15];
 575 };
 576
 577 I40E_CHECK_CMD_LENGTH(i40e_aqc_clear_pxe);
 578
 579 #ifdef X722_SUPPORT
 580 /* Set WoL Filter (0x0120) */
 581
 582 struct i40e_aqc_set_wol_filter {
 583         __le16 filter_index;
 584 #define I40E_AQC_MAX_NUM_WOL_FILTERS    8
 585 #define I40E_AQC_SET_WOL_FILTER_TYPE_MAGIC_SHIFT        15
 586 #define I40E_AQC_SET_WOL_FILTER_TYPE_MAGIC_MASK (0x1 << \
 587                 I40E_AQC_SET_WOL_FILTER_TYPE_MAGIC_SHIFT)
 588
 589 #define I40E_AQC_SET_WOL_FILTER_INDEX_SHIFT             0
 590 #define I40E_AQC_SET_WOL_FILTER_INDEX_MASK      (0x7 << \
 591                 I40E_AQC_SET_WOL_FILTER_INDEX_SHIFT)
 592         __le16 cmd_flags;
 593 #define I40E_AQC_SET_WOL_FILTER                         0x8000
 594 #define I40E_AQC_SET_WOL_FILTER_NO_TCO_WOL              0x4000
 595 #define I40E_AQC_SET_WOL_FILTER_ACTION_CLEAR            0
 596 #define I40E_AQC_SET_WOL_FILTER_ACTION_SET              1
 597         __le16 valid_flags;
 598 #define I40E_AQC_SET_WOL_FILTER_ACTION_VALID            0x8000
 599 #define I40E_AQC_SET_WOL_FILTER_NO_TCO_ACTION_VALID     0x4000
 600         u8 reserved[2];
 601         __le32  address_high;
 602         __le32  address_low;
 603 };
 604
 605 I40E_CHECK_CMD_LENGTH(i40e_aqc_set_wol_filter);
 606
 607 struct i40e_aqc_set_wol_filter_data {
 608         u8 filter[128];
 609         u8 mask[16];
 610 };
 611
 612 I40E_CHECK_STRUCT_LEN(0x90, i40e_aqc_set_wol_filter_data);
 613
 614 /* Get Wake Reason (0x0121) */
 615
 616 struct i40e_aqc_get_wake_reason_completion {
 617         u8 reserved_1[2];
 618         __le16 wake_reason;
 619 #define I40E_AQC_GET_WAKE_UP_REASON_WOL_REASON_MATCHED_INDEX_SHIFT      0
 620 #define I40E_AQC_GET_WAKE_UP_REASON_WOL_REASON_MATCHED_INDEX_MASK (0xFF << \
 621                 I40E_AQC_GET_WAKE_UP_REASON_WOL_REASON_MATCHED_INDEX_SHIFT)
 622 #define I40E_AQC_GET_WAKE_UP_REASON_WOL_REASON_RESERVED_SHIFT   8
 623 #define I40E_AQC_GET_WAKE_UP_REASON_WOL_REASON_RESERVED_MASK    (0xFF << \
 624                 I40E_AQC_GET_WAKE_UP_REASON_WOL_REASON_RESERVED_SHIFT)
 625         u8 reserved_2[12];
 626 };
 627
 628 I40E_CHECK_CMD_LENGTH(i40e_aqc_get_wake_reason_completion);
 629
 630 #endif /* X722_SUPPORT */
 631 /* Switch configuration commands (0x02xx) */
 632
 633 /* Used by many indirect commands that only pass an seid and a buffer in the
 634  * command
 635  */
 636 struct i40e_aqc_switch_seid {
 637         __le16  seid;
 638         u8      reserved[6];
 639         __le32  addr_high;
 640         __le32  addr_low;
 641 };
 642
 643 I40E_CHECK_CMD_LENGTH(i40e_aqc_switch_seid);
 644
 645 /* Get Switch Configuration command (indirect 0x0200)
 646  * uses i40e_aqc_switch_seid for the descriptor
 647  */
 648 struct i40e_aqc_get_switch_config_header_resp {
 649         __le16  num_reported;
 650         __le16  num_total;
 651         u8      reserved[12];
 652 };
 653
 654 I40E_CHECK_CMD_LENGTH(i40e_aqc_get_switch_config_header_resp);
 655
 656 struct i40e_aqc_switch_config_element_resp {
 657         u8      element_type;
 658 #define I40E_AQ_SW_ELEM_TYPE_MAC        1
 659 #define I40E_AQ_SW_ELEM_TYPE_PF         2
 660 #define I40E_AQ_SW_ELEM_TYPE_VF         3
 661 #define I40E_AQ_SW_ELEM_TYPE_EMP        4
 662 #define I40E_AQ_SW_ELEM_TYPE_BMC        5
 663 #define I40E_AQ_SW_ELEM_TYPE_PV         16
 664 #define I40E_AQ_SW_ELEM_TYPE_VEB        17
 665 #define I40E_AQ_SW_ELEM_TYPE_PA         18
 666 #define I40E_AQ_SW_ELEM_TYPE_VSI        19
 667         u8      revision;
 668 #define I40E_AQ_SW_ELEM_REV_1           1
 669         __le16  seid;
 670         __le16  uplink_seid;
 671         __le16  downlink_seid;
 672         u8      reserved[3];
 673         u8      connection_type;
 674 #define I40E_AQ_CONN_TYPE_REGULAR       0x1
 675 #define I40E_AQ_CONN_TYPE_DEFAULT       0x2
 676 #define I40E_AQ_CONN_TYPE_CASCADED      0x3
 677         __le16  scheduler_id;
 678         __le16  element_info;
 679 };
 680
 681 I40E_CHECK_STRUCT_LEN(0x10, i40e_aqc_switch_config_element_resp);
 682
 683 /* Get Switch Configuration (indirect 0x0200)
 684  *    an array of elements are returned in the response buffer
 685  *    the first in the array is the header, remainder are elements
 686  */
 687 struct i40e_aqc_get_switch_config_resp {
 688         struct i40e_aqc_get_switch_config_header_resp   header;
 689         struct i40e_aqc_switch_config_element_resp      element[1];
 690 };
 691
 692 I40E_CHECK_STRUCT_LEN(0x20, i40e_aqc_get_switch_config_resp);
 693
 694 /* Add Statistics (direct 0x0201)
 695  * Remove Statistics (direct 0x0202)
 696  */
 697 struct i40e_aqc_add_remove_statistics {
 698         __le16  seid;
 699         __le16  vlan;
 700         __le16  stat_index;
 701         u8      reserved[10];
 702 };
 703
 704 I40E_CHECK_CMD_LENGTH(i40e_aqc_add_remove_statistics);
 705
 706 /* Set Port Parameters command (direct 0x0203) */
 707 struct i40e_aqc_set_port_parameters {
 708         __le16  command_flags;
 709 #define I40E_AQ_SET_P_PARAMS_SAVE_BAD_PACKETS   1
 710 #define I40E_AQ_SET_P_PARAMS_PAD_SHORT_PACKETS  2 /* must set! */
 711 #define I40E_AQ_SET_P_PARAMS_DOUBLE_VLAN_ENA    4
 712         __le16  bad_frame_vsi;
 713 #define I40E_AQ_SET_P_PARAMS_BFRAME_SEID_SHIFT  0x0
 714 #define I40E_AQ_SET_P_PARAMS_BFRAME_SEID_MASK   0x3FF
 715         __le16  default_seid;        /* reserved for command */
 716         u8      reserved[10];
 717 };
 718
 719 I40E_CHECK_CMD_LENGTH(i40e_aqc_set_port_parameters);
 720
 721 /* Get Switch Resource Allocation (indirect 0x0204) */
 722 struct i40e_aqc_get_switch_resource_alloc {
 723         u8      num_entries;         /* reserved for command */
 724         u8      reserved[7];
 725         __le32  addr_high;
 726         __le32  addr_low;
 727 };
 728
 729 I40E_CHECK_CMD_LENGTH(i40e_aqc_get_switch_resource_alloc);
 730
 731 /* expect an array of these structs in the response buffer */
 732 struct i40e_aqc_switch_resource_alloc_element_resp {
 733         u8      resource_type;
 734 #define I40E_AQ_RESOURCE_TYPE_VEB               0x0
 735 #define I40E_AQ_RESOURCE_TYPE_VSI               0x1
 736 #define I40E_AQ_RESOURCE_TYPE_MACADDR           0x2
 737 #define I40E_AQ_RESOURCE_TYPE_STAG              0x3
 738 #define I40E_AQ_RESOURCE_TYPE_ETAG              0x4
 739 #define I40E_AQ_RESOURCE_TYPE_MULTICAST_HASH    0x5
 740 #define I40E_AQ_RESOURCE_TYPE_UNICAST_HASH      0x6
 741 #define I40E_AQ_RESOURCE_TYPE_VLAN              0x7
 742 #define I40E_AQ_RESOURCE_TYPE_VSI_LIST_ENTRY    0x8
 743 #define I40E_AQ_RESOURCE_TYPE_ETAG_LIST_ENTRY   0x9
 744 #define I40E_AQ_RESOURCE_TYPE_VLAN_STAT_POOL    0xA
 745 #define I40E_AQ_RESOURCE_TYPE_MIRROR_RULE       0xB
 746 #define I40E_AQ_RESOURCE_TYPE_QUEUE_SETS        0xC
 747 #define I40E_AQ_RESOURCE_TYPE_VLAN_FILTERS      0xD
 748 #define I40E_AQ_RESOURCE_TYPE_INNER_MAC_FILTERS 0xF
 749 #define I40E_AQ_RESOURCE_TYPE_IP_FILTERS        0x10
 750 #define I40E_AQ_RESOURCE_TYPE_GRE_VN_KEYS       0x11
 751 #define I40E_AQ_RESOURCE_TYPE_VN2_KEYS          0x12
 752 #define I40E_AQ_RESOURCE_TYPE_TUNNEL_PORTS      0x13
 753         u8      reserved1;
 754         __le16  guaranteed;
 755         __le16  total;
 756         __le16  used;
 757         __le16  total_unalloced;
 758         u8      reserved2[6];
 759 };
 760
 761 I40E_CHECK_STRUCT_LEN(0x10, i40e_aqc_switch_resource_alloc_element_resp);
 762
 763 /* Set Switch Configuration (direct 0x0205) */
 764 struct i40e_aqc_set_switch_config {
 765         __le16  flags;
 766 /* flags used for both fields below */
 767 #define I40E_AQ_SET_SWITCH_CFG_PROMISC          0x0001
 768 #define I40E_AQ_SET_SWITCH_CFG_L2_FILTER        0x0002
 769         __le16  valid_flags;
 770         u8      reserved[12];
 771 };
 772
 773 I40E_CHECK_CMD_LENGTH(i40e_aqc_set_switch_config);
 774
 775 /* Read Receive control registers  (direct 0x0206)
 776  * Write Receive control registers (direct 0x0207)
 777  *     used for accessing Rx control registers that can be
 778  *     slow and need special handling when under high Rx load
 779  */
 780 struct i40e_aqc_rx_ctl_reg_read_write {
 781         __le32 reserved1;
 782         __le32 address;
 783         __le32 reserved2;
 784         __le32 value;
 785 };
 786
 787 I40E_CHECK_CMD_LENGTH(i40e_aqc_rx_ctl_reg_read_write);
 788
 789 /* Add VSI (indirect 0x0210)
 790  *    this indirect command uses struct i40e_aqc_vsi_properties_data
 791  *    as the indirect buffer (128 bytes)
 792  *
 793  * Update VSI (indirect 0x211)
 794  *     uses the same data structure as Add VSI
 795  *
 796  * Get VSI (indirect 0x0212)
 797  *     uses the same completion and data structure as Add VSI
 798  */
 799 struct i40e_aqc_add_get_update_vsi {
 800         __le16  uplink_seid;
 801         u8      connection_type;
 802 #define I40E_AQ_VSI_CONN_TYPE_NORMAL    0x1
 803 #define I40E_AQ_VSI_CONN_TYPE_DEFAULT   0x2
 804 #define I40E_AQ_VSI_CONN_TYPE_CASCADED  0x3
 805         u8      reserved1;
 806         u8      vf_id;
 807         u8      reserved2;
 808         __le16  vsi_flags;
 809 #define I40E_AQ_VSI_TYPE_SHIFT          0x0
 810 #define I40E_AQ_VSI_TYPE_MASK           (0x3 << I40E_AQ_VSI_TYPE_SHIFT)
 811 #define I40E_AQ_VSI_TYPE_VF             0x0
 812 #define I40E_AQ_VSI_TYPE_VMDQ2          0x1
 813 #define I40E_AQ_VSI_TYPE_PF             0x2
 814 #define I40E_AQ_VSI_TYPE_EMP_MNG        0x3
 815 #define I40E_AQ_VSI_FLAG_CASCADED_PV    0x4
 816         __le32  addr_high;
 817         __le32  addr_low;
 818 };
 819
 820 I40E_CHECK_CMD_LENGTH(i40e_aqc_add_get_update_vsi);
 821
 822 struct i40e_aqc_add_get_update_vsi_completion {
 823         __le16 seid;
 824         __le16 vsi_number;
 825         __le16 vsi_used;
 826         __le16 vsi_free;
 827         __le32 addr_high;
 828         __le32 addr_low;
 829 };
 830
 831 I40E_CHECK_CMD_LENGTH(i40e_aqc_add_get_update_vsi_completion);
 832
 833 struct i40e_aqc_vsi_properties_data {
 834         /* first 96 byte are written by SW */
 835         __le16  valid_sections;
 836 #define I40E_AQ_VSI_PROP_SWITCH_VALID           0x0001
 837 #define I40E_AQ_VSI_PROP_SECURITY_VALID         0x0002
 838 #define I40E_AQ_VSI_PROP_VLAN_VALID             0x0004
 839 #define I40E_AQ_VSI_PROP_CAS_PV_VALID           0x0008
 840 #define I40E_AQ_VSI_PROP_INGRESS_UP_VALID       0x0010
 841 #define I40E_AQ_VSI_PROP_EGRESS_UP_VALID        0x0020
 842 #define I40E_AQ_VSI_PROP_QUEUE_MAP_VALID        0x0040
 843 #define I40E_AQ_VSI_PROP_QUEUE_OPT_VALID        0x0080
 844 #define I40E_AQ_VSI_PROP_OUTER_UP_VALID         0x0100
 845 #define I40E_AQ_VSI_PROP_SCHED_VALID            0x0200
 846         /* switch section */
 847         __le16  switch_id; /* 12bit id combined with flags below */
 848 #define I40E_AQ_VSI_SW_ID_SHIFT         0x0000
 849 #define I40E_AQ_VSI_SW_ID_MASK          (0xFFF << I40E_AQ_VSI_SW_ID_SHIFT)
 850 #define I40E_AQ_VSI_SW_ID_FLAG_NOT_STAG 0x1000
 851 #define I40E_AQ_VSI_SW_ID_FLAG_ALLOW_LB 0x2000
 852 #define I40E_AQ_VSI_SW_ID_FLAG_LOCAL_LB 0x4000
 853         u8      sw_reserved[2];
 854         /* security section */
 855         u8      sec_flags;
 856 #define I40E_AQ_VSI_SEC_FLAG_ALLOW_DEST_OVRD    0x01
 857 #define I40E_AQ_VSI_SEC_FLAG_ENABLE_VLAN_CHK    0x02
 858 #define I40E_AQ_VSI_SEC_FLAG_ENABLE_MAC_CHK     0x04
 859         u8      sec_reserved;
 860         /* VLAN section */
 861         __le16  pvid; /* VLANS include priority bits */
 862         __le16  fcoe_pvid;
 863         u8      port_vlan_flags;
 864 #define I40E_AQ_VSI_PVLAN_MODE_SHIFT    0x00
 865 #define I40E_AQ_VSI_PVLAN_MODE_MASK     (0x03 << \
 866                                          I40E_AQ_VSI_PVLAN_MODE_SHIFT)
 867 #define I40E_AQ_VSI_PVLAN_MODE_TAGGED   0x01
 868 #define I40E_AQ_VSI_PVLAN_MODE_UNTAGGED 0x02
 869 #define I40E_AQ_VSI_PVLAN_MODE_ALL      0x03
 870 #define I40E_AQ_VSI_PVLAN_INSERT_PVID   0x04
 871 #define I40E_AQ_VSI_PVLAN_EMOD_SHIFT    0x03
 872 #define I40E_AQ_VSI_PVLAN_EMOD_MASK     (0x3 << \
 873                                          I40E_AQ_VSI_PVLAN_EMOD_SHIFT)
 874 #define I40E_AQ_VSI_PVLAN_EMOD_STR_BOTH 0x0
 875 #define I40E_AQ_VSI_PVLAN_EMOD_STR_UP   0x08
 876 #define I40E_AQ_VSI_PVLAN_EMOD_STR      0x10
 877 #define I40E_AQ_VSI_PVLAN_EMOD_NOTHING  0x18
 878         u8      pvlan_reserved[3];
 879         /* ingress egress up sections */
 880         __le32  ingress_table; /* bitmap, 3 bits per up */
 881 #define I40E_AQ_VSI_UP_TABLE_UP0_SHIFT  0
 882 #define I40E_AQ_VSI_UP_TABLE_UP0_MASK   (0x7 << \
 883                                          I40E_AQ_VSI_UP_TABLE_UP0_SHIFT)
 884 #define I40E_AQ_VSI_UP_TABLE_UP1_SHIFT  3
 885 #define I40E_AQ_VSI_UP_TABLE_UP1_MASK   (0x7 << \
 886                                          I40E_AQ_VSI_UP_TABLE_UP1_SHIFT)
 887 #define I40E_AQ_VSI_UP_TABLE_UP2_SHIFT  6
 888 #define I40E_AQ_VSI_UP_TABLE_UP2_MASK   (0x7 << \
 889                                          I40E_AQ_VSI_UP_TABLE_UP2_SHIFT)
 890 #define I40E_AQ_VSI_UP_TABLE_UP3_SHIFT  9
 891 #define I40E_AQ_VSI_UP_TABLE_UP3_MASK   (0x7 << \
 892                                          I40E_AQ_VSI_UP_TABLE_UP3_SHIFT)
 893 #define I40E_AQ_VSI_UP_TABLE_UP4_SHIFT  12
 894 #define I40E_AQ_VSI_UP_TABLE_UP4_MASK   (0x7 << \
 895                                          I40E_AQ_VSI_UP_TABLE_UP4_SHIFT)
 896 #define I40E_AQ_VSI_UP_TABLE_UP5_SHIFT  15
 897 #define I40E_AQ_VSI_UP_TABLE_UP5_MASK   (0x7 << \
 898                                          I40E_AQ_VSI_UP_TABLE_UP5_SHIFT)
 899 #define I40E_AQ_VSI_UP_TABLE_UP6_SHIFT  18
 900 #define I40E_AQ_VSI_UP_TABLE_UP6_MASK   (0x7 << \
 901                                          I40E_AQ_VSI_UP_TABLE_UP6_SHIFT)
 902 #define I40E_AQ_VSI_UP_TABLE_UP7_SHIFT  21
 903 #define I40E_AQ_VSI_UP_TABLE_UP7_MASK   (0x7 << \
 904                                          I40E_AQ_VSI_UP_TABLE_UP7_SHIFT)
 905         __le32  egress_table;   /* same defines as for ingress table */
 906         /* cascaded PV section */
 907         __le16  cas_pv_tag;
 908         u8      cas_pv_flags;
 909 #define I40E_AQ_VSI_CAS_PV_TAGX_SHIFT           0x00
 910 #define I40E_AQ_VSI_CAS_PV_TAGX_MASK            (0x03 << \
 911                                                  I40E_AQ_VSI_CAS_PV_TAGX_SHIFT)
 912 #define I40E_AQ_VSI_CAS_PV_TAGX_LEAVE           0x00
 913 #define I40E_AQ_VSI_CAS_PV_TAGX_REMOVE          0x01
 914 #define I40E_AQ_VSI_CAS_PV_TAGX_COPY            0x02
 915 #define I40E_AQ_VSI_CAS_PV_INSERT_TAG           0x10
 916 #define I40E_AQ_VSI_CAS_PV_ETAG_PRUNE           0x20
 917 #define I40E_AQ_VSI_CAS_PV_ACCEPT_HOST_TAG      0x40
 918         u8      cas_pv_reserved;
 919         /* queue mapping section */
 920         __le16  mapping_flags;
 921 #define I40E_AQ_VSI_QUE_MAP_CONTIG      0x0
 922 #define I40E_AQ_VSI_QUE_MAP_NONCONTIG   0x1
 923         __le16  queue_mapping[16];
 924 #define I40E_AQ_VSI_QUEUE_SHIFT         0x0
 925 #define I40E_AQ_VSI_QUEUE_MASK          (0x7FF << I40E_AQ_VSI_QUEUE_SHIFT)
 926         __le16  tc_mapping[8];
 927 #define I40E_AQ_VSI_TC_QUE_OFFSET_SHIFT 0
 928 #define I40E_AQ_VSI_TC_QUE_OFFSET_MASK  (0x1FF << \
 929                                          I40E_AQ_VSI_TC_QUE_OFFSET_SHIFT)
 930 #define I40E_AQ_VSI_TC_QUE_NUMBER_SHIFT 9
 931 #define I40E_AQ_VSI_TC_QUE_NUMBER_MASK  (0x7 << \
 932                                          I40E_AQ_VSI_TC_QUE_NUMBER_SHIFT)
 933         /* queueing option section */
 934         u8      queueing_opt_flags;
 935 #ifdef X722_SUPPORT
 936 #define I40E_AQ_VSI_QUE_OPT_MULTICAST_UDP_ENA   0x04
 937 #define I40E_AQ_VSI_QUE_OPT_UNICAST_UDP_ENA     0x08
 938 #endif
 939 #define I40E_AQ_VSI_QUE_OPT_TCP_ENA     0x10
 940 #define I40E_AQ_VSI_QUE_OPT_FCOE_ENA    0x20
 941 #ifdef X722_SUPPORT
 942 #define I40E_AQ_VSI_QUE_OPT_RSS_LUT_PF  0x00
 943 #define I40E_AQ_VSI_QUE_OPT_RSS_LUT_VSI 0x40
 944 #endif
 945         u8      queueing_opt_reserved[3];
 946         /* scheduler section */
 947         u8      up_enable_bits;
 948         u8      sched_reserved;
 949         /* outer up section */
 950         __le32  outer_up_table; /* same structure and defines as ingress tbl */
 951         u8      cmd_reserved[8];
 952         /* last 32 bytes are written by FW */
 953         __le16  qs_handle[8];
 954 #define I40E_AQ_VSI_QS_HANDLE_INVALID   0xFFFF
 955         __le16  stat_counter_idx;
 956         __le16  sched_id;
 957         u8      resp_reserved[12];
 958 };
 959
 960 I40E_CHECK_STRUCT_LEN(128, i40e_aqc_vsi_properties_data);
 961
 962 /* Add Port Virtualizer (direct 0x0220)
 963  * also used for update PV (direct 0x0221) but only flags are used
 964  * (IS_CTRL_PORT only works on add PV)
 965  */
 966 struct i40e_aqc_add_update_pv {
 967         __le16  command_flags;
 968 #define I40E_AQC_PV_FLAG_PV_TYPE                0x1
 969 #define I40E_AQC_PV_FLAG_FWD_UNKNOWN_STAG_EN    0x2
 970 #define I40E_AQC_PV_FLAG_FWD_UNKNOWN_ETAG_EN    0x4
 971 #define I40E_AQC_PV_FLAG_IS_CTRL_PORT           0x8
 972         __le16  uplink_seid;
 973         __le16  connected_seid;
 974         u8      reserved[10];
 975 };
 976
 977 I40E_CHECK_CMD_LENGTH(i40e_aqc_add_update_pv);
 978
 979 struct i40e_aqc_add_update_pv_completion {
 980         /* reserved for update; for add also encodes error if rc == ENOSPC */
 981         __le16  pv_seid;
 982 #define I40E_AQC_PV_ERR_FLAG_NO_PV      0x1
 983 #define I40E_AQC_PV_ERR_FLAG_NO_SCHED   0x2
 984 #define I40E_AQC_PV_ERR_FLAG_NO_COUNTER 0x4
 985 #define I40E_AQC_PV_ERR_FLAG_NO_ENTRY   0x8
 986         u8      reserved[14];
 987 };
 988
 989 I40E_CHECK_CMD_LENGTH(i40e_aqc_add_update_pv_completion);
 990
 991 /* Get PV Params (direct 0x0222)
 992  * uses i40e_aqc_switch_seid for the descriptor
 993  */
 994
 995 struct i40e_aqc_get_pv_params_completion {
 996         __le16  seid;
 997         __le16  default_stag;
 998         __le16  pv_flags; /* same flags as add_pv */
 999 #define I40E_AQC_GET_PV_PV_TYPE                 0x1
1000 #define I40E_AQC_GET_PV_FRWD_UNKNOWN_STAG       0x2
1001 #define I40E_AQC_GET_PV_FRWD_UNKNOWN_ETAG       0x4
1002         u8      reserved[8];
1003         __le16  default_port_seid;
1004 };
1005
1006 I40E_CHECK_CMD_LENGTH(i40e_aqc_get_pv_params_completion);
1007
1008 /* Add VEB (direct 0x0230) */
1009 struct i40e_aqc_add_veb {
1010         __le16  uplink_seid;
1011         __le16  downlink_seid;
1012         __le16  veb_flags;
1013 #define I40E_AQC_ADD_VEB_FLOATING               0x1
1014 #define I40E_AQC_ADD_VEB_PORT_TYPE_SHIFT        1
1015 #define I40E_AQC_ADD_VEB_PORT_TYPE_MASK         (0x3 << \
1016                                         I40E_AQC_ADD_VEB_PORT_TYPE_SHIFT)
1017 #define I40E_AQC_ADD_VEB_PORT_TYPE_DEFAULT      0x2
1018 #define I40E_AQC_ADD_VEB_PORT_TYPE_DATA         0x4
1019 #define I40E_AQC_ADD_VEB_ENABLE_L2_FILTER       0x8     /* deprecated */
1020 #define I40E_AQC_ADD_VEB_ENABLE_DISABLE_STATS   0x10
1021         u8      enable_tcs;
1022         u8      reserved[9];
1023 };
1024
1025 I40E_CHECK_CMD_LENGTH(i40e_aqc_add_veb);
1026
1027 struct i40e_aqc_add_veb_completion {
1028         u8      reserved[6];
1029         __le16  switch_seid;
1030         /* also encodes error if rc == ENOSPC; codes are the same as add_pv */
1031         __le16  veb_seid;
1032 #define I40E_AQC_VEB_ERR_FLAG_NO_VEB            0x1
1033 #define I40E_AQC_VEB_ERR_FLAG_NO_SCHED          0x2
1034 #define I40E_AQC_VEB_ERR_FLAG_NO_COUNTER        0x4
1035 #define I40E_AQC_VEB_ERR_FLAG_NO_ENTRY          0x8
1036         __le16  statistic_index;
1037         __le16  vebs_used;
1038         __le16  vebs_free;
1039 };
1040
1041 I40E_CHECK_CMD_LENGTH(i40e_aqc_add_veb_completion);
1042
1043 /* Get VEB Parameters (direct 0x0232)
1044  * uses i40e_aqc_switch_seid for the descriptor
1045  */
1046 struct i40e_aqc_get_veb_parameters_completion {
1047         __le16  seid;
1048         __le16  switch_id;
1049         __le16  veb_flags; /* only the first/last flags from 0x0230 is valid */
1050         __le16  statistic_index;
1051         __le16  vebs_used;
1052         __le16  vebs_free;
1053         u8      reserved[4];
1054 };
1055
1056 I40E_CHECK_CMD_LENGTH(i40e_aqc_get_veb_parameters_completion);
1057
1058 /* Delete Element (direct 0x0243)
1059  * uses the generic i40e_aqc_switch_seid
1060  */
1061
1062 /* Add MAC-VLAN (indirect 0x0250) */
1063
1064 /* used for the command for most vlan commands */
1065 struct i40e_aqc_macvlan {
1066         __le16  num_addresses;
1067         __le16  seid[3];
1068 #define I40E_AQC_MACVLAN_CMD_SEID_NUM_SHIFT     0
1069 #define I40E_AQC_MACVLAN_CMD_SEID_NUM_MASK      (0x3FF << \
1070                                         I40E_AQC_MACVLAN_CMD_SEID_NUM_SHIFT)
1071 #define I40E_AQC_MACVLAN_CMD_SEID_VALID         0x8000
1072         __le32  addr_high;
1073         __le32  addr_low;
1074 };
1075
1076 I40E_CHECK_CMD_LENGTH(i40e_aqc_macvlan);
1077
1078 /* indirect data for command and response */
1079 struct i40e_aqc_add_macvlan_element_data {
1080         u8      mac_addr[6];
1081         __le16  vlan_tag;
1082         __le16  flags;
1083 #define I40E_AQC_MACVLAN_ADD_PERFECT_MATCH      0x0001
1084 #define I40E_AQC_MACVLAN_ADD_HASH_MATCH         0x0002
1085 #define I40E_AQC_MACVLAN_ADD_IGNORE_VLAN        0x0004
1086 #define I40E_AQC_MACVLAN_ADD_TO_QUEUE           0x0008
1087 #define I40E_AQC_MACVLAN_ADD_USE_SHARED_MAC     0x0010
1088         __le16  queue_number;
1089 #define I40E_AQC_MACVLAN_CMD_QUEUE_SHIFT        0
1090 #define I40E_AQC_MACVLAN_CMD_QUEUE_MASK         (0x7FF << \
1091                                         I40E_AQC_MACVLAN_CMD_SEID_NUM_SHIFT)
1092         /* response section */
1093         u8      match_method;
1094 #define I40E_AQC_MM_PERFECT_MATCH       0x01
1095 #define I40E_AQC_MM_HASH_MATCH          0x02
1096 #define I40E_AQC_MM_ERR_NO_RES          0xFF
1097         u8      reserved1[3];
1098 };
1099
1100 struct i40e_aqc_add_remove_macvlan_completion {
1101         __le16 perfect_mac_used;
1102         __le16 perfect_mac_free;
1103         __le16 unicast_hash_free;
1104         __le16 multicast_hash_free;
1105         __le32 addr_high;
1106         __le32 addr_low;
1107 };
1108
1109 I40E_CHECK_CMD_LENGTH(i40e_aqc_add_remove_macvlan_completion);
1110
1111 /* Remove MAC-VLAN (indirect 0x0251)
1112  * uses i40e_aqc_macvlan for the descriptor
1113  * data points to an array of num_addresses of elements
1114  */
1115
1116 struct i40e_aqc_remove_macvlan_element_data {
1117         u8      mac_addr[6];
1118         __le16  vlan_tag;
1119         u8      flags;
1120 #define I40E_AQC_MACVLAN_DEL_PERFECT_MATCH      0x01
1121 #define I40E_AQC_MACVLAN_DEL_HASH_MATCH         0x02
1122 #define I40E_AQC_MACVLAN_DEL_IGNORE_VLAN        0x08
1123 #define I40E_AQC_MACVLAN_DEL_ALL_VSIS           0x10
1124         u8      reserved[3];
1125         /* reply section */
1126         u8      error_code;
1127 #define I40E_AQC_REMOVE_MACVLAN_SUCCESS         0x0
1128 #define I40E_AQC_REMOVE_MACVLAN_FAIL            0xFF
1129         u8      reply_reserved[3];
1130 };
1131
1132 /* Add VLAN (indirect 0x0252)
1133  * Remove VLAN (indirect 0x0253)
1134  * use the generic i40e_aqc_macvlan for the command
1135  */
1136 struct i40e_aqc_add_remove_vlan_element_data {
1137         __le16  vlan_tag;
1138         u8      vlan_flags;
1139 /* flags for add VLAN */
1140 #define I40E_AQC_ADD_VLAN_LOCAL                 0x1
1141 #define I40E_AQC_ADD_PVLAN_TYPE_SHIFT           1
1142 #define I40E_AQC_ADD_PVLAN_TYPE_MASK    (0x3 << I40E_AQC_ADD_PVLAN_TYPE_SHIFT)
1143 #define I40E_AQC_ADD_PVLAN_TYPE_REGULAR         0x0
1144 #define I40E_AQC_ADD_PVLAN_TYPE_PRIMARY         0x2
1145 #define I40E_AQC_ADD_PVLAN_TYPE_SECONDARY       0x4
1146 #define I40E_AQC_VLAN_PTYPE_SHIFT               3
1147 #define I40E_AQC_VLAN_PTYPE_MASK        (0x3 << I40E_AQC_VLAN_PTYPE_SHIFT)
1148 #define I40E_AQC_VLAN_PTYPE_REGULAR_VSI         0x0
1149 #define I40E_AQC_VLAN_PTYPE_PROMISC_VSI         0x8
1150 #define I40E_AQC_VLAN_PTYPE_COMMUNITY_VSI       0x10
1151 #define I40E_AQC_VLAN_PTYPE_ISOLATED_VSI        0x18
1152 /* flags for remove VLAN */
1153 #define I40E_AQC_REMOVE_VLAN_ALL        0x1
1154         u8      reserved;
1155         u8      result;
1156 /* flags for add VLAN */
1157 #define I40E_AQC_ADD_VLAN_SUCCESS       0x0
1158 #define I40E_AQC_ADD_VLAN_FAIL_REQUEST  0xFE
1159 #define I40E_AQC_ADD_VLAN_FAIL_RESOURCE 0xFF
1160 /* flags for remove VLAN */
1161 #define I40E_AQC_REMOVE_VLAN_SUCCESS    0x0
1162 #define I40E_AQC_REMOVE_VLAN_FAIL       0xFF
1163         u8      reserved1[3];
1164 };
1165
1166 struct i40e_aqc_add_remove_vlan_completion {
1167         u8      reserved[4];
1168         __le16  vlans_used;
1169         __le16  vlans_free;
1170         __le32  addr_high;
1171         __le32  addr_low;
1172 };
1173
1174 /* Set VSI Promiscuous Modes (direct 0x0254) */
1175 struct i40e_aqc_set_vsi_promiscuous_modes {
1176         __le16  promiscuous_flags;
1177         __le16  valid_flags;
1178 /* flags used for both fields above */
1179 #define I40E_AQC_SET_VSI_PROMISC_UNICAST        0x01
1180 #define I40E_AQC_SET_VSI_PROMISC_MULTICAST      0x02
1181 #define I40E_AQC_SET_VSI_PROMISC_BROADCAST      0x04
1182 #define I40E_AQC_SET_VSI_DEFAULT                0x08
1183 #define I40E_AQC_SET_VSI_PROMISC_VLAN           0x10
1184 #define I40E_AQC_SET_VSI_PROMISC_TX             0x8000
1185         __le16  seid;
1186 #define I40E_AQC_VSI_PROM_CMD_SEID_MASK         0x3FF
1187         __le16  vlan_tag;
1188 #define I40E_AQC_SET_VSI_VLAN_MASK              0x0FFF
1189 #define I40E_AQC_SET_VSI_VLAN_VALID             0x8000
1190         u8      reserved[8];
1191 };
1192
1193 I40E_CHECK_CMD_LENGTH(i40e_aqc_set_vsi_promiscuous_modes);
1194
1195 /* Add S/E-tag command (direct 0x0255)
1196  * Uses generic i40e_aqc_add_remove_tag_completion for completion
1197  */
1198 struct i40e_aqc_add_tag {
1199         __le16  flags;
1200 #define I40E_AQC_ADD_TAG_FLAG_TO_QUEUE          0x0001
1201         __le16  seid;
1202 #define I40E_AQC_ADD_TAG_CMD_SEID_NUM_SHIFT     0
1203 #define I40E_AQC_ADD_TAG_CMD_SEID_NUM_MASK      (0x3FF << \
1204                                         I40E_AQC_ADD_TAG_CMD_SEID_NUM_SHIFT)
1205         __le16  tag;
1206         __le16  queue_number;
1207         u8      reserved[8];
1208 };
1209
1210 I40E_CHECK_CMD_LENGTH(i40e_aqc_add_tag);
1211
1212 struct i40e_aqc_add_remove_tag_completion {
1213         u8      reserved[12];
1214         __le16  tags_used;
1215         __le16  tags_free;
1216 };
1217
1218 I40E_CHECK_CMD_LENGTH(i40e_aqc_add_remove_tag_completion);
1219
1220 /* Remove S/E-tag command (direct 0x0256)
1221  * Uses generic i40e_aqc_add_remove_tag_completion for completion
1222  */
1223 struct i40e_aqc_remove_tag {
1224         __le16  seid;
1225 #define I40E_AQC_REMOVE_TAG_CMD_SEID_NUM_SHIFT  0
1226 #define I40E_AQC_REMOVE_TAG_CMD_SEID_NUM_MASK   (0x3FF << \
1227                                         I40E_AQC_REMOVE_TAG_CMD_SEID_NUM_SHIFT)
1228         __le16  tag;
1229         u8      reserved[12];
1230 };
1231
1232 I40E_CHECK_CMD_LENGTH(i40e_aqc_remove_tag);
1233
1234 /* Add multicast E-Tag (direct 0x0257)
1235  * del multicast E-Tag (direct 0x0258) only uses pv_seid and etag fields
1236  * and no external data
1237  */
1238 struct i40e_aqc_add_remove_mcast_etag {
1239         __le16  pv_seid;
1240         __le16  etag;
1241         u8      num_unicast_etags;
1242         u8      reserved[3];
1243         __le32  addr_high;          /* address of array of 2-byte s-tags */
1244         __le32  addr_low;
1245 };
1246
1247 I40E_CHECK_CMD_LENGTH(i40e_aqc_add_remove_mcast_etag);
1248
1249 struct i40e_aqc_add_remove_mcast_etag_completion {
1250         u8      reserved[4];
1251         __le16  mcast_etags_used;
1252         __le16  mcast_etags_free;
1253         __le32  addr_high;
1254         __le32  addr_low;
1255
1256 };
1257
1258 I40E_CHECK_CMD_LENGTH(i40e_aqc_add_remove_mcast_etag_completion);
1259
1260 /* Update S/E-Tag (direct 0x0259) */
1261 struct i40e_aqc_update_tag {
1262         __le16  seid;
1263 #define I40E_AQC_UPDATE_TAG_CMD_SEID_NUM_SHIFT  0
1264 #define I40E_AQC_UPDATE_TAG_CMD_SEID_NUM_MASK   (0x3FF << \
1265                                         I40E_AQC_UPDATE_TAG_CMD_SEID_NUM_SHIFT)
1266         __le16  old_tag;
1267         __le16  new_tag;
1268         u8      reserved[10];
1269 };
1270
1271 I40E_CHECK_CMD_LENGTH(i40e_aqc_update_tag);
1272
1273 struct i40e_aqc_update_tag_completion {
1274         u8      reserved[12];
1275         __le16  tags_used;
1276         __le16  tags_free;
1277 };
1278
1279 I40E_CHECK_CMD_LENGTH(i40e_aqc_update_tag_completion);
1280
1281 /* Add Control Packet filter (direct 0x025A)
1282  * Remove Control Packet filter (direct 0x025B)
1283  * uses the i40e_aqc_add_oveb_cloud,
1284  * and the generic direct completion structure
1285  */
1286 struct i40e_aqc_add_remove_control_packet_filter {
1287         u8      mac[6];
1288         __le16  etype;
1289         __le16  flags;
1290 #define I40E_AQC_ADD_CONTROL_PACKET_FLAGS_IGNORE_MAC    0x0001
1291 #define I40E_AQC_ADD_CONTROL_PACKET_FLAGS_DROP          0x0002
1292 #define I40E_AQC_ADD_CONTROL_PACKET_FLAGS_TO_QUEUE      0x0004
1293 #define I40E_AQC_ADD_CONTROL_PACKET_FLAGS_TX            0x0008
1294 #define I40E_AQC_ADD_CONTROL_PACKET_FLAGS_RX            0x0000
1295         __le16  seid;
1296 #define I40E_AQC_ADD_CONTROL_PACKET_CMD_SEID_NUM_SHIFT  0
1297 #define I40E_AQC_ADD_CONTROL_PACKET_CMD_SEID_NUM_MASK   (0x3FF << \
1298                                 I40E_AQC_ADD_CONTROL_PACKET_CMD_SEID_NUM_SHIFT)
1299         __le16  queue;
1300         u8      reserved[2];
1301 };
1302
1303 I40E_CHECK_CMD_LENGTH(i40e_aqc_add_remove_control_packet_filter);
1304
1305 struct i40e_aqc_add_remove_control_packet_filter_completion {
1306         __le16  mac_etype_used;
1307         __le16  etype_used;
1308         __le16  mac_etype_free;
1309         __le16  etype_free;
1310         u8      reserved[8];
1311 };
1312
1313 I40E_CHECK_CMD_LENGTH(i40e_aqc_add_remove_control_packet_filter_completion);
1314
1315 /* Add Cloud filters (indirect 0x025C)
1316  * Remove Cloud filters (indirect 0x025D)
1317  * uses the i40e_aqc_add_remove_cloud_filters,
1318  * and the generic indirect completion structure
1319  */
1320 struct i40e_aqc_add_remove_cloud_filters {
1321         u8      num_filters;
1322         u8      reserved;
1323         __le16  seid;
1324 #define I40E_AQC_ADD_CLOUD_CMD_SEID_NUM_SHIFT   0
1325 #define I40E_AQC_ADD_CLOUD_CMD_SEID_NUM_MASK    (0x3FF << \
1326                                         I40E_AQC_ADD_CLOUD_CMD_SEID_NUM_SHIFT)
1327         u8      reserved2[4];
1328         __le32  addr_high;
1329         __le32  addr_low;
1330 };
1331
1332 I40E_CHECK_CMD_LENGTH(i40e_aqc_add_remove_cloud_filters);
1333
1334 struct i40e_aqc_add_remove_cloud_filters_element_data {
1335         u8      outer_mac[6];
1336         u8      inner_mac[6];
1337         __le16  inner_vlan;
1338         union {
1339                 struct {
1340                         u8 reserved[12];
1341                         u8 data[4];
1342                 } v4;
1343                 struct {
1344                         u8 data[16];
1345                 } v6;
1346         } ipaddr;
1347         __le16  flags;
1348 #define I40E_AQC_ADD_CLOUD_FILTER_SHIFT                 0
1349 #define I40E_AQC_ADD_CLOUD_FILTER_MASK  (0x3F << \
1350                                         I40E_AQC_ADD_CLOUD_FILTER_SHIFT)
1351 /* 0x0000 reserved */
1352 #define I40E_AQC_ADD_CLOUD_FILTER_OIP                   0x0001
1353 /* 0x0002 reserved */
1354 #define I40E_AQC_ADD_CLOUD_FILTER_IMAC_IVLAN            0x0003
1355 #define I40E_AQC_ADD_CLOUD_FILTER_IMAC_IVLAN_TEN_ID     0x0004
1356 /* 0x0005 reserved */
1357 #define I40E_AQC_ADD_CLOUD_FILTER_IMAC_TEN_ID           0x0006
1358 /* 0x0007 reserved */
1359 /* 0x0008 reserved */
1360 #define I40E_AQC_ADD_CLOUD_FILTER_OMAC                  0x0009
1361 #define I40E_AQC_ADD_CLOUD_FILTER_IMAC                  0x000A
1362 #define I40E_AQC_ADD_CLOUD_FILTER_OMAC_TEN_ID_IMAC      0x000B
1363 #define I40E_AQC_ADD_CLOUD_FILTER_IIP                   0x000C
1364
1365 #define I40E_AQC_ADD_CLOUD_FLAGS_TO_QUEUE               0x0080
1366 #define I40E_AQC_ADD_CLOUD_VNK_SHIFT                    6
1367 #define I40E_AQC_ADD_CLOUD_VNK_MASK                     0x00C0
1368 #define I40E_AQC_ADD_CLOUD_FLAGS_IPV4                   0
1369 #define I40E_AQC_ADD_CLOUD_FLAGS_IPV6                   0x0100
1370
1371 #define I40E_AQC_ADD_CLOUD_TNL_TYPE_SHIFT               9
1372 #define I40E_AQC_ADD_CLOUD_TNL_TYPE_MASK                0x1E00
1373 #define I40E_AQC_ADD_CLOUD_TNL_TYPE_VXLAN               0
1374 #define I40E_AQC_ADD_CLOUD_TNL_TYPE_NVGRE_OMAC          1
1375 #define I40E_AQC_ADD_CLOUD_TNL_TYPE_GENEVE              2
1376 #define I40E_AQC_ADD_CLOUD_TNL_TYPE_IP                  3
1377 #define I40E_AQC_ADD_CLOUD_TNL_TYPE_RESERVED            4
1378 #define I40E_AQC_ADD_CLOUD_TNL_TYPE_VXLAN_GPE           5
1379
1380 #define I40E_AQC_ADD_CLOUD_FLAGS_SHARED_OUTER_MAC       0x2000
1381 #define I40E_AQC_ADD_CLOUD_FLAGS_SHARED_INNER_MAC       0x4000
1382 #define I40E_AQC_ADD_CLOUD_FLAGS_SHARED_OUTER_IP        0x8000
1383
1384         __le32  tenant_id;
1385         u8      reserved[4];
1386         __le16  queue_number;
1387 #define I40E_AQC_ADD_CLOUD_QUEUE_SHIFT          0
1388 #define I40E_AQC_ADD_CLOUD_QUEUE_MASK           (0x7FF << \
1389                                                  I40E_AQC_ADD_CLOUD_QUEUE_SHIFT)
1390         u8      reserved2[14];
1391         /* response section */
1392         u8      allocation_result;
1393 #define I40E_AQC_ADD_CLOUD_FILTER_SUCCESS       0x0
1394 #define I40E_AQC_ADD_CLOUD_FILTER_FAIL          0xFF
1395         u8      response_reserved[7];
1396 };
1397
1398 struct i40e_aqc_remove_cloud_filters_completion {
1399         __le16 perfect_ovlan_used;
1400         __le16 perfect_ovlan_free;
1401         __le16 vlan_used;
1402         __le16 vlan_free;
1403         __le32 addr_high;
1404         __le32 addr_low;
1405 };
1406
1407 I40E_CHECK_CMD_LENGTH(i40e_aqc_remove_cloud_filters_completion);
1408
1409 /* Add Mirror Rule (indirect or direct 0x0260)
1410  * Delete Mirror Rule (indirect or direct 0x0261)
1411  * note: some rule types (4,5) do not use an external buffer.
1412  *       take care to set the flags correctly.
1413  */
1414 struct i40e_aqc_add_delete_mirror_rule {
1415         __le16 seid;
1416         __le16 rule_type;
1417 #define I40E_AQC_MIRROR_RULE_TYPE_SHIFT         0
1418 #define I40E_AQC_MIRROR_RULE_TYPE_MASK          (0x7 << \
1419                                                 I40E_AQC_MIRROR_RULE_TYPE_SHIFT)
1420 #define I40E_AQC_MIRROR_RULE_TYPE_VPORT_INGRESS 1
1421 #define I40E_AQC_MIRROR_RULE_TYPE_VPORT_EGRESS  2
1422 #define I40E_AQC_MIRROR_RULE_TYPE_VLAN          3
1423 #define I40E_AQC_MIRROR_RULE_TYPE_ALL_INGRESS   4
1424 #define I40E_AQC_MIRROR_RULE_TYPE_ALL_EGRESS    5
1425         __le16 num_entries;
1426         __le16 destination;  /* VSI for add, rule id for delete */
1427         __le32 addr_high;    /* address of array of 2-byte VSI or VLAN ids */
1428         __le32 addr_low;
1429 };
1430
1431 I40E_CHECK_CMD_LENGTH(i40e_aqc_add_delete_mirror_rule);
1432
1433 struct i40e_aqc_add_delete_mirror_rule_completion {
1434         u8      reserved[2];
1435         __le16  rule_id;  /* only used on add */
1436         __le16  mirror_rules_used;
1437         __le16  mirror_rules_free;
1438         __le32  addr_high;
1439         __le32  addr_low;
1440 };
1441
1442 I40E_CHECK_CMD_LENGTH(i40e_aqc_add_delete_mirror_rule_completion);
1443
1444 /* DCB 0x03xx*/
1445
1446 /* PFC Ignore (direct 0x0301)
1447  *    the command and response use the same descriptor structure
1448  */
1449 struct i40e_aqc_pfc_ignore {
1450         u8      tc_bitmap;
1451         u8      command_flags; /* unused on response */
1452 #define I40E_AQC_PFC_IGNORE_SET         0x80
1453 #define I40E_AQC_PFC_IGNORE_CLEAR       0x0
1454         u8      reserved[14];
1455 };
1456
1457 I40E_CHECK_CMD_LENGTH(i40e_aqc_pfc_ignore);
1458
1459 /* DCB Update (direct 0x0302) uses the i40e_aq_desc structure
1460  * with no parameters
1461  */
1462
1463 /* TX scheduler 0x04xx */
1464
1465 /* Almost all the indirect commands use
1466  * this generic struct to pass the SEID in param0
1467  */
1468 struct i40e_aqc_tx_sched_ind {
1469         __le16  vsi_seid;
1470         u8      reserved[6];
1471         __le32  addr_high;
1472         __le32  addr_low;
1473 };
1474
1475 I40E_CHECK_CMD_LENGTH(i40e_aqc_tx_sched_ind);
1476
1477 /* Several commands respond with a set of queue set handles */
1478 struct i40e_aqc_qs_handles_resp {
1479         __le16 qs_handles[8];
1480 };
1481
1482 /* Configure VSI BW limits (direct 0x0400) */
1483 struct i40e_aqc_configure_vsi_bw_limit {
1484         __le16  vsi_seid;
1485         u8      reserved[2];
1486         __le16  credit;
1487         u8      reserved1[2];
1488         u8      max_credit; /* 0-3, limit = 2^max */
1489         u8      reserved2[7];
1490 };
1491
1492 I40E_CHECK_CMD_LENGTH(i40e_aqc_configure_vsi_bw_limit);
1493
1494 /* Configure VSI Bandwidth Limit per Traffic Type (indirect 0x0406)
1495  *    responds with i40e_aqc_qs_handles_resp
1496  */
1497 struct i40e_aqc_configure_vsi_ets_sla_bw_data {
1498         u8      tc_valid_bits;
1499         u8      reserved[15];
1500         __le16  tc_bw_credits[8]; /* FW writesback QS handles here */
1501
1502         /* 4 bits per tc 0-7, 4th bit is reserved, limit = 2^max */
1503         __le16  tc_bw_max[2];
1504         u8      reserved1[28];
1505 };
1506
1507 I40E_CHECK_STRUCT_LEN(0x40, i40e_aqc_configure_vsi_ets_sla_bw_data);
1508
1509 /* Configure VSI Bandwidth Allocation per Traffic Type (indirect 0x0407)
1510  *    responds with i40e_aqc_qs_handles_resp
1511  */
1512 struct i40e_aqc_configure_vsi_tc_bw_data {
1513         u8      tc_valid_bits;
1514         u8      reserved[3];
1515         u8      tc_bw_credits[8];
1516         u8      reserved1[4];
1517         __le16  qs_handles[8];
1518 };
1519
1520 I40E_CHECK_STRUCT_LEN(0x20, i40e_aqc_configure_vsi_tc_bw_data);
1521
1522 /* Query vsi bw configuration (indirect 0x0408) */
1523 struct i40e_aqc_query_vsi_bw_config_resp {
1524         u8      tc_valid_bits;
1525         u8      tc_suspended_bits;
1526         u8      reserved[14];
1527         __le16  qs_handles[8];
1528         u8      reserved1[4];
1529         __le16  port_bw_limit;
1530         u8      reserved2[2];
1531         u8      max_bw; /* 0-3, limit = 2^max */
1532         u8      reserved3[23];
1533 };
1534
1535 I40E_CHECK_STRUCT_LEN(0x40, i40e_aqc_query_vsi_bw_config_resp);
1536
1537 /* Query VSI Bandwidth Allocation per Traffic Type (indirect 0x040A) */
1538 struct i40e_aqc_query_vsi_ets_sla_config_resp {
1539         u8      tc_valid_bits;
1540         u8      reserved[3];
1541         u8      share_credits[8];
1542         __le16  credits[8];
1543
1544         /* 4 bits per tc 0-7, 4th bit is reserved, limit = 2^max */
1545         __le16  tc_bw_max[2];
1546 };
1547
1548 I40E_CHECK_STRUCT_LEN(0x20, i40e_aqc_query_vsi_ets_sla_config_resp);
1549
1550 /* Configure Switching Component Bandwidth Limit (direct 0x0410) */
1551 struct i40e_aqc_configure_switching_comp_bw_limit {
1552         __le16  seid;
1553         u8      reserved[2];
1554         __le16  credit;
1555         u8      reserved1[2];
1556         u8      max_bw; /* 0-3, limit = 2^max */
1557         u8      reserved2[7];
1558 };
1559
1560 I40E_CHECK_CMD_LENGTH(i40e_aqc_configure_switching_comp_bw_limit);
1561
1562 /* Enable  Physical Port ETS (indirect 0x0413)
1563  * Modify  Physical Port ETS (indirect 0x0414)
1564  * Disable Physical Port ETS (indirect 0x0415)
1565  */
1566 struct i40e_aqc_configure_switching_comp_ets_data {
1567         u8      reserved[4];
1568         u8      tc_valid_bits;
1569         u8      seepage;
1570 #define I40E_AQ_ETS_SEEPAGE_EN_MASK     0x1
1571         u8      tc_strict_priority_flags;
1572         u8      reserved1[17];
1573         u8      tc_bw_share_credits[8];
1574         u8      reserved2[96];
1575 };
1576
1577 I40E_CHECK_STRUCT_LEN(0x80, i40e_aqc_configure_switching_comp_ets_data);
1578
1579 /* Configure Switching Component Bandwidth Limits per Tc (indirect 0x0416) */
1580 struct i40e_aqc_configure_switching_comp_ets_bw_limit_data {
1581         u8      tc_valid_bits;
1582         u8      reserved[15];
1583         __le16  tc_bw_credit[8];
1584
1585         /* 4 bits per tc 0-7, 4th bit is reserved, limit = 2^max */
1586         __le16  tc_bw_max[2];
1587         u8      reserved1[28];
1588 };
1589
1590 I40E_CHECK_STRUCT_LEN(0x40,
1591                       i40e_aqc_configure_switching_comp_ets_bw_limit_data);
1592
1593 /* Configure Switching Component Bandwidth Allocation per Tc
1594  * (indirect 0x0417)
1595  */
1596 struct i40e_aqc_configure_switching_comp_bw_config_data {
1597         u8      tc_valid_bits;
1598         u8      reserved[2];
1599         u8      absolute_credits; /* bool */
1600         u8      tc_bw_share_credits[8];
1601         u8      reserved1[20];
1602 };
1603
1604 I40E_CHECK_STRUCT_LEN(0x20, i40e_aqc_configure_switching_comp_bw_config_data);
1605
1606 /* Query Switching Component Configuration (indirect 0x0418) */
1607 struct i40e_aqc_query_switching_comp_ets_config_resp {
1608         u8      tc_valid_bits;
1609         u8      reserved[35];
1610         __le16  port_bw_limit;
1611         u8      reserved1[2];
1612         u8      tc_bw_max; /* 0-3, limit = 2^max */
1613         u8      reserved2[23];
1614 };
1615
1616 I40E_CHECK_STRUCT_LEN(0x40, i40e_aqc_query_switching_comp_ets_config_resp);
1617
1618 /* Query PhysicalPort ETS Configuration (indirect 0x0419) */
1619 struct i40e_aqc_query_port_ets_config_resp {
1620         u8      reserved[4];
1621         u8      tc_valid_bits;
1622         u8      reserved1;
1623         u8      tc_strict_priority_bits;
1624         u8      reserved2;
1625         u8      tc_bw_share_credits[8];
1626         __le16  tc_bw_limits[8];
1627
1628         /* 4 bits per tc 0-7, 4th bit reserved, limit = 2^max */
1629         __le16  tc_bw_max[2];
1630         u8      reserved3[32];
1631 };
1632
1633 I40E_CHECK_STRUCT_LEN(0x44, i40e_aqc_query_port_ets_config_resp);
1634
1635 /* Query Switching Component Bandwidth Allocation per Traffic Type
1636  * (indirect 0x041A)
1637  */
1638 struct i40e_aqc_query_switching_comp_bw_config_resp {
1639         u8      tc_valid_bits;
1640         u8      reserved[2];
1641         u8      absolute_credits_enable; /* bool */
1642         u8      tc_bw_share_credits[8];
1643         __le16  tc_bw_limits[8];
1644
1645         /* 4 bits per tc 0-7, 4th bit is reserved, limit = 2^max */
1646         __le16  tc_bw_max[2];
1647 };
1648
1649 I40E_CHECK_STRUCT_LEN(0x20, i40e_aqc_query_switching_comp_bw_config_resp);
1650
1651 /* Suspend/resume port TX traffic
1652  * (direct 0x041B and 0x041C) uses the generic SEID struct
1653  */
1654
1655 /* Configure partition BW
1656  * (indirect 0x041D)
1657  */
1658 struct i40e_aqc_configure_partition_bw_data {
1659         __le16  pf_valid_bits;
1660         u8      min_bw[16];      /* guaranteed bandwidth */
1661         u8      max_bw[16];      /* bandwidth limit */
1662 };
1663
1664 I40E_CHECK_STRUCT_LEN(0x22, i40e_aqc_configure_partition_bw_data);
1665
1666 /* Get PHY Abilities (indirect 0x0600) uses the generic indirect struct */
1667
1668 /* set in param0 for get phy abilities to report qualified modules */
1669 #define I40E_AQ_PHY_REPORT_QUALIFIED_MODULES    0x0001
1670 #define I40E_AQ_PHY_REPORT_INITIAL_VALUES       0x0002
1671
1672 enum i40e_aq_phy_type {
1673         I40E_PHY_TYPE_SGMII                     = 0x0,
1674         I40E_PHY_TYPE_1000BASE_KX               = 0x1,
1675         I40E_PHY_TYPE_10GBASE_KX4               = 0x2,
1676         I40E_PHY_TYPE_10GBASE_KR                = 0x3,
1677         I40E_PHY_TYPE_40GBASE_KR4               = 0x4,
1678         I40E_PHY_TYPE_XAUI                      = 0x5,
1679         I40E_PHY_TYPE_XFI                       = 0x6,
1680         I40E_PHY_TYPE_SFI                       = 0x7,
1681         I40E_PHY_TYPE_XLAUI                     = 0x8,
1682         I40E_PHY_TYPE_XLPPI                     = 0x9,
1683         I40E_PHY_TYPE_40GBASE_CR4_CU            = 0xA,
1684         I40E_PHY_TYPE_10GBASE_CR1_CU            = 0xB,
1685         I40E_PHY_TYPE_10GBASE_AOC               = 0xC,
1686         I40E_PHY_TYPE_40GBASE_AOC               = 0xD,
1687         I40E_PHY_TYPE_100BASE_TX                = 0x11,
1688         I40E_PHY_TYPE_1000BASE_T                = 0x12,
1689         I40E_PHY_TYPE_10GBASE_T                 = 0x13,
1690         I40E_PHY_TYPE_10GBASE_SR                = 0x14,
1691         I40E_PHY_TYPE_10GBASE_LR                = 0x15,
1692         I40E_PHY_TYPE_10GBASE_SFPP_CU           = 0x16,
1693         I40E_PHY_TYPE_10GBASE_CR1               = 0x17,
1694         I40E_PHY_TYPE_40GBASE_CR4               = 0x18,
1695         I40E_PHY_TYPE_40GBASE_SR4               = 0x19,
1696         I40E_PHY_TYPE_40GBASE_LR4               = 0x1A,
1697         I40E_PHY_TYPE_1000BASE_SX               = 0x1B,
1698         I40E_PHY_TYPE_1000BASE_LX               = 0x1C,
1699         I40E_PHY_TYPE_1000BASE_T_OPTICAL        = 0x1D,
1700         I40E_PHY_TYPE_20GBASE_KR2               = 0x1E,
1701         I40E_PHY_TYPE_25GBASE_KR                = 0x1F,
1702         I40E_PHY_TYPE_25GBASE_CR                = 0x20,
1703         I40E_PHY_TYPE_25GBASE_SR                = 0x21,
1704         I40E_PHY_TYPE_25GBASE_LR                = 0x22,
1705         I40E_PHY_TYPE_MAX
1706 };
1707
1708 #define I40E_LINK_SPEED_100MB_SHIFT     0x1
1709 #define I40E_LINK_SPEED_1000MB_SHIFT    0x2
1710 #define I40E_LINK_SPEED_10GB_SHIFT      0x3
1711 #define I40E_LINK_SPEED_40GB_SHIFT      0x4
1712 #define I40E_LINK_SPEED_20GB_SHIFT      0x5
1713 #define I40E_LINK_SPEED_25GB_SHIFT      0x6
1714
1715 enum i40e_aq_link_speed {
1716         I40E_LINK_SPEED_UNKNOWN = 0,
1717         I40E_LINK_SPEED_100MB   = (1 << I40E_LINK_SPEED_100MB_SHIFT),
1718         I40E_LINK_SPEED_1GB     = (1 << I40E_LINK_SPEED_1000MB_SHIFT),
1719         I40E_LINK_SPEED_10GB    = (1 << I40E_LINK_SPEED_10GB_SHIFT),
1720         I40E_LINK_SPEED_40GB    = (1 << I40E_LINK_SPEED_40GB_SHIFT),
1721         I40E_LINK_SPEED_20GB    = (1 << I40E_LINK_SPEED_20GB_SHIFT),
1722         I40E_LINK_SPEED_25GB    = (1 << I40E_LINK_SPEED_25GB_SHIFT),
1723 };
1724
1725 struct i40e_aqc_module_desc {
1726         u8 oui[3];
1727         u8 reserved1;
1728         u8 part_number[16];
1729         u8 revision[4];
1730         u8 reserved2[8];
1731 };
1732
1733 I40E_CHECK_STRUCT_LEN(0x20, i40e_aqc_module_desc);
1734
1735 struct i40e_aq_get_phy_abilities_resp {
1736         __le32  phy_type;       /* bitmap using the above enum for offsets */
1737         u8      link_speed;     /* bitmap using the above enum bit patterns */
1738         u8      abilities;
1739 #define I40E_AQ_PHY_FLAG_PAUSE_TX       0x01
1740 #define I40E_AQ_PHY_FLAG_PAUSE_RX       0x02
1741 #define I40E_AQ_PHY_FLAG_LOW_POWER      0x04
1742 #define I40E_AQ_PHY_LINK_ENABLED        0x08
1743 #define I40E_AQ_PHY_AN_ENABLED          0x10
1744 #define I40E_AQ_PHY_FLAG_MODULE_QUAL    0x20
1745         __le16  eee_capability;
1746 #define I40E_AQ_EEE_100BASE_TX          0x0002
1747 #define I40E_AQ_EEE_1000BASE_T          0x0004
1748 #define I40E_AQ_EEE_10GBASE_T           0x0008
1749 #define I40E_AQ_EEE_1000BASE_KX         0x0010
1750 #define I40E_AQ_EEE_10GBASE_KX4         0x0020
1751 #define I40E_AQ_EEE_10GBASE_KR          0x0040
1752         __le32  eeer_val;
1753         u8      d3_lpan;
1754 #define I40E_AQ_SET_PHY_D3_LPAN_ENA     0x01
1755         u8      phy_type_ext;
1756 #define I40E_AQ_PHY_TYPE_EXT_25G_KR     0X01
1757 #define I40E_AQ_PHY_TYPE_EXT_25G_CR     0X02
1758 #define I40E_AQ_PHY_TYPE_EXT_25G_SR     0x04
1759 #define I40E_AQ_PHY_TYPE_EXT_25G_LR     0x08
1760         u8      mod_type_ext;
1761         u8      ext_comp_code;
1762         u8      phy_id[4];
1763         u8      module_type[3];
1764         u8      qualified_module_count;
1765 #define I40E_AQ_PHY_MAX_QMS             16
1766         struct i40e_aqc_module_desc     qualified_module[I40E_AQ_PHY_MAX_QMS];
1767 };
1768
1769 I40E_CHECK_STRUCT_LEN(0x218, i40e_aq_get_phy_abilities_resp);
1770
1771 /* Set PHY Config (direct 0x0601) */
1772 struct i40e_aq_set_phy_config { /* same bits as above in all */
1773         __le32  phy_type;
1774         u8      link_speed;
1775         u8      abilities;
1776 /* bits 0-2 use the values from get_phy_abilities_resp */
1777 #define I40E_AQ_PHY_ENABLE_LINK         0x08
1778 #define I40E_AQ_PHY_ENABLE_AN           0x10
1779 #define I40E_AQ_PHY_ENABLE_ATOMIC_LINK  0x20
1780         __le16  eee_capability;
1781         __le32  eeer;
1782         u8      low_power_ctrl;
1783         u8      phy_type_ext;
1784 #define I40E_AQ_PHY_TYPE_EXT_25G_KR     0X01
1785 #define I40E_AQ_PHY_TYPE_EXT_25G_CR     0X02
1786 #define I40E_AQ_PHY_TYPE_EXT_25G_SR     0x04
1787 #define I40E_AQ_PHY_TYPE_EXT_25G_LR     0x08
1788         u8      reserved[2];
1789 };
1790
1791 I40E_CHECK_CMD_LENGTH(i40e_aq_set_phy_config);
1792
1793 /* Set MAC Config command data structure (direct 0x0603) */
1794 struct i40e_aq_set_mac_config {
1795         __le16  max_frame_size;
1796         u8      params;
1797 #define I40E_AQ_SET_MAC_CONFIG_CRC_EN           0x04
1798 #define I40E_AQ_SET_MAC_CONFIG_PACING_MASK      0x78
1799 #define I40E_AQ_SET_MAC_CONFIG_PACING_SHIFT     3
1800 #define I40E_AQ_SET_MAC_CONFIG_PACING_NONE      0x0
1801 #define I40E_AQ_SET_MAC_CONFIG_PACING_1B_13TX   0xF
1802 #define I40E_AQ_SET_MAC_CONFIG_PACING_1DW_9TX   0x9
1803 #define I40E_AQ_SET_MAC_CONFIG_PACING_1DW_4TX   0x8
1804 #define I40E_AQ_SET_MAC_CONFIG_PACING_3DW_7TX   0x7
1805 #define I40E_AQ_SET_MAC_CONFIG_PACING_2DW_3TX   0x6
1806 #define I40E_AQ_SET_MAC_CONFIG_PACING_1DW_1TX   0x5
1807 #define I40E_AQ_SET_MAC_CONFIG_PACING_3DW_2TX   0x4
1808 #define I40E_AQ_SET_MAC_CONFIG_PACING_7DW_3TX   0x3
1809 #define I40E_AQ_SET_MAC_CONFIG_PACING_4DW_1TX   0x2
1810 #define I40E_AQ_SET_MAC_CONFIG_PACING_9DW_1TX   0x1
1811         u8      tx_timer_priority; /* bitmap */
1812         __le16  tx_timer_value;
1813         __le16  fc_refresh_threshold;
1814         u8      reserved[8];
1815 };
1816
1817 I40E_CHECK_CMD_LENGTH(i40e_aq_set_mac_config);
1818
1819 /* Restart Auto-Negotiation (direct 0x605) */
1820 struct i40e_aqc_set_link_restart_an {
1821         u8      command;
1822 #define I40E_AQ_PHY_RESTART_AN  0x02
1823 #define I40E_AQ_PHY_LINK_ENABLE 0x04
1824         u8      reserved[15];
1825 };
1826
1827 I40E_CHECK_CMD_LENGTH(i40e_aqc_set_link_restart_an);
1828
1829 /* Get Link Status cmd & response data structure (direct 0x0607) */
1830 struct i40e_aqc_get_link_status {
1831         __le16  command_flags; /* only field set on command */
1832 #define I40E_AQ_LSE_MASK                0x3
1833 #define I40E_AQ_LSE_NOP                 0x0
1834 #define I40E_AQ_LSE_DISABLE             0x2
1835 #define I40E_AQ_LSE_ENABLE              0x3
1836 /* only response uses this flag */
1837 #define I40E_AQ_LSE_IS_ENABLED          0x1
1838         u8      phy_type;    /* i40e_aq_phy_type   */
1839         u8      link_speed;  /* i40e_aq_link_speed */
1840         u8      link_info;
1841 #define I40E_AQ_LINK_UP                 0x01    /* obsolete */
1842 #define I40E_AQ_LINK_UP_FUNCTION        0x01
1843 #define I40E_AQ_LINK_FAULT              0x02
1844 #define I40E_AQ_LINK_FAULT_TX           0x04
1845 #define I40E_AQ_LINK_FAULT_RX           0x08
1846 #define I40E_AQ_LINK_FAULT_REMOTE       0x10
1847 #define I40E_AQ_LINK_UP_PORT            0x20
1848 #define I40E_AQ_MEDIA_AVAILABLE         0x40
1849 #define I40E_AQ_SIGNAL_DETECT           0x80
1850         u8      an_info;
1851 #define I40E_AQ_AN_COMPLETED            0x01
1852 #define I40E_AQ_LP_AN_ABILITY           0x02
1853 #define I40E_AQ_PD_FAULT                0x04
1854 #define I40E_AQ_FEC_EN                  0x08
1855 #define I40E_AQ_PHY_LOW_POWER           0x10
1856 #define I40E_AQ_LINK_PAUSE_TX           0x20
1857 #define I40E_AQ_LINK_PAUSE_RX           0x40
1858 #define I40E_AQ_QUALIFIED_MODULE        0x80
1859         u8      ext_info;
1860 #define I40E_AQ_LINK_PHY_TEMP_ALARM     0x01
1861 #define I40E_AQ_LINK_XCESSIVE_ERRORS    0x02
1862 #define I40E_AQ_LINK_TX_SHIFT           0x02
1863 #define I40E_AQ_LINK_TX_MASK            (0x03 << I40E_AQ_LINK_TX_SHIFT)
1864 #define I40E_AQ_LINK_TX_ACTIVE          0x00
1865 #define I40E_AQ_LINK_TX_DRAINED         0x01
1866 #define I40E_AQ_LINK_TX_FLUSHED         0x03
1867 #define I40E_AQ_LINK_FORCED_40G         0x10
1868 /* 25G Error Codes */
1869 #define I40E_AQ_25G_NO_ERR              0X00
1870 #define I40E_AQ_25G_NOT_PRESENT         0X01
1871 #define I40E_AQ_25G_NVM_CRC_ERR         0X02
1872 #define I40E_AQ_25G_SBUS_UCODE_ERR      0X03
1873 #define I40E_AQ_25G_SERDES_UCODE_ERR    0X04
1874 #define I40E_AQ_25G_NIMB_UCODE_ERR      0X05
1875         u8      loopback; /* use defines from i40e_aqc_set_lb_mode */
1876         __le16  max_frame_size;
1877         u8      config;
1878 #define I40E_AQ_CONFIG_CRC_ENA          0x04
1879 #define I40E_AQ_CONFIG_PACING_MASK      0x78
1880         u8      power_desc;
1881 #define I40E_AQ_LINK_POWER_CLASS_1      0x00
1882 #define I40E_AQ_LINK_POWER_CLASS_2      0x01
1883 #define I40E_AQ_LINK_POWER_CLASS_3      0x02
1884 #define I40E_AQ_LINK_POWER_CLASS_4      0x03
1885 #define I40E_AQ_PWR_CLASS_MASK          0x03
1886         u8      reserved[4];
1887 };
1888
1889 I40E_CHECK_CMD_LENGTH(i40e_aqc_get_link_status);
1890
1891 /* Set event mask command (direct 0x613) */
1892 struct i40e_aqc_set_phy_int_mask {
1893         u8      reserved[8];
1894         __le16  event_mask;
1895 #define I40E_AQ_EVENT_LINK_UPDOWN       0x0002
1896 #define I40E_AQ_EVENT_MEDIA_NA          0x0004
1897 #define I40E_AQ_EVENT_LINK_FAULT        0x0008
1898 #define I40E_AQ_EVENT_PHY_TEMP_ALARM    0x0010
1899 #define I40E_AQ_EVENT_EXCESSIVE_ERRORS  0x0020
1900 #define I40E_AQ_EVENT_SIGNAL_DETECT     0x0040
1901 #define I40E_AQ_EVENT_AN_COMPLETED      0x0080
1902 #define I40E_AQ_EVENT_MODULE_QUAL_FAIL  0x0100
1903 #define I40E_AQ_EVENT_PORT_TX_SUSPENDED 0x0200
1904         u8      reserved1[6];
1905 };
1906
1907 I40E_CHECK_CMD_LENGTH(i40e_aqc_set_phy_int_mask);
1908
1909 /* Get Local AN advt register (direct 0x0614)
1910  * Set Local AN advt register (direct 0x0615)
1911  * Get Link Partner AN advt register (direct 0x0616)
1912  */
1913 struct i40e_aqc_an_advt_reg {
1914         __le32  local_an_reg0;
1915         __le16  local_an_reg1;
1916         u8      reserved[10];
1917 };
1918
1919 I40E_CHECK_CMD_LENGTH(i40e_aqc_an_advt_reg);
1920
1921 /* Set Loopback mode (0x0618) */
1922 struct i40e_aqc_set_lb_mode {
1923         __le16  lb_mode;
1924 #define I40E_AQ_LB_PHY_LOCAL    0x01
1925 #define I40E_AQ_LB_PHY_REMOTE   0x02
1926 #define I40E_AQ_LB_MAC_LOCAL    0x04
1927         u8      reserved[14];
1928 };
1929
1930 I40E_CHECK_CMD_LENGTH(i40e_aqc_set_lb_mode);
1931
1932 /* Set PHY Debug command (0x0622) */
1933 struct i40e_aqc_set_phy_debug {
1934         u8      command_flags;
1935 #define I40E_AQ_PHY_DEBUG_RESET_INTERNAL        0x02
1936 #define I40E_AQ_PHY_DEBUG_RESET_EXTERNAL_SHIFT  2
1937 #define I40E_AQ_PHY_DEBUG_RESET_EXTERNAL_MASK   (0x03 << \
1938                                         I40E_AQ_PHY_DEBUG_RESET_EXTERNAL_SHIFT)
1939 #define I40E_AQ_PHY_DEBUG_RESET_EXTERNAL_NONE   0x00
1940 #define I40E_AQ_PHY_DEBUG_RESET_EXTERNAL_HARD   0x01
1941 #define I40E_AQ_PHY_DEBUG_RESET_EXTERNAL_SOFT   0x02
1942 /* Disable link manageability on a single port */
1943 #define I40E_AQ_PHY_DEBUG_DISABLE_LINK_FW       0x10
1944 /* Disable link manageability on all ports needs both bits 4 and 5 */
1945 #define I40E_AQ_PHY_DEBUG_DISABLE_ALL_LINK_FW   0x20
1946         u8      reserved[15];
1947 };
1948
1949 I40E_CHECK_CMD_LENGTH(i40e_aqc_set_phy_debug);
1950
1951 enum i40e_aq_phy_reg_type {
1952         I40E_AQC_PHY_REG_INTERNAL       = 0x1,
1953         I40E_AQC_PHY_REG_EXERNAL_BASET  = 0x2,
1954         I40E_AQC_PHY_REG_EXERNAL_MODULE = 0x3
1955 };
1956
1957 /* Run PHY Activity (0x0626) */
1958 struct i40e_aqc_run_phy_activity {
1959         __le16  activity_id;
1960         u8      flags;
1961         u8      reserved1;
1962         __le32  control;
1963         __le32  data;
1964         u8      reserved2[4];
1965 };
1966
1967 I40E_CHECK_CMD_LENGTH(i40e_aqc_run_phy_activity);
1968
1969 /* NVM Read command (indirect 0x0701)
1970  * NVM Erase commands (direct 0x0702)
1971  * NVM Update commands (indirect 0x0703)
1972  */
1973 struct i40e_aqc_nvm_update {
1974         u8      command_flags;
1975 #define I40E_AQ_NVM_LAST_CMD    0x01
1976 #define I40E_AQ_NVM_FLASH_ONLY  0x80
1977         u8      module_pointer;
1978         __le16  length;
1979         __le32  offset;
1980         __le32  addr_high;
1981         __le32  addr_low;
1982 };
1983
1984 I40E_CHECK_CMD_LENGTH(i40e_aqc_nvm_update);
1985
1986 /* NVM Config Read (indirect 0x0704) */
1987 struct i40e_aqc_nvm_config_read {
1988         __le16  cmd_flags;
1989 #define I40E_AQ_ANVM_SINGLE_OR_MULTIPLE_FEATURES_MASK   1
1990 #define I40E_AQ_ANVM_READ_SINGLE_FEATURE                0
1991 #define I40E_AQ_ANVM_READ_MULTIPLE_FEATURES             1
1992         __le16  element_count;
1993         __le16  element_id;     /* Feature/field ID */
1994         __le16  element_id_msw; /* MSWord of field ID */
1995         __le32  address_high;
1996         __le32  address_low;
1997 };
1998
1999 I40E_CHECK_CMD_LENGTH(i40e_aqc_nvm_config_read);
2000
2001 /* NVM Config Write (indirect 0x0705) */
2002 struct i40e_aqc_nvm_config_write {
2003         __le16  cmd_flags;
2004         __le16  element_count;
2005         u8      reserved[4];
2006         __le32  address_high;
2007         __le32  address_low;
2008 };
2009
2010 I40E_CHECK_CMD_LENGTH(i40e_aqc_nvm_config_write);
2011
2012 /* Used for 0x0704 as well as for 0x0705 commands */
2013 #define I40E_AQ_ANVM_FEATURE_OR_IMMEDIATE_SHIFT         1
2014 #define I40E_AQ_ANVM_FEATURE_OR_IMMEDIATE_MASK \
2015                                 (1 << I40E_AQ_ANVM_FEATURE_OR_IMMEDIATE_SHIFT)
2016 #define I40E_AQ_ANVM_FEATURE            0
2017 #define I40E_AQ_ANVM_IMMEDIATE_FIELD    (1 << FEATURE_OR_IMMEDIATE_SHIFT)
2018 struct i40e_aqc_nvm_config_data_feature {
2019         __le16 feature_id;
2020 #define I40E_AQ_ANVM_FEATURE_OPTION_OEM_ONLY            0x01
2021 #define I40E_AQ_ANVM_FEATURE_OPTION_DWORD_MAP           0x08
2022 #define I40E_AQ_ANVM_FEATURE_OPTION_POR_CSR             0x10
2023         __le16 feature_options;
2024         __le16 feature_selection;
2025 };
2026
2027 I40E_CHECK_STRUCT_LEN(0x6, i40e_aqc_nvm_config_data_feature);
2028
2029 struct i40e_aqc_nvm_config_data_immediate_field {
2030         __le32 field_id;
2031         __le32 field_value;
2032         __le16 field_options;
2033         __le16 reserved;
2034 };
2035
2036 I40E_CHECK_STRUCT_LEN(0xc, i40e_aqc_nvm_config_data_immediate_field);
2037
2038 /* OEM Post Update (indirect 0x0720)
2039  * no command data struct used
2040  */
2041 struct i40e_aqc_nvm_oem_post_update {
2042 #define I40E_AQ_NVM_OEM_POST_UPDATE_EXTERNAL_DATA       0x01
2043         u8 sel_data;
2044         u8 reserved[7];
2045 };
2046
2047 I40E_CHECK_STRUCT_LEN(0x8, i40e_aqc_nvm_oem_post_update);
2048
2049 struct i40e_aqc_nvm_oem_post_update_buffer {
2050         u8 str_len;
2051         u8 dev_addr;
2052         __le16 eeprom_addr;
2053         u8 data[36];
2054 };
2055
2056 I40E_CHECK_STRUCT_LEN(0x28, i40e_aqc_nvm_oem_post_update_buffer);
2057
2058 /* Thermal Sensor (indirect 0x0721)
2059  *     read or set thermal sensor configs and values
2060  *     takes a sensor and command specific data buffer, not detailed here
2061  */
2062 struct i40e_aqc_thermal_sensor {
2063         u8 sensor_action;
2064 #define I40E_AQ_THERMAL_SENSOR_READ_CONFIG      0
2065 #define I40E_AQ_THERMAL_SENSOR_SET_CONFIG       1
2066 #define I40E_AQ_THERMAL_SENSOR_READ_TEMP        2
2067         u8 reserved[7];
2068         __le32  addr_high;
2069         __le32  addr_low;
2070 };
2071
2072 I40E_CHECK_CMD_LENGTH(i40e_aqc_thermal_sensor);
2073
2074 /* Send to PF command (indirect 0x0801) id is only used by PF
2075  * Send to VF command (indirect 0x0802) id is only used by PF
2076  * Send to Peer PF command (indirect 0x0803)
2077  */
2078 struct i40e_aqc_pf_vf_message {
2079         __le32  id;
2080         u8      reserved[4];
2081         __le32  addr_high;
2082         __le32  addr_low;
2083 };
2084
2085 I40E_CHECK_CMD_LENGTH(i40e_aqc_pf_vf_message);
2086
2087 /* Alternate structure */
2088
2089 /* Direct write (direct 0x0900)
2090  * Direct read (direct 0x0902)
2091  */
2092 struct i40e_aqc_alternate_write {
2093         __le32 address0;
2094         __le32 data0;
2095         __le32 address1;
2096         __le32 data1;
2097 };
2098
2099 I40E_CHECK_CMD_LENGTH(i40e_aqc_alternate_write);
2100
2101 /* Indirect write (indirect 0x0901)
2102  * Indirect read (indirect 0x0903)
2103  */
2104
2105 struct i40e_aqc_alternate_ind_write {
2106         __le32 address;
2107         __le32 length;
2108         __le32 addr_high;
2109         __le32 addr_low;
2110 };
2111
2112 I40E_CHECK_CMD_LENGTH(i40e_aqc_alternate_ind_write);
2113
2114 /* Done alternate write (direct 0x0904)
2115  * uses i40e_aq_desc
2116  */
2117 struct i40e_aqc_alternate_write_done {
2118         __le16  cmd_flags;
2119 #define I40E_AQ_ALTERNATE_MODE_BIOS_MASK        1
2120 #define I40E_AQ_ALTERNATE_MODE_BIOS_LEGACY      0
2121 #define I40E_AQ_ALTERNATE_MODE_BIOS_UEFI        1
2122 #define I40E_AQ_ALTERNATE_RESET_NEEDED          2
2123         u8      reserved[14];
2124 };
2125
2126 I40E_CHECK_CMD_LENGTH(i40e_aqc_alternate_write_done);
2127
2128 /* Set OEM mode (direct 0x0905) */
2129 struct i40e_aqc_alternate_set_mode {
2130         __le32  mode;
2131 #define I40E_AQ_ALTERNATE_MODE_NONE     0
2132 #define I40E_AQ_ALTERNATE_MODE_OEM      1
2133         u8      reserved[12];
2134 };
2135
2136 I40E_CHECK_CMD_LENGTH(i40e_aqc_alternate_set_mode);
2137
2138 /* Clear port Alternate RAM (direct 0x0906) uses i40e_aq_desc */
2139
2140 /* async events 0x10xx */
2141
2142 /* Lan Queue Overflow Event (direct, 0x1001) */
2143 struct i40e_aqc_lan_overflow {
2144         __le32  prtdcb_rupto;
2145         __le32  otx_ctl;
2146         u8      reserved[8];
2147 };
2148
2149 I40E_CHECK_CMD_LENGTH(i40e_aqc_lan_overflow);
2150
2151 /* Get LLDP MIB (indirect 0x0A00) */
2152 struct i40e_aqc_lldp_get_mib {
2153         u8      type;
2154         u8      reserved1;
2155 #define I40E_AQ_LLDP_MIB_TYPE_MASK              0x3
2156 #define I40E_AQ_LLDP_MIB_LOCAL                  0x0
2157 #define I40E_AQ_LLDP_MIB_REMOTE                 0x1
2158 #define I40E_AQ_LLDP_MIB_LOCAL_AND_REMOTE       0x2
2159 #define I40E_AQ_LLDP_BRIDGE_TYPE_MASK           0xC
2160 #define I40E_AQ_LLDP_BRIDGE_TYPE_SHIFT          0x2
2161 #define I40E_AQ_LLDP_BRIDGE_TYPE_NEAREST_BRIDGE 0x0
2162 #define I40E_AQ_LLDP_BRIDGE_TYPE_NON_TPMR       0x1
2163 #define I40E_AQ_LLDP_TX_SHIFT                   0x4
2164 #define I40E_AQ_LLDP_TX_MASK                    (0x03 << I40E_AQ_LLDP_TX_SHIFT)
2165 /* TX pause flags use I40E_AQ_LINK_TX_* above */
2166         __le16  local_len;
2167         __le16  remote_len;
2168         u8      reserved2[2];
2169         __le32  addr_high;
2170         __le32  addr_low;
2171 };
2172
2173 I40E_CHECK_CMD_LENGTH(i40e_aqc_lldp_get_mib);
2174
2175 /* Configure LLDP MIB Change Event (direct 0x0A01)
2176  * also used for the event (with type in the command field)
2177  */
2178 struct i40e_aqc_lldp_update_mib {
2179         u8      command;
2180 #define I40E_AQ_LLDP_MIB_UPDATE_ENABLE  0x0
2181 #define I40E_AQ_LLDP_MIB_UPDATE_DISABLE 0x1
2182         u8      reserved[7];
2183         __le32  addr_high;
2184         __le32  addr_low;
2185 };
2186
2187 I40E_CHECK_CMD_LENGTH(i40e_aqc_lldp_update_mib);
2188
2189 /* Add LLDP TLV (indirect 0x0A02)
2190  * Delete LLDP TLV (indirect 0x0A04)
2191  */
2192 struct i40e_aqc_lldp_add_tlv {
2193         u8      type; /* only nearest bridge and non-TPMR from 0x0A00 */
2194         u8      reserved1[1];
2195         __le16  len;
2196         u8      reserved2[4];
2197         __le32  addr_high;
2198         __le32  addr_low;
2199 };
2200
2201 I40E_CHECK_CMD_LENGTH(i40e_aqc_lldp_add_tlv);
2202
2203 /* Update LLDP TLV (indirect 0x0A03) */
2204 struct i40e_aqc_lldp_update_tlv {
2205         u8      type; /* only nearest bridge and non-TPMR from 0x0A00 */
2206         u8      reserved;
2207         __le16  old_len;
2208         __le16  new_offset;
2209         __le16  new_len;
2210         __le32  addr_high;
2211         __le32  addr_low;
2212 };
2213
2214 I40E_CHECK_CMD_LENGTH(i40e_aqc_lldp_update_tlv);
2215
2216 /* Stop LLDP (direct 0x0A05) */
2217 struct i40e_aqc_lldp_stop {
2218         u8      command;
2219 #define I40E_AQ_LLDP_AGENT_STOP         0x0
2220 #define I40E_AQ_LLDP_AGENT_SHUTDOWN     0x1
2221         u8      reserved[15];
2222 };
2223
2224 I40E_CHECK_CMD_LENGTH(i40e_aqc_lldp_stop);
2225
2226 /* Start LLDP (direct 0x0A06) */
2227
2228 struct i40e_aqc_lldp_start {
2229         u8      command;
2230 #define I40E_AQ_LLDP_AGENT_START        0x1
2231         u8      reserved[15];
2232 };
2233
2234 I40E_CHECK_CMD_LENGTH(i40e_aqc_lldp_start);
2235
2236 /* Get CEE DCBX Oper Config (0x0A07)
2237  * uses the generic descriptor struct
2238  * returns below as indirect response
2239  */
2240
2241 #define I40E_AQC_CEE_APP_FCOE_SHIFT     0x0
2242 #define I40E_AQC_CEE_APP_FCOE_MASK      (0x7 << I40E_AQC_CEE_APP_FCOE_SHIFT)
2243 #define I40E_AQC_CEE_APP_ISCSI_SHIFT    0x3
2244 #define I40E_AQC_CEE_APP_ISCSI_MASK     (0x7 << I40E_AQC_CEE_APP_ISCSI_SHIFT)
2245 #define I40E_AQC_CEE_APP_FIP_SHIFT      0x8
2246 #define I40E_AQC_CEE_APP_FIP_MASK       (0x7 << I40E_AQC_CEE_APP_FIP_SHIFT)
2247
2248 #define I40E_AQC_CEE_PG_STATUS_SHIFT    0x0
2249 #define I40E_AQC_CEE_PG_STATUS_MASK     (0x7 << I40E_AQC_CEE_PG_STATUS_SHIFT)
2250 #define I40E_AQC_CEE_PFC_STATUS_SHIFT   0x3
2251 #define I40E_AQC_CEE_PFC_STATUS_MASK    (0x7 << I40E_AQC_CEE_PFC_STATUS_SHIFT)
2252 #define I40E_AQC_CEE_APP_STATUS_SHIFT   0x8
2253 #define I40E_AQC_CEE_APP_STATUS_MASK    (0x7 << I40E_AQC_CEE_APP_STATUS_SHIFT)
2254 #define I40E_AQC_CEE_FCOE_STATUS_SHIFT  0x8
2255 #define I40E_AQC_CEE_FCOE_STATUS_MASK   (0x7 << I40E_AQC_CEE_FCOE_STATUS_SHIFT)
2256 #define I40E_AQC_CEE_ISCSI_STATUS_SHIFT 0xB
2257 #define I40E_AQC_CEE_ISCSI_STATUS_MASK  (0x7 << I40E_AQC_CEE_ISCSI_STATUS_SHIFT)
2258 #define I40E_AQC_CEE_FIP_STATUS_SHIFT   0x10
2259 #define I40E_AQC_CEE_FIP_STATUS_MASK    (0x7 << I40E_AQC_CEE_FIP_STATUS_SHIFT)
2260
2261 /* struct i40e_aqc_get_cee_dcb_cfg_v1_resp was originally defined with
2262  * word boundary layout issues, which the Linux compilers silently deal
2263  * with by adding padding, making the actual struct larger than designed.
2264  * However, the FW compiler for the NIC is less lenient and complains
2265  * about the struct.  Hence, the struct defined here has an extra byte in
2266  * fields reserved3 and reserved4 to directly acknowledge that padding,
2267  * and the new length is used in the length check macro.
2268  */
2269 struct i40e_aqc_get_cee_dcb_cfg_v1_resp {
2270         u8      reserved1;
2271         u8      oper_num_tc;
2272         u8      oper_prio_tc[4];
2273         u8      reserved2;
2274         u8      oper_tc_bw[8];
2275         u8      oper_pfc_en;
2276         u8      reserved3[2];
2277         __le16  oper_app_prio;
2278         u8      reserved4[2];
2279         __le16  tlv_status;
2280 };
2281
2282 I40E_CHECK_STRUCT_LEN(0x18, i40e_aqc_get_cee_dcb_cfg_v1_resp);
2283
2284 struct i40e_aqc_get_cee_dcb_cfg_resp {
2285         u8      oper_num_tc;
2286         u8      oper_prio_tc[4];
2287         u8      oper_tc_bw[8];
2288         u8      oper_pfc_en;
2289         __le16  oper_app_prio;
2290         __le32  tlv_status;
2291         u8      reserved[12];
2292 };
2293
2294 I40E_CHECK_STRUCT_LEN(0x20, i40e_aqc_get_cee_dcb_cfg_resp);
2295
2296 /*      Set Local LLDP MIB (indirect 0x0A08)
2297  *      Used to replace the local MIB of a given LLDP agent. e.g. DCBx
2298  */
2299 struct i40e_aqc_lldp_set_local_mib {
2300 #define SET_LOCAL_MIB_AC_TYPE_DCBX_SHIFT        0
2301 #define SET_LOCAL_MIB_AC_TYPE_DCBX_MASK (1 << \
2302                                         SET_LOCAL_MIB_AC_TYPE_DCBX_SHIFT)
2303 #define SET_LOCAL_MIB_AC_TYPE_LOCAL_MIB 0x0
2304 #define SET_LOCAL_MIB_AC_TYPE_NON_WILLING_APPS_SHIFT    (1)
2305 #define SET_LOCAL_MIB_AC_TYPE_NON_WILLING_APPS_MASK     (1 << \
2306                                 SET_LOCAL_MIB_AC_TYPE_NON_WILLING_APPS_SHIFT)
2307 #define SET_LOCAL_MIB_AC_TYPE_NON_WILLING_APPS          0x1
2308         u8      type;
2309         u8      reserved0;
2310         __le16  length;
2311         u8      reserved1[4];
2312         __le32  address_high;
2313         __le32  address_low;
2314 };
2315
2316 I40E_CHECK_CMD_LENGTH(i40e_aqc_lldp_set_local_mib);
2317
2318 struct i40e_aqc_lldp_set_local_mib_resp {
2319 #define SET_LOCAL_MIB_RESP_EVENT_TRIGGERED_MASK      0x01
2320         u8  status;
2321         u8  reserved[15];
2322 };
2323
2324 I40E_CHECK_STRUCT_LEN(0x10, i40e_aqc_lldp_set_local_mib_resp);
2325
2326 /*      Stop/Start LLDP Agent (direct 0x0A09)
2327  *      Used for stopping/starting specific LLDP agent. e.g. DCBx
2328  */
2329 struct i40e_aqc_lldp_stop_start_specific_agent {
2330 #define I40E_AQC_START_SPECIFIC_AGENT_SHIFT     0
2331 #define I40E_AQC_START_SPECIFIC_AGENT_MASK \
2332                                 (1 << I40E_AQC_START_SPECIFIC_AGENT_SHIFT)
2333         u8      command;
2334         u8      reserved[15];
2335 };
2336
2337 I40E_CHECK_CMD_LENGTH(i40e_aqc_lldp_stop_start_specific_agent);
2338
2339 /* Add Udp Tunnel command and completion (direct 0x0B00) */
2340 struct i40e_aqc_add_udp_tunnel {
2341         __le16  udp_port;
2342         u8      reserved0[3];
2343         u8      protocol_type;
2344 #define I40E_AQC_TUNNEL_TYPE_VXLAN      0x00
2345 #define I40E_AQC_TUNNEL_TYPE_NGE        0x01
2346 #define I40E_AQC_TUNNEL_TYPE_TEREDO     0x10
2347 #define I40E_AQC_TUNNEL_TYPE_VXLAN_GPE  0x11
2348         u8      reserved1[10];
2349 };
2350
2351 I40E_CHECK_CMD_LENGTH(i40e_aqc_add_udp_tunnel);
2352
2353 struct i40e_aqc_add_udp_tunnel_completion {
2354         __le16  udp_port;
2355         u8      filter_entry_index;
2356         u8      multiple_pfs;
2357 #define I40E_AQC_SINGLE_PF              0x0
2358 #define I40E_AQC_MULTIPLE_PFS           0x1
2359         u8      total_filters;
2360         u8      reserved[11];
2361 };
2362
2363 I40E_CHECK_CMD_LENGTH(i40e_aqc_add_udp_tunnel_completion);
2364
2365 /* remove UDP Tunnel command (0x0B01) */
2366 struct i40e_aqc_remove_udp_tunnel {
2367         u8      reserved[2];
2368         u8      index; /* 0 to 15 */
2369         u8      reserved2[13];
2370 };
2371
2372 I40E_CHECK_CMD_LENGTH(i40e_aqc_remove_udp_tunnel);
2373
2374 struct i40e_aqc_del_udp_tunnel_completion {
2375         __le16  udp_port;
2376         u8      index; /* 0 to 15 */
2377         u8      multiple_pfs;
2378         u8      total_filters_used;
2379         u8      reserved1[11];
2380 };
2381
2382 I40E_CHECK_CMD_LENGTH(i40e_aqc_del_udp_tunnel_completion);
2383 #ifdef X722_SUPPORT
2384
2385 struct i40e_aqc_get_set_rss_key {
2386 #define I40E_AQC_SET_RSS_KEY_VSI_VALID          (0x1 << 15)
2387 #define I40E_AQC_SET_RSS_KEY_VSI_ID_SHIFT       0
2388 #define I40E_AQC_SET_RSS_KEY_VSI_ID_MASK        (0x3FF << \
2389                                         I40E_AQC_SET_RSS_KEY_VSI_ID_SHIFT)
2390         __le16  vsi_id;
2391         u8      reserved[6];
2392         __le32  addr_high;
2393         __le32  addr_low;
2394 };
2395
2396 I40E_CHECK_CMD_LENGTH(i40e_aqc_get_set_rss_key);
2397
2398 struct i40e_aqc_get_set_rss_key_data {
2399         u8 standard_rss_key[0x28];
2400         u8 extended_hash_key[0xc];
2401 };
2402
2403 I40E_CHECK_STRUCT_LEN(0x34, i40e_aqc_get_set_rss_key_data);
2404
2405 struct  i40e_aqc_get_set_rss_lut {
2406 #define I40E_AQC_SET_RSS_LUT_VSI_VALID          (0x1 << 15)
2407 #define I40E_AQC_SET_RSS_LUT_VSI_ID_SHIFT       0
2408 #define I40E_AQC_SET_RSS_LUT_VSI_ID_MASK        (0x3FF << \
2409                                         I40E_AQC_SET_RSS_LUT_VSI_ID_SHIFT)
2410         __le16  vsi_id;
2411 #define I40E_AQC_SET_RSS_LUT_TABLE_TYPE_SHIFT   0
2412 #define I40E_AQC_SET_RSS_LUT_TABLE_TYPE_MASK    (0x1 << \
2413                                         I40E_AQC_SET_RSS_LUT_TABLE_TYPE_SHIFT)
2414
2415 #define I40E_AQC_SET_RSS_LUT_TABLE_TYPE_VSI     0
2416 #define I40E_AQC_SET_RSS_LUT_TABLE_TYPE_PF      1
2417         __le16  flags;
2418         u8      reserved[4];
2419         __le32  addr_high;
2420         __le32  addr_low;
2421 };
2422
2423 I40E_CHECK_CMD_LENGTH(i40e_aqc_get_set_rss_lut);
2424 #endif
2425
2426 /* tunnel key structure 0x0B10 */
2427
2428 struct i40e_aqc_tunnel_key_structure {
2429         u8      key1_off;
2430         u8      key2_off;
2431         u8      key1_len;  /* 0 to 15 */
2432         u8      key2_len;  /* 0 to 15 */
2433         u8      flags;
2434 #define I40E_AQC_TUNNEL_KEY_STRUCT_OVERRIDE     0x01
2435 /* response flags */
2436 #define I40E_AQC_TUNNEL_KEY_STRUCT_SUCCESS      0x01
2437 #define I40E_AQC_TUNNEL_KEY_STRUCT_MODIFIED     0x02
2438 #define I40E_AQC_TUNNEL_KEY_STRUCT_OVERRIDDEN   0x03
2439         u8      network_key_index;
2440 #define I40E_AQC_NETWORK_KEY_INDEX_VXLAN                0x0
2441 #define I40E_AQC_NETWORK_KEY_INDEX_NGE                  0x1
2442 #define I40E_AQC_NETWORK_KEY_INDEX_FLEX_MAC_IN_UDP      0x2
2443 #define I40E_AQC_NETWORK_KEY_INDEX_GRE                  0x3
2444         u8      reserved[10];
2445 };
2446
2447 I40E_CHECK_CMD_LENGTH(i40e_aqc_tunnel_key_structure);
2448
2449 /* OEM mode commands (direct 0xFE0x) */
2450 struct i40e_aqc_oem_param_change {
2451         __le32  param_type;
2452 #define I40E_AQ_OEM_PARAM_TYPE_PF_CTL   0
2453 #define I40E_AQ_OEM_PARAM_TYPE_BW_CTL   1
2454 #define I40E_AQ_OEM_PARAM_MAC           2
2455         __le32  param_value1;
2456         __le16  param_value2;
2457         u8      reserved[6];
2458 };
2459
2460 I40E_CHECK_CMD_LENGTH(i40e_aqc_oem_param_change);
2461
2462 struct i40e_aqc_oem_state_change {
2463         __le32  state;
2464 #define I40E_AQ_OEM_STATE_LINK_DOWN     0x0
2465 #define I40E_AQ_OEM_STATE_LINK_UP       0x1
2466         u8      reserved[12];
2467 };
2468
2469 I40E_CHECK_CMD_LENGTH(i40e_aqc_oem_state_change);
2470
2471 /* Initialize OCSD (0xFE02, direct) */
2472 struct i40e_aqc_opc_oem_ocsd_initialize {
2473         u8 type_status;
2474         u8 reserved1[3];
2475         __le32 ocsd_memory_block_addr_high;
2476         __le32 ocsd_memory_block_addr_low;
2477         __le32 requested_update_interval;
2478 };
2479
2480 I40E_CHECK_CMD_LENGTH(i40e_aqc_opc_oem_ocsd_initialize);
2481
2482 /* Initialize OCBB  (0xFE03, direct) */
2483 struct i40e_aqc_opc_oem_ocbb_initialize {
2484         u8 type_status;
2485         u8 reserved1[3];
2486         __le32 ocbb_memory_block_addr_high;
2487         __le32 ocbb_memory_block_addr_low;
2488         u8 reserved2[4];
2489 };
2490
2491 I40E_CHECK_CMD_LENGTH(i40e_aqc_opc_oem_ocbb_initialize);
2492
2493 /* debug commands */
2494
2495 /* get device id (0xFF00) uses the generic structure */
2496
2497 /* set test more (0xFF01, internal) */
2498
2499 struct i40e_acq_set_test_mode {
2500         u8      mode;
2501 #define I40E_AQ_TEST_PARTIAL    0
2502 #define I40E_AQ_TEST_FULL       1
2503 #define I40E_AQ_TEST_NVM        2
2504         u8      reserved[3];
2505         u8      command;
2506 #define I40E_AQ_TEST_OPEN       0
2507 #define I40E_AQ_TEST_CLOSE      1
2508 #define I40E_AQ_TEST_INC        2
2509         u8      reserved2[3];
2510         __le32  address_high;
2511         __le32  address_low;
2512 };
2513
2514 I40E_CHECK_CMD_LENGTH(i40e_acq_set_test_mode);
2515
2516 /* Debug Read Register command (0xFF03)
2517  * Debug Write Register command (0xFF04)
2518  */
2519 struct i40e_aqc_debug_reg_read_write {
2520         __le32 reserved;
2521         __le32 address;
2522         __le32 value_high;
2523         __le32 value_low;
2524 };
2525
2526 I40E_CHECK_CMD_LENGTH(i40e_aqc_debug_reg_read_write);
2527
2528 /* Scatter/gather Reg Read  (indirect 0xFF05)
2529  * Scatter/gather Reg Write (indirect 0xFF06)
2530  */
2531
2532 /* i40e_aq_desc is used for the command */
2533 struct i40e_aqc_debug_reg_sg_element_data {
2534         __le32 address;
2535         __le32 value;
2536 };
2537
2538 /* Debug Modify register (direct 0xFF07) */
2539 struct i40e_aqc_debug_modify_reg {
2540         __le32 address;
2541         __le32 value;
2542         __le32 clear_mask;
2543         __le32 set_mask;
2544 };
2545
2546 I40E_CHECK_CMD_LENGTH(i40e_aqc_debug_modify_reg);
2547
2548 /* dump internal data (0xFF08, indirect) */
2549
2550 #define I40E_AQ_CLUSTER_ID_AUX          0
2551 #define I40E_AQ_CLUSTER_ID_SWITCH_FLU   1
2552 #define I40E_AQ_CLUSTER_ID_TXSCHED      2
2553 #define I40E_AQ_CLUSTER_ID_HMC          3
2554 #define I40E_AQ_CLUSTER_ID_MAC0         4
2555 #define I40E_AQ_CLUSTER_ID_MAC1         5
2556 #define I40E_AQ_CLUSTER_ID_MAC2         6
2557 #define I40E_AQ_CLUSTER_ID_MAC3         7
2558 #define I40E_AQ_CLUSTER_ID_DCB          8
2559 #define I40E_AQ_CLUSTER_ID_EMP_MEM      9
2560 #define I40E_AQ_CLUSTER_ID_PKT_BUF      10
2561 #define I40E_AQ_CLUSTER_ID_ALTRAM       11
2562
2563 struct i40e_aqc_debug_dump_internals {
2564         u8      cluster_id;
2565         u8      table_id;
2566         __le16  data_size;
2567         __le32  idx;
2568         __le32  address_high;
2569         __le32  address_low;
2570 };
2571
2572 I40E_CHECK_CMD_LENGTH(i40e_aqc_debug_dump_internals);
2573
2574 struct i40e_aqc_debug_modify_internals {
2575         u8      cluster_id;
2576         u8      cluster_specific_params[7];
2577         __le32  address_high;
2578         __le32  address_low;
2579 };
2580
2581 I40E_CHECK_CMD_LENGTH(i40e_aqc_debug_modify_internals);
2582
2583 #endif /* _I40E_ADMINQ_CMD_H_ */