drivers/net/i40e/base/i40e_adminq_cmd.h

   1 /* SPDX-License-Identifier: BSD-3-Clause
   2  * Copyright(c) 2001-2018
   3  */
   4
   5 #ifndef _I40E_ADMINQ_CMD_H_
   6 #define _I40E_ADMINQ_CMD_H_
   7
   8 /* This header file defines the i40e Admin Queue commands and is shared between
   9  * i40e Firmware and Software.
  10  *
  11  * This file needs to comply with the Linux Kernel coding style.
  12  */
  13
  14 #define I40E_FW_API_VERSION_MAJOR       0x0001
  15 #define I40E_FW_API_VERSION_MINOR_X722  0x0005
  16 #define I40E_FW_API_VERSION_MINOR_X710  0x0007
  17
  18 #define I40E_FW_MINOR_VERSION(_h) ((_h)->mac.type == I40E_MAC_XL710 ? \
  19                                         I40E_FW_API_VERSION_MINOR_X710 : \
  20                                         I40E_FW_API_VERSION_MINOR_X722)
  21
  22 /* API version 1.7 implements additional link and PHY-specific APIs  */
  23 #define I40E_MINOR_VER_GET_LINK_INFO_XL710 0x0007
  24
  25 struct i40e_aq_desc {
  26         __le16 flags;
  27         __le16 opcode;
  28         __le16 datalen;
  29         __le16 retval;
  30         __le32 cookie_high;
  31         __le32 cookie_low;
  32         union {
  33                 struct {
  34                         __le32 param0;
  35                         __le32 param1;
  36                         __le32 param2;
  37                         __le32 param3;
  38                 } internal;
  39                 struct {
  40                         __le32 param0;
  41                         __le32 param1;
  42                         __le32 addr_high;
  43                         __le32 addr_low;
  44                 } external;
  45                 u8 raw[16];
  46         } params;
  47 };
  48
  49 /* Flags sub-structure
  50  * |0  |1  |2  |3  |4  |5  |6  |7  |8  |9  |10 |11 |12 |13 |14 |15 |
  51  * |DD |CMP|ERR|VFE| * *  RESERVED * * |LB |RD |VFC|BUF|SI |EI |FE |
  52  */
  53
  54 /* command flags and offsets*/
  55 #define I40E_AQ_FLAG_DD_SHIFT   0
  56 #define I40E_AQ_FLAG_CMP_SHIFT  1
  57 #define I40E_AQ_FLAG_ERR_SHIFT  2
  58 #define I40E_AQ_FLAG_VFE_SHIFT  3
  59 #define I40E_AQ_FLAG_LB_SHIFT   9
  60 #define I40E_AQ_FLAG_RD_SHIFT   10
  61 #define I40E_AQ_FLAG_VFC_SHIFT  11
  62 #define I40E_AQ_FLAG_BUF_SHIFT  12
  63 #define I40E_AQ_FLAG_SI_SHIFT   13
  64 #define I40E_AQ_FLAG_EI_SHIFT   14
  65 #define I40E_AQ_FLAG_FE_SHIFT   15
  66
  67 #define I40E_AQ_FLAG_DD         (1 << I40E_AQ_FLAG_DD_SHIFT)  /* 0x1    */
  68 #define I40E_AQ_FLAG_CMP        (1 << I40E_AQ_FLAG_CMP_SHIFT) /* 0x2    */
  69 #define I40E_AQ_FLAG_ERR        (1 << I40E_AQ_FLAG_ERR_SHIFT) /* 0x4    */
  70 #define I40E_AQ_FLAG_VFE        (1 << I40E_AQ_FLAG_VFE_SHIFT) /* 0x8    */
  71 #define I40E_AQ_FLAG_LB         (1 << I40E_AQ_FLAG_LB_SHIFT)  /* 0x200  */
  72 #define I40E_AQ_FLAG_RD         (1 << I40E_AQ_FLAG_RD_SHIFT)  /* 0x400  */
  73 #define I40E_AQ_FLAG_VFC        (1 << I40E_AQ_FLAG_VFC_SHIFT) /* 0x800  */
  74 #define I40E_AQ_FLAG_BUF        (1 << I40E_AQ_FLAG_BUF_SHIFT) /* 0x1000 */
  75 #define I40E_AQ_FLAG_SI         (1 << I40E_AQ_FLAG_SI_SHIFT)  /* 0x2000 */
  76 #define I40E_AQ_FLAG_EI         (1 << I40E_AQ_FLAG_EI_SHIFT)  /* 0x4000 */
  77 #define I40E_AQ_FLAG_FE         (1 << I40E_AQ_FLAG_FE_SHIFT)  /* 0x8000 */
  78
  79 /* error codes */
  80 enum i40e_admin_queue_err {
  81         I40E_AQ_RC_OK           = 0,  /* success */
  82         I40E_AQ_RC_EPERM        = 1,  /* Operation not permitted */
  83         I40E_AQ_RC_ENOENT       = 2,  /* No such element */
  84         I40E_AQ_RC_ESRCH        = 3,  /* Bad opcode */
  85         I40E_AQ_RC_EINTR        = 4,  /* operation interrupted */
  86         I40E_AQ_RC_EIO          = 5,  /* I/O error */
  87         I40E_AQ_RC_ENXIO        = 6,  /* No such resource */
  88         I40E_AQ_RC_E2BIG        = 7,  /* Arg too long */
  89         I40E_AQ_RC_EAGAIN       = 8,  /* Try again */
  90         I40E_AQ_RC_ENOMEM       = 9,  /* Out of memory */
  91         I40E_AQ_RC_EACCES       = 10, /* Permission denied */
  92         I40E_AQ_RC_EFAULT       = 11, /* Bad address */
  93         I40E_AQ_RC_EBUSY        = 12, /* Device or resource busy */
  94         I40E_AQ_RC_EEXIST       = 13, /* object already exists */
  95         I40E_AQ_RC_EINVAL       = 14, /* Invalid argument */
  96         I40E_AQ_RC_ENOTTY       = 15, /* Not a typewriter */
  97         I40E_AQ_RC_ENOSPC       = 16, /* No space left or alloc failure */
  98         I40E_AQ_RC_ENOSYS       = 17, /* Function not implemented */
  99         I40E_AQ_RC_ERANGE       = 18, /* Parameter out of range */
 100         I40E_AQ_RC_EFLUSHED     = 19, /* Cmd flushed due to prev cmd error */
 101         I40E_AQ_RC_BAD_ADDR     = 20, /* Descriptor contains a bad pointer */
 102         I40E_AQ_RC_EMODE        = 21, /* Op not allowed in current dev mode */
 103         I40E_AQ_RC_EFBIG        = 22, /* File too large */
 104 };
 105
 106 /* Admin Queue command opcodes */
 107 enum i40e_admin_queue_opc {
 108         /* aq commands */
 109         i40e_aqc_opc_get_version        = 0x0001,
 110         i40e_aqc_opc_driver_version     = 0x0002,
 111         i40e_aqc_opc_queue_shutdown     = 0x0003,
 112         i40e_aqc_opc_set_pf_context     = 0x0004,
 113
 114         /* resource ownership */
 115         i40e_aqc_opc_request_resource   = 0x0008,
 116         i40e_aqc_opc_release_resource   = 0x0009,
 117
 118         i40e_aqc_opc_list_func_capabilities     = 0x000A,
 119         i40e_aqc_opc_list_dev_capabilities      = 0x000B,
 120
 121         /* Proxy commands */
 122         i40e_aqc_opc_set_proxy_config           = 0x0104,
 123         i40e_aqc_opc_set_ns_proxy_table_entry   = 0x0105,
 124
 125         /* LAA */
 126         i40e_aqc_opc_mac_address_read   = 0x0107,
 127         i40e_aqc_opc_mac_address_write  = 0x0108,
 128
 129         /* PXE */
 130         i40e_aqc_opc_clear_pxe_mode     = 0x0110,
 131
 132         /* WoL commands */
 133         i40e_aqc_opc_set_wol_filter     = 0x0120,
 134         i40e_aqc_opc_get_wake_reason    = 0x0121,
 135         i40e_aqc_opc_clear_all_wol_filters = 0x025E,
 136
 137         /* internal switch commands */
 138         i40e_aqc_opc_get_switch_config          = 0x0200,
 139         i40e_aqc_opc_add_statistics             = 0x0201,
 140         i40e_aqc_opc_remove_statistics          = 0x0202,
 141         i40e_aqc_opc_set_port_parameters        = 0x0203,
 142         i40e_aqc_opc_get_switch_resource_alloc  = 0x0204,
 143         i40e_aqc_opc_set_switch_config          = 0x0205,
 144         i40e_aqc_opc_rx_ctl_reg_read            = 0x0206,
 145         i40e_aqc_opc_rx_ctl_reg_write           = 0x0207,
 146
 147         i40e_aqc_opc_add_vsi                    = 0x0210,
 148         i40e_aqc_opc_update_vsi_parameters      = 0x0211,
 149         i40e_aqc_opc_get_vsi_parameters         = 0x0212,
 150
 151         i40e_aqc_opc_add_pv                     = 0x0220,
 152         i40e_aqc_opc_update_pv_parameters       = 0x0221,
 153         i40e_aqc_opc_get_pv_parameters          = 0x0222,
 154
 155         i40e_aqc_opc_add_veb                    = 0x0230,
 156         i40e_aqc_opc_update_veb_parameters      = 0x0231,
 157         i40e_aqc_opc_get_veb_parameters         = 0x0232,
 158
 159         i40e_aqc_opc_delete_element             = 0x0243,
 160
 161         i40e_aqc_opc_add_macvlan                = 0x0250,
 162         i40e_aqc_opc_remove_macvlan             = 0x0251,
 163         i40e_aqc_opc_add_vlan                   = 0x0252,
 164         i40e_aqc_opc_remove_vlan                = 0x0253,
 165         i40e_aqc_opc_set_vsi_promiscuous_modes  = 0x0254,
 166         i40e_aqc_opc_add_tag                    = 0x0255,
 167         i40e_aqc_opc_remove_tag                 = 0x0256,
 168         i40e_aqc_opc_add_multicast_etag         = 0x0257,
 169         i40e_aqc_opc_remove_multicast_etag      = 0x0258,
 170         i40e_aqc_opc_update_tag                 = 0x0259,
 171         i40e_aqc_opc_add_control_packet_filter  = 0x025A,
 172         i40e_aqc_opc_remove_control_packet_filter       = 0x025B,
 173         i40e_aqc_opc_add_cloud_filters          = 0x025C,
 174         i40e_aqc_opc_remove_cloud_filters       = 0x025D,
 175         i40e_aqc_opc_clear_wol_switch_filters   = 0x025E,
 176         i40e_aqc_opc_replace_cloud_filters      = 0x025F,
 177
 178         i40e_aqc_opc_add_mirror_rule    = 0x0260,
 179         i40e_aqc_opc_delete_mirror_rule = 0x0261,
 180
 181         /* Dynamic Device Personalization */
 182         i40e_aqc_opc_write_personalization_profile      = 0x0270,
 183         i40e_aqc_opc_get_personalization_profile_list   = 0x0271,
 184
 185         /* DCB commands */
 186         i40e_aqc_opc_dcb_ignore_pfc     = 0x0301,
 187         i40e_aqc_opc_dcb_updated        = 0x0302,
 188         i40e_aqc_opc_set_dcb_parameters = 0x0303,
 189
 190         /* TX scheduler */
 191         i40e_aqc_opc_configure_vsi_bw_limit             = 0x0400,
 192         i40e_aqc_opc_configure_vsi_ets_sla_bw_limit     = 0x0406,
 193         i40e_aqc_opc_configure_vsi_tc_bw                = 0x0407,
 194         i40e_aqc_opc_query_vsi_bw_config                = 0x0408,
 195         i40e_aqc_opc_query_vsi_ets_sla_config           = 0x040A,
 196         i40e_aqc_opc_configure_switching_comp_bw_limit  = 0x0410,
 197
 198         i40e_aqc_opc_enable_switching_comp_ets                  = 0x0413,
 199         i40e_aqc_opc_modify_switching_comp_ets                  = 0x0414,
 200         i40e_aqc_opc_disable_switching_comp_ets                 = 0x0415,
 201         i40e_aqc_opc_configure_switching_comp_ets_bw_limit      = 0x0416,
 202         i40e_aqc_opc_configure_switching_comp_bw_config         = 0x0417,
 203         i40e_aqc_opc_query_switching_comp_ets_config            = 0x0418,
 204         i40e_aqc_opc_query_port_ets_config                      = 0x0419,
 205         i40e_aqc_opc_query_switching_comp_bw_config             = 0x041A,
 206         i40e_aqc_opc_suspend_port_tx                            = 0x041B,
 207         i40e_aqc_opc_resume_port_tx                             = 0x041C,
 208         i40e_aqc_opc_configure_partition_bw                     = 0x041D,
 209         /* hmc */
 210         i40e_aqc_opc_query_hmc_resource_profile = 0x0500,
 211         i40e_aqc_opc_set_hmc_resource_profile   = 0x0501,
 212
 213         /* phy commands*/
 214         i40e_aqc_opc_get_phy_abilities          = 0x0600,
 215         i40e_aqc_opc_set_phy_config             = 0x0601,
 216         i40e_aqc_opc_set_mac_config             = 0x0603,
 217         i40e_aqc_opc_set_link_restart_an        = 0x0605,
 218         i40e_aqc_opc_get_link_status            = 0x0607,
 219         i40e_aqc_opc_set_phy_int_mask           = 0x0613,
 220         i40e_aqc_opc_get_local_advt_reg         = 0x0614,
 221         i40e_aqc_opc_set_local_advt_reg         = 0x0615,
 222         i40e_aqc_opc_get_partner_advt           = 0x0616,
 223         i40e_aqc_opc_set_lb_modes               = 0x0618,
 224         i40e_aqc_opc_get_phy_wol_caps           = 0x0621,
 225         i40e_aqc_opc_set_phy_debug              = 0x0622,
 226         i40e_aqc_opc_upload_ext_phy_fm          = 0x0625,
 227         i40e_aqc_opc_run_phy_activity           = 0x0626,
 228         i40e_aqc_opc_set_phy_register           = 0x0628,
 229         i40e_aqc_opc_get_phy_register           = 0x0629,
 230
 231         /* NVM commands */
 232         i40e_aqc_opc_nvm_read                   = 0x0701,
 233         i40e_aqc_opc_nvm_erase                  = 0x0702,
 234         i40e_aqc_opc_nvm_update                 = 0x0703,
 235         i40e_aqc_opc_nvm_config_read            = 0x0704,
 236         i40e_aqc_opc_nvm_config_write           = 0x0705,
 237         i40e_aqc_opc_nvm_progress               = 0x0706,
 238         i40e_aqc_opc_oem_post_update            = 0x0720,
 239         i40e_aqc_opc_thermal_sensor             = 0x0721,
 240
 241         /* virtualization commands */
 242         i40e_aqc_opc_send_msg_to_pf             = 0x0801,
 243         i40e_aqc_opc_send_msg_to_vf             = 0x0802,
 244         i40e_aqc_opc_send_msg_to_peer           = 0x0803,
 245
 246         /* alternate structure */
 247         i40e_aqc_opc_alternate_write            = 0x0900,
 248         i40e_aqc_opc_alternate_write_indirect   = 0x0901,
 249         i40e_aqc_opc_alternate_read             = 0x0902,
 250         i40e_aqc_opc_alternate_read_indirect    = 0x0903,
 251         i40e_aqc_opc_alternate_write_done       = 0x0904,
 252         i40e_aqc_opc_alternate_set_mode         = 0x0905,
 253         i40e_aqc_opc_alternate_clear_port       = 0x0906,
 254
 255         /* LLDP commands */
 256         i40e_aqc_opc_lldp_get_mib       = 0x0A00,
 257         i40e_aqc_opc_lldp_update_mib    = 0x0A01,
 258         i40e_aqc_opc_lldp_add_tlv       = 0x0A02,
 259         i40e_aqc_opc_lldp_update_tlv    = 0x0A03,
 260         i40e_aqc_opc_lldp_delete_tlv    = 0x0A04,
 261         i40e_aqc_opc_lldp_stop          = 0x0A05,
 262         i40e_aqc_opc_lldp_start         = 0x0A06,
 263         i40e_aqc_opc_get_cee_dcb_cfg    = 0x0A07,
 264         i40e_aqc_opc_lldp_set_local_mib = 0x0A08,
 265         i40e_aqc_opc_lldp_stop_start_spec_agent = 0x0A09,
 266
 267         /* Tunnel commands */
 268         i40e_aqc_opc_add_udp_tunnel     = 0x0B00,
 269         i40e_aqc_opc_del_udp_tunnel     = 0x0B01,
 270         i40e_aqc_opc_set_rss_key        = 0x0B02,
 271         i40e_aqc_opc_set_rss_lut        = 0x0B03,
 272         i40e_aqc_opc_get_rss_key        = 0x0B04,
 273         i40e_aqc_opc_get_rss_lut        = 0x0B05,
 274
 275         /* Async Events */
 276         i40e_aqc_opc_event_lan_overflow         = 0x1001,
 277
 278         /* OEM commands */
 279         i40e_aqc_opc_oem_parameter_change       = 0xFE00,
 280         i40e_aqc_opc_oem_device_status_change   = 0xFE01,
 281         i40e_aqc_opc_oem_ocsd_initialize        = 0xFE02,
 282         i40e_aqc_opc_oem_ocbb_initialize        = 0xFE03,
 283
 284         /* debug commands */
 285         i40e_aqc_opc_debug_read_reg             = 0xFF03,
 286         i40e_aqc_opc_debug_write_reg            = 0xFF04,
 287         i40e_aqc_opc_debug_modify_reg           = 0xFF07,
 288         i40e_aqc_opc_debug_dump_internals       = 0xFF08,
 289 };
 290
 291 /* command structures and indirect data structures */
 292
 293 /* Structure naming conventions:
 294  * - no suffix for direct command descriptor structures
 295  * - _data for indirect sent data
 296  * - _resp for indirect return data (data which is both will use _data)
 297  * - _completion for direct return data
 298  * - _element_ for repeated elements (may also be _data or _resp)
 299  *
 300  * Command structures are expected to overlay the params.raw member of the basic
 301  * descriptor, and as such cannot exceed 16 bytes in length.
 302  */
 303
 304 /* This macro is used to generate a compilation error if a structure
 305  * is not exactly the correct length. It gives a divide by zero error if the
 306  * structure is not of the correct size, otherwise it creates an enum that is
 307  * never used.
 308  */
 309 #define I40E_CHECK_STRUCT_LEN(n, X) enum i40e_static_assert_enum_##X \
 310         { i40e_static_assert_##X = (n)/((sizeof(struct X) == (n)) ? 1 : 0) }
 311
 312 /* This macro is used extensively to ensure that command structures are 16
 313  * bytes in length as they have to map to the raw array of that size.
 314  */
 315 #define I40E_CHECK_CMD_LENGTH(X)        I40E_CHECK_STRUCT_LEN(16, X)
 316
 317 /* internal (0x00XX) commands */
 318
 319 /* Get version (direct 0x0001) */
 320 struct i40e_aqc_get_version {
 321         __le32 rom_ver;
 322         __le32 fw_build;
 323         __le16 fw_major;
 324         __le16 fw_minor;
 325         __le16 api_major;
 326         __le16 api_minor;
 327 };
 328
 329 I40E_CHECK_CMD_LENGTH(i40e_aqc_get_version);
 330
 331 /* Send driver version (indirect 0x0002) */
 332 struct i40e_aqc_driver_version {
 333         u8      driver_major_ver;
 334         u8      driver_minor_ver;
 335         u8      driver_build_ver;
 336         u8      driver_subbuild_ver;
 337         u8      reserved[4];
 338         __le32  address_high;
 339         __le32  address_low;
 340 };
 341
 342 I40E_CHECK_CMD_LENGTH(i40e_aqc_driver_version);
 343
 344 /* Queue Shutdown (direct 0x0003) */
 345 struct i40e_aqc_queue_shutdown {
 346         __le32  driver_unloading;
 347 #define I40E_AQ_DRIVER_UNLOADING        0x1
 348         u8      reserved[12];
 349 };
 350
 351 I40E_CHECK_CMD_LENGTH(i40e_aqc_queue_shutdown);
 352
 353 /* Set PF context (0x0004, direct) */
 354 struct i40e_aqc_set_pf_context {
 355         u8      pf_id;
 356         u8      reserved[15];
 357 };
 358
 359 I40E_CHECK_CMD_LENGTH(i40e_aqc_set_pf_context);
 360
 361 /* Request resource ownership (direct 0x0008)
 362  * Release resource ownership (direct 0x0009)
 363  */
 364 #define I40E_AQ_RESOURCE_NVM                    1
 365 #define I40E_AQ_RESOURCE_SDP                    2
 366 #define I40E_AQ_RESOURCE_ACCESS_READ            1
 367 #define I40E_AQ_RESOURCE_ACCESS_WRITE           2
 368 #define I40E_AQ_RESOURCE_NVM_READ_TIMEOUT       3000
 369 #define I40E_AQ_RESOURCE_NVM_WRITE_TIMEOUT      180000
 370
 371 struct i40e_aqc_request_resource {
 372         __le16  resource_id;
 373         __le16  access_type;
 374         __le32  timeout;
 375         __le32  resource_number;
 376         u8      reserved[4];
 377 };
 378
 379 I40E_CHECK_CMD_LENGTH(i40e_aqc_request_resource);
 380
 381 /* Get function capabilities (indirect 0x000A)
 382  * Get device capabilities (indirect 0x000B)
 383  */
 384 struct i40e_aqc_list_capabilites {
 385         u8 command_flags;
 386 #define I40E_AQ_LIST_CAP_PF_INDEX_EN    1
 387         u8 pf_index;
 388         u8 reserved[2];
 389         __le32 count;
 390         __le32 addr_high;
 391         __le32 addr_low;
 392 };
 393
 394 I40E_CHECK_CMD_LENGTH(i40e_aqc_list_capabilites);
 395
 396 struct i40e_aqc_list_capabilities_element_resp {
 397         __le16  id;
 398         u8      major_rev;
 399         u8      minor_rev;
 400         __le32  number;
 401         __le32  logical_id;
 402         __le32  phys_id;
 403         u8      reserved[16];
 404 };
 405
 406 /* list of caps */
 407
 408 #define I40E_AQ_CAP_ID_SWITCH_MODE      0x0001
 409 #define I40E_AQ_CAP_ID_MNG_MODE         0x0002
 410 #define I40E_AQ_CAP_ID_NPAR_ACTIVE      0x0003
 411 #define I40E_AQ_CAP_ID_OS2BMC_CAP       0x0004
 412 #define I40E_AQ_CAP_ID_FUNCTIONS_VALID  0x0005
 413 #define I40E_AQ_CAP_ID_ALTERNATE_RAM    0x0006
 414 #define I40E_AQ_CAP_ID_WOL_AND_PROXY    0x0008
 415 #define I40E_AQ_CAP_ID_SRIOV            0x0012
 416 #define I40E_AQ_CAP_ID_VF               0x0013
 417 #define I40E_AQ_CAP_ID_VMDQ             0x0014
 418 #define I40E_AQ_CAP_ID_8021QBG          0x0015
 419 #define I40E_AQ_CAP_ID_8021QBR          0x0016
 420 #define I40E_AQ_CAP_ID_VSI              0x0017
 421 #define I40E_AQ_CAP_ID_DCB              0x0018
 422 #define I40E_AQ_CAP_ID_FCOE             0x0021
 423 #define I40E_AQ_CAP_ID_ISCSI            0x0022
 424 #define I40E_AQ_CAP_ID_RSS              0x0040
 425 #define I40E_AQ_CAP_ID_RXQ              0x0041
 426 #define I40E_AQ_CAP_ID_TXQ              0x0042
 427 #define I40E_AQ_CAP_ID_MSIX             0x0043
 428 #define I40E_AQ_CAP_ID_VF_MSIX          0x0044
 429 #define I40E_AQ_CAP_ID_FLOW_DIRECTOR    0x0045
 430 #define I40E_AQ_CAP_ID_1588             0x0046
 431 #define I40E_AQ_CAP_ID_IWARP            0x0051
 432 #define I40E_AQ_CAP_ID_LED              0x0061
 433 #define I40E_AQ_CAP_ID_SDP              0x0062
 434 #define I40E_AQ_CAP_ID_MDIO             0x0063
 435 #define I40E_AQ_CAP_ID_WSR_PROT         0x0064
 436 #define I40E_AQ_CAP_ID_NVM_MGMT         0x0080
 437 #define I40E_AQ_CAP_ID_FLEX10           0x00F1
 438 #define I40E_AQ_CAP_ID_CEM              0x00F2
 439
 440 /* Set CPPM Configuration (direct 0x0103) */
 441 struct i40e_aqc_cppm_configuration {
 442         __le16  command_flags;
 443 #define I40E_AQ_CPPM_EN_LTRC    0x0800
 444 #define I40E_AQ_CPPM_EN_DMCTH   0x1000
 445 #define I40E_AQ_CPPM_EN_DMCTLX  0x2000
 446 #define I40E_AQ_CPPM_EN_HPTC    0x4000
 447 #define I40E_AQ_CPPM_EN_DMARC   0x8000
 448         __le16  ttlx;
 449         __le32  dmacr;
 450         __le16  dmcth;
 451         u8      hptc;
 452         u8      reserved;
 453         __le32  pfltrc;
 454 };
 455
 456 I40E_CHECK_CMD_LENGTH(i40e_aqc_cppm_configuration);
 457
 458 /* Set ARP Proxy command / response (indirect 0x0104) */
 459 struct i40e_aqc_arp_proxy_data {
 460         __le16  command_flags;
 461 #define I40E_AQ_ARP_INIT_IPV4   0x0800
 462 #define I40E_AQ_ARP_UNSUP_CTL   0x1000
 463 #define I40E_AQ_ARP_ENA         0x2000
 464 #define I40E_AQ_ARP_ADD_IPV4    0x4000
 465 #define I40E_AQ_ARP_DEL_IPV4    0x8000
 466         __le16  table_id;
 467         __le32  enabled_offloads;
 468 #define I40E_AQ_ARP_DIRECTED_OFFLOAD_ENABLE     0x00000020
 469 #define I40E_AQ_ARP_OFFLOAD_ENABLE              0x00000800
 470         __le32  ip_addr;
 471         u8      mac_addr[6];
 472         u8      reserved[2];
 473 };
 474
 475 I40E_CHECK_STRUCT_LEN(0x14, i40e_aqc_arp_proxy_data);
 476
 477 /* Set NS Proxy Table Entry Command (indirect 0x0105) */
 478 struct i40e_aqc_ns_proxy_data {
 479         __le16  table_idx_mac_addr_0;
 480         __le16  table_idx_mac_addr_1;
 481         __le16  table_idx_ipv6_0;
 482         __le16  table_idx_ipv6_1;
 483         __le16  control;
 484 #define I40E_AQ_NS_PROXY_ADD_0          0x0001
 485 #define I40E_AQ_NS_PROXY_DEL_0          0x0002
 486 #define I40E_AQ_NS_PROXY_ADD_1          0x0004
 487 #define I40E_AQ_NS_PROXY_DEL_1          0x0008
 488 #define I40E_AQ_NS_PROXY_ADD_IPV6_0     0x0010
 489 #define I40E_AQ_NS_PROXY_DEL_IPV6_0     0x0020
 490 #define I40E_AQ_NS_PROXY_ADD_IPV6_1     0x0040
 491 #define I40E_AQ_NS_PROXY_DEL_IPV6_1     0x0080
 492 #define I40E_AQ_NS_PROXY_COMMAND_SEQ    0x0100
 493 #define I40E_AQ_NS_PROXY_INIT_IPV6_TBL  0x0200
 494 #define I40E_AQ_NS_PROXY_INIT_MAC_TBL   0x0400
 495 #define I40E_AQ_NS_PROXY_OFFLOAD_ENABLE 0x0800
 496 #define I40E_AQ_NS_PROXY_DIRECTED_OFFLOAD_ENABLE        0x1000
 497         u8      mac_addr_0[6];
 498         u8      mac_addr_1[6];
 499         u8      local_mac_addr[6];
 500         u8      ipv6_addr_0[16]; /* Warning! spec specifies BE byte order */
 501         u8      ipv6_addr_1[16];
 502 };
 503
 504 I40E_CHECK_STRUCT_LEN(0x3c, i40e_aqc_ns_proxy_data);
 505
 506 /* Manage LAA Command (0x0106) - obsolete */
 507 struct i40e_aqc_mng_laa {
 508         __le16  command_flags;
 509 #define I40E_AQ_LAA_FLAG_WR     0x8000
 510         u8      reserved[2];
 511         __le32  sal;
 512         __le16  sah;
 513         u8      reserved2[6];
 514 };
 515
 516 I40E_CHECK_CMD_LENGTH(i40e_aqc_mng_laa);
 517
 518 /* Manage MAC Address Read Command (indirect 0x0107) */
 519 struct i40e_aqc_mac_address_read {
 520         __le16  command_flags;
 521 #define I40E_AQC_LAN_ADDR_VALID         0x10
 522 #define I40E_AQC_SAN_ADDR_VALID         0x20
 523 #define I40E_AQC_PORT_ADDR_VALID        0x40
 524 #define I40E_AQC_WOL_ADDR_VALID         0x80
 525 #define I40E_AQC_MC_MAG_EN_VALID        0x100
 526 #define I40E_AQC_WOL_PRESERVE_STATUS    0x200
 527 #define I40E_AQC_ADDR_VALID_MASK        0x3F0
 528         u8      reserved[6];
 529         __le32  addr_high;
 530         __le32  addr_low;
 531 };
 532
 533 I40E_CHECK_CMD_LENGTH(i40e_aqc_mac_address_read);
 534
 535 struct i40e_aqc_mac_address_read_data {
 536         u8 pf_lan_mac[6];
 537         u8 pf_san_mac[6];
 538         u8 port_mac[6];
 539         u8 pf_wol_mac[6];
 540 };
 541
 542 I40E_CHECK_STRUCT_LEN(24, i40e_aqc_mac_address_read_data);
 543
 544 /* Manage MAC Address Write Command (0x0108) */
 545 struct i40e_aqc_mac_address_write {
 546         __le16  command_flags;
 547 #define I40E_AQC_MC_MAG_EN              0x0100
 548 #define I40E_AQC_WOL_PRESERVE_ON_PFR    0x0200
 549 #define I40E_AQC_WRITE_TYPE_LAA_ONLY    0x0000
 550 #define I40E_AQC_WRITE_TYPE_LAA_WOL     0x4000
 551 #define I40E_AQC_WRITE_TYPE_PORT        0x8000
 552 #define I40E_AQC_WRITE_TYPE_UPDATE_MC_MAG       0xC000
 553 #define I40E_AQC_WRITE_TYPE_MASK        0xC000
 554
 555         __le16  mac_sah;
 556         __le32  mac_sal;
 557         u8      reserved[8];
 558 };
 559
 560 I40E_CHECK_CMD_LENGTH(i40e_aqc_mac_address_write);
 561
 562 /* PXE commands (0x011x) */
 563
 564 /* Clear PXE Command and response  (direct 0x0110) */
 565 struct i40e_aqc_clear_pxe {
 566         u8      rx_cnt;
 567         u8      reserved[15];
 568 };
 569
 570 I40E_CHECK_CMD_LENGTH(i40e_aqc_clear_pxe);
 571
 572 /* Set WoL Filter (0x0120) */
 573
 574 struct i40e_aqc_set_wol_filter {
 575         __le16 filter_index;
 576 #define I40E_AQC_MAX_NUM_WOL_FILTERS    8
 577 #define I40E_AQC_SET_WOL_FILTER_TYPE_MAGIC_SHIFT        15
 578 #define I40E_AQC_SET_WOL_FILTER_TYPE_MAGIC_MASK (0x1 << \
 579                 I40E_AQC_SET_WOL_FILTER_TYPE_MAGIC_SHIFT)
 580
 581 #define I40E_AQC_SET_WOL_FILTER_INDEX_SHIFT             0
 582 #define I40E_AQC_SET_WOL_FILTER_INDEX_MASK      (0x7 << \
 583                 I40E_AQC_SET_WOL_FILTER_INDEX_SHIFT)
 584         __le16 cmd_flags;
 585 #define I40E_AQC_SET_WOL_FILTER                         0x8000
 586 #define I40E_AQC_SET_WOL_FILTER_NO_TCO_WOL              0x4000
 587 #define I40E_AQC_SET_WOL_FILTER_WOL_PRESERVE_ON_PFR     0x2000
 588 #define I40E_AQC_SET_WOL_FILTER_ACTION_CLEAR            0
 589 #define I40E_AQC_SET_WOL_FILTER_ACTION_SET              1
 590         __le16 valid_flags;
 591 #define I40E_AQC_SET_WOL_FILTER_ACTION_VALID            0x8000
 592 #define I40E_AQC_SET_WOL_FILTER_NO_TCO_ACTION_VALID     0x4000
 593         u8 reserved[2];
 594         __le32  address_high;
 595         __le32  address_low;
 596 };
 597
 598 I40E_CHECK_CMD_LENGTH(i40e_aqc_set_wol_filter);
 599
 600 struct i40e_aqc_set_wol_filter_data {
 601         u8 filter[128];
 602         u8 mask[16];
 603 };
 604
 605 I40E_CHECK_STRUCT_LEN(0x90, i40e_aqc_set_wol_filter_data);
 606
 607 /* Get Wake Reason (0x0121) */
 608
 609 struct i40e_aqc_get_wake_reason_completion {
 610         u8 reserved_1[2];
 611         __le16 wake_reason;
 612 #define I40E_AQC_GET_WAKE_UP_REASON_WOL_REASON_MATCHED_INDEX_SHIFT      0
 613 #define I40E_AQC_GET_WAKE_UP_REASON_WOL_REASON_MATCHED_INDEX_MASK (0xFF << \
 614                 I40E_AQC_GET_WAKE_UP_REASON_WOL_REASON_MATCHED_INDEX_SHIFT)
 615 #define I40E_AQC_GET_WAKE_UP_REASON_WOL_REASON_RESERVED_SHIFT   8
 616 #define I40E_AQC_GET_WAKE_UP_REASON_WOL_REASON_RESERVED_MASK    (0xFF << \
 617                 I40E_AQC_GET_WAKE_UP_REASON_WOL_REASON_RESERVED_SHIFT)
 618         u8 reserved_2[12];
 619 };
 620
 621 I40E_CHECK_CMD_LENGTH(i40e_aqc_get_wake_reason_completion);
 622
 623 /* Switch configuration commands (0x02xx) */
 624
 625 /* Used by many indirect commands that only pass an seid and a buffer in the
 626  * command
 627  */
 628 struct i40e_aqc_switch_seid {
 629         __le16  seid;
 630         u8      reserved[6];
 631         __le32  addr_high;
 632         __le32  addr_low;
 633 };
 634
 635 I40E_CHECK_CMD_LENGTH(i40e_aqc_switch_seid);
 636
 637 /* Get Switch Configuration command (indirect 0x0200)
 638  * uses i40e_aqc_switch_seid for the descriptor
 639  */
 640 struct i40e_aqc_get_switch_config_header_resp {
 641         __le16  num_reported;
 642         __le16  num_total;
 643         u8      reserved[12];
 644 };
 645
 646 I40E_CHECK_CMD_LENGTH(i40e_aqc_get_switch_config_header_resp);
 647
 648 struct i40e_aqc_switch_config_element_resp {
 649         u8      element_type;
 650 #define I40E_AQ_SW_ELEM_TYPE_MAC        1
 651 #define I40E_AQ_SW_ELEM_TYPE_PF         2
 652 #define I40E_AQ_SW_ELEM_TYPE_VF         3
 653 #define I40E_AQ_SW_ELEM_TYPE_EMP        4
 654 #define I40E_AQ_SW_ELEM_TYPE_BMC        5
 655 #define I40E_AQ_SW_ELEM_TYPE_PV         16
 656 #define I40E_AQ_SW_ELEM_TYPE_VEB        17
 657 #define I40E_AQ_SW_ELEM_TYPE_PA         18
 658 #define I40E_AQ_SW_ELEM_TYPE_VSI        19
 659         u8      revision;
 660 #define I40E_AQ_SW_ELEM_REV_1           1
 661         __le16  seid;
 662         __le16  uplink_seid;
 663         __le16  downlink_seid;
 664         u8      reserved[3];
 665         u8      connection_type;
 666 #define I40E_AQ_CONN_TYPE_REGULAR       0x1
 667 #define I40E_AQ_CONN_TYPE_DEFAULT       0x2
 668 #define I40E_AQ_CONN_TYPE_CASCADED      0x3
 669         __le16  scheduler_id;
 670         __le16  element_info;
 671 };
 672
 673 I40E_CHECK_STRUCT_LEN(0x10, i40e_aqc_switch_config_element_resp);
 674
 675 /* Get Switch Configuration (indirect 0x0200)
 676  *    an array of elements are returned in the response buffer
 677  *    the first in the array is the header, remainder are elements
 678  */
 679 struct i40e_aqc_get_switch_config_resp {
 680         struct i40e_aqc_get_switch_config_header_resp   header;
 681         struct i40e_aqc_switch_config_element_resp      element[1];
 682 };
 683
 684 I40E_CHECK_STRUCT_LEN(0x20, i40e_aqc_get_switch_config_resp);
 685
 686 /* Add Statistics (direct 0x0201)
 687  * Remove Statistics (direct 0x0202)
 688  */
 689 struct i40e_aqc_add_remove_statistics {
 690         __le16  seid;
 691         __le16  vlan;
 692         __le16  stat_index;
 693         u8      reserved[10];
 694 };
 695
 696 I40E_CHECK_CMD_LENGTH(i40e_aqc_add_remove_statistics);
 697
 698 /* Set Port Parameters command (direct 0x0203) */
 699 struct i40e_aqc_set_port_parameters {
 700         __le16  command_flags;
 701 #define I40E_AQ_SET_P_PARAMS_SAVE_BAD_PACKETS   1
 702 #define I40E_AQ_SET_P_PARAMS_PAD_SHORT_PACKETS  2 /* must set! */
 703 #define I40E_AQ_SET_P_PARAMS_DOUBLE_VLAN_ENA    4
 704         __le16  bad_frame_vsi;
 705 #define I40E_AQ_SET_P_PARAMS_BFRAME_SEID_SHIFT  0x0
 706 #define I40E_AQ_SET_P_PARAMS_BFRAME_SEID_MASK   0x3FF
 707         __le16  default_seid;        /* reserved for command */
 708         u8      reserved[10];
 709 };
 710
 711 I40E_CHECK_CMD_LENGTH(i40e_aqc_set_port_parameters);
 712
 713 /* Get Switch Resource Allocation (indirect 0x0204) */
 714 struct i40e_aqc_get_switch_resource_alloc {
 715         u8      num_entries;         /* reserved for command */
 716         u8      reserved[7];
 717         __le32  addr_high;
 718         __le32  addr_low;
 719 };
 720
 721 I40E_CHECK_CMD_LENGTH(i40e_aqc_get_switch_resource_alloc);
 722
 723 /* expect an array of these structs in the response buffer */
 724 struct i40e_aqc_switch_resource_alloc_element_resp {
 725         u8      resource_type;
 726 #define I40E_AQ_RESOURCE_TYPE_VEB               0x0
 727 #define I40E_AQ_RESOURCE_TYPE_VSI               0x1
 728 #define I40E_AQ_RESOURCE_TYPE_MACADDR           0x2
 729 #define I40E_AQ_RESOURCE_TYPE_STAG              0x3
 730 #define I40E_AQ_RESOURCE_TYPE_ETAG              0x4
 731 #define I40E_AQ_RESOURCE_TYPE_MULTICAST_HASH    0x5
 732 #define I40E_AQ_RESOURCE_TYPE_UNICAST_HASH      0x6
 733 #define I40E_AQ_RESOURCE_TYPE_VLAN              0x7
 734 #define I40E_AQ_RESOURCE_TYPE_VSI_LIST_ENTRY    0x8
 735 #define I40E_AQ_RESOURCE_TYPE_ETAG_LIST_ENTRY   0x9
 736 #define I40E_AQ_RESOURCE_TYPE_VLAN_STAT_POOL    0xA
 737 #define I40E_AQ_RESOURCE_TYPE_MIRROR_RULE       0xB
 738 #define I40E_AQ_RESOURCE_TYPE_QUEUE_SETS        0xC
 739 #define I40E_AQ_RESOURCE_TYPE_VLAN_FILTERS      0xD
 740 #define I40E_AQ_RESOURCE_TYPE_INNER_MAC_FILTERS 0xF
 741 #define I40E_AQ_RESOURCE_TYPE_IP_FILTERS        0x10
 742 #define I40E_AQ_RESOURCE_TYPE_GRE_VN_KEYS       0x11
 743 #define I40E_AQ_RESOURCE_TYPE_VN2_KEYS          0x12
 744 #define I40E_AQ_RESOURCE_TYPE_TUNNEL_PORTS      0x13
 745         u8      reserved1;
 746         __le16  guaranteed;
 747         __le16  total;
 748         __le16  used;
 749         __le16  total_unalloced;
 750         u8      reserved2[6];
 751 };
 752
 753 I40E_CHECK_STRUCT_LEN(0x10, i40e_aqc_switch_resource_alloc_element_resp);
 754
 755 /* Set Switch Configuration (direct 0x0205) */
 756 struct i40e_aqc_set_switch_config {
 757         __le16  flags;
 758 /* flags used for both fields below */
 759 #define I40E_AQ_SET_SWITCH_CFG_PROMISC          0x0001
 760 #define I40E_AQ_SET_SWITCH_CFG_L2_FILTER        0x0002
 761 #define I40E_AQ_SET_SWITCH_CFG_HW_ATR_EVICT     0x0004
 762         __le16  valid_flags;
 763         /* The ethertype in switch_tag is dropped on ingress and used
 764          * internally by the switch. Set this to zero for the default
 765          * of 0x88a8 (802.1ad). Should be zero for firmware API
 766          * versions lower than 1.7.
 767          */
 768         __le16  switch_tag;
 769         /* The ethertypes in first_tag and second_tag are used to
 770          * match the outer and inner VLAN tags (respectively) when HW
 771          * double VLAN tagging is enabled via the set port parameters
 772          * AQ command. Otherwise these are both ignored. Set them to
 773          * zero for their defaults of 0x8100 (802.1Q). Should be zero
 774          * for firmware API versions lower than 1.7.
 775          */
 776         __le16  first_tag;
 777         __le16  second_tag;
 778         /* Next byte is split into following:
 779          * Bit 7    : 0 : No action, 1: Switch to mode defined by bits 6:0
 780          * Bit 6    : 0 : Destination Port, 1: source port
 781          * Bit 5..4 : L4 type
 782          * 0: rsvd
 783          * 1: TCP
 784          * 2: UDP
 785          * 3: Both TCP and UDP
 786          * Bits 3:0 Mode
 787          * 0: default mode
 788          * 1: L4 port only mode
 789          * 2: non-tunneled mode
 790          * 3: tunneled mode
 791          */
 792 #define I40E_AQ_SET_SWITCH_BIT7_VALID           0x80
 793
 794 #define I40E_AQ_SET_SWITCH_L4_SRC_PORT          0x40
 795
 796 #define I40E_AQ_SET_SWITCH_L4_TYPE_RSVD         0x00
 797 #define I40E_AQ_SET_SWITCH_L4_TYPE_TCP          0x10
 798 #define I40E_AQ_SET_SWITCH_L4_TYPE_UDP          0x20
 799 #define I40E_AQ_SET_SWITCH_L4_TYPE_BOTH         0x30
 800
 801 #define I40E_AQ_SET_SWITCH_MODE_DEFAULT         0x00
 802 #define I40E_AQ_SET_SWITCH_MODE_L4_PORT         0x01
 803 #define I40E_AQ_SET_SWITCH_MODE_NON_TUNNEL      0x02
 804 #define I40E_AQ_SET_SWITCH_MODE_TUNNEL          0x03
 805         u8      mode;
 806         u8      rsvd5[5];
 807 };
 808
 809 I40E_CHECK_CMD_LENGTH(i40e_aqc_set_switch_config);
 810
 811 /* Read Receive control registers  (direct 0x0206)
 812  * Write Receive control registers (direct 0x0207)
 813  *     used for accessing Rx control registers that can be
 814  *     slow and need special handling when under high Rx load
 815  */
 816 struct i40e_aqc_rx_ctl_reg_read_write {
 817         __le32 reserved1;
 818         __le32 address;
 819         __le32 reserved2;
 820         __le32 value;
 821 };
 822
 823 I40E_CHECK_CMD_LENGTH(i40e_aqc_rx_ctl_reg_read_write);
 824
 825 /* Add VSI (indirect 0x0210)
 826  *    this indirect command uses struct i40e_aqc_vsi_properties_data
 827  *    as the indirect buffer (128 bytes)
 828  *
 829  * Update VSI (indirect 0x211)
 830  *     uses the same data structure as Add VSI
 831  *
 832  * Get VSI (indirect 0x0212)
 833  *     uses the same completion and data structure as Add VSI
 834  */
 835 struct i40e_aqc_add_get_update_vsi {
 836         __le16  uplink_seid;
 837         u8      connection_type;
 838 #define I40E_AQ_VSI_CONN_TYPE_NORMAL    0x1
 839 #define I40E_AQ_VSI_CONN_TYPE_DEFAULT   0x2
 840 #define I40E_AQ_VSI_CONN_TYPE_CASCADED  0x3
 841         u8      reserved1;
 842         u8      vf_id;
 843         u8      reserved2;
 844         __le16  vsi_flags;
 845 #define I40E_AQ_VSI_TYPE_SHIFT          0x0
 846 #define I40E_AQ_VSI_TYPE_MASK           (0x3 << I40E_AQ_VSI_TYPE_SHIFT)
 847 #define I40E_AQ_VSI_TYPE_VF             0x0
 848 #define I40E_AQ_VSI_TYPE_VMDQ2          0x1
 849 #define I40E_AQ_VSI_TYPE_PF             0x2
 850 #define I40E_AQ_VSI_TYPE_EMP_MNG        0x3
 851 #define I40E_AQ_VSI_FLAG_CASCADED_PV    0x4
 852         __le32  addr_high;
 853         __le32  addr_low;
 854 };
 855
 856 I40E_CHECK_CMD_LENGTH(i40e_aqc_add_get_update_vsi);
 857
 858 struct i40e_aqc_add_get_update_vsi_completion {
 859         __le16 seid;
 860         __le16 vsi_number;
 861         __le16 vsi_used;
 862         __le16 vsi_free;
 863         __le32 addr_high;
 864         __le32 addr_low;
 865 };
 866
 867 I40E_CHECK_CMD_LENGTH(i40e_aqc_add_get_update_vsi_completion);
 868
 869 struct i40e_aqc_vsi_properties_data {
 870         /* first 96 byte are written by SW */
 871         __le16  valid_sections;
 872 #define I40E_AQ_VSI_PROP_SWITCH_VALID           0x0001
 873 #define I40E_AQ_VSI_PROP_SECURITY_VALID         0x0002
 874 #define I40E_AQ_VSI_PROP_VLAN_VALID             0x0004
 875 #define I40E_AQ_VSI_PROP_CAS_PV_VALID           0x0008
 876 #define I40E_AQ_VSI_PROP_INGRESS_UP_VALID       0x0010
 877 #define I40E_AQ_VSI_PROP_EGRESS_UP_VALID        0x0020
 878 #define I40E_AQ_VSI_PROP_QUEUE_MAP_VALID        0x0040
 879 #define I40E_AQ_VSI_PROP_QUEUE_OPT_VALID        0x0080
 880 #define I40E_AQ_VSI_PROP_OUTER_UP_VALID         0x0100
 881 #define I40E_AQ_VSI_PROP_SCHED_VALID            0x0200
 882         /* switch section */
 883         __le16  switch_id; /* 12bit id combined with flags below */
 884 #define I40E_AQ_VSI_SW_ID_SHIFT         0x0000
 885 #define I40E_AQ_VSI_SW_ID_MASK          (0xFFF << I40E_AQ_VSI_SW_ID_SHIFT)
 886 #define I40E_AQ_VSI_SW_ID_FLAG_NOT_STAG 0x1000
 887 #define I40E_AQ_VSI_SW_ID_FLAG_ALLOW_LB 0x2000
 888 #define I40E_AQ_VSI_SW_ID_FLAG_LOCAL_LB 0x4000
 889         u8      sw_reserved[2];
 890         /* security section */
 891         u8      sec_flags;
 892 #define I40E_AQ_VSI_SEC_FLAG_ALLOW_DEST_OVRD    0x01
 893 #define I40E_AQ_VSI_SEC_FLAG_ENABLE_VLAN_CHK    0x02
 894 #define I40E_AQ_VSI_SEC_FLAG_ENABLE_MAC_CHK     0x04
 895         u8      sec_reserved;
 896         /* VLAN section */
 897         __le16  pvid; /* VLANS include priority bits */
 898         __le16  fcoe_pvid;
 899         u8      port_vlan_flags;
 900 #define I40E_AQ_VSI_PVLAN_MODE_SHIFT    0x00
 901 #define I40E_AQ_VSI_PVLAN_MODE_MASK     (0x03 << \
 902                                          I40E_AQ_VSI_PVLAN_MODE_SHIFT)
 903 #define I40E_AQ_VSI_PVLAN_MODE_TAGGED   0x01
 904 #define I40E_AQ_VSI_PVLAN_MODE_UNTAGGED 0x02
 905 #define I40E_AQ_VSI_PVLAN_MODE_ALL      0x03
 906 #define I40E_AQ_VSI_PVLAN_INSERT_PVID   0x04
 907 #define I40E_AQ_VSI_PVLAN_EMOD_SHIFT    0x03
 908 #define I40E_AQ_VSI_PVLAN_EMOD_MASK     (0x3 << \
 909                                          I40E_AQ_VSI_PVLAN_EMOD_SHIFT)
 910 #define I40E_AQ_VSI_PVLAN_EMOD_STR_BOTH 0x0
 911 #define I40E_AQ_VSI_PVLAN_EMOD_STR_UP   0x08
 912 #define I40E_AQ_VSI_PVLAN_EMOD_STR      0x10
 913 #define I40E_AQ_VSI_PVLAN_EMOD_NOTHING  0x18
 914         u8      pvlan_reserved[3];
 915         /* ingress egress up sections */
 916         __le32  ingress_table; /* bitmap, 3 bits per up */
 917 #define I40E_AQ_VSI_UP_TABLE_UP0_SHIFT  0
 918 #define I40E_AQ_VSI_UP_TABLE_UP0_MASK   (0x7 << \
 919                                          I40E_AQ_VSI_UP_TABLE_UP0_SHIFT)
 920 #define I40E_AQ_VSI_UP_TABLE_UP1_SHIFT  3
 921 #define I40E_AQ_VSI_UP_TABLE_UP1_MASK   (0x7 << \
 922                                          I40E_AQ_VSI_UP_TABLE_UP1_SHIFT)
 923 #define I40E_AQ_VSI_UP_TABLE_UP2_SHIFT  6
 924 #define I40E_AQ_VSI_UP_TABLE_UP2_MASK   (0x7 << \
 925                                          I40E_AQ_VSI_UP_TABLE_UP2_SHIFT)
 926 #define I40E_AQ_VSI_UP_TABLE_UP3_SHIFT  9
 927 #define I40E_AQ_VSI_UP_TABLE_UP3_MASK   (0x7 << \
 928                                          I40E_AQ_VSI_UP_TABLE_UP3_SHIFT)
 929 #define I40E_AQ_VSI_UP_TABLE_UP4_SHIFT  12
 930 #define I40E_AQ_VSI_UP_TABLE_UP4_MASK   (0x7 << \
 931                                          I40E_AQ_VSI_UP_TABLE_UP4_SHIFT)
 932 #define I40E_AQ_VSI_UP_TABLE_UP5_SHIFT  15
 933 #define I40E_AQ_VSI_UP_TABLE_UP5_MASK   (0x7 << \
 934                                          I40E_AQ_VSI_UP_TABLE_UP5_SHIFT)
 935 #define I40E_AQ_VSI_UP_TABLE_UP6_SHIFT  18
 936 #define I40E_AQ_VSI_UP_TABLE_UP6_MASK   (0x7 << \
 937                                          I40E_AQ_VSI_UP_TABLE_UP6_SHIFT)
 938 #define I40E_AQ_VSI_UP_TABLE_UP7_SHIFT  21
 939 #define I40E_AQ_VSI_UP_TABLE_UP7_MASK   (0x7 << \
 940                                          I40E_AQ_VSI_UP_TABLE_UP7_SHIFT)
 941         __le32  egress_table;   /* same defines as for ingress table */
 942         /* cascaded PV section */
 943         __le16  cas_pv_tag;
 944         u8      cas_pv_flags;
 945 #define I40E_AQ_VSI_CAS_PV_TAGX_SHIFT           0x00
 946 #define I40E_AQ_VSI_CAS_PV_TAGX_MASK            (0x03 << \
 947                                                  I40E_AQ_VSI_CAS_PV_TAGX_SHIFT)
 948 #define I40E_AQ_VSI_CAS_PV_TAGX_LEAVE           0x00
 949 #define I40E_AQ_VSI_CAS_PV_TAGX_REMOVE          0x01
 950 #define I40E_AQ_VSI_CAS_PV_TAGX_COPY            0x02
 951 #define I40E_AQ_VSI_CAS_PV_INSERT_TAG           0x10
 952 #define I40E_AQ_VSI_CAS_PV_ETAG_PRUNE           0x20
 953 #define I40E_AQ_VSI_CAS_PV_ACCEPT_HOST_TAG      0x40
 954         u8      cas_pv_reserved;
 955         /* queue mapping section */
 956         __le16  mapping_flags;
 957 #define I40E_AQ_VSI_QUE_MAP_CONTIG      0x0
 958 #define I40E_AQ_VSI_QUE_MAP_NONCONTIG   0x1
 959         __le16  queue_mapping[16];
 960 #define I40E_AQ_VSI_QUEUE_SHIFT         0x0
 961 #define I40E_AQ_VSI_QUEUE_MASK          (0x7FF << I40E_AQ_VSI_QUEUE_SHIFT)
 962         __le16  tc_mapping[8];
 963 #define I40E_AQ_VSI_TC_QUE_OFFSET_SHIFT 0
 964 #define I40E_AQ_VSI_TC_QUE_OFFSET_MASK  (0x1FF << \
 965                                          I40E_AQ_VSI_TC_QUE_OFFSET_SHIFT)
 966 #define I40E_AQ_VSI_TC_QUE_NUMBER_SHIFT 9
 967 #define I40E_AQ_VSI_TC_QUE_NUMBER_MASK  (0x7 << \
 968                                          I40E_AQ_VSI_TC_QUE_NUMBER_SHIFT)
 969         /* queueing option section */
 970         u8      queueing_opt_flags;
 971 #define I40E_AQ_VSI_QUE_OPT_MULTICAST_UDP_ENA   0x04
 972 #define I40E_AQ_VSI_QUE_OPT_UNICAST_UDP_ENA     0x08
 973 #define I40E_AQ_VSI_QUE_OPT_TCP_ENA     0x10
 974 #define I40E_AQ_VSI_QUE_OPT_FCOE_ENA    0x20
 975 #define I40E_AQ_VSI_QUE_OPT_RSS_LUT_PF  0x00
 976 #define I40E_AQ_VSI_QUE_OPT_RSS_LUT_VSI 0x40
 977         u8      queueing_opt_reserved[3];
 978         /* scheduler section */
 979         u8      up_enable_bits;
 980         u8      sched_reserved;
 981         /* outer up section */
 982         __le32  outer_up_table; /* same structure and defines as ingress tbl */
 983         u8      cmd_reserved[8];
 984         /* last 32 bytes are written by FW */
 985         __le16  qs_handle[8];
 986 #define I40E_AQ_VSI_QS_HANDLE_INVALID   0xFFFF
 987         __le16  stat_counter_idx;
 988         __le16  sched_id;
 989         u8      resp_reserved[12];
 990 };
 991
 992 I40E_CHECK_STRUCT_LEN(128, i40e_aqc_vsi_properties_data);
 993
 994 /* Add Port Virtualizer (direct 0x0220)
 995  * also used for update PV (direct 0x0221) but only flags are used
 996  * (IS_CTRL_PORT only works on add PV)
 997  */
 998 struct i40e_aqc_add_update_pv {
 999         __le16  command_flags;
1000 #define I40E_AQC_PV_FLAG_PV_TYPE                0x1
1001 #define I40E_AQC_PV_FLAG_FWD_UNKNOWN_STAG_EN    0x2
1002 #define I40E_AQC_PV_FLAG_FWD_UNKNOWN_ETAG_EN    0x4
1003 #define I40E_AQC_PV_FLAG_IS_CTRL_PORT           0x8
1004         __le16  uplink_seid;
1005         __le16  connected_seid;
1006         u8      reserved[10];
1007 };
1008
1009 I40E_CHECK_CMD_LENGTH(i40e_aqc_add_update_pv);
1010
1011 struct i40e_aqc_add_update_pv_completion {
1012         /* reserved for update; for add also encodes error if rc == ENOSPC */
1013         __le16  pv_seid;
1014 #define I40E_AQC_PV_ERR_FLAG_NO_PV      0x1
1015 #define I40E_AQC_PV_ERR_FLAG_NO_SCHED   0x2
1016 #define I40E_AQC_PV_ERR_FLAG_NO_COUNTER 0x4
1017 #define I40E_AQC_PV_ERR_FLAG_NO_ENTRY   0x8
1018         u8      reserved[14];
1019 };
1020
1021 I40E_CHECK_CMD_LENGTH(i40e_aqc_add_update_pv_completion);
1022
1023 /* Get PV Params (direct 0x0222)
1024  * uses i40e_aqc_switch_seid for the descriptor
1025  */
1026
1027 struct i40e_aqc_get_pv_params_completion {
1028         __le16  seid;
1029         __le16  default_stag;
1030         __le16  pv_flags; /* same flags as add_pv */
1031 #define I40E_AQC_GET_PV_PV_TYPE                 0x1
1032 #define I40E_AQC_GET_PV_FRWD_UNKNOWN_STAG       0x2
1033 #define I40E_AQC_GET_PV_FRWD_UNKNOWN_ETAG       0x4
1034         u8      reserved[8];
1035         __le16  default_port_seid;
1036 };
1037
1038 I40E_CHECK_CMD_LENGTH(i40e_aqc_get_pv_params_completion);
1039
1040 /* Add VEB (direct 0x0230) */
1041 struct i40e_aqc_add_veb {
1042         __le16  uplink_seid;
1043         __le16  downlink_seid;
1044         __le16  veb_flags;
1045 #define I40E_AQC_ADD_VEB_FLOATING               0x1
1046 #define I40E_AQC_ADD_VEB_PORT_TYPE_SHIFT        1
1047 #define I40E_AQC_ADD_VEB_PORT_TYPE_MASK         (0x3 << \
1048                                         I40E_AQC_ADD_VEB_PORT_TYPE_SHIFT)
1049 #define I40E_AQC_ADD_VEB_PORT_TYPE_DEFAULT      0x2
1050 #define I40E_AQC_ADD_VEB_PORT_TYPE_DATA         0x4
1051 #define I40E_AQC_ADD_VEB_ENABLE_L2_FILTER       0x8     /* deprecated */
1052 #define I40E_AQC_ADD_VEB_ENABLE_DISABLE_STATS   0x10
1053         u8      enable_tcs;
1054         u8      reserved[9];
1055 };
1056
1057 I40E_CHECK_CMD_LENGTH(i40e_aqc_add_veb);
1058
1059 struct i40e_aqc_add_veb_completion {
1060         u8      reserved[6];
1061         __le16  switch_seid;
1062         /* also encodes error if rc == ENOSPC; codes are the same as add_pv */
1063         __le16  veb_seid;
1064 #define I40E_AQC_VEB_ERR_FLAG_NO_VEB            0x1
1065 #define I40E_AQC_VEB_ERR_FLAG_NO_SCHED          0x2
1066 #define I40E_AQC_VEB_ERR_FLAG_NO_COUNTER        0x4
1067 #define I40E_AQC_VEB_ERR_FLAG_NO_ENTRY          0x8
1068         __le16  statistic_index;
1069         __le16  vebs_used;
1070         __le16  vebs_free;
1071 };
1072
1073 I40E_CHECK_CMD_LENGTH(i40e_aqc_add_veb_completion);
1074
1075 /* Get VEB Parameters (direct 0x0232)
1076  * uses i40e_aqc_switch_seid for the descriptor
1077  */
1078 struct i40e_aqc_get_veb_parameters_completion {
1079         __le16  seid;
1080         __le16  switch_id;
1081         __le16  veb_flags; /* only the first/last flags from 0x0230 is valid */
1082         __le16  statistic_index;
1083         __le16  vebs_used;
1084         __le16  vebs_free;
1085         u8      reserved[4];
1086 };
1087
1088 I40E_CHECK_CMD_LENGTH(i40e_aqc_get_veb_parameters_completion);
1089
1090 /* Delete Element (direct 0x0243)
1091  * uses the generic i40e_aqc_switch_seid
1092  */
1093
1094 /* Add MAC-VLAN (indirect 0x0250) */
1095
1096 /* used for the command for most vlan commands */
1097 struct i40e_aqc_macvlan {
1098         __le16  num_addresses;
1099         __le16  seid[3];
1100 #define I40E_AQC_MACVLAN_CMD_SEID_NUM_SHIFT     0
1101 #define I40E_AQC_MACVLAN_CMD_SEID_NUM_MASK      (0x3FF << \
1102                                         I40E_AQC_MACVLAN_CMD_SEID_NUM_SHIFT)
1103 #define I40E_AQC_MACVLAN_CMD_SEID_VALID         0x8000
1104         __le32  addr_high;
1105         __le32  addr_low;
1106 };
1107
1108 I40E_CHECK_CMD_LENGTH(i40e_aqc_macvlan);
1109
1110 /* indirect data for command and response */
1111 struct i40e_aqc_add_macvlan_element_data {
1112         u8      mac_addr[6];
1113         __le16  vlan_tag;
1114         __le16  flags;
1115 #define I40E_AQC_MACVLAN_ADD_PERFECT_MATCH      0x0001
1116 #define I40E_AQC_MACVLAN_ADD_HASH_MATCH         0x0002
1117 #define I40E_AQC_MACVLAN_ADD_IGNORE_VLAN        0x0004
1118 #define I40E_AQC_MACVLAN_ADD_TO_QUEUE           0x0008
1119 #define I40E_AQC_MACVLAN_ADD_USE_SHARED_MAC     0x0010
1120         __le16  queue_number;
1121 #define I40E_AQC_MACVLAN_CMD_QUEUE_SHIFT        0
1122 #define I40E_AQC_MACVLAN_CMD_QUEUE_MASK         (0x7FF << \
1123                                         I40E_AQC_MACVLAN_CMD_SEID_NUM_SHIFT)
1124         /* response section */
1125         u8      match_method;
1126 #define I40E_AQC_MM_PERFECT_MATCH       0x01
1127 #define I40E_AQC_MM_HASH_MATCH          0x02
1128 #define I40E_AQC_MM_ERR_NO_RES          0xFF
1129         u8      reserved1[3];
1130 };
1131
1132 struct i40e_aqc_add_remove_macvlan_completion {
1133         __le16 perfect_mac_used;
1134         __le16 perfect_mac_free;
1135         __le16 unicast_hash_free;
1136         __le16 multicast_hash_free;
1137         __le32 addr_high;
1138         __le32 addr_low;
1139 };
1140
1141 I40E_CHECK_CMD_LENGTH(i40e_aqc_add_remove_macvlan_completion);
1142
1143 /* Remove MAC-VLAN (indirect 0x0251)
1144  * uses i40e_aqc_macvlan for the descriptor
1145  * data points to an array of num_addresses of elements
1146  */
1147
1148 struct i40e_aqc_remove_macvlan_element_data {
1149         u8      mac_addr[6];
1150         __le16  vlan_tag;
1151         u8      flags;
1152 #define I40E_AQC_MACVLAN_DEL_PERFECT_MATCH      0x01
1153 #define I40E_AQC_MACVLAN_DEL_HASH_MATCH         0x02
1154 #define I40E_AQC_MACVLAN_DEL_IGNORE_VLAN        0x08
1155 #define I40E_AQC_MACVLAN_DEL_ALL_VSIS           0x10
1156         u8      reserved[3];
1157         /* reply section */
1158         u8      error_code;
1159 #define I40E_AQC_REMOVE_MACVLAN_SUCCESS         0x0
1160 #define I40E_AQC_REMOVE_MACVLAN_FAIL            0xFF
1161         u8      reply_reserved[3];
1162 };
1163
1164 /* Add VLAN (indirect 0x0252)
1165  * Remove VLAN (indirect 0x0253)
1166  * use the generic i40e_aqc_macvlan for the command
1167  */
1168 struct i40e_aqc_add_remove_vlan_element_data {
1169         __le16  vlan_tag;
1170         u8      vlan_flags;
1171 /* flags for add VLAN */
1172 #define I40E_AQC_ADD_VLAN_LOCAL                 0x1
1173 #define I40E_AQC_ADD_PVLAN_TYPE_SHIFT           1
1174 #define I40E_AQC_ADD_PVLAN_TYPE_MASK    (0x3 << I40E_AQC_ADD_PVLAN_TYPE_SHIFT)
1175 #define I40E_AQC_ADD_PVLAN_TYPE_REGULAR         0x0
1176 #define I40E_AQC_ADD_PVLAN_TYPE_PRIMARY         0x2
1177 #define I40E_AQC_ADD_PVLAN_TYPE_SECONDARY       0x4
1178 #define I40E_AQC_VLAN_PTYPE_SHIFT               3
1179 #define I40E_AQC_VLAN_PTYPE_MASK        (0x3 << I40E_AQC_VLAN_PTYPE_SHIFT)
1180 #define I40E_AQC_VLAN_PTYPE_REGULAR_VSI         0x0
1181 #define I40E_AQC_VLAN_PTYPE_PROMISC_VSI         0x8
1182 #define I40E_AQC_VLAN_PTYPE_COMMUNITY_VSI       0x10
1183 #define I40E_AQC_VLAN_PTYPE_ISOLATED_VSI        0x18
1184 /* flags for remove VLAN */
1185 #define I40E_AQC_REMOVE_VLAN_ALL        0x1
1186         u8      reserved;
1187         u8      result;
1188 /* flags for add VLAN */
1189 #define I40E_AQC_ADD_VLAN_SUCCESS       0x0
1190 #define I40E_AQC_ADD_VLAN_FAIL_REQUEST  0xFE
1191 #define I40E_AQC_ADD_VLAN_FAIL_RESOURCE 0xFF
1192 /* flags for remove VLAN */
1193 #define I40E_AQC_REMOVE_VLAN_SUCCESS    0x0
1194 #define I40E_AQC_REMOVE_VLAN_FAIL       0xFF
1195         u8      reserved1[3];
1196 };
1197
1198 struct i40e_aqc_add_remove_vlan_completion {
1199         u8      reserved[4];
1200         __le16  vlans_used;
1201         __le16  vlans_free;
1202         __le32  addr_high;
1203         __le32  addr_low;
1204 };
1205
1206 /* Set VSI Promiscuous Modes (direct 0x0254) */
1207 struct i40e_aqc_set_vsi_promiscuous_modes {
1208         __le16  promiscuous_flags;
1209         __le16  valid_flags;
1210 /* flags used for both fields above */
1211 #define I40E_AQC_SET_VSI_PROMISC_UNICAST        0x01
1212 #define I40E_AQC_SET_VSI_PROMISC_MULTICAST      0x02
1213 #define I40E_AQC_SET_VSI_PROMISC_BROADCAST      0x04
1214 #define I40E_AQC_SET_VSI_DEFAULT                0x08
1215 #define I40E_AQC_SET_VSI_PROMISC_VLAN           0x10
1216 #define I40E_AQC_SET_VSI_PROMISC_TX             0x8000
1217         __le16  seid;
1218 #define I40E_AQC_VSI_PROM_CMD_SEID_MASK         0x3FF
1219         __le16  vlan_tag;
1220 #define I40E_AQC_SET_VSI_VLAN_MASK              0x0FFF
1221 #define I40E_AQC_SET_VSI_VLAN_VALID             0x8000
1222         u8      reserved[8];
1223 };
1224
1225 I40E_CHECK_CMD_LENGTH(i40e_aqc_set_vsi_promiscuous_modes);
1226
1227 /* Add S/E-tag command (direct 0x0255)
1228  * Uses generic i40e_aqc_add_remove_tag_completion for completion
1229  */
1230 struct i40e_aqc_add_tag {
1231         __le16  flags;
1232 #define I40E_AQC_ADD_TAG_FLAG_TO_QUEUE          0x0001
1233         __le16  seid;
1234 #define I40E_AQC_ADD_TAG_CMD_SEID_NUM_SHIFT     0
1235 #define I40E_AQC_ADD_TAG_CMD_SEID_NUM_MASK      (0x3FF << \
1236                                         I40E_AQC_ADD_TAG_CMD_SEID_NUM_SHIFT)
1237         __le16  tag;
1238         __le16  queue_number;
1239         u8      reserved[8];
1240 };
1241
1242 I40E_CHECK_CMD_LENGTH(i40e_aqc_add_tag);
1243
1244 struct i40e_aqc_add_remove_tag_completion {
1245         u8      reserved[12];
1246         __le16  tags_used;
1247         __le16  tags_free;
1248 };
1249
1250 I40E_CHECK_CMD_LENGTH(i40e_aqc_add_remove_tag_completion);
1251
1252 /* Remove S/E-tag command (direct 0x0256)
1253  * Uses generic i40e_aqc_add_remove_tag_completion for completion
1254  */
1255 struct i40e_aqc_remove_tag {
1256         __le16  seid;
1257 #define I40E_AQC_REMOVE_TAG_CMD_SEID_NUM_SHIFT  0
1258 #define I40E_AQC_REMOVE_TAG_CMD_SEID_NUM_MASK   (0x3FF << \
1259                                         I40E_AQC_REMOVE_TAG_CMD_SEID_NUM_SHIFT)
1260         __le16  tag;
1261         u8      reserved[12];
1262 };
1263
1264 I40E_CHECK_CMD_LENGTH(i40e_aqc_remove_tag);
1265
1266 /* Add multicast E-Tag (direct 0x0257)
1267  * del multicast E-Tag (direct 0x0258) only uses pv_seid and etag fields
1268  * and no external data
1269  */
1270 struct i40e_aqc_add_remove_mcast_etag {
1271         __le16  pv_seid;
1272         __le16  etag;
1273         u8      num_unicast_etags;
1274         u8      reserved[3];
1275         __le32  addr_high;          /* address of array of 2-byte s-tags */
1276         __le32  addr_low;
1277 };
1278
1279 I40E_CHECK_CMD_LENGTH(i40e_aqc_add_remove_mcast_etag);
1280
1281 struct i40e_aqc_add_remove_mcast_etag_completion {
1282         u8      reserved[4];
1283         __le16  mcast_etags_used;
1284         __le16  mcast_etags_free;
1285         __le32  addr_high;
1286         __le32  addr_low;
1287
1288 };
1289
1290 I40E_CHECK_CMD_LENGTH(i40e_aqc_add_remove_mcast_etag_completion);
1291
1292 /* Update S/E-Tag (direct 0x0259) */
1293 struct i40e_aqc_update_tag {
1294         __le16  seid;
1295 #define I40E_AQC_UPDATE_TAG_CMD_SEID_NUM_SHIFT  0
1296 #define I40E_AQC_UPDATE_TAG_CMD_SEID_NUM_MASK   (0x3FF << \
1297                                         I40E_AQC_UPDATE_TAG_CMD_SEID_NUM_SHIFT)
1298         __le16  old_tag;
1299         __le16  new_tag;
1300         u8      reserved[10];
1301 };
1302
1303 I40E_CHECK_CMD_LENGTH(i40e_aqc_update_tag);
1304
1305 struct i40e_aqc_update_tag_completion {
1306         u8      reserved[12];
1307         __le16  tags_used;
1308         __le16  tags_free;
1309 };
1310
1311 I40E_CHECK_CMD_LENGTH(i40e_aqc_update_tag_completion);
1312
1313 /* Add Control Packet filter (direct 0x025A)
1314  * Remove Control Packet filter (direct 0x025B)
1315  * uses the i40e_aqc_add_oveb_cloud,
1316  * and the generic direct completion structure
1317  */
1318 struct i40e_aqc_add_remove_control_packet_filter {
1319         u8      mac[6];
1320         __le16  etype;
1321         __le16  flags;
1322 #define I40E_AQC_ADD_CONTROL_PACKET_FLAGS_IGNORE_MAC    0x0001
1323 #define I40E_AQC_ADD_CONTROL_PACKET_FLAGS_DROP          0x0002
1324 #define I40E_AQC_ADD_CONTROL_PACKET_FLAGS_TO_QUEUE      0x0004
1325 #define I40E_AQC_ADD_CONTROL_PACKET_FLAGS_TX            0x0008
1326 #define I40E_AQC_ADD_CONTROL_PACKET_FLAGS_RX            0x0000
1327         __le16  seid;
1328 #define I40E_AQC_ADD_CONTROL_PACKET_CMD_SEID_NUM_SHIFT  0
1329 #define I40E_AQC_ADD_CONTROL_PACKET_CMD_SEID_NUM_MASK   (0x3FF << \
1330                                 I40E_AQC_ADD_CONTROL_PACKET_CMD_SEID_NUM_SHIFT)
1331         __le16  queue;
1332         u8      reserved[2];
1333 };
1334
1335 I40E_CHECK_CMD_LENGTH(i40e_aqc_add_remove_control_packet_filter);
1336
1337 struct i40e_aqc_add_remove_control_packet_filter_completion {
1338         __le16  mac_etype_used;
1339         __le16  etype_used;
1340         __le16  mac_etype_free;
1341         __le16  etype_free;
1342         u8      reserved[8];
1343 };
1344
1345 I40E_CHECK_CMD_LENGTH(i40e_aqc_add_remove_control_packet_filter_completion);
1346
1347 /* Add Cloud filters (indirect 0x025C)
1348  * Remove Cloud filters (indirect 0x025D)
1349  * uses the i40e_aqc_add_remove_cloud_filters,
1350  * and the generic indirect completion structure
1351  */
1352 struct i40e_aqc_add_remove_cloud_filters {
1353         u8      num_filters;
1354         u8      reserved;
1355         __le16  seid;
1356 #define I40E_AQC_ADD_CLOUD_CMD_SEID_NUM_SHIFT   0
1357 #define I40E_AQC_ADD_CLOUD_CMD_SEID_NUM_MASK    (0x3FF << \
1358                                         I40E_AQC_ADD_CLOUD_CMD_SEID_NUM_SHIFT)
1359         u8      big_buffer_flag;
1360 #define I40E_AQC_ADD_REM_CLOUD_CMD_BIG_BUFFER   1
1361 #define I40E_AQC_ADD_CLOUD_CMD_BB               1
1362         u8      reserved2[3];
1363         __le32  addr_high;
1364         __le32  addr_low;
1365 };
1366
1367 I40E_CHECK_CMD_LENGTH(i40e_aqc_add_remove_cloud_filters);
1368
1369 struct i40e_aqc_cloud_filters_element_data {
1370         u8      outer_mac[6];
1371         u8      inner_mac[6];
1372         __le16  inner_vlan;
1373         union {
1374                 struct {
1375                         u8 reserved[12];
1376                         u8 data[4];
1377                 } v4;
1378                 struct {
1379                         u8 data[16];
1380                 } v6;
1381                 struct {
1382                         __le16 data[8];
1383                 } raw_v6;
1384         } ipaddr;
1385         __le16  flags;
1386 #define I40E_AQC_ADD_CLOUD_FILTER_SHIFT                 0
1387 #define I40E_AQC_ADD_CLOUD_FILTER_MASK  (0x3F << \
1388                                         I40E_AQC_ADD_CLOUD_FILTER_SHIFT)
1389 /* 0x0000 reserved */
1390 #define I40E_AQC_ADD_CLOUD_FILTER_OIP                   0x0001
1391 /* 0x0002 reserved */
1392 #define I40E_AQC_ADD_CLOUD_FILTER_IMAC_IVLAN            0x0003
1393 #define I40E_AQC_ADD_CLOUD_FILTER_IMAC_IVLAN_TEN_ID     0x0004
1394 /* 0x0005 reserved */
1395 #define I40E_AQC_ADD_CLOUD_FILTER_IMAC_TEN_ID           0x0006
1396 /* 0x0007 reserved */
1397 /* 0x0008 reserved */
1398 #define I40E_AQC_ADD_CLOUD_FILTER_OMAC                  0x0009
1399 #define I40E_AQC_ADD_CLOUD_FILTER_IMAC                  0x000A
1400 #define I40E_AQC_ADD_CLOUD_FILTER_OMAC_TEN_ID_IMAC      0x000B
1401 #define I40E_AQC_ADD_CLOUD_FILTER_IIP                   0x000C
1402 /* 0x0010 to 0x0017 is for custom filters */
1403 #define I40E_AQC_ADD_CLOUD_FILTER_IP_PORT               0x0010 /* Dest IP + L4 Port */
1404 #define I40E_AQC_ADD_CLOUD_FILTER_MAC_PORT              0x0011 /* Dest MAC + L4 Port */
1405 #define I40E_AQC_ADD_CLOUD_FILTER_MAC_VLAN_PORT         0x0012 /* Dest MAC + VLAN + L4 Port */
1406
1407 #define I40E_AQC_ADD_CLOUD_FLAGS_TO_QUEUE               0x0080
1408 #define I40E_AQC_ADD_CLOUD_VNK_SHIFT                    6
1409 #define I40E_AQC_ADD_CLOUD_VNK_MASK                     0x00C0
1410 #define I40E_AQC_ADD_CLOUD_FLAGS_IPV4                   0
1411 #define I40E_AQC_ADD_CLOUD_FLAGS_IPV6                   0x0100
1412
1413 #define I40E_AQC_ADD_CLOUD_TNL_TYPE_SHIFT               9
1414 #define I40E_AQC_ADD_CLOUD_TNL_TYPE_MASK                0x1E00
1415 #define I40E_AQC_ADD_CLOUD_TNL_TYPE_VXLAN               0
1416 #define I40E_AQC_ADD_CLOUD_TNL_TYPE_NVGRE_OMAC          1
1417 #define I40E_AQC_ADD_CLOUD_TNL_TYPE_GENEVE              2
1418 #define I40E_AQC_ADD_CLOUD_TNL_TYPE_IP                  3
1419 #define I40E_AQC_ADD_CLOUD_TNL_TYPE_RESERVED            4
1420 #define I40E_AQC_ADD_CLOUD_TNL_TYPE_VXLAN_GPE           5
1421
1422 #define I40E_AQC_ADD_CLOUD_FLAGS_SHARED_OUTER_MAC       0x2000
1423 #define I40E_AQC_ADD_CLOUD_FLAGS_SHARED_INNER_MAC       0x4000
1424 #define I40E_AQC_ADD_CLOUD_FLAGS_SHARED_OUTER_IP        0x8000
1425
1426         __le32  tenant_id;
1427         u8      reserved[4];
1428         __le16  queue_number;
1429 #define I40E_AQC_ADD_CLOUD_QUEUE_SHIFT          0
1430 #define I40E_AQC_ADD_CLOUD_QUEUE_MASK           (0x7FF << \
1431                                                  I40E_AQC_ADD_CLOUD_QUEUE_SHIFT)
1432         u8      reserved2[14];
1433         /* response section */
1434         u8      allocation_result;
1435 #define I40E_AQC_ADD_CLOUD_FILTER_SUCCESS       0x0
1436 #define I40E_AQC_ADD_CLOUD_FILTER_FAIL          0xFF
1437         u8      response_reserved[7];
1438 };
1439
1440 /* i40e_aqc_add_rm_cloud_filt_elem_ext is used when
1441  * I40E_AQC_ADD_REM_CLOUD_CMD_BIG_BUFFER flag is set. refer to
1442  * DCR288
1443  */
1444 struct i40e_aqc_add_rm_cloud_filt_elem_ext {
1445         struct i40e_aqc_cloud_filters_element_data element;
1446         u16     general_fields[32];
1447 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X10_WORD0    0
1448 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X10_WORD1    1
1449 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X10_WORD2    2
1450 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X11_WORD0    3
1451 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X11_WORD1    4
1452 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X11_WORD2    5
1453 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X12_WORD0    6
1454 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X12_WORD1    7
1455 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X12_WORD2    8
1456 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X13_WORD0    9
1457 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X13_WORD1    10
1458 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X13_WORD2    11
1459 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X14_WORD0    12
1460 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X14_WORD1    13
1461 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X14_WORD2    14
1462 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X16_WORD0    15
1463 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X16_WORD1    16
1464 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X16_WORD2    17
1465 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X16_WORD3    18
1466 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X16_WORD4    19
1467 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X16_WORD5    20
1468 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X16_WORD6    21
1469 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X16_WORD7    22
1470 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X17_WORD0    23
1471 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X17_WORD1    24
1472 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X17_WORD2    25
1473 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X17_WORD3    26
1474 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X17_WORD4    27
1475 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X17_WORD5    28
1476 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X17_WORD6    29
1477 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X17_WORD7    30
1478 };
1479
1480 I40E_CHECK_STRUCT_LEN(0x40, i40e_aqc_cloud_filters_element_data);
1481
1482 /* i40e_aqc_cloud_filters_element_bb is used when
1483  * I40E_AQC_CLOUD_CMD_BB flag is set.
1484  */
1485 struct i40e_aqc_cloud_filters_element_bb {
1486         struct i40e_aqc_cloud_filters_element_data element;
1487         u16     general_fields[32];
1488 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X10_WORD0    0
1489 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X10_WORD1    1
1490 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X10_WORD2    2
1491 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X11_WORD0    3
1492 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X11_WORD1    4
1493 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X11_WORD2    5
1494 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X12_WORD0    6
1495 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X12_WORD1    7
1496 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X12_WORD2    8
1497 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X13_WORD0    9
1498 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X13_WORD1    10
1499 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X13_WORD2    11
1500 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X14_WORD0    12
1501 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X14_WORD1    13
1502 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X14_WORD2    14
1503 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X16_WORD0    15
1504 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X16_WORD1    16
1505 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X16_WORD2    17
1506 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X16_WORD3    18
1507 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X16_WORD4    19
1508 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X16_WORD5    20
1509 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X16_WORD6    21
1510 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X16_WORD7    22
1511 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X17_WORD0    23
1512 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X17_WORD1    24
1513 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X17_WORD2    25
1514 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X17_WORD3    26
1515 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X17_WORD4    27
1516 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X17_WORD5    28
1517 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X17_WORD6    29
1518 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X17_WORD7    30
1519 };
1520
1521 I40E_CHECK_STRUCT_LEN(0x80, i40e_aqc_cloud_filters_element_bb);
1522
1523 struct i40e_aqc_remove_cloud_filters_completion {
1524         __le16 perfect_ovlan_used;
1525         __le16 perfect_ovlan_free;
1526         __le16 vlan_used;
1527         __le16 vlan_free;
1528         __le32 addr_high;
1529         __le32 addr_low;
1530 };
1531
1532 I40E_CHECK_CMD_LENGTH(i40e_aqc_remove_cloud_filters_completion);
1533
1534 /* Replace filter Command 0x025F
1535  * uses the i40e_aqc_replace_cloud_filters,
1536  * and the generic indirect completion structure
1537  */
1538 struct i40e_filter_data {
1539         u8 filter_type;
1540         u8 input[3];
1541 };
1542
1543 I40E_CHECK_STRUCT_LEN(4, i40e_filter_data);
1544
1545 struct i40e_aqc_replace_cloud_filters_cmd {
1546         u8      valid_flags;
1547 #define I40E_AQC_REPLACE_L1_FILTER              0x0
1548 #define I40E_AQC_REPLACE_CLOUD_FILTER           0x1
1549 #define I40E_AQC_GET_CLOUD_FILTERS              0x2
1550 #define I40E_AQC_MIRROR_CLOUD_FILTER            0x4
1551 #define I40E_AQC_HIGH_PRIORITY_CLOUD_FILTER     0x8
1552         u8      old_filter_type;
1553         u8      new_filter_type;
1554         u8      tr_bit;
1555         u8      reserved[4];
1556         __le32 addr_high;
1557         __le32 addr_low;
1558 };
1559
1560 I40E_CHECK_CMD_LENGTH(i40e_aqc_replace_cloud_filters_cmd);
1561
1562 struct i40e_aqc_replace_cloud_filters_cmd_buf {
1563         u8      data[32];
1564 /* Filter type INPUT codes*/
1565 #define I40E_AQC_REPLACE_CLOUD_CMD_INPUT_ENTRIES_MAX    3
1566 #define I40E_AQC_REPLACE_CLOUD_CMD_INPUT_VALIDATED      (1 << 7UL)
1567
1568 /* Field Vector offsets */
1569 #define I40E_AQC_REPLACE_CLOUD_CMD_INPUT_FV_MAC_DA              0
1570 #define I40E_AQC_REPLACE_CLOUD_CMD_INPUT_FV_STAG_ETH            6
1571 #define I40E_AQC_REPLACE_CLOUD_CMD_INPUT_FV_STAG                7
1572 #define I40E_AQC_REPLACE_CLOUD_CMD_INPUT_FV_VLAN                8
1573 #define I40E_AQC_REPLACE_CLOUD_CMD_INPUT_FV_STAG_OVLAN          9
1574 #define I40E_AQC_REPLACE_CLOUD_CMD_INPUT_FV_STAG_IVLAN          10
1575 #define I40E_AQC_REPLACE_CLOUD_CMD_INPUT_FV_TUNNLE_KEY          11
1576 #define I40E_AQC_REPLACE_CLOUD_CMD_INPUT_FV_IMAC                12
1577 /* big FLU */
1578 #define I40E_AQC_REPLACE_CLOUD_CMD_INPUT_FV_IP_DA               14
1579 /* big FLU */
1580 #define I40E_AQC_REPLACE_CLOUD_CMD_INPUT_FV_OIP_DA              15
1581
1582 #define I40E_AQC_REPLACE_CLOUD_CMD_INPUT_FV_INNER_VLAN          37
1583         struct i40e_filter_data filters[8];
1584 };
1585
1586 I40E_CHECK_STRUCT_LEN(0x40, i40e_aqc_replace_cloud_filters_cmd_buf);
1587
1588 /* Add Mirror Rule (indirect or direct 0x0260)
1589  * Delete Mirror Rule (indirect or direct 0x0261)
1590  * note: some rule types (4,5) do not use an external buffer.
1591  *       take care to set the flags correctly.
1592  */
1593 struct i40e_aqc_add_delete_mirror_rule {
1594         __le16 seid;
1595         __le16 rule_type;
1596 #define I40E_AQC_MIRROR_RULE_TYPE_SHIFT         0
1597 #define I40E_AQC_MIRROR_RULE_TYPE_MASK          (0x7 << \
1598                                                 I40E_AQC_MIRROR_RULE_TYPE_SHIFT)
1599 #define I40E_AQC_MIRROR_RULE_TYPE_VPORT_INGRESS 1
1600 #define I40E_AQC_MIRROR_RULE_TYPE_VPORT_EGRESS  2
1601 #define I40E_AQC_MIRROR_RULE_TYPE_VLAN          3
1602 #define I40E_AQC_MIRROR_RULE_TYPE_ALL_INGRESS   4
1603 #define I40E_AQC_MIRROR_RULE_TYPE_ALL_EGRESS    5
1604         __le16 num_entries;
1605         __le16 destination;  /* VSI for add, rule id for delete */
1606         __le32 addr_high;    /* address of array of 2-byte VSI or VLAN ids */
1607         __le32 addr_low;
1608 };
1609
1610 I40E_CHECK_CMD_LENGTH(i40e_aqc_add_delete_mirror_rule);
1611
1612 struct i40e_aqc_add_delete_mirror_rule_completion {
1613         u8      reserved[2];
1614         __le16  rule_id;  /* only used on add */
1615         __le16  mirror_rules_used;
1616         __le16  mirror_rules_free;
1617         __le32  addr_high;
1618         __le32  addr_low;
1619 };
1620
1621 I40E_CHECK_CMD_LENGTH(i40e_aqc_add_delete_mirror_rule_completion);
1622
1623 /* Dynamic Device Personalization */
1624 struct i40e_aqc_write_personalization_profile {
1625         u8      flags;
1626         u8      reserved[3];
1627         __le32  profile_track_id;
1628         __le32  addr_high;
1629         __le32  addr_low;
1630 };
1631
1632 I40E_CHECK_CMD_LENGTH(i40e_aqc_write_personalization_profile);
1633
1634 struct i40e_aqc_write_ddp_resp {
1635         __le32 error_offset;
1636         __le32 error_info;
1637         __le32 addr_high;
1638         __le32 addr_low;
1639 };
1640
1641 struct i40e_aqc_get_applied_profiles {
1642         u8      flags;
1643 #define I40E_AQC_GET_DDP_GET_CONF       0x1
1644 #define I40E_AQC_GET_DDP_GET_RDPU_CONF  0x2
1645         u8      rsv[3];
1646         __le32  reserved;
1647         __le32  addr_high;
1648         __le32  addr_low;
1649 };
1650
1651 I40E_CHECK_CMD_LENGTH(i40e_aqc_get_applied_profiles);
1652
1653 /* DCB 0x03xx*/
1654
1655 /* PFC Ignore (direct 0x0301)
1656  *    the command and response use the same descriptor structure
1657  */
1658 struct i40e_aqc_pfc_ignore {
1659         u8      tc_bitmap;
1660         u8      command_flags; /* unused on response */
1661 #define I40E_AQC_PFC_IGNORE_SET         0x80
1662 #define I40E_AQC_PFC_IGNORE_CLEAR       0x0
1663         u8      reserved[14];
1664 };
1665
1666 I40E_CHECK_CMD_LENGTH(i40e_aqc_pfc_ignore);
1667
1668 /* DCB Update (direct 0x0302) uses the i40e_aq_desc structure
1669  * with no parameters
1670  */
1671
1672 /* TX scheduler 0x04xx */
1673
1674 /* Almost all the indirect commands use
1675  * this generic struct to pass the SEID in param0
1676  */
1677 struct i40e_aqc_tx_sched_ind {
1678         __le16  vsi_seid;
1679         u8      reserved[6];
1680         __le32  addr_high;
1681         __le32  addr_low;
1682 };
1683
1684 I40E_CHECK_CMD_LENGTH(i40e_aqc_tx_sched_ind);
1685
1686 /* Several commands respond with a set of queue set handles */
1687 struct i40e_aqc_qs_handles_resp {
1688         __le16 qs_handles[8];
1689 };
1690
1691 /* Configure VSI BW limits (direct 0x0400) */
1692 struct i40e_aqc_configure_vsi_bw_limit {
1693         __le16  vsi_seid;
1694         u8      reserved[2];
1695         __le16  credit;
1696         u8      reserved1[2];
1697         u8      max_credit; /* 0-3, limit = 2^max */
1698         u8      reserved2[7];
1699 };
1700
1701 I40E_CHECK_CMD_LENGTH(i40e_aqc_configure_vsi_bw_limit);
1702
1703 /* Configure VSI Bandwidth Limit per Traffic Type (indirect 0x0406)
1704  *    responds with i40e_aqc_qs_handles_resp
1705  */
1706 struct i40e_aqc_configure_vsi_ets_sla_bw_data {
1707         u8      tc_valid_bits;
1708         u8      reserved[15];
1709         __le16  tc_bw_credits[8]; /* FW writesback QS handles here */
1710
1711         /* 4 bits per tc 0-7, 4th bit is reserved, limit = 2^max */
1712         __le16  tc_bw_max[2];
1713         u8      reserved1[28];
1714 };
1715
1716 I40E_CHECK_STRUCT_LEN(0x40, i40e_aqc_configure_vsi_ets_sla_bw_data);
1717
1718 /* Configure VSI Bandwidth Allocation per Traffic Type (indirect 0x0407)
1719  *    responds with i40e_aqc_qs_handles_resp
1720  */
1721 struct i40e_aqc_configure_vsi_tc_bw_data {
1722         u8      tc_valid_bits;
1723         u8      reserved[3];
1724         u8      tc_bw_credits[8];
1725         u8      reserved1[4];
1726         __le16  qs_handles[8];
1727 };
1728
1729 I40E_CHECK_STRUCT_LEN(0x20, i40e_aqc_configure_vsi_tc_bw_data);
1730
1731 /* Query vsi bw configuration (indirect 0x0408) */
1732 struct i40e_aqc_query_vsi_bw_config_resp {
1733         u8      tc_valid_bits;
1734         u8      tc_suspended_bits;
1735         u8      reserved[14];
1736         __le16  qs_handles[8];
1737         u8      reserved1[4];
1738         __le16  port_bw_limit;
1739         u8      reserved2[2];
1740         u8      max_bw; /* 0-3, limit = 2^max */
1741         u8      reserved3[23];
1742 };
1743
1744 I40E_CHECK_STRUCT_LEN(0x40, i40e_aqc_query_vsi_bw_config_resp);
1745
1746 /* Query VSI Bandwidth Allocation per Traffic Type (indirect 0x040A) */
1747 struct i40e_aqc_query_vsi_ets_sla_config_resp {
1748         u8      tc_valid_bits;
1749         u8      reserved[3];
1750         u8      share_credits[8];
1751         __le16  credits[8];
1752
1753         /* 4 bits per tc 0-7, 4th bit is reserved, limit = 2^max */
1754         __le16  tc_bw_max[2];
1755 };
1756
1757 I40E_CHECK_STRUCT_LEN(0x20, i40e_aqc_query_vsi_ets_sla_config_resp);
1758
1759 /* Configure Switching Component Bandwidth Limit (direct 0x0410) */
1760 struct i40e_aqc_configure_switching_comp_bw_limit {
1761         __le16  seid;
1762         u8      reserved[2];
1763         __le16  credit;
1764         u8      reserved1[2];
1765         u8      max_bw; /* 0-3, limit = 2^max */
1766         u8      reserved2[7];
1767 };
1768
1769 I40E_CHECK_CMD_LENGTH(i40e_aqc_configure_switching_comp_bw_limit);
1770
1771 /* Enable  Physical Port ETS (indirect 0x0413)
1772  * Modify  Physical Port ETS (indirect 0x0414)
1773  * Disable Physical Port ETS (indirect 0x0415)
1774  */
1775 struct i40e_aqc_configure_switching_comp_ets_data {
1776         u8      reserved[4];
1777         u8      tc_valid_bits;
1778         u8      seepage;
1779 #define I40E_AQ_ETS_SEEPAGE_EN_MASK     0x1
1780         u8      tc_strict_priority_flags;
1781         u8      reserved1[17];
1782         u8      tc_bw_share_credits[8];
1783         u8      reserved2[96];
1784 };
1785
1786 I40E_CHECK_STRUCT_LEN(0x80, i40e_aqc_configure_switching_comp_ets_data);
1787
1788 /* Configure Switching Component Bandwidth Limits per Tc (indirect 0x0416) */
1789 struct i40e_aqc_configure_switching_comp_ets_bw_limit_data {
1790         u8      tc_valid_bits;
1791         u8      reserved[15];
1792         __le16  tc_bw_credit[8];
1793
1794         /* 4 bits per tc 0-7, 4th bit is reserved, limit = 2^max */
1795         __le16  tc_bw_max[2];
1796         u8      reserved1[28];
1797 };
1798
1799 I40E_CHECK_STRUCT_LEN(0x40,
1800                       i40e_aqc_configure_switching_comp_ets_bw_limit_data);
1801
1802 /* Configure Switching Component Bandwidth Allocation per Tc
1803  * (indirect 0x0417)
1804  */
1805 struct i40e_aqc_configure_switching_comp_bw_config_data {
1806         u8      tc_valid_bits;
1807         u8      reserved[2];
1808         u8      absolute_credits; /* bool */
1809         u8      tc_bw_share_credits[8];
1810         u8      reserved1[20];
1811 };
1812
1813 I40E_CHECK_STRUCT_LEN(0x20, i40e_aqc_configure_switching_comp_bw_config_data);
1814
1815 /* Query Switching Component Configuration (indirect 0x0418) */
1816 struct i40e_aqc_query_switching_comp_ets_config_resp {
1817         u8      tc_valid_bits;
1818         u8      reserved[35];
1819         __le16  port_bw_limit;
1820         u8      reserved1[2];
1821         u8      tc_bw_max; /* 0-3, limit = 2^max */
1822         u8      reserved2[23];
1823 };
1824
1825 I40E_CHECK_STRUCT_LEN(0x40, i40e_aqc_query_switching_comp_ets_config_resp);
1826
1827 /* Query PhysicalPort ETS Configuration (indirect 0x0419) */
1828 struct i40e_aqc_query_port_ets_config_resp {
1829         u8      reserved[4];
1830         u8      tc_valid_bits;
1831         u8      reserved1;
1832         u8      tc_strict_priority_bits;
1833         u8      reserved2;
1834         u8      tc_bw_share_credits[8];
1835         __le16  tc_bw_limits[8];
1836
1837         /* 4 bits per tc 0-7, 4th bit reserved, limit = 2^max */
1838         __le16  tc_bw_max[2];
1839         u8      reserved3[32];
1840 };
1841
1842 I40E_CHECK_STRUCT_LEN(0x44, i40e_aqc_query_port_ets_config_resp);
1843
1844 /* Query Switching Component Bandwidth Allocation per Traffic Type
1845  * (indirect 0x041A)
1846  */
1847 struct i40e_aqc_query_switching_comp_bw_config_resp {
1848         u8      tc_valid_bits;
1849         u8      reserved[2];
1850         u8      absolute_credits_enable; /* bool */
1851         u8      tc_bw_share_credits[8];
1852         __le16  tc_bw_limits[8];
1853
1854         /* 4 bits per tc 0-7, 4th bit is reserved, limit = 2^max */
1855         __le16  tc_bw_max[2];
1856 };
1857
1858 I40E_CHECK_STRUCT_LEN(0x20, i40e_aqc_query_switching_comp_bw_config_resp);
1859
1860 /* Suspend/resume port TX traffic
1861  * (direct 0x041B and 0x041C) uses the generic SEID struct
1862  */
1863
1864 /* Configure partition BW
1865  * (indirect 0x041D)
1866  */
1867 struct i40e_aqc_configure_partition_bw_data {
1868         __le16  pf_valid_bits;
1869         u8      min_bw[16];      /* guaranteed bandwidth */
1870         u8      max_bw[16];      /* bandwidth limit */
1871 };
1872
1873 I40E_CHECK_STRUCT_LEN(0x22, i40e_aqc_configure_partition_bw_data);
1874
1875 /* Get and set the active HMC resource profile and status.
1876  * (direct 0x0500) and (direct 0x0501)
1877  */
1878 struct i40e_aq_get_set_hmc_resource_profile {
1879         u8      pm_profile;
1880         u8      pe_vf_enabled;
1881         u8      reserved[14];
1882 };
1883
1884 I40E_CHECK_CMD_LENGTH(i40e_aq_get_set_hmc_resource_profile);
1885
1886 enum i40e_aq_hmc_profile {
1887         /* I40E_HMC_PROFILE_NO_CHANGE   = 0, reserved */
1888         I40E_HMC_PROFILE_DEFAULT        = 1,
1889         I40E_HMC_PROFILE_FAVOR_VF       = 2,
1890         I40E_HMC_PROFILE_EQUAL          = 3,
1891 };
1892
1893 /* Get PHY Abilities (indirect 0x0600) uses the generic indirect struct */
1894
1895 /* set in param0 for get phy abilities to report qualified modules */
1896 #define I40E_AQ_PHY_REPORT_QUALIFIED_MODULES    0x0001
1897 #define I40E_AQ_PHY_REPORT_INITIAL_VALUES       0x0002
1898
1899 enum i40e_aq_phy_type {
1900         I40E_PHY_TYPE_SGMII                     = 0x0,
1901         I40E_PHY_TYPE_1000BASE_KX               = 0x1,
1902         I40E_PHY_TYPE_10GBASE_KX4               = 0x2,
1903         I40E_PHY_TYPE_10GBASE_KR                = 0x3,
1904         I40E_PHY_TYPE_40GBASE_KR4               = 0x4,
1905         I40E_PHY_TYPE_XAUI                      = 0x5,
1906         I40E_PHY_TYPE_XFI                       = 0x6,
1907         I40E_PHY_TYPE_SFI                       = 0x7,
1908         I40E_PHY_TYPE_XLAUI                     = 0x8,
1909         I40E_PHY_TYPE_XLPPI                     = 0x9,
1910         I40E_PHY_TYPE_40GBASE_CR4_CU            = 0xA,
1911         I40E_PHY_TYPE_10GBASE_CR1_CU            = 0xB,
1912         I40E_PHY_TYPE_10GBASE_AOC               = 0xC,
1913         I40E_PHY_TYPE_40GBASE_AOC               = 0xD,
1914         I40E_PHY_TYPE_UNRECOGNIZED              = 0xE,
1915         I40E_PHY_TYPE_UNSUPPORTED               = 0xF,
1916         I40E_PHY_TYPE_100BASE_TX                = 0x11,
1917         I40E_PHY_TYPE_1000BASE_T                = 0x12,
1918         I40E_PHY_TYPE_10GBASE_T                 = 0x13,
1919         I40E_PHY_TYPE_10GBASE_SR                = 0x14,
1920         I40E_PHY_TYPE_10GBASE_LR                = 0x15,
1921         I40E_PHY_TYPE_10GBASE_SFPP_CU           = 0x16,
1922         I40E_PHY_TYPE_10GBASE_CR1               = 0x17,
1923         I40E_PHY_TYPE_40GBASE_CR4               = 0x18,
1924         I40E_PHY_TYPE_40GBASE_SR4               = 0x19,
1925         I40E_PHY_TYPE_40GBASE_LR4               = 0x1A,
1926         I40E_PHY_TYPE_1000BASE_SX               = 0x1B,
1927         I40E_PHY_TYPE_1000BASE_LX               = 0x1C,
1928         I40E_PHY_TYPE_1000BASE_T_OPTICAL        = 0x1D,
1929         I40E_PHY_TYPE_20GBASE_KR2               = 0x1E,
1930         I40E_PHY_TYPE_25GBASE_KR                = 0x1F,
1931         I40E_PHY_TYPE_25GBASE_CR                = 0x20,
1932         I40E_PHY_TYPE_25GBASE_SR                = 0x21,
1933         I40E_PHY_TYPE_25GBASE_LR                = 0x22,
1934         I40E_PHY_TYPE_25GBASE_AOC               = 0x23,
1935         I40E_PHY_TYPE_25GBASE_ACC               = 0x24,
1936         I40E_PHY_TYPE_MAX,
1937         I40E_PHY_TYPE_NOT_SUPPORTED_HIGH_TEMP   = 0xFD,
1938         I40E_PHY_TYPE_EMPTY                     = 0xFE,
1939         I40E_PHY_TYPE_DEFAULT                   = 0xFF,
1940 };
1941
1942 #define I40E_PHY_TYPES_BITMASK (BIT_ULL(I40E_PHY_TYPE_SGMII) | \
1943                                 BIT_ULL(I40E_PHY_TYPE_1000BASE_KX) | \
1944                                 BIT_ULL(I40E_PHY_TYPE_10GBASE_KX4) | \
1945                                 BIT_ULL(I40E_PHY_TYPE_10GBASE_KR) | \
1946                                 BIT_ULL(I40E_PHY_TYPE_40GBASE_KR4) | \
1947                                 BIT_ULL(I40E_PHY_TYPE_XAUI) | \
1948                                 BIT_ULL(I40E_PHY_TYPE_XFI) | \
1949                                 BIT_ULL(I40E_PHY_TYPE_SFI) | \
1950                                 BIT_ULL(I40E_PHY_TYPE_XLAUI) | \
1951                                 BIT_ULL(I40E_PHY_TYPE_XLPPI) | \
1952                                 BIT_ULL(I40E_PHY_TYPE_40GBASE_CR4_CU) | \
1953                                 BIT_ULL(I40E_PHY_TYPE_10GBASE_CR1_CU) | \
1954                                 BIT_ULL(I40E_PHY_TYPE_10GBASE_AOC) | \
1955                                 BIT_ULL(I40E_PHY_TYPE_40GBASE_AOC) | \
1956                                 BIT_ULL(I40E_PHY_TYPE_UNRECOGNIZED) | \
1957                                 BIT_ULL(I40E_PHY_TYPE_UNSUPPORTED) | \
1958                                 BIT_ULL(I40E_PHY_TYPE_100BASE_TX) | \
1959                                 BIT_ULL(I40E_PHY_TYPE_1000BASE_T) | \
1960                                 BIT_ULL(I40E_PHY_TYPE_10GBASE_T) | \
1961                                 BIT_ULL(I40E_PHY_TYPE_10GBASE_SR) | \
1962                                 BIT_ULL(I40E_PHY_TYPE_10GBASE_LR) | \
1963                                 BIT_ULL(I40E_PHY_TYPE_10GBASE_SFPP_CU) | \
1964                                 BIT_ULL(I40E_PHY_TYPE_10GBASE_CR1) | \
1965                                 BIT_ULL(I40E_PHY_TYPE_40GBASE_CR4) | \
1966                                 BIT_ULL(I40E_PHY_TYPE_40GBASE_SR4) | \
1967                                 BIT_ULL(I40E_PHY_TYPE_40GBASE_LR4) | \
1968                                 BIT_ULL(I40E_PHY_TYPE_1000BASE_SX) | \
1969                                 BIT_ULL(I40E_PHY_TYPE_1000BASE_LX) | \
1970                                 BIT_ULL(I40E_PHY_TYPE_1000BASE_T_OPTICAL) | \
1971                                 BIT_ULL(I40E_PHY_TYPE_20GBASE_KR2) | \
1972                                 BIT_ULL(I40E_PHY_TYPE_25GBASE_KR) | \
1973                                 BIT_ULL(I40E_PHY_TYPE_25GBASE_CR) | \
1974                                 BIT_ULL(I40E_PHY_TYPE_25GBASE_SR) | \
1975                                 BIT_ULL(I40E_PHY_TYPE_25GBASE_LR) | \
1976                                 BIT_ULL(I40E_PHY_TYPE_25GBASE_AOC) | \
1977                                 BIT_ULL(I40E_PHY_TYPE_25GBASE_ACC))
1978
1979 #define I40E_LINK_SPEED_100MB_SHIFT     0x1
1980 #define I40E_LINK_SPEED_1000MB_SHIFT    0x2
1981 #define I40E_LINK_SPEED_10GB_SHIFT      0x3
1982 #define I40E_LINK_SPEED_40GB_SHIFT      0x4
1983 #define I40E_LINK_SPEED_20GB_SHIFT      0x5
1984 #define I40E_LINK_SPEED_25GB_SHIFT      0x6
1985
1986 enum i40e_aq_link_speed {
1987         I40E_LINK_SPEED_UNKNOWN = 0,
1988         I40E_LINK_SPEED_100MB   = (1 << I40E_LINK_SPEED_100MB_SHIFT),
1989         I40E_LINK_SPEED_1GB     = (1 << I40E_LINK_SPEED_1000MB_SHIFT),
1990         I40E_LINK_SPEED_10GB    = (1 << I40E_LINK_SPEED_10GB_SHIFT),
1991         I40E_LINK_SPEED_40GB    = (1 << I40E_LINK_SPEED_40GB_SHIFT),
1992         I40E_LINK_SPEED_20GB    = (1 << I40E_LINK_SPEED_20GB_SHIFT),
1993         I40E_LINK_SPEED_25GB    = (1 << I40E_LINK_SPEED_25GB_SHIFT),
1994 };
1995
1996 struct i40e_aqc_module_desc {
1997         u8 oui[3];
1998         u8 reserved1;
1999         u8 part_number[16];
2000         u8 revision[4];
2001         u8 reserved2[8];
2002 };
2003
2004 I40E_CHECK_STRUCT_LEN(0x20, i40e_aqc_module_desc);
2005
2006 struct i40e_aq_get_phy_abilities_resp {
2007         __le32  phy_type;       /* bitmap using the above enum for offsets */
2008         u8      link_speed;     /* bitmap using the above enum bit patterns */
2009         u8      abilities;
2010 #define I40E_AQ_PHY_FLAG_PAUSE_TX       0x01
2011 #define I40E_AQ_PHY_FLAG_PAUSE_RX       0x02
2012 #define I40E_AQ_PHY_FLAG_LOW_POWER      0x04
2013 #define I40E_AQ_PHY_LINK_ENABLED        0x08
2014 #define I40E_AQ_PHY_AN_ENABLED          0x10
2015 #define I40E_AQ_PHY_FLAG_MODULE_QUAL    0x20
2016 #define I40E_AQ_PHY_FEC_ABILITY_KR      0x40
2017 #define I40E_AQ_PHY_FEC_ABILITY_RS      0x80
2018         __le16  eee_capability;
2019 #define I40E_AQ_EEE_100BASE_TX          0x0002
2020 #define I40E_AQ_EEE_1000BASE_T          0x0004
2021 #define I40E_AQ_EEE_10GBASE_T           0x0008
2022 #define I40E_AQ_EEE_1000BASE_KX         0x0010
2023 #define I40E_AQ_EEE_10GBASE_KX4         0x0020
2024 #define I40E_AQ_EEE_10GBASE_KR          0x0040
2025         __le32  eeer_val;
2026         u8      d3_lpan;
2027 #define I40E_AQ_SET_PHY_D3_LPAN_ENA     0x01
2028         u8      phy_type_ext;
2029 #define I40E_AQ_PHY_TYPE_EXT_25G_KR     0x01
2030 #define I40E_AQ_PHY_TYPE_EXT_25G_CR     0x02
2031 #define I40E_AQ_PHY_TYPE_EXT_25G_SR     0x04
2032 #define I40E_AQ_PHY_TYPE_EXT_25G_LR     0x08
2033 #define I40E_AQ_PHY_TYPE_EXT_25G_AOC    0x10
2034 #define I40E_AQ_PHY_TYPE_EXT_25G_ACC    0x20
2035         u8      fec_cfg_curr_mod_ext_info;
2036 #define I40E_AQ_ENABLE_FEC_KR           0x01
2037 #define I40E_AQ_ENABLE_FEC_RS           0x02
2038 #define I40E_AQ_REQUEST_FEC_KR          0x04
2039 #define I40E_AQ_REQUEST_FEC_RS          0x08
2040 #define I40E_AQ_ENABLE_FEC_AUTO         0x10
2041 #define I40E_AQ_FEC
2042 #define I40E_AQ_MODULE_TYPE_EXT_MASK    0xE0
2043 #define I40E_AQ_MODULE_TYPE_EXT_SHIFT   5
2044
2045         u8      ext_comp_code;
2046         u8      phy_id[4];
2047         u8      module_type[3];
2048         u8      qualified_module_count;
2049 #define I40E_AQ_PHY_MAX_QMS             16
2050         struct i40e_aqc_module_desc     qualified_module[I40E_AQ_PHY_MAX_QMS];
2051 };
2052
2053 I40E_CHECK_STRUCT_LEN(0x218, i40e_aq_get_phy_abilities_resp);
2054
2055 /* Set PHY Config (direct 0x0601) */
2056 struct i40e_aq_set_phy_config { /* same bits as above in all */
2057         __le32  phy_type;
2058         u8      link_speed;
2059         u8      abilities;
2060 /* bits 0-2 use the values from get_phy_abilities_resp */
2061 #define I40E_AQ_PHY_ENABLE_LINK         0x08
2062 #define I40E_AQ_PHY_ENABLE_AN           0x10
2063 #define I40E_AQ_PHY_ENABLE_ATOMIC_LINK  0x20
2064         __le16  eee_capability;
2065         __le32  eeer;
2066         u8      low_power_ctrl;
2067         u8      phy_type_ext;
2068         u8      fec_config;
2069 #define I40E_AQ_SET_FEC_ABILITY_KR      BIT(0)
2070 #define I40E_AQ_SET_FEC_ABILITY_RS      BIT(1)
2071 #define I40E_AQ_SET_FEC_REQUEST_KR      BIT(2)
2072 #define I40E_AQ_SET_FEC_REQUEST_RS      BIT(3)
2073 #define I40E_AQ_SET_FEC_AUTO            BIT(4)
2074 #define I40E_AQ_PHY_FEC_CONFIG_SHIFT    0x0
2075 #define I40E_AQ_PHY_FEC_CONFIG_MASK     (0x1F << I40E_AQ_PHY_FEC_CONFIG_SHIFT)
2076         u8      reserved;
2077 };
2078
2079 I40E_CHECK_CMD_LENGTH(i40e_aq_set_phy_config);
2080
2081 /* Set MAC Config command data structure (direct 0x0603) */
2082 struct i40e_aq_set_mac_config {
2083         __le16  max_frame_size;
2084         u8      params;
2085 #define I40E_AQ_SET_MAC_CONFIG_CRC_EN           0x04
2086 #define I40E_AQ_SET_MAC_CONFIG_PACING_MASK      0x78
2087 #define I40E_AQ_SET_MAC_CONFIG_PACING_SHIFT     3
2088 #define I40E_AQ_SET_MAC_CONFIG_PACING_NONE      0x0
2089 #define I40E_AQ_SET_MAC_CONFIG_PACING_1B_13TX   0xF
2090 #define I40E_AQ_SET_MAC_CONFIG_PACING_1DW_9TX   0x9
2091 #define I40E_AQ_SET_MAC_CONFIG_PACING_1DW_4TX   0x8
2092 #define I40E_AQ_SET_MAC_CONFIG_PACING_3DW_7TX   0x7
2093 #define I40E_AQ_SET_MAC_CONFIG_PACING_2DW_3TX   0x6
2094 #define I40E_AQ_SET_MAC_CONFIG_PACING_1DW_1TX   0x5
2095 #define I40E_AQ_SET_MAC_CONFIG_PACING_3DW_2TX   0x4
2096 #define I40E_AQ_SET_MAC_CONFIG_PACING_7DW_3TX   0x3
2097 #define I40E_AQ_SET_MAC_CONFIG_PACING_4DW_1TX   0x2
2098 #define I40E_AQ_SET_MAC_CONFIG_PACING_9DW_1TX   0x1
2099         u8      tx_timer_priority; /* bitmap */
2100         __le16  tx_timer_value;
2101         __le16  fc_refresh_threshold;
2102         u8      reserved[8];
2103 };
2104
2105 I40E_CHECK_CMD_LENGTH(i40e_aq_set_mac_config);
2106
2107 /* Restart Auto-Negotiation (direct 0x605) */
2108 struct i40e_aqc_set_link_restart_an {
2109         u8      command;
2110 #define I40E_AQ_PHY_RESTART_AN  0x02
2111 #define I40E_AQ_PHY_LINK_ENABLE 0x04
2112         u8      reserved[15];
2113 };
2114
2115 I40E_CHECK_CMD_LENGTH(i40e_aqc_set_link_restart_an);
2116
2117 /* Get Link Status cmd & response data structure (direct 0x0607) */
2118 struct i40e_aqc_get_link_status {
2119         __le16  command_flags; /* only field set on command */
2120 #define I40E_AQ_LSE_MASK                0x3
2121 #define I40E_AQ_LSE_NOP                 0x0
2122 #define I40E_AQ_LSE_DISABLE             0x2
2123 #define I40E_AQ_LSE_ENABLE              0x3
2124 /* only response uses this flag */
2125 #define I40E_AQ_LSE_IS_ENABLED          0x1
2126         u8      phy_type;    /* i40e_aq_phy_type   */
2127         u8      link_speed;  /* i40e_aq_link_speed */
2128         u8      link_info;
2129 #define I40E_AQ_LINK_UP                 0x01    /* obsolete */
2130 #define I40E_AQ_LINK_UP_FUNCTION        0x01
2131 #define I40E_AQ_LINK_FAULT              0x02
2132 #define I40E_AQ_LINK_FAULT_TX           0x04
2133 #define I40E_AQ_LINK_FAULT_RX           0x08
2134 #define I40E_AQ_LINK_FAULT_REMOTE       0x10
2135 #define I40E_AQ_LINK_UP_PORT            0x20
2136 #define I40E_AQ_MEDIA_AVAILABLE         0x40
2137 #define I40E_AQ_SIGNAL_DETECT           0x80
2138         u8      an_info;
2139 #define I40E_AQ_AN_COMPLETED            0x01
2140 #define I40E_AQ_LP_AN_ABILITY           0x02
2141 #define I40E_AQ_PD_FAULT                0x04
2142 #define I40E_AQ_FEC_EN                  0x08
2143 #define I40E_AQ_PHY_LOW_POWER           0x10
2144 #define I40E_AQ_LINK_PAUSE_TX           0x20
2145 #define I40E_AQ_LINK_PAUSE_RX           0x40
2146 #define I40E_AQ_QUALIFIED_MODULE        0x80
2147         u8      ext_info;
2148 #define I40E_AQ_LINK_PHY_TEMP_ALARM     0x01
2149 #define I40E_AQ_LINK_XCESSIVE_ERRORS    0x02
2150 #define I40E_AQ_LINK_TX_SHIFT           0x02
2151 #define I40E_AQ_LINK_TX_MASK            (0x03 << I40E_AQ_LINK_TX_SHIFT)
2152 #define I40E_AQ_LINK_TX_ACTIVE          0x00
2153 #define I40E_AQ_LINK_TX_DRAINED         0x01
2154 #define I40E_AQ_LINK_TX_FLUSHED         0x03
2155 #define I40E_AQ_LINK_FORCED_40G         0x10
2156 /* 25G Error Codes */
2157 #define I40E_AQ_25G_NO_ERR              0X00
2158 #define I40E_AQ_25G_NOT_PRESENT         0X01
2159 #define I40E_AQ_25G_NVM_CRC_ERR         0X02
2160 #define I40E_AQ_25G_SBUS_UCODE_ERR      0X03
2161 #define I40E_AQ_25G_SERDES_UCODE_ERR    0X04
2162 #define I40E_AQ_25G_NIMB_UCODE_ERR      0X05
2163         u8      loopback; /* use defines from i40e_aqc_set_lb_mode */
2164 /* Since firmware API 1.7 loopback field keeps power class info as well */
2165 #define I40E_AQ_LOOPBACK_MASK           0x07
2166 #define I40E_AQ_PWR_CLASS_SHIFT_LB      6
2167 #define I40E_AQ_PWR_CLASS_MASK_LB       (0x03 << I40E_AQ_PWR_CLASS_SHIFT_LB)
2168         __le16  max_frame_size;
2169         u8      config;
2170 #define I40E_AQ_CONFIG_FEC_KR_ENA       0x01
2171 #define I40E_AQ_CONFIG_FEC_RS_ENA       0x02
2172 #define I40E_AQ_CONFIG_CRC_ENA          0x04
2173 #define I40E_AQ_CONFIG_PACING_MASK      0x78
2174         union {
2175                 struct {
2176                         u8      power_desc;
2177 #define I40E_AQ_LINK_POWER_CLASS_1      0x00
2178 #define I40E_AQ_LINK_POWER_CLASS_2      0x01
2179 #define I40E_AQ_LINK_POWER_CLASS_3      0x02
2180 #define I40E_AQ_LINK_POWER_CLASS_4      0x03
2181 #define I40E_AQ_PWR_CLASS_MASK          0x03
2182                         u8      reserved[4];
2183                 };
2184                 struct {
2185                         u8      link_type[4];
2186                         u8      link_type_ext;
2187                 };
2188         };
2189 };
2190
2191 I40E_CHECK_CMD_LENGTH(i40e_aqc_get_link_status);
2192
2193 /* Set event mask command (direct 0x613) */
2194 struct i40e_aqc_set_phy_int_mask {
2195         u8      reserved[8];
2196         __le16  event_mask;
2197 #define I40E_AQ_EVENT_LINK_UPDOWN       0x0002
2198 #define I40E_AQ_EVENT_MEDIA_NA          0x0004
2199 #define I40E_AQ_EVENT_LINK_FAULT        0x0008
2200 #define I40E_AQ_EVENT_PHY_TEMP_ALARM    0x0010
2201 #define I40E_AQ_EVENT_EXCESSIVE_ERRORS  0x0020
2202 #define I40E_AQ_EVENT_SIGNAL_DETECT     0x0040
2203 #define I40E_AQ_EVENT_AN_COMPLETED      0x0080
2204 #define I40E_AQ_EVENT_MODULE_QUAL_FAIL  0x0100
2205 #define I40E_AQ_EVENT_PORT_TX_SUSPENDED 0x0200
2206         u8      reserved1[6];
2207 };
2208
2209 I40E_CHECK_CMD_LENGTH(i40e_aqc_set_phy_int_mask);
2210
2211 /* Get Local AN advt register (direct 0x0614)
2212  * Set Local AN advt register (direct 0x0615)
2213  * Get Link Partner AN advt register (direct 0x0616)
2214  */
2215 struct i40e_aqc_an_advt_reg {
2216         __le32  local_an_reg0;
2217         __le16  local_an_reg1;
2218         u8      reserved[10];
2219 };
2220
2221 I40E_CHECK_CMD_LENGTH(i40e_aqc_an_advt_reg);
2222
2223 /* Set Loopback mode (0x0618) */
2224 struct i40e_aqc_set_lb_mode {
2225         __le16  lb_mode;
2226 #define I40E_AQ_LB_PHY_LOCAL    0x01
2227 #define I40E_AQ_LB_PHY_REMOTE   0x02
2228 #define I40E_AQ_LB_MAC_LOCAL    0x04
2229         u8      reserved[14];
2230 };
2231
2232 I40E_CHECK_CMD_LENGTH(i40e_aqc_set_lb_mode);
2233
2234 /* Set PHY Debug command (0x0622) */
2235 struct i40e_aqc_set_phy_debug {
2236         u8      command_flags;
2237 #define I40E_AQ_PHY_DEBUG_RESET_INTERNAL        0x02
2238 #define I40E_AQ_PHY_DEBUG_RESET_EXTERNAL_SHIFT  2
2239 #define I40E_AQ_PHY_DEBUG_RESET_EXTERNAL_MASK   (0x03 << \
2240                                         I40E_AQ_PHY_DEBUG_RESET_EXTERNAL_SHIFT)
2241 #define I40E_AQ_PHY_DEBUG_RESET_EXTERNAL_NONE   0x00
2242 #define I40E_AQ_PHY_DEBUG_RESET_EXTERNAL_HARD   0x01
2243 #define I40E_AQ_PHY_DEBUG_RESET_EXTERNAL_SOFT   0x02
2244 /* Disable link manageability on a single port */
2245 #define I40E_AQ_PHY_DEBUG_DISABLE_LINK_FW       0x10
2246 /* Disable link manageability on all ports needs both bits 4 and 5 */
2247 #define I40E_AQ_PHY_DEBUG_DISABLE_ALL_LINK_FW   0x20
2248         u8      reserved[15];
2249 };
2250
2251 I40E_CHECK_CMD_LENGTH(i40e_aqc_set_phy_debug);
2252
2253 enum i40e_aq_phy_reg_type {
2254         I40E_AQC_PHY_REG_INTERNAL       = 0x1,
2255         I40E_AQC_PHY_REG_EXERNAL_BASET  = 0x2,
2256         I40E_AQC_PHY_REG_EXERNAL_MODULE = 0x3
2257 };
2258
2259 /* Run PHY Activity (0x0626) */
2260 struct i40e_aqc_run_phy_activity {
2261         __le16  activity_id;
2262         u8      flags;
2263         u8      reserved1;
2264         __le32  control;
2265         __le32  data;
2266         u8      reserved2[4];
2267 };
2268
2269 I40E_CHECK_CMD_LENGTH(i40e_aqc_run_phy_activity);
2270
2271 /* Set PHY Register command (0x0628) */
2272 /* Get PHY Register command (0x0629) */
2273 struct i40e_aqc_phy_register_access {
2274         u8      phy_interface;
2275 #define I40E_AQ_PHY_REG_ACCESS_INTERNAL 0
2276 #define I40E_AQ_PHY_REG_ACCESS_EXTERNAL 1
2277 #define I40E_AQ_PHY_REG_ACCESS_EXTERNAL_MODULE  2
2278         u8      dev_addres;
2279         u8      reserved1[2];
2280         __le32  reg_address;
2281         __le32  reg_value;
2282         u8      reserved2[4];
2283 };
2284
2285 I40E_CHECK_CMD_LENGTH(i40e_aqc_phy_register_access);
2286
2287 /* NVM Read command (indirect 0x0701)
2288  * NVM Erase commands (direct 0x0702)
2289  * NVM Update commands (indirect 0x0703)
2290  */
2291 struct i40e_aqc_nvm_update {
2292         u8      command_flags;
2293 #define I40E_AQ_NVM_LAST_CMD                    0x01
2294 #define I40E_AQ_NVM_FLASH_ONLY                  0x80
2295 #define I40E_AQ_NVM_PRESERVATION_FLAGS_SHIFT    1
2296 #define I40E_AQ_NVM_PRESERVATION_FLAGS_MASK     0x03
2297 #define I40E_AQ_NVM_PRESERVATION_FLAGS_SELECTED 0x03
2298 #define I40E_AQ_NVM_PRESERVATION_FLAGS_ALL      0x01
2299         u8      module_pointer;
2300         __le16  length;
2301         __le32  offset;
2302         __le32  addr_high;
2303         __le32  addr_low;
2304 };
2305
2306 I40E_CHECK_CMD_LENGTH(i40e_aqc_nvm_update);
2307
2308 /* NVM Config Read (indirect 0x0704) */
2309 struct i40e_aqc_nvm_config_read {
2310         __le16  cmd_flags;
2311 #define I40E_AQ_ANVM_SINGLE_OR_MULTIPLE_FEATURES_MASK   1
2312 #define I40E_AQ_ANVM_READ_SINGLE_FEATURE                0
2313 #define I40E_AQ_ANVM_READ_MULTIPLE_FEATURES             1
2314         __le16  element_count;
2315         __le16  element_id;     /* Feature/field ID */
2316         __le16  element_id_msw; /* MSWord of field ID */
2317         __le32  address_high;
2318         __le32  address_low;
2319 };
2320
2321 I40E_CHECK_CMD_LENGTH(i40e_aqc_nvm_config_read);
2322
2323 /* NVM Config Write (indirect 0x0705) */
2324 struct i40e_aqc_nvm_config_write {
2325         __le16  cmd_flags;
2326         __le16  element_count;
2327         u8      reserved[4];
2328         __le32  address_high;
2329         __le32  address_low;
2330 };
2331
2332 I40E_CHECK_CMD_LENGTH(i40e_aqc_nvm_config_write);
2333
2334 /* Used for 0x0704 as well as for 0x0705 commands */
2335 #define I40E_AQ_ANVM_FEATURE_OR_IMMEDIATE_SHIFT         1
2336 #define I40E_AQ_ANVM_FEATURE_OR_IMMEDIATE_MASK \
2337                                 (1 << I40E_AQ_ANVM_FEATURE_OR_IMMEDIATE_SHIFT)
2338 #define I40E_AQ_ANVM_FEATURE            0
2339 #define I40E_AQ_ANVM_IMMEDIATE_FIELD    (1 << FEATURE_OR_IMMEDIATE_SHIFT)
2340 struct i40e_aqc_nvm_config_data_feature {
2341         __le16 feature_id;
2342 #define I40E_AQ_ANVM_FEATURE_OPTION_OEM_ONLY            0x01
2343 #define I40E_AQ_ANVM_FEATURE_OPTION_DWORD_MAP           0x08
2344 #define I40E_AQ_ANVM_FEATURE_OPTION_POR_CSR             0x10
2345         __le16 feature_options;
2346         __le16 feature_selection;
2347 };
2348
2349 I40E_CHECK_STRUCT_LEN(0x6, i40e_aqc_nvm_config_data_feature);
2350
2351 struct i40e_aqc_nvm_config_data_immediate_field {
2352         __le32 field_id;
2353         __le32 field_value;
2354         __le16 field_options;
2355         __le16 reserved;
2356 };
2357
2358 I40E_CHECK_STRUCT_LEN(0xc, i40e_aqc_nvm_config_data_immediate_field);
2359
2360 /* OEM Post Update (indirect 0x0720)
2361  * no command data struct used
2362  */
2363 struct i40e_aqc_nvm_oem_post_update {
2364 #define I40E_AQ_NVM_OEM_POST_UPDATE_EXTERNAL_DATA       0x01
2365         u8 sel_data;
2366         u8 reserved[7];
2367 };
2368
2369 I40E_CHECK_STRUCT_LEN(0x8, i40e_aqc_nvm_oem_post_update);
2370
2371 struct i40e_aqc_nvm_oem_post_update_buffer {
2372         u8 str_len;
2373         u8 dev_addr;
2374         __le16 eeprom_addr;
2375         u8 data[36];
2376 };
2377
2378 I40E_CHECK_STRUCT_LEN(0x28, i40e_aqc_nvm_oem_post_update_buffer);
2379
2380 /* Thermal Sensor (indirect 0x0721)
2381  *     read or set thermal sensor configs and values
2382  *     takes a sensor and command specific data buffer, not detailed here
2383  */
2384 struct i40e_aqc_thermal_sensor {
2385         u8 sensor_action;
2386 #define I40E_AQ_THERMAL_SENSOR_READ_CONFIG      0
2387 #define I40E_AQ_THERMAL_SENSOR_SET_CONFIG       1
2388 #define I40E_AQ_THERMAL_SENSOR_READ_TEMP        2
2389         u8 reserved[7];
2390         __le32  addr_high;
2391         __le32  addr_low;
2392 };
2393
2394 I40E_CHECK_CMD_LENGTH(i40e_aqc_thermal_sensor);
2395
2396 /* Send to PF command (indirect 0x0801) id is only used by PF
2397  * Send to VF command (indirect 0x0802) id is only used by PF
2398  * Send to Peer PF command (indirect 0x0803)
2399  */
2400 struct i40e_aqc_pf_vf_message {
2401         __le32  id;
2402         u8      reserved[4];
2403         __le32  addr_high;
2404         __le32  addr_low;
2405 };
2406
2407 I40E_CHECK_CMD_LENGTH(i40e_aqc_pf_vf_message);
2408
2409 /* Alternate structure */
2410
2411 /* Direct write (direct 0x0900)
2412  * Direct read (direct 0x0902)
2413  */
2414 struct i40e_aqc_alternate_write {
2415         __le32 address0;
2416         __le32 data0;
2417         __le32 address1;
2418         __le32 data1;
2419 };
2420
2421 I40E_CHECK_CMD_LENGTH(i40e_aqc_alternate_write);
2422
2423 /* Indirect write (indirect 0x0901)
2424  * Indirect read (indirect 0x0903)
2425  */
2426
2427 struct i40e_aqc_alternate_ind_write {
2428         __le32 address;
2429         __le32 length;
2430         __le32 addr_high;
2431         __le32 addr_low;
2432 };
2433
2434 I40E_CHECK_CMD_LENGTH(i40e_aqc_alternate_ind_write);
2435
2436 /* Done alternate write (direct 0x0904)
2437  * uses i40e_aq_desc
2438  */
2439 struct i40e_aqc_alternate_write_done {
2440         __le16  cmd_flags;
2441 #define I40E_AQ_ALTERNATE_MODE_BIOS_MASK        1
2442 #define I40E_AQ_ALTERNATE_MODE_BIOS_LEGACY      0
2443 #define I40E_AQ_ALTERNATE_MODE_BIOS_UEFI        1
2444 #define I40E_AQ_ALTERNATE_RESET_NEEDED          2
2445         u8      reserved[14];
2446 };
2447
2448 I40E_CHECK_CMD_LENGTH(i40e_aqc_alternate_write_done);
2449
2450 /* Set OEM mode (direct 0x0905) */
2451 struct i40e_aqc_alternate_set_mode {
2452         __le32  mode;
2453 #define I40E_AQ_ALTERNATE_MODE_NONE     0
2454 #define I40E_AQ_ALTERNATE_MODE_OEM      1
2455         u8      reserved[12];
2456 };
2457
2458 I40E_CHECK_CMD_LENGTH(i40e_aqc_alternate_set_mode);
2459
2460 /* Clear port Alternate RAM (direct 0x0906) uses i40e_aq_desc */
2461
2462 /* async events 0x10xx */
2463
2464 /* Lan Queue Overflow Event (direct, 0x1001) */
2465 struct i40e_aqc_lan_overflow {
2466         __le32  prtdcb_rupto;
2467         __le32  otx_ctl;
2468         u8      reserved[8];
2469 };
2470
2471 I40E_CHECK_CMD_LENGTH(i40e_aqc_lan_overflow);
2472
2473 /* Get LLDP MIB (indirect 0x0A00) */
2474 struct i40e_aqc_lldp_get_mib {
2475         u8      type;
2476         u8      reserved1;
2477 #define I40E_AQ_LLDP_MIB_TYPE_MASK              0x3
2478 #define I40E_AQ_LLDP_MIB_LOCAL                  0x0
2479 #define I40E_AQ_LLDP_MIB_REMOTE                 0x1
2480 #define I40E_AQ_LLDP_MIB_LOCAL_AND_REMOTE       0x2
2481 #define I40E_AQ_LLDP_BRIDGE_TYPE_MASK           0xC
2482 #define I40E_AQ_LLDP_BRIDGE_TYPE_SHIFT          0x2
2483 #define I40E_AQ_LLDP_BRIDGE_TYPE_NEAREST_BRIDGE 0x0
2484 #define I40E_AQ_LLDP_BRIDGE_TYPE_NON_TPMR       0x1
2485 #define I40E_AQ_LLDP_TX_SHIFT                   0x4
2486 #define I40E_AQ_LLDP_TX_MASK                    (0x03 << I40E_AQ_LLDP_TX_SHIFT)
2487 /* TX pause flags use I40E_AQ_LINK_TX_* above */
2488         __le16  local_len;
2489         __le16  remote_len;
2490         u8      reserved2[2];
2491         __le32  addr_high;
2492         __le32  addr_low;
2493 };
2494
2495 I40E_CHECK_CMD_LENGTH(i40e_aqc_lldp_get_mib);
2496
2497 /* Configure LLDP MIB Change Event (direct 0x0A01)
2498  * also used for the event (with type in the command field)
2499  */
2500 struct i40e_aqc_lldp_update_mib {
2501         u8      command;
2502 #define I40E_AQ_LLDP_MIB_UPDATE_ENABLE  0x0
2503 #define I40E_AQ_LLDP_MIB_UPDATE_DISABLE 0x1
2504         u8      reserved[7];
2505         __le32  addr_high;
2506         __le32  addr_low;
2507 };
2508
2509 I40E_CHECK_CMD_LENGTH(i40e_aqc_lldp_update_mib);
2510
2511 /* Add LLDP TLV (indirect 0x0A02)
2512  * Delete LLDP TLV (indirect 0x0A04)
2513  */
2514 struct i40e_aqc_lldp_add_tlv {
2515         u8      type; /* only nearest bridge and non-TPMR from 0x0A00 */
2516         u8      reserved1[1];
2517         __le16  len;
2518         u8      reserved2[4];
2519         __le32  addr_high;
2520         __le32  addr_low;
2521 };
2522
2523 I40E_CHECK_CMD_LENGTH(i40e_aqc_lldp_add_tlv);
2524
2525 /* Update LLDP TLV (indirect 0x0A03) */
2526 struct i40e_aqc_lldp_update_tlv {
2527         u8      type; /* only nearest bridge and non-TPMR from 0x0A00 */
2528         u8      reserved;
2529         __le16  old_len;
2530         __le16  new_offset;
2531         __le16  new_len;
2532         __le32  addr_high;
2533         __le32  addr_low;
2534 };
2535
2536 I40E_CHECK_CMD_LENGTH(i40e_aqc_lldp_update_tlv);
2537
2538 /* Stop LLDP (direct 0x0A05) */
2539 struct i40e_aqc_lldp_stop {
2540         u8      command;
2541 #define I40E_AQ_LLDP_AGENT_STOP         0x0
2542 #define I40E_AQ_LLDP_AGENT_SHUTDOWN     0x1
2543         u8      reserved[15];
2544 };
2545
2546 I40E_CHECK_CMD_LENGTH(i40e_aqc_lldp_stop);
2547
2548 /* Start LLDP (direct 0x0A06) */
2549
2550 struct i40e_aqc_lldp_start {
2551         u8      command;
2552 #define I40E_AQ_LLDP_AGENT_START        0x1
2553         u8      reserved[15];
2554 };
2555
2556 I40E_CHECK_CMD_LENGTH(i40e_aqc_lldp_start);
2557
2558 /* Set DCB (direct 0x0303) */
2559 struct i40e_aqc_set_dcb_parameters {
2560         u8 command;
2561 #define I40E_AQ_DCB_SET_AGENT   0x1
2562 #define I40E_DCB_VALID          0x1
2563         u8 valid_flags;
2564         u8 reserved[14];
2565 };
2566
2567 I40E_CHECK_CMD_LENGTH(i40e_aqc_set_dcb_parameters);
2568
2569 /* Get CEE DCBX Oper Config (0x0A07)
2570  * uses the generic descriptor struct
2571  * returns below as indirect response
2572  */
2573
2574 #define I40E_AQC_CEE_APP_FCOE_SHIFT     0x0
2575 #define I40E_AQC_CEE_APP_FCOE_MASK      (0x7 << I40E_AQC_CEE_APP_FCOE_SHIFT)
2576 #define I40E_AQC_CEE_APP_ISCSI_SHIFT    0x3
2577 #define I40E_AQC_CEE_APP_ISCSI_MASK     (0x7 << I40E_AQC_CEE_APP_ISCSI_SHIFT)
2578 #define I40E_AQC_CEE_APP_FIP_SHIFT      0x8
2579 #define I40E_AQC_CEE_APP_FIP_MASK       (0x7 << I40E_AQC_CEE_APP_FIP_SHIFT)
2580
2581 #define I40E_AQC_CEE_PG_STATUS_SHIFT    0x0
2582 #define I40E_AQC_CEE_PG_STATUS_MASK     (0x7 << I40E_AQC_CEE_PG_STATUS_SHIFT)
2583 #define I40E_AQC_CEE_PFC_STATUS_SHIFT   0x3
2584 #define I40E_AQC_CEE_PFC_STATUS_MASK    (0x7 << I40E_AQC_CEE_PFC_STATUS_SHIFT)
2585 #define I40E_AQC_CEE_APP_STATUS_SHIFT   0x8
2586 #define I40E_AQC_CEE_APP_STATUS_MASK    (0x7 << I40E_AQC_CEE_APP_STATUS_SHIFT)
2587 #define I40E_AQC_CEE_FCOE_STATUS_SHIFT  0x8
2588 #define I40E_AQC_CEE_FCOE_STATUS_MASK   (0x7 << I40E_AQC_CEE_FCOE_STATUS_SHIFT)
2589 #define I40E_AQC_CEE_ISCSI_STATUS_SHIFT 0xB
2590 #define I40E_AQC_CEE_ISCSI_STATUS_MASK  (0x7 << I40E_AQC_CEE_ISCSI_STATUS_SHIFT)
2591 #define I40E_AQC_CEE_FIP_STATUS_SHIFT   0x10
2592 #define I40E_AQC_CEE_FIP_STATUS_MASK    (0x7 << I40E_AQC_CEE_FIP_STATUS_SHIFT)
2593
2594 /* struct i40e_aqc_get_cee_dcb_cfg_v1_resp was originally defined with
2595  * word boundary layout issues, which the Linux compilers silently deal
2596  * with by adding padding, making the actual struct larger than designed.
2597  * However, the FW compiler for the NIC is less lenient and complains
2598  * about the struct.  Hence, the struct defined here has an extra byte in
2599  * fields reserved3 and reserved4 to directly acknowledge that padding,
2600  * and the new length is used in the length check macro.
2601  */
2602 struct i40e_aqc_get_cee_dcb_cfg_v1_resp {
2603         u8      reserved1;
2604         u8      oper_num_tc;
2605         u8      oper_prio_tc[4];
2606         u8      reserved2;
2607         u8      oper_tc_bw[8];
2608         u8      oper_pfc_en;
2609         u8      reserved3[2];
2610         __le16  oper_app_prio;
2611         u8      reserved4[2];
2612         __le16  tlv_status;
2613 };
2614
2615 I40E_CHECK_STRUCT_LEN(0x18, i40e_aqc_get_cee_dcb_cfg_v1_resp);
2616
2617 struct i40e_aqc_get_cee_dcb_cfg_resp {
2618         u8      oper_num_tc;
2619         u8      oper_prio_tc[4];
2620         u8      oper_tc_bw[8];
2621         u8      oper_pfc_en;
2622         __le16  oper_app_prio;
2623         __le32  tlv_status;
2624         u8      reserved[12];
2625 };
2626
2627 I40E_CHECK_STRUCT_LEN(0x20, i40e_aqc_get_cee_dcb_cfg_resp);
2628
2629 /*      Set Local LLDP MIB (indirect 0x0A08)
2630  *      Used to replace the local MIB of a given LLDP agent. e.g. DCBx
2631  */
2632 struct i40e_aqc_lldp_set_local_mib {
2633 #define SET_LOCAL_MIB_AC_TYPE_DCBX_SHIFT        0
2634 #define SET_LOCAL_MIB_AC_TYPE_DCBX_MASK (1 << \
2635                                         SET_LOCAL_MIB_AC_TYPE_DCBX_SHIFT)
2636 #define SET_LOCAL_MIB_AC_TYPE_LOCAL_MIB 0x0
2637 #define SET_LOCAL_MIB_AC_TYPE_NON_WILLING_APPS_SHIFT    (1)
2638 #define SET_LOCAL_MIB_AC_TYPE_NON_WILLING_APPS_MASK     (1 << \
2639                                 SET_LOCAL_MIB_AC_TYPE_NON_WILLING_APPS_SHIFT)
2640 #define SET_LOCAL_MIB_AC_TYPE_NON_WILLING_APPS          0x1
2641         u8      type;
2642         u8      reserved0;
2643         __le16  length;
2644         u8      reserved1[4];
2645         __le32  address_high;
2646         __le32  address_low;
2647 };
2648
2649 I40E_CHECK_CMD_LENGTH(i40e_aqc_lldp_set_local_mib);
2650
2651 struct i40e_aqc_lldp_set_local_mib_resp {
2652 #define SET_LOCAL_MIB_RESP_EVENT_TRIGGERED_MASK      0x01
2653         u8  status;
2654         u8  reserved[15];
2655 };
2656
2657 I40E_CHECK_STRUCT_LEN(0x10, i40e_aqc_lldp_set_local_mib_resp);
2658
2659 /*      Stop/Start LLDP Agent (direct 0x0A09)
2660  *      Used for stopping/starting specific LLDP agent. e.g. DCBx
2661  */
2662 struct i40e_aqc_lldp_stop_start_specific_agent {
2663 #define I40E_AQC_START_SPECIFIC_AGENT_SHIFT     0
2664 #define I40E_AQC_START_SPECIFIC_AGENT_MASK \
2665                                 (1 << I40E_AQC_START_SPECIFIC_AGENT_SHIFT)
2666         u8      command;
2667         u8      reserved[15];
2668 };
2669
2670 I40E_CHECK_CMD_LENGTH(i40e_aqc_lldp_stop_start_specific_agent);
2671
2672 /* Add Udp Tunnel command and completion (direct 0x0B00) */
2673 struct i40e_aqc_add_udp_tunnel {
2674         __le16  udp_port;
2675         u8      reserved0[3];
2676         u8      protocol_type;
2677 #define I40E_AQC_TUNNEL_TYPE_VXLAN      0x00
2678 #define I40E_AQC_TUNNEL_TYPE_NGE        0x01
2679 #define I40E_AQC_TUNNEL_TYPE_TEREDO     0x10
2680 #define I40E_AQC_TUNNEL_TYPE_VXLAN_GPE  0x11
2681         u8      reserved1[10];
2682 };
2683
2684 I40E_CHECK_CMD_LENGTH(i40e_aqc_add_udp_tunnel);
2685
2686 struct i40e_aqc_add_udp_tunnel_completion {
2687         __le16  udp_port;
2688         u8      filter_entry_index;
2689         u8      multiple_pfs;
2690 #define I40E_AQC_SINGLE_PF              0x0
2691 #define I40E_AQC_MULTIPLE_PFS           0x1
2692         u8      total_filters;
2693         u8      reserved[11];
2694 };
2695
2696 I40E_CHECK_CMD_LENGTH(i40e_aqc_add_udp_tunnel_completion);
2697
2698 /* remove UDP Tunnel command (0x0B01) */
2699 struct i40e_aqc_remove_udp_tunnel {
2700         u8      reserved[2];
2701         u8      index; /* 0 to 15 */
2702         u8      reserved2[13];
2703 };
2704
2705 I40E_CHECK_CMD_LENGTH(i40e_aqc_remove_udp_tunnel);
2706
2707 struct i40e_aqc_del_udp_tunnel_completion {
2708         __le16  udp_port;
2709         u8      index; /* 0 to 15 */
2710         u8      multiple_pfs;
2711         u8      total_filters_used;
2712         u8      reserved1[11];
2713 };
2714
2715 I40E_CHECK_CMD_LENGTH(i40e_aqc_del_udp_tunnel_completion);
2716
2717 struct i40e_aqc_get_set_rss_key {
2718 #define I40E_AQC_SET_RSS_KEY_VSI_VALID          (0x1 << 15)
2719 #define I40E_AQC_SET_RSS_KEY_VSI_ID_SHIFT       0
2720 #define I40E_AQC_SET_RSS_KEY_VSI_ID_MASK        (0x3FF << \
2721                                         I40E_AQC_SET_RSS_KEY_VSI_ID_SHIFT)
2722         __le16  vsi_id;
2723         u8      reserved[6];
2724         __le32  addr_high;
2725         __le32  addr_low;
2726 };
2727
2728 I40E_CHECK_CMD_LENGTH(i40e_aqc_get_set_rss_key);
2729
2730 struct i40e_aqc_get_set_rss_key_data {
2731         u8 standard_rss_key[0x28];
2732         u8 extended_hash_key[0xc];
2733 };
2734
2735 I40E_CHECK_STRUCT_LEN(0x34, i40e_aqc_get_set_rss_key_data);
2736
2737 struct  i40e_aqc_get_set_rss_lut {
2738 #define I40E_AQC_SET_RSS_LUT_VSI_VALID          (0x1 << 15)
2739 #define I40E_AQC_SET_RSS_LUT_VSI_ID_SHIFT       0
2740 #define I40E_AQC_SET_RSS_LUT_VSI_ID_MASK        (0x3FF << \
2741                                         I40E_AQC_SET_RSS_LUT_VSI_ID_SHIFT)
2742         __le16  vsi_id;
2743 #define I40E_AQC_SET_RSS_LUT_TABLE_TYPE_SHIFT   0
2744 #define I40E_AQC_SET_RSS_LUT_TABLE_TYPE_MASK    (0x1 << \
2745                                         I40E_AQC_SET_RSS_LUT_TABLE_TYPE_SHIFT)
2746
2747 #define I40E_AQC_SET_RSS_LUT_TABLE_TYPE_VSI     0
2748 #define I40E_AQC_SET_RSS_LUT_TABLE_TYPE_PF      1
2749         __le16  flags;
2750         u8      reserved[4];
2751         __le32  addr_high;
2752         __le32  addr_low;
2753 };
2754
2755 I40E_CHECK_CMD_LENGTH(i40e_aqc_get_set_rss_lut);
2756
2757 /* tunnel key structure 0x0B10 */
2758
2759 struct i40e_aqc_tunnel_key_structure {
2760         u8      key1_off;
2761         u8      key2_off;
2762         u8      key1_len;  /* 0 to 15 */
2763         u8      key2_len;  /* 0 to 15 */
2764         u8      flags;
2765 #define I40E_AQC_TUNNEL_KEY_STRUCT_OVERRIDE     0x01
2766 /* response flags */
2767 #define I40E_AQC_TUNNEL_KEY_STRUCT_SUCCESS      0x01
2768 #define I40E_AQC_TUNNEL_KEY_STRUCT_MODIFIED     0x02
2769 #define I40E_AQC_TUNNEL_KEY_STRUCT_OVERRIDDEN   0x03
2770         u8      network_key_index;
2771 #define I40E_AQC_NETWORK_KEY_INDEX_VXLAN                0x0
2772 #define I40E_AQC_NETWORK_KEY_INDEX_NGE                  0x1
2773 #define I40E_AQC_NETWORK_KEY_INDEX_FLEX_MAC_IN_UDP      0x2
2774 #define I40E_AQC_NETWORK_KEY_INDEX_GRE                  0x3
2775         u8      reserved[10];
2776 };
2777
2778 I40E_CHECK_CMD_LENGTH(i40e_aqc_tunnel_key_structure);
2779
2780 /* OEM mode commands (direct 0xFE0x) */
2781 struct i40e_aqc_oem_param_change {
2782         __le32  param_type;
2783 #define I40E_AQ_OEM_PARAM_TYPE_PF_CTL   0
2784 #define I40E_AQ_OEM_PARAM_TYPE_BW_CTL   1
2785 #define I40E_AQ_OEM_PARAM_MAC           2
2786         __le32  param_value1;
2787         __le16  param_value2;
2788         u8      reserved[6];
2789 };
2790
2791 I40E_CHECK_CMD_LENGTH(i40e_aqc_oem_param_change);
2792
2793 struct i40e_aqc_oem_state_change {
2794         __le32  state;
2795 #define I40E_AQ_OEM_STATE_LINK_DOWN     0x0
2796 #define I40E_AQ_OEM_STATE_LINK_UP       0x1
2797         u8      reserved[12];
2798 };
2799
2800 I40E_CHECK_CMD_LENGTH(i40e_aqc_oem_state_change);
2801
2802 /* Initialize OCSD (0xFE02, direct) */
2803 struct i40e_aqc_opc_oem_ocsd_initialize {
2804         u8 type_status;
2805         u8 reserved1[3];
2806         __le32 ocsd_memory_block_addr_high;
2807         __le32 ocsd_memory_block_addr_low;
2808         __le32 requested_update_interval;
2809 };
2810
2811 I40E_CHECK_CMD_LENGTH(i40e_aqc_opc_oem_ocsd_initialize);
2812
2813 /* Initialize OCBB  (0xFE03, direct) */
2814 struct i40e_aqc_opc_oem_ocbb_initialize {
2815         u8 type_status;
2816         u8 reserved1[3];
2817         __le32 ocbb_memory_block_addr_high;
2818         __le32 ocbb_memory_block_addr_low;
2819         u8 reserved2[4];
2820 };
2821
2822 I40E_CHECK_CMD_LENGTH(i40e_aqc_opc_oem_ocbb_initialize);
2823
2824 /* debug commands */
2825
2826 /* get device id (0xFF00) uses the generic structure */
2827
2828 /* set test more (0xFF01, internal) */
2829
2830 struct i40e_acq_set_test_mode {
2831         u8      mode;
2832 #define I40E_AQ_TEST_PARTIAL    0
2833 #define I40E_AQ_TEST_FULL       1
2834 #define I40E_AQ_TEST_NVM        2
2835         u8      reserved[3];
2836         u8      command;
2837 #define I40E_AQ_TEST_OPEN       0
2838 #define I40E_AQ_TEST_CLOSE      1
2839 #define I40E_AQ_TEST_INC        2
2840         u8      reserved2[3];
2841         __le32  address_high;
2842         __le32  address_low;
2843 };
2844
2845 I40E_CHECK_CMD_LENGTH(i40e_acq_set_test_mode);
2846
2847 /* Debug Read Register command (0xFF03)
2848  * Debug Write Register command (0xFF04)
2849  */
2850 struct i40e_aqc_debug_reg_read_write {
2851         __le32 reserved;
2852         __le32 address;
2853         __le32 value_high;
2854         __le32 value_low;
2855 };
2856
2857 I40E_CHECK_CMD_LENGTH(i40e_aqc_debug_reg_read_write);
2858
2859 /* Scatter/gather Reg Read  (indirect 0xFF05)
2860  * Scatter/gather Reg Write (indirect 0xFF06)
2861  */
2862
2863 /* i40e_aq_desc is used for the command */
2864 struct i40e_aqc_debug_reg_sg_element_data {
2865         __le32 address;
2866         __le32 value;
2867 };
2868
2869 /* Debug Modify register (direct 0xFF07) */
2870 struct i40e_aqc_debug_modify_reg {
2871         __le32 address;
2872         __le32 value;
2873         __le32 clear_mask;
2874         __le32 set_mask;
2875 };
2876
2877 I40E_CHECK_CMD_LENGTH(i40e_aqc_debug_modify_reg);
2878
2879 /* dump internal data (0xFF08, indirect) */
2880
2881 #define I40E_AQ_CLUSTER_ID_AUX          0
2882 #define I40E_AQ_CLUSTER_ID_SWITCH_FLU   1
2883 #define I40E_AQ_CLUSTER_ID_TXSCHED      2
2884 #define I40E_AQ_CLUSTER_ID_HMC          3
2885 #define I40E_AQ_CLUSTER_ID_MAC0         4
2886 #define I40E_AQ_CLUSTER_ID_MAC1         5
2887 #define I40E_AQ_CLUSTER_ID_MAC2         6
2888 #define I40E_AQ_CLUSTER_ID_MAC3         7
2889 #define I40E_AQ_CLUSTER_ID_DCB          8
2890 #define I40E_AQ_CLUSTER_ID_EMP_MEM      9
2891 #define I40E_AQ_CLUSTER_ID_PKT_BUF      10
2892 #define I40E_AQ_CLUSTER_ID_ALTRAM       11
2893
2894 struct i40e_aqc_debug_dump_internals {
2895         u8      cluster_id;
2896         u8      table_id;
2897         __le16  data_size;
2898         __le32  idx;
2899         __le32  address_high;
2900         __le32  address_low;
2901 };
2902
2903 I40E_CHECK_CMD_LENGTH(i40e_aqc_debug_dump_internals);
2904
2905 struct i40e_aqc_debug_modify_internals {
2906         u8      cluster_id;
2907         u8      cluster_specific_params[7];
2908         __le32  address_high;
2909         __le32  address_low;
2910 };
2911
2912 I40E_CHECK_CMD_LENGTH(i40e_aqc_debug_modify_internals);
2913
2914 #endif /* _I40E_ADMINQ_CMD_H_ */