drivers/net/ice/base/ice_common.c

   1 /* SPDX-License-Identifier: BSD-3-Clause
   2  * Copyright(c) 2001-2019
   3  */
   4
   5 #include "ice_common.h"
   6 #include "ice_sched.h"
   7 #include "ice_adminq_cmd.h"
   8
   9 #include "ice_flow.h"
  10 #include "ice_switch.h"
  11
  12 #define ICE_PF_RESET_WAIT_COUNT 200
  13
  14 #define ICE_PROG_FLEX_ENTRY(hw, rxdid, mdid, idx) \
  15         wr32((hw), GLFLXP_RXDID_FLX_WRD_##idx(rxdid), \
  16              ((ICE_RX_OPC_MDID << \
  17                GLFLXP_RXDID_FLX_WRD_##idx##_RXDID_OPCODE_S) & \
  18               GLFLXP_RXDID_FLX_WRD_##idx##_RXDID_OPCODE_M) | \
  19              (((mdid) << GLFLXP_RXDID_FLX_WRD_##idx##_PROT_MDID_S) & \
  20               GLFLXP_RXDID_FLX_WRD_##idx##_PROT_MDID_M))
  21
  22 #define ICE_PROG_FLG_ENTRY(hw, rxdid, flg_0, flg_1, flg_2, flg_3, idx) \
  23         wr32((hw), GLFLXP_RXDID_FLAGS(rxdid, idx), \
  24              (((flg_0) << GLFLXP_RXDID_FLAGS_FLEXIFLAG_4N_S) & \
  25               GLFLXP_RXDID_FLAGS_FLEXIFLAG_4N_M) | \
  26              (((flg_1) << GLFLXP_RXDID_FLAGS_FLEXIFLAG_4N_1_S) & \
  27               GLFLXP_RXDID_FLAGS_FLEXIFLAG_4N_1_M) | \
  28              (((flg_2) << GLFLXP_RXDID_FLAGS_FLEXIFLAG_4N_2_S) & \
  29               GLFLXP_RXDID_FLAGS_FLEXIFLAG_4N_2_M) | \
  30              (((flg_3) << GLFLXP_RXDID_FLAGS_FLEXIFLAG_4N_3_S) & \
  31               GLFLXP_RXDID_FLAGS_FLEXIFLAG_4N_3_M))
  32
  33
  34 /**
  35  * ice_set_mac_type - Sets MAC type
  36  * @hw: pointer to the HW structure
  37  *
  38  * This function sets the MAC type of the adapter based on the
  39  * vendor ID and device ID stored in the HW structure.
  40  */
  41 static enum ice_status ice_set_mac_type(struct ice_hw *hw)
  42 {
  43         enum ice_status status = ICE_SUCCESS;
  44
  45         ice_debug(hw, ICE_DBG_TRACE, "ice_set_mac_type\n");
  46
  47         if (hw->vendor_id == ICE_INTEL_VENDOR_ID) {
  48                 switch (hw->device_id) {
  49                 default:
  50                         hw->mac_type = ICE_MAC_GENERIC;
  51                         break;
  52                 }
  53         } else {
  54                 status = ICE_ERR_DEVICE_NOT_SUPPORTED;
  55         }
  56
  57         ice_debug(hw, ICE_DBG_INIT, "found mac_type: %d, status: %d\n",
  58                   hw->mac_type, status);
  59
  60         return status;
  61 }
  62
  63
  64 /**
  65  * ice_clear_pf_cfg - Clear PF configuration
  66  * @hw: pointer to the hardware structure
  67  *
  68  * Clears any existing PF configuration (VSIs, VSI lists, switch rules, port
  69  * configuration, flow director filters, etc.).
  70  */
  71 enum ice_status ice_clear_pf_cfg(struct ice_hw *hw)
  72 {
  73         struct ice_aq_desc desc;
  74
  75         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_clear_pf_cfg);
  76
  77         return ice_aq_send_cmd(hw, &desc, NULL, 0, NULL);
  78 }
  79
  80 /**
  81  * ice_aq_manage_mac_read - manage MAC address read command
  82  * @hw: pointer to the HW struct
  83  * @buf: a virtual buffer to hold the manage MAC read response
  84  * @buf_size: Size of the virtual buffer
  85  * @cd: pointer to command details structure or NULL
  86  *
  87  * This function is used to return per PF station MAC address (0x0107).
  88  * NOTE: Upon successful completion of this command, MAC address information
  89  * is returned in user specified buffer. Please interpret user specified
  90  * buffer as "manage_mac_read" response.
  91  * Response such as various MAC addresses are stored in HW struct (port.mac)
  92  * ice_aq_discover_caps is expected to be called before this function is called.
  93  */
  94 static enum ice_status
  95 ice_aq_manage_mac_read(struct ice_hw *hw, void *buf, u16 buf_size,
  96                        struct ice_sq_cd *cd)
  97 {
  98         struct ice_aqc_manage_mac_read_resp *resp;
  99         struct ice_aqc_manage_mac_read *cmd;
 100         struct ice_aq_desc desc;
 101         enum ice_status status;
 102         u16 flags;
 103         u8 i;
 104
 105         cmd = &desc.params.mac_read;
 106
 107         if (buf_size < sizeof(*resp))
 108                 return ICE_ERR_BUF_TOO_SHORT;
 109
 110         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_manage_mac_read);
 111
 112         status = ice_aq_send_cmd(hw, &desc, buf, buf_size, cd);
 113         if (status)
 114                 return status;
 115
 116         resp = (struct ice_aqc_manage_mac_read_resp *)buf;
 117         flags = LE16_TO_CPU(cmd->flags) & ICE_AQC_MAN_MAC_READ_M;
 118
 119         if (!(flags & ICE_AQC_MAN_MAC_LAN_ADDR_VALID)) {
 120                 ice_debug(hw, ICE_DBG_LAN, "got invalid MAC address\n");
 121                 return ICE_ERR_CFG;
 122         }
 123
 124         /* A single port can report up to two (LAN and WoL) addresses */
 125         for (i = 0; i < cmd->num_addr; i++)
 126                 if (resp[i].addr_type == ICE_AQC_MAN_MAC_ADDR_TYPE_LAN) {
 127                         ice_memcpy(hw->port_info->mac.lan_addr,
 128                                    resp[i].mac_addr, ETH_ALEN,
 129                                    ICE_DMA_TO_NONDMA);
 130                         ice_memcpy(hw->port_info->mac.perm_addr,
 131                                    resp[i].mac_addr,
 132                                    ETH_ALEN, ICE_DMA_TO_NONDMA);
 133                         break;
 134                 }
 135
 136         return ICE_SUCCESS;
 137 }
 138
 139 /**
 140  * ice_aq_get_phy_caps - returns PHY capabilities
 141  * @pi: port information structure
 142  * @qual_mods: report qualified modules
 143  * @report_mode: report mode capabilities
 144  * @pcaps: structure for PHY capabilities to be filled
 145  * @cd: pointer to command details structure or NULL
 146  *
 147  * Returns the various PHY capabilities supported on the Port (0x0600)
 148  */
 149 enum ice_status
 150 ice_aq_get_phy_caps(struct ice_port_info *pi, bool qual_mods, u8 report_mode,
 151                     struct ice_aqc_get_phy_caps_data *pcaps,
 152                     struct ice_sq_cd *cd)
 153 {
 154         struct ice_aqc_get_phy_caps *cmd;
 155         u16 pcaps_size = sizeof(*pcaps);
 156         struct ice_aq_desc desc;
 157         enum ice_status status;
 158
 159         cmd = &desc.params.get_phy;
 160
 161         if (!pcaps || (report_mode & ~ICE_AQC_REPORT_MODE_M) || !pi)
 162                 return ICE_ERR_PARAM;
 163
 164         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_get_phy_caps);
 165
 166         if (qual_mods)
 167                 cmd->param0 |= CPU_TO_LE16(ICE_AQC_GET_PHY_RQM);
 168
 169         cmd->param0 |= CPU_TO_LE16(report_mode);
 170         status = ice_aq_send_cmd(pi->hw, &desc, pcaps, pcaps_size, cd);
 171
 172         if (status == ICE_SUCCESS && report_mode == ICE_AQC_REPORT_TOPO_CAP) {
 173                 pi->phy.phy_type_low = LE64_TO_CPU(pcaps->phy_type_low);
 174                 pi->phy.phy_type_high = LE64_TO_CPU(pcaps->phy_type_high);
 175         }
 176
 177         return status;
 178 }
 179
 180 /**
 181  * ice_get_media_type - Gets media type
 182  * @pi: port information structure
 183  */
 184 static enum ice_media_type ice_get_media_type(struct ice_port_info *pi)
 185 {
 186         struct ice_link_status *hw_link_info;
 187
 188         if (!pi)
 189                 return ICE_MEDIA_UNKNOWN;
 190
 191         hw_link_info = &pi->phy.link_info;
 192         if (hw_link_info->phy_type_low && hw_link_info->phy_type_high)
 193                 /* If more than one media type is selected, report unknown */
 194                 return ICE_MEDIA_UNKNOWN;
 195
 196         if (hw_link_info->phy_type_low) {
 197                 switch (hw_link_info->phy_type_low) {
 198                 case ICE_PHY_TYPE_LOW_1000BASE_SX:
 199                 case ICE_PHY_TYPE_LOW_1000BASE_LX:
 200                 case ICE_PHY_TYPE_LOW_10GBASE_SR:
 201                 case ICE_PHY_TYPE_LOW_10GBASE_LR:
 202                 case ICE_PHY_TYPE_LOW_10G_SFI_C2C:
 203                 case ICE_PHY_TYPE_LOW_25GBASE_SR:
 204                 case ICE_PHY_TYPE_LOW_25GBASE_LR:
 205                 case ICE_PHY_TYPE_LOW_25G_AUI_C2C:
 206                 case ICE_PHY_TYPE_LOW_40GBASE_SR4:
 207                 case ICE_PHY_TYPE_LOW_40GBASE_LR4:
 208                 case ICE_PHY_TYPE_LOW_50GBASE_SR2:
 209                 case ICE_PHY_TYPE_LOW_50GBASE_LR2:
 210                 case ICE_PHY_TYPE_LOW_50GBASE_SR:
 211                 case ICE_PHY_TYPE_LOW_50GBASE_FR:
 212                 case ICE_PHY_TYPE_LOW_50GBASE_LR:
 213                 case ICE_PHY_TYPE_LOW_100GBASE_SR4:
 214                 case ICE_PHY_TYPE_LOW_100GBASE_LR4:
 215                 case ICE_PHY_TYPE_LOW_100GBASE_SR2:
 216                 case ICE_PHY_TYPE_LOW_100GBASE_DR:
 217                         return ICE_MEDIA_FIBER;
 218                 case ICE_PHY_TYPE_LOW_100BASE_TX:
 219                 case ICE_PHY_TYPE_LOW_1000BASE_T:
 220                 case ICE_PHY_TYPE_LOW_2500BASE_T:
 221                 case ICE_PHY_TYPE_LOW_5GBASE_T:
 222                 case ICE_PHY_TYPE_LOW_10GBASE_T:
 223                 case ICE_PHY_TYPE_LOW_25GBASE_T:
 224                         return ICE_MEDIA_BASET;
 225                 case ICE_PHY_TYPE_LOW_10G_SFI_DA:
 226                 case ICE_PHY_TYPE_LOW_25GBASE_CR:
 227                 case ICE_PHY_TYPE_LOW_25GBASE_CR_S:
 228                 case ICE_PHY_TYPE_LOW_25GBASE_CR1:
 229                 case ICE_PHY_TYPE_LOW_40GBASE_CR4:
 230                 case ICE_PHY_TYPE_LOW_50GBASE_CR2:
 231                 case ICE_PHY_TYPE_LOW_50GBASE_CP:
 232                 case ICE_PHY_TYPE_LOW_100GBASE_CR4:
 233                 case ICE_PHY_TYPE_LOW_100GBASE_CR_PAM4:
 234                 case ICE_PHY_TYPE_LOW_100GBASE_CP2:
 235                         return ICE_MEDIA_DA;
 236                 case ICE_PHY_TYPE_LOW_1000BASE_KX:
 237                 case ICE_PHY_TYPE_LOW_2500BASE_KX:
 238                 case ICE_PHY_TYPE_LOW_2500BASE_X:
 239                 case ICE_PHY_TYPE_LOW_5GBASE_KR:
 240                 case ICE_PHY_TYPE_LOW_10GBASE_KR_CR1:
 241                 case ICE_PHY_TYPE_LOW_25GBASE_KR:
 242                 case ICE_PHY_TYPE_LOW_25GBASE_KR1:
 243                 case ICE_PHY_TYPE_LOW_25GBASE_KR_S:
 244                 case ICE_PHY_TYPE_LOW_40GBASE_KR4:
 245                 case ICE_PHY_TYPE_LOW_50GBASE_KR_PAM4:
 246                 case ICE_PHY_TYPE_LOW_50GBASE_KR2:
 247                 case ICE_PHY_TYPE_LOW_100GBASE_KR4:
 248                 case ICE_PHY_TYPE_LOW_100GBASE_KR_PAM4:
 249                         return ICE_MEDIA_BACKPLANE;
 250                 }
 251         } else {
 252                 switch (hw_link_info->phy_type_high) {
 253                 case ICE_PHY_TYPE_HIGH_100GBASE_KR2_PAM4:
 254                         return ICE_MEDIA_BACKPLANE;
 255                 }
 256         }
 257         return ICE_MEDIA_UNKNOWN;
 258 }
 259
 260 /**
 261  * ice_aq_get_link_info
 262  * @pi: port information structure
 263  * @ena_lse: enable/disable LinkStatusEvent reporting
 264  * @link: pointer to link status structure - optional
 265  * @cd: pointer to command details structure or NULL
 266  *
 267  * Get Link Status (0x607). Returns the link status of the adapter.
 268  */
 269 enum ice_status
 270 ice_aq_get_link_info(struct ice_port_info *pi, bool ena_lse,
 271                      struct ice_link_status *link, struct ice_sq_cd *cd)
 272 {
 273         struct ice_aqc_get_link_status_data link_data = { 0 };
 274         struct ice_aqc_get_link_status *resp;
 275         struct ice_link_status *li_old, *li;
 276         enum ice_media_type *hw_media_type;
 277         struct ice_fc_info *hw_fc_info;
 278         bool tx_pause, rx_pause;
 279         struct ice_aq_desc desc;
 280         enum ice_status status;
 281         struct ice_hw *hw;
 282         u16 cmd_flags;
 283
 284         if (!pi)
 285                 return ICE_ERR_PARAM;
 286         hw = pi->hw;
 287         li_old = &pi->phy.link_info_old;
 288         hw_media_type = &pi->phy.media_type;
 289         li = &pi->phy.link_info;
 290         hw_fc_info = &pi->fc;
 291
 292         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_get_link_status);
 293         cmd_flags = (ena_lse) ? ICE_AQ_LSE_ENA : ICE_AQ_LSE_DIS;
 294         resp = &desc.params.get_link_status;
 295         resp->cmd_flags = CPU_TO_LE16(cmd_flags);
 296         resp->lport_num = pi->lport;
 297
 298         status = ice_aq_send_cmd(hw, &desc, &link_data, sizeof(link_data), cd);
 299
 300         if (status != ICE_SUCCESS)
 301                 return status;
 302
 303         /* save off old link status information */
 304         *li_old = *li;
 305
 306         /* update current link status information */
 307         li->link_speed = LE16_TO_CPU(link_data.link_speed);
 308         li->phy_type_low = LE64_TO_CPU(link_data.phy_type_low);
 309         li->phy_type_high = LE64_TO_CPU(link_data.phy_type_high);
 310         *hw_media_type = ice_get_media_type(pi);
 311         li->link_info = link_data.link_info;
 312         li->an_info = link_data.an_info;
 313         li->ext_info = link_data.ext_info;
 314         li->max_frame_size = LE16_TO_CPU(link_data.max_frame_size);
 315         li->fec_info = link_data.cfg & ICE_AQ_FEC_MASK;
 316         li->topo_media_conflict = link_data.topo_media_conflict;
 317         li->pacing = link_data.cfg & (ICE_AQ_CFG_PACING_M |
 318                                       ICE_AQ_CFG_PACING_TYPE_M);
 319
 320         /* update fc info */
 321         tx_pause = !!(link_data.an_info & ICE_AQ_LINK_PAUSE_TX);
 322         rx_pause = !!(link_data.an_info & ICE_AQ_LINK_PAUSE_RX);
 323         if (tx_pause && rx_pause)
 324                 hw_fc_info->current_mode = ICE_FC_FULL;
 325         else if (tx_pause)
 326                 hw_fc_info->current_mode = ICE_FC_TX_PAUSE;
 327         else if (rx_pause)
 328                 hw_fc_info->current_mode = ICE_FC_RX_PAUSE;
 329         else
 330                 hw_fc_info->current_mode = ICE_FC_NONE;
 331
 332         li->lse_ena = !!(resp->cmd_flags & CPU_TO_LE16(ICE_AQ_LSE_IS_ENABLED));
 333
 334         ice_debug(hw, ICE_DBG_LINK, "link_speed = 0x%x\n", li->link_speed);
 335         ice_debug(hw, ICE_DBG_LINK, "phy_type_low = 0x%llx\n",
 336                   (unsigned long long)li->phy_type_low);
 337         ice_debug(hw, ICE_DBG_LINK, "phy_type_high = 0x%llx\n",
 338                   (unsigned long long)li->phy_type_high);
 339         ice_debug(hw, ICE_DBG_LINK, "media_type = 0x%x\n", *hw_media_type);
 340         ice_debug(hw, ICE_DBG_LINK, "link_info = 0x%x\n", li->link_info);
 341         ice_debug(hw, ICE_DBG_LINK, "an_info = 0x%x\n", li->an_info);
 342         ice_debug(hw, ICE_DBG_LINK, "ext_info = 0x%x\n", li->ext_info);
 343         ice_debug(hw, ICE_DBG_LINK, "lse_ena = 0x%x\n", li->lse_ena);
 344         ice_debug(hw, ICE_DBG_LINK, "max_frame = 0x%x\n", li->max_frame_size);
 345         ice_debug(hw, ICE_DBG_LINK, "pacing = 0x%x\n", li->pacing);
 346
 347         /* save link status information */
 348         if (link)
 349                 *link = *li;
 350
 351         /* flag cleared so calling functions don't call AQ again */
 352         pi->phy.get_link_info = false;
 353
 354         return ICE_SUCCESS;
 355 }
 356
 357 /**
 358  * ice_init_flex_flags
 359  * @hw: pointer to the hardware structure
 360  * @prof_id: Rx Descriptor Builder profile ID
 361  *
 362  * Function to initialize Rx flex flags
 363  */
 364 static void ice_init_flex_flags(struct ice_hw *hw, enum ice_rxdid prof_id)
 365 {
 366         u8 idx = 0;
 367
 368         /* Flex-flag fields (0-2) are programmed with FLG64 bits with layout:
 369          * flexiflags0[5:0] - TCP flags, is_packet_fragmented, is_packet_UDP_GRE
 370          * flexiflags1[3:0] - Not used for flag programming
 371          * flexiflags2[7:0] - Tunnel and VLAN types
 372          * 2 invalid fields in last index
 373          */
 374         switch (prof_id) {
 375         /* Rx flex flags are currently programmed for the NIC profiles only.
 376          * Different flag bit programming configurations can be added per
 377          * profile as needed.
 378          */
 379         case ICE_RXDID_FLEX_NIC:
 380         case ICE_RXDID_FLEX_NIC_2:
 381                 ICE_PROG_FLG_ENTRY(hw, prof_id, ICE_FLG_PKT_FRG,
 382                                    ICE_FLG_UDP_GRE, ICE_FLG_PKT_DSI,
 383                                    ICE_FLG_FIN, idx++);
 384                 /* flex flag 1 is not used for flexi-flag programming, skipping
 385                  * these four FLG64 bits.
 386                  */
 387                 ICE_PROG_FLG_ENTRY(hw, prof_id, ICE_FLG_SYN, ICE_FLG_RST,
 388                                    ICE_FLG_PKT_DSI, ICE_FLG_PKT_DSI, idx++);
 389                 ICE_PROG_FLG_ENTRY(hw, prof_id, ICE_FLG_PKT_DSI,
 390                                    ICE_FLG_PKT_DSI, ICE_FLG_EVLAN_x8100,
 391                                    ICE_FLG_EVLAN_x9100, idx++);
 392                 ICE_PROG_FLG_ENTRY(hw, prof_id, ICE_FLG_VLAN_x8100,
 393                                    ICE_FLG_TNL_VLAN, ICE_FLG_TNL_MAC,
 394                                    ICE_FLG_TNL0, idx++);
 395                 ICE_PROG_FLG_ENTRY(hw, prof_id, ICE_FLG_TNL1, ICE_FLG_TNL2,
 396                                    ICE_FLG_PKT_DSI, ICE_FLG_PKT_DSI, idx);
 397                 break;
 398
 399         default:
 400                 ice_debug(hw, ICE_DBG_INIT,
 401                           "Flag programming for profile ID %d not supported\n",
 402                           prof_id);
 403         }
 404 }
 405
 406 /**
 407  * ice_init_flex_flds
 408  * @hw: pointer to the hardware structure
 409  * @prof_id: Rx Descriptor Builder profile ID
 410  *
 411  * Function to initialize flex descriptors
 412  */
 413 static void ice_init_flex_flds(struct ice_hw *hw, enum ice_rxdid prof_id)
 414 {
 415         enum ice_flex_mdid mdid;
 416
 417         switch (prof_id) {
 418         case ICE_RXDID_FLEX_NIC:
 419         case ICE_RXDID_FLEX_NIC_2:
 420                 ICE_PROG_FLEX_ENTRY(hw, prof_id, ICE_MDID_RX_HASH_LOW, 0);
 421                 ICE_PROG_FLEX_ENTRY(hw, prof_id, ICE_MDID_RX_HASH_HIGH, 1);
 422                 ICE_PROG_FLEX_ENTRY(hw, prof_id, ICE_MDID_FLOW_ID_LOWER, 2);
 423
 424                 mdid = (prof_id == ICE_RXDID_FLEX_NIC_2) ?
 425                         ICE_MDID_SRC_VSI : ICE_MDID_FLOW_ID_HIGH;
 426
 427                 ICE_PROG_FLEX_ENTRY(hw, prof_id, mdid, 3);
 428
 429                 ice_init_flex_flags(hw, prof_id);
 430                 break;
 431
 432         default:
 433                 ice_debug(hw, ICE_DBG_INIT,
 434                           "Field init for profile ID %d not supported\n",
 435                           prof_id);
 436         }
 437 }
 438
 439 /**
 440  * ice_aq_set_mac_cfg
 441  * @hw: pointer to the HW struct
 442  * @max_frame_size: Maximum Frame Size to be supported
 443  * @cd: pointer to command details structure or NULL
 444  *
 445  * Set MAC configuration (0x0603)
 446  */
 447 enum ice_status
 448 ice_aq_set_mac_cfg(struct ice_hw *hw, u16 max_frame_size, struct ice_sq_cd *cd)
 449 {
 450         u16 fc_threshold_val, tx_timer_val;
 451         struct ice_aqc_set_mac_cfg *cmd;
 452         struct ice_port_info *pi;
 453         struct ice_aq_desc desc;
 454         enum ice_status status;
 455         u8 port_num = 0;
 456         bool link_up;
 457         u32 reg_val;
 458
 459         cmd = &desc.params.set_mac_cfg;
 460
 461         if (max_frame_size == 0)
 462                 return ICE_ERR_PARAM;
 463
 464         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_set_mac_cfg);
 465
 466         cmd->max_frame_size = CPU_TO_LE16(max_frame_size);
 467
 468         /* Retrieve the current data_pacing value in FW*/
 469         pi = &hw->port_info[port_num];
 470
 471         /* We turn on the get_link_info so that ice_update_link_info(...)
 472          * can be called.
 473          */
 474         pi->phy.get_link_info = 1;
 475
 476         status = ice_get_link_status(pi, &link_up);
 477
 478         if (status)
 479                 return status;
 480
 481         cmd->params = pi->phy.link_info.pacing;
 482
 483         /* We read back the transmit timer and fc threshold value of
 484          * LFC. Thus, we will use index =
 485          * PRTMAC_HSEC_CTL_TX_PAUSE_QUANTA_MAX_INDEX.
 486          *
 487          * Also, because we are opearating on transmit timer and fc
 488          * threshold of LFC, we don't turn on any bit in tx_tmr_priority
 489          */
 490 #define IDX_OF_LFC PRTMAC_HSEC_CTL_TX_PAUSE_QUANTA_MAX_INDEX
 491
 492         /* Retrieve the transmit timer */
 493         reg_val = rd32(hw,
 494                        PRTMAC_HSEC_CTL_TX_PAUSE_QUANTA(IDX_OF_LFC));
 495         tx_timer_val = reg_val &
 496                 PRTMAC_HSEC_CTL_TX_PAUSE_QUANTA_HSEC_CTL_TX_PAUSE_QUANTA_M;
 497         cmd->tx_tmr_value = CPU_TO_LE16(tx_timer_val);
 498
 499         /* Retrieve the fc threshold */
 500         reg_val = rd32(hw,
 501                        PRTMAC_HSEC_CTL_TX_PAUSE_REFRESH_TIMER(IDX_OF_LFC));
 502         fc_threshold_val = reg_val & MAKEMASK(0xFFFF, 0);
 503         cmd->fc_refresh_threshold = CPU_TO_LE16(fc_threshold_val);
 504
 505         return ice_aq_send_cmd(hw, &desc, NULL, 0, cd);
 506 }
 507
 508 /**
 509  * ice_init_fltr_mgmt_struct - initializes filter management list and locks
 510  * @hw: pointer to the HW struct
 511  */
 512 static enum ice_status ice_init_fltr_mgmt_struct(struct ice_hw *hw)
 513 {
 514         struct ice_switch_info *sw;
 515
 516         hw->switch_info = (struct ice_switch_info *)
 517                           ice_malloc(hw, sizeof(*hw->switch_info));
 518         sw = hw->switch_info;
 519
 520         if (!sw)
 521                 return ICE_ERR_NO_MEMORY;
 522
 523         INIT_LIST_HEAD(&sw->vsi_list_map_head);
 524
 525         return ice_init_def_sw_recp(hw);
 526 }
 527
 528 /**
 529  * ice_cleanup_fltr_mgmt_struct - cleanup filter management list and locks
 530  * @hw: pointer to the HW struct
 531  */
 532 static void ice_cleanup_fltr_mgmt_struct(struct ice_hw *hw)
 533 {
 534         struct ice_switch_info *sw = hw->switch_info;
 535         struct ice_vsi_list_map_info *v_pos_map;
 536         struct ice_vsi_list_map_info *v_tmp_map;
 537         struct ice_sw_recipe *recps;
 538         u8 i;
 539
 540         LIST_FOR_EACH_ENTRY_SAFE(v_pos_map, v_tmp_map, &sw->vsi_list_map_head,
 541                                  ice_vsi_list_map_info, list_entry) {
 542                 LIST_DEL(&v_pos_map->list_entry);
 543                 ice_free(hw, v_pos_map);
 544         }
 545         recps = hw->switch_info->recp_list;
 546         for (i = 0; i < ICE_MAX_NUM_RECIPES; i++) {
 547                 recps[i].root_rid = i;
 548
 549                 if (recps[i].adv_rule) {
 550                         struct ice_adv_fltr_mgmt_list_entry *tmp_entry;
 551                         struct ice_adv_fltr_mgmt_list_entry *lst_itr;
 552
 553                         ice_destroy_lock(&recps[i].filt_rule_lock);
 554                         LIST_FOR_EACH_ENTRY_SAFE(lst_itr, tmp_entry,
 555                                                  &recps[i].filt_rules,
 556                                                  ice_adv_fltr_mgmt_list_entry,
 557                                                  list_entry) {
 558                                 LIST_DEL(&lst_itr->list_entry);
 559                                 ice_free(hw, lst_itr->lkups);
 560                                 ice_free(hw, lst_itr);
 561                         }
 562                 } else {
 563                         struct ice_fltr_mgmt_list_entry *lst_itr, *tmp_entry;
 564
 565                         ice_destroy_lock(&recps[i].filt_rule_lock);
 566                         LIST_FOR_EACH_ENTRY_SAFE(lst_itr, tmp_entry,
 567                                                  &recps[i].filt_rules,
 568                                                  ice_fltr_mgmt_list_entry,
 569                                                  list_entry) {
 570                                 LIST_DEL(&lst_itr->list_entry);
 571                                 ice_free(hw, lst_itr);
 572                         }
 573                 }
 574         }
 575         ice_rm_all_sw_replay_rule_info(hw);
 576         ice_free(hw, sw->recp_list);
 577         ice_free(hw, sw);
 578 }
 579
 580 #define ICE_FW_LOG_DESC_SIZE(n) (sizeof(struct ice_aqc_fw_logging_data) + \
 581         (((n) - 1) * sizeof(((struct ice_aqc_fw_logging_data *)0)->entry)))
 582 #define ICE_FW_LOG_DESC_SIZE_MAX        \
 583         ICE_FW_LOG_DESC_SIZE(ICE_AQC_FW_LOG_ID_MAX)
 584
 585 /**
 586  * ice_get_fw_log_cfg - get FW logging configuration
 587  * @hw: pointer to the HW struct
 588  */
 589 static enum ice_status ice_get_fw_log_cfg(struct ice_hw *hw)
 590 {
 591         struct ice_aqc_fw_logging_data *config;
 592         struct ice_aq_desc desc;
 593         enum ice_status status;
 594         u16 size;
 595
 596         size = ICE_FW_LOG_DESC_SIZE_MAX;
 597         config = (struct ice_aqc_fw_logging_data *)ice_malloc(hw, size);
 598         if (!config)
 599                 return ICE_ERR_NO_MEMORY;
 600
 601         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_fw_logging_info);
 602
 603         desc.flags |= CPU_TO_LE16(ICE_AQ_FLAG_BUF);
 604         desc.flags |= CPU_TO_LE16(ICE_AQ_FLAG_RD);
 605
 606         status = ice_aq_send_cmd(hw, &desc, config, size, NULL);
 607         if (!status) {
 608                 u16 i;
 609
 610                 /* Save fw logging information into the HW structure */
 611                 for (i = 0; i < ICE_AQC_FW_LOG_ID_MAX; i++) {
 612                         u16 v, m, flgs;
 613
 614                         v = LE16_TO_CPU(config->entry[i]);
 615                         m = (v & ICE_AQC_FW_LOG_ID_M) >> ICE_AQC_FW_LOG_ID_S;
 616                         flgs = (v & ICE_AQC_FW_LOG_EN_M) >> ICE_AQC_FW_LOG_EN_S;
 617
 618                         if (m < ICE_AQC_FW_LOG_ID_MAX)
 619                                 hw->fw_log.evnts[m].cur = flgs;
 620                 }
 621         }
 622
 623         ice_free(hw, config);
 624
 625         return status;
 626 }
 627
 628 /**
 629  * ice_cfg_fw_log - configure FW logging
 630  * @hw: pointer to the HW struct
 631  * @enable: enable certain FW logging events if true, disable all if false
 632  *
 633  * This function enables/disables the FW logging via Rx CQ events and a UART
 634  * port based on predetermined configurations. FW logging via the Rx CQ can be
 635  * enabled/disabled for individual PF's. However, FW logging via the UART can
 636  * only be enabled/disabled for all PFs on the same device.
 637  *
 638  * To enable overall FW logging, the "cq_en" and "uart_en" enable bits in
 639  * hw->fw_log need to be set accordingly, e.g. based on user-provided input,
 640  * before initializing the device.
 641  *
 642  * When re/configuring FW logging, callers need to update the "cfg" elements of
 643  * the hw->fw_log.evnts array with the desired logging event configurations for
 644  * modules of interest. When disabling FW logging completely, the callers can
 645  * just pass false in the "enable" parameter. On completion, the function will
 646  * update the "cur" element of the hw->fw_log.evnts array with the resulting
 647  * logging event configurations of the modules that are being re/configured. FW
 648  * logging modules that are not part of a reconfiguration operation retain their
 649  * previous states.
 650  *
 651  * Before resetting the device, it is recommended that the driver disables FW
 652  * logging before shutting down the control queue. When disabling FW logging
 653  * ("enable" = false), the latest configurations of FW logging events stored in
 654  * hw->fw_log.evnts[] are not overridden to allow them to be reconfigured after
 655  * a device reset.
 656  *
 657  * When enabling FW logging to emit log messages via the Rx CQ during the
 658  * device's initialization phase, a mechanism alternative to interrupt handlers
 659  * needs to be used to extract FW log messages from the Rx CQ periodically and
 660  * to prevent the Rx CQ from being full and stalling other types of control
 661  * messages from FW to SW. Interrupts are typically disabled during the device's
 662  * initialization phase.
 663  */
 664 static enum ice_status ice_cfg_fw_log(struct ice_hw *hw, bool enable)
 665 {
 666         struct ice_aqc_fw_logging_data *data = NULL;
 667         struct ice_aqc_fw_logging *cmd;
 668         enum ice_status status = ICE_SUCCESS;
 669         u16 i, chgs = 0, len = 0;
 670         struct ice_aq_desc desc;
 671         u8 actv_evnts = 0;
 672         void *buf = NULL;
 673
 674         if (!hw->fw_log.cq_en && !hw->fw_log.uart_en)
 675                 return ICE_SUCCESS;
 676
 677         /* Disable FW logging only when the control queue is still responsive */
 678         if (!enable &&
 679             (!hw->fw_log.actv_evnts || !ice_check_sq_alive(hw, &hw->adminq)))
 680                 return ICE_SUCCESS;
 681
 682         /* Get current FW log settings */
 683         status = ice_get_fw_log_cfg(hw);
 684         if (status)
 685                 return status;
 686
 687         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_fw_logging);
 688         cmd = &desc.params.fw_logging;
 689
 690         /* Indicate which controls are valid */
 691         if (hw->fw_log.cq_en)
 692                 cmd->log_ctrl_valid |= ICE_AQC_FW_LOG_AQ_VALID;
 693
 694         if (hw->fw_log.uart_en)
 695                 cmd->log_ctrl_valid |= ICE_AQC_FW_LOG_UART_VALID;
 696
 697         if (enable) {
 698                 /* Fill in an array of entries with FW logging modules and
 699                  * logging events being reconfigured.
 700                  */
 701                 for (i = 0; i < ICE_AQC_FW_LOG_ID_MAX; i++) {
 702                         u16 val;
 703
 704                         /* Keep track of enabled event types */
 705                         actv_evnts |= hw->fw_log.evnts[i].cfg;
 706
 707                         if (hw->fw_log.evnts[i].cfg == hw->fw_log.evnts[i].cur)
 708                                 continue;
 709
 710                         if (!data) {
 711                                 data = (struct ice_aqc_fw_logging_data *)
 712                                         ice_malloc(hw,
 713                                                    ICE_FW_LOG_DESC_SIZE_MAX);
 714                                 if (!data)
 715                                         return ICE_ERR_NO_MEMORY;
 716                         }
 717
 718                         val = i << ICE_AQC_FW_LOG_ID_S;
 719                         val |= hw->fw_log.evnts[i].cfg << ICE_AQC_FW_LOG_EN_S;
 720                         data->entry[chgs++] = CPU_TO_LE16(val);
 721                 }
 722
 723                 /* Only enable FW logging if at least one module is specified.
 724                  * If FW logging is currently enabled but all modules are not
 725                  * enabled to emit log messages, disable FW logging altogether.
 726                  */
 727                 if (actv_evnts) {
 728                         /* Leave if there is effectively no change */
 729                         if (!chgs)
 730                                 goto out;
 731
 732                         if (hw->fw_log.cq_en)
 733                                 cmd->log_ctrl |= ICE_AQC_FW_LOG_AQ_EN;
 734
 735                         if (hw->fw_log.uart_en)
 736                                 cmd->log_ctrl |= ICE_AQC_FW_LOG_UART_EN;
 737
 738                         buf = data;
 739                         len = ICE_FW_LOG_DESC_SIZE(chgs);
 740                         desc.flags |= CPU_TO_LE16(ICE_AQ_FLAG_RD);
 741                 }
 742         }
 743
 744         status = ice_aq_send_cmd(hw, &desc, buf, len, NULL);
 745         if (!status) {
 746                 /* Update the current configuration to reflect events enabled.
 747                  * hw->fw_log.cq_en and hw->fw_log.uart_en indicate if the FW
 748                  * logging mode is enabled for the device. They do not reflect
 749                  * actual modules being enabled to emit log messages. So, their
 750                  * values remain unchanged even when all modules are disabled.
 751                  */
 752                 u16 cnt = enable ? chgs : (u16)ICE_AQC_FW_LOG_ID_MAX;
 753
 754                 hw->fw_log.actv_evnts = actv_evnts;
 755                 for (i = 0; i < cnt; i++) {
 756                         u16 v, m;
 757
 758                         if (!enable) {
 759                                 /* When disabling all FW logging events as part
 760                                  * of device's de-initialization, the original
 761                                  * configurations are retained, and can be used
 762                                  * to reconfigure FW logging later if the device
 763                                  * is re-initialized.
 764                                  */
 765                                 hw->fw_log.evnts[i].cur = 0;
 766                                 continue;
 767                         }
 768
 769                         v = LE16_TO_CPU(data->entry[i]);
 770                         m = (v & ICE_AQC_FW_LOG_ID_M) >> ICE_AQC_FW_LOG_ID_S;
 771                         hw->fw_log.evnts[m].cur = hw->fw_log.evnts[m].cfg;
 772                 }
 773         }
 774
 775 out:
 776         if (data)
 777                 ice_free(hw, data);
 778
 779         return status;
 780 }
 781
 782 /**
 783  * ice_output_fw_log
 784  * @hw: pointer to the HW struct
 785  * @desc: pointer to the AQ message descriptor
 786  * @buf: pointer to the buffer accompanying the AQ message
 787  *
 788  * Formats a FW Log message and outputs it via the standard driver logs.
 789  */
 790 void ice_output_fw_log(struct ice_hw *hw, struct ice_aq_desc *desc, void *buf)
 791 {
 792         ice_debug(hw, ICE_DBG_FW_LOG, "[ FW Log Msg Start ]\n");
 793         ice_debug_array(hw, ICE_DBG_FW_LOG, 16, 1, (u8 *)buf,
 794                         LE16_TO_CPU(desc->datalen));
 795         ice_debug(hw, ICE_DBG_FW_LOG, "[ FW Log Msg End ]\n");
 796 }
 797
 798 /**
 799  * ice_get_itr_intrl_gran - determine int/intrl granularity
 800  * @hw: pointer to the HW struct
 801  *
 802  * Determines the itr/intrl granularities based on the maximum aggregate
 803  * bandwidth according to the device's configuration during power-on.
 804  */
 805 static void ice_get_itr_intrl_gran(struct ice_hw *hw)
 806 {
 807         u8 max_agg_bw = (rd32(hw, GL_PWR_MODE_CTL) &
 808                          GL_PWR_MODE_CTL_CAR_MAX_BW_M) >>
 809                         GL_PWR_MODE_CTL_CAR_MAX_BW_S;
 810
 811         switch (max_agg_bw) {
 812         case ICE_MAX_AGG_BW_200G:
 813         case ICE_MAX_AGG_BW_100G:
 814         case ICE_MAX_AGG_BW_50G:
 815                 hw->itr_gran = ICE_ITR_GRAN_ABOVE_25;
 816                 hw->intrl_gran = ICE_INTRL_GRAN_ABOVE_25;
 817                 break;
 818         case ICE_MAX_AGG_BW_25G:
 819                 hw->itr_gran = ICE_ITR_GRAN_MAX_25;
 820                 hw->intrl_gran = ICE_INTRL_GRAN_MAX_25;
 821                 break;
 822         }
 823 }
 824
 825 /**
 826  * ice_init_hw - main hardware initialization routine
 827  * @hw: pointer to the hardware structure
 828  */
 829 enum ice_status ice_init_hw(struct ice_hw *hw)
 830 {
 831         struct ice_aqc_get_phy_caps_data *pcaps;
 832         enum ice_status status;
 833         u16 mac_buf_len;
 834         void *mac_buf;
 835
 836         ice_debug(hw, ICE_DBG_TRACE, "%s\n", __func__);
 837
 838
 839         /* Set MAC type based on DeviceID */
 840         status = ice_set_mac_type(hw);
 841         if (status)
 842                 return status;
 843
 844         hw->pf_id = (u8)(rd32(hw, PF_FUNC_RID) &
 845                          PF_FUNC_RID_FUNCTION_NUMBER_M) >>
 846                 PF_FUNC_RID_FUNCTION_NUMBER_S;
 847
 848
 849         status = ice_reset(hw, ICE_RESET_PFR);
 850         if (status)
 851                 return status;
 852
 853         ice_get_itr_intrl_gran(hw);
 854
 855
 856         status = ice_create_all_ctrlq(hw);
 857         if (status)
 858                 goto err_unroll_cqinit;
 859
 860         /* Enable FW logging. Not fatal if this fails. */
 861         status = ice_cfg_fw_log(hw, true);
 862         if (status)
 863                 ice_debug(hw, ICE_DBG_INIT, "Failed to enable FW logging.\n");
 864
 865         status = ice_clear_pf_cfg(hw);
 866         if (status)
 867                 goto err_unroll_cqinit;
 868
 869         /* Set bit to enable Flow Director filters */
 870         wr32(hw, PFQF_FD_ENA, PFQF_FD_ENA_FD_ENA_M);
 871         INIT_LIST_HEAD(&hw->fdir_list_head);
 872
 873         ice_clear_pxe_mode(hw);
 874
 875         status = ice_init_nvm(hw);
 876         if (status)
 877                 goto err_unroll_cqinit;
 878
 879         status = ice_get_caps(hw);
 880         if (status)
 881                 goto err_unroll_cqinit;
 882
 883         hw->port_info = (struct ice_port_info *)
 884                         ice_malloc(hw, sizeof(*hw->port_info));
 885         if (!hw->port_info) {
 886                 status = ICE_ERR_NO_MEMORY;
 887                 goto err_unroll_cqinit;
 888         }
 889
 890         /* set the back pointer to HW */
 891         hw->port_info->hw = hw;
 892
 893         /* Initialize port_info struct with switch configuration data */
 894         status = ice_get_initial_sw_cfg(hw);
 895         if (status)
 896                 goto err_unroll_alloc;
 897
 898         hw->evb_veb = true;
 899
 900         /* Query the allocated resources for Tx scheduler */
 901         status = ice_sched_query_res_alloc(hw);
 902         if (status) {
 903                 ice_debug(hw, ICE_DBG_SCHED,
 904                           "Failed to get scheduler allocated resources\n");
 905                 goto err_unroll_alloc;
 906         }
 907
 908
 909         /* Initialize port_info struct with scheduler data */
 910         status = ice_sched_init_port(hw->port_info);
 911         if (status)
 912                 goto err_unroll_sched;
 913
 914         pcaps = (struct ice_aqc_get_phy_caps_data *)
 915                 ice_malloc(hw, sizeof(*pcaps));
 916         if (!pcaps) {
 917                 status = ICE_ERR_NO_MEMORY;
 918                 goto err_unroll_sched;
 919         }
 920
 921         /* Initialize port_info struct with PHY capabilities */
 922         status = ice_aq_get_phy_caps(hw->port_info, false,
 923                                      ICE_AQC_REPORT_TOPO_CAP, pcaps, NULL);
 924         ice_free(hw, pcaps);
 925         if (status)
 926                 goto err_unroll_sched;
 927
 928         /* Initialize port_info struct with link information */
 929         status = ice_aq_get_link_info(hw->port_info, false, NULL, NULL);
 930         if (status)
 931                 goto err_unroll_sched;
 932         /* need a valid SW entry point to build a Tx tree */
 933         if (!hw->sw_entry_point_layer) {
 934                 ice_debug(hw, ICE_DBG_SCHED, "invalid sw entry point\n");
 935                 status = ICE_ERR_CFG;
 936                 goto err_unroll_sched;
 937         }
 938         INIT_LIST_HEAD(&hw->agg_list);
 939         /* Initialize max burst size */
 940         if (!hw->max_burst_size)
 941                 ice_cfg_rl_burst_size(hw, ICE_SCHED_DFLT_BURST_SIZE);
 942
 943         status = ice_init_fltr_mgmt_struct(hw);
 944         if (status)
 945                 goto err_unroll_sched;
 946
 947
 948         /* Get MAC information */
 949         /* A single port can report up to two (LAN and WoL) addresses */
 950         mac_buf = ice_calloc(hw, 2,
 951                              sizeof(struct ice_aqc_manage_mac_read_resp));
 952         mac_buf_len = 2 * sizeof(struct ice_aqc_manage_mac_read_resp);
 953
 954         if (!mac_buf) {
 955                 status = ICE_ERR_NO_MEMORY;
 956                 goto err_unroll_fltr_mgmt_struct;
 957         }
 958
 959         status = ice_aq_manage_mac_read(hw, mac_buf, mac_buf_len, NULL);
 960         ice_free(hw, mac_buf);
 961
 962         if (status)
 963                 goto err_unroll_fltr_mgmt_struct;
 964
 965         ice_init_flex_flds(hw, ICE_RXDID_FLEX_NIC);
 966         ice_init_flex_flds(hw, ICE_RXDID_FLEX_NIC_2);
 967         /* Obtain counter base index which would be used by flow director */
 968         status = ice_alloc_fd_res_cntr(hw, &hw->fd_ctr_base);
 969         if (status)
 970                 goto err_unroll_fltr_mgmt_struct;
 971         status = ice_init_hw_tbls(hw);
 972         if (status)
 973                 goto err_unroll_fltr_mgmt_struct;
 974         return ICE_SUCCESS;
 975
 976 err_unroll_fltr_mgmt_struct:
 977         ice_cleanup_fltr_mgmt_struct(hw);
 978 err_unroll_sched:
 979         ice_sched_cleanup_all(hw);
 980 err_unroll_alloc:
 981         ice_free(hw, hw->port_info);
 982         hw->port_info = NULL;
 983 err_unroll_cqinit:
 984         ice_destroy_all_ctrlq(hw);
 985         return status;
 986 }
 987
 988 /**
 989  * ice_deinit_hw - unroll initialization operations done by ice_init_hw
 990  * @hw: pointer to the hardware structure
 991  *
 992  * This should be called only during nominal operation, not as a result of
 993  * ice_init_hw() failing since ice_init_hw() will take care of unrolling
 994  * applicable initializations if it fails for any reason.
 995  */
 996 void ice_deinit_hw(struct ice_hw *hw)
 997 {
 998         ice_free_fd_res_cntr(hw, hw->fd_ctr_base);
 999         ice_cleanup_fltr_mgmt_struct(hw);
1000
1001         ice_sched_cleanup_all(hw);
1002         ice_sched_clear_agg(hw);
1003         ice_free_seg(hw);
1004         ice_free_hw_tbls(hw);
1005
1006         if (hw->port_info) {
1007                 ice_free(hw, hw->port_info);
1008                 hw->port_info = NULL;
1009         }
1010
1011         /* Attempt to disable FW logging before shutting down control queues */
1012         ice_cfg_fw_log(hw, false);
1013         ice_destroy_all_ctrlq(hw);
1014
1015         /* Clear VSI contexts if not already cleared */
1016         ice_clear_all_vsi_ctx(hw);
1017 }
1018
1019 /**
1020  * ice_check_reset - Check to see if a global reset is complete
1021  * @hw: pointer to the hardware structure
1022  */
1023 enum ice_status ice_check_reset(struct ice_hw *hw)
1024 {
1025         u32 cnt, reg = 0, grst_delay;
1026
1027         /* Poll for Device Active state in case a recent CORER, GLOBR,
1028          * or EMPR has occurred. The grst delay value is in 100ms units.
1029          * Add 1sec for outstanding AQ commands that can take a long time.
1030          */
1031 #define GLGEN_RSTCTL            0x000B8180 /* Reset Source: POR */
1032 #define GLGEN_RSTCTL_GRSTDEL_S  0
1033 #define GLGEN_RSTCTL_GRSTDEL_M  MAKEMASK(0x3F, GLGEN_RSTCTL_GRSTDEL_S)
1034         grst_delay = ((rd32(hw, GLGEN_RSTCTL) & GLGEN_RSTCTL_GRSTDEL_M) >>
1035                       GLGEN_RSTCTL_GRSTDEL_S) + 10;
1036
1037         for (cnt = 0; cnt < grst_delay; cnt++) {
1038                 ice_msec_delay(100, true);
1039                 reg = rd32(hw, GLGEN_RSTAT);
1040                 if (!(reg & GLGEN_RSTAT_DEVSTATE_M))
1041                         break;
1042         }
1043
1044         if (cnt == grst_delay) {
1045                 ice_debug(hw, ICE_DBG_INIT,
1046                           "Global reset polling failed to complete.\n");
1047                 return ICE_ERR_RESET_FAILED;
1048         }
1049
1050 #define ICE_RESET_DONE_MASK     (GLNVM_ULD_CORER_DONE_M | \
1051                                  GLNVM_ULD_GLOBR_DONE_M)
1052
1053         /* Device is Active; check Global Reset processes are done */
1054         for (cnt = 0; cnt < ICE_PF_RESET_WAIT_COUNT; cnt++) {
1055                 reg = rd32(hw, GLNVM_ULD) & ICE_RESET_DONE_MASK;
1056                 if (reg == ICE_RESET_DONE_MASK) {
1057                         ice_debug(hw, ICE_DBG_INIT,
1058                                   "Global reset processes done. %d\n", cnt);
1059                         break;
1060                 }
1061                 ice_msec_delay(10, true);
1062         }
1063
1064         if (cnt == ICE_PF_RESET_WAIT_COUNT) {
1065                 ice_debug(hw, ICE_DBG_INIT,
1066                           "Wait for Reset Done timed out. GLNVM_ULD = 0x%x\n",
1067                           reg);
1068                 return ICE_ERR_RESET_FAILED;
1069         }
1070
1071         return ICE_SUCCESS;
1072 }
1073
1074 /**
1075  * ice_pf_reset - Reset the PF
1076  * @hw: pointer to the hardware structure
1077  *
1078  * If a global reset has been triggered, this function checks
1079  * for its completion and then issues the PF reset
1080  */
1081 static enum ice_status ice_pf_reset(struct ice_hw *hw)
1082 {
1083         u32 cnt, reg;
1084
1085         /* If at function entry a global reset was already in progress, i.e.
1086          * state is not 'device active' or any of the reset done bits are not
1087          * set in GLNVM_ULD, there is no need for a PF Reset; poll until the
1088          * global reset is done.
1089          */
1090         if ((rd32(hw, GLGEN_RSTAT) & GLGEN_RSTAT_DEVSTATE_M) ||
1091             (rd32(hw, GLNVM_ULD) & ICE_RESET_DONE_MASK) ^ ICE_RESET_DONE_MASK) {
1092                 /* poll on global reset currently in progress until done */
1093                 if (ice_check_reset(hw))
1094                         return ICE_ERR_RESET_FAILED;
1095
1096                 return ICE_SUCCESS;
1097         }
1098
1099         /* Reset the PF */
1100         reg = rd32(hw, PFGEN_CTRL);
1101
1102         wr32(hw, PFGEN_CTRL, (reg | PFGEN_CTRL_PFSWR_M));
1103
1104         for (cnt = 0; cnt < ICE_PF_RESET_WAIT_COUNT; cnt++) {
1105                 reg = rd32(hw, PFGEN_CTRL);
1106                 if (!(reg & PFGEN_CTRL_PFSWR_M))
1107                         break;
1108
1109                 ice_msec_delay(1, true);
1110         }
1111
1112         if (cnt == ICE_PF_RESET_WAIT_COUNT) {
1113                 ice_debug(hw, ICE_DBG_INIT,
1114                           "PF reset polling failed to complete.\n");
1115                 return ICE_ERR_RESET_FAILED;
1116         }
1117
1118         return ICE_SUCCESS;
1119 }
1120
1121 /**
1122  * ice_reset - Perform different types of reset
1123  * @hw: pointer to the hardware structure
1124  * @req: reset request
1125  *
1126  * This function triggers a reset as specified by the req parameter.
1127  *
1128  * Note:
1129  * If anything other than a PF reset is triggered, PXE mode is restored.
1130  * This has to be cleared using ice_clear_pxe_mode again, once the AQ
1131  * interface has been restored in the rebuild flow.
1132  */
1133 enum ice_status ice_reset(struct ice_hw *hw, enum ice_reset_req req)
1134 {
1135         u32 val = 0;
1136
1137         switch (req) {
1138         case ICE_RESET_PFR:
1139                 return ice_pf_reset(hw);
1140         case ICE_RESET_CORER:
1141                 ice_debug(hw, ICE_DBG_INIT, "CoreR requested\n");
1142                 val = GLGEN_RTRIG_CORER_M;
1143                 break;
1144         case ICE_RESET_GLOBR:
1145                 ice_debug(hw, ICE_DBG_INIT, "GlobalR requested\n");
1146                 val = GLGEN_RTRIG_GLOBR_M;
1147                 break;
1148         default:
1149                 return ICE_ERR_PARAM;
1150         }
1151
1152         val |= rd32(hw, GLGEN_RTRIG);
1153         wr32(hw, GLGEN_RTRIG, val);
1154         ice_flush(hw);
1155
1156
1157         /* wait for the FW to be ready */
1158         return ice_check_reset(hw);
1159 }
1160
1161
1162
1163 /**
1164  * ice_copy_rxq_ctx_to_hw
1165  * @hw: pointer to the hardware structure
1166  * @ice_rxq_ctx: pointer to the rxq context
1167  * @rxq_index: the index of the Rx queue
1168  *
1169  * Copies rxq context from dense structure to HW register space
1170  */
1171 static enum ice_status
1172 ice_copy_rxq_ctx_to_hw(struct ice_hw *hw, u8 *ice_rxq_ctx, u32 rxq_index)
1173 {
1174         u8 i;
1175
1176         if (!ice_rxq_ctx)
1177                 return ICE_ERR_BAD_PTR;
1178
1179         if (rxq_index > QRX_CTRL_MAX_INDEX)
1180                 return ICE_ERR_PARAM;
1181
1182         /* Copy each dword separately to HW */
1183         for (i = 0; i < ICE_RXQ_CTX_SIZE_DWORDS; i++) {
1184                 wr32(hw, QRX_CONTEXT(i, rxq_index),
1185                      *((u32 *)(ice_rxq_ctx + (i * sizeof(u32)))));
1186
1187                 ice_debug(hw, ICE_DBG_QCTX, "qrxdata[%d]: %08X\n", i,
1188                           *((u32 *)(ice_rxq_ctx + (i * sizeof(u32)))));
1189         }
1190
1191         return ICE_SUCCESS;
1192 }
1193
1194 /* LAN Rx Queue Context */
1195 static const struct ice_ctx_ele ice_rlan_ctx_info[] = {
1196         /* Field                Width   LSB */
1197         ICE_CTX_STORE(ice_rlan_ctx, head,               13,     0),
1198         ICE_CTX_STORE(ice_rlan_ctx, cpuid,              8,      13),
1199         ICE_CTX_STORE(ice_rlan_ctx, base,               57,     32),
1200         ICE_CTX_STORE(ice_rlan_ctx, qlen,               13,     89),
1201         ICE_CTX_STORE(ice_rlan_ctx, dbuf,               7,      102),
1202         ICE_CTX_STORE(ice_rlan_ctx, hbuf,               5,      109),
1203         ICE_CTX_STORE(ice_rlan_ctx, dtype,              2,      114),
1204         ICE_CTX_STORE(ice_rlan_ctx, dsize,              1,      116),
1205         ICE_CTX_STORE(ice_rlan_ctx, crcstrip,           1,      117),
1206         ICE_CTX_STORE(ice_rlan_ctx, l2tsel,             1,      119),
1207         ICE_CTX_STORE(ice_rlan_ctx, hsplit_0,           4,      120),
1208         ICE_CTX_STORE(ice_rlan_ctx, hsplit_1,           2,      124),
1209         ICE_CTX_STORE(ice_rlan_ctx, showiv,             1,      127),
1210         ICE_CTX_STORE(ice_rlan_ctx, rxmax,              14,     174),
1211         ICE_CTX_STORE(ice_rlan_ctx, tphrdesc_ena,       1,      193),
1212         ICE_CTX_STORE(ice_rlan_ctx, tphwdesc_ena,       1,      194),
1213         ICE_CTX_STORE(ice_rlan_ctx, tphdata_ena,        1,      195),
1214         ICE_CTX_STORE(ice_rlan_ctx, tphhead_ena,        1,      196),
1215         ICE_CTX_STORE(ice_rlan_ctx, lrxqthresh,         3,      198),
1216         ICE_CTX_STORE(ice_rlan_ctx, prefena,            1,      201),
1217         { 0 }
1218 };
1219
1220 /**
1221  * ice_write_rxq_ctx
1222  * @hw: pointer to the hardware structure
1223  * @rlan_ctx: pointer to the rxq context
1224  * @rxq_index: the index of the Rx queue
1225  *
1226  * Converts rxq context from sparse to dense structure and then writes
1227  * it to HW register space and enables the hardware to prefetch descriptors
1228  * instead of only fetching them on demand
1229  */
1230 enum ice_status
1231 ice_write_rxq_ctx(struct ice_hw *hw, struct ice_rlan_ctx *rlan_ctx,
1232                   u32 rxq_index)
1233 {
1234         u8 ctx_buf[ICE_RXQ_CTX_SZ] = { 0 };
1235
1236         if (!rlan_ctx)
1237                 return ICE_ERR_BAD_PTR;
1238
1239         rlan_ctx->prefena = 1;
1240
1241         ice_set_ctx((u8 *)rlan_ctx, ctx_buf, ice_rlan_ctx_info);
1242         return ice_copy_rxq_ctx_to_hw(hw, ctx_buf, rxq_index);
1243 }
1244
1245 #if !defined(NO_UNUSED_CTX_CODE) || defined(AE_DRIVER)
1246 /**
1247  * ice_clear_rxq_ctx
1248  * @hw: pointer to the hardware structure
1249  * @rxq_index: the index of the Rx queue to clear
1250  *
1251  * Clears rxq context in HW register space
1252  */
1253 enum ice_status ice_clear_rxq_ctx(struct ice_hw *hw, u32 rxq_index)
1254 {
1255         u8 i;
1256
1257         if (rxq_index > QRX_CTRL_MAX_INDEX)
1258                 return ICE_ERR_PARAM;
1259
1260         /* Clear each dword register separately */
1261         for (i = 0; i < ICE_RXQ_CTX_SIZE_DWORDS; i++)
1262                 wr32(hw, QRX_CONTEXT(i, rxq_index), 0);
1263
1264         return ICE_SUCCESS;
1265 }
1266 #endif /* !NO_UNUSED_CTX_CODE || AE_DRIVER */
1267
1268 /* LAN Tx Queue Context */
1269 const struct ice_ctx_ele ice_tlan_ctx_info[] = {
1270                                     /* Field                    Width   LSB */
1271         ICE_CTX_STORE(ice_tlan_ctx, base,                       57,     0),
1272         ICE_CTX_STORE(ice_tlan_ctx, port_num,                   3,      57),
1273         ICE_CTX_STORE(ice_tlan_ctx, cgd_num,                    5,      60),
1274         ICE_CTX_STORE(ice_tlan_ctx, pf_num,                     3,      65),
1275         ICE_CTX_STORE(ice_tlan_ctx, vmvf_num,                   10,     68),
1276         ICE_CTX_STORE(ice_tlan_ctx, vmvf_type,                  2,      78),
1277         ICE_CTX_STORE(ice_tlan_ctx, src_vsi,                    10,     80),
1278         ICE_CTX_STORE(ice_tlan_ctx, tsyn_ena,                   1,      90),
1279         ICE_CTX_STORE(ice_tlan_ctx, alt_vlan,                   1,      92),
1280         ICE_CTX_STORE(ice_tlan_ctx, cpuid,                      8,      93),
1281         ICE_CTX_STORE(ice_tlan_ctx, wb_mode,                    1,      101),
1282         ICE_CTX_STORE(ice_tlan_ctx, tphrd_desc,                 1,      102),
1283         ICE_CTX_STORE(ice_tlan_ctx, tphrd,                      1,      103),
1284         ICE_CTX_STORE(ice_tlan_ctx, tphwr_desc,                 1,      104),
1285         ICE_CTX_STORE(ice_tlan_ctx, cmpq_id,                    9,      105),
1286         ICE_CTX_STORE(ice_tlan_ctx, qnum_in_func,               14,     114),
1287         ICE_CTX_STORE(ice_tlan_ctx, itr_notification_mode,      1,      128),
1288         ICE_CTX_STORE(ice_tlan_ctx, adjust_prof_id,             6,      129),
1289         ICE_CTX_STORE(ice_tlan_ctx, qlen,                       13,     135),
1290         ICE_CTX_STORE(ice_tlan_ctx, quanta_prof_idx,            4,      148),
1291         ICE_CTX_STORE(ice_tlan_ctx, tso_ena,                    1,      152),
1292         ICE_CTX_STORE(ice_tlan_ctx, tso_qnum,                   11,     153),
1293         ICE_CTX_STORE(ice_tlan_ctx, legacy_int,                 1,      164),
1294         ICE_CTX_STORE(ice_tlan_ctx, drop_ena,                   1,      165),
1295         ICE_CTX_STORE(ice_tlan_ctx, cache_prof_idx,             2,      166),
1296         ICE_CTX_STORE(ice_tlan_ctx, pkt_shaper_prof_idx,        3,      168),
1297         ICE_CTX_STORE(ice_tlan_ctx, int_q_state,                110,    171),
1298         { 0 }
1299 };
1300
1301 #if !defined(NO_UNUSED_CTX_CODE) || defined(AE_DRIVER)
1302 /**
1303  * ice_copy_tx_cmpltnq_ctx_to_hw
1304  * @hw: pointer to the hardware structure
1305  * @ice_tx_cmpltnq_ctx: pointer to the Tx completion queue context
1306  * @tx_cmpltnq_index: the index of the completion queue
1307  *
1308  * Copies Tx completion queue context from dense structure to HW register space
1309  */
1310 static enum ice_status
1311 ice_copy_tx_cmpltnq_ctx_to_hw(struct ice_hw *hw, u8 *ice_tx_cmpltnq_ctx,
1312                               u32 tx_cmpltnq_index)
1313 {
1314         u8 i;
1315
1316         if (!ice_tx_cmpltnq_ctx)
1317                 return ICE_ERR_BAD_PTR;
1318
1319         if (tx_cmpltnq_index > GLTCLAN_CQ_CNTX0_MAX_INDEX)
1320                 return ICE_ERR_PARAM;
1321
1322         /* Copy each dword separately to HW */
1323         for (i = 0; i < ICE_TX_CMPLTNQ_CTX_SIZE_DWORDS; i++) {
1324                 wr32(hw, GLTCLAN_CQ_CNTX(i, tx_cmpltnq_index),
1325                      *((u32 *)(ice_tx_cmpltnq_ctx + (i * sizeof(u32)))));
1326
1327                 ice_debug(hw, ICE_DBG_QCTX, "cmpltnqdata[%d]: %08X\n", i,
1328                           *((u32 *)(ice_tx_cmpltnq_ctx + (i * sizeof(u32)))));
1329         }
1330
1331         return ICE_SUCCESS;
1332 }
1333
1334 /* LAN Tx Completion Queue Context */
1335 static const struct ice_ctx_ele ice_tx_cmpltnq_ctx_info[] = {
1336                                        /* Field                 Width   LSB */
1337         ICE_CTX_STORE(ice_tx_cmpltnq_ctx, base,                 57,     0),
1338         ICE_CTX_STORE(ice_tx_cmpltnq_ctx, q_len,                18,     64),
1339         ICE_CTX_STORE(ice_tx_cmpltnq_ctx, generation,           1,      96),
1340         ICE_CTX_STORE(ice_tx_cmpltnq_ctx, wrt_ptr,              22,     97),
1341         ICE_CTX_STORE(ice_tx_cmpltnq_ctx, pf_num,               3,      128),
1342         ICE_CTX_STORE(ice_tx_cmpltnq_ctx, vmvf_num,             10,     131),
1343         ICE_CTX_STORE(ice_tx_cmpltnq_ctx, vmvf_type,            2,      141),
1344         ICE_CTX_STORE(ice_tx_cmpltnq_ctx, tph_desc_wr,          1,      160),
1345         ICE_CTX_STORE(ice_tx_cmpltnq_ctx, cpuid,                8,      161),
1346         ICE_CTX_STORE(ice_tx_cmpltnq_ctx, cmpltn_cache,         512,    192),
1347         { 0 }
1348 };
1349
1350 /**
1351  * ice_write_tx_cmpltnq_ctx
1352  * @hw: pointer to the hardware structure
1353  * @tx_cmpltnq_ctx: pointer to the completion queue context
1354  * @tx_cmpltnq_index: the index of the completion queue
1355  *
1356  * Converts completion queue context from sparse to dense structure and then
1357  * writes it to HW register space
1358  */
1359 enum ice_status
1360 ice_write_tx_cmpltnq_ctx(struct ice_hw *hw,
1361                          struct ice_tx_cmpltnq_ctx *tx_cmpltnq_ctx,
1362                          u32 tx_cmpltnq_index)
1363 {
1364         u8 ctx_buf[ICE_TX_CMPLTNQ_CTX_SIZE_DWORDS * sizeof(u32)] = { 0 };
1365
1366         ice_set_ctx((u8 *)tx_cmpltnq_ctx, ctx_buf, ice_tx_cmpltnq_ctx_info);
1367         return ice_copy_tx_cmpltnq_ctx_to_hw(hw, ctx_buf, tx_cmpltnq_index);
1368 }
1369
1370 /**
1371  * ice_clear_tx_cmpltnq_ctx
1372  * @hw: pointer to the hardware structure
1373  * @tx_cmpltnq_index: the index of the completion queue to clear
1374  *
1375  * Clears Tx completion queue context in HW register space
1376  */
1377 enum ice_status
1378 ice_clear_tx_cmpltnq_ctx(struct ice_hw *hw, u32 tx_cmpltnq_index)
1379 {
1380         u8 i;
1381
1382         if (tx_cmpltnq_index > GLTCLAN_CQ_CNTX0_MAX_INDEX)
1383                 return ICE_ERR_PARAM;
1384
1385         /* Clear each dword register separately */
1386         for (i = 0; i < ICE_TX_CMPLTNQ_CTX_SIZE_DWORDS; i++)
1387                 wr32(hw, GLTCLAN_CQ_CNTX(i, tx_cmpltnq_index), 0);
1388
1389         return ICE_SUCCESS;
1390 }
1391
1392 /**
1393  * ice_copy_tx_drbell_q_ctx_to_hw
1394  * @hw: pointer to the hardware structure
1395  * @ice_tx_drbell_q_ctx: pointer to the doorbell queue context
1396  * @tx_drbell_q_index: the index of the doorbell queue
1397  *
1398  * Copies doorbell queue context from dense structure to HW register space
1399  */
1400 static enum ice_status
1401 ice_copy_tx_drbell_q_ctx_to_hw(struct ice_hw *hw, u8 *ice_tx_drbell_q_ctx,
1402                                u32 tx_drbell_q_index)
1403 {
1404         u8 i;
1405
1406         if (!ice_tx_drbell_q_ctx)
1407                 return ICE_ERR_BAD_PTR;
1408
1409         if (tx_drbell_q_index > QTX_COMM_DBLQ_DBELL_MAX_INDEX)
1410                 return ICE_ERR_PARAM;
1411
1412         /* Copy each dword separately to HW */
1413         for (i = 0; i < ICE_TX_DRBELL_Q_CTX_SIZE_DWORDS; i++) {
1414                 wr32(hw, QTX_COMM_DBLQ_CNTX(i, tx_drbell_q_index),
1415                      *((u32 *)(ice_tx_drbell_q_ctx + (i * sizeof(u32)))));
1416
1417                 ice_debug(hw, ICE_DBG_QCTX, "tx_drbell_qdata[%d]: %08X\n", i,
1418                           *((u32 *)(ice_tx_drbell_q_ctx + (i * sizeof(u32)))));
1419         }
1420
1421         return ICE_SUCCESS;
1422 }
1423
1424 /* LAN Tx Doorbell Queue Context info */
1425 static const struct ice_ctx_ele ice_tx_drbell_q_ctx_info[] = {
1426                                         /* Field                Width   LSB */
1427         ICE_CTX_STORE(ice_tx_drbell_q_ctx, base,                57,     0),
1428         ICE_CTX_STORE(ice_tx_drbell_q_ctx, ring_len,            13,     64),
1429         ICE_CTX_STORE(ice_tx_drbell_q_ctx, pf_num,              3,      80),
1430         ICE_CTX_STORE(ice_tx_drbell_q_ctx, vf_num,              8,      84),
1431         ICE_CTX_STORE(ice_tx_drbell_q_ctx, vmvf_type,           2,      94),
1432         ICE_CTX_STORE(ice_tx_drbell_q_ctx, cpuid,               8,      96),
1433         ICE_CTX_STORE(ice_tx_drbell_q_ctx, tph_desc_rd,         1,      104),
1434         ICE_CTX_STORE(ice_tx_drbell_q_ctx, tph_desc_wr,         1,      108),
1435         ICE_CTX_STORE(ice_tx_drbell_q_ctx, db_q_en,             1,      112),
1436         ICE_CTX_STORE(ice_tx_drbell_q_ctx, rd_head,             13,     128),
1437         ICE_CTX_STORE(ice_tx_drbell_q_ctx, rd_tail,             13,     144),
1438         { 0 }
1439 };
1440
1441 /**
1442  * ice_write_tx_drbell_q_ctx
1443  * @hw: pointer to the hardware structure
1444  * @tx_drbell_q_ctx: pointer to the doorbell queue context
1445  * @tx_drbell_q_index: the index of the doorbell queue
1446  *
1447  * Converts doorbell queue context from sparse to dense structure and then
1448  * writes it to HW register space
1449  */
1450 enum ice_status
1451 ice_write_tx_drbell_q_ctx(struct ice_hw *hw,
1452                           struct ice_tx_drbell_q_ctx *tx_drbell_q_ctx,
1453                           u32 tx_drbell_q_index)
1454 {
1455         u8 ctx_buf[ICE_TX_DRBELL_Q_CTX_SIZE_DWORDS * sizeof(u32)] = { 0 };
1456
1457         ice_set_ctx((u8 *)tx_drbell_q_ctx, ctx_buf, ice_tx_drbell_q_ctx_info);
1458         return ice_copy_tx_drbell_q_ctx_to_hw(hw, ctx_buf, tx_drbell_q_index);
1459 }
1460
1461 /**
1462  * ice_clear_tx_drbell_q_ctx
1463  * @hw: pointer to the hardware structure
1464  * @tx_drbell_q_index: the index of the doorbell queue to clear
1465  *
1466  * Clears doorbell queue context in HW register space
1467  */
1468 enum ice_status
1469 ice_clear_tx_drbell_q_ctx(struct ice_hw *hw, u32 tx_drbell_q_index)
1470 {
1471         u8 i;
1472
1473         if (tx_drbell_q_index > QTX_COMM_DBLQ_DBELL_MAX_INDEX)
1474                 return ICE_ERR_PARAM;
1475
1476         /* Clear each dword register separately */
1477         for (i = 0; i < ICE_TX_DRBELL_Q_CTX_SIZE_DWORDS; i++)
1478                 wr32(hw, QTX_COMM_DBLQ_CNTX(i, tx_drbell_q_index), 0);
1479
1480         return ICE_SUCCESS;
1481 }
1482 #endif /* !NO_UNUSED_CTX_CODE || AE_DRIVER */
1483
1484
1485 /* FW Admin Queue command wrappers */
1486
1487 /**
1488  * ice_aq_send_cmd - send FW Admin Queue command to FW Admin Queue
1489  * @hw: pointer to the HW struct
1490  * @desc: descriptor describing the command
1491  * @buf: buffer to use for indirect commands (NULL for direct commands)
1492  * @buf_size: size of buffer for indirect commands (0 for direct commands)
1493  * @cd: pointer to command details structure
1494  *
1495  * Helper function to send FW Admin Queue commands to the FW Admin Queue.
1496  */
1497 enum ice_status
1498 ice_aq_send_cmd(struct ice_hw *hw, struct ice_aq_desc *desc, void *buf,
1499                 u16 buf_size, struct ice_sq_cd *cd)
1500 {
1501         return ice_sq_send_cmd(hw, &hw->adminq, desc, buf, buf_size, cd);
1502 }
1503
1504 /**
1505  * ice_aq_get_fw_ver
1506  * @hw: pointer to the HW struct
1507  * @cd: pointer to command details structure or NULL
1508  *
1509  * Get the firmware version (0x0001) from the admin queue commands
1510  */
1511 enum ice_status ice_aq_get_fw_ver(struct ice_hw *hw, struct ice_sq_cd *cd)
1512 {
1513         struct ice_aqc_get_ver *resp;
1514         struct ice_aq_desc desc;
1515         enum ice_status status;
1516
1517         resp = &desc.params.get_ver;
1518
1519         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_get_ver);
1520
1521         status = ice_aq_send_cmd(hw, &desc, NULL, 0, cd);
1522
1523         if (!status) {
1524                 hw->fw_branch = resp->fw_branch;
1525                 hw->fw_maj_ver = resp->fw_major;
1526                 hw->fw_min_ver = resp->fw_minor;
1527                 hw->fw_patch = resp->fw_patch;
1528                 hw->fw_build = LE32_TO_CPU(resp->fw_build);
1529                 hw->api_branch = resp->api_branch;
1530                 hw->api_maj_ver = resp->api_major;
1531                 hw->api_min_ver = resp->api_minor;
1532                 hw->api_patch = resp->api_patch;
1533         }
1534
1535         return status;
1536 }
1537
1538 /**
1539  * ice_aq_send_driver_ver
1540  * @hw: pointer to the HW struct
1541  * @dv: driver's major, minor version
1542  * @cd: pointer to command details structure or NULL
1543  *
1544  * Send the driver version (0x0002) to the firmware
1545  */
1546 enum ice_status
1547 ice_aq_send_driver_ver(struct ice_hw *hw, struct ice_driver_ver *dv,
1548                        struct ice_sq_cd *cd)
1549 {
1550         struct ice_aqc_driver_ver *cmd;
1551         struct ice_aq_desc desc;
1552         u16 len;
1553
1554         cmd = &desc.params.driver_ver;
1555
1556         if (!dv)
1557                 return ICE_ERR_PARAM;
1558
1559         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_driver_ver);
1560
1561         desc.flags |= CPU_TO_LE16(ICE_AQ_FLAG_RD);
1562         cmd->major_ver = dv->major_ver;
1563         cmd->minor_ver = dv->minor_ver;
1564         cmd->build_ver = dv->build_ver;
1565         cmd->subbuild_ver = dv->subbuild_ver;
1566
1567         len = 0;
1568         while (len < sizeof(dv->driver_string) &&
1569                IS_ASCII(dv->driver_string[len]) && dv->driver_string[len])
1570                 len++;
1571
1572         return ice_aq_send_cmd(hw, &desc, dv->driver_string, len, cd);
1573 }
1574
1575 /**
1576  * ice_aq_q_shutdown
1577  * @hw: pointer to the HW struct
1578  * @unloading: is the driver unloading itself
1579  *
1580  * Tell the Firmware that we're shutting down the AdminQ and whether
1581  * or not the driver is unloading as well (0x0003).
1582  */
1583 enum ice_status ice_aq_q_shutdown(struct ice_hw *hw, bool unloading)
1584 {
1585         struct ice_aqc_q_shutdown *cmd;
1586         struct ice_aq_desc desc;
1587
1588         cmd = &desc.params.q_shutdown;
1589
1590         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_q_shutdown);
1591
1592         if (unloading)
1593                 cmd->driver_unloading = CPU_TO_LE32(ICE_AQC_DRIVER_UNLOADING);
1594
1595         return ice_aq_send_cmd(hw, &desc, NULL, 0, NULL);
1596 }
1597
1598 /**
1599  * ice_aq_req_res
1600  * @hw: pointer to the HW struct
1601  * @res: resource ID
1602  * @access: access type
1603  * @sdp_number: resource number
1604  * @timeout: the maximum time in ms that the driver may hold the resource
1605  * @cd: pointer to command details structure or NULL
1606  *
1607  * Requests common resource using the admin queue commands (0x0008).
1608  * When attempting to acquire the Global Config Lock, the driver can
1609  * learn of three states:
1610  *  1) ICE_SUCCESS -        acquired lock, and can perform download package
1611  *  2) ICE_ERR_AQ_ERROR -   did not get lock, driver should fail to load
1612  *  3) ICE_ERR_AQ_NO_WORK - did not get lock, but another driver has
1613  *                          successfully downloaded the package; the driver does
1614  *                          not have to download the package and can continue
1615  *                          loading
1616  *
1617  * Note that if the caller is in an acquire lock, perform action, release lock
1618  * phase of operation, it is possible that the FW may detect a timeout and issue
1619  * a CORER. In this case, the driver will receive a CORER interrupt and will
1620  * have to determine its cause. The calling thread that is handling this flow
1621  * will likely get an error propagated back to it indicating the Download
1622  * Package, Update Package or the Release Resource AQ commands timed out.
1623  */
1624 static enum ice_status
1625 ice_aq_req_res(struct ice_hw *hw, enum ice_aq_res_ids res,
1626                enum ice_aq_res_access_type access, u8 sdp_number, u32 *timeout,
1627                struct ice_sq_cd *cd)
1628 {
1629         struct ice_aqc_req_res *cmd_resp;
1630         struct ice_aq_desc desc;
1631         enum ice_status status;
1632
1633         ice_debug(hw, ICE_DBG_TRACE, "%s\n", __func__);
1634
1635         cmd_resp = &desc.params.res_owner;
1636
1637         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_req_res);
1638
1639         cmd_resp->res_id = CPU_TO_LE16(res);
1640         cmd_resp->access_type = CPU_TO_LE16(access);
1641         cmd_resp->res_number = CPU_TO_LE32(sdp_number);
1642         cmd_resp->timeout = CPU_TO_LE32(*timeout);
1643         *timeout = 0;
1644
1645         status = ice_aq_send_cmd(hw, &desc, NULL, 0, cd);
1646
1647         /* The completion specifies the maximum time in ms that the driver
1648          * may hold the resource in the Timeout field.
1649          */
1650
1651         /* Global config lock response utilizes an additional status field.
1652          *
1653          * If the Global config lock resource is held by some other driver, the
1654          * command completes with ICE_AQ_RES_GLBL_IN_PROG in the status field
1655          * and the timeout field indicates the maximum time the current owner
1656          * of the resource has to free it.
1657          */
1658         if (res == ICE_GLOBAL_CFG_LOCK_RES_ID) {
1659                 if (LE16_TO_CPU(cmd_resp->status) == ICE_AQ_RES_GLBL_SUCCESS) {
1660                         *timeout = LE32_TO_CPU(cmd_resp->timeout);
1661                         return ICE_SUCCESS;
1662                 } else if (LE16_TO_CPU(cmd_resp->status) ==
1663                            ICE_AQ_RES_GLBL_IN_PROG) {
1664                         *timeout = LE32_TO_CPU(cmd_resp->timeout);
1665                         return ICE_ERR_AQ_ERROR;
1666                 } else if (LE16_TO_CPU(cmd_resp->status) ==
1667                            ICE_AQ_RES_GLBL_DONE) {
1668                         return ICE_ERR_AQ_NO_WORK;
1669                 }
1670
1671                 /* invalid FW response, force a timeout immediately */
1672                 *timeout = 0;
1673                 return ICE_ERR_AQ_ERROR;
1674         }
1675
1676         /* If the resource is held by some other driver, the command completes
1677          * with a busy return value and the timeout field indicates the maximum
1678          * time the current owner of the resource has to free it.
1679          */
1680         if (!status || hw->adminq.sq_last_status == ICE_AQ_RC_EBUSY)
1681                 *timeout = LE32_TO_CPU(cmd_resp->timeout);
1682
1683         return status;
1684 }
1685
1686 /**
1687  * ice_aq_release_res
1688  * @hw: pointer to the HW struct
1689  * @res: resource ID
1690  * @sdp_number: resource number
1691  * @cd: pointer to command details structure or NULL
1692  *
1693  * release common resource using the admin queue commands (0x0009)
1694  */
1695 static enum ice_status
1696 ice_aq_release_res(struct ice_hw *hw, enum ice_aq_res_ids res, u8 sdp_number,
1697                    struct ice_sq_cd *cd)
1698 {
1699         struct ice_aqc_req_res *cmd;
1700         struct ice_aq_desc desc;
1701
1702         ice_debug(hw, ICE_DBG_TRACE, "%s\n", __func__);
1703
1704         cmd = &desc.params.res_owner;
1705
1706         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_release_res);
1707
1708         cmd->res_id = CPU_TO_LE16(res);
1709         cmd->res_number = CPU_TO_LE32(sdp_number);
1710
1711         return ice_aq_send_cmd(hw, &desc, NULL, 0, cd);
1712 }
1713
1714 /**
1715  * ice_acquire_res
1716  * @hw: pointer to the HW structure
1717  * @res: resource ID
1718  * @access: access type (read or write)
1719  * @timeout: timeout in milliseconds
1720  *
1721  * This function will attempt to acquire the ownership of a resource.
1722  */
1723 enum ice_status
1724 ice_acquire_res(struct ice_hw *hw, enum ice_aq_res_ids res,
1725                 enum ice_aq_res_access_type access, u32 timeout)
1726 {
1727 #define ICE_RES_POLLING_DELAY_MS        10
1728         u32 delay = ICE_RES_POLLING_DELAY_MS;
1729         u32 time_left = timeout;
1730         enum ice_status status;
1731
1732         ice_debug(hw, ICE_DBG_TRACE, "%s\n", __func__);
1733
1734         status = ice_aq_req_res(hw, res, access, 0, &time_left, NULL);
1735
1736         /* A return code of ICE_ERR_AQ_NO_WORK means that another driver has
1737          * previously acquired the resource and performed any necessary updates;
1738          * in this case the caller does not obtain the resource and has no
1739          * further work to do.
1740          */
1741         if (status == ICE_ERR_AQ_NO_WORK)
1742                 goto ice_acquire_res_exit;
1743
1744         if (status)
1745                 ice_debug(hw, ICE_DBG_RES,
1746                           "resource %d acquire type %d failed.\n", res, access);
1747
1748         /* If necessary, poll until the current lock owner timeouts */
1749         timeout = time_left;
1750         while (status && timeout && time_left) {
1751                 ice_msec_delay(delay, true);
1752                 timeout = (timeout > delay) ? timeout - delay : 0;
1753                 status = ice_aq_req_res(hw, res, access, 0, &time_left, NULL);
1754
1755                 if (status == ICE_ERR_AQ_NO_WORK)
1756                         /* lock free, but no work to do */
1757                         break;
1758
1759                 if (!status)
1760                         /* lock acquired */
1761                         break;
1762         }
1763         if (status && status != ICE_ERR_AQ_NO_WORK)
1764                 ice_debug(hw, ICE_DBG_RES, "resource acquire timed out.\n");
1765
1766 ice_acquire_res_exit:
1767         if (status == ICE_ERR_AQ_NO_WORK) {
1768                 if (access == ICE_RES_WRITE)
1769                         ice_debug(hw, ICE_DBG_RES,
1770                                   "resource indicates no work to do.\n");
1771                 else
1772                         ice_debug(hw, ICE_DBG_RES,
1773                                   "Warning: ICE_ERR_AQ_NO_WORK not expected\n");
1774         }
1775         return status;
1776 }
1777
1778 /**
1779  * ice_release_res
1780  * @hw: pointer to the HW structure
1781  * @res: resource ID
1782  *
1783  * This function will release a resource using the proper Admin Command.
1784  */
1785 void ice_release_res(struct ice_hw *hw, enum ice_aq_res_ids res)
1786 {
1787         enum ice_status status;
1788         u32 total_delay = 0;
1789
1790         ice_debug(hw, ICE_DBG_TRACE, "%s\n", __func__);
1791
1792         status = ice_aq_release_res(hw, res, 0, NULL);
1793
1794         /* there are some rare cases when trying to release the resource
1795          * results in an admin queue timeout, so handle them correctly
1796          */
1797         while ((status == ICE_ERR_AQ_TIMEOUT) &&
1798                (total_delay < hw->adminq.sq_cmd_timeout)) {
1799                 ice_msec_delay(1, true);
1800                 status = ice_aq_release_res(hw, res, 0, NULL);
1801                 total_delay++;
1802         }
1803 }
1804
1805 /**
1806  * ice_aq_alloc_free_res - command to allocate/free resources
1807  * @hw: pointer to the HW struct
1808  * @num_entries: number of resource entries in buffer
1809  * @buf: Indirect buffer to hold data parameters and response
1810  * @buf_size: size of buffer for indirect commands
1811  * @opc: pass in the command opcode
1812  * @cd: pointer to command details structure or NULL
1813  *
1814  * Helper function to allocate/free resources using the admin queue commands
1815  */
1816 enum ice_status
1817 ice_aq_alloc_free_res(struct ice_hw *hw, u16 num_entries,
1818                       struct ice_aqc_alloc_free_res_elem *buf, u16 buf_size,
1819                       enum ice_adminq_opc opc, struct ice_sq_cd *cd)
1820 {
1821         struct ice_aqc_alloc_free_res_cmd *cmd;
1822         struct ice_aq_desc desc;
1823
1824         ice_debug(hw, ICE_DBG_TRACE, "%s\n", __func__);
1825
1826         cmd = &desc.params.sw_res_ctrl;
1827
1828         if (!buf)
1829                 return ICE_ERR_PARAM;
1830
1831         if (buf_size < (num_entries * sizeof(buf->elem[0])))
1832                 return ICE_ERR_PARAM;
1833
1834         ice_fill_dflt_direct_cmd_desc(&desc, opc);
1835
1836         desc.flags |= CPU_TO_LE16(ICE_AQ_FLAG_RD);
1837
1838         cmd->num_entries = CPU_TO_LE16(num_entries);
1839
1840         return ice_aq_send_cmd(hw, &desc, buf, buf_size, cd);
1841 }
1842
1843 /**
1844  * ice_alloc_hw_res - allocate resource
1845  * @hw: pointer to the HW struct
1846  * @type: type of resource
1847  * @num: number of resources to allocate
1848  * @btm: allocate from bottom
1849  * @res: pointer to array that will receive the resources
1850  */
1851 enum ice_status
1852 ice_alloc_hw_res(struct ice_hw *hw, u16 type, u16 num, bool btm, u16 *res)
1853 {
1854         struct ice_aqc_alloc_free_res_elem *buf;
1855         enum ice_status status;
1856         u16 buf_len;
1857
1858         buf_len = sizeof(*buf) + sizeof(buf->elem) * (num - 1);
1859         buf = (struct ice_aqc_alloc_free_res_elem *)
1860                 ice_malloc(hw, buf_len);
1861         if (!buf)
1862                 return ICE_ERR_NO_MEMORY;
1863
1864         /* Prepare buffer to allocate resource. */
1865         buf->num_elems = CPU_TO_LE16(num);
1866         buf->res_type = CPU_TO_LE16(type | ICE_AQC_RES_TYPE_FLAG_DEDICATED |
1867                                     ICE_AQC_RES_TYPE_FLAG_IGNORE_INDEX);
1868         if (btm)
1869                 buf->res_type |= CPU_TO_LE16(ICE_AQC_RES_TYPE_FLAG_SCAN_BOTTOM);
1870
1871         status = ice_aq_alloc_free_res(hw, 1, buf, buf_len,
1872                                        ice_aqc_opc_alloc_res, NULL);
1873         if (status)
1874                 goto ice_alloc_res_exit;
1875
1876         ice_memcpy(res, buf->elem, sizeof(buf->elem) * num,
1877                    ICE_NONDMA_TO_NONDMA);
1878
1879 ice_alloc_res_exit:
1880         ice_free(hw, buf);
1881         return status;
1882 }
1883
1884 /**
1885  * ice_free_hw_res - free allocated HW resource
1886  * @hw: pointer to the HW struct
1887  * @type: type of resource to free
1888  * @num: number of resources
1889  * @res: pointer to array that contains the resources to free
1890  */
1891 enum ice_status
1892 ice_free_hw_res(struct ice_hw *hw, u16 type, u16 num, u16 *res)
1893 {
1894         struct ice_aqc_alloc_free_res_elem *buf;
1895         enum ice_status status;
1896         u16 buf_len;
1897
1898         buf_len = sizeof(*buf) + sizeof(buf->elem) * (num - 1);
1899         buf = (struct ice_aqc_alloc_free_res_elem *)ice_malloc(hw, buf_len);
1900         if (!buf)
1901                 return ICE_ERR_NO_MEMORY;
1902
1903         /* Prepare buffer to free resource. */
1904         buf->num_elems = CPU_TO_LE16(num);
1905         buf->res_type = CPU_TO_LE16(type);
1906         ice_memcpy(buf->elem, res, sizeof(buf->elem) * num,
1907                    ICE_NONDMA_TO_NONDMA);
1908
1909         status = ice_aq_alloc_free_res(hw, num, buf, buf_len,
1910                                        ice_aqc_opc_free_res, NULL);
1911         if (status)
1912                 ice_debug(hw, ICE_DBG_SW, "CQ CMD Buffer:\n");
1913
1914         ice_free(hw, buf);
1915         return status;
1916 }
1917
1918 /**
1919  * ice_get_num_per_func - determine number of resources per PF
1920  * @hw: pointer to the HW structure
1921  * @max: value to be evenly split between each PF
1922  *
1923  * Determine the number of valid functions by going through the bitmap returned
1924  * from parsing capabilities and use this to calculate the number of resources
1925  * per PF based on the max value passed in.
1926  */
1927 static u32 ice_get_num_per_func(struct ice_hw *hw, u32 max)
1928 {
1929         u8 funcs;
1930
1931 #define ICE_CAPS_VALID_FUNCS_M  0xFF
1932         funcs = ice_hweight8(hw->dev_caps.common_cap.valid_functions &
1933                              ICE_CAPS_VALID_FUNCS_M);
1934
1935         if (!funcs)
1936                 return 0;
1937
1938         return max / funcs;
1939 }
1940
1941 /**
1942  * ice_parse_caps - parse function/device capabilities
1943  * @hw: pointer to the HW struct
1944  * @buf: pointer to a buffer containing function/device capability records
1945  * @cap_count: number of capability records in the list
1946  * @opc: type of capabilities list to parse
1947  *
1948  * Helper function to parse function(0x000a)/device(0x000b) capabilities list.
1949  */
1950 static void
1951 ice_parse_caps(struct ice_hw *hw, void *buf, u32 cap_count,
1952                enum ice_adminq_opc opc)
1953 {
1954         struct ice_aqc_list_caps_elem *cap_resp;
1955         struct ice_hw_func_caps *func_p = NULL;
1956         struct ice_hw_dev_caps *dev_p = NULL;
1957         struct ice_hw_common_caps *caps;
1958         char const *prefix;
1959         u32 i;
1960
1961         if (!buf)
1962                 return;
1963
1964         cap_resp = (struct ice_aqc_list_caps_elem *)buf;
1965
1966         if (opc == ice_aqc_opc_list_dev_caps) {
1967                 dev_p = &hw->dev_caps;
1968                 caps = &dev_p->common_cap;
1969                 prefix = "dev cap";
1970         } else if (opc == ice_aqc_opc_list_func_caps) {
1971                 func_p = &hw->func_caps;
1972                 caps = &func_p->common_cap;
1973                 prefix = "func cap";
1974         } else {
1975                 ice_debug(hw, ICE_DBG_INIT, "wrong opcode\n");
1976                 return;
1977         }
1978
1979         for (i = 0; caps && i < cap_count; i++, cap_resp++) {
1980                 u32 logical_id = LE32_TO_CPU(cap_resp->logical_id);
1981                 u32 phys_id = LE32_TO_CPU(cap_resp->phys_id);
1982                 u32 number = LE32_TO_CPU(cap_resp->number);
1983                 u16 cap = LE16_TO_CPU(cap_resp->cap);
1984
1985                 switch (cap) {
1986                 case ICE_AQC_CAPS_VALID_FUNCTIONS:
1987                         caps->valid_functions = number;
1988                         ice_debug(hw, ICE_DBG_INIT,
1989                                   "%s: valid functions = %d\n", prefix,
1990                                   caps->valid_functions);
1991                         break;
1992                 case ICE_AQC_CAPS_VSI:
1993                         if (dev_p) {
1994                                 dev_p->num_vsi_allocd_to_host = number;
1995                                 ice_debug(hw, ICE_DBG_INIT,
1996                                           "%s: num VSI alloc to host = %d\n",
1997                                           prefix,
1998                                           dev_p->num_vsi_allocd_to_host);
1999                         } else if (func_p) {
2000                                 func_p->guar_num_vsi =
2001                                         ice_get_num_per_func(hw, ICE_MAX_VSI);
2002                                 ice_debug(hw, ICE_DBG_INIT,
2003                                           "%s: num guaranteed VSI (fw) = %d\n",
2004                                           prefix, number);
2005                                 ice_debug(hw, ICE_DBG_INIT,
2006                                           "%s: num guaranteed VSI = %d\n",
2007                                           prefix, func_p->guar_num_vsi);
2008                         }
2009                         break;
2010                 case ICE_AQC_CAPS_DCB:
2011                         caps->dcb = (number == 1);
2012                         caps->active_tc_bitmap = logical_id;
2013                         caps->maxtc = phys_id;
2014                         ice_debug(hw, ICE_DBG_INIT,
2015                                   "%s: DCB = %d\n", prefix, caps->dcb);
2016                         ice_debug(hw, ICE_DBG_INIT,
2017                                   "%s: active TC bitmap = %d\n", prefix,
2018                                   caps->active_tc_bitmap);
2019                         ice_debug(hw, ICE_DBG_INIT,
2020                                   "%s: TC max = %d\n", prefix, caps->maxtc);
2021                         break;
2022                 case ICE_AQC_CAPS_RSS:
2023                         caps->rss_table_size = number;
2024                         caps->rss_table_entry_width = logical_id;
2025                         ice_debug(hw, ICE_DBG_INIT,
2026                                   "%s: RSS table size = %d\n", prefix,
2027                                   caps->rss_table_size);
2028                         ice_debug(hw, ICE_DBG_INIT,
2029                                   "%s: RSS table width = %d\n", prefix,
2030                                   caps->rss_table_entry_width);
2031                         break;
2032                 case ICE_AQC_CAPS_RXQS:
2033                         caps->num_rxq = number;
2034                         caps->rxq_first_id = phys_id;
2035                         ice_debug(hw, ICE_DBG_INIT,
2036                                   "%s: num Rx queues = %d\n", prefix,
2037                                   caps->num_rxq);
2038                         ice_debug(hw, ICE_DBG_INIT,
2039                                   "%s: Rx first queue ID = %d\n", prefix,
2040                                   caps->rxq_first_id);
2041                         break;
2042                 case ICE_AQC_CAPS_TXQS:
2043                         caps->num_txq = number;
2044                         caps->txq_first_id = phys_id;
2045                         ice_debug(hw, ICE_DBG_INIT,
2046                                   "%s: num Tx queues = %d\n", prefix,
2047                                   caps->num_txq);
2048                         ice_debug(hw, ICE_DBG_INIT,
2049                                   "%s: Tx first queue ID = %d\n", prefix,
2050                                   caps->txq_first_id);
2051                         break;
2052                 case ICE_AQC_CAPS_MSIX:
2053                         caps->num_msix_vectors = number;
2054                         caps->msix_vector_first_id = phys_id;
2055                         ice_debug(hw, ICE_DBG_INIT,
2056                                   "%s: MSIX vector count = %d\n", prefix,
2057                                   caps->num_msix_vectors);
2058                         ice_debug(hw, ICE_DBG_INIT,
2059                                   "%s: MSIX first vector index = %d\n", prefix,
2060                                   caps->msix_vector_first_id);
2061                         break;
2062                 case ICE_AQC_CAPS_FD:
2063                 {
2064                         u32 reg_val, val;
2065
2066                         if (dev_p) {
2067                                 dev_p->num_flow_director_fltr = number;
2068                                 ice_debug(hw, ICE_DBG_INIT,
2069                                           "%s: num FD filters = %d\n", prefix,
2070                                           dev_p->num_flow_director_fltr);
2071                         }
2072                         if (func_p) {
2073                                 reg_val = rd32(hw, GLQF_FD_SIZE);
2074                                 val = (reg_val & GLQF_FD_SIZE_FD_GSIZE_M) >>
2075                                       GLQF_FD_SIZE_FD_GSIZE_S;
2076                                 func_p->fd_fltr_guar =
2077                                         ice_get_num_per_func(hw, val);
2078                                 val = (reg_val & GLQF_FD_SIZE_FD_BSIZE_M) >>
2079                                       GLQF_FD_SIZE_FD_BSIZE_S;
2080                                 func_p->fd_fltr_best_effort = val;
2081                                 ice_debug(hw, ICE_DBG_INIT,
2082                                           "%s: num guaranteed FD filters = %d\n",
2083                                           prefix, func_p->fd_fltr_guar);
2084                                 ice_debug(hw, ICE_DBG_INIT,
2085                                           "%s: num best effort FD filters = %d\n",
2086                                           prefix, func_p->fd_fltr_best_effort);
2087                         }
2088                         break;
2089                 }
2090                 case ICE_AQC_CAPS_MAX_MTU:
2091                         caps->max_mtu = number;
2092                         ice_debug(hw, ICE_DBG_INIT, "%s: max MTU = %d\n",
2093                                   prefix, caps->max_mtu);
2094                         break;
2095                 default:
2096                         ice_debug(hw, ICE_DBG_INIT,
2097                                   "%s: unknown capability[%d]: 0x%x\n", prefix,
2098                                   i, cap);
2099                         break;
2100                 }
2101         }
2102
2103         /* Re-calculate capabilities that are dependent on the number of
2104          * physical ports; i.e. some features are not supported or function
2105          * differently on devices with more than 4 ports.
2106          */
2107         if (caps && (ice_hweight32(caps->valid_functions) > 4)) {
2108                 /* Max 4 TCs per port */
2109                 caps->maxtc = 4;
2110                 ice_debug(hw, ICE_DBG_INIT,
2111                           "%s: TC max = %d (based on #ports)\n", prefix,
2112                           caps->maxtc);
2113         }
2114 }
2115
2116 /**
2117  * ice_aq_discover_caps - query function/device capabilities
2118  * @hw: pointer to the HW struct
2119  * @buf: a virtual buffer to hold the capabilities
2120  * @buf_size: Size of the virtual buffer
2121  * @cap_count: cap count needed if AQ err==ENOMEM
2122  * @opc: capabilities type to discover - pass in the command opcode
2123  * @cd: pointer to command details structure or NULL
2124  *
2125  * Get the function(0x000a)/device(0x000b) capabilities description from
2126  * the firmware.
2127  */
2128 static enum ice_status
2129 ice_aq_discover_caps(struct ice_hw *hw, void *buf, u16 buf_size, u32 *cap_count,
2130                      enum ice_adminq_opc opc, struct ice_sq_cd *cd)
2131 {
2132         struct ice_aqc_list_caps *cmd;
2133         struct ice_aq_desc desc;
2134         enum ice_status status;
2135
2136         cmd = &desc.params.get_cap;
2137
2138         if (opc != ice_aqc_opc_list_func_caps &&
2139             opc != ice_aqc_opc_list_dev_caps)
2140                 return ICE_ERR_PARAM;
2141
2142         ice_fill_dflt_direct_cmd_desc(&desc, opc);
2143
2144         status = ice_aq_send_cmd(hw, &desc, buf, buf_size, cd);
2145         if (!status)
2146                 ice_parse_caps(hw, buf, LE32_TO_CPU(cmd->count), opc);
2147         else if (hw->adminq.sq_last_status == ICE_AQ_RC_ENOMEM)
2148                 *cap_count = LE32_TO_CPU(cmd->count);
2149         return status;
2150 }
2151
2152 /**
2153  * ice_discover_caps - get info about the HW
2154  * @hw: pointer to the hardware structure
2155  * @opc: capabilities type to discover - pass in the command opcode
2156  */
2157 static enum ice_status
2158 ice_discover_caps(struct ice_hw *hw, enum ice_adminq_opc opc)
2159 {
2160         enum ice_status status;
2161         u32 cap_count;
2162         u16 cbuf_len;
2163         u8 retries;
2164
2165         /* The driver doesn't know how many capabilities the device will return
2166          * so the buffer size required isn't known ahead of time. The driver
2167          * starts with cbuf_len and if this turns out to be insufficient, the
2168          * device returns ICE_AQ_RC_ENOMEM and also the cap_count it needs.
2169          * The driver then allocates the buffer based on the count and retries
2170          * the operation. So it follows that the retry count is 2.
2171          */
2172 #define ICE_GET_CAP_BUF_COUNT   40
2173 #define ICE_GET_CAP_RETRY_COUNT 2
2174
2175         cap_count = ICE_GET_CAP_BUF_COUNT;
2176         retries = ICE_GET_CAP_RETRY_COUNT;
2177
2178         do {
2179                 void *cbuf;
2180
2181                 cbuf_len = (u16)(cap_count *
2182                                  sizeof(struct ice_aqc_list_caps_elem));
2183                 cbuf = ice_malloc(hw, cbuf_len);
2184                 if (!cbuf)
2185                         return ICE_ERR_NO_MEMORY;
2186
2187                 status = ice_aq_discover_caps(hw, cbuf, cbuf_len, &cap_count,
2188                                               opc, NULL);
2189                 ice_free(hw, cbuf);
2190
2191                 if (!status || hw->adminq.sq_last_status != ICE_AQ_RC_ENOMEM)
2192                         break;
2193
2194                 /* If ENOMEM is returned, try again with bigger buffer */
2195         } while (--retries);
2196
2197         return status;
2198 }
2199
2200 /**
2201  * ice_get_caps - get info about the HW
2202  * @hw: pointer to the hardware structure
2203  */
2204 enum ice_status ice_get_caps(struct ice_hw *hw)
2205 {
2206         enum ice_status status;
2207
2208         status = ice_discover_caps(hw, ice_aqc_opc_list_dev_caps);
2209         if (!status)
2210                 status = ice_discover_caps(hw, ice_aqc_opc_list_func_caps);
2211
2212         return status;
2213 }
2214
2215 /**
2216  * ice_aq_manage_mac_write - manage MAC address write command
2217  * @hw: pointer to the HW struct
2218  * @mac_addr: MAC address to be written as LAA/LAA+WoL/Port address
2219  * @flags: flags to control write behavior
2220  * @cd: pointer to command details structure or NULL
2221  *
2222  * This function is used to write MAC address to the NVM (0x0108).
2223  */
2224 enum ice_status
2225 ice_aq_manage_mac_write(struct ice_hw *hw, const u8 *mac_addr, u8 flags,
2226                         struct ice_sq_cd *cd)
2227 {
2228         struct ice_aqc_manage_mac_write *cmd;
2229         struct ice_aq_desc desc;
2230
2231         cmd = &desc.params.mac_write;
2232         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_manage_mac_write);
2233
2234         cmd->flags = flags;
2235
2236
2237         /* Prep values for flags, sah, sal */
2238         cmd->sah = HTONS(*((const u16 *)mac_addr));
2239         cmd->sal = HTONL(*((const u32 *)(mac_addr + 2)));
2240
2241         return ice_aq_send_cmd(hw, &desc, NULL, 0, cd);
2242 }
2243
2244 /**
2245  * ice_aq_clear_pxe_mode
2246  * @hw: pointer to the HW struct
2247  *
2248  * Tell the firmware that the driver is taking over from PXE (0x0110).
2249  */
2250 static enum ice_status ice_aq_clear_pxe_mode(struct ice_hw *hw)
2251 {
2252         struct ice_aq_desc desc;
2253
2254         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_clear_pxe_mode);
2255         desc.params.clear_pxe.rx_cnt = ICE_AQC_CLEAR_PXE_RX_CNT;
2256
2257         return ice_aq_send_cmd(hw, &desc, NULL, 0, NULL);
2258 }
2259
2260 /**
2261  * ice_clear_pxe_mode - clear pxe operations mode
2262  * @hw: pointer to the HW struct
2263  *
2264  * Make sure all PXE mode settings are cleared, including things
2265  * like descriptor fetch/write-back mode.
2266  */
2267 void ice_clear_pxe_mode(struct ice_hw *hw)
2268 {
2269         if (ice_check_sq_alive(hw, &hw->adminq))
2270                 ice_aq_clear_pxe_mode(hw);
2271 }
2272
2273
2274 /**
2275  * ice_get_link_speed_based_on_phy_type - returns link speed
2276  * @phy_type_low: lower part of phy_type
2277  * @phy_type_high: higher part of phy_type
2278  *
2279  * This helper function will convert an entry in PHY type structure
2280  * [phy_type_low, phy_type_high] to its corresponding link speed.
2281  * Note: In the structure of [phy_type_low, phy_type_high], there should
2282  * be one bit set, as this function will convert one PHY type to its
2283  * speed.
2284  * If no bit gets set, ICE_LINK_SPEED_UNKNOWN will be returned
2285  * If more than one bit gets set, ICE_LINK_SPEED_UNKNOWN will be returned
2286  */
2287 static u16
2288 ice_get_link_speed_based_on_phy_type(u64 phy_type_low, u64 phy_type_high)
2289 {
2290         u16 speed_phy_type_high = ICE_AQ_LINK_SPEED_UNKNOWN;
2291         u16 speed_phy_type_low = ICE_AQ_LINK_SPEED_UNKNOWN;
2292
2293         switch (phy_type_low) {
2294         case ICE_PHY_TYPE_LOW_100BASE_TX:
2295         case ICE_PHY_TYPE_LOW_100M_SGMII:
2296                 speed_phy_type_low = ICE_AQ_LINK_SPEED_100MB;
2297                 break;
2298         case ICE_PHY_TYPE_LOW_1000BASE_T:
2299         case ICE_PHY_TYPE_LOW_1000BASE_SX:
2300         case ICE_PHY_TYPE_LOW_1000BASE_LX:
2301         case ICE_PHY_TYPE_LOW_1000BASE_KX:
2302         case ICE_PHY_TYPE_LOW_1G_SGMII:
2303                 speed_phy_type_low = ICE_AQ_LINK_SPEED_1000MB;
2304                 break;
2305         case ICE_PHY_TYPE_LOW_2500BASE_T:
2306         case ICE_PHY_TYPE_LOW_2500BASE_X:
2307         case ICE_PHY_TYPE_LOW_2500BASE_KX:
2308                 speed_phy_type_low = ICE_AQ_LINK_SPEED_2500MB;
2309                 break;
2310         case ICE_PHY_TYPE_LOW_5GBASE_T:
2311         case ICE_PHY_TYPE_LOW_5GBASE_KR:
2312                 speed_phy_type_low = ICE_AQ_LINK_SPEED_5GB;
2313                 break;
2314         case ICE_PHY_TYPE_LOW_10GBASE_T:
2315         case ICE_PHY_TYPE_LOW_10G_SFI_DA:
2316         case ICE_PHY_TYPE_LOW_10GBASE_SR:
2317         case ICE_PHY_TYPE_LOW_10GBASE_LR:
2318         case ICE_PHY_TYPE_LOW_10GBASE_KR_CR1:
2319         case ICE_PHY_TYPE_LOW_10G_SFI_AOC_ACC:
2320         case ICE_PHY_TYPE_LOW_10G_SFI_C2C:
2321                 speed_phy_type_low = ICE_AQ_LINK_SPEED_10GB;
2322                 break;
2323         case ICE_PHY_TYPE_LOW_25GBASE_T:
2324         case ICE_PHY_TYPE_LOW_25GBASE_CR:
2325         case ICE_PHY_TYPE_LOW_25GBASE_CR_S:
2326         case ICE_PHY_TYPE_LOW_25GBASE_CR1:
2327         case ICE_PHY_TYPE_LOW_25GBASE_SR:
2328         case ICE_PHY_TYPE_LOW_25GBASE_LR:
2329         case ICE_PHY_TYPE_LOW_25GBASE_KR:
2330         case ICE_PHY_TYPE_LOW_25GBASE_KR_S:
2331         case ICE_PHY_TYPE_LOW_25GBASE_KR1:
2332         case ICE_PHY_TYPE_LOW_25G_AUI_AOC_ACC:
2333         case ICE_PHY_TYPE_LOW_25G_AUI_C2C:
2334                 speed_phy_type_low = ICE_AQ_LINK_SPEED_25GB;
2335                 break;
2336         case ICE_PHY_TYPE_LOW_40GBASE_CR4:
2337         case ICE_PHY_TYPE_LOW_40GBASE_SR4:
2338         case ICE_PHY_TYPE_LOW_40GBASE_LR4:
2339         case ICE_PHY_TYPE_LOW_40GBASE_KR4:
2340         case ICE_PHY_TYPE_LOW_40G_XLAUI_AOC_ACC:
2341         case ICE_PHY_TYPE_LOW_40G_XLAUI:
2342                 speed_phy_type_low = ICE_AQ_LINK_SPEED_40GB;
2343                 break;
2344         case ICE_PHY_TYPE_LOW_50GBASE_CR2:
2345         case ICE_PHY_TYPE_LOW_50GBASE_SR2:
2346         case ICE_PHY_TYPE_LOW_50GBASE_LR2:
2347         case ICE_PHY_TYPE_LOW_50GBASE_KR2:
2348         case ICE_PHY_TYPE_LOW_50G_LAUI2_AOC_ACC:
2349         case ICE_PHY_TYPE_LOW_50G_LAUI2:
2350         case ICE_PHY_TYPE_LOW_50G_AUI2_AOC_ACC:
2351         case ICE_PHY_TYPE_LOW_50G_AUI2:
2352         case ICE_PHY_TYPE_LOW_50GBASE_CP:
2353         case ICE_PHY_TYPE_LOW_50GBASE_SR:
2354         case ICE_PHY_TYPE_LOW_50GBASE_FR:
2355         case ICE_PHY_TYPE_LOW_50GBASE_LR:
2356         case ICE_PHY_TYPE_LOW_50GBASE_KR_PAM4:
2357         case ICE_PHY_TYPE_LOW_50G_AUI1_AOC_ACC:
2358         case ICE_PHY_TYPE_LOW_50G_AUI1:
2359                 speed_phy_type_low = ICE_AQ_LINK_SPEED_50GB;
2360                 break;
2361         case ICE_PHY_TYPE_LOW_100GBASE_CR4:
2362         case ICE_PHY_TYPE_LOW_100GBASE_SR4:
2363         case ICE_PHY_TYPE_LOW_100GBASE_LR4:
2364         case ICE_PHY_TYPE_LOW_100GBASE_KR4:
2365         case ICE_PHY_TYPE_LOW_100G_CAUI4_AOC_ACC:
2366         case ICE_PHY_TYPE_LOW_100G_CAUI4:
2367         case ICE_PHY_TYPE_LOW_100G_AUI4_AOC_ACC:
2368         case ICE_PHY_TYPE_LOW_100G_AUI4:
2369         case ICE_PHY_TYPE_LOW_100GBASE_CR_PAM4:
2370         case ICE_PHY_TYPE_LOW_100GBASE_KR_PAM4:
2371         case ICE_PHY_TYPE_LOW_100GBASE_CP2:
2372         case ICE_PHY_TYPE_LOW_100GBASE_SR2:
2373         case ICE_PHY_TYPE_LOW_100GBASE_DR:
2374                 speed_phy_type_low = ICE_AQ_LINK_SPEED_100GB;
2375                 break;
2376         default:
2377                 speed_phy_type_low = ICE_AQ_LINK_SPEED_UNKNOWN;
2378                 break;
2379         }
2380
2381         switch (phy_type_high) {
2382         case ICE_PHY_TYPE_HIGH_100GBASE_KR2_PAM4:
2383         case ICE_PHY_TYPE_HIGH_100G_CAUI2_AOC_ACC:
2384         case ICE_PHY_TYPE_HIGH_100G_CAUI2:
2385         case ICE_PHY_TYPE_HIGH_100G_AUI2_AOC_ACC:
2386         case ICE_PHY_TYPE_HIGH_100G_AUI2:
2387                 speed_phy_type_high = ICE_AQ_LINK_SPEED_100GB;
2388                 break;
2389         default:
2390                 speed_phy_type_high = ICE_AQ_LINK_SPEED_UNKNOWN;
2391                 break;
2392         }
2393
2394         if (speed_phy_type_low == ICE_AQ_LINK_SPEED_UNKNOWN &&
2395             speed_phy_type_high == ICE_AQ_LINK_SPEED_UNKNOWN)
2396                 return ICE_AQ_LINK_SPEED_UNKNOWN;
2397         else if (speed_phy_type_low != ICE_AQ_LINK_SPEED_UNKNOWN &&
2398                  speed_phy_type_high != ICE_AQ_LINK_SPEED_UNKNOWN)
2399                 return ICE_AQ_LINK_SPEED_UNKNOWN;
2400         else if (speed_phy_type_low != ICE_AQ_LINK_SPEED_UNKNOWN &&
2401                  speed_phy_type_high == ICE_AQ_LINK_SPEED_UNKNOWN)
2402                 return speed_phy_type_low;
2403         else
2404                 return speed_phy_type_high;
2405 }
2406
2407 /**
2408  * ice_update_phy_type
2409  * @phy_type_low: pointer to the lower part of phy_type
2410  * @phy_type_high: pointer to the higher part of phy_type
2411  * @link_speeds_bitmap: targeted link speeds bitmap
2412  *
2413  * Note: For the link_speeds_bitmap structure, you can check it at
2414  * [ice_aqc_get_link_status->link_speed]. Caller can pass in
2415  * link_speeds_bitmap include multiple speeds.
2416  *
2417  * Each entry in this [phy_type_low, phy_type_high] structure will
2418  * present a certain link speed. This helper function will turn on bits
2419  * in [phy_type_low, phy_type_high] structure based on the value of
2420  * link_speeds_bitmap input parameter.
2421  */
2422 void
2423 ice_update_phy_type(u64 *phy_type_low, u64 *phy_type_high,
2424                     u16 link_speeds_bitmap)
2425 {
2426         u16 speed = ICE_AQ_LINK_SPEED_UNKNOWN;
2427         u64 pt_high;
2428         u64 pt_low;
2429         int index;
2430
2431         /* We first check with low part of phy_type */
2432         for (index = 0; index <= ICE_PHY_TYPE_LOW_MAX_INDEX; index++) {
2433                 pt_low = BIT_ULL(index);
2434                 speed = ice_get_link_speed_based_on_phy_type(pt_low, 0);
2435
2436                 if (link_speeds_bitmap & speed)
2437                         *phy_type_low |= BIT_ULL(index);
2438         }
2439
2440         /* We then check with high part of phy_type */
2441         for (index = 0; index <= ICE_PHY_TYPE_HIGH_MAX_INDEX; index++) {
2442                 pt_high = BIT_ULL(index);
2443                 speed = ice_get_link_speed_based_on_phy_type(0, pt_high);
2444
2445                 if (link_speeds_bitmap & speed)
2446                         *phy_type_high |= BIT_ULL(index);
2447         }
2448 }
2449
2450 /**
2451  * ice_aq_set_phy_cfg
2452  * @hw: pointer to the HW struct
2453  * @pi: port info structure of the interested logical port
2454  * @cfg: structure with PHY configuration data to be set
2455  * @cd: pointer to command details structure or NULL
2456  *
2457  * Set the various PHY configuration parameters supported on the Port.
2458  * One or more of the Set PHY config parameters may be ignored in an MFP
2459  * mode as the PF may not have the privilege to set some of the PHY Config
2460  * parameters. This status will be indicated by the command response (0x0601).
2461  */
2462 enum ice_status
2463 ice_aq_set_phy_cfg(struct ice_hw *hw, struct ice_port_info *pi,
2464                    struct ice_aqc_set_phy_cfg_data *cfg, struct ice_sq_cd *cd)
2465 {
2466         struct ice_aq_desc desc;
2467         enum ice_status status;
2468
2469         if (!cfg)
2470                 return ICE_ERR_PARAM;
2471
2472         /* Ensure that only valid bits of cfg->caps can be turned on. */
2473         if (cfg->caps & ~ICE_AQ_PHY_ENA_VALID_MASK) {
2474                 ice_debug(hw, ICE_DBG_PHY,
2475                           "Invalid bit is set in ice_aqc_set_phy_cfg_data->caps : 0x%x\n",
2476                           cfg->caps);
2477
2478                 cfg->caps &= ICE_AQ_PHY_ENA_VALID_MASK;
2479         }
2480
2481         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_set_phy_cfg);
2482         desc.params.set_phy.lport_num = pi->lport;
2483         desc.flags |= CPU_TO_LE16(ICE_AQ_FLAG_RD);
2484
2485         ice_debug(hw, ICE_DBG_LINK, "phy_type_low = 0x%llx\n",
2486                   (unsigned long long)LE64_TO_CPU(cfg->phy_type_low));
2487         ice_debug(hw, ICE_DBG_LINK, "phy_type_high = 0x%llx\n",
2488                   (unsigned long long)LE64_TO_CPU(cfg->phy_type_high));
2489         ice_debug(hw, ICE_DBG_LINK, "caps = 0x%x\n", cfg->caps);
2490         ice_debug(hw, ICE_DBG_LINK, "low_power_ctrl = 0x%x\n",
2491                   cfg->low_power_ctrl);
2492         ice_debug(hw, ICE_DBG_LINK, "eee_cap = 0x%x\n", cfg->eee_cap);
2493         ice_debug(hw, ICE_DBG_LINK, "eeer_value = 0x%x\n", cfg->eeer_value);
2494         ice_debug(hw, ICE_DBG_LINK, "link_fec_opt = 0x%x\n", cfg->link_fec_opt);
2495
2496         status = ice_aq_send_cmd(hw, &desc, cfg, sizeof(*cfg), cd);
2497
2498         if (!status)
2499                 pi->phy.curr_user_phy_cfg = *cfg;
2500
2501         return status;
2502 }
2503
2504 /**
2505  * ice_update_link_info - update status of the HW network link
2506  * @pi: port info structure of the interested logical port
2507  */
2508 enum ice_status ice_update_link_info(struct ice_port_info *pi)
2509 {
2510         struct ice_aqc_get_phy_caps_data *pcaps;
2511         struct ice_phy_info *phy_info;
2512         enum ice_status status;
2513         struct ice_hw *hw;
2514
2515         if (!pi)
2516                 return ICE_ERR_PARAM;
2517
2518         hw = pi->hw;
2519
2520         pcaps = (struct ice_aqc_get_phy_caps_data *)
2521                 ice_malloc(hw, sizeof(*pcaps));
2522         if (!pcaps)
2523                 return ICE_ERR_NO_MEMORY;
2524
2525         phy_info = &pi->phy;
2526         status = ice_aq_get_link_info(pi, true, NULL, NULL);
2527         if (status)
2528                 goto out;
2529
2530         if (phy_info->link_info.link_info & ICE_AQ_MEDIA_AVAILABLE) {
2531                 status = ice_aq_get_phy_caps(pi, false, ICE_AQC_REPORT_SW_CFG,
2532                                              pcaps, NULL);
2533                 if (status)
2534                         goto out;
2535
2536                 ice_memcpy(phy_info->link_info.module_type, &pcaps->module_type,
2537                            sizeof(phy_info->link_info.module_type),
2538                            ICE_NONDMA_TO_NONDMA);
2539         }
2540 out:
2541         ice_free(hw, pcaps);
2542         return status;
2543 }
2544
2545 /**
2546  * ice_cache_phy_user_req
2547  * @pi: port information structure
2548  * @cache_data: PHY logging data
2549  * @cache_mode: PHY logging mode
2550  *
2551  * Log the user request on (FC, FEC, SPEED) for later user.
2552  */
2553 static void
2554 ice_cache_phy_user_req(struct ice_port_info *pi,
2555                        struct ice_phy_cache_mode_data cache_data,
2556                        enum ice_phy_cache_mode cache_mode)
2557 {
2558         if (!pi)
2559                 return;
2560
2561         switch (cache_mode) {
2562         case ICE_FC_MODE:
2563                 pi->phy.curr_user_fc_req = cache_data.data.curr_user_fc_req;
2564                 break;
2565         case ICE_SPEED_MODE:
2566                 pi->phy.curr_user_speed_req =
2567                         cache_data.data.curr_user_speed_req;
2568                 break;
2569         case ICE_FEC_MODE:
2570                 pi->phy.curr_user_fec_req = cache_data.data.curr_user_fec_req;
2571                 break;
2572         default:
2573                 break;
2574         }
2575 }
2576
2577 /**
2578  * ice_set_fc
2579  * @pi: port information structure
2580  * @aq_failures: pointer to status code, specific to ice_set_fc routine
2581  * @ena_auto_link_update: enable automatic link update
2582  *
2583  * Set the requested flow control mode.
2584  */
2585 enum ice_status
2586 ice_set_fc(struct ice_port_info *pi, u8 *aq_failures, bool ena_auto_link_update)
2587 {
2588         struct ice_aqc_set_phy_cfg_data cfg = { 0 };
2589         struct ice_phy_cache_mode_data cache_data;
2590         struct ice_aqc_get_phy_caps_data *pcaps;
2591         enum ice_status status;
2592         u8 pause_mask = 0x0;
2593         struct ice_hw *hw;
2594
2595         if (!pi)
2596                 return ICE_ERR_PARAM;
2597         hw = pi->hw;
2598         *aq_failures = ICE_SET_FC_AQ_FAIL_NONE;
2599
2600         /* Cache user FC request */
2601         cache_data.data.curr_user_fc_req = pi->fc.req_mode;
2602         ice_cache_phy_user_req(pi, cache_data, ICE_FC_MODE);
2603
2604         switch (pi->fc.req_mode) {
2605         case ICE_FC_FULL:
2606                 pause_mask |= ICE_AQC_PHY_EN_TX_LINK_PAUSE;
2607                 pause_mask |= ICE_AQC_PHY_EN_RX_LINK_PAUSE;
2608                 break;
2609         case ICE_FC_RX_PAUSE:
2610                 pause_mask |= ICE_AQC_PHY_EN_RX_LINK_PAUSE;
2611                 break;
2612         case ICE_FC_TX_PAUSE:
2613                 pause_mask |= ICE_AQC_PHY_EN_TX_LINK_PAUSE;
2614                 break;
2615         default:
2616                 break;
2617         }
2618
2619         pcaps = (struct ice_aqc_get_phy_caps_data *)
2620                 ice_malloc(hw, sizeof(*pcaps));
2621         if (!pcaps)
2622                 return ICE_ERR_NO_MEMORY;
2623
2624         /* Get the current PHY config */
2625         status = ice_aq_get_phy_caps(pi, false, ICE_AQC_REPORT_SW_CFG, pcaps,
2626                                      NULL);
2627         if (status) {
2628                 *aq_failures = ICE_SET_FC_AQ_FAIL_GET;
2629                 goto out;
2630         }
2631
2632         /* clear the old pause settings */
2633         cfg.caps = pcaps->caps & ~(ICE_AQC_PHY_EN_TX_LINK_PAUSE |
2634                                    ICE_AQC_PHY_EN_RX_LINK_PAUSE);
2635
2636         /* set the new capabilities */
2637         cfg.caps |= pause_mask;
2638
2639         /* If the capabilities have changed, then set the new config */
2640         if (cfg.caps != pcaps->caps) {
2641                 int retry_count, retry_max = 10;
2642
2643                 /* Auto restart link so settings take effect */
2644                 if (ena_auto_link_update)
2645                         cfg.caps |= ICE_AQ_PHY_ENA_AUTO_LINK_UPDT;
2646                 /* Copy over all the old settings */
2647                 cfg.phy_type_high = pcaps->phy_type_high;
2648                 cfg.phy_type_low = pcaps->phy_type_low;
2649                 cfg.low_power_ctrl = pcaps->low_power_ctrl;
2650                 cfg.eee_cap = pcaps->eee_cap;
2651                 cfg.eeer_value = pcaps->eeer_value;
2652                 cfg.link_fec_opt = pcaps->link_fec_options;
2653
2654                 status = ice_aq_set_phy_cfg(hw, pi, &cfg, NULL);
2655                 if (status) {
2656                         *aq_failures = ICE_SET_FC_AQ_FAIL_SET;
2657                         goto out;
2658                 }
2659
2660                 /* Update the link info
2661                  * It sometimes takes a really long time for link to
2662                  * come back from the atomic reset. Thus, we wait a
2663                  * little bit.
2664                  */
2665                 for (retry_count = 0; retry_count < retry_max; retry_count++) {
2666                         status = ice_update_link_info(pi);
2667
2668                         if (status == ICE_SUCCESS)
2669                                 break;
2670
2671                         ice_msec_delay(100, true);
2672                 }
2673
2674                 if (status)
2675                         *aq_failures = ICE_SET_FC_AQ_FAIL_UPDATE;
2676         }
2677
2678 out:
2679         ice_free(hw, pcaps);
2680         return status;
2681 }
2682
2683 /**
2684  * ice_copy_phy_caps_to_cfg - Copy PHY ability data to configuration data
2685  * @caps: PHY ability structure to copy date from
2686  * @cfg: PHY configuration structure to copy data to
2687  *
2688  * Helper function to copy AQC PHY get ability data to PHY set configuration
2689  * data structure
2690  */
2691 void
2692 ice_copy_phy_caps_to_cfg(struct ice_aqc_get_phy_caps_data *caps,
2693                          struct ice_aqc_set_phy_cfg_data *cfg)
2694 {
2695         if (!caps || !cfg)
2696                 return;
2697
2698         cfg->phy_type_low = caps->phy_type_low;
2699         cfg->phy_type_high = caps->phy_type_high;
2700         cfg->caps = caps->caps;
2701         cfg->low_power_ctrl = caps->low_power_ctrl;
2702         cfg->eee_cap = caps->eee_cap;
2703         cfg->eeer_value = caps->eeer_value;
2704         cfg->link_fec_opt = caps->link_fec_options;
2705 }
2706
2707 /**
2708  * ice_cfg_phy_fec - Configure PHY FEC data based on FEC mode
2709  * @cfg: PHY configuration data to set FEC mode
2710  * @fec: FEC mode to configure
2711  *
2712  * Caller should copy ice_aqc_get_phy_caps_data.caps ICE_AQC_PHY_EN_AUTO_FEC
2713  * (bit 7) and ice_aqc_get_phy_caps_data.link_fec_options to cfg.caps
2714  * ICE_AQ_PHY_ENA_AUTO_FEC (bit 7) and cfg.link_fec_options before calling.
2715  */
2716 void
2717 ice_cfg_phy_fec(struct ice_aqc_set_phy_cfg_data *cfg, enum ice_fec_mode fec)
2718 {
2719         switch (fec) {
2720         case ICE_FEC_BASER:
2721                 /* Clear auto FEC and RS bits, and AND BASE-R ability
2722                  * bits and OR request bits.
2723                  */
2724                 cfg->caps &= ~ICE_AQC_PHY_EN_AUTO_FEC;
2725                 cfg->link_fec_opt &= ICE_AQC_PHY_FEC_10G_KR_40G_KR4_EN |
2726                                      ICE_AQC_PHY_FEC_25G_KR_CLAUSE74_EN;
2727                 cfg->link_fec_opt |= ICE_AQC_PHY_FEC_10G_KR_40G_KR4_REQ |
2728                                      ICE_AQC_PHY_FEC_25G_KR_REQ;
2729                 break;
2730         case ICE_FEC_RS:
2731                 /* Clear auto FEC and BASE-R bits, and AND RS ability
2732                  * bits and OR request bits.
2733                  */
2734                 cfg->caps &= ~ICE_AQC_PHY_EN_AUTO_FEC;
2735                 cfg->link_fec_opt &= ICE_AQC_PHY_FEC_25G_RS_CLAUSE91_EN;
2736                 cfg->link_fec_opt |= ICE_AQC_PHY_FEC_25G_RS_528_REQ |
2737                                      ICE_AQC_PHY_FEC_25G_RS_544_REQ;
2738                 break;
2739         case ICE_FEC_NONE:
2740                 /* Clear auto FEC and all FEC option bits. */
2741                 cfg->caps &= ~ICE_AQC_PHY_EN_AUTO_FEC;
2742                 cfg->link_fec_opt &= ~ICE_AQC_PHY_FEC_MASK;
2743                 break;
2744         case ICE_FEC_AUTO:
2745                 /* AND auto FEC bit, and all caps bits. */
2746                 cfg->caps &= ICE_AQC_PHY_CAPS_MASK;
2747                 break;
2748         }
2749 }
2750
2751 /**
2752  * ice_get_link_status - get status of the HW network link
2753  * @pi: port information structure
2754  * @link_up: pointer to bool (true/false = linkup/linkdown)
2755  *
2756  * Variable link_up is true if link is up, false if link is down.
2757  * The variable link_up is invalid if status is non zero. As a
2758  * result of this call, link status reporting becomes enabled
2759  */
2760 enum ice_status ice_get_link_status(struct ice_port_info *pi, bool *link_up)
2761 {
2762         struct ice_phy_info *phy_info;
2763         enum ice_status status = ICE_SUCCESS;
2764
2765         if (!pi || !link_up)
2766                 return ICE_ERR_PARAM;
2767
2768         phy_info = &pi->phy;
2769
2770         if (phy_info->get_link_info) {
2771                 status = ice_update_link_info(pi);
2772
2773                 if (status)
2774                         ice_debug(pi->hw, ICE_DBG_LINK,
2775                                   "get link status error, status = %d\n",
2776                                   status);
2777         }
2778
2779         *link_up = phy_info->link_info.link_info & ICE_AQ_LINK_UP;
2780
2781         return status;
2782 }
2783
2784 /**
2785  * ice_aq_set_link_restart_an
2786  * @pi: pointer to the port information structure
2787  * @ena_link: if true: enable link, if false: disable link
2788  * @cd: pointer to command details structure or NULL
2789  *
2790  * Sets up the link and restarts the Auto-Negotiation over the link.
2791  */
2792 enum ice_status
2793 ice_aq_set_link_restart_an(struct ice_port_info *pi, bool ena_link,
2794                            struct ice_sq_cd *cd)
2795 {
2796         struct ice_aqc_restart_an *cmd;
2797         struct ice_aq_desc desc;
2798
2799         cmd = &desc.params.restart_an;
2800
2801         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_restart_an);
2802
2803         cmd->cmd_flags = ICE_AQC_RESTART_AN_LINK_RESTART;
2804         cmd->lport_num = pi->lport;
2805         if (ena_link)
2806                 cmd->cmd_flags |= ICE_AQC_RESTART_AN_LINK_ENABLE;
2807         else
2808                 cmd->cmd_flags &= ~ICE_AQC_RESTART_AN_LINK_ENABLE;
2809
2810         return ice_aq_send_cmd(pi->hw, &desc, NULL, 0, cd);
2811 }
2812
2813 /**
2814  * ice_aq_set_event_mask
2815  * @hw: pointer to the HW struct
2816  * @port_num: port number of the physical function
2817  * @mask: event mask to be set
2818  * @cd: pointer to command details structure or NULL
2819  *
2820  * Set event mask (0x0613)
2821  */
2822 enum ice_status
2823 ice_aq_set_event_mask(struct ice_hw *hw, u8 port_num, u16 mask,
2824                       struct ice_sq_cd *cd)
2825 {
2826         struct ice_aqc_set_event_mask *cmd;
2827         struct ice_aq_desc desc;
2828
2829         cmd = &desc.params.set_event_mask;
2830
2831         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_set_event_mask);
2832
2833         cmd->lport_num = port_num;
2834
2835         cmd->event_mask = CPU_TO_LE16(mask);
2836         return ice_aq_send_cmd(hw, &desc, NULL, 0, cd);
2837 }
2838
2839 /**
2840  * ice_aq_set_mac_loopback
2841  * @hw: pointer to the HW struct
2842  * @ena_lpbk: Enable or Disable loopback
2843  * @cd: pointer to command details structure or NULL
2844  *
2845  * Enable/disable loopback on a given port
2846  */
2847 enum ice_status
2848 ice_aq_set_mac_loopback(struct ice_hw *hw, bool ena_lpbk, struct ice_sq_cd *cd)
2849 {
2850         struct ice_aqc_set_mac_lb *cmd;
2851         struct ice_aq_desc desc;
2852
2853         cmd = &desc.params.set_mac_lb;
2854
2855         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_set_mac_lb);
2856         if (ena_lpbk)
2857                 cmd->lb_mode = ICE_AQ_MAC_LB_EN;
2858
2859         return ice_aq_send_cmd(hw, &desc, NULL, 0, cd);
2860 }
2861
2862
2863 /**
2864  * ice_aq_set_port_id_led
2865  * @pi: pointer to the port information
2866  * @is_orig_mode: is this LED set to original mode (by the net-list)
2867  * @cd: pointer to command details structure or NULL
2868  *
2869  * Set LED value for the given port (0x06e9)
2870  */
2871 enum ice_status
2872 ice_aq_set_port_id_led(struct ice_port_info *pi, bool is_orig_mode,
2873                        struct ice_sq_cd *cd)
2874 {
2875         struct ice_aqc_set_port_id_led *cmd;
2876         struct ice_hw *hw = pi->hw;
2877         struct ice_aq_desc desc;
2878
2879         cmd = &desc.params.set_port_id_led;
2880
2881         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_set_port_id_led);
2882
2883
2884         if (is_orig_mode)
2885                 cmd->ident_mode = ICE_AQC_PORT_IDENT_LED_ORIG;
2886         else
2887                 cmd->ident_mode = ICE_AQC_PORT_IDENT_LED_BLINK;
2888
2889         return ice_aq_send_cmd(hw, &desc, NULL, 0, cd);
2890 }
2891
2892 /**
2893  * __ice_aq_get_set_rss_lut
2894  * @hw: pointer to the hardware structure
2895  * @vsi_id: VSI FW index
2896  * @lut_type: LUT table type
2897  * @lut: pointer to the LUT buffer provided by the caller
2898  * @lut_size: size of the LUT buffer
2899  * @glob_lut_idx: global LUT index
2900  * @set: set true to set the table, false to get the table
2901  *
2902  * Internal function to get (0x0B05) or set (0x0B03) RSS look up table
2903  */
2904 static enum ice_status
2905 __ice_aq_get_set_rss_lut(struct ice_hw *hw, u16 vsi_id, u8 lut_type, u8 *lut,
2906                          u16 lut_size, u8 glob_lut_idx, bool set)
2907 {
2908         struct ice_aqc_get_set_rss_lut *cmd_resp;
2909         struct ice_aq_desc desc;
2910         enum ice_status status;
2911         u16 flags = 0;
2912
2913         cmd_resp = &desc.params.get_set_rss_lut;
2914
2915         if (set) {
2916                 ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_set_rss_lut);
2917                 desc.flags |= CPU_TO_LE16(ICE_AQ_FLAG_RD);
2918         } else {
2919                 ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_get_rss_lut);
2920         }
2921
2922         cmd_resp->vsi_id = CPU_TO_LE16(((vsi_id <<
2923                                          ICE_AQC_GSET_RSS_LUT_VSI_ID_S) &
2924                                         ICE_AQC_GSET_RSS_LUT_VSI_ID_M) |
2925                                        ICE_AQC_GSET_RSS_LUT_VSI_VALID);
2926
2927         switch (lut_type) {
2928         case ICE_AQC_GSET_RSS_LUT_TABLE_TYPE_VSI:
2929         case ICE_AQC_GSET_RSS_LUT_TABLE_TYPE_PF:
2930         case ICE_AQC_GSET_RSS_LUT_TABLE_TYPE_GLOBAL:
2931                 flags |= ((lut_type << ICE_AQC_GSET_RSS_LUT_TABLE_TYPE_S) &
2932                           ICE_AQC_GSET_RSS_LUT_TABLE_TYPE_M);
2933                 break;
2934         default:
2935                 status = ICE_ERR_PARAM;
2936                 goto ice_aq_get_set_rss_lut_exit;
2937         }
2938
2939         if (lut_type == ICE_AQC_GSET_RSS_LUT_TABLE_TYPE_GLOBAL) {
2940                 flags |= ((glob_lut_idx << ICE_AQC_GSET_RSS_LUT_GLOBAL_IDX_S) &
2941                           ICE_AQC_GSET_RSS_LUT_GLOBAL_IDX_M);
2942
2943                 if (!set)
2944                         goto ice_aq_get_set_rss_lut_send;
2945         } else if (lut_type == ICE_AQC_GSET_RSS_LUT_TABLE_TYPE_PF) {
2946                 if (!set)
2947                         goto ice_aq_get_set_rss_lut_send;
2948         } else {
2949                 goto ice_aq_get_set_rss_lut_send;
2950         }
2951
2952         /* LUT size is only valid for Global and PF table types */
2953         switch (lut_size) {
2954         case ICE_AQC_GSET_RSS_LUT_TABLE_SIZE_128:
2955                 flags |= (ICE_AQC_GSET_RSS_LUT_TABLE_SIZE_128_FLAG <<
2956                           ICE_AQC_GSET_RSS_LUT_TABLE_SIZE_S) &
2957                          ICE_AQC_GSET_RSS_LUT_TABLE_SIZE_M;
2958                 break;
2959         case ICE_AQC_GSET_RSS_LUT_TABLE_SIZE_512:
2960                 flags |= (ICE_AQC_GSET_RSS_LUT_TABLE_SIZE_512_FLAG <<
2961                           ICE_AQC_GSET_RSS_LUT_TABLE_SIZE_S) &
2962                          ICE_AQC_GSET_RSS_LUT_TABLE_SIZE_M;
2963                 break;
2964         case ICE_AQC_GSET_RSS_LUT_TABLE_SIZE_2K:
2965                 if (lut_type == ICE_AQC_GSET_RSS_LUT_TABLE_TYPE_PF) {
2966                         flags |= (ICE_AQC_GSET_RSS_LUT_TABLE_SIZE_2K_FLAG <<
2967                                   ICE_AQC_GSET_RSS_LUT_TABLE_SIZE_S) &
2968                                  ICE_AQC_GSET_RSS_LUT_TABLE_SIZE_M;
2969                         break;
2970                 }
2971                 /* fall-through */
2972         default:
2973                 status = ICE_ERR_PARAM;
2974                 goto ice_aq_get_set_rss_lut_exit;
2975         }
2976
2977 ice_aq_get_set_rss_lut_send:
2978         cmd_resp->flags = CPU_TO_LE16(flags);
2979         status = ice_aq_send_cmd(hw, &desc, lut, lut_size, NULL);
2980
2981 ice_aq_get_set_rss_lut_exit:
2982         return status;
2983 }
2984
2985 /**
2986  * ice_aq_get_rss_lut
2987  * @hw: pointer to the hardware structure
2988  * @vsi_handle: software VSI handle
2989  * @lut_type: LUT table type
2990  * @lut: pointer to the LUT buffer provided by the caller
2991  * @lut_size: size of the LUT buffer
2992  *
2993  * get the RSS lookup table, PF or VSI type
2994  */
2995 enum ice_status
2996 ice_aq_get_rss_lut(struct ice_hw *hw, u16 vsi_handle, u8 lut_type,
2997                    u8 *lut, u16 lut_size)
2998 {
2999         if (!ice_is_vsi_valid(hw, vsi_handle) || !lut)
3000                 return ICE_ERR_PARAM;
3001
3002         return __ice_aq_get_set_rss_lut(hw, ice_get_hw_vsi_num(hw, vsi_handle),
3003                                         lut_type, lut, lut_size, 0, false);
3004 }
3005
3006 /**
3007  * ice_aq_set_rss_lut
3008  * @hw: pointer to the hardware structure
3009  * @vsi_handle: software VSI handle
3010  * @lut_type: LUT table type
3011  * @lut: pointer to the LUT buffer provided by the caller
3012  * @lut_size: size of the LUT buffer
3013  *
3014  * set the RSS lookup table, PF or VSI type
3015  */
3016 enum ice_status
3017 ice_aq_set_rss_lut(struct ice_hw *hw, u16 vsi_handle, u8 lut_type,
3018                    u8 *lut, u16 lut_size)
3019 {
3020         if (!ice_is_vsi_valid(hw, vsi_handle) || !lut)
3021                 return ICE_ERR_PARAM;
3022
3023         return __ice_aq_get_set_rss_lut(hw, ice_get_hw_vsi_num(hw, vsi_handle),
3024                                         lut_type, lut, lut_size, 0, true);
3025 }
3026
3027 /**
3028  * __ice_aq_get_set_rss_key
3029  * @hw: pointer to the HW struct
3030  * @vsi_id: VSI FW index
3031  * @key: pointer to key info struct
3032  * @set: set true to set the key, false to get the key
3033  *
3034  * get (0x0B04) or set (0x0B02) the RSS key per VSI
3035  */
3036 static enum
3037 ice_status __ice_aq_get_set_rss_key(struct ice_hw *hw, u16 vsi_id,
3038                                     struct ice_aqc_get_set_rss_keys *key,
3039                                     bool set)
3040 {
3041         struct ice_aqc_get_set_rss_key *cmd_resp;
3042         u16 key_size = sizeof(*key);
3043         struct ice_aq_desc desc;
3044
3045         cmd_resp = &desc.params.get_set_rss_key;
3046
3047         if (set) {
3048                 ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_set_rss_key);
3049                 desc.flags |= CPU_TO_LE16(ICE_AQ_FLAG_RD);
3050         } else {
3051                 ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_get_rss_key);
3052         }
3053
3054         cmd_resp->vsi_id = CPU_TO_LE16(((vsi_id <<
3055                                          ICE_AQC_GSET_RSS_KEY_VSI_ID_S) &
3056                                         ICE_AQC_GSET_RSS_KEY_VSI_ID_M) |
3057                                        ICE_AQC_GSET_RSS_KEY_VSI_VALID);
3058
3059         return ice_aq_send_cmd(hw, &desc, key, key_size, NULL);
3060 }
3061
3062 /**
3063  * ice_aq_get_rss_key
3064  * @hw: pointer to the HW struct
3065  * @vsi_handle: software VSI handle
3066  * @key: pointer to key info struct
3067  *
3068  * get the RSS key per VSI
3069  */
3070 enum ice_status
3071 ice_aq_get_rss_key(struct ice_hw *hw, u16 vsi_handle,
3072                    struct ice_aqc_get_set_rss_keys *key)
3073 {
3074         if (!ice_is_vsi_valid(hw, vsi_handle) || !key)
3075                 return ICE_ERR_PARAM;
3076
3077         return __ice_aq_get_set_rss_key(hw, ice_get_hw_vsi_num(hw, vsi_handle),
3078                                         key, false);
3079 }
3080
3081 /**
3082  * ice_aq_set_rss_key
3083  * @hw: pointer to the HW struct
3084  * @vsi_handle: software VSI handle
3085  * @keys: pointer to key info struct
3086  *
3087  * set the RSS key per VSI
3088  */
3089 enum ice_status
3090 ice_aq_set_rss_key(struct ice_hw *hw, u16 vsi_handle,
3091                    struct ice_aqc_get_set_rss_keys *keys)
3092 {
3093         if (!ice_is_vsi_valid(hw, vsi_handle) || !keys)
3094                 return ICE_ERR_PARAM;
3095
3096         return __ice_aq_get_set_rss_key(hw, ice_get_hw_vsi_num(hw, vsi_handle),
3097                                         keys, true);
3098 }
3099
3100 /**
3101  * ice_aq_add_lan_txq
3102  * @hw: pointer to the hardware structure
3103  * @num_qgrps: Number of added queue groups
3104  * @qg_list: list of queue groups to be added
3105  * @buf_size: size of buffer for indirect command
3106  * @cd: pointer to command details structure or NULL
3107  *
3108  * Add Tx LAN queue (0x0C30)
3109  *
3110  * NOTE:
3111  * Prior to calling add Tx LAN queue:
3112  * Initialize the following as part of the Tx queue context:
3113  * Completion queue ID if the queue uses Completion queue, Quanta profile,
3114  * Cache profile and Packet shaper profile.
3115  *
3116  * After add Tx LAN queue AQ command is completed:
3117  * Interrupts should be associated with specific queues,
3118  * Association of Tx queue to Doorbell queue is not part of Add LAN Tx queue
3119  * flow.
3120  */
3121 enum ice_status
3122 ice_aq_add_lan_txq(struct ice_hw *hw, u8 num_qgrps,
3123                    struct ice_aqc_add_tx_qgrp *qg_list, u16 buf_size,
3124                    struct ice_sq_cd *cd)
3125 {
3126         u16 i, sum_header_size, sum_q_size = 0;
3127         struct ice_aqc_add_tx_qgrp *list;
3128         struct ice_aqc_add_txqs *cmd;
3129         struct ice_aq_desc desc;
3130
3131         ice_debug(hw, ICE_DBG_TRACE, "%s\n", __func__);
3132
3133         cmd = &desc.params.add_txqs;
3134
3135         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_add_txqs);
3136
3137         if (!qg_list)
3138                 return ICE_ERR_PARAM;
3139
3140         if (num_qgrps > ICE_LAN_TXQ_MAX_QGRPS)
3141                 return ICE_ERR_PARAM;
3142
3143         sum_header_size = num_qgrps *
3144                 (sizeof(*qg_list) - sizeof(*qg_list->txqs));
3145
3146         list = qg_list;
3147         for (i = 0; i < num_qgrps; i++) {
3148                 struct ice_aqc_add_txqs_perq *q = list->txqs;
3149
3150                 sum_q_size += list->num_txqs * sizeof(*q);
3151                 list = (struct ice_aqc_add_tx_qgrp *)(q + list->num_txqs);
3152         }
3153
3154         if (buf_size != (sum_header_size + sum_q_size))
3155                 return ICE_ERR_PARAM;
3156
3157         desc.flags |= CPU_TO_LE16(ICE_AQ_FLAG_RD);
3158
3159         cmd->num_qgrps = num_qgrps;
3160
3161         return ice_aq_send_cmd(hw, &desc, qg_list, buf_size, cd);
3162 }
3163
3164 /**
3165  * ice_aq_dis_lan_txq
3166  * @hw: pointer to the hardware structure
3167  * @num_qgrps: number of groups in the list
3168  * @qg_list: the list of groups to disable
3169  * @buf_size: the total size of the qg_list buffer in bytes
3170  * @rst_src: if called due to reset, specifies the reset source
3171  * @vmvf_num: the relative VM or VF number that is undergoing the reset
3172  * @cd: pointer to command details structure or NULL
3173  *
3174  * Disable LAN Tx queue (0x0C31)
3175  */
3176 static enum ice_status
3177 ice_aq_dis_lan_txq(struct ice_hw *hw, u8 num_qgrps,
3178                    struct ice_aqc_dis_txq_item *qg_list, u16 buf_size,
3179                    enum ice_disq_rst_src rst_src, u16 vmvf_num,
3180                    struct ice_sq_cd *cd)
3181 {
3182         struct ice_aqc_dis_txqs *cmd;
3183         struct ice_aq_desc desc;
3184         enum ice_status status;
3185         u16 i, sz = 0;
3186
3187         ice_debug(hw, ICE_DBG_TRACE, "%s\n", __func__);
3188         cmd = &desc.params.dis_txqs;
3189         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_dis_txqs);
3190
3191         /* qg_list can be NULL only in VM/VF reset flow */
3192         if (!qg_list && !rst_src)
3193                 return ICE_ERR_PARAM;
3194
3195         if (num_qgrps > ICE_LAN_TXQ_MAX_QGRPS)
3196                 return ICE_ERR_PARAM;
3197
3198         cmd->num_entries = num_qgrps;
3199
3200         cmd->vmvf_and_timeout = CPU_TO_LE16((5 << ICE_AQC_Q_DIS_TIMEOUT_S) &
3201                                             ICE_AQC_Q_DIS_TIMEOUT_M);
3202
3203         switch (rst_src) {
3204         case ICE_VM_RESET:
3205                 cmd->cmd_type = ICE_AQC_Q_DIS_CMD_VM_RESET;
3206                 cmd->vmvf_and_timeout |=
3207                         CPU_TO_LE16(vmvf_num & ICE_AQC_Q_DIS_VMVF_NUM_M);
3208                 break;
3209         case ICE_NO_RESET:
3210         default:
3211                 break;
3212         }
3213
3214         /* flush pipe on time out */
3215         cmd->cmd_type |= ICE_AQC_Q_DIS_CMD_FLUSH_PIPE;
3216         /* If no queue group info, we are in a reset flow. Issue the AQ */
3217         if (!qg_list)
3218                 goto do_aq;
3219
3220         /* set RD bit to indicate that command buffer is provided by the driver
3221          * and it needs to be read by the firmware
3222          */
3223         desc.flags |= CPU_TO_LE16(ICE_AQ_FLAG_RD);
3224
3225         for (i = 0; i < num_qgrps; ++i) {
3226                 /* Calculate the size taken up by the queue IDs in this group */
3227                 sz += qg_list[i].num_qs * sizeof(qg_list[i].q_id);
3228
3229                 /* Add the size of the group header */
3230                 sz += sizeof(qg_list[i]) - sizeof(qg_list[i].q_id);
3231
3232                 /* If the num of queues is even, add 2 bytes of padding */
3233                 if ((qg_list[i].num_qs % 2) == 0)
3234                         sz += 2;
3235         }
3236
3237         if (buf_size != sz)
3238                 return ICE_ERR_PARAM;
3239
3240 do_aq:
3241         status = ice_aq_send_cmd(hw, &desc, qg_list, buf_size, cd);
3242         if (status) {
3243                 if (!qg_list)
3244                         ice_debug(hw, ICE_DBG_SCHED, "VM%d disable failed %d\n",
3245                                   vmvf_num, hw->adminq.sq_last_status);
3246                 else
3247                         ice_debug(hw, ICE_DBG_SCHED, "disable queue %d failed %d\n",
3248                                   LE16_TO_CPU(qg_list[0].q_id[0]),
3249                                   hw->adminq.sq_last_status);
3250         }
3251         return status;
3252 }
3253
3254
3255 /* End of FW Admin Queue command wrappers */
3256
3257 /**
3258  * ice_write_byte - write a byte to a packed context structure
3259  * @src_ctx:  the context structure to read from
3260  * @dest_ctx: the context to be written to
3261  * @ce_info:  a description of the struct to be filled
3262  */
3263 static void
3264 ice_write_byte(u8 *src_ctx, u8 *dest_ctx, const struct ice_ctx_ele *ce_info)
3265 {
3266         u8 src_byte, dest_byte, mask;
3267         u8 *from, *dest;
3268         u16 shift_width;
3269
3270         /* copy from the next struct field */
3271         from = src_ctx + ce_info->offset;
3272
3273         /* prepare the bits and mask */
3274         shift_width = ce_info->lsb % 8;
3275         mask = (u8)(BIT(ce_info->width) - 1);
3276
3277         src_byte = *from;
3278         src_byte &= mask;
3279
3280         /* shift to correct alignment */
3281         mask <<= shift_width;
3282         src_byte <<= shift_width;
3283
3284         /* get the current bits from the target bit string */
3285         dest = dest_ctx + (ce_info->lsb / 8);
3286
3287         ice_memcpy(&dest_byte, dest, sizeof(dest_byte), ICE_DMA_TO_NONDMA);
3288
3289         dest_byte &= ~mask;     /* get the bits not changing */
3290         dest_byte |= src_byte;  /* add in the new bits */
3291
3292         /* put it all back */
3293         ice_memcpy(dest, &dest_byte, sizeof(dest_byte), ICE_NONDMA_TO_DMA);
3294 }
3295
3296 /**
3297  * ice_write_word - write a word to a packed context structure
3298  * @src_ctx:  the context structure to read from
3299  * @dest_ctx: the context to be written to
3300  * @ce_info:  a description of the struct to be filled
3301  */
3302 static void
3303 ice_write_word(u8 *src_ctx, u8 *dest_ctx, const struct ice_ctx_ele *ce_info)
3304 {
3305         u16 src_word, mask;
3306         __le16 dest_word;
3307         u8 *from, *dest;
3308         u16 shift_width;
3309
3310         /* copy from the next struct field */
3311         from = src_ctx + ce_info->offset;
3312
3313         /* prepare the bits and mask */
3314         shift_width = ce_info->lsb % 8;
3315         mask = BIT(ce_info->width) - 1;
3316
3317         /* don't swizzle the bits until after the mask because the mask bits
3318          * will be in a different bit position on big endian machines
3319          */
3320         src_word = *(u16 *)from;
3321         src_word &= mask;
3322
3323         /* shift to correct alignment */
3324         mask <<= shift_width;
3325         src_word <<= shift_width;
3326
3327         /* get the current bits from the target bit string */
3328         dest = dest_ctx + (ce_info->lsb / 8);
3329
3330         ice_memcpy(&dest_word, dest, sizeof(dest_word), ICE_DMA_TO_NONDMA);
3331
3332         dest_word &= ~(CPU_TO_LE16(mask));      /* get the bits not changing */
3333         dest_word |= CPU_TO_LE16(src_word);     /* add in the new bits */
3334
3335         /* put it all back */
3336         ice_memcpy(dest, &dest_word, sizeof(dest_word), ICE_NONDMA_TO_DMA);
3337 }
3338
3339 /**
3340  * ice_write_dword - write a dword to a packed context structure
3341  * @src_ctx:  the context structure to read from
3342  * @dest_ctx: the context to be written to
3343  * @ce_info:  a description of the struct to be filled
3344  */
3345 static void
3346 ice_write_dword(u8 *src_ctx, u8 *dest_ctx, const struct ice_ctx_ele *ce_info)
3347 {
3348         u32 src_dword, mask;
3349         __le32 dest_dword;
3350         u8 *from, *dest;
3351         u16 shift_width;
3352
3353         /* copy from the next struct field */
3354         from = src_ctx + ce_info->offset;
3355
3356         /* prepare the bits and mask */
3357         shift_width = ce_info->lsb % 8;
3358
3359         /* if the field width is exactly 32 on an x86 machine, then the shift
3360          * operation will not work because the SHL instructions count is masked
3361          * to 5 bits so the shift will do nothing
3362          */
3363         if (ce_info->width < 32)
3364                 mask = BIT(ce_info->width) - 1;
3365         else
3366                 mask = (u32)~0;
3367
3368         /* don't swizzle the bits until after the mask because the mask bits
3369          * will be in a different bit position on big endian machines
3370          */
3371         src_dword = *(u32 *)from;
3372         src_dword &= mask;
3373
3374         /* shift to correct alignment */
3375         mask <<= shift_width;
3376         src_dword <<= shift_width;
3377
3378         /* get the current bits from the target bit string */
3379         dest = dest_ctx + (ce_info->lsb / 8);
3380
3381         ice_memcpy(&dest_dword, dest, sizeof(dest_dword), ICE_DMA_TO_NONDMA);
3382
3383         dest_dword &= ~(CPU_TO_LE32(mask));     /* get the bits not changing */
3384         dest_dword |= CPU_TO_LE32(src_dword);   /* add in the new bits */
3385
3386         /* put it all back */
3387         ice_memcpy(dest, &dest_dword, sizeof(dest_dword), ICE_NONDMA_TO_DMA);
3388 }
3389
3390 /**
3391  * ice_write_qword - write a qword to a packed context structure
3392  * @src_ctx:  the context structure to read from
3393  * @dest_ctx: the context to be written to
3394  * @ce_info:  a description of the struct to be filled
3395  */
3396 static void
3397 ice_write_qword(u8 *src_ctx, u8 *dest_ctx, const struct ice_ctx_ele *ce_info)
3398 {
3399         u64 src_qword, mask;
3400         __le64 dest_qword;
3401         u8 *from, *dest;
3402         u16 shift_width;
3403
3404         /* copy from the next struct field */
3405         from = src_ctx + ce_info->offset;
3406
3407         /* prepare the bits and mask */
3408         shift_width = ce_info->lsb % 8;
3409
3410         /* if the field width is exactly 64 on an x86 machine, then the shift
3411          * operation will not work because the SHL instructions count is masked
3412          * to 6 bits so the shift will do nothing
3413          */
3414         if (ce_info->width < 64)
3415                 mask = BIT_ULL(ce_info->width) - 1;
3416         else
3417                 mask = (u64)~0;
3418
3419         /* don't swizzle the bits until after the mask because the mask bits
3420          * will be in a different bit position on big endian machines
3421          */
3422         src_qword = *(u64 *)from;
3423         src_qword &= mask;
3424
3425         /* shift to correct alignment */
3426         mask <<= shift_width;
3427         src_qword <<= shift_width;
3428
3429         /* get the current bits from the target bit string */
3430         dest = dest_ctx + (ce_info->lsb / 8);
3431
3432         ice_memcpy(&dest_qword, dest, sizeof(dest_qword), ICE_DMA_TO_NONDMA);
3433
3434         dest_qword &= ~(CPU_TO_LE64(mask));     /* get the bits not changing */
3435         dest_qword |= CPU_TO_LE64(src_qword);   /* add in the new bits */
3436
3437         /* put it all back */
3438         ice_memcpy(dest, &dest_qword, sizeof(dest_qword), ICE_NONDMA_TO_DMA);
3439 }
3440
3441 /**
3442  * ice_set_ctx - set context bits in packed structure
3443  * @src_ctx:  pointer to a generic non-packed context structure
3444  * @dest_ctx: pointer to memory for the packed structure
3445  * @ce_info:  a description of the structure to be transformed
3446  */
3447 enum ice_status
3448 ice_set_ctx(u8 *src_ctx, u8 *dest_ctx, const struct ice_ctx_ele *ce_info)
3449 {
3450         int f;
3451
3452         for (f = 0; ce_info[f].width; f++) {
3453                 /* We have to deal with each element of the FW response
3454                  * using the correct size so that we are correct regardless
3455                  * of the endianness of the machine.
3456                  */
3457                 switch (ce_info[f].size_of) {
3458                 case sizeof(u8):
3459                         ice_write_byte(src_ctx, dest_ctx, &ce_info[f]);
3460                         break;
3461                 case sizeof(u16):
3462                         ice_write_word(src_ctx, dest_ctx, &ce_info[f]);
3463                         break;
3464                 case sizeof(u32):
3465                         ice_write_dword(src_ctx, dest_ctx, &ce_info[f]);
3466                         break;
3467                 case sizeof(u64):
3468                         ice_write_qword(src_ctx, dest_ctx, &ce_info[f]);
3469                         break;
3470                 default:
3471                         return ICE_ERR_INVAL_SIZE;
3472                 }
3473         }
3474
3475         return ICE_SUCCESS;
3476 }
3477
3478
3479
3480
3481 /**
3482  * ice_read_byte - read context byte into struct
3483  * @src_ctx:  the context structure to read from
3484  * @dest_ctx: the context to be written to
3485  * @ce_info:  a description of the struct to be filled
3486  */
3487 static void
3488 ice_read_byte(u8 *src_ctx, u8 *dest_ctx, struct ice_ctx_ele *ce_info)
3489 {
3490         u8 dest_byte, mask;
3491         u8 *src, *target;
3492         u16 shift_width;
3493
3494         /* prepare the bits and mask */
3495         shift_width = ce_info->lsb % 8;
3496         mask = (u8)(BIT(ce_info->width) - 1);
3497
3498         /* shift to correct alignment */
3499         mask <<= shift_width;
3500
3501         /* get the current bits from the src bit string */
3502         src = src_ctx + (ce_info->lsb / 8);
3503
3504         ice_memcpy(&dest_byte, src, sizeof(dest_byte), ICE_DMA_TO_NONDMA);
3505
3506         dest_byte &= ~(mask);
3507
3508         dest_byte >>= shift_width;
3509
3510         /* get the address from the struct field */
3511         target = dest_ctx + ce_info->offset;
3512
3513         /* put it back in the struct */
3514         ice_memcpy(target, &dest_byte, sizeof(dest_byte), ICE_NONDMA_TO_DMA);
3515 }
3516
3517 /**
3518  * ice_read_word - read context word into struct
3519  * @src_ctx:  the context structure to read from
3520  * @dest_ctx: the context to be written to
3521  * @ce_info:  a description of the struct to be filled
3522  */
3523 static void
3524 ice_read_word(u8 *src_ctx, u8 *dest_ctx, struct ice_ctx_ele *ce_info)
3525 {
3526         u16 dest_word, mask;
3527         u8 *src, *target;
3528         __le16 src_word;
3529         u16 shift_width;
3530
3531         /* prepare the bits and mask */
3532         shift_width = ce_info->lsb % 8;
3533         mask = BIT(ce_info->width) - 1;
3534
3535         /* shift to correct alignment */
3536         mask <<= shift_width;
3537
3538         /* get the current bits from the src bit string */
3539         src = src_ctx + (ce_info->lsb / 8);
3540
3541         ice_memcpy(&src_word, src, sizeof(src_word), ICE_DMA_TO_NONDMA);
3542
3543         /* the data in the memory is stored as little endian so mask it
3544          * correctly
3545          */
3546         src_word &= ~(CPU_TO_LE16(mask));
3547
3548         /* get the data back into host order before shifting */
3549         dest_word = LE16_TO_CPU(src_word);
3550
3551         dest_word >>= shift_width;
3552
3553         /* get the address from the struct field */
3554         target = dest_ctx + ce_info->offset;
3555
3556         /* put it back in the struct */
3557         ice_memcpy(target, &dest_word, sizeof(dest_word), ICE_NONDMA_TO_DMA);
3558 }
3559
3560 /**
3561  * ice_read_dword - read context dword into struct
3562  * @src_ctx:  the context structure to read from
3563  * @dest_ctx: the context to be written to
3564  * @ce_info:  a description of the struct to be filled
3565  */
3566 static void
3567 ice_read_dword(u8 *src_ctx, u8 *dest_ctx, struct ice_ctx_ele *ce_info)
3568 {
3569         u32 dest_dword, mask;
3570         __le32 src_dword;
3571         u8 *src, *target;
3572         u16 shift_width;
3573
3574         /* prepare the bits and mask */
3575         shift_width = ce_info->lsb % 8;
3576
3577         /* if the field width is exactly 32 on an x86 machine, then the shift
3578          * operation will not work because the SHL instructions count is masked
3579          * to 5 bits so the shift will do nothing
3580          */
3581         if (ce_info->width < 32)
3582                 mask = BIT(ce_info->width) - 1;
3583         else
3584                 mask = (u32)~0;
3585
3586         /* shift to correct alignment */
3587         mask <<= shift_width;
3588
3589         /* get the current bits from the src bit string */
3590         src = src_ctx + (ce_info->lsb / 8);
3591
3592         ice_memcpy(&src_dword, src, sizeof(src_dword), ICE_DMA_TO_NONDMA);
3593
3594         /* the data in the memory is stored as little endian so mask it
3595          * correctly
3596          */
3597         src_dword &= ~(CPU_TO_LE32(mask));
3598
3599         /* get the data back into host order before shifting */
3600         dest_dword = LE32_TO_CPU(src_dword);
3601
3602         dest_dword >>= shift_width;
3603
3604         /* get the address from the struct field */
3605         target = dest_ctx + ce_info->offset;
3606
3607         /* put it back in the struct */
3608         ice_memcpy(target, &dest_dword, sizeof(dest_dword), ICE_NONDMA_TO_DMA);
3609 }
3610
3611 /**
3612  * ice_read_qword - read context qword into struct
3613  * @src_ctx:  the context structure to read from
3614  * @dest_ctx: the context to be written to
3615  * @ce_info:  a description of the struct to be filled
3616  */
3617 static void
3618 ice_read_qword(u8 *src_ctx, u8 *dest_ctx, struct ice_ctx_ele *ce_info)
3619 {
3620         u64 dest_qword, mask;
3621         __le64 src_qword;
3622         u8 *src, *target;
3623         u16 shift_width;
3624
3625         /* prepare the bits and mask */
3626         shift_width = ce_info->lsb % 8;
3627
3628         /* if the field width is exactly 64 on an x86 machine, then the shift
3629          * operation will not work because the SHL instructions count is masked
3630          * to 6 bits so the shift will do nothing
3631          */
3632         if (ce_info->width < 64)
3633                 mask = BIT_ULL(ce_info->width) - 1;
3634         else
3635                 mask = (u64)~0;
3636
3637         /* shift to correct alignment */
3638         mask <<= shift_width;
3639
3640         /* get the current bits from the src bit string */
3641         src = src_ctx + (ce_info->lsb / 8);
3642
3643         ice_memcpy(&src_qword, src, sizeof(src_qword), ICE_DMA_TO_NONDMA);
3644
3645         /* the data in the memory is stored as little endian so mask it
3646          * correctly
3647          */
3648         src_qword &= ~(CPU_TO_LE64(mask));
3649
3650         /* get the data back into host order before shifting */
3651         dest_qword = LE64_TO_CPU(src_qword);
3652
3653         dest_qword >>= shift_width;
3654
3655         /* get the address from the struct field */
3656         target = dest_ctx + ce_info->offset;
3657
3658         /* put it back in the struct */
3659         ice_memcpy(target, &dest_qword, sizeof(dest_qword), ICE_NONDMA_TO_DMA);
3660 }
3661
3662 /**
3663  * ice_get_ctx - extract context bits from a packed structure
3664  * @src_ctx:  pointer to a generic packed context structure
3665  * @dest_ctx: pointer to a generic non-packed context structure
3666  * @ce_info:  a description of the structure to be read from
3667  */
3668 enum ice_status
3669 ice_get_ctx(u8 *src_ctx, u8 *dest_ctx, struct ice_ctx_ele *ce_info)
3670 {
3671         int f;
3672
3673         for (f = 0; ce_info[f].width; f++) {
3674                 switch (ce_info[f].size_of) {
3675                 case 1:
3676                         ice_read_byte(src_ctx, dest_ctx, &ce_info[f]);
3677                         break;
3678                 case 2:
3679                         ice_read_word(src_ctx, dest_ctx, &ce_info[f]);
3680                         break;
3681                 case 4:
3682                         ice_read_dword(src_ctx, dest_ctx, &ce_info[f]);
3683                         break;
3684                 case 8:
3685                         ice_read_qword(src_ctx, dest_ctx, &ce_info[f]);
3686                         break;
3687                 default:
3688                         /* nothing to do, just keep going */
3689                         break;
3690                 }
3691         }
3692
3693         return ICE_SUCCESS;
3694 }
3695
3696 /**
3697  * ice_get_lan_q_ctx - get the LAN queue context for the given VSI and TC
3698  * @hw: pointer to the HW struct
3699  * @vsi_handle: software VSI handle
3700  * @tc: TC number
3701  * @q_handle: software queue handle
3702  */
3703 struct ice_q_ctx *
3704 ice_get_lan_q_ctx(struct ice_hw *hw, u16 vsi_handle, u8 tc, u16 q_handle)
3705 {
3706         struct ice_vsi_ctx *vsi;
3707         struct ice_q_ctx *q_ctx;
3708
3709         vsi = ice_get_vsi_ctx(hw, vsi_handle);
3710         if (!vsi)
3711                 return NULL;
3712         if (q_handle >= vsi->num_lan_q_entries[tc])
3713                 return NULL;
3714         if (!vsi->lan_q_ctx[tc])
3715                 return NULL;
3716         q_ctx = vsi->lan_q_ctx[tc];
3717         return &q_ctx[q_handle];
3718 }
3719
3720 /**
3721  * ice_ena_vsi_txq
3722  * @pi: port information structure
3723  * @vsi_handle: software VSI handle
3724  * @tc: TC number
3725  * @q_handle: software queue handle
3726  * @num_qgrps: Number of added queue groups
3727  * @buf: list of queue groups to be added
3728  * @buf_size: size of buffer for indirect command
3729  * @cd: pointer to command details structure or NULL
3730  *
3731  * This function adds one LAN queue
3732  */
3733 enum ice_status
3734 ice_ena_vsi_txq(struct ice_port_info *pi, u16 vsi_handle, u8 tc, u16 q_handle,
3735                 u8 num_qgrps, struct ice_aqc_add_tx_qgrp *buf, u16 buf_size,
3736                 struct ice_sq_cd *cd)
3737 {
3738         struct ice_aqc_txsched_elem_data node = { 0 };
3739         struct ice_sched_node *parent;
3740         struct ice_q_ctx *q_ctx;
3741         enum ice_status status;
3742         struct ice_hw *hw;
3743
3744         if (!pi || pi->port_state != ICE_SCHED_PORT_STATE_READY)
3745                 return ICE_ERR_CFG;
3746
3747         if (num_qgrps > 1 || buf->num_txqs > 1)
3748                 return ICE_ERR_MAX_LIMIT;
3749
3750         hw = pi->hw;
3751
3752         if (!ice_is_vsi_valid(hw, vsi_handle))
3753                 return ICE_ERR_PARAM;
3754
3755         ice_acquire_lock(&pi->sched_lock);
3756
3757         q_ctx = ice_get_lan_q_ctx(hw, vsi_handle, tc, q_handle);
3758         if (!q_ctx) {
3759                 ice_debug(hw, ICE_DBG_SCHED, "Enaq: invalid queue handle %d\n",
3760                           q_handle);
3761                 status = ICE_ERR_PARAM;
3762                 goto ena_txq_exit;
3763         }
3764
3765         /* find a parent node */
3766         parent = ice_sched_get_free_qparent(pi, vsi_handle, tc,
3767                                             ICE_SCHED_NODE_OWNER_LAN);
3768         if (!parent) {
3769                 status = ICE_ERR_PARAM;
3770                 goto ena_txq_exit;
3771         }
3772
3773         buf->parent_teid = parent->info.node_teid;
3774         node.parent_teid = parent->info.node_teid;
3775         /* Mark that the values in the "generic" section as valid. The default
3776          * value in the "generic" section is zero. This means that :
3777          * - Scheduling mode is Bytes Per Second (BPS), indicated by Bit 0.
3778          * - 0 priority among siblings, indicated by Bit 1-3.
3779          * - WFQ, indicated by Bit 4.
3780          * - 0 Adjustment value is used in PSM credit update flow, indicated by
3781          * Bit 5-6.
3782          * - Bit 7 is reserved.
3783          * Without setting the generic section as valid in valid_sections, the
3784          * Admin queue command will fail with error code ICE_AQ_RC_EINVAL.
3785          */
3786         buf->txqs[0].info.valid_sections = ICE_AQC_ELEM_VALID_GENERIC;
3787
3788         /* add the LAN queue */
3789         status = ice_aq_add_lan_txq(hw, num_qgrps, buf, buf_size, cd);
3790         if (status != ICE_SUCCESS) {
3791                 ice_debug(hw, ICE_DBG_SCHED, "enable queue %d failed %d\n",
3792                           LE16_TO_CPU(buf->txqs[0].txq_id),
3793                           hw->adminq.sq_last_status);
3794                 goto ena_txq_exit;
3795         }
3796
3797         node.node_teid = buf->txqs[0].q_teid;
3798         node.data.elem_type = ICE_AQC_ELEM_TYPE_LEAF;
3799         q_ctx->q_handle = q_handle;
3800         q_ctx->q_teid = LE32_TO_CPU(node.node_teid);
3801
3802         /* add a leaf node into scheduler tree queue layer */
3803         status = ice_sched_add_node(pi, hw->num_tx_sched_layers - 1, &node);
3804         if (!status)
3805                 status = ice_sched_replay_q_bw(pi, q_ctx);
3806
3807 ena_txq_exit:
3808         ice_release_lock(&pi->sched_lock);
3809         return status;
3810 }
3811
3812 /**
3813  * ice_dis_vsi_txq
3814  * @pi: port information structure
3815  * @vsi_handle: software VSI handle
3816  * @tc: TC number
3817  * @num_queues: number of queues
3818  * @q_handles: pointer to software queue handle array
3819  * @q_ids: pointer to the q_id array
3820  * @q_teids: pointer to queue node teids
3821  * @rst_src: if called due to reset, specifies the reset source
3822  * @vmvf_num: the relative VM or VF number that is undergoing the reset
3823  * @cd: pointer to command details structure or NULL
3824  *
3825  * This function removes queues and their corresponding nodes in SW DB
3826  */
3827 enum ice_status
3828 ice_dis_vsi_txq(struct ice_port_info *pi, u16 vsi_handle, u8 tc, u8 num_queues,
3829                 u16 *q_handles, u16 *q_ids, u32 *q_teids,
3830                 enum ice_disq_rst_src rst_src, u16 vmvf_num,
3831                 struct ice_sq_cd *cd)
3832 {
3833         enum ice_status status = ICE_ERR_DOES_NOT_EXIST;
3834         struct ice_aqc_dis_txq_item qg_list;
3835         struct ice_q_ctx *q_ctx;
3836         u16 i;
3837
3838         if (!pi || pi->port_state != ICE_SCHED_PORT_STATE_READY)
3839                 return ICE_ERR_CFG;
3840
3841
3842         if (!num_queues) {
3843                 /* if queue is disabled already yet the disable queue command
3844                  * has to be sent to complete the VF reset, then call
3845                  * ice_aq_dis_lan_txq without any queue information
3846                  */
3847                 if (rst_src)
3848                         return ice_aq_dis_lan_txq(pi->hw, 0, NULL, 0, rst_src,
3849                                                   vmvf_num, NULL);
3850                 return ICE_ERR_CFG;
3851         }
3852
3853         ice_acquire_lock(&pi->sched_lock);
3854
3855         for (i = 0; i < num_queues; i++) {
3856                 struct ice_sched_node *node;
3857
3858                 node = ice_sched_find_node_by_teid(pi->root, q_teids[i]);
3859                 if (!node)
3860                         continue;
3861                 q_ctx = ice_get_lan_q_ctx(pi->hw, vsi_handle, tc, q_handles[i]);
3862                 if (!q_ctx) {
3863                         ice_debug(pi->hw, ICE_DBG_SCHED, "invalid queue handle%d\n",
3864                                   q_handles[i]);
3865                         continue;
3866                 }
3867                 if (q_ctx->q_handle != q_handles[i]) {
3868                         ice_debug(pi->hw, ICE_DBG_SCHED, "Err:handles %d %d\n",
3869                                   q_ctx->q_handle, q_handles[i]);
3870                         continue;
3871                 }
3872                 qg_list.parent_teid = node->info.parent_teid;
3873                 qg_list.num_qs = 1;
3874                 qg_list.q_id[0] = CPU_TO_LE16(q_ids[i]);
3875                 status = ice_aq_dis_lan_txq(pi->hw, 1, &qg_list,
3876                                             sizeof(qg_list), rst_src, vmvf_num,
3877                                             cd);
3878
3879                 if (status != ICE_SUCCESS)
3880                         break;
3881                 ice_free_sched_node(pi, node);
3882                 q_ctx->q_handle = ICE_INVAL_Q_HANDLE;
3883         }
3884         ice_release_lock(&pi->sched_lock);
3885         return status;
3886 }
3887
3888 /**
3889  * ice_cfg_vsi_qs - configure the new/existing VSI queues
3890  * @pi: port information structure
3891  * @vsi_handle: software VSI handle
3892  * @tc_bitmap: TC bitmap
3893  * @maxqs: max queues array per TC
3894  * @owner: LAN or RDMA
3895  *
3896  * This function adds/updates the VSI queues per TC.
3897  */
3898 static enum ice_status
3899 ice_cfg_vsi_qs(struct ice_port_info *pi, u16 vsi_handle, u8 tc_bitmap,
3900                u16 *maxqs, u8 owner)
3901 {
3902         enum ice_status status = ICE_SUCCESS;
3903         u8 i;
3904
3905         if (!pi || pi->port_state != ICE_SCHED_PORT_STATE_READY)
3906                 return ICE_ERR_CFG;
3907
3908         if (!ice_is_vsi_valid(pi->hw, vsi_handle))
3909                 return ICE_ERR_PARAM;
3910
3911         ice_acquire_lock(&pi->sched_lock);
3912
3913         ice_for_each_traffic_class(i) {
3914                 /* configuration is possible only if TC node is present */
3915                 if (!ice_sched_get_tc_node(pi, i))
3916                         continue;
3917
3918                 status = ice_sched_cfg_vsi(pi, vsi_handle, i, maxqs[i], owner,
3919                                            ice_is_tc_ena(tc_bitmap, i));
3920                 if (status)
3921                         break;
3922         }
3923
3924         ice_release_lock(&pi->sched_lock);
3925         return status;
3926 }
3927
3928 /**
3929  * ice_cfg_vsi_lan - configure VSI LAN queues
3930  * @pi: port information structure
3931  * @vsi_handle: software VSI handle
3932  * @tc_bitmap: TC bitmap
3933  * @max_lanqs: max LAN queues array per TC
3934  *
3935  * This function adds/updates the VSI LAN queues per TC.
3936  */
3937 enum ice_status
3938 ice_cfg_vsi_lan(struct ice_port_info *pi, u16 vsi_handle, u8 tc_bitmap,
3939                 u16 *max_lanqs)
3940 {
3941         return ice_cfg_vsi_qs(pi, vsi_handle, tc_bitmap, max_lanqs,
3942                               ICE_SCHED_NODE_OWNER_LAN);
3943 }
3944
3945
3946
3947 /**
3948  * ice_replay_pre_init - replay pre initialization
3949  * @hw: pointer to the HW struct
3950  *
3951  * Initializes required config data for VSI, FD, ACL, and RSS before replay.
3952  */
3953 static enum ice_status ice_replay_pre_init(struct ice_hw *hw)
3954 {
3955         struct ice_switch_info *sw = hw->switch_info;
3956         u8 i;
3957
3958         /* Delete old entries from replay filter list head if there is any */
3959         ice_rm_all_sw_replay_rule_info(hw);
3960         /* In start of replay, move entries into replay_rules list, it
3961          * will allow adding rules entries back to filt_rules list,
3962          * which is operational list.
3963          */
3964         for (i = 0; i < ICE_MAX_NUM_RECIPES; i++)
3965                 LIST_REPLACE_INIT(&sw->recp_list[i].filt_rules,
3966                                   &sw->recp_list[i].filt_replay_rules);
3967         ice_sched_replay_agg_vsi_preinit(hw);
3968
3969         return ice_sched_replay_tc_node_bw(hw);
3970 }
3971
3972 /**
3973  * ice_replay_vsi - replay VSI configuration
3974  * @hw: pointer to the HW struct
3975  * @vsi_handle: driver VSI handle
3976  *
3977  * Restore all VSI configuration after reset. It is required to call this
3978  * function with main VSI first.
3979  */
3980 enum ice_status ice_replay_vsi(struct ice_hw *hw, u16 vsi_handle)
3981 {
3982         enum ice_status status;
3983
3984         if (!ice_is_vsi_valid(hw, vsi_handle))
3985                 return ICE_ERR_PARAM;
3986
3987         /* Replay pre-initialization if there is any */
3988         if (vsi_handle == ICE_MAIN_VSI_HANDLE) {
3989                 status = ice_replay_pre_init(hw);
3990                 if (status)
3991                         return status;
3992         }
3993         /* Replay per VSI all RSS configurations */
3994         status = ice_replay_rss_cfg(hw, vsi_handle);
3995         if (status)
3996                 return status;
3997         /* Replay per VSI all filters */
3998         status = ice_replay_vsi_all_fltr(hw, vsi_handle);
3999         if (!status)
4000                 status = ice_replay_vsi_agg(hw, vsi_handle);
4001         return status;
4002 }
4003
4004 /**
4005  * ice_replay_post - post replay configuration cleanup
4006  * @hw: pointer to the HW struct
4007  *
4008  * Post replay cleanup.
4009  */
4010 void ice_replay_post(struct ice_hw *hw)
4011 {
4012         /* Delete old entries from replay filter list head */
4013         ice_rm_all_sw_replay_rule_info(hw);
4014         ice_sched_replay_agg(hw);
4015 }
4016
4017 /**
4018  * ice_stat_update40 - read 40 bit stat from the chip and update stat values
4019  * @hw: ptr to the hardware info
4020  * @hireg: high 32 bit HW register to read from
4021  * @loreg: low 32 bit HW register to read from
4022  * @prev_stat_loaded: bool to specify if previous stats are loaded
4023  * @prev_stat: ptr to previous loaded stat value
4024  * @cur_stat: ptr to current stat value
4025  */
4026 void
4027 ice_stat_update40(struct ice_hw *hw, u32 hireg, u32 loreg,
4028                   bool prev_stat_loaded, u64 *prev_stat, u64 *cur_stat)
4029 {
4030         u64 new_data;
4031
4032         new_data = rd32(hw, loreg);
4033         new_data |= ((u64)(rd32(hw, hireg) & 0xFFFF)) << 32;
4034
4035         /* device stats are not reset at PFR, they likely will not be zeroed
4036          * when the driver starts. So save the first values read and use them as
4037          * offsets to be subtracted from the raw values in order to report stats
4038          * that count from zero.
4039          */
4040         if (!prev_stat_loaded)
4041                 *prev_stat = new_data;
4042         if (new_data >= *prev_stat)
4043                 *cur_stat = new_data - *prev_stat;
4044         else
4045                 /* to manage the potential roll-over */
4046                 *cur_stat = (new_data + BIT_ULL(40)) - *prev_stat;
4047         *cur_stat &= 0xFFFFFFFFFFULL;
4048 }
4049
4050 /**
4051  * ice_stat_update32 - read 32 bit stat from the chip and update stat values
4052  * @hw: ptr to the hardware info
4053  * @reg: HW register to read from
4054  * @prev_stat_loaded: bool to specify if previous stats are loaded
4055  * @prev_stat: ptr to previous loaded stat value
4056  * @cur_stat: ptr to current stat value
4057  */
4058 void
4059 ice_stat_update32(struct ice_hw *hw, u32 reg, bool prev_stat_loaded,
4060                   u64 *prev_stat, u64 *cur_stat)
4061 {
4062         u32 new_data;
4063
4064         new_data = rd32(hw, reg);
4065
4066         /* device stats are not reset at PFR, they likely will not be zeroed
4067          * when the driver starts. So save the first values read and use them as
4068          * offsets to be subtracted from the raw values in order to report stats
4069          * that count from zero.
4070          */
4071         if (!prev_stat_loaded)
4072                 *prev_stat = new_data;
4073         if (new_data >= *prev_stat)
4074                 *cur_stat = new_data - *prev_stat;
4075         else
4076                 /* to manage the potential roll-over */
4077                 *cur_stat = (new_data + BIT_ULL(32)) - *prev_stat;
4078 }
4079
4080
4081 /**
4082  * ice_sched_query_elem - query element information from HW
4083  * @hw: pointer to the HW struct
4084  * @node_teid: node TEID to be queried
4085  * @buf: buffer to element information
4086  *
4087  * This function queries HW element information
4088  */
4089 enum ice_status
4090 ice_sched_query_elem(struct ice_hw *hw, u32 node_teid,
4091                      struct ice_aqc_get_elem *buf)
4092 {
4093         u16 buf_size, num_elem_ret = 0;
4094         enum ice_status status;
4095
4096         buf_size = sizeof(*buf);
4097         ice_memset(buf, 0, buf_size, ICE_NONDMA_MEM);
4098         buf->generic[0].node_teid = CPU_TO_LE32(node_teid);
4099         status = ice_aq_query_sched_elems(hw, 1, buf, buf_size, &num_elem_ret,
4100                                           NULL);
4101         if (status != ICE_SUCCESS || num_elem_ret != 1)
4102                 ice_debug(hw, ICE_DBG_SCHED, "query element failed\n");
4103         return status;
4104 }
4105
4106 /**
4107  * ice_is_fw_in_rec_mode
4108  * @hw: pointer to the HW struct
4109  *
4110  * This function returns true if fw is in recovery mode
4111  */
4112 bool ice_is_fw_in_rec_mode(struct ice_hw *hw)
4113 {
4114         u32 reg;
4115
4116         /* check the current FW mode */
4117         reg = rd32(hw, GL_MNG_FWSM);
4118         return (reg & GL_MNG_FWSM_FW_MODES_M) > ICE_FW_MODE_DBG;
4119 }