drivers/net/ice/base/ice_common.c

   1 /* SPDX-License-Identifier: BSD-3-Clause
   2  * Copyright(c) 2001-2020 Intel Corporation
   3  */
   4
   5 #include "ice_common.h"
   6 #include "ice_sched.h"
   7 #include "ice_adminq_cmd.h"
   8
   9 #include "ice_flow.h"
  10 #include "ice_switch.h"
  11
  12 #define ICE_PF_RESET_WAIT_COUNT 300
  13
  14 /**
  15  * ice_set_mac_type - Sets MAC type
  16  * @hw: pointer to the HW structure
  17  *
  18  * This function sets the MAC type of the adapter based on the
  19  * vendor ID and device ID stored in the HW structure.
  20  */
  21 static enum ice_status ice_set_mac_type(struct ice_hw *hw)
  22 {
  23         ice_debug(hw, ICE_DBG_TRACE, "%s\n", __func__);
  24
  25         if (hw->vendor_id != ICE_INTEL_VENDOR_ID)
  26                 return ICE_ERR_DEVICE_NOT_SUPPORTED;
  27
  28         switch (hw->device_id) {
  29         case ICE_DEV_ID_E810C_BACKPLANE:
  30         case ICE_DEV_ID_E810C_QSFP:
  31         case ICE_DEV_ID_E810C_SFP:
  32         case ICE_DEV_ID_E810_XXV_BACKPLANE:
  33         case ICE_DEV_ID_E810_XXV_QSFP:
  34         case ICE_DEV_ID_E810_XXV_SFP:
  35                 hw->mac_type = ICE_MAC_E810;
  36                 break;
  37         case ICE_DEV_ID_E822C_10G_BASE_T:
  38         case ICE_DEV_ID_E822C_BACKPLANE:
  39         case ICE_DEV_ID_E822C_QSFP:
  40         case ICE_DEV_ID_E822C_SFP:
  41         case ICE_DEV_ID_E822C_SGMII:
  42         case ICE_DEV_ID_E822L_10G_BASE_T:
  43         case ICE_DEV_ID_E822L_BACKPLANE:
  44         case ICE_DEV_ID_E822L_SFP:
  45         case ICE_DEV_ID_E822L_SGMII:
  46                 hw->mac_type = ICE_MAC_GENERIC;
  47                 break;
  48         default:
  49                 hw->mac_type = ICE_MAC_UNKNOWN;
  50                 break;
  51         }
  52
  53         ice_debug(hw, ICE_DBG_INIT, "mac_type: %d\n", hw->mac_type);
  54         return ICE_SUCCESS;
  55 }
  56
  57 /**
  58  * ice_clear_pf_cfg - Clear PF configuration
  59  * @hw: pointer to the hardware structure
  60  *
  61  * Clears any existing PF configuration (VSIs, VSI lists, switch rules, port
  62  * configuration, flow director filters, etc.).
  63  */
  64 enum ice_status ice_clear_pf_cfg(struct ice_hw *hw)
  65 {
  66         struct ice_aq_desc desc;
  67
  68         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_clear_pf_cfg);
  69
  70         return ice_aq_send_cmd(hw, &desc, NULL, 0, NULL);
  71 }
  72
  73 /**
  74  * ice_aq_manage_mac_read - manage MAC address read command
  75  * @hw: pointer to the HW struct
  76  * @buf: a virtual buffer to hold the manage MAC read response
  77  * @buf_size: Size of the virtual buffer
  78  * @cd: pointer to command details structure or NULL
  79  *
  80  * This function is used to return per PF station MAC address (0x0107).
  81  * NOTE: Upon successful completion of this command, MAC address information
  82  * is returned in user specified buffer. Please interpret user specified
  83  * buffer as "manage_mac_read" response.
  84  * Response such as various MAC addresses are stored in HW struct (port.mac)
  85  * ice_aq_discover_caps is expected to be called before this function is called.
  86  */
  87 static enum ice_status
  88 ice_aq_manage_mac_read(struct ice_hw *hw, void *buf, u16 buf_size,
  89                        struct ice_sq_cd *cd)
  90 {
  91         struct ice_aqc_manage_mac_read_resp *resp;
  92         struct ice_aqc_manage_mac_read *cmd;
  93         struct ice_aq_desc desc;
  94         enum ice_status status;
  95         u16 flags;
  96         u8 i;
  97
  98         cmd = &desc.params.mac_read;
  99
 100         if (buf_size < sizeof(*resp))
 101                 return ICE_ERR_BUF_TOO_SHORT;
 102
 103         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_manage_mac_read);
 104
 105         status = ice_aq_send_cmd(hw, &desc, buf, buf_size, cd);
 106         if (status)
 107                 return status;
 108
 109         resp = (struct ice_aqc_manage_mac_read_resp *)buf;
 110         flags = LE16_TO_CPU(cmd->flags) & ICE_AQC_MAN_MAC_READ_M;
 111
 112         if (!(flags & ICE_AQC_MAN_MAC_LAN_ADDR_VALID)) {
 113                 ice_debug(hw, ICE_DBG_LAN, "got invalid MAC address\n");
 114                 return ICE_ERR_CFG;
 115         }
 116
 117         /* A single port can report up to two (LAN and WoL) addresses */
 118         for (i = 0; i < cmd->num_addr; i++)
 119                 if (resp[i].addr_type == ICE_AQC_MAN_MAC_ADDR_TYPE_LAN) {
 120                         ice_memcpy(hw->port_info->mac.lan_addr,
 121                                    resp[i].mac_addr, ETH_ALEN,
 122                                    ICE_DMA_TO_NONDMA);
 123                         ice_memcpy(hw->port_info->mac.perm_addr,
 124                                    resp[i].mac_addr,
 125                                    ETH_ALEN, ICE_DMA_TO_NONDMA);
 126                         break;
 127                 }
 128         return ICE_SUCCESS;
 129 }
 130
 131 /**
 132  * ice_aq_get_phy_caps - returns PHY capabilities
 133  * @pi: port information structure
 134  * @qual_mods: report qualified modules
 135  * @report_mode: report mode capabilities
 136  * @pcaps: structure for PHY capabilities to be filled
 137  * @cd: pointer to command details structure or NULL
 138  *
 139  * Returns the various PHY capabilities supported on the Port (0x0600)
 140  */
 141 enum ice_status
 142 ice_aq_get_phy_caps(struct ice_port_info *pi, bool qual_mods, u8 report_mode,
 143                     struct ice_aqc_get_phy_caps_data *pcaps,
 144                     struct ice_sq_cd *cd)
 145 {
 146         struct ice_aqc_get_phy_caps *cmd;
 147         u16 pcaps_size = sizeof(*pcaps);
 148         struct ice_aq_desc desc;
 149         enum ice_status status;
 150         struct ice_hw *hw;
 151
 152         cmd = &desc.params.get_phy;
 153
 154         if (!pcaps || (report_mode & ~ICE_AQC_REPORT_MODE_M) || !pi)
 155                 return ICE_ERR_PARAM;
 156         hw = pi->hw;
 157
 158         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_get_phy_caps);
 159
 160         if (qual_mods)
 161                 cmd->param0 |= CPU_TO_LE16(ICE_AQC_GET_PHY_RQM);
 162
 163         cmd->param0 |= CPU_TO_LE16(report_mode);
 164         status = ice_aq_send_cmd(hw, &desc, pcaps, pcaps_size, cd);
 165
 166         ice_debug(hw, ICE_DBG_LINK, "get phy caps - report_mode = 0x%x\n",
 167                   report_mode);
 168         ice_debug(hw, ICE_DBG_LINK, "   phy_type_low = 0x%llx\n",
 169                   (unsigned long long)LE64_TO_CPU(pcaps->phy_type_low));
 170         ice_debug(hw, ICE_DBG_LINK, "   phy_type_high = 0x%llx\n",
 171                   (unsigned long long)LE64_TO_CPU(pcaps->phy_type_high));
 172         ice_debug(hw, ICE_DBG_LINK, "   caps = 0x%x\n", pcaps->caps);
 173         ice_debug(hw, ICE_DBG_LINK, "   low_power_ctrl_an = 0x%x\n",
 174                   pcaps->low_power_ctrl_an);
 175         ice_debug(hw, ICE_DBG_LINK, "   eee_cap = 0x%x\n", pcaps->eee_cap);
 176         ice_debug(hw, ICE_DBG_LINK, "   eeer_value = 0x%x\n",
 177                   pcaps->eeer_value);
 178         ice_debug(hw, ICE_DBG_LINK, "   link_fec_options = 0x%x\n",
 179                   pcaps->link_fec_options);
 180         ice_debug(hw, ICE_DBG_LINK, "   module_compliance_enforcement = 0x%x\n",
 181                   pcaps->module_compliance_enforcement);
 182         ice_debug(hw, ICE_DBG_LINK, "   extended_compliance_code = 0x%x\n",
 183                   pcaps->extended_compliance_code);
 184         ice_debug(hw, ICE_DBG_LINK, "   module_type[0] = 0x%x\n",
 185                   pcaps->module_type[0]);
 186         ice_debug(hw, ICE_DBG_LINK, "   module_type[1] = 0x%x\n",
 187                   pcaps->module_type[1]);
 188         ice_debug(hw, ICE_DBG_LINK, "   module_type[2] = 0x%x\n",
 189                   pcaps->module_type[2]);
 190
 191
 192         if (status == ICE_SUCCESS && report_mode == ICE_AQC_REPORT_TOPO_CAP) {
 193                 pi->phy.phy_type_low = LE64_TO_CPU(pcaps->phy_type_low);
 194                 pi->phy.phy_type_high = LE64_TO_CPU(pcaps->phy_type_high);
 195         }
 196
 197         return status;
 198 }
 199
 200 /**
 201  * ice_aq_get_link_topo_handle - get link topology node return status
 202  * @pi: port information structure
 203  * @node_type: requested node type
 204  * @cd: pointer to command details structure or NULL
 205  *
 206  * Get link topology node return status for specified node type (0x06E0)
 207  *
 208  * Node type cage can be used to determine if cage is present. If AQC
 209  * returns error (ENOENT), then no cage present. If no cage present, then
 210  * connection type is backplane or BASE-T.
 211  */
 212 static enum ice_status
 213 ice_aq_get_link_topo_handle(struct ice_port_info *pi, u8 node_type,
 214                             struct ice_sq_cd *cd)
 215 {
 216         struct ice_aqc_get_link_topo *cmd;
 217         struct ice_aq_desc desc;
 218
 219         cmd = &desc.params.get_link_topo;
 220
 221         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_get_link_topo);
 222
 223         cmd->addr.node_type_ctx = (ICE_AQC_LINK_TOPO_NODE_CTX_PORT <<
 224                                    ICE_AQC_LINK_TOPO_NODE_CTX_S);
 225
 226         /* set node type */
 227         cmd->addr.node_type_ctx |= (ICE_AQC_LINK_TOPO_NODE_TYPE_M & node_type);
 228
 229         return ice_aq_send_cmd(pi->hw, &desc, NULL, 0, cd);
 230 }
 231
 232 /**
 233  * ice_is_media_cage_present
 234  * @pi: port information structure
 235  *
 236  * Returns true if media cage is present, else false. If no cage, then
 237  * media type is backplane or BASE-T.
 238  */
 239 static bool ice_is_media_cage_present(struct ice_port_info *pi)
 240 {
 241         /* Node type cage can be used to determine if cage is present. If AQC
 242          * returns error (ENOENT), then no cage present. If no cage present then
 243          * connection type is backplane or BASE-T.
 244          */
 245         return !ice_aq_get_link_topo_handle(pi,
 246                                             ICE_AQC_LINK_TOPO_NODE_TYPE_CAGE,
 247                                             NULL);
 248 }
 249
 250 /**
 251  * ice_get_media_type - Gets media type
 252  * @pi: port information structure
 253  */
 254 static enum ice_media_type ice_get_media_type(struct ice_port_info *pi)
 255 {
 256         struct ice_link_status *hw_link_info;
 257
 258         if (!pi)
 259                 return ICE_MEDIA_UNKNOWN;
 260
 261         hw_link_info = &pi->phy.link_info;
 262         if (hw_link_info->phy_type_low && hw_link_info->phy_type_high)
 263                 /* If more than one media type is selected, report unknown */
 264                 return ICE_MEDIA_UNKNOWN;
 265
 266         if (hw_link_info->phy_type_low) {
 267                 switch (hw_link_info->phy_type_low) {
 268                 case ICE_PHY_TYPE_LOW_1000BASE_SX:
 269                 case ICE_PHY_TYPE_LOW_1000BASE_LX:
 270                 case ICE_PHY_TYPE_LOW_10GBASE_SR:
 271                 case ICE_PHY_TYPE_LOW_10GBASE_LR:
 272                 case ICE_PHY_TYPE_LOW_10G_SFI_C2C:
 273                 case ICE_PHY_TYPE_LOW_25GBASE_SR:
 274                 case ICE_PHY_TYPE_LOW_25GBASE_LR:
 275                 case ICE_PHY_TYPE_LOW_40GBASE_SR4:
 276                 case ICE_PHY_TYPE_LOW_40GBASE_LR4:
 277                 case ICE_PHY_TYPE_LOW_50GBASE_SR2:
 278                 case ICE_PHY_TYPE_LOW_50GBASE_LR2:
 279                 case ICE_PHY_TYPE_LOW_50GBASE_SR:
 280                 case ICE_PHY_TYPE_LOW_50GBASE_FR:
 281                 case ICE_PHY_TYPE_LOW_50GBASE_LR:
 282                 case ICE_PHY_TYPE_LOW_100GBASE_SR4:
 283                 case ICE_PHY_TYPE_LOW_100GBASE_LR4:
 284                 case ICE_PHY_TYPE_LOW_100GBASE_SR2:
 285                 case ICE_PHY_TYPE_LOW_100GBASE_DR:
 286                         return ICE_MEDIA_FIBER;
 287                 case ICE_PHY_TYPE_LOW_10G_SFI_AOC_ACC:
 288                 case ICE_PHY_TYPE_LOW_25G_AUI_AOC_ACC:
 289                 case ICE_PHY_TYPE_LOW_40G_XLAUI_AOC_ACC:
 290                 case ICE_PHY_TYPE_LOW_50G_LAUI2_AOC_ACC:
 291                 case ICE_PHY_TYPE_LOW_50G_AUI2_AOC_ACC:
 292                 case ICE_PHY_TYPE_LOW_50G_AUI1_AOC_ACC:
 293                 case ICE_PHY_TYPE_LOW_100G_CAUI4_AOC_ACC:
 294                 case ICE_PHY_TYPE_LOW_100G_AUI4_AOC_ACC:
 295                         return ICE_MEDIA_FIBER;
 296                 case ICE_PHY_TYPE_LOW_100BASE_TX:
 297                 case ICE_PHY_TYPE_LOW_1000BASE_T:
 298                 case ICE_PHY_TYPE_LOW_2500BASE_T:
 299                 case ICE_PHY_TYPE_LOW_5GBASE_T:
 300                 case ICE_PHY_TYPE_LOW_10GBASE_T:
 301                 case ICE_PHY_TYPE_LOW_25GBASE_T:
 302                         return ICE_MEDIA_BASET;
 303                 case ICE_PHY_TYPE_LOW_10G_SFI_DA:
 304                 case ICE_PHY_TYPE_LOW_25GBASE_CR:
 305                 case ICE_PHY_TYPE_LOW_25GBASE_CR_S:
 306                 case ICE_PHY_TYPE_LOW_25GBASE_CR1:
 307                 case ICE_PHY_TYPE_LOW_40GBASE_CR4:
 308                 case ICE_PHY_TYPE_LOW_50GBASE_CR2:
 309                 case ICE_PHY_TYPE_LOW_50GBASE_CP:
 310                 case ICE_PHY_TYPE_LOW_100GBASE_CR4:
 311                 case ICE_PHY_TYPE_LOW_100GBASE_CR_PAM4:
 312                 case ICE_PHY_TYPE_LOW_100GBASE_CP2:
 313                         return ICE_MEDIA_DA;
 314                 case ICE_PHY_TYPE_LOW_25G_AUI_C2C:
 315                 case ICE_PHY_TYPE_LOW_40G_XLAUI:
 316                 case ICE_PHY_TYPE_LOW_50G_LAUI2:
 317                 case ICE_PHY_TYPE_LOW_50G_AUI2:
 318                 case ICE_PHY_TYPE_LOW_50G_AUI1:
 319                 case ICE_PHY_TYPE_LOW_100G_AUI4:
 320                 case ICE_PHY_TYPE_LOW_100G_CAUI4:
 321                         if (ice_is_media_cage_present(pi))
 322                                 return ICE_MEDIA_AUI;
 323                         /* fall-through */
 324                 case ICE_PHY_TYPE_LOW_1000BASE_KX:
 325                 case ICE_PHY_TYPE_LOW_2500BASE_KX:
 326                 case ICE_PHY_TYPE_LOW_2500BASE_X:
 327                 case ICE_PHY_TYPE_LOW_5GBASE_KR:
 328                 case ICE_PHY_TYPE_LOW_10GBASE_KR_CR1:
 329                 case ICE_PHY_TYPE_LOW_25GBASE_KR:
 330                 case ICE_PHY_TYPE_LOW_25GBASE_KR1:
 331                 case ICE_PHY_TYPE_LOW_25GBASE_KR_S:
 332                 case ICE_PHY_TYPE_LOW_40GBASE_KR4:
 333                 case ICE_PHY_TYPE_LOW_50GBASE_KR_PAM4:
 334                 case ICE_PHY_TYPE_LOW_50GBASE_KR2:
 335                 case ICE_PHY_TYPE_LOW_100GBASE_KR4:
 336                 case ICE_PHY_TYPE_LOW_100GBASE_KR_PAM4:
 337                         return ICE_MEDIA_BACKPLANE;
 338                 }
 339         } else {
 340                 switch (hw_link_info->phy_type_high) {
 341                 case ICE_PHY_TYPE_HIGH_100G_AUI2:
 342                 case ICE_PHY_TYPE_HIGH_100G_CAUI2:
 343                         if (ice_is_media_cage_present(pi))
 344                                 return ICE_MEDIA_AUI;
 345                         /* fall-through */
 346                 case ICE_PHY_TYPE_HIGH_100GBASE_KR2_PAM4:
 347                         return ICE_MEDIA_BACKPLANE;
 348                 case ICE_PHY_TYPE_HIGH_100G_CAUI2_AOC_ACC:
 349                 case ICE_PHY_TYPE_HIGH_100G_AUI2_AOC_ACC:
 350                         return ICE_MEDIA_FIBER;
 351                 }
 352         }
 353         return ICE_MEDIA_UNKNOWN;
 354 }
 355
 356 /**
 357  * ice_aq_get_link_info
 358  * @pi: port information structure
 359  * @ena_lse: enable/disable LinkStatusEvent reporting
 360  * @link: pointer to link status structure - optional
 361  * @cd: pointer to command details structure or NULL
 362  *
 363  * Get Link Status (0x607). Returns the link status of the adapter.
 364  */
 365 enum ice_status
 366 ice_aq_get_link_info(struct ice_port_info *pi, bool ena_lse,
 367                      struct ice_link_status *link, struct ice_sq_cd *cd)
 368 {
 369         struct ice_aqc_get_link_status_data link_data = { 0 };
 370         struct ice_aqc_get_link_status *resp;
 371         struct ice_link_status *li_old, *li;
 372         enum ice_media_type *hw_media_type;
 373         struct ice_fc_info *hw_fc_info;
 374         bool tx_pause, rx_pause;
 375         struct ice_aq_desc desc;
 376         enum ice_status status;
 377         struct ice_hw *hw;
 378         u16 cmd_flags;
 379
 380         if (!pi)
 381                 return ICE_ERR_PARAM;
 382         hw = pi->hw;
 383         li_old = &pi->phy.link_info_old;
 384         hw_media_type = &pi->phy.media_type;
 385         li = &pi->phy.link_info;
 386         hw_fc_info = &pi->fc;
 387
 388         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_get_link_status);
 389         cmd_flags = (ena_lse) ? ICE_AQ_LSE_ENA : ICE_AQ_LSE_DIS;
 390         resp = &desc.params.get_link_status;
 391         resp->cmd_flags = CPU_TO_LE16(cmd_flags);
 392         resp->lport_num = pi->lport;
 393
 394         status = ice_aq_send_cmd(hw, &desc, &link_data, sizeof(link_data), cd);
 395
 396         if (status != ICE_SUCCESS)
 397                 return status;
 398
 399         /* save off old link status information */
 400         *li_old = *li;
 401
 402         /* update current link status information */
 403         li->link_speed = LE16_TO_CPU(link_data.link_speed);
 404         li->phy_type_low = LE64_TO_CPU(link_data.phy_type_low);
 405         li->phy_type_high = LE64_TO_CPU(link_data.phy_type_high);
 406         *hw_media_type = ice_get_media_type(pi);
 407         li->link_info = link_data.link_info;
 408         li->an_info = link_data.an_info;
 409         li->ext_info = link_data.ext_info;
 410         li->max_frame_size = LE16_TO_CPU(link_data.max_frame_size);
 411         li->fec_info = link_data.cfg & ICE_AQ_FEC_MASK;
 412         li->topo_media_conflict = link_data.topo_media_conflict;
 413         li->pacing = link_data.cfg & (ICE_AQ_CFG_PACING_M |
 414                                       ICE_AQ_CFG_PACING_TYPE_M);
 415
 416         /* update fc info */
 417         tx_pause = !!(link_data.an_info & ICE_AQ_LINK_PAUSE_TX);
 418         rx_pause = !!(link_data.an_info & ICE_AQ_LINK_PAUSE_RX);
 419         if (tx_pause && rx_pause)
 420                 hw_fc_info->current_mode = ICE_FC_FULL;
 421         else if (tx_pause)
 422                 hw_fc_info->current_mode = ICE_FC_TX_PAUSE;
 423         else if (rx_pause)
 424                 hw_fc_info->current_mode = ICE_FC_RX_PAUSE;
 425         else
 426                 hw_fc_info->current_mode = ICE_FC_NONE;
 427
 428         li->lse_ena = !!(resp->cmd_flags & CPU_TO_LE16(ICE_AQ_LSE_IS_ENABLED));
 429
 430         ice_debug(hw, ICE_DBG_LINK, "get link info\n");
 431         ice_debug(hw, ICE_DBG_LINK, "   link_speed = 0x%x\n", li->link_speed);
 432         ice_debug(hw, ICE_DBG_LINK, "   phy_type_low = 0x%llx\n",
 433                   (unsigned long long)li->phy_type_low);
 434         ice_debug(hw, ICE_DBG_LINK, "   phy_type_high = 0x%llx\n",
 435                   (unsigned long long)li->phy_type_high);
 436         ice_debug(hw, ICE_DBG_LINK, "   media_type = 0x%x\n", *hw_media_type);
 437         ice_debug(hw, ICE_DBG_LINK, "   link_info = 0x%x\n", li->link_info);
 438         ice_debug(hw, ICE_DBG_LINK, "   an_info = 0x%x\n", li->an_info);
 439         ice_debug(hw, ICE_DBG_LINK, "   ext_info = 0x%x\n", li->ext_info);
 440         ice_debug(hw, ICE_DBG_LINK, "   fec_info = 0x%x\n", li->fec_info);
 441         ice_debug(hw, ICE_DBG_LINK, "   lse_ena = 0x%x\n", li->lse_ena);
 442         ice_debug(hw, ICE_DBG_LINK, "   max_frame = 0x%x\n",
 443                   li->max_frame_size);
 444         ice_debug(hw, ICE_DBG_LINK, "   pacing = 0x%x\n", li->pacing);
 445
 446         /* save link status information */
 447         if (link)
 448                 *link = *li;
 449
 450         /* flag cleared so calling functions don't call AQ again */
 451         pi->phy.get_link_info = false;
 452
 453         return ICE_SUCCESS;
 454 }
 455
 456 /**
 457  * ice_fill_tx_timer_and_fc_thresh
 458  * @hw: pointer to the HW struct
 459  * @cmd: pointer to MAC cfg structure
 460  *
 461  * Add Tx timer and FC refresh threshold info to Set MAC Config AQ command
 462  * descriptor
 463  */
 464 static void
 465 ice_fill_tx_timer_and_fc_thresh(struct ice_hw *hw,
 466                                 struct ice_aqc_set_mac_cfg *cmd)
 467 {
 468         u16 fc_thres_val, tx_timer_val;
 469         u32 val;
 470
 471         /* We read back the transmit timer and fc threshold value of
 472          * LFC. Thus, we will use index =
 473          * PRTMAC_HSEC_CTL_TX_PAUSE_QUANTA_MAX_INDEX.
 474          *
 475          * Also, because we are opearating on transmit timer and fc
 476          * threshold of LFC, we don't turn on any bit in tx_tmr_priority
 477          */
 478 #define IDX_OF_LFC PRTMAC_HSEC_CTL_TX_PAUSE_QUANTA_MAX_INDEX
 479
 480         /* Retrieve the transmit timer */
 481         val = rd32(hw, PRTMAC_HSEC_CTL_TX_PAUSE_QUANTA(IDX_OF_LFC));
 482         tx_timer_val = val &
 483                 PRTMAC_HSEC_CTL_TX_PAUSE_QUANTA_HSEC_CTL_TX_PAUSE_QUANTA_M;
 484         cmd->tx_tmr_value = CPU_TO_LE16(tx_timer_val);
 485
 486         /* Retrieve the fc threshold */
 487         val = rd32(hw, PRTMAC_HSEC_CTL_TX_PAUSE_REFRESH_TIMER(IDX_OF_LFC));
 488         fc_thres_val = val & PRTMAC_HSEC_CTL_TX_PAUSE_REFRESH_TIMER_M;
 489
 490         cmd->fc_refresh_threshold = CPU_TO_LE16(fc_thres_val);
 491 }
 492
 493 /**
 494  * ice_aq_set_mac_cfg
 495  * @hw: pointer to the HW struct
 496  * @max_frame_size: Maximum Frame Size to be supported
 497  * @cd: pointer to command details structure or NULL
 498  *
 499  * Set MAC configuration (0x0603)
 500  */
 501 enum ice_status
 502 ice_aq_set_mac_cfg(struct ice_hw *hw, u16 max_frame_size, struct ice_sq_cd *cd)
 503 {
 504         struct ice_aqc_set_mac_cfg *cmd;
 505         struct ice_aq_desc desc;
 506
 507         cmd = &desc.params.set_mac_cfg;
 508
 509         if (max_frame_size == 0)
 510                 return ICE_ERR_PARAM;
 511
 512         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_set_mac_cfg);
 513
 514         cmd->max_frame_size = CPU_TO_LE16(max_frame_size);
 515
 516         ice_fill_tx_timer_and_fc_thresh(hw, cmd);
 517
 518         return ice_aq_send_cmd(hw, &desc, NULL, 0, cd);
 519 }
 520
 521 /**
 522  * ice_init_fltr_mgmt_struct - initializes filter management list and locks
 523  * @hw: pointer to the HW struct
 524  */
 525 enum ice_status ice_init_fltr_mgmt_struct(struct ice_hw *hw)
 526 {
 527         struct ice_switch_info *sw;
 528         enum ice_status status;
 529
 530         hw->switch_info = (struct ice_switch_info *)
 531                           ice_malloc(hw, sizeof(*hw->switch_info));
 532
 533         sw = hw->switch_info;
 534
 535         if (!sw)
 536                 return ICE_ERR_NO_MEMORY;
 537
 538         INIT_LIST_HEAD(&sw->vsi_list_map_head);
 539
 540         status = ice_init_def_sw_recp(hw, &hw->switch_info->recp_list);
 541         if (status) {
 542                 ice_free(hw, hw->switch_info);
 543                 return status;
 544         }
 545         return ICE_SUCCESS;
 546 }
 547
 548 /**
 549  * ice_cleanup_fltr_mgmt_single - clears single filter mngt struct
 550  * @hw: pointer to the HW struct
 551  * @sw: pointer to switch info struct for which function clears filters
 552  */
 553 static void
 554 ice_cleanup_fltr_mgmt_single(struct ice_hw *hw, struct ice_switch_info *sw)
 555 {
 556         struct ice_vsi_list_map_info *v_pos_map;
 557         struct ice_vsi_list_map_info *v_tmp_map;
 558         struct ice_sw_recipe *recps;
 559         u8 i;
 560
 561         if (!sw)
 562                 return;
 563
 564         LIST_FOR_EACH_ENTRY_SAFE(v_pos_map, v_tmp_map, &sw->vsi_list_map_head,
 565                                  ice_vsi_list_map_info, list_entry) {
 566                 LIST_DEL(&v_pos_map->list_entry);
 567                 ice_free(hw, v_pos_map);
 568         }
 569         recps = sw->recp_list;
 570         for (i = 0; i < ICE_MAX_NUM_RECIPES; i++) {
 571                 struct ice_recp_grp_entry *rg_entry, *tmprg_entry;
 572
 573                 recps[i].root_rid = i;
 574                 LIST_FOR_EACH_ENTRY_SAFE(rg_entry, tmprg_entry,
 575                                          &recps[i].rg_list, ice_recp_grp_entry,
 576                                          l_entry) {
 577                         LIST_DEL(&rg_entry->l_entry);
 578                         ice_free(hw, rg_entry);
 579                 }
 580
 581                 if (recps[i].adv_rule) {
 582                         struct ice_adv_fltr_mgmt_list_entry *tmp_entry;
 583                         struct ice_adv_fltr_mgmt_list_entry *lst_itr;
 584
 585                         ice_destroy_lock(&recps[i].filt_rule_lock);
 586                         LIST_FOR_EACH_ENTRY_SAFE(lst_itr, tmp_entry,
 587                                                  &recps[i].filt_rules,
 588                                                  ice_adv_fltr_mgmt_list_entry,
 589                                                  list_entry) {
 590                                 LIST_DEL(&lst_itr->list_entry);
 591                                 ice_free(hw, lst_itr->lkups);
 592                                 ice_free(hw, lst_itr);
 593                         }
 594                 } else {
 595                         struct ice_fltr_mgmt_list_entry *lst_itr, *tmp_entry;
 596
 597                         ice_destroy_lock(&recps[i].filt_rule_lock);
 598                         LIST_FOR_EACH_ENTRY_SAFE(lst_itr, tmp_entry,
 599                                                  &recps[i].filt_rules,
 600                                                  ice_fltr_mgmt_list_entry,
 601                                                  list_entry) {
 602                                 LIST_DEL(&lst_itr->list_entry);
 603                                 ice_free(hw, lst_itr);
 604                         }
 605                 }
 606                 if (recps[i].root_buf)
 607                         ice_free(hw, recps[i].root_buf);
 608         }
 609         ice_rm_sw_replay_rule_info(hw, sw);
 610         ice_free(hw, sw->recp_list);
 611         ice_free(hw, sw);
 612 }
 613
 614 /**
 615  * ice_cleanup_all_fltr_mgmt - cleanup filter management list and locks
 616  * @hw: pointer to the HW struct
 617  */
 618 void ice_cleanup_fltr_mgmt_struct(struct ice_hw *hw)
 619 {
 620         ice_cleanup_fltr_mgmt_single(hw, hw->switch_info);
 621 }
 622
 623 /**
 624  * ice_get_itr_intrl_gran
 625  * @hw: pointer to the HW struct
 626  *
 627  * Determines the ITR/INTRL granularities based on the maximum aggregate
 628  * bandwidth according to the device's configuration during power-on.
 629  */
 630 static void ice_get_itr_intrl_gran(struct ice_hw *hw)
 631 {
 632         u8 max_agg_bw = (rd32(hw, GL_PWR_MODE_CTL) &
 633                          GL_PWR_MODE_CTL_CAR_MAX_BW_M) >>
 634                         GL_PWR_MODE_CTL_CAR_MAX_BW_S;
 635
 636         switch (max_agg_bw) {
 637         case ICE_MAX_AGG_BW_200G:
 638         case ICE_MAX_AGG_BW_100G:
 639         case ICE_MAX_AGG_BW_50G:
 640                 hw->itr_gran = ICE_ITR_GRAN_ABOVE_25;
 641                 hw->intrl_gran = ICE_INTRL_GRAN_ABOVE_25;
 642                 break;
 643         case ICE_MAX_AGG_BW_25G:
 644                 hw->itr_gran = ICE_ITR_GRAN_MAX_25;
 645                 hw->intrl_gran = ICE_INTRL_GRAN_MAX_25;
 646                 break;
 647         }
 648 }
 649
 650 /**
 651  * ice_print_rollback_msg - print FW rollback message
 652  * @hw: pointer to the hardware structure
 653  */
 654 void ice_print_rollback_msg(struct ice_hw *hw)
 655 {
 656         char nvm_str[ICE_NVM_VER_LEN] = { 0 };
 657         struct ice_nvm_info *nvm = &hw->nvm;
 658         struct ice_orom_info *orom;
 659
 660         orom = &nvm->orom;
 661
 662         SNPRINTF(nvm_str, sizeof(nvm_str), "%x.%02x 0x%x %d.%d.%d",
 663                  nvm->major_ver, nvm->minor_ver, nvm->eetrack, orom->major,
 664                  orom->build, orom->patch);
 665         ice_warn(hw,
 666                  "Firmware rollback mode detected. Current version is NVM: %s, FW: %d.%d. Device may exhibit limited functionality. Refer to the Intel(R) Ethernet Adapters and Devices User Guide for details on firmware rollback mode\n",
 667                  nvm_str, hw->fw_maj_ver, hw->fw_min_ver);
 668 }
 669
 670 /**
 671  * ice_init_hw - main hardware initialization routine
 672  * @hw: pointer to the hardware structure
 673  */
 674 enum ice_status ice_init_hw(struct ice_hw *hw)
 675 {
 676         struct ice_aqc_get_phy_caps_data *pcaps;
 677         enum ice_status status;
 678         u16 mac_buf_len;
 679         void *mac_buf;
 680
 681         ice_debug(hw, ICE_DBG_TRACE, "%s\n", __func__);
 682
 683         /* Set MAC type based on DeviceID */
 684         status = ice_set_mac_type(hw);
 685         if (status)
 686                 return status;
 687
 688         hw->pf_id = (u8)(rd32(hw, PF_FUNC_RID) &
 689                          PF_FUNC_RID_FUNCTION_NUMBER_M) >>
 690                 PF_FUNC_RID_FUNCTION_NUMBER_S;
 691
 692         status = ice_reset(hw, ICE_RESET_PFR);
 693         if (status)
 694                 return status;
 695
 696         ice_get_itr_intrl_gran(hw);
 697
 698         status = ice_create_all_ctrlq(hw);
 699         if (status)
 700                 goto err_unroll_cqinit;
 701
 702         status = ice_init_nvm(hw);
 703         if (status)
 704                 goto err_unroll_cqinit;
 705
 706         if (ice_get_fw_mode(hw) == ICE_FW_MODE_ROLLBACK)
 707                 ice_print_rollback_msg(hw);
 708
 709         status = ice_clear_pf_cfg(hw);
 710         if (status)
 711                 goto err_unroll_cqinit;
 712
 713         /* Set bit to enable Flow Director filters */
 714         wr32(hw, PFQF_FD_ENA, PFQF_FD_ENA_FD_ENA_M);
 715         INIT_LIST_HEAD(&hw->fdir_list_head);
 716
 717         ice_clear_pxe_mode(hw);
 718
 719         status = ice_get_caps(hw);
 720         if (status)
 721                 goto err_unroll_cqinit;
 722
 723         hw->port_info = (struct ice_port_info *)
 724                         ice_malloc(hw, sizeof(*hw->port_info));
 725         if (!hw->port_info) {
 726                 status = ICE_ERR_NO_MEMORY;
 727                 goto err_unroll_cqinit;
 728         }
 729
 730         /* set the back pointer to HW */
 731         hw->port_info->hw = hw;
 732
 733         /* Initialize port_info struct with switch configuration data */
 734         status = ice_get_initial_sw_cfg(hw);
 735         if (status)
 736                 goto err_unroll_alloc;
 737
 738         hw->evb_veb = true;
 739         /* Query the allocated resources for Tx scheduler */
 740         status = ice_sched_query_res_alloc(hw);
 741         if (status) {
 742                 ice_debug(hw, ICE_DBG_SCHED,
 743                           "Failed to get scheduler allocated resources\n");
 744                 goto err_unroll_alloc;
 745         }
 746         ice_sched_get_psm_clk_freq(hw);
 747
 748         /* Initialize port_info struct with scheduler data */
 749         status = ice_sched_init_port(hw->port_info);
 750         if (status)
 751                 goto err_unroll_sched;
 752
 753         pcaps = (struct ice_aqc_get_phy_caps_data *)
 754                 ice_malloc(hw, sizeof(*pcaps));
 755         if (!pcaps) {
 756                 status = ICE_ERR_NO_MEMORY;
 757                 goto err_unroll_sched;
 758         }
 759
 760         /* Initialize port_info struct with PHY capabilities */
 761         status = ice_aq_get_phy_caps(hw->port_info, false,
 762                                      ICE_AQC_REPORT_TOPO_CAP, pcaps, NULL);
 763         ice_free(hw, pcaps);
 764         if (status)
 765                 goto err_unroll_sched;
 766
 767         /* Initialize port_info struct with link information */
 768         status = ice_aq_get_link_info(hw->port_info, false, NULL, NULL);
 769         if (status)
 770                 goto err_unroll_sched;
 771         /* need a valid SW entry point to build a Tx tree */
 772         if (!hw->sw_entry_point_layer) {
 773                 ice_debug(hw, ICE_DBG_SCHED, "invalid sw entry point\n");
 774                 status = ICE_ERR_CFG;
 775                 goto err_unroll_sched;
 776         }
 777         INIT_LIST_HEAD(&hw->agg_list);
 778         /* Initialize max burst size */
 779         if (!hw->max_burst_size)
 780                 ice_cfg_rl_burst_size(hw, ICE_SCHED_DFLT_BURST_SIZE);
 781         status = ice_init_fltr_mgmt_struct(hw);
 782         if (status)
 783                 goto err_unroll_sched;
 784
 785         /* Get MAC information */
 786         /* A single port can report up to two (LAN and WoL) addresses */
 787         mac_buf = ice_calloc(hw, 2,
 788                              sizeof(struct ice_aqc_manage_mac_read_resp));
 789         mac_buf_len = 2 * sizeof(struct ice_aqc_manage_mac_read_resp);
 790
 791         if (!mac_buf) {
 792                 status = ICE_ERR_NO_MEMORY;
 793                 goto err_unroll_fltr_mgmt_struct;
 794         }
 795
 796         status = ice_aq_manage_mac_read(hw, mac_buf, mac_buf_len, NULL);
 797         ice_free(hw, mac_buf);
 798
 799         if (status)
 800                 goto err_unroll_fltr_mgmt_struct;
 801         /* enable jumbo frame support at MAC level */
 802         status = ice_aq_set_mac_cfg(hw, ICE_AQ_SET_MAC_FRAME_SIZE_MAX, NULL);
 803         if (status)
 804                 goto err_unroll_fltr_mgmt_struct;
 805         /* Obtain counter base index which would be used by flow director */
 806         status = ice_alloc_fd_res_cntr(hw, &hw->fd_ctr_base);
 807         if (status)
 808                 goto err_unroll_fltr_mgmt_struct;
 809         status = ice_init_hw_tbls(hw);
 810         if (status)
 811                 goto err_unroll_fltr_mgmt_struct;
 812         ice_init_lock(&hw->tnl_lock);
 813         return ICE_SUCCESS;
 814
 815 err_unroll_fltr_mgmt_struct:
 816         ice_cleanup_fltr_mgmt_struct(hw);
 817 err_unroll_sched:
 818         ice_sched_cleanup_all(hw);
 819 err_unroll_alloc:
 820         ice_free(hw, hw->port_info);
 821         hw->port_info = NULL;
 822 err_unroll_cqinit:
 823         ice_destroy_all_ctrlq(hw);
 824         return status;
 825 }
 826
 827 /**
 828  * ice_deinit_hw - unroll initialization operations done by ice_init_hw
 829  * @hw: pointer to the hardware structure
 830  *
 831  * This should be called only during nominal operation, not as a result of
 832  * ice_init_hw() failing since ice_init_hw() will take care of unrolling
 833  * applicable initializations if it fails for any reason.
 834  */
 835 void ice_deinit_hw(struct ice_hw *hw)
 836 {
 837         ice_free_fd_res_cntr(hw, hw->fd_ctr_base);
 838         ice_cleanup_fltr_mgmt_struct(hw);
 839
 840         ice_sched_cleanup_all(hw);
 841         ice_sched_clear_agg(hw);
 842         ice_free_seg(hw);
 843         ice_free_hw_tbls(hw);
 844         ice_destroy_lock(&hw->tnl_lock);
 845
 846         if (hw->port_info) {
 847                 ice_free(hw, hw->port_info);
 848                 hw->port_info = NULL;
 849         }
 850
 851         ice_destroy_all_ctrlq(hw);
 852
 853         /* Clear VSI contexts if not already cleared */
 854         ice_clear_all_vsi_ctx(hw);
 855 }
 856
 857 /**
 858  * ice_check_reset - Check to see if a global reset is complete
 859  * @hw: pointer to the hardware structure
 860  */
 861 enum ice_status ice_check_reset(struct ice_hw *hw)
 862 {
 863         u32 cnt, reg = 0, grst_delay, uld_mask;
 864
 865         /* Poll for Device Active state in case a recent CORER, GLOBR,
 866          * or EMPR has occurred. The grst delay value is in 100ms units.
 867          * Add 1sec for outstanding AQ commands that can take a long time.
 868          */
 869         grst_delay = ((rd32(hw, GLGEN_RSTCTL) & GLGEN_RSTCTL_GRSTDEL_M) >>
 870                       GLGEN_RSTCTL_GRSTDEL_S) + 10;
 871
 872         for (cnt = 0; cnt < grst_delay; cnt++) {
 873                 ice_msec_delay(100, true);
 874                 reg = rd32(hw, GLGEN_RSTAT);
 875                 if (!(reg & GLGEN_RSTAT_DEVSTATE_M))
 876                         break;
 877         }
 878
 879         if (cnt == grst_delay) {
 880                 ice_debug(hw, ICE_DBG_INIT,
 881                           "Global reset polling failed to complete.\n");
 882                 return ICE_ERR_RESET_FAILED;
 883         }
 884
 885 #define ICE_RESET_DONE_MASK     (GLNVM_ULD_PCIER_DONE_M |\
 886                                  GLNVM_ULD_PCIER_DONE_1_M |\
 887                                  GLNVM_ULD_CORER_DONE_M |\
 888                                  GLNVM_ULD_GLOBR_DONE_M |\
 889                                  GLNVM_ULD_POR_DONE_M |\
 890                                  GLNVM_ULD_POR_DONE_1_M |\
 891                                  GLNVM_ULD_PCIER_DONE_2_M)
 892
 893         uld_mask = ICE_RESET_DONE_MASK;
 894
 895         /* Device is Active; check Global Reset processes are done */
 896         for (cnt = 0; cnt < ICE_PF_RESET_WAIT_COUNT; cnt++) {
 897                 reg = rd32(hw, GLNVM_ULD) & uld_mask;
 898                 if (reg == uld_mask) {
 899                         ice_debug(hw, ICE_DBG_INIT,
 900                                   "Global reset processes done. %d\n", cnt);
 901                         break;
 902                 }
 903                 ice_msec_delay(10, true);
 904         }
 905
 906         if (cnt == ICE_PF_RESET_WAIT_COUNT) {
 907                 ice_debug(hw, ICE_DBG_INIT,
 908                           "Wait for Reset Done timed out. GLNVM_ULD = 0x%x\n",
 909                           reg);
 910                 return ICE_ERR_RESET_FAILED;
 911         }
 912
 913         return ICE_SUCCESS;
 914 }
 915
 916 /**
 917  * ice_pf_reset - Reset the PF
 918  * @hw: pointer to the hardware structure
 919  *
 920  * If a global reset has been triggered, this function checks
 921  * for its completion and then issues the PF reset
 922  */
 923 static enum ice_status ice_pf_reset(struct ice_hw *hw)
 924 {
 925         u32 cnt, reg;
 926
 927         /* If at function entry a global reset was already in progress, i.e.
 928          * state is not 'device active' or any of the reset done bits are not
 929          * set in GLNVM_ULD, there is no need for a PF Reset; poll until the
 930          * global reset is done.
 931          */
 932         if ((rd32(hw, GLGEN_RSTAT) & GLGEN_RSTAT_DEVSTATE_M) ||
 933             (rd32(hw, GLNVM_ULD) & ICE_RESET_DONE_MASK) ^ ICE_RESET_DONE_MASK) {
 934                 /* poll on global reset currently in progress until done */
 935                 if (ice_check_reset(hw))
 936                         return ICE_ERR_RESET_FAILED;
 937
 938                 return ICE_SUCCESS;
 939         }
 940
 941         /* Reset the PF */
 942         reg = rd32(hw, PFGEN_CTRL);
 943
 944         wr32(hw, PFGEN_CTRL, (reg | PFGEN_CTRL_PFSWR_M));
 945
 946         /* Wait for the PFR to complete. The wait time is the global config lock
 947          * timeout plus the PFR timeout which will account for a possible reset
 948          * that is occurring during a download package operation.
 949          */
 950         for (cnt = 0; cnt < ICE_GLOBAL_CFG_LOCK_TIMEOUT +
 951              ICE_PF_RESET_WAIT_COUNT; cnt++) {
 952                 reg = rd32(hw, PFGEN_CTRL);
 953                 if (!(reg & PFGEN_CTRL_PFSWR_M))
 954                         break;
 955
 956                 ice_msec_delay(1, true);
 957         }
 958
 959         if (cnt == ICE_PF_RESET_WAIT_COUNT) {
 960                 ice_debug(hw, ICE_DBG_INIT,
 961                           "PF reset polling failed to complete.\n");
 962                 return ICE_ERR_RESET_FAILED;
 963         }
 964
 965         return ICE_SUCCESS;
 966 }
 967
 968 /**
 969  * ice_reset - Perform different types of reset
 970  * @hw: pointer to the hardware structure
 971  * @req: reset request
 972  *
 973  * This function triggers a reset as specified by the req parameter.
 974  *
 975  * Note:
 976  * If anything other than a PF reset is triggered, PXE mode is restored.
 977  * This has to be cleared using ice_clear_pxe_mode again, once the AQ
 978  * interface has been restored in the rebuild flow.
 979  */
 980 enum ice_status ice_reset(struct ice_hw *hw, enum ice_reset_req req)
 981 {
 982         u32 val = 0;
 983
 984         switch (req) {
 985         case ICE_RESET_PFR:
 986                 return ice_pf_reset(hw);
 987         case ICE_RESET_CORER:
 988                 ice_debug(hw, ICE_DBG_INIT, "CoreR requested\n");
 989                 val = GLGEN_RTRIG_CORER_M;
 990                 break;
 991         case ICE_RESET_GLOBR:
 992                 ice_debug(hw, ICE_DBG_INIT, "GlobalR requested\n");
 993                 val = GLGEN_RTRIG_GLOBR_M;
 994                 break;
 995         default:
 996                 return ICE_ERR_PARAM;
 997         }
 998
 999         val |= rd32(hw, GLGEN_RTRIG);
1000         wr32(hw, GLGEN_RTRIG, val);
1001         ice_flush(hw);
1002
1003         /* wait for the FW to be ready */
1004         return ice_check_reset(hw);
1005 }
1006
1007 /**
1008  * ice_copy_rxq_ctx_to_hw
1009  * @hw: pointer to the hardware structure
1010  * @ice_rxq_ctx: pointer to the rxq context
1011  * @rxq_index: the index of the Rx queue
1012  *
1013  * Copies rxq context from dense structure to HW register space
1014  */
1015 static enum ice_status
1016 ice_copy_rxq_ctx_to_hw(struct ice_hw *hw, u8 *ice_rxq_ctx, u32 rxq_index)
1017 {
1018         u8 i;
1019
1020         if (!ice_rxq_ctx)
1021                 return ICE_ERR_BAD_PTR;
1022
1023         if (rxq_index > QRX_CTRL_MAX_INDEX)
1024                 return ICE_ERR_PARAM;
1025
1026         /* Copy each dword separately to HW */
1027         for (i = 0; i < ICE_RXQ_CTX_SIZE_DWORDS; i++) {
1028                 wr32(hw, QRX_CONTEXT(i, rxq_index),
1029                      *((u32 *)(ice_rxq_ctx + (i * sizeof(u32)))));
1030
1031                 ice_debug(hw, ICE_DBG_QCTX, "qrxdata[%d]: %08X\n", i,
1032                           *((u32 *)(ice_rxq_ctx + (i * sizeof(u32)))));
1033         }
1034
1035         return ICE_SUCCESS;
1036 }
1037
1038 /* LAN Rx Queue Context */
1039 static const struct ice_ctx_ele ice_rlan_ctx_info[] = {
1040         /* Field                Width   LSB */
1041         ICE_CTX_STORE(ice_rlan_ctx, head,               13,     0),
1042         ICE_CTX_STORE(ice_rlan_ctx, cpuid,              8,      13),
1043         ICE_CTX_STORE(ice_rlan_ctx, base,               57,     32),
1044         ICE_CTX_STORE(ice_rlan_ctx, qlen,               13,     89),
1045         ICE_CTX_STORE(ice_rlan_ctx, dbuf,               7,      102),
1046         ICE_CTX_STORE(ice_rlan_ctx, hbuf,               5,      109),
1047         ICE_CTX_STORE(ice_rlan_ctx, dtype,              2,      114),
1048         ICE_CTX_STORE(ice_rlan_ctx, dsize,              1,      116),
1049         ICE_CTX_STORE(ice_rlan_ctx, crcstrip,           1,      117),
1050         ICE_CTX_STORE(ice_rlan_ctx, l2tsel,             1,      119),
1051         ICE_CTX_STORE(ice_rlan_ctx, hsplit_0,           4,      120),
1052         ICE_CTX_STORE(ice_rlan_ctx, hsplit_1,           2,      124),
1053         ICE_CTX_STORE(ice_rlan_ctx, showiv,             1,      127),
1054         ICE_CTX_STORE(ice_rlan_ctx, rxmax,              14,     174),
1055         ICE_CTX_STORE(ice_rlan_ctx, tphrdesc_ena,       1,      193),
1056         ICE_CTX_STORE(ice_rlan_ctx, tphwdesc_ena,       1,      194),
1057         ICE_CTX_STORE(ice_rlan_ctx, tphdata_ena,        1,      195),
1058         ICE_CTX_STORE(ice_rlan_ctx, tphhead_ena,        1,      196),
1059         ICE_CTX_STORE(ice_rlan_ctx, lrxqthresh,         3,      198),
1060         ICE_CTX_STORE(ice_rlan_ctx, prefena,            1,      201),
1061         { 0 }
1062 };
1063
1064 /**
1065  * ice_write_rxq_ctx
1066  * @hw: pointer to the hardware structure
1067  * @rlan_ctx: pointer to the rxq context
1068  * @rxq_index: the index of the Rx queue
1069  *
1070  * Converts rxq context from sparse to dense structure and then writes
1071  * it to HW register space and enables the hardware to prefetch descriptors
1072  * instead of only fetching them on demand
1073  */
1074 enum ice_status
1075 ice_write_rxq_ctx(struct ice_hw *hw, struct ice_rlan_ctx *rlan_ctx,
1076                   u32 rxq_index)
1077 {
1078         u8 ctx_buf[ICE_RXQ_CTX_SZ] = { 0 };
1079
1080         if (!rlan_ctx)
1081                 return ICE_ERR_BAD_PTR;
1082
1083         rlan_ctx->prefena = 1;
1084
1085         ice_set_ctx(hw, (u8 *)rlan_ctx, ctx_buf, ice_rlan_ctx_info);
1086         return ice_copy_rxq_ctx_to_hw(hw, ctx_buf, rxq_index);
1087 }
1088
1089 /**
1090  * ice_clear_rxq_ctx
1091  * @hw: pointer to the hardware structure
1092  * @rxq_index: the index of the Rx queue to clear
1093  *
1094  * Clears rxq context in HW register space
1095  */
1096 enum ice_status ice_clear_rxq_ctx(struct ice_hw *hw, u32 rxq_index)
1097 {
1098         u8 i;
1099
1100         if (rxq_index > QRX_CTRL_MAX_INDEX)
1101                 return ICE_ERR_PARAM;
1102
1103         /* Clear each dword register separately */
1104         for (i = 0; i < ICE_RXQ_CTX_SIZE_DWORDS; i++)
1105                 wr32(hw, QRX_CONTEXT(i, rxq_index), 0);
1106
1107         return ICE_SUCCESS;
1108 }
1109
1110 /* LAN Tx Queue Context */
1111 const struct ice_ctx_ele ice_tlan_ctx_info[] = {
1112                                     /* Field                    Width   LSB */
1113         ICE_CTX_STORE(ice_tlan_ctx, base,                       57,     0),
1114         ICE_CTX_STORE(ice_tlan_ctx, port_num,                   3,      57),
1115         ICE_CTX_STORE(ice_tlan_ctx, cgd_num,                    5,      60),
1116         ICE_CTX_STORE(ice_tlan_ctx, pf_num,                     3,      65),
1117         ICE_CTX_STORE(ice_tlan_ctx, vmvf_num,                   10,     68),
1118         ICE_CTX_STORE(ice_tlan_ctx, vmvf_type,                  2,      78),
1119         ICE_CTX_STORE(ice_tlan_ctx, src_vsi,                    10,     80),
1120         ICE_CTX_STORE(ice_tlan_ctx, tsyn_ena,                   1,      90),
1121         ICE_CTX_STORE(ice_tlan_ctx, internal_usage_flag,        1,      91),
1122         ICE_CTX_STORE(ice_tlan_ctx, alt_vlan,                   1,      92),
1123         ICE_CTX_STORE(ice_tlan_ctx, cpuid,                      8,      93),
1124         ICE_CTX_STORE(ice_tlan_ctx, wb_mode,                    1,      101),
1125         ICE_CTX_STORE(ice_tlan_ctx, tphrd_desc,                 1,      102),
1126         ICE_CTX_STORE(ice_tlan_ctx, tphrd,                      1,      103),
1127         ICE_CTX_STORE(ice_tlan_ctx, tphwr_desc,                 1,      104),
1128         ICE_CTX_STORE(ice_tlan_ctx, cmpq_id,                    9,      105),
1129         ICE_CTX_STORE(ice_tlan_ctx, qnum_in_func,               14,     114),
1130         ICE_CTX_STORE(ice_tlan_ctx, itr_notification_mode,      1,      128),
1131         ICE_CTX_STORE(ice_tlan_ctx, adjust_prof_id,             6,      129),
1132         ICE_CTX_STORE(ice_tlan_ctx, qlen,                       13,     135),
1133         ICE_CTX_STORE(ice_tlan_ctx, quanta_prof_idx,            4,      148),
1134         ICE_CTX_STORE(ice_tlan_ctx, tso_ena,                    1,      152),
1135         ICE_CTX_STORE(ice_tlan_ctx, tso_qnum,                   11,     153),
1136         ICE_CTX_STORE(ice_tlan_ctx, legacy_int,                 1,      164),
1137         ICE_CTX_STORE(ice_tlan_ctx, drop_ena,                   1,      165),
1138         ICE_CTX_STORE(ice_tlan_ctx, cache_prof_idx,             2,      166),
1139         ICE_CTX_STORE(ice_tlan_ctx, pkt_shaper_prof_idx,        3,      168),
1140         ICE_CTX_STORE(ice_tlan_ctx, int_q_state,                122,    171),
1141         { 0 }
1142 };
1143
1144 /**
1145  * ice_copy_tx_cmpltnq_ctx_to_hw
1146  * @hw: pointer to the hardware structure
1147  * @ice_tx_cmpltnq_ctx: pointer to the Tx completion queue context
1148  * @tx_cmpltnq_index: the index of the completion queue
1149  *
1150  * Copies Tx completion queue context from dense structure to HW register space
1151  */
1152 static enum ice_status
1153 ice_copy_tx_cmpltnq_ctx_to_hw(struct ice_hw *hw, u8 *ice_tx_cmpltnq_ctx,
1154                               u32 tx_cmpltnq_index)
1155 {
1156         u8 i;
1157
1158         if (!ice_tx_cmpltnq_ctx)
1159                 return ICE_ERR_BAD_PTR;
1160
1161         if (tx_cmpltnq_index > GLTCLAN_CQ_CNTX0_MAX_INDEX)
1162                 return ICE_ERR_PARAM;
1163
1164         /* Copy each dword separately to HW */
1165         for (i = 0; i < ICE_TX_CMPLTNQ_CTX_SIZE_DWORDS; i++) {
1166                 wr32(hw, GLTCLAN_CQ_CNTX(i, tx_cmpltnq_index),
1167                      *((u32 *)(ice_tx_cmpltnq_ctx + (i * sizeof(u32)))));
1168
1169                 ice_debug(hw, ICE_DBG_QCTX, "cmpltnqdata[%d]: %08X\n", i,
1170                           *((u32 *)(ice_tx_cmpltnq_ctx + (i * sizeof(u32)))));
1171         }
1172
1173         return ICE_SUCCESS;
1174 }
1175
1176 /* LAN Tx Completion Queue Context */
1177 static const struct ice_ctx_ele ice_tx_cmpltnq_ctx_info[] = {
1178                                        /* Field                 Width   LSB */
1179         ICE_CTX_STORE(ice_tx_cmpltnq_ctx, base,                 57,     0),
1180         ICE_CTX_STORE(ice_tx_cmpltnq_ctx, q_len,                18,     64),
1181         ICE_CTX_STORE(ice_tx_cmpltnq_ctx, generation,           1,      96),
1182         ICE_CTX_STORE(ice_tx_cmpltnq_ctx, wrt_ptr,              22,     97),
1183         ICE_CTX_STORE(ice_tx_cmpltnq_ctx, pf_num,               3,      128),
1184         ICE_CTX_STORE(ice_tx_cmpltnq_ctx, vmvf_num,             10,     131),
1185         ICE_CTX_STORE(ice_tx_cmpltnq_ctx, vmvf_type,            2,      141),
1186         ICE_CTX_STORE(ice_tx_cmpltnq_ctx, tph_desc_wr,          1,      160),
1187         ICE_CTX_STORE(ice_tx_cmpltnq_ctx, cpuid,                8,      161),
1188         ICE_CTX_STORE(ice_tx_cmpltnq_ctx, cmpltn_cache,         512,    192),
1189         { 0 }
1190 };
1191
1192 /**
1193  * ice_write_tx_cmpltnq_ctx
1194  * @hw: pointer to the hardware structure
1195  * @tx_cmpltnq_ctx: pointer to the completion queue context
1196  * @tx_cmpltnq_index: the index of the completion queue
1197  *
1198  * Converts completion queue context from sparse to dense structure and then
1199  * writes it to HW register space
1200  */
1201 enum ice_status
1202 ice_write_tx_cmpltnq_ctx(struct ice_hw *hw,
1203                          struct ice_tx_cmpltnq_ctx *tx_cmpltnq_ctx,
1204                          u32 tx_cmpltnq_index)
1205 {
1206         u8 ctx_buf[ICE_TX_CMPLTNQ_CTX_SIZE_DWORDS * sizeof(u32)] = { 0 };
1207
1208         ice_set_ctx(hw, (u8 *)tx_cmpltnq_ctx, ctx_buf, ice_tx_cmpltnq_ctx_info);
1209         return ice_copy_tx_cmpltnq_ctx_to_hw(hw, ctx_buf, tx_cmpltnq_index);
1210 }
1211
1212 /**
1213  * ice_clear_tx_cmpltnq_ctx
1214  * @hw: pointer to the hardware structure
1215  * @tx_cmpltnq_index: the index of the completion queue to clear
1216  *
1217  * Clears Tx completion queue context in HW register space
1218  */
1219 enum ice_status
1220 ice_clear_tx_cmpltnq_ctx(struct ice_hw *hw, u32 tx_cmpltnq_index)
1221 {
1222         u8 i;
1223
1224         if (tx_cmpltnq_index > GLTCLAN_CQ_CNTX0_MAX_INDEX)
1225                 return ICE_ERR_PARAM;
1226
1227         /* Clear each dword register separately */
1228         for (i = 0; i < ICE_TX_CMPLTNQ_CTX_SIZE_DWORDS; i++)
1229                 wr32(hw, GLTCLAN_CQ_CNTX(i, tx_cmpltnq_index), 0);
1230
1231         return ICE_SUCCESS;
1232 }
1233
1234 /**
1235  * ice_copy_tx_drbell_q_ctx_to_hw
1236  * @hw: pointer to the hardware structure
1237  * @ice_tx_drbell_q_ctx: pointer to the doorbell queue context
1238  * @tx_drbell_q_index: the index of the doorbell queue
1239  *
1240  * Copies doorbell queue context from dense structure to HW register space
1241  */
1242 static enum ice_status
1243 ice_copy_tx_drbell_q_ctx_to_hw(struct ice_hw *hw, u8 *ice_tx_drbell_q_ctx,
1244                                u32 tx_drbell_q_index)
1245 {
1246         u8 i;
1247
1248         if (!ice_tx_drbell_q_ctx)
1249                 return ICE_ERR_BAD_PTR;
1250
1251         if (tx_drbell_q_index > QTX_COMM_DBLQ_DBELL_MAX_INDEX)
1252                 return ICE_ERR_PARAM;
1253
1254         /* Copy each dword separately to HW */
1255         for (i = 0; i < ICE_TX_DRBELL_Q_CTX_SIZE_DWORDS; i++) {
1256                 wr32(hw, QTX_COMM_DBLQ_CNTX(i, tx_drbell_q_index),
1257                      *((u32 *)(ice_tx_drbell_q_ctx + (i * sizeof(u32)))));
1258
1259                 ice_debug(hw, ICE_DBG_QCTX, "tx_drbell_qdata[%d]: %08X\n", i,
1260                           *((u32 *)(ice_tx_drbell_q_ctx + (i * sizeof(u32)))));
1261         }
1262
1263         return ICE_SUCCESS;
1264 }
1265
1266 /* LAN Tx Doorbell Queue Context info */
1267 static const struct ice_ctx_ele ice_tx_drbell_q_ctx_info[] = {
1268                                         /* Field                Width   LSB */
1269         ICE_CTX_STORE(ice_tx_drbell_q_ctx, base,                57,     0),
1270         ICE_CTX_STORE(ice_tx_drbell_q_ctx, ring_len,            13,     64),
1271         ICE_CTX_STORE(ice_tx_drbell_q_ctx, pf_num,              3,      80),
1272         ICE_CTX_STORE(ice_tx_drbell_q_ctx, vf_num,              8,      84),
1273         ICE_CTX_STORE(ice_tx_drbell_q_ctx, vmvf_type,           2,      94),
1274         ICE_CTX_STORE(ice_tx_drbell_q_ctx, cpuid,               8,      96),
1275         ICE_CTX_STORE(ice_tx_drbell_q_ctx, tph_desc_rd,         1,      104),
1276         ICE_CTX_STORE(ice_tx_drbell_q_ctx, tph_desc_wr,         1,      108),
1277         ICE_CTX_STORE(ice_tx_drbell_q_ctx, db_q_en,             1,      112),
1278         ICE_CTX_STORE(ice_tx_drbell_q_ctx, rd_head,             13,     128),
1279         ICE_CTX_STORE(ice_tx_drbell_q_ctx, rd_tail,             13,     144),
1280         { 0 }
1281 };
1282
1283 /**
1284  * ice_write_tx_drbell_q_ctx
1285  * @hw: pointer to the hardware structure
1286  * @tx_drbell_q_ctx: pointer to the doorbell queue context
1287  * @tx_drbell_q_index: the index of the doorbell queue
1288  *
1289  * Converts doorbell queue context from sparse to dense structure and then
1290  * writes it to HW register space
1291  */
1292 enum ice_status
1293 ice_write_tx_drbell_q_ctx(struct ice_hw *hw,
1294                           struct ice_tx_drbell_q_ctx *tx_drbell_q_ctx,
1295                           u32 tx_drbell_q_index)
1296 {
1297         u8 ctx_buf[ICE_TX_DRBELL_Q_CTX_SIZE_DWORDS * sizeof(u32)] = { 0 };
1298
1299         ice_set_ctx(hw, (u8 *)tx_drbell_q_ctx, ctx_buf,
1300                     ice_tx_drbell_q_ctx_info);
1301         return ice_copy_tx_drbell_q_ctx_to_hw(hw, ctx_buf, tx_drbell_q_index);
1302 }
1303
1304 /**
1305  * ice_clear_tx_drbell_q_ctx
1306  * @hw: pointer to the hardware structure
1307  * @tx_drbell_q_index: the index of the doorbell queue to clear
1308  *
1309  * Clears doorbell queue context in HW register space
1310  */
1311 enum ice_status
1312 ice_clear_tx_drbell_q_ctx(struct ice_hw *hw, u32 tx_drbell_q_index)
1313 {
1314         u8 i;
1315
1316         if (tx_drbell_q_index > QTX_COMM_DBLQ_DBELL_MAX_INDEX)
1317                 return ICE_ERR_PARAM;
1318
1319         /* Clear each dword register separately */
1320         for (i = 0; i < ICE_TX_DRBELL_Q_CTX_SIZE_DWORDS; i++)
1321                 wr32(hw, QTX_COMM_DBLQ_CNTX(i, tx_drbell_q_index), 0);
1322
1323         return ICE_SUCCESS;
1324 }
1325
1326 /* FW Admin Queue command wrappers */
1327
1328 /**
1329  * ice_aq_send_cmd - send FW Admin Queue command to FW Admin Queue
1330  * @hw: pointer to the HW struct
1331  * @desc: descriptor describing the command
1332  * @buf: buffer to use for indirect commands (NULL for direct commands)
1333  * @buf_size: size of buffer for indirect commands (0 for direct commands)
1334  * @cd: pointer to command details structure
1335  *
1336  * Helper function to send FW Admin Queue commands to the FW Admin Queue.
1337  */
1338 enum ice_status
1339 ice_aq_send_cmd(struct ice_hw *hw, struct ice_aq_desc *desc, void *buf,
1340                 u16 buf_size, struct ice_sq_cd *cd)
1341 {
1342         if (hw->aq_send_cmd_fn) {
1343                 enum ice_status status = ICE_ERR_NOT_READY;
1344                 u16 retval = ICE_AQ_RC_OK;
1345
1346                 ice_acquire_lock(&hw->adminq.sq_lock);
1347                 if (!hw->aq_send_cmd_fn(hw->aq_send_cmd_param, desc,
1348                                         buf, buf_size)) {
1349                         retval = LE16_TO_CPU(desc->retval);
1350                         /* strip off FW internal code */
1351                         if (retval)
1352                                 retval &= 0xff;
1353                         if (retval == ICE_AQ_RC_OK)
1354                                 status = ICE_SUCCESS;
1355                         else
1356                                 status = ICE_ERR_AQ_ERROR;
1357                 }
1358
1359                 hw->adminq.sq_last_status = (enum ice_aq_err)retval;
1360                 ice_release_lock(&hw->adminq.sq_lock);
1361
1362                 return status;
1363         }
1364         return ice_sq_send_cmd(hw, &hw->adminq, desc, buf, buf_size, cd);
1365 }
1366
1367 /**
1368  * ice_aq_get_fw_ver
1369  * @hw: pointer to the HW struct
1370  * @cd: pointer to command details structure or NULL
1371  *
1372  * Get the firmware version (0x0001) from the admin queue commands
1373  */
1374 enum ice_status ice_aq_get_fw_ver(struct ice_hw *hw, struct ice_sq_cd *cd)
1375 {
1376         struct ice_aqc_get_ver *resp;
1377         struct ice_aq_desc desc;
1378         enum ice_status status;
1379
1380         resp = &desc.params.get_ver;
1381
1382         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_get_ver);
1383
1384         status = ice_aq_send_cmd(hw, &desc, NULL, 0, cd);
1385
1386         if (!status) {
1387                 hw->fw_branch = resp->fw_branch;
1388                 hw->fw_maj_ver = resp->fw_major;
1389                 hw->fw_min_ver = resp->fw_minor;
1390                 hw->fw_patch = resp->fw_patch;
1391                 hw->fw_build = LE32_TO_CPU(resp->fw_build);
1392                 hw->api_branch = resp->api_branch;
1393                 hw->api_maj_ver = resp->api_major;
1394                 hw->api_min_ver = resp->api_minor;
1395                 hw->api_patch = resp->api_patch;
1396         }
1397
1398         return status;
1399 }
1400
1401 /**
1402  * ice_aq_send_driver_ver
1403  * @hw: pointer to the HW struct
1404  * @dv: driver's major, minor version
1405  * @cd: pointer to command details structure or NULL
1406  *
1407  * Send the driver version (0x0002) to the firmware
1408  */
1409 enum ice_status
1410 ice_aq_send_driver_ver(struct ice_hw *hw, struct ice_driver_ver *dv,
1411                        struct ice_sq_cd *cd)
1412 {
1413         struct ice_aqc_driver_ver *cmd;
1414         struct ice_aq_desc desc;
1415         u16 len;
1416
1417         cmd = &desc.params.driver_ver;
1418
1419         if (!dv)
1420                 return ICE_ERR_PARAM;
1421
1422         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_driver_ver);
1423
1424         desc.flags |= CPU_TO_LE16(ICE_AQ_FLAG_RD);
1425         cmd->major_ver = dv->major_ver;
1426         cmd->minor_ver = dv->minor_ver;
1427         cmd->build_ver = dv->build_ver;
1428         cmd->subbuild_ver = dv->subbuild_ver;
1429
1430         len = 0;
1431         while (len < sizeof(dv->driver_string) &&
1432                IS_ASCII(dv->driver_string[len]) && dv->driver_string[len])
1433                 len++;
1434
1435         return ice_aq_send_cmd(hw, &desc, dv->driver_string, len, cd);
1436 }
1437
1438 /**
1439  * ice_aq_q_shutdown
1440  * @hw: pointer to the HW struct
1441  * @unloading: is the driver unloading itself
1442  *
1443  * Tell the Firmware that we're shutting down the AdminQ and whether
1444  * or not the driver is unloading as well (0x0003).
1445  */
1446 enum ice_status ice_aq_q_shutdown(struct ice_hw *hw, bool unloading)
1447 {
1448         struct ice_aqc_q_shutdown *cmd;
1449         struct ice_aq_desc desc;
1450
1451         cmd = &desc.params.q_shutdown;
1452
1453         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_q_shutdown);
1454
1455         if (unloading)
1456                 cmd->driver_unloading = ICE_AQC_DRIVER_UNLOADING;
1457
1458         return ice_aq_send_cmd(hw, &desc, NULL, 0, NULL);
1459 }
1460
1461 /**
1462  * ice_aq_req_res
1463  * @hw: pointer to the HW struct
1464  * @res: resource ID
1465  * @access: access type
1466  * @sdp_number: resource number
1467  * @timeout: the maximum time in ms that the driver may hold the resource
1468  * @cd: pointer to command details structure or NULL
1469  *
1470  * Requests common resource using the admin queue commands (0x0008).
1471  * When attempting to acquire the Global Config Lock, the driver can
1472  * learn of three states:
1473  *  1) ICE_SUCCESS -        acquired lock, and can perform download package
1474  *  2) ICE_ERR_AQ_ERROR -   did not get lock, driver should fail to load
1475  *  3) ICE_ERR_AQ_NO_WORK - did not get lock, but another driver has
1476  *                          successfully downloaded the package; the driver does
1477  *                          not have to download the package and can continue
1478  *                          loading
1479  *
1480  * Note that if the caller is in an acquire lock, perform action, release lock
1481  * phase of operation, it is possible that the FW may detect a timeout and issue
1482  * a CORER. In this case, the driver will receive a CORER interrupt and will
1483  * have to determine its cause. The calling thread that is handling this flow
1484  * will likely get an error propagated back to it indicating the Download
1485  * Package, Update Package or the Release Resource AQ commands timed out.
1486  */
1487 static enum ice_status
1488 ice_aq_req_res(struct ice_hw *hw, enum ice_aq_res_ids res,
1489                enum ice_aq_res_access_type access, u8 sdp_number, u32 *timeout,
1490                struct ice_sq_cd *cd)
1491 {
1492         struct ice_aqc_req_res *cmd_resp;
1493         struct ice_aq_desc desc;
1494         enum ice_status status;
1495
1496         ice_debug(hw, ICE_DBG_TRACE, "%s\n", __func__);
1497
1498         cmd_resp = &desc.params.res_owner;
1499
1500         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_req_res);
1501
1502         cmd_resp->res_id = CPU_TO_LE16(res);
1503         cmd_resp->access_type = CPU_TO_LE16(access);
1504         cmd_resp->res_number = CPU_TO_LE32(sdp_number);
1505         cmd_resp->timeout = CPU_TO_LE32(*timeout);
1506         *timeout = 0;
1507
1508         status = ice_aq_send_cmd(hw, &desc, NULL, 0, cd);
1509
1510         /* The completion specifies the maximum time in ms that the driver
1511          * may hold the resource in the Timeout field.
1512          */
1513
1514         /* Global config lock response utilizes an additional status field.
1515          *
1516          * If the Global config lock resource is held by some other driver, the
1517          * command completes with ICE_AQ_RES_GLBL_IN_PROG in the status field
1518          * and the timeout field indicates the maximum time the current owner
1519          * of the resource has to free it.
1520          */
1521         if (res == ICE_GLOBAL_CFG_LOCK_RES_ID) {
1522                 if (LE16_TO_CPU(cmd_resp->status) == ICE_AQ_RES_GLBL_SUCCESS) {
1523                         *timeout = LE32_TO_CPU(cmd_resp->timeout);
1524                         return ICE_SUCCESS;
1525                 } else if (LE16_TO_CPU(cmd_resp->status) ==
1526                            ICE_AQ_RES_GLBL_IN_PROG) {
1527                         *timeout = LE32_TO_CPU(cmd_resp->timeout);
1528                         return ICE_ERR_AQ_ERROR;
1529                 } else if (LE16_TO_CPU(cmd_resp->status) ==
1530                            ICE_AQ_RES_GLBL_DONE) {
1531                         return ICE_ERR_AQ_NO_WORK;
1532                 }
1533
1534                 /* invalid FW response, force a timeout immediately */
1535                 *timeout = 0;
1536                 return ICE_ERR_AQ_ERROR;
1537         }
1538
1539         /* If the resource is held by some other driver, the command completes
1540          * with a busy return value and the timeout field indicates the maximum
1541          * time the current owner of the resource has to free it.
1542          */
1543         if (!status || hw->adminq.sq_last_status == ICE_AQ_RC_EBUSY)
1544                 *timeout = LE32_TO_CPU(cmd_resp->timeout);
1545
1546         return status;
1547 }
1548
1549 /**
1550  * ice_aq_release_res
1551  * @hw: pointer to the HW struct
1552  * @res: resource ID
1553  * @sdp_number: resource number
1554  * @cd: pointer to command details structure or NULL
1555  *
1556  * release common resource using the admin queue commands (0x0009)
1557  */
1558 static enum ice_status
1559 ice_aq_release_res(struct ice_hw *hw, enum ice_aq_res_ids res, u8 sdp_number,
1560                    struct ice_sq_cd *cd)
1561 {
1562         struct ice_aqc_req_res *cmd;
1563         struct ice_aq_desc desc;
1564
1565         ice_debug(hw, ICE_DBG_TRACE, "%s\n", __func__);
1566
1567         cmd = &desc.params.res_owner;
1568
1569         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_release_res);
1570
1571         cmd->res_id = CPU_TO_LE16(res);
1572         cmd->res_number = CPU_TO_LE32(sdp_number);
1573
1574         return ice_aq_send_cmd(hw, &desc, NULL, 0, cd);
1575 }
1576
1577 /**
1578  * ice_acquire_res
1579  * @hw: pointer to the HW structure
1580  * @res: resource ID
1581  * @access: access type (read or write)
1582  * @timeout: timeout in milliseconds
1583  *
1584  * This function will attempt to acquire the ownership of a resource.
1585  */
1586 enum ice_status
1587 ice_acquire_res(struct ice_hw *hw, enum ice_aq_res_ids res,
1588                 enum ice_aq_res_access_type access, u32 timeout)
1589 {
1590 #define ICE_RES_POLLING_DELAY_MS        10
1591         u32 delay = ICE_RES_POLLING_DELAY_MS;
1592         u32 time_left = timeout;
1593         enum ice_status status;
1594
1595         ice_debug(hw, ICE_DBG_TRACE, "%s\n", __func__);
1596
1597         status = ice_aq_req_res(hw, res, access, 0, &time_left, NULL);
1598
1599         /* A return code of ICE_ERR_AQ_NO_WORK means that another driver has
1600          * previously acquired the resource and performed any necessary updates;
1601          * in this case the caller does not obtain the resource and has no
1602          * further work to do.
1603          */
1604         if (status == ICE_ERR_AQ_NO_WORK)
1605                 goto ice_acquire_res_exit;
1606
1607         if (status)
1608                 ice_debug(hw, ICE_DBG_RES,
1609                           "resource %d acquire type %d failed.\n", res, access);
1610
1611         /* If necessary, poll until the current lock owner timeouts */
1612         timeout = time_left;
1613         while (status && timeout && time_left) {
1614                 ice_msec_delay(delay, true);
1615                 timeout = (timeout > delay) ? timeout - delay : 0;
1616                 status = ice_aq_req_res(hw, res, access, 0, &time_left, NULL);
1617
1618                 if (status == ICE_ERR_AQ_NO_WORK)
1619                         /* lock free, but no work to do */
1620                         break;
1621
1622                 if (!status)
1623                         /* lock acquired */
1624                         break;
1625         }
1626         if (status && status != ICE_ERR_AQ_NO_WORK)
1627                 ice_debug(hw, ICE_DBG_RES, "resource acquire timed out.\n");
1628
1629 ice_acquire_res_exit:
1630         if (status == ICE_ERR_AQ_NO_WORK) {
1631                 if (access == ICE_RES_WRITE)
1632                         ice_debug(hw, ICE_DBG_RES,
1633                                   "resource indicates no work to do.\n");
1634                 else
1635                         ice_debug(hw, ICE_DBG_RES,
1636                                   "Warning: ICE_ERR_AQ_NO_WORK not expected\n");
1637         }
1638         return status;
1639 }
1640
1641 /**
1642  * ice_release_res
1643  * @hw: pointer to the HW structure
1644  * @res: resource ID
1645  *
1646  * This function will release a resource using the proper Admin Command.
1647  */
1648 void ice_release_res(struct ice_hw *hw, enum ice_aq_res_ids res)
1649 {
1650         enum ice_status status;
1651         u32 total_delay = 0;
1652
1653         ice_debug(hw, ICE_DBG_TRACE, "%s\n", __func__);
1654
1655         status = ice_aq_release_res(hw, res, 0, NULL);
1656
1657         /* there are some rare cases when trying to release the resource
1658          * results in an admin queue timeout, so handle them correctly
1659          */
1660         while ((status == ICE_ERR_AQ_TIMEOUT) &&
1661                (total_delay < hw->adminq.sq_cmd_timeout)) {
1662                 ice_msec_delay(1, true);
1663                 status = ice_aq_release_res(hw, res, 0, NULL);
1664                 total_delay++;
1665         }
1666 }
1667
1668 /**
1669  * ice_aq_alloc_free_res - command to allocate/free resources
1670  * @hw: pointer to the HW struct
1671  * @num_entries: number of resource entries in buffer
1672  * @buf: Indirect buffer to hold data parameters and response
1673  * @buf_size: size of buffer for indirect commands
1674  * @opc: pass in the command opcode
1675  * @cd: pointer to command details structure or NULL
1676  *
1677  * Helper function to allocate/free resources using the admin queue commands
1678  */
1679 enum ice_status
1680 ice_aq_alloc_free_res(struct ice_hw *hw, u16 num_entries,
1681                       struct ice_aqc_alloc_free_res_elem *buf, u16 buf_size,
1682                       enum ice_adminq_opc opc, struct ice_sq_cd *cd)
1683 {
1684         struct ice_aqc_alloc_free_res_cmd *cmd;
1685         struct ice_aq_desc desc;
1686
1687         ice_debug(hw, ICE_DBG_TRACE, "%s\n", __func__);
1688
1689         cmd = &desc.params.sw_res_ctrl;
1690
1691         if (!buf)
1692                 return ICE_ERR_PARAM;
1693
1694         if (buf_size < (num_entries * sizeof(buf->elem[0])))
1695                 return ICE_ERR_PARAM;
1696
1697         ice_fill_dflt_direct_cmd_desc(&desc, opc);
1698
1699         desc.flags |= CPU_TO_LE16(ICE_AQ_FLAG_RD);
1700
1701         cmd->num_entries = CPU_TO_LE16(num_entries);
1702
1703         return ice_aq_send_cmd(hw, &desc, buf, buf_size, cd);
1704 }
1705
1706 /**
1707  * ice_alloc_hw_res - allocate resource
1708  * @hw: pointer to the HW struct
1709  * @type: type of resource
1710  * @num: number of resources to allocate
1711  * @btm: allocate from bottom
1712  * @res: pointer to array that will receive the resources
1713  */
1714 enum ice_status
1715 ice_alloc_hw_res(struct ice_hw *hw, u16 type, u16 num, bool btm, u16 *res)
1716 {
1717         struct ice_aqc_alloc_free_res_elem *buf;
1718         enum ice_status status;
1719         u16 buf_len;
1720
1721         buf_len = ice_struct_size(buf, elem, num - 1);
1722         buf = (struct ice_aqc_alloc_free_res_elem *)
1723                 ice_malloc(hw, buf_len);
1724         if (!buf)
1725                 return ICE_ERR_NO_MEMORY;
1726
1727         /* Prepare buffer to allocate resource. */
1728         buf->num_elems = CPU_TO_LE16(num);
1729         buf->res_type = CPU_TO_LE16(type | ICE_AQC_RES_TYPE_FLAG_DEDICATED |
1730                                     ICE_AQC_RES_TYPE_FLAG_IGNORE_INDEX);
1731         if (btm)
1732                 buf->res_type |= CPU_TO_LE16(ICE_AQC_RES_TYPE_FLAG_SCAN_BOTTOM);
1733
1734         status = ice_aq_alloc_free_res(hw, 1, buf, buf_len,
1735                                        ice_aqc_opc_alloc_res, NULL);
1736         if (status)
1737                 goto ice_alloc_res_exit;
1738
1739         ice_memcpy(res, buf->elem, sizeof(buf->elem) * num,
1740                    ICE_NONDMA_TO_NONDMA);
1741
1742 ice_alloc_res_exit:
1743         ice_free(hw, buf);
1744         return status;
1745 }
1746
1747 /**
1748  * ice_free_hw_res - free allocated HW resource
1749  * @hw: pointer to the HW struct
1750  * @type: type of resource to free
1751  * @num: number of resources
1752  * @res: pointer to array that contains the resources to free
1753  */
1754 enum ice_status ice_free_hw_res(struct ice_hw *hw, u16 type, u16 num, u16 *res)
1755 {
1756         struct ice_aqc_alloc_free_res_elem *buf;
1757         enum ice_status status;
1758         u16 buf_len;
1759
1760         buf_len = ice_struct_size(buf, elem, num - 1);
1761         buf = (struct ice_aqc_alloc_free_res_elem *)ice_malloc(hw, buf_len);
1762         if (!buf)
1763                 return ICE_ERR_NO_MEMORY;
1764
1765         /* Prepare buffer to free resource. */
1766         buf->num_elems = CPU_TO_LE16(num);
1767         buf->res_type = CPU_TO_LE16(type);
1768         ice_memcpy(buf->elem, res, sizeof(buf->elem) * num,
1769                    ICE_NONDMA_TO_NONDMA);
1770
1771         status = ice_aq_alloc_free_res(hw, num, buf, buf_len,
1772                                        ice_aqc_opc_free_res, NULL);
1773         if (status)
1774                 ice_debug(hw, ICE_DBG_SW, "CQ CMD Buffer:\n");
1775
1776         ice_free(hw, buf);
1777         return status;
1778 }
1779
1780 /**
1781  * ice_get_num_per_func - determine number of resources per PF
1782  * @hw: pointer to the HW structure
1783  * @max: value to be evenly split between each PF
1784  *
1785  * Determine the number of valid functions by going through the bitmap returned
1786  * from parsing capabilities and use this to calculate the number of resources
1787  * per PF based on the max value passed in.
1788  */
1789 static u32 ice_get_num_per_func(struct ice_hw *hw, u32 max)
1790 {
1791         u8 funcs;
1792
1793 #define ICE_CAPS_VALID_FUNCS_M  0xFF
1794         funcs = ice_hweight8(hw->dev_caps.common_cap.valid_functions &
1795                              ICE_CAPS_VALID_FUNCS_M);
1796
1797         if (!funcs)
1798                 return 0;
1799
1800         return max / funcs;
1801 }
1802
1803 /**
1804  * ice_parse_caps - parse function/device capabilities
1805  * @hw: pointer to the HW struct
1806  * @buf: pointer to a buffer containing function/device capability records
1807  * @cap_count: number of capability records in the list
1808  * @opc: type of capabilities list to parse
1809  *
1810  * Helper function to parse function(0x000a)/device(0x000b) capabilities list.
1811  */
1812 static void
1813 ice_parse_caps(struct ice_hw *hw, void *buf, u32 cap_count,
1814                enum ice_adminq_opc opc)
1815 {
1816         struct ice_aqc_list_caps_elem *cap_resp;
1817         struct ice_hw_func_caps *func_p = NULL;
1818         struct ice_hw_dev_caps *dev_p = NULL;
1819         struct ice_hw_common_caps *caps;
1820         char const *prefix;
1821         u32 i;
1822
1823         if (!buf)
1824                 return;
1825
1826         cap_resp = (struct ice_aqc_list_caps_elem *)buf;
1827
1828         if (opc == ice_aqc_opc_list_dev_caps) {
1829                 dev_p = &hw->dev_caps;
1830                 caps = &dev_p->common_cap;
1831
1832                 ice_memset(dev_p, 0, sizeof(*dev_p), ICE_NONDMA_MEM);
1833
1834                 prefix = "dev cap";
1835         } else if (opc == ice_aqc_opc_list_func_caps) {
1836                 func_p = &hw->func_caps;
1837                 caps = &func_p->common_cap;
1838
1839                 ice_memset(func_p, 0, sizeof(*func_p), ICE_NONDMA_MEM);
1840
1841                 prefix = "func cap";
1842         } else {
1843                 ice_debug(hw, ICE_DBG_INIT, "wrong opcode\n");
1844                 return;
1845         }
1846
1847         for (i = 0; caps && i < cap_count; i++, cap_resp++) {
1848                 u32 logical_id = LE32_TO_CPU(cap_resp->logical_id);
1849                 u32 phys_id = LE32_TO_CPU(cap_resp->phys_id);
1850                 u32 number = LE32_TO_CPU(cap_resp->number);
1851                 u16 cap = LE16_TO_CPU(cap_resp->cap);
1852
1853                 switch (cap) {
1854                 case ICE_AQC_CAPS_VALID_FUNCTIONS:
1855                         caps->valid_functions = number;
1856                         ice_debug(hw, ICE_DBG_INIT,
1857                                   "%s: valid_functions (bitmap) = %d\n", prefix,
1858                                   caps->valid_functions);
1859
1860                         /* store func count for resource management purposes */
1861                         if (dev_p)
1862                                 dev_p->num_funcs = ice_hweight32(number);
1863                         break;
1864                 case ICE_AQC_CAPS_VSI:
1865                         if (dev_p) {
1866                                 dev_p->num_vsi_allocd_to_host = number;
1867                                 ice_debug(hw, ICE_DBG_INIT,
1868                                           "%s: num_vsi_allocd_to_host = %d\n",
1869                                           prefix,
1870                                           dev_p->num_vsi_allocd_to_host);
1871                         } else if (func_p) {
1872                                 func_p->guar_num_vsi =
1873                                         ice_get_num_per_func(hw, ICE_MAX_VSI);
1874                                 ice_debug(hw, ICE_DBG_INIT,
1875                                           "%s: guar_num_vsi (fw) = %d\n",
1876                                           prefix, number);
1877                                 ice_debug(hw, ICE_DBG_INIT,
1878                                           "%s: guar_num_vsi = %d\n",
1879                                           prefix, func_p->guar_num_vsi);
1880                         }
1881                         break;
1882                 case ICE_AQC_CAPS_DCB:
1883                         caps->dcb = (number == 1);
1884                         caps->active_tc_bitmap = logical_id;
1885                         caps->maxtc = phys_id;
1886                         ice_debug(hw, ICE_DBG_INIT,
1887                                   "%s: dcb = %d\n", prefix, caps->dcb);
1888                         ice_debug(hw, ICE_DBG_INIT,
1889                                   "%s: active_tc_bitmap = %d\n", prefix,
1890                                   caps->active_tc_bitmap);
1891                         ice_debug(hw, ICE_DBG_INIT,
1892                                   "%s: maxtc = %d\n", prefix, caps->maxtc);
1893                         break;
1894                 case ICE_AQC_CAPS_RSS:
1895                         caps->rss_table_size = number;
1896                         caps->rss_table_entry_width = logical_id;
1897                         ice_debug(hw, ICE_DBG_INIT,
1898                                   "%s: rss_table_size = %d\n", prefix,
1899                                   caps->rss_table_size);
1900                         ice_debug(hw, ICE_DBG_INIT,
1901                                   "%s: rss_table_entry_width = %d\n", prefix,
1902                                   caps->rss_table_entry_width);
1903                         break;
1904                 case ICE_AQC_CAPS_RXQS:
1905                         caps->num_rxq = number;
1906                         caps->rxq_first_id = phys_id;
1907                         ice_debug(hw, ICE_DBG_INIT,
1908                                   "%s: num_rxq = %d\n", prefix,
1909                                   caps->num_rxq);
1910                         ice_debug(hw, ICE_DBG_INIT,
1911                                   "%s: rxq_first_id = %d\n", prefix,
1912                                   caps->rxq_first_id);
1913                         break;
1914                 case ICE_AQC_CAPS_TXQS:
1915                         caps->num_txq = number;
1916                         caps->txq_first_id = phys_id;
1917                         ice_debug(hw, ICE_DBG_INIT,
1918                                   "%s: num_txq = %d\n", prefix,
1919                                   caps->num_txq);
1920                         ice_debug(hw, ICE_DBG_INIT,
1921                                   "%s: txq_first_id = %d\n", prefix,
1922                                   caps->txq_first_id);
1923                         break;
1924                 case ICE_AQC_CAPS_MSIX:
1925                         caps->num_msix_vectors = number;
1926                         caps->msix_vector_first_id = phys_id;
1927                         ice_debug(hw, ICE_DBG_INIT,
1928                                   "%s: num_msix_vectors = %d\n", prefix,
1929                                   caps->num_msix_vectors);
1930                         ice_debug(hw, ICE_DBG_INIT,
1931                                   "%s: msix_vector_first_id = %d\n", prefix,
1932                                   caps->msix_vector_first_id);
1933                         break;
1934                 case ICE_AQC_CAPS_FD:
1935                         if (dev_p) {
1936                                 dev_p->num_flow_director_fltr = number;
1937                                 ice_debug(hw, ICE_DBG_INIT,
1938                                           "%s: num_flow_director_fltr = %d\n",
1939                                           prefix,
1940                                           dev_p->num_flow_director_fltr);
1941                         }
1942                         if (func_p) {
1943                                 u32 reg_val, val;
1944
1945                                 if (hw->dcf_enabled)
1946                                         break;
1947                                 reg_val = rd32(hw, GLQF_FD_SIZE);
1948                                 val = (reg_val & GLQF_FD_SIZE_FD_GSIZE_M) >>
1949                                       GLQF_FD_SIZE_FD_GSIZE_S;
1950                                 func_p->fd_fltr_guar =
1951                                         ice_get_num_per_func(hw, val);
1952                                 val = (reg_val & GLQF_FD_SIZE_FD_BSIZE_M) >>
1953                                       GLQF_FD_SIZE_FD_BSIZE_S;
1954                                 func_p->fd_fltr_best_effort = val;
1955                                 ice_debug(hw, ICE_DBG_INIT,
1956                                           "%s: fd_fltr_guar = %d\n",
1957                                           prefix, func_p->fd_fltr_guar);
1958                                 ice_debug(hw, ICE_DBG_INIT,
1959                                           "%s: fd_fltr_best_effort = %d\n",
1960                                           prefix, func_p->fd_fltr_best_effort);
1961                         }
1962                         break;
1963                 case ICE_AQC_CAPS_MAX_MTU:
1964                         caps->max_mtu = number;
1965                         ice_debug(hw, ICE_DBG_INIT, "%s: max_mtu = %d\n",
1966                                   prefix, caps->max_mtu);
1967                         break;
1968                 default:
1969                         ice_debug(hw, ICE_DBG_INIT,
1970                                   "%s: unknown capability[%d]: 0x%x\n", prefix,
1971                                   i, cap);
1972                         break;
1973                 }
1974         }
1975
1976         /* Re-calculate capabilities that are dependent on the number of
1977          * physical ports; i.e. some features are not supported or function
1978          * differently on devices with more than 4 ports.
1979          */
1980         if (hw->dev_caps.num_funcs > 4) {
1981                 /* Max 4 TCs per port */
1982                 caps->maxtc = 4;
1983                 ice_debug(hw, ICE_DBG_INIT,
1984                           "%s: maxtc = %d (based on #ports)\n", prefix,
1985                           caps->maxtc);
1986         }
1987 }
1988
1989 /**
1990  * ice_aq_discover_caps - query function/device capabilities
1991  * @hw: pointer to the HW struct
1992  * @buf: a virtual buffer to hold the capabilities
1993  * @buf_size: Size of the virtual buffer
1994  * @cap_count: cap count needed if AQ err==ENOMEM
1995  * @opc: capabilities type to discover - pass in the command opcode
1996  * @cd: pointer to command details structure or NULL
1997  *
1998  * Get the function(0x000a)/device(0x000b) capabilities description from
1999  * the firmware.
2000  */
2001 static enum ice_status
2002 ice_aq_discover_caps(struct ice_hw *hw, void *buf, u16 buf_size, u32 *cap_count,
2003                      enum ice_adminq_opc opc, struct ice_sq_cd *cd)
2004 {
2005         struct ice_aqc_list_caps *cmd;
2006         struct ice_aq_desc desc;
2007         enum ice_status status;
2008
2009         cmd = &desc.params.get_cap;
2010
2011         if (opc != ice_aqc_opc_list_func_caps &&
2012             opc != ice_aqc_opc_list_dev_caps)
2013                 return ICE_ERR_PARAM;
2014
2015         ice_fill_dflt_direct_cmd_desc(&desc, opc);
2016
2017         status = ice_aq_send_cmd(hw, &desc, buf, buf_size, cd);
2018         if (!status)
2019                 ice_parse_caps(hw, buf, LE32_TO_CPU(cmd->count), opc);
2020         else if (hw->adminq.sq_last_status == ICE_AQ_RC_ENOMEM)
2021                 *cap_count = LE32_TO_CPU(cmd->count);
2022         return status;
2023 }
2024
2025 /**
2026  * ice_discover_caps - get info about the HW
2027  * @hw: pointer to the hardware structure
2028  * @opc: capabilities type to discover - pass in the command opcode
2029  */
2030 static enum ice_status
2031 ice_discover_caps(struct ice_hw *hw, enum ice_adminq_opc opc)
2032 {
2033         enum ice_status status;
2034         u32 cap_count;
2035         u16 cbuf_len;
2036         u8 retries;
2037
2038         /* The driver doesn't know how many capabilities the device will return
2039          * so the buffer size required isn't known ahead of time. The driver
2040          * starts with cbuf_len and if this turns out to be insufficient, the
2041          * device returns ICE_AQ_RC_ENOMEM and also the cap_count it needs.
2042          * The driver then allocates the buffer based on the count and retries
2043          * the operation. So it follows that the retry count is 2.
2044          */
2045 #define ICE_GET_CAP_BUF_COUNT   40
2046 #define ICE_GET_CAP_RETRY_COUNT 2
2047
2048         cap_count = ICE_GET_CAP_BUF_COUNT;
2049         retries = ICE_GET_CAP_RETRY_COUNT;
2050
2051         do {
2052                 void *cbuf;
2053
2054                 cbuf_len = (u16)(cap_count *
2055                                  sizeof(struct ice_aqc_list_caps_elem));
2056                 cbuf = ice_malloc(hw, cbuf_len);
2057                 if (!cbuf)
2058                         return ICE_ERR_NO_MEMORY;
2059
2060                 status = ice_aq_discover_caps(hw, cbuf, cbuf_len, &cap_count,
2061                                               opc, NULL);
2062                 ice_free(hw, cbuf);
2063
2064                 if (!status || hw->adminq.sq_last_status != ICE_AQ_RC_ENOMEM)
2065                         break;
2066
2067                 /* If ENOMEM is returned, try again with bigger buffer */
2068         } while (--retries);
2069
2070         return status;
2071 }
2072
2073 /**
2074  * ice_set_safe_mode_caps - Override dev/func capabilities when in safe mode
2075  * @hw: pointer to the hardware structure
2076  */
2077 void ice_set_safe_mode_caps(struct ice_hw *hw)
2078 {
2079         struct ice_hw_func_caps *func_caps = &hw->func_caps;
2080         struct ice_hw_dev_caps *dev_caps = &hw->dev_caps;
2081         u32 valid_func, rxq_first_id, txq_first_id;
2082         u32 msix_vector_first_id, max_mtu;
2083         u32 num_funcs;
2084
2085         /* cache some func_caps values that should be restored after memset */
2086         valid_func = func_caps->common_cap.valid_functions;
2087         txq_first_id = func_caps->common_cap.txq_first_id;
2088         rxq_first_id = func_caps->common_cap.rxq_first_id;
2089         msix_vector_first_id = func_caps->common_cap.msix_vector_first_id;
2090         max_mtu = func_caps->common_cap.max_mtu;
2091
2092         /* unset func capabilities */
2093         memset(func_caps, 0, sizeof(*func_caps));
2094
2095         /* restore cached values */
2096         func_caps->common_cap.valid_functions = valid_func;
2097         func_caps->common_cap.txq_first_id = txq_first_id;
2098         func_caps->common_cap.rxq_first_id = rxq_first_id;
2099         func_caps->common_cap.msix_vector_first_id = msix_vector_first_id;
2100         func_caps->common_cap.max_mtu = max_mtu;
2101
2102         /* one Tx and one Rx queue in safe mode */
2103         func_caps->common_cap.num_rxq = 1;
2104         func_caps->common_cap.num_txq = 1;
2105
2106         /* two MSIX vectors, one for traffic and one for misc causes */
2107         func_caps->common_cap.num_msix_vectors = 2;
2108         func_caps->guar_num_vsi = 1;
2109
2110         /* cache some dev_caps values that should be restored after memset */
2111         valid_func = dev_caps->common_cap.valid_functions;
2112         txq_first_id = dev_caps->common_cap.txq_first_id;
2113         rxq_first_id = dev_caps->common_cap.rxq_first_id;
2114         msix_vector_first_id = dev_caps->common_cap.msix_vector_first_id;
2115         max_mtu = dev_caps->common_cap.max_mtu;
2116         num_funcs = dev_caps->num_funcs;
2117
2118         /* unset dev capabilities */
2119         memset(dev_caps, 0, sizeof(*dev_caps));
2120
2121         /* restore cached values */
2122         dev_caps->common_cap.valid_functions = valid_func;
2123         dev_caps->common_cap.txq_first_id = txq_first_id;
2124         dev_caps->common_cap.rxq_first_id = rxq_first_id;
2125         dev_caps->common_cap.msix_vector_first_id = msix_vector_first_id;
2126         dev_caps->common_cap.max_mtu = max_mtu;
2127         dev_caps->num_funcs = num_funcs;
2128
2129         /* one Tx and one Rx queue per function in safe mode */
2130         dev_caps->common_cap.num_rxq = num_funcs;
2131         dev_caps->common_cap.num_txq = num_funcs;
2132
2133         /* two MSIX vectors per function */
2134         dev_caps->common_cap.num_msix_vectors = 2 * num_funcs;
2135 }
2136
2137 /**
2138  * ice_get_caps - get info about the HW
2139  * @hw: pointer to the hardware structure
2140  */
2141 enum ice_status ice_get_caps(struct ice_hw *hw)
2142 {
2143         enum ice_status status;
2144
2145         status = ice_discover_caps(hw, ice_aqc_opc_list_dev_caps);
2146         if (!status)
2147                 status = ice_discover_caps(hw, ice_aqc_opc_list_func_caps);
2148
2149         return status;
2150 }
2151
2152 /**
2153  * ice_aq_manage_mac_write - manage MAC address write command
2154  * @hw: pointer to the HW struct
2155  * @mac_addr: MAC address to be written as LAA/LAA+WoL/Port address
2156  * @flags: flags to control write behavior
2157  * @cd: pointer to command details structure or NULL
2158  *
2159  * This function is used to write MAC address to the NVM (0x0108).
2160  */
2161 enum ice_status
2162 ice_aq_manage_mac_write(struct ice_hw *hw, const u8 *mac_addr, u8 flags,
2163                         struct ice_sq_cd *cd)
2164 {
2165         struct ice_aqc_manage_mac_write *cmd;
2166         struct ice_aq_desc desc;
2167
2168         cmd = &desc.params.mac_write;
2169         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_manage_mac_write);
2170
2171         cmd->flags = flags;
2172         ice_memcpy(cmd->mac_addr, mac_addr, ETH_ALEN, ICE_NONDMA_TO_DMA);
2173
2174         return ice_aq_send_cmd(hw, &desc, NULL, 0, cd);
2175 }
2176
2177 /**
2178  * ice_aq_clear_pxe_mode
2179  * @hw: pointer to the HW struct
2180  *
2181  * Tell the firmware that the driver is taking over from PXE (0x0110).
2182  */
2183 static enum ice_status ice_aq_clear_pxe_mode(struct ice_hw *hw)
2184 {
2185         struct ice_aq_desc desc;
2186
2187         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_clear_pxe_mode);
2188         desc.params.clear_pxe.rx_cnt = ICE_AQC_CLEAR_PXE_RX_CNT;
2189
2190         return ice_aq_send_cmd(hw, &desc, NULL, 0, NULL);
2191 }
2192
2193 /**
2194  * ice_clear_pxe_mode - clear pxe operations mode
2195  * @hw: pointer to the HW struct
2196  *
2197  * Make sure all PXE mode settings are cleared, including things
2198  * like descriptor fetch/write-back mode.
2199  */
2200 void ice_clear_pxe_mode(struct ice_hw *hw)
2201 {
2202         if (ice_check_sq_alive(hw, &hw->adminq))
2203                 ice_aq_clear_pxe_mode(hw);
2204 }
2205
2206 /**
2207  * ice_get_link_speed_based_on_phy_type - returns link speed
2208  * @phy_type_low: lower part of phy_type
2209  * @phy_type_high: higher part of phy_type
2210  *
2211  * This helper function will convert an entry in PHY type structure
2212  * [phy_type_low, phy_type_high] to its corresponding link speed.
2213  * Note: In the structure of [phy_type_low, phy_type_high], there should
2214  * be one bit set, as this function will convert one PHY type to its
2215  * speed.
2216  * If no bit gets set, ICE_LINK_SPEED_UNKNOWN will be returned
2217  * If more than one bit gets set, ICE_LINK_SPEED_UNKNOWN will be returned
2218  */
2219 static u16
2220 ice_get_link_speed_based_on_phy_type(u64 phy_type_low, u64 phy_type_high)
2221 {
2222         u16 speed_phy_type_high = ICE_AQ_LINK_SPEED_UNKNOWN;
2223         u16 speed_phy_type_low = ICE_AQ_LINK_SPEED_UNKNOWN;
2224
2225         switch (phy_type_low) {
2226         case ICE_PHY_TYPE_LOW_100BASE_TX:
2227         case ICE_PHY_TYPE_LOW_100M_SGMII:
2228                 speed_phy_type_low = ICE_AQ_LINK_SPEED_100MB;
2229                 break;
2230         case ICE_PHY_TYPE_LOW_1000BASE_T:
2231         case ICE_PHY_TYPE_LOW_1000BASE_SX:
2232         case ICE_PHY_TYPE_LOW_1000BASE_LX:
2233         case ICE_PHY_TYPE_LOW_1000BASE_KX:
2234         case ICE_PHY_TYPE_LOW_1G_SGMII:
2235                 speed_phy_type_low = ICE_AQ_LINK_SPEED_1000MB;
2236                 break;
2237         case ICE_PHY_TYPE_LOW_2500BASE_T:
2238         case ICE_PHY_TYPE_LOW_2500BASE_X:
2239         case ICE_PHY_TYPE_LOW_2500BASE_KX:
2240                 speed_phy_type_low = ICE_AQ_LINK_SPEED_2500MB;
2241                 break;
2242         case ICE_PHY_TYPE_LOW_5GBASE_T:
2243         case ICE_PHY_TYPE_LOW_5GBASE_KR:
2244                 speed_phy_type_low = ICE_AQ_LINK_SPEED_5GB;
2245                 break;
2246         case ICE_PHY_TYPE_LOW_10GBASE_T:
2247         case ICE_PHY_TYPE_LOW_10G_SFI_DA:
2248         case ICE_PHY_TYPE_LOW_10GBASE_SR:
2249         case ICE_PHY_TYPE_LOW_10GBASE_LR:
2250         case ICE_PHY_TYPE_LOW_10GBASE_KR_CR1:
2251         case ICE_PHY_TYPE_LOW_10G_SFI_AOC_ACC:
2252         case ICE_PHY_TYPE_LOW_10G_SFI_C2C:
2253                 speed_phy_type_low = ICE_AQ_LINK_SPEED_10GB;
2254                 break;
2255         case ICE_PHY_TYPE_LOW_25GBASE_T:
2256         case ICE_PHY_TYPE_LOW_25GBASE_CR:
2257         case ICE_PHY_TYPE_LOW_25GBASE_CR_S:
2258         case ICE_PHY_TYPE_LOW_25GBASE_CR1:
2259         case ICE_PHY_TYPE_LOW_25GBASE_SR:
2260         case ICE_PHY_TYPE_LOW_25GBASE_LR:
2261         case ICE_PHY_TYPE_LOW_25GBASE_KR:
2262         case ICE_PHY_TYPE_LOW_25GBASE_KR_S:
2263         case ICE_PHY_TYPE_LOW_25GBASE_KR1:
2264         case ICE_PHY_TYPE_LOW_25G_AUI_AOC_ACC:
2265         case ICE_PHY_TYPE_LOW_25G_AUI_C2C:
2266                 speed_phy_type_low = ICE_AQ_LINK_SPEED_25GB;
2267                 break;
2268         case ICE_PHY_TYPE_LOW_40GBASE_CR4:
2269         case ICE_PHY_TYPE_LOW_40GBASE_SR4:
2270         case ICE_PHY_TYPE_LOW_40GBASE_LR4:
2271         case ICE_PHY_TYPE_LOW_40GBASE_KR4:
2272         case ICE_PHY_TYPE_LOW_40G_XLAUI_AOC_ACC:
2273         case ICE_PHY_TYPE_LOW_40G_XLAUI:
2274                 speed_phy_type_low = ICE_AQ_LINK_SPEED_40GB;
2275                 break;
2276         case ICE_PHY_TYPE_LOW_50GBASE_CR2:
2277         case ICE_PHY_TYPE_LOW_50GBASE_SR2:
2278         case ICE_PHY_TYPE_LOW_50GBASE_LR2:
2279         case ICE_PHY_TYPE_LOW_50GBASE_KR2:
2280         case ICE_PHY_TYPE_LOW_50G_LAUI2_AOC_ACC:
2281         case ICE_PHY_TYPE_LOW_50G_LAUI2:
2282         case ICE_PHY_TYPE_LOW_50G_AUI2_AOC_ACC:
2283         case ICE_PHY_TYPE_LOW_50G_AUI2:
2284         case ICE_PHY_TYPE_LOW_50GBASE_CP:
2285         case ICE_PHY_TYPE_LOW_50GBASE_SR:
2286         case ICE_PHY_TYPE_LOW_50GBASE_FR:
2287         case ICE_PHY_TYPE_LOW_50GBASE_LR:
2288         case ICE_PHY_TYPE_LOW_50GBASE_KR_PAM4:
2289         case ICE_PHY_TYPE_LOW_50G_AUI1_AOC_ACC:
2290         case ICE_PHY_TYPE_LOW_50G_AUI1:
2291                 speed_phy_type_low = ICE_AQ_LINK_SPEED_50GB;
2292                 break;
2293         case ICE_PHY_TYPE_LOW_100GBASE_CR4:
2294         case ICE_PHY_TYPE_LOW_100GBASE_SR4:
2295         case ICE_PHY_TYPE_LOW_100GBASE_LR4:
2296         case ICE_PHY_TYPE_LOW_100GBASE_KR4:
2297         case ICE_PHY_TYPE_LOW_100G_CAUI4_AOC_ACC:
2298         case ICE_PHY_TYPE_LOW_100G_CAUI4:
2299         case ICE_PHY_TYPE_LOW_100G_AUI4_AOC_ACC:
2300         case ICE_PHY_TYPE_LOW_100G_AUI4:
2301         case ICE_PHY_TYPE_LOW_100GBASE_CR_PAM4:
2302         case ICE_PHY_TYPE_LOW_100GBASE_KR_PAM4:
2303         case ICE_PHY_TYPE_LOW_100GBASE_CP2:
2304         case ICE_PHY_TYPE_LOW_100GBASE_SR2:
2305         case ICE_PHY_TYPE_LOW_100GBASE_DR:
2306                 speed_phy_type_low = ICE_AQ_LINK_SPEED_100GB;
2307                 break;
2308         default:
2309                 speed_phy_type_low = ICE_AQ_LINK_SPEED_UNKNOWN;
2310                 break;
2311         }
2312
2313         switch (phy_type_high) {
2314         case ICE_PHY_TYPE_HIGH_100GBASE_KR2_PAM4:
2315         case ICE_PHY_TYPE_HIGH_100G_CAUI2_AOC_ACC:
2316         case ICE_PHY_TYPE_HIGH_100G_CAUI2:
2317         case ICE_PHY_TYPE_HIGH_100G_AUI2_AOC_ACC:
2318         case ICE_PHY_TYPE_HIGH_100G_AUI2:
2319                 speed_phy_type_high = ICE_AQ_LINK_SPEED_100GB;
2320                 break;
2321         default:
2322                 speed_phy_type_high = ICE_AQ_LINK_SPEED_UNKNOWN;
2323                 break;
2324         }
2325
2326         if (speed_phy_type_low == ICE_AQ_LINK_SPEED_UNKNOWN &&
2327             speed_phy_type_high == ICE_AQ_LINK_SPEED_UNKNOWN)
2328                 return ICE_AQ_LINK_SPEED_UNKNOWN;
2329         else if (speed_phy_type_low != ICE_AQ_LINK_SPEED_UNKNOWN &&
2330                  speed_phy_type_high != ICE_AQ_LINK_SPEED_UNKNOWN)
2331                 return ICE_AQ_LINK_SPEED_UNKNOWN;
2332         else if (speed_phy_type_low != ICE_AQ_LINK_SPEED_UNKNOWN &&
2333                  speed_phy_type_high == ICE_AQ_LINK_SPEED_UNKNOWN)
2334                 return speed_phy_type_low;
2335         else
2336                 return speed_phy_type_high;
2337 }
2338
2339 /**
2340  * ice_update_phy_type
2341  * @phy_type_low: pointer to the lower part of phy_type
2342  * @phy_type_high: pointer to the higher part of phy_type
2343  * @link_speeds_bitmap: targeted link speeds bitmap
2344  *
2345  * Note: For the link_speeds_bitmap structure, you can check it at
2346  * [ice_aqc_get_link_status->link_speed]. Caller can pass in
2347  * link_speeds_bitmap include multiple speeds.
2348  *
2349  * Each entry in this [phy_type_low, phy_type_high] structure will
2350  * present a certain link speed. This helper function will turn on bits
2351  * in [phy_type_low, phy_type_high] structure based on the value of
2352  * link_speeds_bitmap input parameter.
2353  */
2354 void
2355 ice_update_phy_type(u64 *phy_type_low, u64 *phy_type_high,
2356                     u16 link_speeds_bitmap)
2357 {
2358         u64 pt_high;
2359         u64 pt_low;
2360         int index;
2361         u16 speed;
2362
2363         /* We first check with low part of phy_type */
2364         for (index = 0; index <= ICE_PHY_TYPE_LOW_MAX_INDEX; index++) {
2365                 pt_low = BIT_ULL(index);
2366                 speed = ice_get_link_speed_based_on_phy_type(pt_low, 0);
2367
2368                 if (link_speeds_bitmap & speed)
2369                         *phy_type_low |= BIT_ULL(index);
2370         }
2371
2372         /* We then check with high part of phy_type */
2373         for (index = 0; index <= ICE_PHY_TYPE_HIGH_MAX_INDEX; index++) {
2374                 pt_high = BIT_ULL(index);
2375                 speed = ice_get_link_speed_based_on_phy_type(0, pt_high);
2376
2377                 if (link_speeds_bitmap & speed)
2378                         *phy_type_high |= BIT_ULL(index);
2379         }
2380 }
2381
2382 /**
2383  * ice_aq_set_phy_cfg
2384  * @hw: pointer to the HW struct
2385  * @pi: port info structure of the interested logical port
2386  * @cfg: structure with PHY configuration data to be set
2387  * @cd: pointer to command details structure or NULL
2388  *
2389  * Set the various PHY configuration parameters supported on the Port.
2390  * One or more of the Set PHY config parameters may be ignored in an MFP
2391  * mode as the PF may not have the privilege to set some of the PHY Config
2392  * parameters. This status will be indicated by the command response (0x0601).
2393  */
2394 enum ice_status
2395 ice_aq_set_phy_cfg(struct ice_hw *hw, struct ice_port_info *pi,
2396                    struct ice_aqc_set_phy_cfg_data *cfg, struct ice_sq_cd *cd)
2397 {
2398         struct ice_aq_desc desc;
2399         enum ice_status status;
2400
2401         if (!cfg)
2402                 return ICE_ERR_PARAM;
2403
2404         /* Ensure that only valid bits of cfg->caps can be turned on. */
2405         if (cfg->caps & ~ICE_AQ_PHY_ENA_VALID_MASK) {
2406                 ice_debug(hw, ICE_DBG_PHY,
2407                           "Invalid bit is set in ice_aqc_set_phy_cfg_data->caps : 0x%x\n",
2408                           cfg->caps);
2409
2410                 cfg->caps &= ICE_AQ_PHY_ENA_VALID_MASK;
2411         }
2412
2413         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_set_phy_cfg);
2414         desc.params.set_phy.lport_num = pi->lport;
2415         desc.flags |= CPU_TO_LE16(ICE_AQ_FLAG_RD);
2416
2417         ice_debug(hw, ICE_DBG_LINK, "set phy cfg\n");
2418         ice_debug(hw, ICE_DBG_LINK, "   phy_type_low = 0x%llx\n",
2419                   (unsigned long long)LE64_TO_CPU(cfg->phy_type_low));
2420         ice_debug(hw, ICE_DBG_LINK, "   phy_type_high = 0x%llx\n",
2421                   (unsigned long long)LE64_TO_CPU(cfg->phy_type_high));
2422         ice_debug(hw, ICE_DBG_LINK, "   caps = 0x%x\n", cfg->caps);
2423         ice_debug(hw, ICE_DBG_LINK, "   low_power_ctrl_an = 0x%x\n",
2424                   cfg->low_power_ctrl_an);
2425         ice_debug(hw, ICE_DBG_LINK, "   eee_cap = 0x%x\n", cfg->eee_cap);
2426         ice_debug(hw, ICE_DBG_LINK, "   eeer_value = 0x%x\n", cfg->eeer_value);
2427         ice_debug(hw, ICE_DBG_LINK, "   link_fec_opt = 0x%x\n",
2428                   cfg->link_fec_opt);
2429
2430         status = ice_aq_send_cmd(hw, &desc, cfg, sizeof(*cfg), cd);
2431
2432         if (hw->adminq.sq_last_status == ICE_AQ_RC_EMODE)
2433                 status = ICE_SUCCESS;
2434
2435         if (!status)
2436                 pi->phy.curr_user_phy_cfg = *cfg;
2437
2438         return status;
2439 }
2440
2441 /**
2442  * ice_update_link_info - update status of the HW network link
2443  * @pi: port info structure of the interested logical port
2444  */
2445 enum ice_status ice_update_link_info(struct ice_port_info *pi)
2446 {
2447         struct ice_link_status *li;
2448         enum ice_status status;
2449
2450         if (!pi)
2451                 return ICE_ERR_PARAM;
2452
2453         li = &pi->phy.link_info;
2454
2455         status = ice_aq_get_link_info(pi, true, NULL, NULL);
2456         if (status)
2457                 return status;
2458
2459         if (li->link_info & ICE_AQ_MEDIA_AVAILABLE) {
2460                 struct ice_aqc_get_phy_caps_data *pcaps;
2461                 struct ice_hw *hw;
2462
2463                 hw = pi->hw;
2464                 pcaps = (struct ice_aqc_get_phy_caps_data *)
2465                         ice_malloc(hw, sizeof(*pcaps));
2466                 if (!pcaps)
2467                         return ICE_ERR_NO_MEMORY;
2468
2469                 status = ice_aq_get_phy_caps(pi, false, ICE_AQC_REPORT_TOPO_CAP,
2470                                              pcaps, NULL);
2471                 if (status == ICE_SUCCESS)
2472                         ice_memcpy(li->module_type, &pcaps->module_type,
2473                                    sizeof(li->module_type),
2474                                    ICE_NONDMA_TO_NONDMA);
2475
2476                 ice_free(hw, pcaps);
2477         }
2478
2479         return status;
2480 }
2481
2482 /**
2483  * ice_cache_phy_user_req
2484  * @pi: port information structure
2485  * @cache_data: PHY logging data
2486  * @cache_mode: PHY logging mode
2487  *
2488  * Log the user request on (FC, FEC, SPEED) for later user.
2489  */
2490 static void
2491 ice_cache_phy_user_req(struct ice_port_info *pi,
2492                        struct ice_phy_cache_mode_data cache_data,
2493                        enum ice_phy_cache_mode cache_mode)
2494 {
2495         if (!pi)
2496                 return;
2497
2498         switch (cache_mode) {
2499         case ICE_FC_MODE:
2500                 pi->phy.curr_user_fc_req = cache_data.data.curr_user_fc_req;
2501                 break;
2502         case ICE_SPEED_MODE:
2503                 pi->phy.curr_user_speed_req =
2504                         cache_data.data.curr_user_speed_req;
2505                 break;
2506         case ICE_FEC_MODE:
2507                 pi->phy.curr_user_fec_req = cache_data.data.curr_user_fec_req;
2508                 break;
2509         default:
2510                 break;
2511         }
2512 }
2513
2514 /**
2515  * ice_caps_to_fc_mode
2516  * @caps: PHY capabilities
2517  *
2518  * Convert PHY FC capabilities to ice FC mode
2519  */
2520 enum ice_fc_mode ice_caps_to_fc_mode(u8 caps)
2521 {
2522         if (caps & ICE_AQC_PHY_EN_TX_LINK_PAUSE &&
2523             caps & ICE_AQC_PHY_EN_RX_LINK_PAUSE)
2524                 return ICE_FC_FULL;
2525
2526         if (caps & ICE_AQC_PHY_EN_TX_LINK_PAUSE)
2527                 return ICE_FC_TX_PAUSE;
2528
2529         if (caps & ICE_AQC_PHY_EN_RX_LINK_PAUSE)
2530                 return ICE_FC_RX_PAUSE;
2531
2532         return ICE_FC_NONE;
2533 }
2534
2535 /**
2536  * ice_caps_to_fec_mode
2537  * @caps: PHY capabilities
2538  * @fec_options: Link FEC options
2539  *
2540  * Convert PHY FEC capabilities to ice FEC mode
2541  */
2542 enum ice_fec_mode ice_caps_to_fec_mode(u8 caps, u8 fec_options)
2543 {
2544         if (caps & ICE_AQC_PHY_EN_AUTO_FEC)
2545                 return ICE_FEC_AUTO;
2546
2547         if (fec_options & (ICE_AQC_PHY_FEC_10G_KR_40G_KR4_EN |
2548                            ICE_AQC_PHY_FEC_10G_KR_40G_KR4_REQ |
2549                            ICE_AQC_PHY_FEC_25G_KR_CLAUSE74_EN |
2550                            ICE_AQC_PHY_FEC_25G_KR_REQ))
2551                 return ICE_FEC_BASER;
2552
2553         if (fec_options & (ICE_AQC_PHY_FEC_25G_RS_528_REQ |
2554                            ICE_AQC_PHY_FEC_25G_RS_544_REQ |
2555                            ICE_AQC_PHY_FEC_25G_RS_CLAUSE91_EN))
2556                 return ICE_FEC_RS;
2557
2558         return ICE_FEC_NONE;
2559 }
2560
2561 static enum ice_status
2562 ice_cfg_phy_fc(struct ice_port_info *pi, struct ice_aqc_set_phy_cfg_data *cfg,
2563                enum ice_fc_mode req_mode)
2564 {
2565         struct ice_aqc_get_phy_caps_data *pcaps = NULL;
2566         struct ice_phy_cache_mode_data cache_data;
2567         enum ice_status status = ICE_SUCCESS;
2568         u8 pause_mask = 0x0;
2569
2570         if (!pi || !cfg)
2571                 return ICE_ERR_BAD_PTR;
2572
2573         pcaps = (struct ice_aqc_get_phy_caps_data *)
2574                 ice_malloc(pi->hw, sizeof(*pcaps));
2575         if (!pcaps)
2576                 return ICE_ERR_NO_MEMORY;
2577
2578         /* Cache user FC request */
2579         cache_data.data.curr_user_fc_req = req_mode;
2580         ice_cache_phy_user_req(pi, cache_data, ICE_FC_MODE);
2581
2582         switch (req_mode) {
2583         case ICE_FC_AUTO:
2584                 /* Query the value of FC that both the NIC and attached media
2585                  * can do.
2586                  */
2587                 status = ice_aq_get_phy_caps(pi, false, ICE_AQC_REPORT_TOPO_CAP,
2588                                              pcaps, NULL);
2589                 if (status)
2590                         goto out;
2591
2592                 pause_mask |= pcaps->caps & ICE_AQC_PHY_EN_TX_LINK_PAUSE;
2593                 pause_mask |= pcaps->caps & ICE_AQC_PHY_EN_RX_LINK_PAUSE;
2594                 break;
2595         case ICE_FC_FULL:
2596                 pause_mask |= ICE_AQC_PHY_EN_TX_LINK_PAUSE;
2597                 pause_mask |= ICE_AQC_PHY_EN_RX_LINK_PAUSE;
2598                 break;
2599         case ICE_FC_RX_PAUSE:
2600                 pause_mask |= ICE_AQC_PHY_EN_RX_LINK_PAUSE;
2601                 break;
2602         case ICE_FC_TX_PAUSE:
2603                 pause_mask |= ICE_AQC_PHY_EN_TX_LINK_PAUSE;
2604                 break;
2605         default:
2606                 break;
2607         }
2608
2609         /* clear the old pause settings */
2610         cfg->caps &= ~(ICE_AQC_PHY_EN_TX_LINK_PAUSE |
2611                 ICE_AQC_PHY_EN_RX_LINK_PAUSE);
2612
2613         /* set the new capabilities */
2614         cfg->caps |= pause_mask;
2615
2616 out:
2617         ice_free(pi->hw, pcaps);
2618         return status;
2619 }
2620
2621 /**
2622  * ice_set_fc
2623  * @pi: port information structure
2624  * @aq_failures: pointer to status code, specific to ice_set_fc routine
2625  * @ena_auto_link_update: enable automatic link update
2626  *
2627  * Set the requested flow control mode.
2628  */
2629 enum ice_status
2630 ice_set_fc(struct ice_port_info *pi, u8 *aq_failures, bool ena_auto_link_update)
2631 {
2632         struct ice_aqc_set_phy_cfg_data  cfg = { 0 };
2633         struct ice_aqc_get_phy_caps_data *pcaps;
2634         enum ice_status status;
2635         struct ice_hw *hw;
2636
2637         if (!pi || !aq_failures)
2638                 return ICE_ERR_BAD_PTR;
2639
2640         *aq_failures = 0;
2641         hw = pi->hw;
2642
2643         pcaps = (struct ice_aqc_get_phy_caps_data *)
2644                 ice_malloc(hw, sizeof(*pcaps));
2645         if (!pcaps)
2646                 return ICE_ERR_NO_MEMORY;
2647
2648         /* Get the current PHY config */
2649         status = ice_aq_get_phy_caps(pi, false, ICE_AQC_REPORT_SW_CFG, pcaps,
2650                                      NULL);
2651         if (status) {
2652                 *aq_failures = ICE_SET_FC_AQ_FAIL_GET;
2653                 goto out;
2654         }
2655
2656         ice_copy_phy_caps_to_cfg(pi, pcaps, &cfg);
2657
2658         /* Configure the set PHY data */
2659         status = ice_cfg_phy_fc(pi, &cfg, pi->fc.req_mode);
2660         if (status) {
2661                 if (status != ICE_ERR_BAD_PTR)
2662                         *aq_failures = ICE_SET_FC_AQ_FAIL_GET;
2663
2664                 goto out;
2665         }
2666
2667         /* If the capabilities have changed, then set the new config */
2668         if (cfg.caps != pcaps->caps) {
2669                 int retry_count, retry_max = 10;
2670
2671                 /* Auto restart link so settings take effect */
2672                 if (ena_auto_link_update)
2673                         cfg.caps |= ICE_AQ_PHY_ENA_AUTO_LINK_UPDT;
2674
2675                 status = ice_aq_set_phy_cfg(hw, pi, &cfg, NULL);
2676                 if (status) {
2677                         *aq_failures = ICE_SET_FC_AQ_FAIL_SET;
2678                         goto out;
2679                 }
2680
2681                 /* Update the link info
2682                  * It sometimes takes a really long time for link to
2683                  * come back from the atomic reset. Thus, we wait a
2684                  * little bit.
2685                  */
2686                 for (retry_count = 0; retry_count < retry_max; retry_count++) {
2687                         status = ice_update_link_info(pi);
2688
2689                         if (status == ICE_SUCCESS)
2690                                 break;
2691
2692                         ice_msec_delay(100, true);
2693                 }
2694
2695                 if (status)
2696                         *aq_failures = ICE_SET_FC_AQ_FAIL_UPDATE;
2697         }
2698
2699 out:
2700         ice_free(hw, pcaps);
2701         return status;
2702 }
2703
2704 /**
2705  * ice_phy_caps_equals_cfg
2706  * @phy_caps: PHY capabilities
2707  * @phy_cfg: PHY configuration
2708  *
2709  * Helper function to determine if PHY capabilities matches PHY
2710  * configuration
2711  */
2712 bool
2713 ice_phy_caps_equals_cfg(struct ice_aqc_get_phy_caps_data *phy_caps,
2714                         struct ice_aqc_set_phy_cfg_data *phy_cfg)
2715 {
2716         u8 caps_mask, cfg_mask;
2717
2718         if (!phy_caps || !phy_cfg)
2719                 return false;
2720
2721         /* These bits are not common between capabilities and configuration.
2722          * Do not use them to determine equality.
2723          */
2724         caps_mask = ICE_AQC_PHY_CAPS_MASK & ~(ICE_AQC_PHY_AN_MODE |
2725                                               ICE_AQC_PHY_EN_MOD_QUAL);
2726         cfg_mask = ICE_AQ_PHY_ENA_VALID_MASK & ~ICE_AQ_PHY_ENA_AUTO_LINK_UPDT;
2727
2728         if (phy_caps->phy_type_low != phy_cfg->phy_type_low ||
2729             phy_caps->phy_type_high != phy_cfg->phy_type_high ||
2730             ((phy_caps->caps & caps_mask) != (phy_cfg->caps & cfg_mask)) ||
2731             phy_caps->low_power_ctrl_an != phy_cfg->low_power_ctrl_an ||
2732             phy_caps->eee_cap != phy_cfg->eee_cap ||
2733             phy_caps->eeer_value != phy_cfg->eeer_value ||
2734             phy_caps->link_fec_options != phy_cfg->link_fec_opt)
2735                 return false;
2736
2737         return true;
2738 }
2739
2740 /**
2741  * ice_copy_phy_caps_to_cfg - Copy PHY ability data to configuration data
2742  * @pi: port information structure
2743  * @caps: PHY ability structure to copy date from
2744  * @cfg: PHY configuration structure to copy data to
2745  *
2746  * Helper function to copy AQC PHY get ability data to PHY set configuration
2747  * data structure
2748  */
2749 void
2750 ice_copy_phy_caps_to_cfg(struct ice_port_info *pi,
2751                          struct ice_aqc_get_phy_caps_data *caps,
2752                          struct ice_aqc_set_phy_cfg_data *cfg)
2753 {
2754         if (!pi || !caps || !cfg)
2755                 return;
2756
2757         ice_memset(cfg, 0, sizeof(*cfg), ICE_NONDMA_MEM);
2758         cfg->phy_type_low = caps->phy_type_low;
2759         cfg->phy_type_high = caps->phy_type_high;
2760         cfg->caps = caps->caps;
2761         cfg->low_power_ctrl_an = caps->low_power_ctrl_an;
2762         cfg->eee_cap = caps->eee_cap;
2763         cfg->eeer_value = caps->eeer_value;
2764         cfg->link_fec_opt = caps->link_fec_options;
2765         cfg->module_compliance_enforcement =
2766                 caps->module_compliance_enforcement;
2767
2768         if (ice_fw_supports_link_override(pi->hw)) {
2769                 struct ice_link_default_override_tlv tlv;
2770
2771                 if (ice_get_link_default_override(&tlv, pi))
2772                         return;
2773
2774                 if (tlv.options & ICE_LINK_OVERRIDE_STRICT_MODE)
2775                         cfg->module_compliance_enforcement |=
2776                                 ICE_LINK_OVERRIDE_STRICT_MODE;
2777         }
2778 }
2779
2780 /**
2781  * ice_cfg_phy_fec - Configure PHY FEC data based on FEC mode
2782  * @pi: port information structure
2783  * @cfg: PHY configuration data to set FEC mode
2784  * @fec: FEC mode to configure
2785  */
2786 enum ice_status
2787 ice_cfg_phy_fec(struct ice_port_info *pi, struct ice_aqc_set_phy_cfg_data *cfg,
2788                 enum ice_fec_mode fec)
2789 {
2790         struct ice_aqc_get_phy_caps_data *pcaps;
2791         enum ice_status status = ICE_SUCCESS;
2792         struct ice_hw *hw;
2793
2794         if (!pi || !cfg)
2795                 return ICE_ERR_BAD_PTR;
2796
2797         hw = pi->hw;
2798
2799         pcaps = (struct ice_aqc_get_phy_caps_data *)
2800                 ice_malloc(hw, sizeof(*pcaps));
2801         if (!pcaps)
2802                 return ICE_ERR_NO_MEMORY;
2803
2804         status = ice_aq_get_phy_caps(pi, false, ICE_AQC_REPORT_TOPO_CAP, pcaps,
2805                                      NULL);
2806         if (status)
2807                 goto out;
2808
2809         cfg->caps |= (pcaps->caps & ICE_AQC_PHY_EN_AUTO_FEC);
2810         cfg->link_fec_opt = pcaps->link_fec_options;
2811
2812         switch (fec) {
2813         case ICE_FEC_BASER:
2814                 /* Clear RS bits, and AND BASE-R ability
2815                  * bits and OR request bits.
2816                  */
2817                 cfg->link_fec_opt &= ICE_AQC_PHY_FEC_10G_KR_40G_KR4_EN |
2818                                      ICE_AQC_PHY_FEC_25G_KR_CLAUSE74_EN;
2819                 cfg->link_fec_opt |= ICE_AQC_PHY_FEC_10G_KR_40G_KR4_REQ |
2820                                      ICE_AQC_PHY_FEC_25G_KR_REQ;
2821                 break;
2822         case ICE_FEC_RS:
2823                 /* Clear BASE-R bits, and AND RS ability
2824                  * bits and OR request bits.
2825                  */
2826                 cfg->link_fec_opt &= ICE_AQC_PHY_FEC_25G_RS_CLAUSE91_EN;
2827                 cfg->link_fec_opt |= ICE_AQC_PHY_FEC_25G_RS_528_REQ |
2828                                      ICE_AQC_PHY_FEC_25G_RS_544_REQ;
2829                 break;
2830         case ICE_FEC_NONE:
2831                 /* Clear all FEC option bits. */
2832                 cfg->link_fec_opt &= ~ICE_AQC_PHY_FEC_MASK;
2833                 break;
2834         case ICE_FEC_AUTO:
2835                 /* AND auto FEC bit, and all caps bits. */
2836                 cfg->caps &= ICE_AQC_PHY_CAPS_MASK;
2837                 cfg->link_fec_opt |= pcaps->link_fec_options;
2838                 break;
2839         default:
2840                 status = ICE_ERR_PARAM;
2841                 break;
2842         }
2843
2844         if (fec == ICE_FEC_AUTO && ice_fw_supports_link_override(pi->hw)) {
2845                 struct ice_link_default_override_tlv tlv;
2846
2847                 if (ice_get_link_default_override(&tlv, pi))
2848                         goto out;
2849
2850                 if (!(tlv.options & ICE_LINK_OVERRIDE_STRICT_MODE) &&
2851                     (tlv.options & ICE_LINK_OVERRIDE_EN))
2852                         cfg->link_fec_opt = tlv.fec_options;
2853         }
2854
2855 out:
2856         ice_free(hw, pcaps);
2857
2858         return status;
2859 }
2860
2861 /**
2862  * ice_get_link_status - get status of the HW network link
2863  * @pi: port information structure
2864  * @link_up: pointer to bool (true/false = linkup/linkdown)
2865  *
2866  * Variable link_up is true if link is up, false if link is down.
2867  * The variable link_up is invalid if status is non zero. As a
2868  * result of this call, link status reporting becomes enabled
2869  */
2870 enum ice_status ice_get_link_status(struct ice_port_info *pi, bool *link_up)
2871 {
2872         struct ice_phy_info *phy_info;
2873         enum ice_status status = ICE_SUCCESS;
2874
2875         if (!pi || !link_up)
2876                 return ICE_ERR_PARAM;
2877
2878         phy_info = &pi->phy;
2879
2880         if (phy_info->get_link_info) {
2881                 status = ice_update_link_info(pi);
2882
2883                 if (status)
2884                         ice_debug(pi->hw, ICE_DBG_LINK,
2885                                   "get link status error, status = %d\n",
2886                                   status);
2887         }
2888
2889         *link_up = phy_info->link_info.link_info & ICE_AQ_LINK_UP;
2890
2891         return status;
2892 }
2893
2894 /**
2895  * ice_aq_set_link_restart_an
2896  * @pi: pointer to the port information structure
2897  * @ena_link: if true: enable link, if false: disable link
2898  * @cd: pointer to command details structure or NULL
2899  *
2900  * Sets up the link and restarts the Auto-Negotiation over the link.
2901  */
2902 enum ice_status
2903 ice_aq_set_link_restart_an(struct ice_port_info *pi, bool ena_link,
2904                            struct ice_sq_cd *cd)
2905 {
2906         struct ice_aqc_restart_an *cmd;
2907         struct ice_aq_desc desc;
2908
2909         cmd = &desc.params.restart_an;
2910
2911         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_restart_an);
2912
2913         cmd->cmd_flags = ICE_AQC_RESTART_AN_LINK_RESTART;
2914         cmd->lport_num = pi->lport;
2915         if (ena_link)
2916                 cmd->cmd_flags |= ICE_AQC_RESTART_AN_LINK_ENABLE;
2917         else
2918                 cmd->cmd_flags &= ~ICE_AQC_RESTART_AN_LINK_ENABLE;
2919
2920         return ice_aq_send_cmd(pi->hw, &desc, NULL, 0, cd);
2921 }
2922
2923 /**
2924  * ice_aq_set_event_mask
2925  * @hw: pointer to the HW struct
2926  * @port_num: port number of the physical function
2927  * @mask: event mask to be set
2928  * @cd: pointer to command details structure or NULL
2929  *
2930  * Set event mask (0x0613)
2931  */
2932 enum ice_status
2933 ice_aq_set_event_mask(struct ice_hw *hw, u8 port_num, u16 mask,
2934                       struct ice_sq_cd *cd)
2935 {
2936         struct ice_aqc_set_event_mask *cmd;
2937         struct ice_aq_desc desc;
2938
2939         cmd = &desc.params.set_event_mask;
2940
2941         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_set_event_mask);
2942
2943         cmd->lport_num = port_num;
2944
2945         cmd->event_mask = CPU_TO_LE16(mask);
2946         return ice_aq_send_cmd(hw, &desc, NULL, 0, cd);
2947 }
2948
2949 /**
2950  * ice_aq_set_mac_loopback
2951  * @hw: pointer to the HW struct
2952  * @ena_lpbk: Enable or Disable loopback
2953  * @cd: pointer to command details structure or NULL
2954  *
2955  * Enable/disable loopback on a given port
2956  */
2957 enum ice_status
2958 ice_aq_set_mac_loopback(struct ice_hw *hw, bool ena_lpbk, struct ice_sq_cd *cd)
2959 {
2960         struct ice_aqc_set_mac_lb *cmd;
2961         struct ice_aq_desc desc;
2962
2963         cmd = &desc.params.set_mac_lb;
2964
2965         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_set_mac_lb);
2966         if (ena_lpbk)
2967                 cmd->lb_mode = ICE_AQ_MAC_LB_EN;
2968
2969         return ice_aq_send_cmd(hw, &desc, NULL, 0, cd);
2970 }
2971
2972 /**
2973  * ice_aq_set_port_id_led
2974  * @pi: pointer to the port information
2975  * @is_orig_mode: is this LED set to original mode (by the net-list)
2976  * @cd: pointer to command details structure or NULL
2977  *
2978  * Set LED value for the given port (0x06e9)
2979  */
2980 enum ice_status
2981 ice_aq_set_port_id_led(struct ice_port_info *pi, bool is_orig_mode,
2982                        struct ice_sq_cd *cd)
2983 {
2984         struct ice_aqc_set_port_id_led *cmd;
2985         struct ice_hw *hw = pi->hw;
2986         struct ice_aq_desc desc;
2987
2988         cmd = &desc.params.set_port_id_led;
2989
2990         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_set_port_id_led);
2991
2992         if (is_orig_mode)
2993                 cmd->ident_mode = ICE_AQC_PORT_IDENT_LED_ORIG;
2994         else
2995                 cmd->ident_mode = ICE_AQC_PORT_IDENT_LED_BLINK;
2996
2997         return ice_aq_send_cmd(hw, &desc, NULL, 0, cd);
2998 }
2999
3000 /**
3001  * ice_aq_sff_eeprom
3002  * @hw: pointer to the HW struct
3003  * @lport: bits [7:0] = logical port, bit [8] = logical port valid
3004  * @bus_addr: I2C bus address of the eeprom (typically 0xA0, 0=topo default)
3005  * @mem_addr: I2C offset. lower 8 bits for address, 8 upper bits zero padding.
3006  * @page: QSFP page
3007  * @set_page: set or ignore the page
3008  * @data: pointer to data buffer to be read/written to the I2C device.
3009  * @length: 1-16 for read, 1 for write.
3010  * @write: 0 read, 1 for write.
3011  * @cd: pointer to command details structure or NULL
3012  *
3013  * Read/Write SFF EEPROM (0x06EE)
3014  */
3015 enum ice_status
3016 ice_aq_sff_eeprom(struct ice_hw *hw, u16 lport, u8 bus_addr,
3017                   u16 mem_addr, u8 page, u8 set_page, u8 *data, u8 length,
3018                   bool write, struct ice_sq_cd *cd)
3019 {
3020         struct ice_aqc_sff_eeprom *cmd;
3021         struct ice_aq_desc desc;
3022         enum ice_status status;
3023
3024         if (!data || (mem_addr & 0xff00))
3025                 return ICE_ERR_PARAM;
3026
3027         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_sff_eeprom);
3028         cmd = &desc.params.read_write_sff_param;
3029         desc.flags = CPU_TO_LE16(ICE_AQ_FLAG_RD | ICE_AQ_FLAG_BUF);
3030         cmd->lport_num = (u8)(lport & 0xff);
3031         cmd->lport_num_valid = (u8)((lport >> 8) & 0x01);
3032         cmd->i2c_bus_addr = CPU_TO_LE16(((bus_addr >> 1) &
3033                                          ICE_AQC_SFF_I2CBUS_7BIT_M) |
3034                                         ((set_page <<
3035                                           ICE_AQC_SFF_SET_EEPROM_PAGE_S) &
3036                                          ICE_AQC_SFF_SET_EEPROM_PAGE_M));
3037         cmd->i2c_mem_addr = CPU_TO_LE16(mem_addr & 0xff);
3038         cmd->eeprom_page = CPU_TO_LE16((u16)page << ICE_AQC_SFF_EEPROM_PAGE_S);
3039         if (write)
3040                 cmd->i2c_bus_addr |= CPU_TO_LE16(ICE_AQC_SFF_IS_WRITE);
3041
3042         status = ice_aq_send_cmd(hw, &desc, data, length, cd);
3043         return status;
3044 }
3045
3046 /**
3047  * __ice_aq_get_set_rss_lut
3048  * @hw: pointer to the hardware structure
3049  * @vsi_id: VSI FW index
3050  * @lut_type: LUT table type
3051  * @lut: pointer to the LUT buffer provided by the caller
3052  * @lut_size: size of the LUT buffer
3053  * @glob_lut_idx: global LUT index
3054  * @set: set true to set the table, false to get the table
3055  *
3056  * Internal function to get (0x0B05) or set (0x0B03) RSS look up table
3057  */
3058 static enum ice_status
3059 __ice_aq_get_set_rss_lut(struct ice_hw *hw, u16 vsi_id, u8 lut_type, u8 *lut,
3060                          u16 lut_size, u8 glob_lut_idx, bool set)
3061 {
3062         struct ice_aqc_get_set_rss_lut *cmd_resp;
3063         struct ice_aq_desc desc;
3064         enum ice_status status;
3065         u16 flags = 0;
3066
3067         cmd_resp = &desc.params.get_set_rss_lut;
3068
3069         if (set) {
3070                 ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_set_rss_lut);
3071                 desc.flags |= CPU_TO_LE16(ICE_AQ_FLAG_RD);
3072         } else {
3073                 ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_get_rss_lut);
3074         }
3075
3076         cmd_resp->vsi_id = CPU_TO_LE16(((vsi_id <<
3077                                          ICE_AQC_GSET_RSS_LUT_VSI_ID_S) &
3078                                         ICE_AQC_GSET_RSS_LUT_VSI_ID_M) |
3079                                        ICE_AQC_GSET_RSS_LUT_VSI_VALID);
3080
3081         switch (lut_type) {
3082         case ICE_AQC_GSET_RSS_LUT_TABLE_TYPE_VSI:
3083         case ICE_AQC_GSET_RSS_LUT_TABLE_TYPE_PF:
3084         case ICE_AQC_GSET_RSS_LUT_TABLE_TYPE_GLOBAL:
3085                 flags |= ((lut_type << ICE_AQC_GSET_RSS_LUT_TABLE_TYPE_S) &
3086                           ICE_AQC_GSET_RSS_LUT_TABLE_TYPE_M);
3087                 break;
3088         default:
3089                 status = ICE_ERR_PARAM;
3090                 goto ice_aq_get_set_rss_lut_exit;
3091         }
3092
3093         if (lut_type == ICE_AQC_GSET_RSS_LUT_TABLE_TYPE_GLOBAL) {
3094                 flags |= ((glob_lut_idx << ICE_AQC_GSET_RSS_LUT_GLOBAL_IDX_S) &
3095                           ICE_AQC_GSET_RSS_LUT_GLOBAL_IDX_M);
3096
3097                 if (!set)
3098                         goto ice_aq_get_set_rss_lut_send;
3099         } else if (lut_type == ICE_AQC_GSET_RSS_LUT_TABLE_TYPE_PF) {
3100                 if (!set)
3101                         goto ice_aq_get_set_rss_lut_send;
3102         } else {
3103                 goto ice_aq_get_set_rss_lut_send;
3104         }
3105
3106         /* LUT size is only valid for Global and PF table types */
3107         switch (lut_size) {
3108         case ICE_AQC_GSET_RSS_LUT_TABLE_SIZE_128:
3109                 flags |= (ICE_AQC_GSET_RSS_LUT_TABLE_SIZE_128_FLAG <<
3110                           ICE_AQC_GSET_RSS_LUT_TABLE_SIZE_S) &
3111                          ICE_AQC_GSET_RSS_LUT_TABLE_SIZE_M;
3112                 break;
3113         case ICE_AQC_GSET_RSS_LUT_TABLE_SIZE_512:
3114                 flags |= (ICE_AQC_GSET_RSS_LUT_TABLE_SIZE_512_FLAG <<
3115                           ICE_AQC_GSET_RSS_LUT_TABLE_SIZE_S) &
3116                          ICE_AQC_GSET_RSS_LUT_TABLE_SIZE_M;
3117                 break;
3118         case ICE_AQC_GSET_RSS_LUT_TABLE_SIZE_2K:
3119                 if (lut_type == ICE_AQC_GSET_RSS_LUT_TABLE_TYPE_PF) {
3120                         flags |= (ICE_AQC_GSET_RSS_LUT_TABLE_SIZE_2K_FLAG <<
3121                                   ICE_AQC_GSET_RSS_LUT_TABLE_SIZE_S) &
3122                                  ICE_AQC_GSET_RSS_LUT_TABLE_SIZE_M;
3123                         break;
3124                 }
3125                 /* fall-through */
3126         default:
3127                 status = ICE_ERR_PARAM;
3128                 goto ice_aq_get_set_rss_lut_exit;
3129         }
3130
3131 ice_aq_get_set_rss_lut_send:
3132         cmd_resp->flags = CPU_TO_LE16(flags);
3133         status = ice_aq_send_cmd(hw, &desc, lut, lut_size, NULL);
3134
3135 ice_aq_get_set_rss_lut_exit:
3136         return status;
3137 }
3138
3139 /**
3140  * ice_aq_get_rss_lut
3141  * @hw: pointer to the hardware structure
3142  * @vsi_handle: software VSI handle
3143  * @lut_type: LUT table type
3144  * @lut: pointer to the LUT buffer provided by the caller
3145  * @lut_size: size of the LUT buffer
3146  *
3147  * get the RSS lookup table, PF or VSI type
3148  */
3149 enum ice_status
3150 ice_aq_get_rss_lut(struct ice_hw *hw, u16 vsi_handle, u8 lut_type,
3151                    u8 *lut, u16 lut_size)
3152 {
3153         if (!ice_is_vsi_valid(hw, vsi_handle) || !lut)
3154                 return ICE_ERR_PARAM;
3155
3156         return __ice_aq_get_set_rss_lut(hw, ice_get_hw_vsi_num(hw, vsi_handle),
3157                                         lut_type, lut, lut_size, 0, false);
3158 }
3159
3160 /**
3161  * ice_aq_set_rss_lut
3162  * @hw: pointer to the hardware structure
3163  * @vsi_handle: software VSI handle
3164  * @lut_type: LUT table type
3165  * @lut: pointer to the LUT buffer provided by the caller
3166  * @lut_size: size of the LUT buffer
3167  *
3168  * set the RSS lookup table, PF or VSI type
3169  */
3170 enum ice_status
3171 ice_aq_set_rss_lut(struct ice_hw *hw, u16 vsi_handle, u8 lut_type,
3172                    u8 *lut, u16 lut_size)
3173 {
3174         if (!ice_is_vsi_valid(hw, vsi_handle) || !lut)
3175                 return ICE_ERR_PARAM;
3176
3177         return __ice_aq_get_set_rss_lut(hw, ice_get_hw_vsi_num(hw, vsi_handle),
3178                                         lut_type, lut, lut_size, 0, true);
3179 }
3180
3181 /**
3182  * __ice_aq_get_set_rss_key
3183  * @hw: pointer to the HW struct
3184  * @vsi_id: VSI FW index
3185  * @key: pointer to key info struct
3186  * @set: set true to set the key, false to get the key
3187  *
3188  * get (0x0B04) or set (0x0B02) the RSS key per VSI
3189  */
3190 static enum
3191 ice_status __ice_aq_get_set_rss_key(struct ice_hw *hw, u16 vsi_id,
3192                                     struct ice_aqc_get_set_rss_keys *key,
3193                                     bool set)
3194 {
3195         struct ice_aqc_get_set_rss_key *cmd_resp;
3196         u16 key_size = sizeof(*key);
3197         struct ice_aq_desc desc;
3198
3199         cmd_resp = &desc.params.get_set_rss_key;
3200
3201         if (set) {
3202                 ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_set_rss_key);
3203                 desc.flags |= CPU_TO_LE16(ICE_AQ_FLAG_RD);
3204         } else {
3205                 ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_get_rss_key);
3206         }
3207
3208         cmd_resp->vsi_id = CPU_TO_LE16(((vsi_id <<
3209                                          ICE_AQC_GSET_RSS_KEY_VSI_ID_S) &
3210                                         ICE_AQC_GSET_RSS_KEY_VSI_ID_M) |
3211                                        ICE_AQC_GSET_RSS_KEY_VSI_VALID);
3212
3213         return ice_aq_send_cmd(hw, &desc, key, key_size, NULL);
3214 }
3215
3216 /**
3217  * ice_aq_get_rss_key
3218  * @hw: pointer to the HW struct
3219  * @vsi_handle: software VSI handle
3220  * @key: pointer to key info struct
3221  *
3222  * get the RSS key per VSI
3223  */
3224 enum ice_status
3225 ice_aq_get_rss_key(struct ice_hw *hw, u16 vsi_handle,
3226                    struct ice_aqc_get_set_rss_keys *key)
3227 {
3228         if (!ice_is_vsi_valid(hw, vsi_handle) || !key)
3229                 return ICE_ERR_PARAM;
3230
3231         return __ice_aq_get_set_rss_key(hw, ice_get_hw_vsi_num(hw, vsi_handle),
3232                                         key, false);
3233 }
3234
3235 /**
3236  * ice_aq_set_rss_key
3237  * @hw: pointer to the HW struct
3238  * @vsi_handle: software VSI handle
3239  * @keys: pointer to key info struct
3240  *
3241  * set the RSS key per VSI
3242  */
3243 enum ice_status
3244 ice_aq_set_rss_key(struct ice_hw *hw, u16 vsi_handle,
3245                    struct ice_aqc_get_set_rss_keys *keys)
3246 {
3247         if (!ice_is_vsi_valid(hw, vsi_handle) || !keys)
3248                 return ICE_ERR_PARAM;
3249
3250         return __ice_aq_get_set_rss_key(hw, ice_get_hw_vsi_num(hw, vsi_handle),
3251                                         keys, true);
3252 }
3253
3254 /**
3255  * ice_aq_add_lan_txq
3256  * @hw: pointer to the hardware structure
3257  * @num_qgrps: Number of added queue groups
3258  * @qg_list: list of queue groups to be added
3259  * @buf_size: size of buffer for indirect command
3260  * @cd: pointer to command details structure or NULL
3261  *
3262  * Add Tx LAN queue (0x0C30)
3263  *
3264  * NOTE:
3265  * Prior to calling add Tx LAN queue:
3266  * Initialize the following as part of the Tx queue context:
3267  * Completion queue ID if the queue uses Completion queue, Quanta profile,
3268  * Cache profile and Packet shaper profile.
3269  *
3270  * After add Tx LAN queue AQ command is completed:
3271  * Interrupts should be associated with specific queues,
3272  * Association of Tx queue to Doorbell queue is not part of Add LAN Tx queue
3273  * flow.
3274  */
3275 enum ice_status
3276 ice_aq_add_lan_txq(struct ice_hw *hw, u8 num_qgrps,
3277                    struct ice_aqc_add_tx_qgrp *qg_list, u16 buf_size,
3278                    struct ice_sq_cd *cd)
3279 {
3280         u16 i, sum_header_size, sum_q_size = 0;
3281         struct ice_aqc_add_tx_qgrp *list;
3282         struct ice_aqc_add_txqs *cmd;
3283         struct ice_aq_desc desc;
3284
3285         ice_debug(hw, ICE_DBG_TRACE, "%s\n", __func__);
3286
3287         cmd = &desc.params.add_txqs;
3288
3289         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_add_txqs);
3290
3291         if (!qg_list)
3292                 return ICE_ERR_PARAM;
3293
3294         if (num_qgrps > ICE_LAN_TXQ_MAX_QGRPS)
3295                 return ICE_ERR_PARAM;
3296
3297         sum_header_size = num_qgrps *
3298                 (sizeof(*qg_list) - sizeof(*qg_list->txqs));
3299
3300         list = qg_list;
3301         for (i = 0; i < num_qgrps; i++) {
3302                 struct ice_aqc_add_txqs_perq *q = list->txqs;
3303
3304                 sum_q_size += list->num_txqs * sizeof(*q);
3305                 list = (struct ice_aqc_add_tx_qgrp *)(q + list->num_txqs);
3306         }
3307
3308         if (buf_size != (sum_header_size + sum_q_size))
3309                 return ICE_ERR_PARAM;
3310
3311         desc.flags |= CPU_TO_LE16(ICE_AQ_FLAG_RD);
3312
3313         cmd->num_qgrps = num_qgrps;
3314
3315         return ice_aq_send_cmd(hw, &desc, qg_list, buf_size, cd);
3316 }
3317
3318 /**
3319  * ice_aq_dis_lan_txq
3320  * @hw: pointer to the hardware structure
3321  * @num_qgrps: number of groups in the list
3322  * @qg_list: the list of groups to disable
3323  * @buf_size: the total size of the qg_list buffer in bytes
3324  * @rst_src: if called due to reset, specifies the reset source
3325  * @vmvf_num: the relative VM or VF number that is undergoing the reset
3326  * @cd: pointer to command details structure or NULL
3327  *
3328  * Disable LAN Tx queue (0x0C31)
3329  */
3330 static enum ice_status
3331 ice_aq_dis_lan_txq(struct ice_hw *hw, u8 num_qgrps,
3332                    struct ice_aqc_dis_txq_item *qg_list, u16 buf_size,
3333                    enum ice_disq_rst_src rst_src, u16 vmvf_num,
3334                    struct ice_sq_cd *cd)
3335 {
3336         struct ice_aqc_dis_txqs *cmd;
3337         struct ice_aq_desc desc;
3338         enum ice_status status;
3339         u16 i, sz = 0;
3340
3341         ice_debug(hw, ICE_DBG_TRACE, "%s\n", __func__);
3342         cmd = &desc.params.dis_txqs;
3343         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_dis_txqs);
3344
3345         /* qg_list can be NULL only in VM/VF reset flow */
3346         if (!qg_list && !rst_src)
3347                 return ICE_ERR_PARAM;
3348
3349         if (num_qgrps > ICE_LAN_TXQ_MAX_QGRPS)
3350                 return ICE_ERR_PARAM;
3351
3352         cmd->num_entries = num_qgrps;
3353
3354         cmd->vmvf_and_timeout = CPU_TO_LE16((5 << ICE_AQC_Q_DIS_TIMEOUT_S) &
3355                                             ICE_AQC_Q_DIS_TIMEOUT_M);
3356
3357         switch (rst_src) {
3358         case ICE_VM_RESET:
3359                 cmd->cmd_type = ICE_AQC_Q_DIS_CMD_VM_RESET;
3360                 cmd->vmvf_and_timeout |=
3361                         CPU_TO_LE16(vmvf_num & ICE_AQC_Q_DIS_VMVF_NUM_M);
3362                 break;
3363         case ICE_NO_RESET:
3364         default:
3365                 break;
3366         }
3367
3368         /* flush pipe on time out */
3369         cmd->cmd_type |= ICE_AQC_Q_DIS_CMD_FLUSH_PIPE;
3370         /* If no queue group info, we are in a reset flow. Issue the AQ */
3371         if (!qg_list)
3372                 goto do_aq;
3373
3374         /* set RD bit to indicate that command buffer is provided by the driver
3375          * and it needs to be read by the firmware
3376          */
3377         desc.flags |= CPU_TO_LE16(ICE_AQ_FLAG_RD);
3378
3379         for (i = 0; i < num_qgrps; ++i) {
3380                 /* Calculate the size taken up by the queue IDs in this group */
3381                 sz += qg_list[i].num_qs * sizeof(qg_list[i].q_id);
3382
3383                 /* Add the size of the group header */
3384                 sz += sizeof(qg_list[i]) - sizeof(qg_list[i].q_id);
3385
3386                 /* If the num of queues is even, add 2 bytes of padding */
3387                 if ((qg_list[i].num_qs % 2) == 0)
3388                         sz += 2;
3389         }
3390
3391         if (buf_size != sz)
3392                 return ICE_ERR_PARAM;
3393
3394 do_aq:
3395         status = ice_aq_send_cmd(hw, &desc, qg_list, buf_size, cd);
3396         if (status) {
3397                 if (!qg_list)
3398                         ice_debug(hw, ICE_DBG_SCHED, "VM%d disable failed %d\n",
3399                                   vmvf_num, hw->adminq.sq_last_status);
3400                 else
3401                         ice_debug(hw, ICE_DBG_SCHED, "disable queue %d failed %d\n",
3402                                   LE16_TO_CPU(qg_list[0].q_id[0]),
3403                                   hw->adminq.sq_last_status);
3404         }
3405         return status;
3406 }
3407
3408 /**
3409  * ice_aq_move_recfg_lan_txq
3410  * @hw: pointer to the hardware structure
3411  * @num_qs: number of queues to move/reconfigure
3412  * @is_move: true if this operation involves node movement
3413  * @is_tc_change: true if this operation involves a TC change
3414  * @subseq_call: true if this operation is a subsequent call
3415  * @flush_pipe: on timeout, true to flush pipe, false to return EAGAIN
3416  * @timeout: timeout in units of 100 usec (valid values 0-50)
3417  * @blocked_cgds: out param, bitmap of CGDs that timed out if returning EAGAIN
3418  * @buf: struct containing src/dest TEID and per-queue info
3419  * @buf_size: size of buffer for indirect command
3420  * @txqs_moved: out param, number of queues successfully moved
3421  * @cd: pointer to command details structure or NULL
3422  *
3423  * Move / Reconfigure Tx LAN queues (0x0C32)
3424  */
3425 enum ice_status
3426 ice_aq_move_recfg_lan_txq(struct ice_hw *hw, u8 num_qs, bool is_move,
3427                           bool is_tc_change, bool subseq_call, bool flush_pipe,
3428                           u8 timeout, u32 *blocked_cgds,
3429                           struct ice_aqc_move_txqs_data *buf, u16 buf_size,
3430                           u8 *txqs_moved, struct ice_sq_cd *cd)
3431 {
3432         struct ice_aqc_move_txqs *cmd;
3433         struct ice_aq_desc desc;
3434         enum ice_status status;
3435
3436         cmd = &desc.params.move_txqs;
3437         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_move_recfg_txqs);
3438
3439 #define ICE_LAN_TXQ_MOVE_TIMEOUT_MAX 50
3440         if (timeout > ICE_LAN_TXQ_MOVE_TIMEOUT_MAX)
3441                 return ICE_ERR_PARAM;
3442
3443         if (is_tc_change && !flush_pipe && !blocked_cgds)
3444                 return ICE_ERR_PARAM;
3445
3446         if (!is_move && !is_tc_change)
3447                 return ICE_ERR_PARAM;
3448
3449         desc.flags |= CPU_TO_LE16(ICE_AQ_FLAG_RD);
3450
3451         if (is_move)
3452                 cmd->cmd_type |= ICE_AQC_Q_CMD_TYPE_MOVE;
3453
3454         if (is_tc_change)
3455                 cmd->cmd_type |= ICE_AQC_Q_CMD_TYPE_TC_CHANGE;
3456
3457         if (subseq_call)
3458                 cmd->cmd_type |= ICE_AQC_Q_CMD_SUBSEQ_CALL;
3459
3460         if (flush_pipe)
3461                 cmd->cmd_type |= ICE_AQC_Q_CMD_FLUSH_PIPE;
3462
3463         cmd->num_qs = num_qs;
3464         cmd->timeout = ((timeout << ICE_AQC_Q_CMD_TIMEOUT_S) &
3465                         ICE_AQC_Q_CMD_TIMEOUT_M);
3466
3467         status = ice_aq_send_cmd(hw, &desc, buf, buf_size, cd);
3468
3469         if (!status && txqs_moved)
3470                 *txqs_moved = cmd->num_qs;
3471
3472         if (hw->adminq.sq_last_status == ICE_AQ_RC_EAGAIN &&
3473             is_tc_change && !flush_pipe)
3474                 *blocked_cgds = LE32_TO_CPU(cmd->blocked_cgds);
3475
3476         return status;
3477 }
3478
3479 /* End of FW Admin Queue command wrappers */
3480
3481 /**
3482  * ice_write_byte - write a byte to a packed context structure
3483  * @src_ctx:  the context structure to read from
3484  * @dest_ctx: the context to be written to
3485  * @ce_info:  a description of the struct to be filled
3486  */
3487 static void
3488 ice_write_byte(u8 *src_ctx, u8 *dest_ctx, const struct ice_ctx_ele *ce_info)
3489 {
3490         u8 src_byte, dest_byte, mask;
3491         u8 *from, *dest;
3492         u16 shift_width;
3493
3494         /* copy from the next struct field */
3495         from = src_ctx + ce_info->offset;
3496
3497         /* prepare the bits and mask */
3498         shift_width = ce_info->lsb % 8;
3499         mask = (u8)(BIT(ce_info->width) - 1);
3500
3501         src_byte = *from;
3502         src_byte &= mask;
3503
3504         /* shift to correct alignment */
3505         mask <<= shift_width;
3506         src_byte <<= shift_width;
3507
3508         /* get the current bits from the target bit string */
3509         dest = dest_ctx + (ce_info->lsb / 8);
3510
3511         ice_memcpy(&dest_byte, dest, sizeof(dest_byte), ICE_DMA_TO_NONDMA);
3512
3513         dest_byte &= ~mask;     /* get the bits not changing */
3514         dest_byte |= src_byte;  /* add in the new bits */
3515
3516         /* put it all back */
3517         ice_memcpy(dest, &dest_byte, sizeof(dest_byte), ICE_NONDMA_TO_DMA);
3518 }
3519
3520 /**
3521  * ice_write_word - write a word to a packed context structure
3522  * @src_ctx:  the context structure to read from
3523  * @dest_ctx: the context to be written to
3524  * @ce_info:  a description of the struct to be filled
3525  */
3526 static void
3527 ice_write_word(u8 *src_ctx, u8 *dest_ctx, const struct ice_ctx_ele *ce_info)
3528 {
3529         u16 src_word, mask;
3530         __le16 dest_word;
3531         u8 *from, *dest;
3532         u16 shift_width;
3533
3534         /* copy from the next struct field */
3535         from = src_ctx + ce_info->offset;
3536
3537         /* prepare the bits and mask */
3538         shift_width = ce_info->lsb % 8;
3539         mask = BIT(ce_info->width) - 1;
3540
3541         /* don't swizzle the bits until after the mask because the mask bits
3542          * will be in a different bit position on big endian machines
3543          */
3544         src_word = *(u16 *)from;
3545         src_word &= mask;
3546
3547         /* shift to correct alignment */
3548         mask <<= shift_width;
3549         src_word <<= shift_width;
3550
3551         /* get the current bits from the target bit string */
3552         dest = dest_ctx + (ce_info->lsb / 8);
3553
3554         ice_memcpy(&dest_word, dest, sizeof(dest_word), ICE_DMA_TO_NONDMA);
3555
3556         dest_word &= ~(CPU_TO_LE16(mask));      /* get the bits not changing */
3557         dest_word |= CPU_TO_LE16(src_word);     /* add in the new bits */
3558
3559         /* put it all back */
3560         ice_memcpy(dest, &dest_word, sizeof(dest_word), ICE_NONDMA_TO_DMA);
3561 }
3562
3563 /**
3564  * ice_write_dword - write a dword to a packed context structure
3565  * @src_ctx:  the context structure to read from
3566  * @dest_ctx: the context to be written to
3567  * @ce_info:  a description of the struct to be filled
3568  */
3569 static void
3570 ice_write_dword(u8 *src_ctx, u8 *dest_ctx, const struct ice_ctx_ele *ce_info)
3571 {
3572         u32 src_dword, mask;
3573         __le32 dest_dword;
3574         u8 *from, *dest;
3575         u16 shift_width;
3576
3577         /* copy from the next struct field */
3578         from = src_ctx + ce_info->offset;
3579
3580         /* prepare the bits and mask */
3581         shift_width = ce_info->lsb % 8;
3582
3583         /* if the field width is exactly 32 on an x86 machine, then the shift
3584          * operation will not work because the SHL instructions count is masked
3585          * to 5 bits so the shift will do nothing
3586          */
3587         if (ce_info->width < 32)
3588                 mask = BIT(ce_info->width) - 1;
3589         else
3590                 mask = (u32)~0;
3591
3592         /* don't swizzle the bits until after the mask because the mask bits
3593          * will be in a different bit position on big endian machines
3594          */
3595         src_dword = *(u32 *)from;
3596         src_dword &= mask;
3597
3598         /* shift to correct alignment */
3599         mask <<= shift_width;
3600         src_dword <<= shift_width;
3601
3602         /* get the current bits from the target bit string */
3603         dest = dest_ctx + (ce_info->lsb / 8);
3604
3605         ice_memcpy(&dest_dword, dest, sizeof(dest_dword), ICE_DMA_TO_NONDMA);
3606
3607         dest_dword &= ~(CPU_TO_LE32(mask));     /* get the bits not changing */
3608         dest_dword |= CPU_TO_LE32(src_dword);   /* add in the new bits */
3609
3610         /* put it all back */
3611         ice_memcpy(dest, &dest_dword, sizeof(dest_dword), ICE_NONDMA_TO_DMA);
3612 }
3613
3614 /**
3615  * ice_write_qword - write a qword to a packed context structure
3616  * @src_ctx:  the context structure to read from
3617  * @dest_ctx: the context to be written to
3618  * @ce_info:  a description of the struct to be filled
3619  */
3620 static void
3621 ice_write_qword(u8 *src_ctx, u8 *dest_ctx, const struct ice_ctx_ele *ce_info)
3622 {
3623         u64 src_qword, mask;
3624         __le64 dest_qword;
3625         u8 *from, *dest;
3626         u16 shift_width;
3627
3628         /* copy from the next struct field */
3629         from = src_ctx + ce_info->offset;
3630
3631         /* prepare the bits and mask */
3632         shift_width = ce_info->lsb % 8;
3633
3634         /* if the field width is exactly 64 on an x86 machine, then the shift
3635          * operation will not work because the SHL instructions count is masked
3636          * to 6 bits so the shift will do nothing
3637          */
3638         if (ce_info->width < 64)
3639                 mask = BIT_ULL(ce_info->width) - 1;
3640         else
3641                 mask = (u64)~0;
3642
3643         /* don't swizzle the bits until after the mask because the mask bits
3644          * will be in a different bit position on big endian machines
3645          */
3646         src_qword = *(u64 *)from;
3647         src_qword &= mask;
3648
3649         /* shift to correct alignment */
3650         mask <<= shift_width;
3651         src_qword <<= shift_width;
3652
3653         /* get the current bits from the target bit string */
3654         dest = dest_ctx + (ce_info->lsb / 8);
3655
3656         ice_memcpy(&dest_qword, dest, sizeof(dest_qword), ICE_DMA_TO_NONDMA);
3657
3658         dest_qword &= ~(CPU_TO_LE64(mask));     /* get the bits not changing */
3659         dest_qword |= CPU_TO_LE64(src_qword);   /* add in the new bits */
3660
3661         /* put it all back */
3662         ice_memcpy(dest, &dest_qword, sizeof(dest_qword), ICE_NONDMA_TO_DMA);
3663 }
3664
3665 /**
3666  * ice_set_ctx - set context bits in packed structure
3667  * @hw: pointer to the hardware structure
3668  * @src_ctx:  pointer to a generic non-packed context structure
3669  * @dest_ctx: pointer to memory for the packed structure
3670  * @ce_info:  a description of the structure to be transformed
3671  */
3672 enum ice_status
3673 ice_set_ctx(struct ice_hw *hw, u8 *src_ctx, u8 *dest_ctx,
3674             const struct ice_ctx_ele *ce_info)
3675 {
3676         int f;
3677
3678         for (f = 0; ce_info[f].width; f++) {
3679                 /* We have to deal with each element of the FW response
3680                  * using the correct size so that we are correct regardless
3681                  * of the endianness of the machine.
3682                  */
3683                 if (ce_info[f].width > (ce_info[f].size_of * BITS_PER_BYTE)) {
3684                         ice_debug(hw, ICE_DBG_QCTX,
3685                                   "Field %d width of %d bits larger than size of %d byte(s) ... skipping write\n",
3686                                   f, ce_info[f].width, ce_info[f].size_of);
3687                         continue;
3688                 }
3689                 switch (ce_info[f].size_of) {
3690                 case sizeof(u8):
3691                         ice_write_byte(src_ctx, dest_ctx, &ce_info[f]);
3692                         break;
3693                 case sizeof(u16):
3694                         ice_write_word(src_ctx, dest_ctx, &ce_info[f]);
3695                         break;
3696                 case sizeof(u32):
3697                         ice_write_dword(src_ctx, dest_ctx, &ce_info[f]);
3698                         break;
3699                 case sizeof(u64):
3700                         ice_write_qword(src_ctx, dest_ctx, &ce_info[f]);
3701                         break;
3702                 default:
3703                         return ICE_ERR_INVAL_SIZE;
3704                 }
3705         }
3706
3707         return ICE_SUCCESS;
3708 }
3709
3710 /**
3711  * ice_read_byte - read context byte into struct
3712  * @src_ctx:  the context structure to read from
3713  * @dest_ctx: the context to be written to
3714  * @ce_info:  a description of the struct to be filled
3715  */
3716 static void
3717 ice_read_byte(u8 *src_ctx, u8 *dest_ctx, struct ice_ctx_ele *ce_info)
3718 {
3719         u8 dest_byte, mask;
3720         u8 *src, *target;
3721         u16 shift_width;
3722
3723         /* prepare the bits and mask */
3724         shift_width = ce_info->lsb % 8;
3725         mask = (u8)(BIT(ce_info->width) - 1);
3726
3727         /* shift to correct alignment */
3728         mask <<= shift_width;
3729
3730         /* get the current bits from the src bit string */
3731         src = src_ctx + (ce_info->lsb / 8);
3732
3733         ice_memcpy(&dest_byte, src, sizeof(dest_byte), ICE_DMA_TO_NONDMA);
3734
3735         dest_byte &= ~(mask);
3736
3737         dest_byte >>= shift_width;
3738
3739         /* get the address from the struct field */
3740         target = dest_ctx + ce_info->offset;
3741
3742         /* put it back in the struct */
3743         ice_memcpy(target, &dest_byte, sizeof(dest_byte), ICE_NONDMA_TO_DMA);
3744 }
3745
3746 /**
3747  * ice_read_word - read context word into struct
3748  * @src_ctx:  the context structure to read from
3749  * @dest_ctx: the context to be written to
3750  * @ce_info:  a description of the struct to be filled
3751  */
3752 static void
3753 ice_read_word(u8 *src_ctx, u8 *dest_ctx, struct ice_ctx_ele *ce_info)
3754 {
3755         u16 dest_word, mask;
3756         u8 *src, *target;
3757         __le16 src_word;
3758         u16 shift_width;
3759
3760         /* prepare the bits and mask */
3761         shift_width = ce_info->lsb % 8;
3762         mask = BIT(ce_info->width) - 1;
3763
3764         /* shift to correct alignment */
3765         mask <<= shift_width;
3766
3767         /* get the current bits from the src bit string */
3768         src = src_ctx + (ce_info->lsb / 8);
3769
3770         ice_memcpy(&src_word, src, sizeof(src_word), ICE_DMA_TO_NONDMA);
3771
3772         /* the data in the memory is stored as little endian so mask it
3773          * correctly
3774          */
3775         src_word &= ~(CPU_TO_LE16(mask));
3776
3777         /* get the data back into host order before shifting */
3778         dest_word = LE16_TO_CPU(src_word);
3779
3780         dest_word >>= shift_width;
3781
3782         /* get the address from the struct field */
3783         target = dest_ctx + ce_info->offset;
3784
3785         /* put it back in the struct */
3786         ice_memcpy(target, &dest_word, sizeof(dest_word), ICE_NONDMA_TO_DMA);
3787 }
3788
3789 /**
3790  * ice_read_dword - read context dword into struct
3791  * @src_ctx:  the context structure to read from
3792  * @dest_ctx: the context to be written to
3793  * @ce_info:  a description of the struct to be filled
3794  */
3795 static void
3796 ice_read_dword(u8 *src_ctx, u8 *dest_ctx, struct ice_ctx_ele *ce_info)
3797 {
3798         u32 dest_dword, mask;
3799         __le32 src_dword;
3800         u8 *src, *target;
3801         u16 shift_width;
3802
3803         /* prepare the bits and mask */
3804         shift_width = ce_info->lsb % 8;
3805
3806         /* if the field width is exactly 32 on an x86 machine, then the shift
3807          * operation will not work because the SHL instructions count is masked
3808          * to 5 bits so the shift will do nothing
3809          */
3810         if (ce_info->width < 32)
3811                 mask = BIT(ce_info->width) - 1;
3812         else
3813                 mask = (u32)~0;
3814
3815         /* shift to correct alignment */
3816         mask <<= shift_width;
3817
3818         /* get the current bits from the src bit string */
3819         src = src_ctx + (ce_info->lsb / 8);
3820
3821         ice_memcpy(&src_dword, src, sizeof(src_dword), ICE_DMA_TO_NONDMA);
3822
3823         /* the data in the memory is stored as little endian so mask it
3824          * correctly
3825          */
3826         src_dword &= ~(CPU_TO_LE32(mask));
3827
3828         /* get the data back into host order before shifting */
3829         dest_dword = LE32_TO_CPU(src_dword);
3830
3831         dest_dword >>= shift_width;
3832
3833         /* get the address from the struct field */
3834         target = dest_ctx + ce_info->offset;
3835
3836         /* put it back in the struct */
3837         ice_memcpy(target, &dest_dword, sizeof(dest_dword), ICE_NONDMA_TO_DMA);
3838 }
3839
3840 /**
3841  * ice_read_qword - read context qword into struct
3842  * @src_ctx:  the context structure to read from
3843  * @dest_ctx: the context to be written to
3844  * @ce_info:  a description of the struct to be filled
3845  */
3846 static void
3847 ice_read_qword(u8 *src_ctx, u8 *dest_ctx, struct ice_ctx_ele *ce_info)
3848 {
3849         u64 dest_qword, mask;
3850         __le64 src_qword;
3851         u8 *src, *target;
3852         u16 shift_width;
3853
3854         /* prepare the bits and mask */
3855         shift_width = ce_info->lsb % 8;
3856
3857         /* if the field width is exactly 64 on an x86 machine, then the shift
3858          * operation will not work because the SHL instructions count is masked
3859          * to 6 bits so the shift will do nothing
3860          */
3861         if (ce_info->width < 64)
3862                 mask = BIT_ULL(ce_info->width) - 1;
3863         else
3864                 mask = (u64)~0;
3865
3866         /* shift to correct alignment */
3867         mask <<= shift_width;
3868
3869         /* get the current bits from the src bit string */
3870         src = src_ctx + (ce_info->lsb / 8);
3871
3872         ice_memcpy(&src_qword, src, sizeof(src_qword), ICE_DMA_TO_NONDMA);
3873
3874         /* the data in the memory is stored as little endian so mask it
3875          * correctly
3876          */
3877         src_qword &= ~(CPU_TO_LE64(mask));
3878
3879         /* get the data back into host order before shifting */
3880         dest_qword = LE64_TO_CPU(src_qword);
3881
3882         dest_qword >>= shift_width;
3883
3884         /* get the address from the struct field */
3885         target = dest_ctx + ce_info->offset;
3886
3887         /* put it back in the struct */
3888         ice_memcpy(target, &dest_qword, sizeof(dest_qword), ICE_NONDMA_TO_DMA);
3889 }
3890
3891 /**
3892  * ice_get_ctx - extract context bits from a packed structure
3893  * @src_ctx:  pointer to a generic packed context structure
3894  * @dest_ctx: pointer to a generic non-packed context structure
3895  * @ce_info:  a description of the structure to be read from
3896  */
3897 enum ice_status
3898 ice_get_ctx(u8 *src_ctx, u8 *dest_ctx, struct ice_ctx_ele *ce_info)
3899 {
3900         int f;
3901
3902         for (f = 0; ce_info[f].width; f++) {
3903                 switch (ce_info[f].size_of) {
3904                 case 1:
3905                         ice_read_byte(src_ctx, dest_ctx, &ce_info[f]);
3906                         break;
3907                 case 2:
3908                         ice_read_word(src_ctx, dest_ctx, &ce_info[f]);
3909                         break;
3910                 case 4:
3911                         ice_read_dword(src_ctx, dest_ctx, &ce_info[f]);
3912                         break;
3913                 case 8:
3914                         ice_read_qword(src_ctx, dest_ctx, &ce_info[f]);
3915                         break;
3916                 default:
3917                         /* nothing to do, just keep going */
3918                         break;
3919                 }
3920         }
3921
3922         return ICE_SUCCESS;
3923 }
3924
3925 /**
3926  * ice_get_lan_q_ctx - get the LAN queue context for the given VSI and TC
3927  * @hw: pointer to the HW struct
3928  * @vsi_handle: software VSI handle
3929  * @tc: TC number
3930  * @q_handle: software queue handle
3931  */
3932 struct ice_q_ctx *
3933 ice_get_lan_q_ctx(struct ice_hw *hw, u16 vsi_handle, u8 tc, u16 q_handle)
3934 {
3935         struct ice_vsi_ctx *vsi;
3936         struct ice_q_ctx *q_ctx;
3937
3938         vsi = ice_get_vsi_ctx(hw, vsi_handle);
3939         if (!vsi)
3940                 return NULL;
3941         if (q_handle >= vsi->num_lan_q_entries[tc])
3942                 return NULL;
3943         if (!vsi->lan_q_ctx[tc])
3944                 return NULL;
3945         q_ctx = vsi->lan_q_ctx[tc];
3946         return &q_ctx[q_handle];
3947 }
3948
3949 /**
3950  * ice_ena_vsi_txq
3951  * @pi: port information structure
3952  * @vsi_handle: software VSI handle
3953  * @tc: TC number
3954  * @q_handle: software queue handle
3955  * @num_qgrps: Number of added queue groups
3956  * @buf: list of queue groups to be added
3957  * @buf_size: size of buffer for indirect command
3958  * @cd: pointer to command details structure or NULL
3959  *
3960  * This function adds one LAN queue
3961  */
3962 enum ice_status
3963 ice_ena_vsi_txq(struct ice_port_info *pi, u16 vsi_handle, u8 tc, u16 q_handle,
3964                 u8 num_qgrps, struct ice_aqc_add_tx_qgrp *buf, u16 buf_size,
3965                 struct ice_sq_cd *cd)
3966 {
3967         struct ice_aqc_txsched_elem_data node = { 0 };
3968         struct ice_sched_node *parent;
3969         struct ice_q_ctx *q_ctx;
3970         enum ice_status status;
3971         struct ice_hw *hw;
3972
3973         if (!pi || pi->port_state != ICE_SCHED_PORT_STATE_READY)
3974                 return ICE_ERR_CFG;
3975
3976         if (num_qgrps > 1 || buf->num_txqs > 1)
3977                 return ICE_ERR_MAX_LIMIT;
3978
3979         hw = pi->hw;
3980
3981         if (!ice_is_vsi_valid(hw, vsi_handle))
3982                 return ICE_ERR_PARAM;
3983
3984         ice_acquire_lock(&pi->sched_lock);
3985
3986         q_ctx = ice_get_lan_q_ctx(hw, vsi_handle, tc, q_handle);
3987         if (!q_ctx) {
3988                 ice_debug(hw, ICE_DBG_SCHED, "Enaq: invalid queue handle %d\n",
3989                           q_handle);
3990                 status = ICE_ERR_PARAM;
3991                 goto ena_txq_exit;
3992         }
3993
3994         /* find a parent node */
3995         parent = ice_sched_get_free_qparent(pi, vsi_handle, tc,
3996                                             ICE_SCHED_NODE_OWNER_LAN);
3997         if (!parent) {
3998                 status = ICE_ERR_PARAM;
3999                 goto ena_txq_exit;
4000         }
4001
4002         buf->parent_teid = parent->info.node_teid;
4003         node.parent_teid = parent->info.node_teid;
4004         /* Mark that the values in the "generic" section as valid. The default
4005          * value in the "generic" section is zero. This means that :
4006          * - Scheduling mode is Bytes Per Second (BPS), indicated by Bit 0.
4007          * - 0 priority among siblings, indicated by Bit 1-3.
4008          * - WFQ, indicated by Bit 4.
4009          * - 0 Adjustment value is used in PSM credit update flow, indicated by
4010          * Bit 5-6.
4011          * - Bit 7 is reserved.
4012          * Without setting the generic section as valid in valid_sections, the
4013          * Admin queue command will fail with error code ICE_AQ_RC_EINVAL.
4014          */
4015         buf->txqs[0].info.valid_sections = ICE_AQC_ELEM_VALID_GENERIC;
4016
4017         /* add the LAN queue */
4018         status = ice_aq_add_lan_txq(hw, num_qgrps, buf, buf_size, cd);
4019         if (status != ICE_SUCCESS) {
4020                 ice_debug(hw, ICE_DBG_SCHED, "enable queue %d failed %d\n",
4021                           LE16_TO_CPU(buf->txqs[0].txq_id),
4022                           hw->adminq.sq_last_status);
4023                 goto ena_txq_exit;
4024         }
4025
4026         node.node_teid = buf->txqs[0].q_teid;
4027         node.data.elem_type = ICE_AQC_ELEM_TYPE_LEAF;
4028         q_ctx->q_handle = q_handle;
4029         q_ctx->q_teid = LE32_TO_CPU(node.node_teid);
4030
4031         /* add a leaf node into scheduler tree queue layer */
4032         status = ice_sched_add_node(pi, hw->num_tx_sched_layers - 1, &node);
4033         if (!status)
4034                 status = ice_sched_replay_q_bw(pi, q_ctx);
4035
4036 ena_txq_exit:
4037         ice_release_lock(&pi->sched_lock);
4038         return status;
4039 }
4040
4041 /**
4042  * ice_dis_vsi_txq
4043  * @pi: port information structure
4044  * @vsi_handle: software VSI handle
4045  * @tc: TC number
4046  * @num_queues: number of queues
4047  * @q_handles: pointer to software queue handle array
4048  * @q_ids: pointer to the q_id array
4049  * @q_teids: pointer to queue node teids
4050  * @rst_src: if called due to reset, specifies the reset source
4051  * @vmvf_num: the relative VM or VF number that is undergoing the reset
4052  * @cd: pointer to command details structure or NULL
4053  *
4054  * This function removes queues and their corresponding nodes in SW DB
4055  */
4056 enum ice_status
4057 ice_dis_vsi_txq(struct ice_port_info *pi, u16 vsi_handle, u8 tc, u8 num_queues,
4058                 u16 *q_handles, u16 *q_ids, u32 *q_teids,
4059                 enum ice_disq_rst_src rst_src, u16 vmvf_num,
4060                 struct ice_sq_cd *cd)
4061 {
4062         enum ice_status status = ICE_ERR_DOES_NOT_EXIST;
4063         struct ice_aqc_dis_txq_item qg_list;
4064         struct ice_q_ctx *q_ctx;
4065         u16 i;
4066
4067         if (!pi || pi->port_state != ICE_SCHED_PORT_STATE_READY)
4068                 return ICE_ERR_CFG;
4069
4070         if (!num_queues) {
4071                 /* if queue is disabled already yet the disable queue command
4072                  * has to be sent to complete the VF reset, then call
4073                  * ice_aq_dis_lan_txq without any queue information
4074                  */
4075                 if (rst_src)
4076                         return ice_aq_dis_lan_txq(pi->hw, 0, NULL, 0, rst_src,
4077                                                   vmvf_num, NULL);
4078                 return ICE_ERR_CFG;
4079         }
4080
4081         ice_acquire_lock(&pi->sched_lock);
4082
4083         for (i = 0; i < num_queues; i++) {
4084                 struct ice_sched_node *node;
4085
4086                 node = ice_sched_find_node_by_teid(pi->root, q_teids[i]);
4087                 if (!node)
4088                         continue;
4089                 q_ctx = ice_get_lan_q_ctx(pi->hw, vsi_handle, tc, q_handles[i]);
4090                 if (!q_ctx) {
4091                         ice_debug(pi->hw, ICE_DBG_SCHED, "invalid queue handle%d\n",
4092                                   q_handles[i]);
4093                         continue;
4094                 }
4095                 if (q_ctx->q_handle != q_handles[i]) {
4096                         ice_debug(pi->hw, ICE_DBG_SCHED, "Err:handles %d %d\n",
4097                                   q_ctx->q_handle, q_handles[i]);
4098                         continue;
4099                 }
4100                 qg_list.parent_teid = node->info.parent_teid;
4101                 qg_list.num_qs = 1;
4102                 qg_list.q_id[0] = CPU_TO_LE16(q_ids[i]);
4103                 status = ice_aq_dis_lan_txq(pi->hw, 1, &qg_list,
4104                                             sizeof(qg_list), rst_src, vmvf_num,
4105                                             cd);
4106
4107                 if (status != ICE_SUCCESS)
4108                         break;
4109                 ice_free_sched_node(pi, node);
4110                 q_ctx->q_handle = ICE_INVAL_Q_HANDLE;
4111         }
4112         ice_release_lock(&pi->sched_lock);
4113         return status;
4114 }
4115
4116 /**
4117  * ice_cfg_vsi_qs - configure the new/existing VSI queues
4118  * @pi: port information structure
4119  * @vsi_handle: software VSI handle
4120  * @tc_bitmap: TC bitmap
4121  * @maxqs: max queues array per TC
4122  * @owner: LAN or RDMA
4123  *
4124  * This function adds/updates the VSI queues per TC.
4125  */
4126 static enum ice_status
4127 ice_cfg_vsi_qs(struct ice_port_info *pi, u16 vsi_handle, u16 tc_bitmap,
4128                u16 *maxqs, u8 owner)
4129 {
4130         enum ice_status status = ICE_SUCCESS;
4131         u8 i;
4132
4133         if (!pi || pi->port_state != ICE_SCHED_PORT_STATE_READY)
4134                 return ICE_ERR_CFG;
4135
4136         if (!ice_is_vsi_valid(pi->hw, vsi_handle))
4137                 return ICE_ERR_PARAM;
4138
4139         ice_acquire_lock(&pi->sched_lock);
4140
4141         ice_for_each_traffic_class(i) {
4142                 /* configuration is possible only if TC node is present */
4143                 if (!ice_sched_get_tc_node(pi, i))
4144                         continue;
4145
4146                 status = ice_sched_cfg_vsi(pi, vsi_handle, i, maxqs[i], owner,
4147                                            ice_is_tc_ena(tc_bitmap, i));
4148                 if (status)
4149                         break;
4150         }
4151
4152         ice_release_lock(&pi->sched_lock);
4153         return status;
4154 }
4155
4156 /**
4157  * ice_cfg_vsi_lan - configure VSI LAN queues
4158  * @pi: port information structure
4159  * @vsi_handle: software VSI handle
4160  * @tc_bitmap: TC bitmap
4161  * @max_lanqs: max LAN queues array per TC
4162  *
4163  * This function adds/updates the VSI LAN queues per TC.
4164  */
4165 enum ice_status
4166 ice_cfg_vsi_lan(struct ice_port_info *pi, u16 vsi_handle, u16 tc_bitmap,
4167                 u16 *max_lanqs)
4168 {
4169         return ice_cfg_vsi_qs(pi, vsi_handle, tc_bitmap, max_lanqs,
4170                               ICE_SCHED_NODE_OWNER_LAN);
4171 }
4172
4173 /**
4174  * ice_is_main_vsi - checks whether the VSI is main VSI
4175  * @hw: pointer to the HW struct
4176  * @vsi_handle: VSI handle
4177  *
4178  * Checks whether the VSI is the main VSI (the first PF VSI created on
4179  * given PF).
4180  */
4181 static bool ice_is_main_vsi(struct ice_hw *hw, u16 vsi_handle)
4182 {
4183         return vsi_handle == ICE_MAIN_VSI_HANDLE && hw->vsi_ctx[vsi_handle];
4184 }
4185
4186 /**
4187  * ice_replay_pre_init - replay pre initialization
4188  * @hw: pointer to the HW struct
4189  * @sw: pointer to switch info struct for which function initializes filters
4190  *
4191  * Initializes required config data for VSI, FD, ACL, and RSS before replay.
4192  */
4193 static enum ice_status
4194 ice_replay_pre_init(struct ice_hw *hw, struct ice_switch_info *sw)
4195 {
4196         u8 i;
4197
4198         /* Delete old entries from replay filter list head if there is any */
4199         ice_rm_sw_replay_rule_info(hw, sw);
4200         /* In start of replay, move entries into replay_rules list, it
4201          * will allow adding rules entries back to filt_rules list,
4202          * which is operational list.
4203          */
4204         for (i = 0; i < ICE_MAX_NUM_RECIPES; i++)
4205                 LIST_REPLACE_INIT(&sw->recp_list[i].filt_rules,
4206                                   &sw->recp_list[i].filt_replay_rules);
4207         ice_sched_replay_agg_vsi_preinit(hw);
4208
4209         return ice_sched_replay_tc_node_bw(hw->port_info);
4210 }
4211
4212 /**
4213  * ice_replay_vsi - replay VSI configuration
4214  * @hw: pointer to the HW struct
4215  * @vsi_handle: driver VSI handle
4216  *
4217  * Restore all VSI configuration after reset. It is required to call this
4218  * function with main VSI first.
4219  */
4220 enum ice_status ice_replay_vsi(struct ice_hw *hw, u16 vsi_handle)
4221 {
4222         struct ice_switch_info *sw = hw->switch_info;
4223         struct ice_port_info *pi = hw->port_info;
4224         enum ice_status status;
4225
4226         if (!ice_is_vsi_valid(hw, vsi_handle))
4227                 return ICE_ERR_PARAM;
4228
4229         /* Replay pre-initialization if there is any */
4230         if (ice_is_main_vsi(hw, vsi_handle)) {
4231                 status = ice_replay_pre_init(hw, sw);
4232                 if (status)
4233                         return status;
4234         }
4235         /* Replay per VSI all RSS configurations */
4236         status = ice_replay_rss_cfg(hw, vsi_handle);
4237         if (status)
4238                 return status;
4239         /* Replay per VSI all filters */
4240         status = ice_replay_vsi_all_fltr(hw, pi, vsi_handle);
4241         if (!status)
4242                 status = ice_replay_vsi_agg(hw, vsi_handle);
4243         return status;
4244 }
4245
4246 /**
4247  * ice_replay_post - post replay configuration cleanup
4248  * @hw: pointer to the HW struct
4249  *
4250  * Post replay cleanup.
4251  */
4252 void ice_replay_post(struct ice_hw *hw)
4253 {
4254         /* Delete old entries from replay filter list head */
4255         ice_rm_all_sw_replay_rule_info(hw);
4256         ice_sched_replay_agg(hw);
4257 }
4258
4259 /**
4260  * ice_stat_update40 - read 40 bit stat from the chip and update stat values
4261  * @hw: ptr to the hardware info
4262  * @reg: offset of 64 bit HW register to read from
4263  * @prev_stat_loaded: bool to specify if previous stats are loaded
4264  * @prev_stat: ptr to previous loaded stat value
4265  * @cur_stat: ptr to current stat value
4266  */
4267 void
4268 ice_stat_update40(struct ice_hw *hw, u32 reg, bool prev_stat_loaded,
4269                   u64 *prev_stat, u64 *cur_stat)
4270 {
4271         u64 new_data = rd64(hw, reg) & (BIT_ULL(40) - 1);
4272
4273         /* device stats are not reset at PFR, they likely will not be zeroed
4274          * when the driver starts. Thus, save the value from the first read
4275          * without adding to the statistic value so that we report stats which
4276          * count up from zero.
4277          */
4278         if (!prev_stat_loaded) {
4279                 *prev_stat = new_data;
4280                 return;
4281         }
4282
4283         /* Calculate the difference between the new and old values, and then
4284          * add it to the software stat value.
4285          */
4286         if (new_data >= *prev_stat)
4287                 *cur_stat += new_data - *prev_stat;
4288         else
4289                 /* to manage the potential roll-over */
4290                 *cur_stat += (new_data + BIT_ULL(40)) - *prev_stat;
4291
4292         /* Update the previously stored value to prepare for next read */
4293         *prev_stat = new_data;
4294 }
4295
4296 /**
4297  * ice_stat_update32 - read 32 bit stat from the chip and update stat values
4298  * @hw: ptr to the hardware info
4299  * @reg: offset of HW register to read from
4300  * @prev_stat_loaded: bool to specify if previous stats are loaded
4301  * @prev_stat: ptr to previous loaded stat value
4302  * @cur_stat: ptr to current stat value
4303  */
4304 void
4305 ice_stat_update32(struct ice_hw *hw, u32 reg, bool prev_stat_loaded,
4306                   u64 *prev_stat, u64 *cur_stat)
4307 {
4308         u32 new_data;
4309
4310         new_data = rd32(hw, reg);
4311
4312         /* device stats are not reset at PFR, they likely will not be zeroed
4313          * when the driver starts. Thus, save the value from the first read
4314          * without adding to the statistic value so that we report stats which
4315          * count up from zero.
4316          */
4317         if (!prev_stat_loaded) {
4318                 *prev_stat = new_data;
4319                 return;
4320         }
4321
4322         /* Calculate the difference between the new and old values, and then
4323          * add it to the software stat value.
4324          */
4325         if (new_data >= *prev_stat)
4326                 *cur_stat += new_data - *prev_stat;
4327         else
4328                 /* to manage the potential roll-over */
4329                 *cur_stat += (new_data + BIT_ULL(32)) - *prev_stat;
4330
4331         /* Update the previously stored value to prepare for next read */
4332         *prev_stat = new_data;
4333 }
4334
4335 /**
4336  * ice_stat_update_repc - read GLV_REPC stats from chip and update stat values
4337  * @hw: ptr to the hardware info
4338  * @vsi_handle: VSI handle
4339  * @prev_stat_loaded: bool to specify if the previous stat values are loaded
4340  * @cur_stats: ptr to current stats structure
4341  *
4342  * The GLV_REPC statistic register actually tracks two 16bit statistics, and
4343  * thus cannot be read using the normal ice_stat_update32 function.
4344  *
4345  * Read the GLV_REPC register associated with the given VSI, and update the
4346  * rx_no_desc and rx_error values in the ice_eth_stats structure.
4347  *
4348  * Because the statistics in GLV_REPC stick at 0xFFFF, the register must be
4349  * cleared each time it's read.
4350  *
4351  * Note that the GLV_RDPC register also counts the causes that would trigger
4352  * GLV_REPC. However, it does not give the finer grained detail about why the
4353  * packets are being dropped. The GLV_REPC values can be used to distinguish
4354  * whether Rx packets are dropped due to errors or due to no available
4355  * descriptors.
4356  */
4357 void
4358 ice_stat_update_repc(struct ice_hw *hw, u16 vsi_handle, bool prev_stat_loaded,
4359                      struct ice_eth_stats *cur_stats)
4360 {
4361         u16 vsi_num, no_desc, error_cnt;
4362         u32 repc;
4363
4364         if (!ice_is_vsi_valid(hw, vsi_handle))
4365                 return;
4366
4367         vsi_num = ice_get_hw_vsi_num(hw, vsi_handle);
4368
4369         /* If we haven't loaded stats yet, just clear the current value */
4370         if (!prev_stat_loaded) {
4371                 wr32(hw, GLV_REPC(vsi_num), 0);
4372                 return;
4373         }
4374
4375         repc = rd32(hw, GLV_REPC(vsi_num));
4376         no_desc = (repc & GLV_REPC_NO_DESC_CNT_M) >> GLV_REPC_NO_DESC_CNT_S;
4377         error_cnt = (repc & GLV_REPC_ERROR_CNT_M) >> GLV_REPC_ERROR_CNT_S;
4378
4379         /* Clear the count by writing to the stats register */
4380         wr32(hw, GLV_REPC(vsi_num), 0);
4381
4382         cur_stats->rx_no_desc += no_desc;
4383         cur_stats->rx_errors += error_cnt;
4384 }
4385
4386 /**
4387  * ice_sched_query_elem - query element information from HW
4388  * @hw: pointer to the HW struct
4389  * @node_teid: node TEID to be queried
4390  * @buf: buffer to element information
4391  *
4392  * This function queries HW element information
4393  */
4394 enum ice_status
4395 ice_sched_query_elem(struct ice_hw *hw, u32 node_teid,
4396                      struct ice_aqc_get_elem *buf)
4397 {
4398         u16 buf_size, num_elem_ret = 0;
4399         enum ice_status status;
4400
4401         buf_size = sizeof(*buf);
4402         ice_memset(buf, 0, buf_size, ICE_NONDMA_MEM);
4403         buf->generic[0].node_teid = CPU_TO_LE32(node_teid);
4404         status = ice_aq_query_sched_elems(hw, 1, buf, buf_size, &num_elem_ret,
4405                                           NULL);
4406         if (status != ICE_SUCCESS || num_elem_ret != 1)
4407                 ice_debug(hw, ICE_DBG_SCHED, "query element failed\n");
4408         return status;
4409 }
4410
4411 /**
4412  * ice_get_fw_mode - returns FW mode
4413  * @hw: pointer to the HW struct
4414  */
4415 enum ice_fw_modes ice_get_fw_mode(struct ice_hw *hw)
4416 {
4417 #define ICE_FW_MODE_DBG_M BIT(0)
4418 #define ICE_FW_MODE_REC_M BIT(1)
4419 #define ICE_FW_MODE_ROLLBACK_M BIT(2)
4420         u32 fw_mode;
4421
4422         /* check the current FW mode */
4423         fw_mode = rd32(hw, GL_MNG_FWSM) & GL_MNG_FWSM_FW_MODES_M;
4424
4425         if (fw_mode & ICE_FW_MODE_DBG_M)
4426                 return ICE_FW_MODE_DBG;
4427         else if (fw_mode & ICE_FW_MODE_REC_M)
4428                 return ICE_FW_MODE_REC;
4429         else if (fw_mode & ICE_FW_MODE_ROLLBACK_M)
4430                 return ICE_FW_MODE_ROLLBACK;
4431         else
4432                 return ICE_FW_MODE_NORMAL;
4433 }
4434
4435 /**
4436  * ice_fw_supports_link_override
4437  * @hw: pointer to the hardware structure
4438  *
4439  * Checks if the firmware supports link override
4440  */
4441 bool ice_fw_supports_link_override(struct ice_hw *hw)
4442 {
4443         /* Currently, only supported for E810 devices */
4444         if (hw->mac_type != ICE_MAC_E810)
4445                 return false;
4446
4447         if (hw->api_maj_ver == ICE_FW_API_LINK_OVERRIDE_MAJ) {
4448                 if (hw->api_min_ver > ICE_FW_API_LINK_OVERRIDE_MIN)
4449                         return true;
4450                 if (hw->api_min_ver == ICE_FW_API_LINK_OVERRIDE_MIN &&
4451                     hw->api_patch >= ICE_FW_API_LINK_OVERRIDE_PATCH)
4452                         return true;
4453         } else if (hw->api_maj_ver > ICE_FW_API_LINK_OVERRIDE_MAJ) {
4454                 return true;
4455         }
4456
4457         return false;
4458 }
4459
4460 /**
4461  * ice_get_link_default_override
4462  * @ldo: pointer to the link default override struct
4463  * @pi: pointer to the port info struct
4464  *
4465  * Gets the link default override for a port
4466  */
4467 enum ice_status
4468 ice_get_link_default_override(struct ice_link_default_override_tlv *ldo,
4469                               struct ice_port_info *pi)
4470 {
4471         u16 i, tlv, tlv_len, tlv_start, buf, offset;
4472         struct ice_hw *hw = pi->hw;
4473         enum ice_status status;
4474
4475         status = ice_get_pfa_module_tlv(hw, &tlv, &tlv_len,
4476                                         ICE_SR_LINK_DEFAULT_OVERRIDE_PTR);
4477         if (status) {
4478                 ice_debug(hw, ICE_DBG_INIT,
4479                           "Failed to read link override TLV.\n");
4480                 return status;
4481         }
4482
4483         /* Each port has its own config; calculate for our port */
4484         tlv_start = tlv + pi->lport * ICE_SR_PFA_LINK_OVERRIDE_WORDS +
4485                 ICE_SR_PFA_LINK_OVERRIDE_OFFSET;
4486
4487         /* link options first */
4488         status = ice_read_sr_word(hw, tlv_start, &buf);
4489         if (status) {
4490                 ice_debug(hw, ICE_DBG_INIT,
4491                           "Failed to read override link options.\n");
4492                 return status;
4493         }
4494         ldo->options = buf & ICE_LINK_OVERRIDE_OPT_M;
4495         ldo->phy_config = (buf & ICE_LINK_OVERRIDE_PHY_CFG_M) >>
4496                 ICE_LINK_OVERRIDE_PHY_CFG_S;
4497
4498         /* link PHY config */
4499         offset = tlv_start + ICE_SR_PFA_LINK_OVERRIDE_FEC_OFFSET;
4500         status = ice_read_sr_word(hw, offset, &buf);
4501         if (status) {
4502                 ice_debug(hw, ICE_DBG_INIT,
4503                           "Failed to read override phy config.\n");
4504                 return status;
4505         }
4506         ldo->fec_options = buf & ICE_LINK_OVERRIDE_FEC_OPT_M;
4507
4508         /* PHY types low */
4509         offset = tlv_start + ICE_SR_PFA_LINK_OVERRIDE_PHY_OFFSET;
4510         for (i = 0; i < ICE_SR_PFA_LINK_OVERRIDE_PHY_WORDS; i++) {
4511                 status = ice_read_sr_word(hw, (offset + i), &buf);
4512                 if (status) {
4513                         ice_debug(hw, ICE_DBG_INIT,
4514                                   "Failed to read override link options.\n");
4515                         return status;
4516                 }
4517                 /* shift 16 bits at a time to fill 64 bits */
4518                 ldo->phy_type_low |= ((u64)buf << (i * 16));
4519         }
4520
4521         /* PHY types high */
4522         offset = tlv_start + ICE_SR_PFA_LINK_OVERRIDE_PHY_OFFSET +
4523                 ICE_SR_PFA_LINK_OVERRIDE_PHY_WORDS;
4524         for (i = 0; i < ICE_SR_PFA_LINK_OVERRIDE_PHY_WORDS; i++) {
4525                 status = ice_read_sr_word(hw, (offset + i), &buf);
4526                 if (status) {
4527                         ice_debug(hw, ICE_DBG_INIT,
4528                                   "Failed to read override link options.\n");
4529                         return status;
4530                 }
4531                 /* shift 16 bits at a time to fill 64 bits */
4532                 ldo->phy_type_high |= ((u64)buf << (i * 16));
4533         }
4534
4535         return status;
4536 }
4537
4538 /**
4539  * ice_is_phy_caps_an_enabled - check if PHY capabilities autoneg is enabled
4540  * @caps: get PHY capability data
4541  */
4542 bool ice_is_phy_caps_an_enabled(struct ice_aqc_get_phy_caps_data *caps)
4543 {
4544         if (caps->caps & ICE_AQC_PHY_AN_MODE ||
4545             caps->low_power_ctrl_an & (ICE_AQC_PHY_AN_EN_CLAUSE28 |
4546                                        ICE_AQC_PHY_AN_EN_CLAUSE73 |
4547                                        ICE_AQC_PHY_AN_EN_CLAUSE37))
4548                 return true;
4549
4550         return false;
4551 }