drivers/net/ice/base/ice_type.h

   1 /* SPDX-License-Identifier: BSD-3-Clause
   2  * Copyright(c) 2001-2021 Intel Corporation
   3  */
   4
   5 #ifndef _ICE_TYPE_H_
   6 #define _ICE_TYPE_H_
   7
   8 #define ETH_ALEN        6
   9
  10 #define ETH_HEADER_LEN  14
  11
  12 #define BIT(a) (1UL << (a))
  13 #define BIT_ULL(a) (1ULL << (a))
  14
  15 #define BITS_PER_BYTE   8
  16
  17 #define _FORCE_
  18
  19 #define ICE_BYTES_PER_WORD      2
  20 #define ICE_BYTES_PER_DWORD     4
  21 #define ICE_MAX_TRAFFIC_CLASS   8
  22
  23 /**
  24  * ROUND_UP - round up to next arbitrary multiple (not a power of 2)
  25  * @a: value to round up
  26  * @b: arbitrary multiple
  27  *
  28  * Round up to the next multiple of the arbitrary b.
  29  * Note, when b is a power of 2 use ICE_ALIGN() instead.
  30  */
  31 #define ROUND_UP(a, b)  ((b) * DIVIDE_AND_ROUND_UP((a), (b)))
  32
  33 #define MIN_T(_t, _a, _b)       min((_t)(_a), (_t)(_b))
  34
  35 #define IS_ASCII(_ch)   ((_ch) < 0x80)
  36
  37 #define STRUCT_HACK_VAR_LEN
  38 /**
  39  * ice_struct_size - size of struct with C99 flexible array member
  40  * @ptr: pointer to structure
  41  * @field: flexible array member (last member of the structure)
  42  * @num: number of elements of that flexible array member
  43  */
  44 #define ice_struct_size(ptr, field, num) \
  45         (sizeof(*(ptr)) + sizeof(*(ptr)->field) * (num))
  46
  47 #define FLEX_ARRAY_SIZE(_ptr, _mem, cnt) ((cnt) * sizeof(_ptr->_mem[0]))
  48
  49 #include "ice_status.h"
  50 #include "ice_hw_autogen.h"
  51 #include "ice_devids.h"
  52 #include "ice_osdep.h"
  53 #include "ice_bitops.h" /* Must come before ice_controlq.h */
  54 #include "ice_controlq.h"
  55 #include "ice_lan_tx_rx.h"
  56 #include "ice_flex_type.h"
  57 #include "ice_protocol_type.h"
  58 #include "ice_sbq_cmd.h"
  59 #include "ice_vlan_mode.h"
  60
  61 /**
  62  * ice_is_pow2 - check if integer value is a power of 2
  63  * @val: unsigned integer to be validated
  64  */
  65 static inline bool ice_is_pow2(u64 val)
  66 {
  67         return (val && !(val & (val - 1)));
  68 }
  69
  70 /**
  71  * ice_ilog2 - Calculates integer log base 2 of a number
  72  * @n: number on which to perform operation
  73  */
  74 static inline int ice_ilog2(u64 n)
  75 {
  76         int i;
  77
  78         for (i = 63; i >= 0; i--)
  79                 if (((u64)1 << i) & n)
  80                         return i;
  81
  82         return -1;
  83 }
  84
  85 static inline bool ice_is_tc_ena(ice_bitmap_t bitmap, u8 tc)
  86 {
  87         return ice_is_bit_set(&bitmap, tc);
  88 }
  89
  90 #define DIV_64BIT(n, d) ((n) / (d))
  91
  92 static inline u64 round_up_64bit(u64 a, u32 b)
  93 {
  94         return DIV_64BIT(((a) + (b) / 2), (b));
  95 }
  96
  97 static inline u32 ice_round_to_num(u32 N, u32 R)
  98 {
  99         return ((((N) % (R)) < ((R) / 2)) ? (((N) / (R)) * (R)) :
 100                 ((((N) + (R) - 1) / (R)) * (R)));
 101 }
 102
 103 /* Driver always calls main vsi_handle first */
 104 #define ICE_MAIN_VSI_HANDLE             0
 105
 106 /* Switch from ms to the 1usec global time (this is the GTIME resolution) */
 107 #define ICE_MS_TO_GTIME(time)           ((time) * 1000)
 108
 109 /* Data type manipulation macros. */
 110 #define ICE_HI_DWORD(x)         ((u32)((((x) >> 16) >> 16) & 0xFFFFFFFF))
 111 #define ICE_LO_DWORD(x)         ((u32)((x) & 0xFFFFFFFF))
 112 #define ICE_HI_WORD(x)          ((u16)(((x) >> 16) & 0xFFFF))
 113 #define ICE_LO_WORD(x)          ((u16)((x) & 0xFFFF))
 114
 115 /* debug masks - set these bits in hw->debug_mask to control output */
 116 #define ICE_DBG_TRACE           BIT_ULL(0) /* for function-trace only */
 117 #define ICE_DBG_INIT            BIT_ULL(1)
 118 #define ICE_DBG_RELEASE         BIT_ULL(2)
 119 #define ICE_DBG_FW_LOG          BIT_ULL(3)
 120 #define ICE_DBG_LINK            BIT_ULL(4)
 121 #define ICE_DBG_PHY             BIT_ULL(5)
 122 #define ICE_DBG_QCTX            BIT_ULL(6)
 123 #define ICE_DBG_NVM             BIT_ULL(7)
 124 #define ICE_DBG_LAN             BIT_ULL(8)
 125 #define ICE_DBG_FLOW            BIT_ULL(9)
 126 #define ICE_DBG_DCB             BIT_ULL(10)
 127 #define ICE_DBG_DIAG            BIT_ULL(11)
 128 #define ICE_DBG_FD              BIT_ULL(12)
 129 #define ICE_DBG_SW              BIT_ULL(13)
 130 #define ICE_DBG_SCHED           BIT_ULL(14)
 131
 132 #define ICE_DBG_PKG             BIT_ULL(16)
 133 #define ICE_DBG_RES             BIT_ULL(17)
 134 #define ICE_DBG_ACL             BIT_ULL(18)
 135 #define ICE_DBG_PTP             BIT_ULL(19)
 136 #define ICE_DBG_AQ_MSG          BIT_ULL(24)
 137 #define ICE_DBG_AQ_DESC         BIT_ULL(25)
 138 #define ICE_DBG_AQ_DESC_BUF     BIT_ULL(26)
 139 #define ICE_DBG_AQ_CMD          BIT_ULL(27)
 140 #define ICE_DBG_AQ              (ICE_DBG_AQ_MSG         | \
 141                                  ICE_DBG_AQ_DESC        | \
 142                                  ICE_DBG_AQ_DESC_BUF    | \
 143                                  ICE_DBG_AQ_CMD)
 144
 145 #define ICE_DBG_USER            BIT_ULL(31)
 146 #define ICE_DBG_ALL             0xFFFFFFFFFFFFFFFFULL
 147
 148 #define __ALWAYS_UNUSED
 149
 150 #define IS_ETHER_ADDR_EQUAL(addr1, addr2) \
 151         (((bool)((((u16 *)(addr1))[0] == ((u16 *)(addr2))[0]))) && \
 152          ((bool)((((u16 *)(addr1))[1] == ((u16 *)(addr2))[1]))) && \
 153          ((bool)((((u16 *)(addr1))[2] == ((u16 *)(addr2))[2]))))
 154
 155 enum ice_aq_res_ids {
 156         ICE_NVM_RES_ID = 1,
 157         ICE_SPD_RES_ID,
 158         ICE_CHANGE_LOCK_RES_ID,
 159         ICE_GLOBAL_CFG_LOCK_RES_ID
 160 };
 161
 162 /* FW update timeout definitions are in milliseconds */
 163 #define ICE_NVM_TIMEOUT                 180000
 164 #define ICE_CHANGE_LOCK_TIMEOUT         1000
 165 #define ICE_GLOBAL_CFG_LOCK_TIMEOUT     3000
 166
 167 enum ice_aq_res_access_type {
 168         ICE_RES_READ = 1,
 169         ICE_RES_WRITE
 170 };
 171
 172 struct ice_driver_ver {
 173         u8 major_ver;
 174         u8 minor_ver;
 175         u8 build_ver;
 176         u8 subbuild_ver;
 177         u8 driver_string[32];
 178 };
 179
 180 enum ice_fc_mode {
 181         ICE_FC_NONE = 0,
 182         ICE_FC_RX_PAUSE,
 183         ICE_FC_TX_PAUSE,
 184         ICE_FC_FULL,
 185         ICE_FC_AUTO,
 186         ICE_FC_PFC,
 187         ICE_FC_DFLT
 188 };
 189
 190 enum ice_phy_cache_mode {
 191         ICE_FC_MODE = 0,
 192         ICE_SPEED_MODE,
 193         ICE_FEC_MODE
 194 };
 195
 196 enum ice_fec_mode {
 197         ICE_FEC_NONE = 0,
 198         ICE_FEC_RS,
 199         ICE_FEC_BASER,
 200         ICE_FEC_AUTO
 201 };
 202
 203 struct ice_phy_cache_mode_data {
 204         union {
 205                 enum ice_fec_mode curr_user_fec_req;
 206                 enum ice_fc_mode curr_user_fc_req;
 207                 u16 curr_user_speed_req;
 208         } data;
 209 };
 210
 211 enum ice_set_fc_aq_failures {
 212         ICE_SET_FC_AQ_FAIL_NONE = 0,
 213         ICE_SET_FC_AQ_FAIL_GET,
 214         ICE_SET_FC_AQ_FAIL_SET,
 215         ICE_SET_FC_AQ_FAIL_UPDATE
 216 };
 217
 218 /* These are structs for managing the hardware information and the operations */
 219 /* MAC types */
 220 enum ice_mac_type {
 221         ICE_MAC_UNKNOWN = 0,
 222         ICE_MAC_E810,
 223         ICE_MAC_GENERIC,
 224 };
 225
 226 /* Media Types */
 227 enum ice_media_type {
 228         ICE_MEDIA_UNKNOWN = 0,
 229         ICE_MEDIA_FIBER,
 230         ICE_MEDIA_BASET,
 231         ICE_MEDIA_BACKPLANE,
 232         ICE_MEDIA_DA,
 233         ICE_MEDIA_AUI,
 234 };
 235
 236 /* Software VSI types. */
 237 enum ice_vsi_type {
 238         ICE_VSI_PF = 0,
 239         ICE_VSI_CTRL = 3,       /* equates to ICE_VSI_PF with 1 queue pair */
 240         ICE_VSI_LB = 6,
 241 };
 242
 243 struct ice_link_status {
 244         /* Refer to ice_aq_phy_type for bits definition */
 245         u64 phy_type_low;
 246         u64 phy_type_high;
 247         u8 topo_media_conflict;
 248         u16 max_frame_size;
 249         u16 link_speed;
 250         u16 req_speeds;
 251         u8 link_cfg_err;
 252         u8 lse_ena;     /* Link Status Event notification */
 253         u8 link_info;
 254         u8 an_info;
 255         u8 ext_info;
 256         u8 fec_info;
 257         u8 pacing;
 258         /* Refer to #define from module_type[ICE_MODULE_TYPE_TOTAL_BYTE] of
 259          * ice_aqc_get_phy_caps structure
 260          */
 261         u8 module_type[ICE_MODULE_TYPE_TOTAL_BYTE];
 262 };
 263
 264 /* Different data queue types: These are mainly for SW consumption. */
 265 enum ice_q {
 266         ICE_DATA_Q_DOORBELL,
 267         ICE_DATA_Q_CMPL,
 268         ICE_DATA_Q_QUANTA,
 269         ICE_DATA_Q_RX,
 270         ICE_DATA_Q_TX,
 271 };
 272
 273 /* Different reset sources for which a disable queue AQ call has to be made in
 274  * order to clean the Tx scheduler as a part of the reset
 275  */
 276 enum ice_disq_rst_src {
 277         ICE_NO_RESET = 0,
 278         ICE_VM_RESET,
 279 };
 280
 281 /* PHY info such as phy_type, etc... */
 282 struct ice_phy_info {
 283         struct ice_link_status link_info;
 284         struct ice_link_status link_info_old;
 285         u64 phy_type_low;
 286         u64 phy_type_high;
 287         enum ice_media_type media_type;
 288         u8 get_link_info;
 289         /* Please refer to struct ice_aqc_get_link_status_data to get
 290          * detail of enable bit in curr_user_speed_req
 291          */
 292         u16 curr_user_speed_req;
 293         enum ice_fec_mode curr_user_fec_req;
 294         enum ice_fc_mode curr_user_fc_req;
 295         struct ice_aqc_set_phy_cfg_data curr_user_phy_cfg;
 296 };
 297
 298 #define ICE_MAX_NUM_MIRROR_RULES        64
 299
 300 /* protocol enumeration for filters */
 301 enum ice_fltr_ptype {
 302         /* NONE - used for undef/error */
 303         ICE_FLTR_PTYPE_NONF_NONE = 0,
 304         ICE_FLTR_PTYPE_NONF_IPV4_UDP,
 305         ICE_FLTR_PTYPE_NONF_IPV4_TCP,
 306         ICE_FLTR_PTYPE_NONF_IPV4_SCTP,
 307         ICE_FLTR_PTYPE_NONF_IPV4_OTHER,
 308         ICE_FLTR_PTYPE_NONF_IPV4_GTPU,
 309         ICE_FLTR_PTYPE_NONF_IPV4_GTPU_IPV4,
 310         ICE_FLTR_PTYPE_NONF_IPV4_GTPU_IPV4_UDP,
 311         ICE_FLTR_PTYPE_NONF_IPV4_GTPU_IPV4_TCP,
 312         ICE_FLTR_PTYPE_NONF_IPV4_GTPU_IPV6,
 313         ICE_FLTR_PTYPE_NONF_IPV4_GTPU_IPV6_UDP,
 314         ICE_FLTR_PTYPE_NONF_IPV4_GTPU_IPV6_TCP,
 315         ICE_FLTR_PTYPE_NONF_IPV4_GTPU_EH,
 316         ICE_FLTR_PTYPE_NONF_IPV4_GTPU_EH_IPV4,
 317         ICE_FLTR_PTYPE_NONF_IPV4_GTPU_EH_IPV4_UDP,
 318         ICE_FLTR_PTYPE_NONF_IPV4_GTPU_EH_IPV4_TCP,
 319         ICE_FLTR_PTYPE_NONF_IPV4_GTPU_EH_IPV6,
 320         ICE_FLTR_PTYPE_NONF_IPV4_GTPU_EH_IPV6_UDP,
 321         ICE_FLTR_PTYPE_NONF_IPV4_GTPU_EH_IPV6_TCP,
 322         ICE_FLTR_PTYPE_NONF_IPV4_GTPU_EH_DW,
 323         ICE_FLTR_PTYPE_NONF_IPV4_GTPU_EH_DW_IPV4,
 324         ICE_FLTR_PTYPE_NONF_IPV4_GTPU_EH_DW_IPV4_UDP,
 325         ICE_FLTR_PTYPE_NONF_IPV4_GTPU_EH_DW_IPV4_TCP,
 326         ICE_FLTR_PTYPE_NONF_IPV4_GTPU_EH_DW_IPV6,
 327         ICE_FLTR_PTYPE_NONF_IPV4_GTPU_EH_DW_IPV6_UDP,
 328         ICE_FLTR_PTYPE_NONF_IPV4_GTPU_EH_DW_IPV6_TCP,
 329         ICE_FLTR_PTYPE_NONF_IPV4_GTPU_EH_UP,
 330         ICE_FLTR_PTYPE_NONF_IPV4_GTPU_EH_UP_IPV4,
 331         ICE_FLTR_PTYPE_NONF_IPV4_GTPU_EH_UP_IPV4_UDP,
 332         ICE_FLTR_PTYPE_NONF_IPV4_GTPU_EH_UP_IPV4_TCP,
 333         ICE_FLTR_PTYPE_NONF_IPV4_GTPU_EH_UP_IPV6,
 334         ICE_FLTR_PTYPE_NONF_IPV4_GTPU_EH_UP_IPV6_UDP,
 335         ICE_FLTR_PTYPE_NONF_IPV4_GTPU_EH_UP_IPV6_TCP,
 336         ICE_FLTR_PTYPE_NONF_IPV6_GTPU,
 337         ICE_FLTR_PTYPE_NONF_IPV6_GTPU_EH,
 338         ICE_FLTR_PTYPE_NONF_IPV6_GTPU_EH_DW,
 339         ICE_FLTR_PTYPE_NONF_IPV6_GTPU_EH_UP,
 340         ICE_FLTR_PTYPE_NONF_IPV4_GTPU_IPV4_ICMP,
 341         ICE_FLTR_PTYPE_NONF_IPV4_GTPU_IPV4_OTHER,
 342         ICE_FLTR_PTYPE_NONF_IPV6_GTPU_IPV6_OTHER,
 343         ICE_FLTR_PTYPE_NONF_IPV4_GTPU_EH_IPV4_OTHER,
 344         ICE_FLTR_PTYPE_NONF_IPV6_GTPU_EH_IPV6_OTHER,
 345         ICE_FLTR_PTYPE_NONF_IPV4_L2TPV3,
 346         ICE_FLTR_PTYPE_NONF_IPV6_L2TPV3,
 347         ICE_FLTR_PTYPE_NONF_IPV4_ESP,
 348         ICE_FLTR_PTYPE_NONF_IPV6_ESP,
 349         ICE_FLTR_PTYPE_NONF_IPV4_AH,
 350         ICE_FLTR_PTYPE_NONF_IPV6_AH,
 351         ICE_FLTR_PTYPE_NONF_IPV4_NAT_T_ESP,
 352         ICE_FLTR_PTYPE_NONF_IPV6_NAT_T_ESP,
 353         ICE_FLTR_PTYPE_NONF_IPV4_PFCP_NODE,
 354         ICE_FLTR_PTYPE_NONF_IPV4_PFCP_SESSION,
 355         ICE_FLTR_PTYPE_NONF_IPV6_PFCP_NODE,
 356         ICE_FLTR_PTYPE_NONF_IPV6_PFCP_SESSION,
 357         ICE_FLTR_PTYPE_NON_IP_L2,
 358         ICE_FLTR_PTYPE_NONF_ECPRI_TP0,
 359         ICE_FLTR_PTYPE_NONF_IPV4_UDP_ECPRI_TP0,
 360         ICE_FLTR_PTYPE_FRAG_IPV4,
 361         ICE_FLTR_PTYPE_FRAG_IPV6,
 362         ICE_FLTR_PTYPE_NONF_IPV4_GRE,
 363         ICE_FLTR_PTYPE_NONF_IPV4_GRE_IPV4,
 364         ICE_FLTR_PTYPE_NONF_IPV4_GRE_IPV4_UDP,
 365         ICE_FLTR_PTYPE_NONF_IPV4_GRE_IPV4_TCP,
 366         ICE_FLTR_PTYPE_NONF_IPV4_GRE_IPV6,
 367         ICE_FLTR_PTYPE_NONF_IPV4_GRE_IPV6_UDP,
 368         ICE_FLTR_PTYPE_NONF_IPV4_GRE_IPV6_TCP,
 369         ICE_FLTR_PTYPE_NONF_IPV6_GRE,
 370         ICE_FLTR_PTYPE_NONF_IPV6_GRE_IPV4,
 371         ICE_FLTR_PTYPE_NONF_IPV6_GRE_IPV4_UDP,
 372         ICE_FLTR_PTYPE_NONF_IPV6_GRE_IPV4_TCP,
 373         ICE_FLTR_PTYPE_NONF_IPV6_GRE_IPV6,
 374         ICE_FLTR_PTYPE_NONF_IPV6_GRE_IPV6_UDP,
 375         ICE_FLTR_PTYPE_NONF_IPV6_GRE_IPV6_TCP,
 376         ICE_FLTR_PTYPE_NONF_IPV4_GRE_IPV4_GTPU,
 377         ICE_FLTR_PTYPE_NONF_IPV4_GRE_IPV4_GTPU_IPV4,
 378         ICE_FLTR_PTYPE_NONF_IPV4_GRE_IPV4_GTPU_IPV4_UDP,
 379         ICE_FLTR_PTYPE_NONF_IPV4_GRE_IPV4_GTPU_IPV4_TCP,
 380         ICE_FLTR_PTYPE_NONF_IPV4_GRE_IPV4_GTPU_IPV6,
 381         ICE_FLTR_PTYPE_NONF_IPV4_GRE_IPV4_GTPU_IPV6_UDP,
 382         ICE_FLTR_PTYPE_NONF_IPV4_GRE_IPV4_GTPU_IPV6_TCP,
 383         ICE_FLTR_PTYPE_NONF_IPV4_GRE_IPV6_GTPU,
 384         ICE_FLTR_PTYPE_NONF_IPV4_GRE_IPV6_GTPU_IPV4,
 385         ICE_FLTR_PTYPE_NONF_IPV4_GRE_IPV6_GTPU_IPV4_UDP,
 386         ICE_FLTR_PTYPE_NONF_IPV4_GRE_IPV6_GTPU_IPV4_TCP,
 387         ICE_FLTR_PTYPE_NONF_IPV4_GRE_IPV6_GTPU_IPV6,
 388         ICE_FLTR_PTYPE_NONF_IPV4_GRE_IPV6_GTPU_IPV6_UDP,
 389         ICE_FLTR_PTYPE_NONF_IPV4_GRE_IPV6_GTPU_IPV6_TCP,
 390         ICE_FLTR_PTYPE_NONF_IPV6_GRE_IPV4_GTPU,
 391         ICE_FLTR_PTYPE_NONF_IPV6_GRE_IPV4_GTPU_IPV4,
 392         ICE_FLTR_PTYPE_NONF_IPV6_GRE_IPV4_GTPU_IPV4_UDP,
 393         ICE_FLTR_PTYPE_NONF_IPV6_GRE_IPV4_GTPU_IPV4_TCP,
 394         ICE_FLTR_PTYPE_NONF_IPV6_GRE_IPV4_GTPU_IPV6,
 395         ICE_FLTR_PTYPE_NONF_IPV6_GRE_IPV4_GTPU_IPV6_UDP,
 396         ICE_FLTR_PTYPE_NONF_IPV6_GRE_IPV4_GTPU_IPV6_TCP,
 397         ICE_FLTR_PTYPE_NONF_IPV6_GRE_IPV6_GTPU,
 398         ICE_FLTR_PTYPE_NONF_IPV6_GRE_IPV6_GTPU_IPV4,
 399         ICE_FLTR_PTYPE_NONF_IPV6_GRE_IPV6_GTPU_IPV4_UDP,
 400         ICE_FLTR_PTYPE_NONF_IPV6_GRE_IPV6_GTPU_IPV4_TCP,
 401         ICE_FLTR_PTYPE_NONF_IPV6_GRE_IPV6_GTPU_IPV6,
 402         ICE_FLTR_PTYPE_NONF_IPV6_GRE_IPV6_GTPU_IPV6_UDP,
 403         ICE_FLTR_PTYPE_NONF_IPV6_GRE_IPV6_GTPU_IPV6_TCP,
 404         ICE_FLTR_PTYPE_NONF_IPV4_GRE_IPV4_GTPU_EH,
 405         ICE_FLTR_PTYPE_NONF_IPV4_GRE_IPV4_GTPU_EH_IPV4,
 406         ICE_FLTR_PTYPE_NONF_IPV4_GRE_IPV4_GTPU_EH_IPV4_UDP,
 407         ICE_FLTR_PTYPE_NONF_IPV4_GRE_IPV4_GTPU_EH_IPV4_TCP,
 408         ICE_FLTR_PTYPE_NONF_IPV4_GRE_IPV4_GTPU_EH_IPV6,
 409         ICE_FLTR_PTYPE_NONF_IPV4_GRE_IPV4_GTPU_EH_IPV6_UDP,
 410         ICE_FLTR_PTYPE_NONF_IPV4_GRE_IPV4_GTPU_EH_IPV6_TCP,
 411         ICE_FLTR_PTYPE_NONF_IPV4_GRE_IPV6_GTPU_EH,
 412         ICE_FLTR_PTYPE_NONF_IPV4_GRE_IPV6_GTPU_EH_IPV4,
 413         ICE_FLTR_PTYPE_NONF_IPV4_GRE_IPV6_GTPU_EH_IPV4_UDP,
 414         ICE_FLTR_PTYPE_NONF_IPV4_GRE_IPV6_GTPU_EH_IPV4_TCP,
 415         ICE_FLTR_PTYPE_NONF_IPV4_GRE_IPV6_GTPU_EH_IPV6,
 416         ICE_FLTR_PTYPE_NONF_IPV4_GRE_IPV6_GTPU_EH_IPV6_UDP,
 417         ICE_FLTR_PTYPE_NONF_IPV4_GRE_IPV6_GTPU_EH_IPV6_TCP,
 418         ICE_FLTR_PTYPE_NONF_IPV6_GRE_IPV4_GTPU_EH,
 419         ICE_FLTR_PTYPE_NONF_IPV6_GRE_IPV4_GTPU_EH_IPV4,
 420         ICE_FLTR_PTYPE_NONF_IPV6_GRE_IPV4_GTPU_EH_IPV4_UDP,
 421         ICE_FLTR_PTYPE_NONF_IPV6_GRE_IPV4_GTPU_EH_IPV4_TCP,
 422         ICE_FLTR_PTYPE_NONF_IPV6_GRE_IPV4_GTPU_EH_IPV6,
 423         ICE_FLTR_PTYPE_NONF_IPV6_GRE_IPV4_GTPU_EH_IPV6_UDP,
 424         ICE_FLTR_PTYPE_NONF_IPV6_GRE_IPV4_GTPU_EH_IPV6_TCP,
 425         ICE_FLTR_PTYPE_NONF_IPV6_GRE_IPV6_GTPU_EH,
 426         ICE_FLTR_PTYPE_NONF_IPV6_GRE_IPV6_GTPU_EH_IPV4,
 427         ICE_FLTR_PTYPE_NONF_IPV6_GRE_IPV6_GTPU_EH_IPV4_UDP,
 428         ICE_FLTR_PTYPE_NONF_IPV6_GRE_IPV6_GTPU_EH_IPV4_TCP,
 429         ICE_FLTR_PTYPE_NONF_IPV6_GRE_IPV6_GTPU_EH_IPV6,
 430         ICE_FLTR_PTYPE_NONF_IPV6_GRE_IPV6_GTPU_EH_IPV6_UDP,
 431         ICE_FLTR_PTYPE_NONF_IPV6_GRE_IPV6_GTPU_EH_IPV6_TCP,
 432         ICE_FLTR_PTYPE_NONF_IPV4_GRE_IPV4_GTPU_EH_DW,
 433         ICE_FLTR_PTYPE_NONF_IPV4_GRE_IPV4_GTPU_EH_DW_IPV4,
 434         ICE_FLTR_PTYPE_NONF_IPV4_GRE_IPV4_GTPU_EH_DW_IPV4_UDP,
 435         ICE_FLTR_PTYPE_NONF_IPV4_GRE_IPV4_GTPU_EH_DW_IPV4_TCP,
 436         ICE_FLTR_PTYPE_NONF_IPV4_GRE_IPV4_GTPU_EH_DW_IPV6,
 437         ICE_FLTR_PTYPE_NONF_IPV4_GRE_IPV4_GTPU_EH_DW_IPV6_UDP,
 438         ICE_FLTR_PTYPE_NONF_IPV4_GRE_IPV4_GTPU_EH_DW_IPV6_TCP,
 439         ICE_FLTR_PTYPE_NONF_IPV4_GRE_IPV6_GTPU_EH_DW,
 440         ICE_FLTR_PTYPE_NONF_IPV4_GRE_IPV6_GTPU_EH_DW_IPV4,
 441         ICE_FLTR_PTYPE_NONF_IPV4_GRE_IPV6_GTPU_EH_DW_IPV4_UDP,
 442         ICE_FLTR_PTYPE_NONF_IPV4_GRE_IPV6_GTPU_EH_DW_IPV4_TCP,
 443         ICE_FLTR_PTYPE_NONF_IPV4_GRE_IPV6_GTPU_EH_DW_IPV6,
 444         ICE_FLTR_PTYPE_NONF_IPV4_GRE_IPV6_GTPU_EH_DW_IPV6_UDP,
 445         ICE_FLTR_PTYPE_NONF_IPV4_GRE_IPV6_GTPU_EH_DW_IPV6_TCP,
 446         ICE_FLTR_PTYPE_NONF_IPV6_GRE_IPV4_GTPU_EH_DW,
 447         ICE_FLTR_PTYPE_NONF_IPV6_GRE_IPV4_GTPU_EH_DW_IPV4,
 448         ICE_FLTR_PTYPE_NONF_IPV6_GRE_IPV4_GTPU_EH_DW_IPV4_UDP,
 449         ICE_FLTR_PTYPE_NONF_IPV6_GRE_IPV4_GTPU_EH_DW_IPV4_TCP,
 450         ICE_FLTR_PTYPE_NONF_IPV6_GRE_IPV4_GTPU_EH_DW_IPV6,
 451         ICE_FLTR_PTYPE_NONF_IPV6_GRE_IPV4_GTPU_EH_DW_IPV6_UDP,
 452         ICE_FLTR_PTYPE_NONF_IPV6_GRE_IPV4_GTPU_EH_DW_IPV6_TCP,
 453         ICE_FLTR_PTYPE_NONF_IPV6_GRE_IPV6_GTPU_EH_DW,
 454         ICE_FLTR_PTYPE_NONF_IPV6_GRE_IPV6_GTPU_EH_DW_IPV4,
 455         ICE_FLTR_PTYPE_NONF_IPV6_GRE_IPV6_GTPU_EH_DW_IPV4_UDP,
 456         ICE_FLTR_PTYPE_NONF_IPV6_GRE_IPV6_GTPU_EH_DW_IPV4_TCP,
 457         ICE_FLTR_PTYPE_NONF_IPV6_GRE_IPV6_GTPU_EH_DW_IPV6,
 458         ICE_FLTR_PTYPE_NONF_IPV6_GRE_IPV6_GTPU_EH_DW_IPV6_UDP,
 459         ICE_FLTR_PTYPE_NONF_IPV6_GRE_IPV6_GTPU_EH_DW_IPV6_TCP,
 460         ICE_FLTR_PTYPE_NONF_IPV4_GRE_IPV4_GTPU_EH_UP,
 461         ICE_FLTR_PTYPE_NONF_IPV4_GRE_IPV4_GTPU_EH_UP_IPV4,
 462         ICE_FLTR_PTYPE_NONF_IPV4_GRE_IPV4_GTPU_EH_UP_IPV4_UDP,
 463         ICE_FLTR_PTYPE_NONF_IPV4_GRE_IPV4_GTPU_EH_UP_IPV4_TCP,
 464         ICE_FLTR_PTYPE_NONF_IPV4_GRE_IPV4_GTPU_EH_UP_IPV6,
 465         ICE_FLTR_PTYPE_NONF_IPV4_GRE_IPV4_GTPU_EH_UP_IPV6_UDP,
 466         ICE_FLTR_PTYPE_NONF_IPV4_GRE_IPV4_GTPU_EH_UP_IPV6_TCP,
 467         ICE_FLTR_PTYPE_NONF_IPV4_GRE_IPV6_GTPU_EH_UP,
 468         ICE_FLTR_PTYPE_NONF_IPV4_GRE_IPV6_GTPU_EH_UP_IPV4,
 469         ICE_FLTR_PTYPE_NONF_IPV4_GRE_IPV6_GTPU_EH_UP_IPV4_UDP,
 470         ICE_FLTR_PTYPE_NONF_IPV4_GRE_IPV6_GTPU_EH_UP_IPV4_TCP,
 471         ICE_FLTR_PTYPE_NONF_IPV4_GRE_IPV6_GTPU_EH_UP_IPV6,
 472         ICE_FLTR_PTYPE_NONF_IPV4_GRE_IPV6_GTPU_EH_UP_IPV6_UDP,
 473         ICE_FLTR_PTYPE_NONF_IPV4_GRE_IPV6_GTPU_EH_UP_IPV6_TCP,
 474         ICE_FLTR_PTYPE_NONF_IPV6_GRE_IPV4_GTPU_EH_UP,
 475         ICE_FLTR_PTYPE_NONF_IPV6_GRE_IPV4_GTPU_EH_UP_IPV4,
 476         ICE_FLTR_PTYPE_NONF_IPV6_GRE_IPV4_GTPU_EH_UP_IPV4_UDP,
 477         ICE_FLTR_PTYPE_NONF_IPV6_GRE_IPV4_GTPU_EH_UP_IPV4_TCP,
 478         ICE_FLTR_PTYPE_NONF_IPV6_GRE_IPV4_GTPU_EH_UP_IPV6,
 479         ICE_FLTR_PTYPE_NONF_IPV6_GRE_IPV4_GTPU_EH_UP_IPV6_UDP,
 480         ICE_FLTR_PTYPE_NONF_IPV6_GRE_IPV4_GTPU_EH_UP_IPV6_TCP,
 481         ICE_FLTR_PTYPE_NONF_IPV6_GRE_IPV6_GTPU_EH_UP,
 482         ICE_FLTR_PTYPE_NONF_IPV6_GRE_IPV6_GTPU_EH_UP_IPV4,
 483         ICE_FLTR_PTYPE_NONF_IPV6_GRE_IPV6_GTPU_EH_UP_IPV4_UDP,
 484         ICE_FLTR_PTYPE_NONF_IPV6_GRE_IPV6_GTPU_EH_UP_IPV4_TCP,
 485         ICE_FLTR_PTYPE_NONF_IPV6_GRE_IPV6_GTPU_EH_UP_IPV6,
 486         ICE_FLTR_PTYPE_NONF_IPV6_GRE_IPV6_GTPU_EH_UP_IPV6_UDP,
 487         ICE_FLTR_PTYPE_NONF_IPV6_GRE_IPV6_GTPU_EH_UP_IPV6_TCP,
 488         ICE_FLTR_PTYPE_NONF_IPV6_UDP,
 489         ICE_FLTR_PTYPE_NONF_IPV6_TCP,
 490         ICE_FLTR_PTYPE_NONF_IPV6_SCTP,
 491         ICE_FLTR_PTYPE_NONF_IPV6_OTHER,
 492         ICE_FLTR_PTYPE_NONF_IPV4_UDP_VXLAN,
 493         ICE_FLTR_PTYPE_NONF_IPV4_UDP_VXLAN_IPV4_UDP,
 494         ICE_FLTR_PTYPE_NONF_IPV4_UDP_VXLAN_IPV4_TCP,
 495         ICE_FLTR_PTYPE_NONF_IPV4_UDP_VXLAN_IPV4_SCTP,
 496         ICE_FLTR_PTYPE_NONF_IPV4_UDP_VXLAN_IPV4_OTHER,
 497         ICE_FLTR_PTYPE_MAX,
 498 };
 499
 500 enum ice_fd_hw_seg {
 501         ICE_FD_HW_SEG_NON_TUN = 0,
 502         ICE_FD_HW_SEG_TUN,
 503         ICE_FD_HW_SEG_MAX,
 504 };
 505
 506 /* 2 VSI = 1 ICE_VSI_PF + 1 ICE_VSI_CTRL */
 507 #define ICE_MAX_FDIR_VSI_PER_FILTER     2
 508
 509 struct ice_fd_hw_prof {
 510         struct ice_flow_seg_info *fdir_seg[ICE_FD_HW_SEG_MAX];
 511         int cnt;
 512         u64 entry_h[ICE_MAX_FDIR_VSI_PER_FILTER][ICE_FD_HW_SEG_MAX];
 513         u16 vsi_h[ICE_MAX_FDIR_VSI_PER_FILTER];
 514 };
 515
 516 /* Common HW capabilities for SW use */
 517 struct ice_hw_common_caps {
 518         /* Write CSR protection */
 519         u64 wr_csr_prot;
 520         u32 switching_mode;
 521         /* switching mode supported - EVB switching (including cloud) */
 522 #define ICE_NVM_IMAGE_TYPE_EVB          0x0
 523
 524         /* Manageablity mode & supported protocols over MCTP */
 525         u32 mgmt_mode;
 526 #define ICE_MGMT_MODE_PASS_THRU_MODE_M          0xF
 527 #define ICE_MGMT_MODE_CTL_INTERFACE_M           0xF0
 528 #define ICE_MGMT_MODE_REDIR_SB_INTERFACE_M      0xF00
 529
 530         u32 mgmt_protocols_mctp;
 531 #define ICE_MGMT_MODE_PROTO_RSVD        BIT(0)
 532 #define ICE_MGMT_MODE_PROTO_PLDM        BIT(1)
 533 #define ICE_MGMT_MODE_PROTO_OEM         BIT(2)
 534 #define ICE_MGMT_MODE_PROTO_NC_SI       BIT(3)
 535
 536         u32 os2bmc;
 537         u32 valid_functions;
 538         /* DCB capabilities */
 539         u32 active_tc_bitmap;
 540         u32 maxtc;
 541
 542         /* RSS related capabilities */
 543         u32 rss_table_size;             /* 512 for PFs and 64 for VFs */
 544         u32 rss_table_entry_width;      /* RSS Entry width in bits */
 545
 546         /* Tx/Rx queues */
 547         u32 num_rxq;                    /* Number/Total Rx queues */
 548         u32 rxq_first_id;               /* First queue ID for Rx queues */
 549         u32 num_txq;                    /* Number/Total Tx queues */
 550         u32 txq_first_id;               /* First queue ID for Tx queues */
 551
 552         /* MSI-X vectors */
 553         u32 num_msix_vectors;
 554         u32 msix_vector_first_id;
 555
 556         /* Max MTU for function or device */
 557         u32 max_mtu;
 558
 559         /* WOL related */
 560         u32 num_wol_proxy_fltr;
 561         u32 wol_proxy_vsi_seid;
 562
 563         /* LED/SDP pin count */
 564         u32 led_pin_num;
 565         u32 sdp_pin_num;
 566
 567         /* LED/SDP - Supports up to 12 LED pins and 8 SDP signals */
 568 #define ICE_MAX_SUPPORTED_GPIO_LED      12
 569 #define ICE_MAX_SUPPORTED_GPIO_SDP      8
 570         u8 led[ICE_MAX_SUPPORTED_GPIO_LED];
 571         u8 sdp[ICE_MAX_SUPPORTED_GPIO_SDP];
 572
 573         /* EVB capabilities */
 574         u8 evb_802_1_qbg;               /* Edge Virtual Bridging */
 575         u8 evb_802_1_qbh;               /* Bridge Port Extension */
 576
 577         u8 dcb;
 578         u8 iscsi;
 579         u8 ieee_1588;
 580         u8 mgmt_cem;
 581
 582         /* WoL and APM support */
 583 #define ICE_WOL_SUPPORT_M               BIT(0)
 584 #define ICE_ACPI_PROG_MTHD_M            BIT(1)
 585 #define ICE_PROXY_SUPPORT_M             BIT(2)
 586         u8 apm_wol_support;
 587         u8 acpi_prog_mthd;
 588         u8 proxy_support;
 589         bool sec_rev_disabled;
 590         bool update_disabled;
 591         bool nvm_unified_update;
 592 #define ICE_NVM_MGMT_SEC_REV_DISABLED           BIT(0)
 593 #define ICE_NVM_MGMT_UPDATE_DISABLED            BIT(1)
 594 #define ICE_NVM_MGMT_UNIFIED_UPD_SUPPORT        BIT(3)
 595         /* PCIe reset avoidance */
 596         bool pcie_reset_avoidance; /* false: not supported, true: supported */
 597         /* Post update reset restriction */
 598         bool reset_restrict_support; /* false: not supported, true: supported */
 599
 600         /* External topology device images within the NVM */
 601 #define ICE_EXT_TOPO_DEV_IMG_COUNT      4
 602         u32 ext_topo_dev_img_ver_high[ICE_EXT_TOPO_DEV_IMG_COUNT];
 603         u32 ext_topo_dev_img_ver_low[ICE_EXT_TOPO_DEV_IMG_COUNT];
 604         u8 ext_topo_dev_img_part_num[ICE_EXT_TOPO_DEV_IMG_COUNT];
 605 #define ICE_EXT_TOPO_DEV_IMG_PART_NUM_S 8
 606 #define ICE_EXT_TOPO_DEV_IMG_PART_NUM_M \
 607                 MAKEMASK(0xFF, ICE_EXT_TOPO_DEV_IMG_PART_NUM_S)
 608         bool ext_topo_dev_img_load_en[ICE_EXT_TOPO_DEV_IMG_COUNT];
 609 #define ICE_EXT_TOPO_DEV_IMG_LOAD_EN    BIT(0)
 610         bool ext_topo_dev_img_prog_en[ICE_EXT_TOPO_DEV_IMG_COUNT];
 611 #define ICE_EXT_TOPO_DEV_IMG_PROG_EN    BIT(1)
 612 };
 613
 614 /* IEEE 1588 TIME_SYNC specific info */
 615 /* Function specific definitions */
 616 #define ICE_TS_FUNC_ENA_M               BIT(0)
 617 #define ICE_TS_SRC_TMR_OWND_M           BIT(1)
 618 #define ICE_TS_TMR_ENA_M                BIT(2)
 619 #define ICE_TS_TMR_IDX_OWND_S           4
 620 #define ICE_TS_TMR_IDX_OWND_M           BIT(4)
 621 #define ICE_TS_CLK_FREQ_S               16
 622 #define ICE_TS_CLK_FREQ_M               MAKEMASK(0x7, ICE_TS_CLK_FREQ_S)
 623 #define ICE_TS_CLK_SRC_S                20
 624 #define ICE_TS_CLK_SRC_M                BIT(20)
 625 #define ICE_TS_TMR_IDX_ASSOC_S          24
 626 #define ICE_TS_TMR_IDX_ASSOC_M          BIT(24)
 627
 628 /* TIME_REF clock rate specification */
 629 enum ice_time_ref_freq {
 630         ICE_TIME_REF_FREQ_25_000        = 0,
 631         ICE_TIME_REF_FREQ_122_880       = 1,
 632         ICE_TIME_REF_FREQ_125_000       = 2,
 633         ICE_TIME_REF_FREQ_153_600       = 3,
 634         ICE_TIME_REF_FREQ_156_250       = 4,
 635         ICE_TIME_REF_FREQ_245_760       = 5,
 636
 637         NUM_ICE_TIME_REF_FREQ
 638 };
 639
 640 /* Clock source specification */
 641 enum ice_clk_src {
 642         ICE_CLK_SRC_TCX0        = 0, /* Temperature compensated oscillator  */
 643         ICE_CLK_SRC_TIME_REF    = 1, /* Use TIME_REF reference clock */
 644
 645         NUM_ICE_CLK_SRC
 646 };
 647
 648 struct ice_ts_func_info {
 649         /* Function specific info */
 650         enum ice_time_ref_freq time_ref;
 651         u8 clk_freq;
 652         u8 clk_src;
 653         u8 tmr_index_assoc;
 654         u8 ena;
 655         u8 tmr_index_owned;
 656         u8 src_tmr_owned;
 657         u8 tmr_ena;
 658 };
 659
 660 /* Device specific definitions */
 661 #define ICE_TS_TMR0_OWNR_M              0x7
 662 #define ICE_TS_TMR0_OWND_M              BIT(3)
 663 #define ICE_TS_TMR1_OWNR_S              4
 664 #define ICE_TS_TMR1_OWNR_M              MAKEMASK(0x7, ICE_TS_TMR1_OWNR_S)
 665 #define ICE_TS_TMR1_OWND_M              BIT(7)
 666 #define ICE_TS_DEV_ENA_M                BIT(24)
 667 #define ICE_TS_TMR0_ENA_M               BIT(25)
 668 #define ICE_TS_TMR1_ENA_M               BIT(26)
 669
 670 struct ice_ts_dev_info {
 671         /* Device specific info */
 672         u32 ena_ports;
 673         u32 tmr_own_map;
 674         u32 tmr0_owner;
 675         u32 tmr1_owner;
 676         u8 tmr0_owned;
 677         u8 tmr1_owned;
 678         u8 ena;
 679         u8 tmr0_ena;
 680         u8 tmr1_ena;
 681 };
 682
 683 /* Function specific capabilities */
 684 struct ice_hw_func_caps {
 685         struct ice_hw_common_caps common_cap;
 686         u32 guar_num_vsi;
 687         u32 fd_fltr_guar;               /* Number of filters guaranteed */
 688         u32 fd_fltr_best_effort;        /* Number of best effort filters */
 689         struct ice_ts_func_info ts_func_info;
 690 };
 691
 692 /* Device wide capabilities */
 693 struct ice_hw_dev_caps {
 694         struct ice_hw_common_caps common_cap;
 695         u32 num_vsi_allocd_to_host;     /* Excluding EMP VSI */
 696         u32 num_flow_director_fltr;     /* Number of FD filters available */
 697         struct ice_ts_dev_info ts_dev_info;
 698         u32 num_funcs;
 699 };
 700
 701 /* Information about MAC such as address, etc... */
 702 struct ice_mac_info {
 703         u8 lan_addr[ETH_ALEN];
 704         u8 perm_addr[ETH_ALEN];
 705         u8 port_addr[ETH_ALEN];
 706         u8 wol_addr[ETH_ALEN];
 707 };
 708
 709 /* PCI bus types */
 710 enum ice_bus_type {
 711         ice_bus_unknown = 0,
 712         ice_bus_pci_express,
 713         ice_bus_embedded, /* Is device Embedded versus card */
 714         ice_bus_reserved
 715 };
 716
 717 /* PCI bus speeds */
 718 enum ice_pcie_bus_speed {
 719         ice_pcie_speed_unknown  = 0xff,
 720         ice_pcie_speed_2_5GT    = 0x14,
 721         ice_pcie_speed_5_0GT    = 0x15,
 722         ice_pcie_speed_8_0GT    = 0x16,
 723         ice_pcie_speed_16_0GT   = 0x17
 724 };
 725
 726 /* PCI bus widths */
 727 enum ice_pcie_link_width {
 728         ice_pcie_lnk_width_resrv        = 0x00,
 729         ice_pcie_lnk_x1                 = 0x01,
 730         ice_pcie_lnk_x2                 = 0x02,
 731         ice_pcie_lnk_x4                 = 0x04,
 732         ice_pcie_lnk_x8                 = 0x08,
 733         ice_pcie_lnk_x12                = 0x0C,
 734         ice_pcie_lnk_x16                = 0x10,
 735         ice_pcie_lnk_x32                = 0x20,
 736         ice_pcie_lnk_width_unknown      = 0xff,
 737 };
 738
 739 /* Reset types used to determine which kind of reset was requested. These
 740  * defines match what the RESET_TYPE field of the GLGEN_RSTAT register.
 741  * ICE_RESET_PFR does not match any RESET_TYPE field in the GLGEN_RSTAT register
 742  * because its reset source is different than the other types listed.
 743  */
 744 enum ice_reset_req {
 745         ICE_RESET_POR   = 0,
 746         ICE_RESET_INVAL = 0,
 747         ICE_RESET_CORER = 1,
 748         ICE_RESET_GLOBR = 2,
 749         ICE_RESET_EMPR  = 3,
 750         ICE_RESET_PFR   = 4,
 751 };
 752
 753 /* Bus parameters */
 754 struct ice_bus_info {
 755         enum ice_pcie_bus_speed speed;
 756         enum ice_pcie_link_width width;
 757         enum ice_bus_type type;
 758         u16 domain_num;
 759         u16 device;
 760         u8 func;
 761         u8 bus_num;
 762 };
 763
 764 /* Flow control (FC) parameters */
 765 struct ice_fc_info {
 766         enum ice_fc_mode current_mode;  /* FC mode in effect */
 767         enum ice_fc_mode req_mode;      /* FC mode requested by caller */
 768 };
 769
 770 /* Option ROM version information */
 771 struct ice_orom_info {
 772         u8 major;                       /* Major version of OROM */
 773         u8 patch;                       /* Patch version of OROM */
 774         u16 build;                      /* Build version of OROM */
 775         u32 srev;                       /* Security revision */
 776 };
 777
 778 /* NVM version information */
 779 struct ice_nvm_info {
 780         u32 eetrack;
 781         u32 srev;
 782         u8 major;
 783         u8 minor;
 784 };
 785
 786 /* Enumeration of possible flash banks for the NVM, OROM, and Netlist modules
 787  * of the flash image.
 788  */
 789 enum ice_flash_bank {
 790         ICE_INVALID_FLASH_BANK,
 791         ICE_1ST_FLASH_BANK,
 792         ICE_2ND_FLASH_BANK,
 793 };
 794
 795 /* Enumeration of which flash bank is desired to read from, either the active
 796  * bank or the inactive bank. Used to abstract 1st and 2nd bank notion from
 797  * code which just wants to read the active or inactive flash bank.
 798  */
 799 enum ice_bank_select {
 800         ICE_ACTIVE_FLASH_BANK,
 801         ICE_INACTIVE_FLASH_BANK,
 802 };
 803
 804 /* information for accessing NVM, OROM, and Netlist flash banks */
 805 struct ice_bank_info {
 806         u32 nvm_ptr;                            /* Pointer to 1st NVM bank */
 807         u32 nvm_size;                           /* Size of NVM bank */
 808         u32 orom_ptr;                           /* Pointer to 1st OROM bank */
 809         u32 orom_size;                          /* Size of OROM bank */
 810         u32 netlist_ptr;                        /* Pointer to 1st Netlist bank */
 811         u32 netlist_size;                       /* Size of Netlist bank */
 812         enum ice_flash_bank nvm_bank;           /* Active NVM bank */
 813         enum ice_flash_bank orom_bank;          /* Active OROM bank */
 814         enum ice_flash_bank netlist_bank;       /* Active Netlist bank */
 815 };
 816
 817 /* Flash Chip Information */
 818 struct ice_flash_info {
 819         struct ice_orom_info orom;      /* Option ROM version info */
 820         struct ice_nvm_info nvm;        /* NVM version information */
 821         struct ice_bank_info banks;     /* Flash Bank information */
 822         u16 sr_words;                   /* Shadow RAM size in words */
 823         u32 flash_size;                 /* Size of available flash in bytes */
 824         u8 blank_nvm_mode;              /* is NVM empty (no FW present) */
 825 };
 826
 827 struct ice_link_default_override_tlv {
 828         u8 options;
 829 #define ICE_LINK_OVERRIDE_OPT_M         0x3F
 830 #define ICE_LINK_OVERRIDE_STRICT_MODE   BIT(0)
 831 #define ICE_LINK_OVERRIDE_EPCT_DIS      BIT(1)
 832 #define ICE_LINK_OVERRIDE_PORT_DIS      BIT(2)
 833 #define ICE_LINK_OVERRIDE_EN            BIT(3)
 834 #define ICE_LINK_OVERRIDE_AUTO_LINK_DIS BIT(4)
 835 #define ICE_LINK_OVERRIDE_EEE_EN        BIT(5)
 836         u8 phy_config;
 837 #define ICE_LINK_OVERRIDE_PHY_CFG_S     8
 838 #define ICE_LINK_OVERRIDE_PHY_CFG_M     (0xC3 << ICE_LINK_OVERRIDE_PHY_CFG_S)
 839 #define ICE_LINK_OVERRIDE_PAUSE_M       0x3
 840 #define ICE_LINK_OVERRIDE_LESM_EN       BIT(6)
 841 #define ICE_LINK_OVERRIDE_AUTO_FEC_EN   BIT(7)
 842         u8 fec_options;
 843 #define ICE_LINK_OVERRIDE_FEC_OPT_M     0xFF
 844         u8 rsvd1;
 845         u64 phy_type_low;
 846         u64 phy_type_high;
 847 };
 848
 849 #define ICE_NVM_VER_LEN 32
 850
 851 /* Max number of port to queue branches w.r.t topology */
 852 #define ICE_TXSCHED_MAX_BRANCHES ICE_MAX_TRAFFIC_CLASS
 853
 854 #define ice_for_each_traffic_class(_i)  \
 855         for ((_i) = 0; (_i) < ICE_MAX_TRAFFIC_CLASS; (_i)++)
 856
 857 /* ICE_DFLT_AGG_ID means that all new VM(s)/VSI node connects
 858  * to driver defined policy for default aggregator
 859  */
 860 #define ICE_INVAL_TEID 0xFFFFFFFF
 861 #define ICE_DFLT_AGG_ID 0
 862
 863 struct ice_sched_node {
 864         struct ice_sched_node *parent;
 865         struct ice_sched_node *sibling; /* next sibling in the same layer */
 866         struct ice_sched_node **children;
 867         struct ice_aqc_txsched_elem_data info;
 868         u32 agg_id;                     /* aggregator group ID */
 869         u16 vsi_handle;
 870         u8 in_use;                      /* suspended or in use */
 871         u8 tx_sched_layer;              /* Logical Layer (1-9) */
 872         u8 num_children;
 873         u8 tc_num;
 874         u8 owner;
 875 #define ICE_SCHED_NODE_OWNER_LAN        0
 876 #define ICE_SCHED_NODE_OWNER_AE         1
 877 #define ICE_SCHED_NODE_OWNER_RDMA       2
 878 };
 879
 880 /* Access Macros for Tx Sched Elements data */
 881 #define ICE_TXSCHED_GET_NODE_TEID(x) LE32_TO_CPU((x)->info.node_teid)
 882 #define ICE_TXSCHED_GET_PARENT_TEID(x) LE32_TO_CPU((x)->info.parent_teid)
 883 #define ICE_TXSCHED_GET_CIR_RL_ID(x)    \
 884         LE16_TO_CPU((x)->info.cir_bw.bw_profile_idx)
 885 #define ICE_TXSCHED_GET_EIR_RL_ID(x)    \
 886         LE16_TO_CPU((x)->info.eir_bw.bw_profile_idx)
 887 #define ICE_TXSCHED_GET_SRL_ID(x) LE16_TO_CPU((x)->info.srl_id)
 888 #define ICE_TXSCHED_GET_CIR_BWALLOC(x)  \
 889         LE16_TO_CPU((x)->info.cir_bw.bw_alloc)
 890 #define ICE_TXSCHED_GET_EIR_BWALLOC(x)  \
 891         LE16_TO_CPU((x)->info.eir_bw.bw_alloc)
 892
 893 struct ice_sched_rl_profile {
 894         u32 rate; /* In Kbps */
 895         struct ice_aqc_rl_profile_elem info;
 896 };
 897
 898 /* The aggregator type determines if identifier is for a VSI group,
 899  * aggregator group, aggregator of queues, or queue group.
 900  */
 901 enum ice_agg_type {
 902         ICE_AGG_TYPE_UNKNOWN = 0,
 903         ICE_AGG_TYPE_TC,
 904         ICE_AGG_TYPE_AGG, /* aggregator */
 905         ICE_AGG_TYPE_VSI,
 906         ICE_AGG_TYPE_QG,
 907         ICE_AGG_TYPE_Q
 908 };
 909
 910 /* Rate limit types */
 911 enum ice_rl_type {
 912         ICE_UNKNOWN_BW = 0,
 913         ICE_MIN_BW,             /* for CIR profile */
 914         ICE_MAX_BW,             /* for EIR profile */
 915         ICE_SHARED_BW           /* for shared profile */
 916 };
 917
 918 #define ICE_SCHED_MIN_BW                500             /* in Kbps */
 919 #define ICE_SCHED_MAX_BW                100000000       /* in Kbps */
 920 #define ICE_SCHED_DFLT_BW               0xFFFFFFFF      /* unlimited */
 921 #define ICE_SCHED_NO_PRIORITY           0
 922 #define ICE_SCHED_NO_BW_WT              0
 923 #define ICE_SCHED_DFLT_RL_PROF_ID       0
 924 #define ICE_SCHED_NO_SHARED_RL_PROF_ID  0xFFFF
 925 #define ICE_SCHED_DFLT_BW_WT            4
 926 #define ICE_SCHED_INVAL_PROF_ID         0xFFFF
 927 #define ICE_SCHED_DFLT_BURST_SIZE       (15 * 1024)     /* in bytes (15k) */
 928
 929 /* Access Macros for Tx Sched RL Profile data */
 930 #define ICE_TXSCHED_GET_RL_PROF_ID(p) LE16_TO_CPU((p)->info.profile_id)
 931 #define ICE_TXSCHED_GET_RL_MBS(p) LE16_TO_CPU((p)->info.max_burst_size)
 932 #define ICE_TXSCHED_GET_RL_MULTIPLIER(p) LE16_TO_CPU((p)->info.rl_multiply)
 933 #define ICE_TXSCHED_GET_RL_WAKEUP_MV(p) LE16_TO_CPU((p)->info.wake_up_calc)
 934 #define ICE_TXSCHED_GET_RL_ENCODE(p) LE16_TO_CPU((p)->info.rl_encode)
 935
 936 /* The following tree example shows the naming conventions followed under
 937  * ice_port_info struct for default scheduler tree topology.
 938  *
 939  *                 A tree on a port
 940  *                       *                ---> root node
 941  *        (TC0)/  /  /  / \  \  \  \(TC7) ---> num_branches (range:1- 8)
 942  *            *  *  *  *   *  *  *  *     |
 943  *           /                            |
 944  *          *                             |
 945  *         /                              |-> num_elements (range:1 - 9)
 946  *        *                               |   implies num_of_layers
 947  *       /                                |
 948  *   (a)*                                 |
 949  *
 950  *  (a) is the last_node_teid(not of type Leaf). A leaf node is created under
 951  *  (a) as child node where queues get added, add Tx/Rx queue admin commands;
 952  *  need TEID of (a) to add queues.
 953  *
 954  *  This tree
 955  *       -> has 8 branches (one for each TC)
 956  *       -> First branch (TC0) has 4 elements
 957  *       -> has 4 layers
 958  *       -> (a) is the topmost layer node created by firmware on branch 0
 959  *
 960  *  Note: Above asterisk tree covers only basic terminology and scenario.
 961  *  Refer to the documentation for more info.
 962  */
 963
 964  /* Data structure for saving BW information */
 965 enum ice_bw_type {
 966         ICE_BW_TYPE_PRIO,
 967         ICE_BW_TYPE_CIR,
 968         ICE_BW_TYPE_CIR_WT,
 969         ICE_BW_TYPE_EIR,
 970         ICE_BW_TYPE_EIR_WT,
 971         ICE_BW_TYPE_SHARED,
 972         ICE_BW_TYPE_CNT         /* This must be last */
 973 };
 974
 975 struct ice_bw {
 976         u32 bw;
 977         u16 bw_alloc;
 978 };
 979
 980 struct ice_bw_type_info {
 981         ice_declare_bitmap(bw_t_bitmap, ICE_BW_TYPE_CNT);
 982         u8 generic;
 983         struct ice_bw cir_bw;
 984         struct ice_bw eir_bw;
 985         u32 shared_bw;
 986 };
 987
 988 /* VSI queue context structure for given TC */
 989 struct ice_q_ctx {
 990         u16  q_handle;
 991         u32  q_teid;
 992         /* bw_t_info saves queue BW information */
 993         struct ice_bw_type_info bw_t_info;
 994 };
 995
 996 /* VSI type list entry to locate corresponding VSI/aggregator nodes */
 997 struct ice_sched_vsi_info {
 998         struct ice_sched_node *vsi_node[ICE_MAX_TRAFFIC_CLASS];
 999         struct ice_sched_node *ag_node[ICE_MAX_TRAFFIC_CLASS];
1000         u16 max_lanq[ICE_MAX_TRAFFIC_CLASS];
1001         /* bw_t_info saves VSI BW information */
1002         struct ice_bw_type_info bw_t_info[ICE_MAX_TRAFFIC_CLASS];
1003 };
1004
1005 /* CEE or IEEE 802.1Qaz ETS Configuration data */
1006 struct ice_dcb_ets_cfg {
1007         u8 willing;
1008         u8 cbs;
1009         u8 maxtcs;
1010         u8 prio_table[ICE_MAX_TRAFFIC_CLASS];
1011         u8 tcbwtable[ICE_MAX_TRAFFIC_CLASS];
1012         u8 tsatable[ICE_MAX_TRAFFIC_CLASS];
1013 };
1014
1015 /* CEE or IEEE 802.1Qaz PFC Configuration data */
1016 struct ice_dcb_pfc_cfg {
1017         u8 willing;
1018         u8 mbc;
1019         u8 pfccap;
1020         u8 pfcena;
1021 };
1022
1023 /* CEE or IEEE 802.1Qaz Application Priority data */
1024 struct ice_dcb_app_priority_table {
1025         u16 prot_id;
1026         u8 priority;
1027         u8 selector;
1028 };
1029
1030 #define ICE_MAX_USER_PRIORITY           8
1031 #define ICE_DCBX_MAX_APPS               64
1032 #define ICE_DSCP_NUM_VAL                64
1033 #define ICE_LLDPDU_SIZE                 1500
1034 #define ICE_TLV_STATUS_OPER             0x1
1035 #define ICE_TLV_STATUS_SYNC             0x2
1036 #define ICE_TLV_STATUS_ERR              0x4
1037 #define ICE_APP_PROT_ID_FCOE            0x8906
1038 #define ICE_APP_PROT_ID_ISCSI           0x0cbc
1039 #define ICE_APP_PROT_ID_ISCSI_860       0x035c
1040 #define ICE_APP_PROT_ID_FIP             0x8914
1041 #define ICE_APP_SEL_ETHTYPE             0x1
1042 #define ICE_APP_SEL_TCPIP               0x2
1043 #define ICE_CEE_APP_SEL_ETHTYPE         0x0
1044 #define ICE_CEE_APP_SEL_TCPIP           0x1
1045
1046 struct ice_dcbx_cfg {
1047         u32 numapps;
1048         u32 tlv_status; /* CEE mode TLV status */
1049         struct ice_dcb_ets_cfg etscfg;
1050         struct ice_dcb_ets_cfg etsrec;
1051         struct ice_dcb_pfc_cfg pfc;
1052 #define ICE_QOS_MODE_VLAN       0x0
1053 #define ICE_QOS_MODE_DSCP       0x1
1054         u8 pfc_mode;
1055         struct ice_dcb_app_priority_table app[ICE_DCBX_MAX_APPS];
1056         /* when DSCP mapping defined by user set its bit to 1 */
1057         ice_declare_bitmap(dscp_mapped, ICE_DSCP_NUM_VAL);
1058         /* array holding DSCP -> UP/TC values for DSCP L3 QoS mode */
1059         u8 dscp_map[ICE_DSCP_NUM_VAL];
1060         u8 dcbx_mode;
1061 #define ICE_DCBX_MODE_CEE       0x1
1062 #define ICE_DCBX_MODE_IEEE      0x2
1063         u8 app_mode;
1064 #define ICE_DCBX_APPS_NON_WILLING       0x1
1065 };
1066
1067 struct ice_qos_cfg {
1068         struct ice_dcbx_cfg local_dcbx_cfg;     /* Oper/Local Cfg */
1069         struct ice_dcbx_cfg desired_dcbx_cfg;   /* CEE Desired Cfg */
1070         struct ice_dcbx_cfg remote_dcbx_cfg;    /* Peer Cfg */
1071         u8 dcbx_status : 3;                     /* see ICE_DCBX_STATUS_DIS */
1072         u8 is_sw_lldp : 1;
1073 };
1074
1075 struct ice_port_info {
1076         struct ice_sched_node *root;    /* Root Node per Port */
1077         struct ice_hw *hw;              /* back pointer to HW instance */
1078         u32 last_node_teid;             /* scheduler last node info */
1079         u16 sw_id;                      /* Initial switch ID belongs to port */
1080         u16 pf_vf_num;
1081         u8 port_state;
1082 #define ICE_SCHED_PORT_STATE_INIT       0x0
1083 #define ICE_SCHED_PORT_STATE_READY      0x1
1084         u8 lport;
1085 #define ICE_LPORT_MASK                  0xff
1086         u16 dflt_tx_vsi_rule_id;
1087         u16 dflt_tx_vsi_num;
1088         u16 dflt_rx_vsi_rule_id;
1089         u16 dflt_rx_vsi_num;
1090         struct ice_fc_info fc;
1091         struct ice_mac_info mac;
1092         struct ice_phy_info phy;
1093         struct ice_lock sched_lock;     /* protect access to TXSched tree */
1094         struct ice_sched_node *
1095                 sib_head[ICE_MAX_TRAFFIC_CLASS][ICE_AQC_TOPO_MAX_LEVEL_NUM];
1096         struct ice_bw_type_info root_node_bw_t_info;
1097         struct ice_bw_type_info tc_node_bw_t_info[ICE_MAX_TRAFFIC_CLASS];
1098         struct ice_qos_cfg qos_cfg;
1099         u8 is_vf:1;
1100 };
1101
1102 struct ice_switch_info {
1103         struct LIST_HEAD_TYPE vsi_list_map_head;
1104         struct ice_sw_recipe *recp_list;
1105         u16 prof_res_bm_init;
1106         u16 max_used_prof_index;
1107
1108         ice_declare_bitmap(prof_res_bm[ICE_MAX_NUM_PROFILES], ICE_MAX_FV_WORDS);
1109 };
1110
1111 /* Port hardware description */
1112 struct ice_hw {
1113         u8 *hw_addr;
1114         void *back;
1115         struct ice_aqc_layer_props *layer_info;
1116         struct ice_port_info *port_info;
1117         /* 2D Array for each Tx Sched RL Profile type */
1118         struct ice_sched_rl_profile **cir_profiles;
1119         struct ice_sched_rl_profile **eir_profiles;
1120         struct ice_sched_rl_profile **srl_profiles;
1121         /* PSM clock frequency for calculating RL profile params */
1122         u32 psm_clk_freq;
1123         u64 debug_mask;         /* BITMAP for debug mask */
1124         enum ice_mac_type mac_type;
1125
1126         u16 fd_ctr_base;        /* FD counter base index */
1127         /* pci info */
1128         u16 device_id;
1129         u16 vendor_id;
1130         u16 subsystem_device_id;
1131         u16 subsystem_vendor_id;
1132         u8 revision_id;
1133
1134         u8 pf_id;               /* device profile info */
1135         u8 logical_pf_id;
1136
1137         u16 max_burst_size;     /* driver sets this value */
1138
1139         /* Tx Scheduler values */
1140         u8 num_tx_sched_layers;
1141         u8 num_tx_sched_phys_layers;
1142         u8 flattened_layers;
1143         u8 max_cgds;
1144         u8 sw_entry_point_layer;
1145         u16 max_children[ICE_AQC_TOPO_MAX_LEVEL_NUM];
1146         struct LIST_HEAD_TYPE agg_list; /* lists all aggregator */
1147         /* List contain profile ID(s) and other params per layer */
1148         struct LIST_HEAD_TYPE rl_prof_list[ICE_AQC_TOPO_MAX_LEVEL_NUM];
1149         struct ice_vsi_ctx *vsi_ctx[ICE_MAX_VSI];
1150         u8 evb_veb;             /* true for VEB, false for VEPA */
1151         u8 reset_ongoing;       /* true if HW is in reset, false otherwise */
1152         struct ice_bus_info bus;
1153         struct ice_flash_info flash;
1154         struct ice_hw_dev_caps dev_caps;        /* device capabilities */
1155         struct ice_hw_func_caps func_caps;      /* function capabilities */
1156
1157         struct ice_switch_info *switch_info;    /* switch filter lists */
1158
1159         /* Control Queue info */
1160         struct ice_ctl_q_info adminq;
1161         struct ice_ctl_q_info sbq;
1162         struct ice_ctl_q_info mailboxq;
1163         /* Additional function to send AdminQ command */
1164         int (*aq_send_cmd_fn)(void *param, struct ice_aq_desc *desc,
1165                               void *buf, u16 buf_size);
1166         void *aq_send_cmd_param;
1167         u8 dcf_enabled;         /* Device Config Function */
1168
1169         u8 api_branch;          /* API branch version */
1170         u8 api_maj_ver;         /* API major version */
1171         u8 api_min_ver;         /* API minor version */
1172         u8 api_patch;           /* API patch version */
1173         u8 fw_branch;           /* firmware branch version */
1174         u8 fw_maj_ver;          /* firmware major version */
1175         u8 fw_min_ver;          /* firmware minor version */
1176         u8 fw_patch;            /* firmware patch version */
1177         u32 fw_build;           /* firmware build number */
1178
1179 /* Device max aggregate bandwidths corresponding to the GL_PWR_MODE_CTL
1180  * register. Used for determining the ITR/INTRL granularity during
1181  * initialization.
1182  */
1183 #define ICE_MAX_AGG_BW_200G     0x0
1184 #define ICE_MAX_AGG_BW_100G     0X1
1185 #define ICE_MAX_AGG_BW_50G      0x2
1186 #define ICE_MAX_AGG_BW_25G      0x3
1187         /* ITR granularity for different speeds */
1188 #define ICE_ITR_GRAN_ABOVE_25   2
1189 #define ICE_ITR_GRAN_MAX_25     4
1190         /* ITR granularity in 1 us */
1191         u8 itr_gran;
1192         /* INTRL granularity for different speeds */
1193 #define ICE_INTRL_GRAN_ABOVE_25 4
1194 #define ICE_INTRL_GRAN_MAX_25   8
1195         /* INTRL granularity in 1 us */
1196         u8 intrl_gran;
1197
1198         /* true if VSIs can share unicast MAC addr */
1199         u8 umac_shared;
1200
1201 #define ICE_PHY_PER_NAC         1
1202 #define ICE_MAX_QUAD            2
1203 #define ICE_NUM_QUAD_TYPE       2
1204 #define ICE_PORTS_PER_QUAD      4
1205 #define ICE_PHY_0_LAST_QUAD     1
1206 #define ICE_PORTS_PER_PHY       8
1207 #define ICE_NUM_EXTERNAL_PORTS          ICE_PORTS_PER_PHY
1208
1209         /* Active package version (currently active) */
1210         struct ice_pkg_ver active_pkg_ver;
1211         u32 pkg_seg_id;
1212         u32 active_track_id;
1213         u8 active_pkg_name[ICE_PKG_NAME_SIZE];
1214         u8 active_pkg_in_nvm;
1215
1216         enum ice_aq_err pkg_dwnld_status;
1217
1218         /* Driver's package ver - (from the Ice Metadata section) */
1219         struct ice_pkg_ver pkg_ver;
1220         u8 pkg_name[ICE_PKG_NAME_SIZE];
1221
1222         /* Driver's Ice segment format version and id (from the Ice seg) */
1223         struct ice_pkg_ver ice_seg_fmt_ver;
1224         u8 ice_seg_id[ICE_SEG_ID_SIZE];
1225
1226         /* Pointer to the ice segment */
1227         struct ice_seg *seg;
1228
1229         /* Pointer to allocated copy of pkg memory */
1230         u8 *pkg_copy;
1231         u32 pkg_size;
1232
1233         /* tunneling info */
1234         struct ice_lock tnl_lock;
1235         struct ice_tunnel_table tnl;
1236         /* dvm boost update information */
1237         struct ice_dvm_table dvm_upd;
1238
1239         struct ice_acl_tbl *acl_tbl;
1240         struct ice_fd_hw_prof **acl_prof;
1241         u16 acl_fltr_cnt[ICE_FLTR_PTYPE_MAX];
1242         /* HW block tables */
1243         struct ice_blk_info blk[ICE_BLK_COUNT];
1244         struct ice_lock fl_profs_locks[ICE_BLK_COUNT];  /* lock fltr profiles */
1245         struct LIST_HEAD_TYPE fl_profs[ICE_BLK_COUNT];
1246         /* Flow Director filter info */
1247         int fdir_active_fltr;
1248
1249         struct ice_lock fdir_fltr_lock; /* protect Flow Director */
1250         struct LIST_HEAD_TYPE fdir_list_head;
1251
1252         /* Book-keeping of side-band filter count per flow-type.
1253          * This is used to detect and handle input set changes for
1254          * respective flow-type.
1255          */
1256         u16 fdir_fltr_cnt[ICE_FLTR_PTYPE_MAX];
1257
1258         struct ice_fd_hw_prof **fdir_prof;
1259         ice_declare_bitmap(fdir_perfect_fltr, ICE_FLTR_PTYPE_MAX);
1260         struct ice_lock rss_locks;      /* protect RSS configuration */
1261         struct LIST_HEAD_TYPE rss_list_head;
1262         ice_declare_bitmap(hw_ptype, ICE_FLOW_PTYPE_MAX);
1263         u8 dvm_ena;
1264         __le16 io_expander_handle;
1265 };
1266
1267 /* Statistics collected by each port, VSI, VEB, and S-channel */
1268 struct ice_eth_stats {
1269         u64 rx_bytes;                   /* gorc */
1270         u64 rx_unicast;                 /* uprc */
1271         u64 rx_multicast;               /* mprc */
1272         u64 rx_broadcast;               /* bprc */
1273         u64 rx_discards;                /* rdpc */
1274         u64 rx_unknown_protocol;        /* rupp */
1275         u64 tx_bytes;                   /* gotc */
1276         u64 tx_unicast;                 /* uptc */
1277         u64 tx_multicast;               /* mptc */
1278         u64 tx_broadcast;               /* bptc */
1279         u64 tx_discards;                /* tdpc */
1280         u64 tx_errors;                  /* tepc */
1281         u64 rx_no_desc;                 /* repc */
1282         u64 rx_errors;                  /* repc */
1283 };
1284
1285 #define ICE_MAX_UP      8
1286
1287 /* Statistics collected per VEB per User Priority (UP) for up to 8 UPs */
1288 struct ice_veb_up_stats {
1289         u64 up_rx_pkts[ICE_MAX_UP];
1290         u64 up_rx_bytes[ICE_MAX_UP];
1291         u64 up_tx_pkts[ICE_MAX_UP];
1292         u64 up_tx_bytes[ICE_MAX_UP];
1293 };
1294
1295 /* Statistics collected by the MAC */
1296 struct ice_hw_port_stats {
1297         /* eth stats collected by the port */
1298         struct ice_eth_stats eth;
1299         /* additional port specific stats */
1300         u64 tx_dropped_link_down;       /* tdold */
1301         u64 crc_errors;                 /* crcerrs */
1302         u64 illegal_bytes;              /* illerrc */
1303         u64 error_bytes;                /* errbc */
1304         u64 mac_local_faults;           /* mlfc */
1305         u64 mac_remote_faults;          /* mrfc */
1306         u64 rx_len_errors;              /* rlec */
1307         u64 link_xon_rx;                /* lxonrxc */
1308         u64 link_xoff_rx;               /* lxoffrxc */
1309         u64 link_xon_tx;                /* lxontxc */
1310         u64 link_xoff_tx;               /* lxofftxc */
1311         u64 priority_xon_rx[8];         /* pxonrxc[8] */
1312         u64 priority_xoff_rx[8];        /* pxoffrxc[8] */
1313         u64 priority_xon_tx[8];         /* pxontxc[8] */
1314         u64 priority_xoff_tx[8];        /* pxofftxc[8] */
1315         u64 priority_xon_2_xoff[8];     /* pxon2offc[8] */
1316         u64 rx_size_64;                 /* prc64 */
1317         u64 rx_size_127;                /* prc127 */
1318         u64 rx_size_255;                /* prc255 */
1319         u64 rx_size_511;                /* prc511 */
1320         u64 rx_size_1023;               /* prc1023 */
1321         u64 rx_size_1522;               /* prc1522 */
1322         u64 rx_size_big;                /* prc9522 */
1323         u64 rx_undersize;               /* ruc */
1324         u64 rx_fragments;               /* rfc */
1325         u64 rx_oversize;                /* roc */
1326         u64 rx_jabber;                  /* rjc */
1327         u64 tx_size_64;                 /* ptc64 */
1328         u64 tx_size_127;                /* ptc127 */
1329         u64 tx_size_255;                /* ptc255 */
1330         u64 tx_size_511;                /* ptc511 */
1331         u64 tx_size_1023;               /* ptc1023 */
1332         u64 tx_size_1522;               /* ptc1522 */
1333         u64 tx_size_big;                /* ptc9522 */
1334         u64 mac_short_pkt_dropped;      /* mspdc */
1335         /* flow director stats */
1336         u32 fd_sb_status;
1337         u64 fd_sb_match;
1338 };
1339
1340 enum ice_sw_fwd_act_type {
1341         ICE_FWD_TO_VSI = 0,
1342         ICE_FWD_TO_VSI_LIST, /* Do not use this when adding filter */
1343         ICE_FWD_TO_Q,
1344         ICE_FWD_TO_QGRP,
1345         ICE_DROP_PACKET,
1346         ICE_INVAL_ACT
1347 };
1348
1349 struct ice_aq_get_set_rss_lut_params {
1350         u16 vsi_handle;         /* software VSI handle */
1351         u16 lut_size;           /* size of the LUT buffer */
1352         u8 lut_type;            /* type of the LUT (i.e. VSI, PF, Global) */
1353         u8 *lut;                /* input RSS LUT for set and output RSS LUT for get */
1354         u8 global_lut_id;       /* only valid when lut_type is global */
1355 };
1356
1357 /* Checksum and Shadow RAM pointers */
1358 #define ICE_SR_NVM_CTRL_WORD                    0x00
1359 #define ICE_SR_PHY_ANALOG_PTR                   0x04
1360 #define ICE_SR_OPTION_ROM_PTR                   0x05
1361 #define ICE_SR_RO_PCIR_REGS_AUTO_LOAD_PTR       0x06
1362 #define ICE_SR_AUTO_GENERATED_POINTERS_PTR      0x07
1363 #define ICE_SR_PCIR_REGS_AUTO_LOAD_PTR          0x08
1364 #define ICE_SR_EMP_GLOBAL_MODULE_PTR            0x09
1365 #define ICE_SR_EMP_IMAGE_PTR                    0x0B
1366 #define ICE_SR_PE_IMAGE_PTR                     0x0C
1367 #define ICE_SR_CSR_PROTECTED_LIST_PTR           0x0D
1368 #define ICE_SR_MNG_CFG_PTR                      0x0E
1369 #define ICE_SR_EMP_MODULE_PTR                   0x0F
1370 #define ICE_SR_PBA_BLOCK_PTR                    0x16
1371 #define ICE_SR_BOOT_CFG_PTR                     0x132
1372 #define ICE_SR_NVM_WOL_CFG                      0x19
1373 #define ICE_NVM_OROM_VER_OFF                    0x02
1374 #define ICE_SR_NVM_DEV_STARTER_VER              0x18
1375 #define ICE_SR_ALTERNATE_SAN_MAC_ADDR_PTR       0x27
1376 #define ICE_SR_PERMANENT_SAN_MAC_ADDR_PTR       0x28
1377 #define ICE_SR_NVM_MAP_VER                      0x29
1378 #define ICE_SR_NVM_IMAGE_VER                    0x2A
1379 #define ICE_SR_NVM_STRUCTURE_VER                0x2B
1380 #define ICE_SR_NVM_EETRACK_LO                   0x2D
1381 #define ICE_SR_NVM_EETRACK_HI                   0x2E
1382 #define ICE_NVM_VER_LO_SHIFT                    0
1383 #define ICE_NVM_VER_LO_MASK                     (0xff << ICE_NVM_VER_LO_SHIFT)
1384 #define ICE_NVM_VER_HI_SHIFT                    12
1385 #define ICE_NVM_VER_HI_MASK                     (0xf << ICE_NVM_VER_HI_SHIFT)
1386 #define ICE_OEM_EETRACK_ID                      0xffffffff
1387 #define ICE_OROM_VER_PATCH_SHIFT                0
1388 #define ICE_OROM_VER_PATCH_MASK         (0xff << ICE_OROM_VER_PATCH_SHIFT)
1389 #define ICE_OROM_VER_BUILD_SHIFT                8
1390 #define ICE_OROM_VER_BUILD_MASK         (0xffff << ICE_OROM_VER_BUILD_SHIFT)
1391 #define ICE_OROM_VER_SHIFT                      24
1392 #define ICE_OROM_VER_MASK                       (0xff << ICE_OROM_VER_SHIFT)
1393 #define ICE_SR_VPD_PTR                          0x2F
1394 #define ICE_SR_PXE_SETUP_PTR                    0x30
1395 #define ICE_SR_PXE_CFG_CUST_OPTIONS_PTR         0x31
1396 #define ICE_SR_NVM_ORIGINAL_EETRACK_LO          0x34
1397 #define ICE_SR_NVM_ORIGINAL_EETRACK_HI          0x35
1398 #define ICE_SR_VLAN_CFG_PTR                     0x37
1399 #define ICE_SR_POR_REGS_AUTO_LOAD_PTR           0x38
1400 #define ICE_SR_EMPR_REGS_AUTO_LOAD_PTR          0x3A
1401 #define ICE_SR_GLOBR_REGS_AUTO_LOAD_PTR         0x3B
1402 #define ICE_SR_CORER_REGS_AUTO_LOAD_PTR         0x3C
1403 #define ICE_SR_PHY_CFG_SCRIPT_PTR               0x3D
1404 #define ICE_SR_PCIE_ALT_AUTO_LOAD_PTR           0x3E
1405 #define ICE_SR_SW_CHECKSUM_WORD                 0x3F
1406 #define ICE_SR_PFA_PTR                          0x40
1407 #define ICE_SR_1ST_SCRATCH_PAD_PTR              0x41
1408 #define ICE_SR_1ST_NVM_BANK_PTR                 0x42
1409 #define ICE_SR_NVM_BANK_SIZE                    0x43
1410 #define ICE_SR_1ST_OROM_BANK_PTR                0x44
1411 #define ICE_SR_OROM_BANK_SIZE                   0x45
1412 #define ICE_SR_NETLIST_BANK_PTR                 0x46
1413 #define ICE_SR_NETLIST_BANK_SIZE                0x47
1414 #define ICE_SR_EMP_SR_SETTINGS_PTR              0x48
1415 #define ICE_SR_CONFIGURATION_METADATA_PTR       0x4D
1416 #define ICE_SR_IMMEDIATE_VALUES_PTR             0x4E
1417 #define ICE_SR_LINK_DEFAULT_OVERRIDE_PTR        0x134
1418 #define ICE_SR_POR_REGISTERS_AUTOLOAD_PTR       0x118
1419
1420 /* CSS Header words */
1421 #define ICE_NVM_CSS_SREV_L                      0x14
1422 #define ICE_NVM_CSS_SREV_H                      0x15
1423
1424 /* Length of CSS header section in words */
1425 #define ICE_CSS_HEADER_LENGTH                   330
1426
1427 /* Offset of Shadow RAM copy in the NVM bank area. */
1428 #define ICE_NVM_SR_COPY_WORD_OFFSET             ROUND_UP(ICE_CSS_HEADER_LENGTH, 32)
1429
1430 /* Size in bytes of Option ROM trailer */
1431 #define ICE_NVM_OROM_TRAILER_LENGTH             (2 * ICE_CSS_HEADER_LENGTH)
1432
1433 /* The Link Topology Netlist section is stored as a series of words. It is
1434  * stored in the NVM as a TLV, with the first two words containing the type
1435  * and length.
1436  */
1437 #define ICE_NETLIST_LINK_TOPO_MOD_ID            0x011B
1438 #define ICE_NETLIST_TYPE_OFFSET                 0x0000
1439 #define ICE_NETLIST_LEN_OFFSET                  0x0001
1440
1441 /* The Link Topology section follows the TLV header. When reading the netlist
1442  * using ice_read_netlist_module, we need to account for the 2-word TLV
1443  * header.
1444  */
1445 #define ICE_NETLIST_LINK_TOPO_OFFSET(n)         ((n) + 2)
1446
1447 #define ICE_LINK_TOPO_MODULE_LEN                ICE_NETLIST_LINK_TOPO_OFFSET(0x0000)
1448 #define ICE_LINK_TOPO_NODE_COUNT                ICE_NETLIST_LINK_TOPO_OFFSET(0x0001)
1449
1450 #define ICE_LINK_TOPO_NODE_COUNT_M              MAKEMASK(0x3FF, 0)
1451
1452 /* The Netlist ID Block is located after all of the Link Topology nodes. */
1453 #define ICE_NETLIST_ID_BLK_SIZE                 0x30
1454 #define ICE_NETLIST_ID_BLK_OFFSET(n)            ICE_NETLIST_LINK_TOPO_OFFSET(0x0004 + 2 * (n))
1455
1456 /* netlist ID block field offsets (word offsets) */
1457 #define ICE_NETLIST_ID_BLK_MAJOR_VER_LOW        0x02
1458 #define ICE_NETLIST_ID_BLK_MAJOR_VER_HIGH       0x03
1459 #define ICE_NETLIST_ID_BLK_MINOR_VER_LOW        0x04
1460 #define ICE_NETLIST_ID_BLK_MINOR_VER_HIGH       0x05
1461 #define ICE_NETLIST_ID_BLK_TYPE_LOW             0x06
1462 #define ICE_NETLIST_ID_BLK_TYPE_HIGH            0x07
1463 #define ICE_NETLIST_ID_BLK_REV_LOW              0x08
1464 #define ICE_NETLIST_ID_BLK_REV_HIGH             0x09
1465 #define ICE_NETLIST_ID_BLK_SHA_HASH_WORD(n)     (0x0A + (n))
1466 #define ICE_NETLIST_ID_BLK_CUST_VER             0x2F
1467
1468 /* Auxiliary field, mask and shift definition for Shadow RAM and NVM Flash */
1469 #define ICE_SR_VPD_SIZE_WORDS           512
1470 #define ICE_SR_PCIE_ALT_SIZE_WORDS      512
1471 #define ICE_SR_CTRL_WORD_1_S            0x06
1472 #define ICE_SR_CTRL_WORD_1_M            (0x03 << ICE_SR_CTRL_WORD_1_S)
1473 #define ICE_SR_CTRL_WORD_VALID          0x1
1474 #define ICE_SR_CTRL_WORD_OROM_BANK      BIT(3)
1475 #define ICE_SR_CTRL_WORD_NETLIST_BANK   BIT(4)
1476 #define ICE_SR_CTRL_WORD_NVM_BANK       BIT(5)
1477
1478 #define ICE_SR_NVM_PTR_4KB_UNITS        BIT(15)
1479
1480 /* Shadow RAM related */
1481 #define ICE_SR_SECTOR_SIZE_IN_WORDS     0x800
1482 #define ICE_SR_BUF_ALIGNMENT            4096
1483 #define ICE_SR_WORDS_IN_1KB             512
1484 /* Checksum should be calculated such that after adding all the words,
1485  * including the checksum word itself, the sum should be 0xBABA.
1486  */
1487 #define ICE_SR_SW_CHECKSUM_BASE         0xBABA
1488
1489 /* Link override related */
1490 #define ICE_SR_PFA_LINK_OVERRIDE_WORDS          10
1491 #define ICE_SR_PFA_LINK_OVERRIDE_PHY_WORDS      4
1492 #define ICE_SR_PFA_LINK_OVERRIDE_OFFSET         2
1493 #define ICE_SR_PFA_LINK_OVERRIDE_FEC_OFFSET     1
1494 #define ICE_SR_PFA_LINK_OVERRIDE_PHY_OFFSET     2
1495 #define ICE_FW_API_LINK_OVERRIDE_MAJ            1
1496 #define ICE_FW_API_LINK_OVERRIDE_MIN            5
1497 #define ICE_FW_API_LINK_OVERRIDE_PATCH          2
1498
1499 #define ICE_PBA_FLAG_DFLT               0xFAFA
1500 /* Hash redirection LUT for VSI - maximum array size */
1501 #define ICE_VSIQF_HLUT_ARRAY_SIZE       ((VSIQF_HLUT_MAX_INDEX + 1) * 4)
1502
1503 /*
1504  * Defines for values in the VF_PE_DB_SIZE bits in the GLPCI_LBARCTRL register.
1505  * This is needed to determine the BAR0 space for the VFs
1506  */
1507 #define GLPCI_LBARCTRL_VF_PE_DB_SIZE_0KB 0x0
1508 #define GLPCI_LBARCTRL_VF_PE_DB_SIZE_8KB 0x1
1509 #define GLPCI_LBARCTRL_VF_PE_DB_SIZE_64KB 0x2
1510
1511 /* AQ API version for LLDP_FILTER_CONTROL */
1512 #define ICE_FW_API_LLDP_FLTR_MAJ        1
1513 #define ICE_FW_API_LLDP_FLTR_MIN        7
1514 #define ICE_FW_API_LLDP_FLTR_PATCH      1
1515
1516 /* AQ API version for report default configuration */
1517 #define ICE_FW_API_REPORT_DFLT_CFG_MAJ          1
1518 #define ICE_FW_API_REPORT_DFLT_CFG_MIN          7
1519 #define ICE_FW_API_REPORT_DFLT_CFG_PATCH        3
1520 #endif /* _ICE_TYPE_H_ */