drivers/net/ice/base/ice_type.h

   1 /* SPDX-License-Identifier: BSD-3-Clause
   2  * Copyright(c) 2001-2019
   3  */
   4
   5 #ifndef _ICE_TYPE_H_
   6 #define _ICE_TYPE_H_
   7
   8 #define ETH_ALEN        6
   9
  10 #define ETH_HEADER_LEN  14
  11
  12 #define BIT(a) (1UL << (a))
  13 #define BIT_ULL(a) (1ULL << (a))
  14
  15 #define BITS_PER_BYTE   8
  16
  17 #define _FORCE_
  18
  19 #define ICE_BYTES_PER_WORD      2
  20 #define ICE_BYTES_PER_DWORD     4
  21 #define ICE_MAX_TRAFFIC_CLASS   8
  22
  23 /**
  24  * ROUND_UP - round up to next arbitrary multiple (not a power of 2)
  25  * @a: value to round up
  26  * @b: arbitrary multiple
  27  *
  28  * Round up to the next multiple of the arbitrary b.
  29  * Note, when b is a power of 2 use ICE_ALIGN() instead.
  30  */
  31 #define ROUND_UP(a, b)  ((b) * DIVIDE_AND_ROUND_UP((a), (b)))
  32
  33 #define MIN_T(_t, _a, _b)       min((_t)(_a), (_t)(_b))
  34
  35 #define IS_ASCII(_ch)   ((_ch) < 0x80)
  36
  37 #include "ice_status.h"
  38 #include "ice_hw_autogen.h"
  39 #include "ice_devids.h"
  40 #include "ice_osdep.h"
  41 #include "ice_bitops.h" /* Must come before ice_controlq.h */
  42 #include "ice_controlq.h"
  43 #include "ice_lan_tx_rx.h"
  44 #include "ice_flex_type.h"
  45 #include "ice_protocol_type.h"
  46
  47 /**
  48  * ice_is_pow2 - check if integer value is a power of 2
  49  * @val: unsigned integer to be validated
  50  */
  51 static inline bool ice_is_pow2(u64 val)
  52 {
  53         return (val && !(val & (val - 1)));
  54 }
  55
  56 /**
  57  * ice_ilog2 - Calculates integer log base 2 of a number
  58  * @n: number on which to perform operation
  59  */
  60 static inline int ice_ilog2(u64 n)
  61 {
  62         int i;
  63
  64         for (i = 63; i >= 0; i--)
  65                 if (((u64)1 << i) & n)
  66                         return i;
  67
  68         return -1;
  69 }
  70
  71 static inline bool ice_is_tc_ena(ice_bitmap_t bitmap, u8 tc)
  72 {
  73         return ice_is_bit_set(&bitmap, tc);
  74 }
  75
  76 #define DIV_64BIT(n, d) ((n) / (d))
  77
  78 static inline u64 round_up_64bit(u64 a, u32 b)
  79 {
  80         return DIV_64BIT(((a) + (b) / 2), (b));
  81 }
  82
  83 static inline u32 ice_round_to_num(u32 N, u32 R)
  84 {
  85         return ((((N) % (R)) < ((R) / 2)) ? (((N) / (R)) * (R)) :
  86                 ((((N) + (R) - 1) / (R)) * (R)));
  87 }
  88
  89 /* Driver always calls main vsi_handle first */
  90 #define ICE_MAIN_VSI_HANDLE             0
  91
  92 /* Switch from ms to the 1usec global time (this is the GTIME resolution) */
  93 #define ICE_MS_TO_GTIME(time)           ((time) * 1000)
  94
  95 /* Data type manipulation macros. */
  96 #define ICE_HI_DWORD(x)         ((u32)((((x) >> 16) >> 16) & 0xFFFFFFFF))
  97 #define ICE_LO_DWORD(x)         ((u32)((x) & 0xFFFFFFFF))
  98 #define ICE_HI_WORD(x)          ((u16)(((x) >> 16) & 0xFFFF))
  99
 100 /* debug masks - set these bits in hw->debug_mask to control output */
 101 #define ICE_DBG_TRACE           BIT_ULL(0) /* for function-trace only */
 102 #define ICE_DBG_INIT            BIT_ULL(1)
 103 #define ICE_DBG_RELEASE         BIT_ULL(2)
 104 #define ICE_DBG_FW_LOG          BIT_ULL(3)
 105 #define ICE_DBG_LINK            BIT_ULL(4)
 106 #define ICE_DBG_PHY             BIT_ULL(5)
 107 #define ICE_DBG_QCTX            BIT_ULL(6)
 108 #define ICE_DBG_NVM             BIT_ULL(7)
 109 #define ICE_DBG_LAN             BIT_ULL(8)
 110 #define ICE_DBG_FLOW            BIT_ULL(9)
 111 #define ICE_DBG_DCB             BIT_ULL(10)
 112 #define ICE_DBG_DIAG            BIT_ULL(11)
 113 #define ICE_DBG_FD              BIT_ULL(12)
 114 #define ICE_DBG_SW              BIT_ULL(13)
 115 #define ICE_DBG_SCHED           BIT_ULL(14)
 116
 117 #define ICE_DBG_PKG             BIT_ULL(16)
 118 #define ICE_DBG_RES             BIT_ULL(17)
 119 #define ICE_DBG_AQ_MSG          BIT_ULL(24)
 120 #define ICE_DBG_AQ_DESC         BIT_ULL(25)
 121 #define ICE_DBG_AQ_DESC_BUF     BIT_ULL(26)
 122 #define ICE_DBG_AQ_CMD          BIT_ULL(27)
 123 #define ICE_DBG_AQ              (ICE_DBG_AQ_MSG         | \
 124                                  ICE_DBG_AQ_DESC        | \
 125                                  ICE_DBG_AQ_DESC_BUF    | \
 126                                  ICE_DBG_AQ_CMD)
 127
 128 #define ICE_DBG_USER            BIT_ULL(31)
 129 #define ICE_DBG_ALL             0xFFFFFFFFFFFFFFFFULL
 130
 131 #define __ALWAYS_UNUSED
 132
 133 #define IS_ETHER_ADDR_EQUAL(addr1, addr2) \
 134         (((bool)((((u16 *)(addr1))[0] == ((u16 *)(addr2))[0]))) && \
 135          ((bool)((((u16 *)(addr1))[1] == ((u16 *)(addr2))[1]))) && \
 136          ((bool)((((u16 *)(addr1))[2] == ((u16 *)(addr2))[2]))))
 137
 138 enum ice_aq_res_ids {
 139         ICE_NVM_RES_ID = 1,
 140         ICE_SPD_RES_ID,
 141         ICE_CHANGE_LOCK_RES_ID,
 142         ICE_GLOBAL_CFG_LOCK_RES_ID
 143 };
 144
 145 /* FW update timeout definitions are in milliseconds */
 146 #define ICE_NVM_TIMEOUT                 180000
 147 #define ICE_CHANGE_LOCK_TIMEOUT         1000
 148 #define ICE_GLOBAL_CFG_LOCK_TIMEOUT     3000
 149
 150 enum ice_aq_res_access_type {
 151         ICE_RES_READ = 1,
 152         ICE_RES_WRITE
 153 };
 154
 155 struct ice_driver_ver {
 156         u8 major_ver;
 157         u8 minor_ver;
 158         u8 build_ver;
 159         u8 subbuild_ver;
 160         u8 driver_string[32];
 161 };
 162
 163 enum ice_fc_mode {
 164         ICE_FC_NONE = 0,
 165         ICE_FC_RX_PAUSE,
 166         ICE_FC_TX_PAUSE,
 167         ICE_FC_FULL,
 168         ICE_FC_PFC,
 169         ICE_FC_DFLT
 170 };
 171
 172 enum ice_phy_cache_mode {
 173         ICE_FC_MODE = 0,
 174         ICE_SPEED_MODE,
 175         ICE_FEC_MODE
 176 };
 177
 178 enum ice_fec_mode {
 179         ICE_FEC_NONE = 0,
 180         ICE_FEC_RS,
 181         ICE_FEC_BASER,
 182         ICE_FEC_AUTO
 183 };
 184
 185 struct ice_phy_cache_mode_data {
 186         union {
 187                 enum ice_fec_mode curr_user_fec_req;
 188                 enum ice_fc_mode curr_user_fc_req;
 189                 u16 curr_user_speed_req;
 190         } data;
 191 };
 192
 193 enum ice_set_fc_aq_failures {
 194         ICE_SET_FC_AQ_FAIL_NONE = 0,
 195         ICE_SET_FC_AQ_FAIL_GET,
 196         ICE_SET_FC_AQ_FAIL_SET,
 197         ICE_SET_FC_AQ_FAIL_UPDATE
 198 };
 199
 200 /* These are structs for managing the hardware information and the operations */
 201 /* MAC types */
 202 enum ice_mac_type {
 203         ICE_MAC_UNKNOWN = 0,
 204         ICE_MAC_GENERIC,
 205 };
 206
 207 /* Media Types */
 208 enum ice_media_type {
 209         ICE_MEDIA_UNKNOWN = 0,
 210         ICE_MEDIA_FIBER,
 211         ICE_MEDIA_BASET,
 212         ICE_MEDIA_BACKPLANE,
 213         ICE_MEDIA_DA,
 214 };
 215
 216 /* Software VSI types. */
 217 enum ice_vsi_type {
 218         ICE_VSI_PF = 0,
 219         ICE_VSI_CTRL = 3,       /* equates to ICE_VSI_PF with 1 queue pair */
 220         ICE_VSI_LB = 6,
 221 };
 222
 223 struct ice_link_status {
 224         /* Refer to ice_aq_phy_type for bits definition */
 225         u64 phy_type_low;
 226         u64 phy_type_high;
 227         u8 topo_media_conflict;
 228         u16 max_frame_size;
 229         u16 link_speed;
 230         u16 req_speeds;
 231         u8 lse_ena;     /* Link Status Event notification */
 232         u8 link_info;
 233         u8 an_info;
 234         u8 ext_info;
 235         u8 fec_info;
 236         u8 pacing;
 237         /* Refer to #define from module_type[ICE_MODULE_TYPE_TOTAL_BYTE] of
 238          * ice_aqc_get_phy_caps structure
 239          */
 240         u8 module_type[ICE_MODULE_TYPE_TOTAL_BYTE];
 241 };
 242
 243 /* Different data queue types: These are mainly for SW consumption. */
 244 enum ice_q {
 245         ICE_DATA_Q_DOORBELL,
 246         ICE_DATA_Q_CMPL,
 247         ICE_DATA_Q_QUANTA,
 248         ICE_DATA_Q_RX,
 249         ICE_DATA_Q_TX,
 250 };
 251
 252 /* Different reset sources for which a disable queue AQ call has to be made in
 253  * order to clean the Tx scheduler as a part of the reset
 254  */
 255 enum ice_disq_rst_src {
 256         ICE_NO_RESET = 0,
 257         ICE_VM_RESET,
 258 };
 259
 260 /* PHY info such as phy_type, etc... */
 261 struct ice_phy_info {
 262         struct ice_link_status link_info;
 263         struct ice_link_status link_info_old;
 264         u64 phy_type_low;
 265         u64 phy_type_high;
 266         enum ice_media_type media_type;
 267         u8 get_link_info;
 268         /* Please refer to struct ice_aqc_get_link_status_data to get
 269          * detail of enable bit in curr_user_speed_req
 270          */
 271         u16 curr_user_speed_req;
 272         enum ice_fec_mode curr_user_fec_req;
 273         enum ice_fc_mode curr_user_fc_req;
 274         struct ice_aqc_set_phy_cfg_data curr_user_phy_cfg;
 275 };
 276
 277 #define ICE_MAX_NUM_MIRROR_RULES        64
 278
 279 /* protocol enumeration for filters */
 280 enum ice_fltr_ptype {
 281         /* NONE - used for undef/error */
 282         ICE_FLTR_PTYPE_NONF_NONE = 0,
 283         ICE_FLTR_PTYPE_NONF_IPV4_UDP,
 284         ICE_FLTR_PTYPE_NONF_IPV4_TCP,
 285         ICE_FLTR_PTYPE_NONF_IPV4_SCTP,
 286         ICE_FLTR_PTYPE_NONF_IPV4_OTHER,
 287         ICE_FLTR_PTYPE_NONF_IPV4_GTPU_IPV4_UDP,
 288         ICE_FLTR_PTYPE_NONF_IPV4_GTPU_IPV4_TCP,
 289         ICE_FLTR_PTYPE_NONF_IPV4_GTPU_IPV4_ICMP,
 290         ICE_FLTR_PTYPE_NONF_IPV4_GTPU_IPV4_OTHER,
 291         ICE_FLTR_PTYPE_FRAG_IPV4,
 292         ICE_FLTR_PTYPE_NONF_IPV6_UDP,
 293         ICE_FLTR_PTYPE_NONF_IPV6_TCP,
 294         ICE_FLTR_PTYPE_NONF_IPV6_SCTP,
 295         ICE_FLTR_PTYPE_NONF_IPV6_OTHER,
 296         ICE_FLTR_PTYPE_MAX,
 297 };
 298
 299 enum ice_fd_hw_seg {
 300         ICE_FD_HW_SEG_NON_TUN = 0,
 301         ICE_FD_HW_SEG_TUN,
 302         ICE_FD_HW_SEG_MAX,
 303 };
 304
 305 /* 2 VSI = 1 ICE_VSI_PF + 1 ICE_VSI_CTRL */
 306 #define ICE_MAX_FDIR_VSI_PER_FILTER     2
 307
 308 struct ice_fd_hw_prof {
 309         struct ice_flow_seg_info *fdir_seg[ICE_FD_HW_SEG_MAX];
 310         int cnt;
 311         u64 entry_h[ICE_MAX_FDIR_VSI_PER_FILTER][ICE_FD_HW_SEG_MAX];
 312         u16 vsi_h[ICE_MAX_FDIR_VSI_PER_FILTER];
 313 };
 314
 315 /* Common HW capabilities for SW use */
 316 struct ice_hw_common_caps {
 317         /* Write CSR protection */
 318         u64 wr_csr_prot;
 319         u32 switching_mode;
 320         /* switching mode supported - EVB switching (including cloud) */
 321 #define ICE_NVM_IMAGE_TYPE_EVB          0x0
 322
 323         /* Manageablity mode & supported protocols over MCTP */
 324         u32 mgmt_mode;
 325 #define ICE_MGMT_MODE_PASS_THRU_MODE_M          0xF
 326 #define ICE_MGMT_MODE_CTL_INTERFACE_M           0xF0
 327 #define ICE_MGMT_MODE_REDIR_SB_INTERFACE_M      0xF00
 328
 329         u32 mgmt_protocols_mctp;
 330 #define ICE_MGMT_MODE_PROTO_RSVD        BIT(0)
 331 #define ICE_MGMT_MODE_PROTO_PLDM        BIT(1)
 332 #define ICE_MGMT_MODE_PROTO_OEM         BIT(2)
 333 #define ICE_MGMT_MODE_PROTO_NC_SI       BIT(3)
 334
 335         u32 os2bmc;
 336         u32 valid_functions;
 337         /* DCB capabilities */
 338         u32 active_tc_bitmap;
 339         u32 maxtc;
 340
 341         /* RSS related capabilities */
 342         u32 rss_table_size;             /* 512 for PFs and 64 for VFs */
 343         u32 rss_table_entry_width;      /* RSS Entry width in bits */
 344
 345         /* Tx/Rx queues */
 346         u32 num_rxq;                    /* Number/Total Rx queues */
 347         u32 rxq_first_id;               /* First queue ID for Rx queues */
 348         u32 num_txq;                    /* Number/Total Tx queues */
 349         u32 txq_first_id;               /* First queue ID for Tx queues */
 350
 351         /* MSI-X vectors */
 352         u32 num_msix_vectors;
 353         u32 msix_vector_first_id;
 354
 355         /* Max MTU for function or device */
 356         u32 max_mtu;
 357
 358         /* WOL related */
 359         u32 num_wol_proxy_fltr;
 360         u32 wol_proxy_vsi_seid;
 361
 362         /* LED/SDP pin count */
 363         u32 led_pin_num;
 364         u32 sdp_pin_num;
 365
 366         /* LED/SDP - Supports up to 12 LED pins and 8 SDP signals */
 367 #define ICE_MAX_SUPPORTED_GPIO_LED      12
 368 #define ICE_MAX_SUPPORTED_GPIO_SDP      8
 369         u8 led[ICE_MAX_SUPPORTED_GPIO_LED];
 370         u8 sdp[ICE_MAX_SUPPORTED_GPIO_SDP];
 371
 372         /* EVB capabilities */
 373         u8 evb_802_1_qbg;               /* Edge Virtual Bridging */
 374         u8 evb_802_1_qbh;               /* Bridge Port Extension */
 375
 376         u8 dcb;
 377         u8 iscsi;
 378         u8 mgmt_cem;
 379
 380         /* WoL and APM support */
 381 #define ICE_WOL_SUPPORT_M               BIT(0)
 382 #define ICE_ACPI_PROG_MTHD_M            BIT(1)
 383 #define ICE_PROXY_SUPPORT_M             BIT(2)
 384         u8 apm_wol_support;
 385         u8 acpi_prog_mthd;
 386         u8 proxy_support;
 387 };
 388
 389 /* Function specific capabilities */
 390 struct ice_hw_func_caps {
 391         struct ice_hw_common_caps common_cap;
 392         u32 guar_num_vsi;
 393         u32 fd_fltr_guar;               /* Number of filters guaranteed */
 394         u32 fd_fltr_best_effort;        /* Number of best effort filters */
 395 };
 396
 397 /* Device wide capabilities */
 398 struct ice_hw_dev_caps {
 399         struct ice_hw_common_caps common_cap;
 400         u32 num_vsi_allocd_to_host;     /* Excluding EMP VSI */
 401         u32 num_flow_director_fltr;     /* Number of FD filters available */
 402         u32 num_funcs;
 403 };
 404
 405 /* Information about MAC such as address, etc... */
 406 struct ice_mac_info {
 407         u8 lan_addr[ETH_ALEN];
 408         u8 perm_addr[ETH_ALEN];
 409         u8 port_addr[ETH_ALEN];
 410         u8 wol_addr[ETH_ALEN];
 411 };
 412
 413 /* PCI bus types */
 414 enum ice_bus_type {
 415         ice_bus_unknown = 0,
 416         ice_bus_pci_express,
 417         ice_bus_embedded, /* Is device Embedded versus card */
 418         ice_bus_reserved
 419 };
 420
 421 /* PCI bus speeds */
 422 enum ice_pcie_bus_speed {
 423         ice_pcie_speed_unknown  = 0xff,
 424         ice_pcie_speed_2_5GT    = 0x14,
 425         ice_pcie_speed_5_0GT    = 0x15,
 426         ice_pcie_speed_8_0GT    = 0x16,
 427         ice_pcie_speed_16_0GT   = 0x17
 428 };
 429
 430 /* PCI bus widths */
 431 enum ice_pcie_link_width {
 432         ice_pcie_lnk_width_resrv        = 0x00,
 433         ice_pcie_lnk_x1                 = 0x01,
 434         ice_pcie_lnk_x2                 = 0x02,
 435         ice_pcie_lnk_x4                 = 0x04,
 436         ice_pcie_lnk_x8                 = 0x08,
 437         ice_pcie_lnk_x12                = 0x0C,
 438         ice_pcie_lnk_x16                = 0x10,
 439         ice_pcie_lnk_x32                = 0x20,
 440         ice_pcie_lnk_width_unknown      = 0xff,
 441 };
 442
 443 /* Reset types used to determine which kind of reset was requested. These
 444  * defines match what the RESET_TYPE field of the GLGEN_RSTAT register.
 445  * ICE_RESET_PFR does not match any RESET_TYPE field in the GLGEN_RSTAT register
 446  * because its reset source is different than the other types listed.
 447  */
 448 enum ice_reset_req {
 449         ICE_RESET_POR   = 0,
 450         ICE_RESET_INVAL = 0,
 451         ICE_RESET_CORER = 1,
 452         ICE_RESET_GLOBR = 2,
 453         ICE_RESET_EMPR  = 3,
 454         ICE_RESET_PFR   = 4,
 455 };
 456
 457 /* Bus parameters */
 458 struct ice_bus_info {
 459         enum ice_pcie_bus_speed speed;
 460         enum ice_pcie_link_width width;
 461         enum ice_bus_type type;
 462         u16 domain_num;
 463         u16 device;
 464         u8 func;
 465         u8 bus_num;
 466 };
 467
 468 /* Flow control (FC) parameters */
 469 struct ice_fc_info {
 470         enum ice_fc_mode current_mode;  /* FC mode in effect */
 471         enum ice_fc_mode req_mode;      /* FC mode requested by caller */
 472 };
 473
 474 /* NVM Information */
 475 struct ice_nvm_info {
 476         u32 eetrack;                    /* NVM data version */
 477         u32 oem_ver;                    /* OEM version info */
 478         u16 sr_words;                   /* Shadow RAM size in words */
 479         u16 ver;                        /* dev starter version */
 480         u8 blank_nvm_mode;              /* is NVM empty (no FW present)*/
 481 };
 482
 483 #define ICE_NVM_VER_LEN 32
 484
 485 /* Max number of port to queue branches w.r.t topology */
 486 #define ICE_TXSCHED_MAX_BRANCHES ICE_MAX_TRAFFIC_CLASS
 487
 488 #define ice_for_each_traffic_class(_i)  \
 489         for ((_i) = 0; (_i) < ICE_MAX_TRAFFIC_CLASS; (_i)++)
 490
 491 /* ICE_DFLT_AGG_ID means that all new VM(s)/VSI node connects
 492  * to driver defined policy for default aggregator
 493  */
 494 #define ICE_INVAL_TEID 0xFFFFFFFF
 495 #define ICE_DFLT_AGG_ID 0
 496
 497 struct ice_sched_node {
 498         struct ice_sched_node *parent;
 499         struct ice_sched_node *sibling; /* next sibling in the same layer */
 500         struct ice_sched_node **children;
 501         struct ice_aqc_txsched_elem_data info;
 502         u32 agg_id;                     /* aggregator group ID */
 503         u16 vsi_handle;
 504         u8 in_use;                      /* suspended or in use */
 505         u8 tx_sched_layer;              /* Logical Layer (1-9) */
 506         u8 num_children;
 507         u8 tc_num;
 508         u8 owner;
 509 #define ICE_SCHED_NODE_OWNER_LAN        0
 510 #define ICE_SCHED_NODE_OWNER_AE         1
 511 #define ICE_SCHED_NODE_OWNER_RDMA       2
 512 };
 513
 514 /* Access Macros for Tx Sched Elements data */
 515 #define ICE_TXSCHED_GET_NODE_TEID(x) LE32_TO_CPU((x)->info.node_teid)
 516 #define ICE_TXSCHED_GET_PARENT_TEID(x) LE32_TO_CPU((x)->info.parent_teid)
 517 #define ICE_TXSCHED_GET_CIR_RL_ID(x)    \
 518         LE16_TO_CPU((x)->info.cir_bw.bw_profile_idx)
 519 #define ICE_TXSCHED_GET_EIR_RL_ID(x)    \
 520         LE16_TO_CPU((x)->info.eir_bw.bw_profile_idx)
 521 #define ICE_TXSCHED_GET_SRL_ID(x) LE16_TO_CPU((x)->info.srl_id)
 522 #define ICE_TXSCHED_GET_CIR_BWALLOC(x)  \
 523         LE16_TO_CPU((x)->info.cir_bw.bw_alloc)
 524 #define ICE_TXSCHED_GET_EIR_BWALLOC(x)  \
 525         LE16_TO_CPU((x)->info.eir_bw.bw_alloc)
 526
 527 struct ice_sched_rl_profle {
 528         u32 rate; /* In Kbps */
 529         struct ice_aqc_rl_profile_elem info;
 530 };
 531
 532 /* The aggregator type determines if identifier is for a VSI group,
 533  * aggregator group, aggregator of queues, or queue group.
 534  */
 535 enum ice_agg_type {
 536         ICE_AGG_TYPE_UNKNOWN = 0,
 537         ICE_AGG_TYPE_TC,
 538         ICE_AGG_TYPE_AGG, /* aggregator */
 539         ICE_AGG_TYPE_VSI,
 540         ICE_AGG_TYPE_QG,
 541         ICE_AGG_TYPE_Q
 542 };
 543
 544 /* Rate limit types */
 545 enum ice_rl_type {
 546         ICE_UNKNOWN_BW = 0,
 547         ICE_MIN_BW,             /* for CIR profile */
 548         ICE_MAX_BW,             /* for EIR profile */
 549         ICE_SHARED_BW           /* for shared profile */
 550 };
 551
 552 #define ICE_SCHED_MIN_BW                500             /* in Kbps */
 553 #define ICE_SCHED_MAX_BW                100000000       /* in Kbps */
 554 #define ICE_SCHED_DFLT_BW               0xFFFFFFFF      /* unlimited */
 555 #define ICE_SCHED_NO_PRIORITY           0
 556 #define ICE_SCHED_NO_BW_WT              0
 557 #define ICE_SCHED_DFLT_RL_PROF_ID       0
 558 #define ICE_SCHED_NO_SHARED_RL_PROF_ID  0xFFFF
 559 #define ICE_SCHED_DFLT_BW_WT            1
 560 #define ICE_SCHED_INVAL_PROF_ID         0xFFFF
 561 #define ICE_SCHED_DFLT_BURST_SIZE       (15 * 1024)     /* in bytes (15k) */
 562
 563 /* Access Macros for Tx Sched RL Profile data */
 564 #define ICE_TXSCHED_GET_RL_PROF_ID(p) LE16_TO_CPU((p)->info.profile_id)
 565 #define ICE_TXSCHED_GET_RL_MBS(p) LE16_TO_CPU((p)->info.max_burst_size)
 566 #define ICE_TXSCHED_GET_RL_MULTIPLIER(p) LE16_TO_CPU((p)->info.rl_multiply)
 567 #define ICE_TXSCHED_GET_RL_WAKEUP_MV(p) LE16_TO_CPU((p)->info.wake_up_calc)
 568 #define ICE_TXSCHED_GET_RL_ENCODE(p) LE16_TO_CPU((p)->info.rl_encode)
 569
 570 /* The following tree example shows the naming conventions followed under
 571  * ice_port_info struct for default scheduler tree topology.
 572  *
 573  *                 A tree on a port
 574  *                       *                ---> root node
 575  *        (TC0)/  /  /  / \  \  \  \(TC7) ---> num_branches (range:1- 8)
 576  *            *  *  *  *   *  *  *  *     |
 577  *           /                            |
 578  *          *                             |
 579  *         /                              |-> num_elements (range:1 - 9)
 580  *        *                               |   implies num_of_layers
 581  *       /                                |
 582  *   (a)*                                 |
 583  *
 584  *  (a) is the last_node_teid(not of type Leaf). A leaf node is created under
 585  *  (a) as child node where queues get added, add Tx/Rx queue admin commands;
 586  *  need TEID of (a) to add queues.
 587  *
 588  *  This tree
 589  *       -> has 8 branches (one for each TC)
 590  *       -> First branch (TC0) has 4 elements
 591  *       -> has 4 layers
 592  *       -> (a) is the topmost layer node created by firmware on branch 0
 593  *
 594  *  Note: Above asterisk tree covers only basic terminology and scenario.
 595  *  Refer to the documentation for more info.
 596  */
 597
 598  /* Data structure for saving BW information */
 599 enum ice_bw_type {
 600         ICE_BW_TYPE_PRIO,
 601         ICE_BW_TYPE_CIR,
 602         ICE_BW_TYPE_CIR_WT,
 603         ICE_BW_TYPE_EIR,
 604         ICE_BW_TYPE_EIR_WT,
 605         ICE_BW_TYPE_SHARED,
 606         ICE_BW_TYPE_CNT         /* This must be last */
 607 };
 608
 609 struct ice_bw {
 610         u32 bw;
 611         u16 bw_alloc;
 612 };
 613
 614 struct ice_bw_type_info {
 615         ice_declare_bitmap(bw_t_bitmap, ICE_BW_TYPE_CNT);
 616         u8 generic;
 617         struct ice_bw cir_bw;
 618         struct ice_bw eir_bw;
 619         u32 shared_bw;
 620 };
 621
 622 /* VSI queue context structure for given TC */
 623 struct ice_q_ctx {
 624         u16  q_handle;
 625         u32  q_teid;
 626         /* bw_t_info saves queue BW information */
 627         struct ice_bw_type_info bw_t_info;
 628 };
 629
 630 /* VSI type list entry to locate corresponding VSI/aggregator nodes */
 631 struct ice_sched_vsi_info {
 632         struct ice_sched_node *vsi_node[ICE_MAX_TRAFFIC_CLASS];
 633         struct ice_sched_node *ag_node[ICE_MAX_TRAFFIC_CLASS];
 634         u16 max_lanq[ICE_MAX_TRAFFIC_CLASS];
 635         /* bw_t_info saves VSI BW information */
 636         struct ice_bw_type_info bw_t_info[ICE_MAX_TRAFFIC_CLASS];
 637 };
 638
 639 /* CEE or IEEE 802.1Qaz ETS Configuration data */
 640 struct ice_dcb_ets_cfg {
 641         u8 willing;
 642         u8 cbs;
 643         u8 maxtcs;
 644         u8 prio_table[ICE_MAX_TRAFFIC_CLASS];
 645         u8 tcbwtable[ICE_MAX_TRAFFIC_CLASS];
 646         u8 tsatable[ICE_MAX_TRAFFIC_CLASS];
 647 };
 648
 649 /* CEE or IEEE 802.1Qaz PFC Configuration data */
 650 struct ice_dcb_pfc_cfg {
 651         u8 willing;
 652         u8 mbc;
 653         u8 pfccap;
 654         u8 pfcena;
 655 };
 656
 657 /* CEE or IEEE 802.1Qaz Application Priority data */
 658 struct ice_dcb_app_priority_table {
 659         u16 prot_id;
 660         u8 priority;
 661         u8 selector;
 662 };
 663
 664 #define ICE_MAX_USER_PRIORITY   8
 665 #define ICE_DCBX_MAX_APPS       32
 666 #define ICE_LLDPDU_SIZE         1500
 667 #define ICE_TLV_STATUS_OPER     0x1
 668 #define ICE_TLV_STATUS_SYNC     0x2
 669 #define ICE_TLV_STATUS_ERR      0x4
 670 #define ICE_APP_PROT_ID_FCOE    0x8906
 671 #define ICE_APP_PROT_ID_ISCSI   0x0cbc
 672 #define ICE_APP_PROT_ID_FIP     0x8914
 673 #define ICE_APP_SEL_ETHTYPE     0x1
 674 #define ICE_APP_SEL_TCPIP       0x2
 675 #define ICE_CEE_APP_SEL_ETHTYPE 0x0
 676 #define ICE_CEE_APP_SEL_TCPIP   0x1
 677
 678 struct ice_dcbx_cfg {
 679         u32 numapps;
 680         u32 tlv_status; /* CEE mode TLV status */
 681         struct ice_dcb_ets_cfg etscfg;
 682         struct ice_dcb_ets_cfg etsrec;
 683         struct ice_dcb_pfc_cfg pfc;
 684         struct ice_dcb_app_priority_table app[ICE_DCBX_MAX_APPS];
 685         u8 dcbx_mode;
 686 #define ICE_DCBX_MODE_CEE       0x1
 687 #define ICE_DCBX_MODE_IEEE      0x2
 688         u8 app_mode;
 689 #define ICE_DCBX_APPS_NON_WILLING       0x1
 690 };
 691
 692 struct ice_port_info {
 693         struct ice_sched_node *root;    /* Root Node per Port */
 694         struct ice_hw *hw;              /* back pointer to HW instance */
 695         u32 last_node_teid;             /* scheduler last node info */
 696         u16 sw_id;                      /* Initial switch ID belongs to port */
 697         u16 pf_vf_num;
 698         u8 port_state;
 699 #define ICE_SCHED_PORT_STATE_INIT       0x0
 700 #define ICE_SCHED_PORT_STATE_READY      0x1
 701         u8 lport;
 702 #define ICE_LPORT_MASK                  0xff
 703         u16 dflt_tx_vsi_rule_id;
 704         u16 dflt_tx_vsi_num;
 705         u16 dflt_rx_vsi_rule_id;
 706         u16 dflt_rx_vsi_num;
 707         struct ice_fc_info fc;
 708         struct ice_mac_info mac;
 709         struct ice_phy_info phy;
 710         struct ice_lock sched_lock;     /* protect access to TXSched tree */
 711         struct ice_sched_node *
 712                 sib_head[ICE_MAX_TRAFFIC_CLASS][ICE_AQC_TOPO_MAX_LEVEL_NUM];
 713         /* List contain profile ID(s) and other params per layer */
 714         struct LIST_HEAD_TYPE rl_prof_list[ICE_AQC_TOPO_MAX_LEVEL_NUM];
 715         struct ice_bw_type_info tc_node_bw_t_info[ICE_MAX_TRAFFIC_CLASS];
 716         struct ice_dcbx_cfg local_dcbx_cfg;     /* Oper/Local Cfg */
 717         /* DCBX info */
 718         struct ice_dcbx_cfg remote_dcbx_cfg;    /* Peer Cfg */
 719         struct ice_dcbx_cfg desired_dcbx_cfg;   /* CEE Desired Cfg */
 720         /* LLDP/DCBX Status */
 721         u8 dcbx_status:3;               /* see ICE_DCBX_STATUS_DIS */
 722         u8 is_sw_lldp:1;
 723         u8 is_vf:1;
 724 };
 725
 726 struct ice_switch_info {
 727         struct LIST_HEAD_TYPE vsi_list_map_head;
 728         struct ice_sw_recipe *recp_list;
 729         u16 prof_res_bm_init;
 730
 731         ice_declare_bitmap(prof_res_bm[ICE_MAX_NUM_PROFILES], ICE_MAX_FV_WORDS);
 732 };
 733
 734 /* Port hardware description */
 735 struct ice_hw {
 736         u8 *hw_addr;
 737         void *back;
 738         struct ice_aqc_layer_props *layer_info;
 739         struct ice_port_info *port_info;
 740         /* 2D Array for each Tx Sched RL Profile type */
 741         struct ice_sched_rl_profile **cir_profiles;
 742         struct ice_sched_rl_profile **eir_profiles;
 743         struct ice_sched_rl_profile **srl_profiles;
 744         u64 debug_mask;         /* BITMAP for debug mask */
 745         enum ice_mac_type mac_type;
 746
 747         u16 fd_ctr_base;        /* FD counter base index */
 748         /* pci info */
 749         u16 device_id;
 750         u16 vendor_id;
 751         u16 subsystem_device_id;
 752         u16 subsystem_vendor_id;
 753         u8 revision_id;
 754
 755         u8 pf_id;               /* device profile info */
 756
 757         u16 max_burst_size;     /* driver sets this value */
 758
 759         /* Tx Scheduler values */
 760         u16 num_tx_sched_layers;
 761         u16 num_tx_sched_phys_layers;
 762         u8 flattened_layers;
 763         u8 max_cgds;
 764         u8 sw_entry_point_layer;
 765         u16 max_children[ICE_AQC_TOPO_MAX_LEVEL_NUM];
 766         struct LIST_HEAD_TYPE agg_list; /* lists all aggregator */
 767         struct ice_vsi_ctx *vsi_ctx[ICE_MAX_VSI];
 768         u8 evb_veb;             /* true for VEB, false for VEPA */
 769         u8 reset_ongoing;       /* true if HW is in reset, false otherwise */
 770         struct ice_bus_info bus;
 771         struct ice_nvm_info nvm;
 772         struct ice_hw_dev_caps dev_caps;        /* device capabilities */
 773         struct ice_hw_func_caps func_caps;      /* function capabilities */
 774
 775         struct ice_switch_info *switch_info;    /* switch filter lists */
 776
 777         /* Control Queue info */
 778         struct ice_ctl_q_info adminq;
 779         struct ice_ctl_q_info mailboxq;
 780
 781         u8 api_branch;          /* API branch version */
 782         u8 api_maj_ver;         /* API major version */
 783         u8 api_min_ver;         /* API minor version */
 784         u8 api_patch;           /* API patch version */
 785         u8 fw_branch;           /* firmware branch version */
 786         u8 fw_maj_ver;          /* firmware major version */
 787         u8 fw_min_ver;          /* firmware minor version */
 788         u8 fw_patch;            /* firmware patch version */
 789         u32 fw_build;           /* firmware build number */
 790
 791 /* Device max aggregate bandwidths corresponding to the GL_PWR_MODE_CTL
 792  * register. Used for determining the ITR/INTRL granularity during
 793  * initialization.
 794  */
 795 #define ICE_MAX_AGG_BW_200G     0x0
 796 #define ICE_MAX_AGG_BW_100G     0X1
 797 #define ICE_MAX_AGG_BW_50G      0x2
 798 #define ICE_MAX_AGG_BW_25G      0x3
 799         /* ITR granularity for different speeds */
 800 #define ICE_ITR_GRAN_ABOVE_25   2
 801 #define ICE_ITR_GRAN_MAX_25     4
 802         /* ITR granularity in 1 us */
 803         u8 itr_gran;
 804         /* INTRL granularity for different speeds */
 805 #define ICE_INTRL_GRAN_ABOVE_25 4
 806 #define ICE_INTRL_GRAN_MAX_25   8
 807         /* INTRL granularity in 1 us */
 808         u8 intrl_gran;
 809
 810         u8 ucast_shared;        /* true if VSIs can share unicast addr */
 811
 812         /* Active package version (currently active) */
 813         struct ice_pkg_ver active_pkg_ver;
 814         u8 active_pkg_name[ICE_PKG_NAME_SIZE];
 815         u8 active_pkg_in_nvm;
 816
 817         enum ice_aq_err pkg_dwnld_status;
 818
 819         /* Driver's package ver - (from the Metadata seg) */
 820         struct ice_pkg_ver pkg_ver;
 821         u8 pkg_name[ICE_PKG_NAME_SIZE];
 822
 823         /* Driver's Ice package version (from the Ice seg) */
 824         struct ice_pkg_ver ice_pkg_ver;
 825         u8 ice_pkg_name[ICE_PKG_NAME_SIZE];
 826
 827         /* Pointer to the ice segment */
 828         struct ice_seg *seg;
 829
 830         /* Pointer to allocated copy of pkg memory */
 831         u8 *pkg_copy;
 832         u32 pkg_size;
 833
 834         /* tunneling info */
 835         struct ice_tunnel_table tnl;
 836
 837         /* HW block tables */
 838         struct ice_blk_info blk[ICE_BLK_COUNT];
 839         struct ice_lock fl_profs_locks[ICE_BLK_COUNT];  /* lock fltr profiles */
 840         struct LIST_HEAD_TYPE fl_profs[ICE_BLK_COUNT];
 841         /* Flow Director filter info */
 842         int fdir_active_fltr;
 843
 844         struct ice_lock fdir_fltr_lock; /* protect Flow Director */
 845         struct LIST_HEAD_TYPE fdir_list_head;
 846
 847         /* Book-keeping of side-band filter count per flow-type.
 848          * This is used to detect and handle input set changes for
 849          * respective flow-type.
 850          */
 851         u16 fdir_fltr_cnt[ICE_FLTR_PTYPE_MAX];
 852
 853         struct ice_fd_hw_prof **fdir_prof;
 854         ice_declare_bitmap(fdir_perfect_fltr, ICE_FLTR_PTYPE_MAX);
 855         struct ice_lock rss_locks;      /* protect RSS configuration */
 856         struct LIST_HEAD_TYPE rss_list_head;
 857 };
 858
 859 /* Statistics collected by each port, VSI, VEB, and S-channel */
 860 struct ice_eth_stats {
 861         u64 rx_bytes;                   /* gorc */
 862         u64 rx_unicast;                 /* uprc */
 863         u64 rx_multicast;               /* mprc */
 864         u64 rx_broadcast;               /* bprc */
 865         u64 rx_discards;                /* rdpc */
 866         u64 rx_unknown_protocol;        /* rupp */
 867         u64 tx_bytes;                   /* gotc */
 868         u64 tx_unicast;                 /* uptc */
 869         u64 tx_multicast;               /* mptc */
 870         u64 tx_broadcast;               /* bptc */
 871         u64 tx_discards;                /* tdpc */
 872         u64 tx_errors;                  /* tepc */
 873         u64 rx_no_desc;                 /* repc */
 874         u64 rx_errors;                  /* repc */
 875 };
 876
 877 #define ICE_MAX_UP      8
 878
 879 /* Statistics collected per VEB per User Priority (UP) for up to 8 UPs */
 880 struct ice_veb_up_stats {
 881         u64 up_rx_pkts[ICE_MAX_UP];
 882         u64 up_rx_bytes[ICE_MAX_UP];
 883         u64 up_tx_pkts[ICE_MAX_UP];
 884         u64 up_tx_bytes[ICE_MAX_UP];
 885 };
 886
 887 /* Statistics collected by the MAC */
 888 struct ice_hw_port_stats {
 889         /* eth stats collected by the port */
 890         struct ice_eth_stats eth;
 891         /* additional port specific stats */
 892         u64 tx_dropped_link_down;       /* tdold */
 893         u64 crc_errors;                 /* crcerrs */
 894         u64 illegal_bytes;              /* illerrc */
 895         u64 error_bytes;                /* errbc */
 896         u64 mac_local_faults;           /* mlfc */
 897         u64 mac_remote_faults;          /* mrfc */
 898         u64 rx_len_errors;              /* rlec */
 899         u64 link_xon_rx;                /* lxonrxc */
 900         u64 link_xoff_rx;               /* lxoffrxc */
 901         u64 link_xon_tx;                /* lxontxc */
 902         u64 link_xoff_tx;               /* lxofftxc */
 903         u64 priority_xon_rx[8];         /* pxonrxc[8] */
 904         u64 priority_xoff_rx[8];        /* pxoffrxc[8] */
 905         u64 priority_xon_tx[8];         /* pxontxc[8] */
 906         u64 priority_xoff_tx[8];        /* pxofftxc[8] */
 907         u64 priority_xon_2_xoff[8];     /* pxon2offc[8] */
 908         u64 rx_size_64;                 /* prc64 */
 909         u64 rx_size_127;                /* prc127 */
 910         u64 rx_size_255;                /* prc255 */
 911         u64 rx_size_511;                /* prc511 */
 912         u64 rx_size_1023;               /* prc1023 */
 913         u64 rx_size_1522;               /* prc1522 */
 914         u64 rx_size_big;                /* prc9522 */
 915         u64 rx_undersize;               /* ruc */
 916         u64 rx_fragments;               /* rfc */
 917         u64 rx_oversize;                /* roc */
 918         u64 rx_jabber;                  /* rjc */
 919         u64 tx_size_64;                 /* ptc64 */
 920         u64 tx_size_127;                /* ptc127 */
 921         u64 tx_size_255;                /* ptc255 */
 922         u64 tx_size_511;                /* ptc511 */
 923         u64 tx_size_1023;               /* ptc1023 */
 924         u64 tx_size_1522;               /* ptc1522 */
 925         u64 tx_size_big;                /* ptc9522 */
 926         u64 mac_short_pkt_dropped;      /* mspdc */
 927         /* flow director stats */
 928         u32 fd_sb_status;
 929         u64 fd_sb_match;
 930 };
 931
 932 enum ice_sw_fwd_act_type {
 933         ICE_FWD_TO_VSI = 0,
 934         ICE_FWD_TO_VSI_LIST, /* Do not use this when adding filter */
 935         ICE_FWD_TO_Q,
 936         ICE_FWD_TO_QGRP,
 937         ICE_DROP_PACKET,
 938         ICE_INVAL_ACT
 939 };
 940
 941 /* Checksum and Shadow RAM pointers */
 942 #define ICE_SR_NVM_CTRL_WORD                    0x00
 943 #define ICE_SR_PHY_ANALOG_PTR                   0x04
 944 #define ICE_SR_OPTION_ROM_PTR                   0x05
 945 #define ICE_SR_RO_PCIR_REGS_AUTO_LOAD_PTR       0x06
 946 #define ICE_SR_AUTO_GENERATED_POINTERS_PTR      0x07
 947 #define ICE_SR_PCIR_REGS_AUTO_LOAD_PTR          0x08
 948 #define ICE_SR_EMP_GLOBAL_MODULE_PTR            0x09
 949 #define ICE_SR_EMP_IMAGE_PTR                    0x0B
 950 #define ICE_SR_PE_IMAGE_PTR                     0x0C
 951 #define ICE_SR_CSR_PROTECTED_LIST_PTR           0x0D
 952 #define ICE_SR_MNG_CFG_PTR                      0x0E
 953 #define ICE_SR_EMP_MODULE_PTR                   0x0F
 954 #define ICE_SR_PBA_BLOCK_PTR                    0x16
 955 #define ICE_SR_BOOT_CFG_PTR                     0x132
 956 #define ICE_SR_NVM_WOL_CFG                      0x19
 957 #define ICE_NVM_OEM_VER_OFF                     0x02
 958 #define ICE_SR_NVM_DEV_STARTER_VER              0x18
 959 #define ICE_SR_ALTERNATE_SAN_MAC_ADDR_PTR       0x27
 960 #define ICE_SR_PERMANENT_SAN_MAC_ADDR_PTR       0x28
 961 #define ICE_SR_NVM_MAP_VER                      0x29
 962 #define ICE_SR_NVM_IMAGE_VER                    0x2A
 963 #define ICE_SR_NVM_STRUCTURE_VER                0x2B
 964 #define ICE_SR_NVM_EETRACK_LO                   0x2D
 965 #define ICE_SR_NVM_EETRACK_HI                   0x2E
 966 #define ICE_NVM_VER_LO_SHIFT                    0
 967 #define ICE_NVM_VER_LO_MASK                     (0xff << ICE_NVM_VER_LO_SHIFT)
 968 #define ICE_NVM_VER_HI_SHIFT                    12
 969 #define ICE_NVM_VER_HI_MASK                     (0xf << ICE_NVM_VER_HI_SHIFT)
 970 #define ICE_OEM_EETRACK_ID                      0xffffffff
 971 #define ICE_OEM_VER_PATCH_SHIFT                 0
 972 #define ICE_OEM_VER_PATCH_MASK          (0xff << ICE_OEM_VER_PATCH_SHIFT)
 973 #define ICE_OEM_VER_BUILD_SHIFT                 8
 974 #define ICE_OEM_VER_BUILD_MASK          (0xffff << ICE_OEM_VER_BUILD_SHIFT)
 975 #define ICE_OEM_VER_SHIFT                       24
 976 #define ICE_OEM_VER_MASK                        (0xff << ICE_OEM_VER_SHIFT)
 977 #define ICE_SR_VPD_PTR                          0x2F
 978 #define ICE_SR_PXE_SETUP_PTR                    0x30
 979 #define ICE_SR_PXE_CFG_CUST_OPTIONS_PTR         0x31
 980 #define ICE_SR_NVM_ORIGINAL_EETRACK_LO          0x34
 981 #define ICE_SR_NVM_ORIGINAL_EETRACK_HI          0x35
 982 #define ICE_SR_VLAN_CFG_PTR                     0x37
 983 #define ICE_SR_POR_REGS_AUTO_LOAD_PTR           0x38
 984 #define ICE_SR_EMPR_REGS_AUTO_LOAD_PTR          0x3A
 985 #define ICE_SR_GLOBR_REGS_AUTO_LOAD_PTR         0x3B
 986 #define ICE_SR_CORER_REGS_AUTO_LOAD_PTR         0x3C
 987 #define ICE_SR_PHY_CFG_SCRIPT_PTR               0x3D
 988 #define ICE_SR_PCIE_ALT_AUTO_LOAD_PTR           0x3E
 989 #define ICE_SR_SW_CHECKSUM_WORD                 0x3F
 990 #define ICE_SR_PFA_PTR                          0x40
 991 #define ICE_SR_1ST_SCRATCH_PAD_PTR              0x41
 992 #define ICE_SR_1ST_NVM_BANK_PTR                 0x42
 993 #define ICE_SR_NVM_BANK_SIZE                    0x43
 994 #define ICE_SR_1ND_OROM_BANK_PTR                0x44
 995 #define ICE_SR_OROM_BANK_SIZE                   0x45
 996 #define ICE_SR_NETLIST_BANK_PTR                 0x46
 997 #define ICE_SR_NETLIST_BANK_SIZE                0x47
 998 #define ICE_SR_EMP_SR_SETTINGS_PTR              0x48
 999 #define ICE_SR_CONFIGURATION_METADATA_PTR       0x4D
1000 #define ICE_SR_IMMEDIATE_VALUES_PTR             0x4E
1001 #define ICE_SR_POR_REGISTERS_AUTOLOAD_PTR       0x118
1002
1003 /* Auxiliary field, mask and shift definition for Shadow RAM and NVM Flash */
1004 #define ICE_SR_VPD_SIZE_WORDS           512
1005 #define ICE_SR_PCIE_ALT_SIZE_WORDS      512
1006 #define ICE_SR_CTRL_WORD_1_S            0x06
1007 #define ICE_SR_CTRL_WORD_1_M            (0x03 << ICE_SR_CTRL_WORD_1_S)
1008
1009 /* Shadow RAM related */
1010 #define ICE_SR_SECTOR_SIZE_IN_WORDS     0x800
1011 #define ICE_SR_BUF_ALIGNMENT            4096
1012 #define ICE_SR_WORDS_IN_1KB             512
1013 /* Checksum should be calculated such that after adding all the words,
1014  * including the checksum word itself, the sum should be 0xBABA.
1015  */
1016 #define ICE_SR_SW_CHECKSUM_BASE         0xBABA
1017
1018 #define ICE_PBA_FLAG_DFLT               0xFAFA
1019 /* Hash redirection LUT for VSI - maximum array size */
1020 #define ICE_VSIQF_HLUT_ARRAY_SIZE       ((VSIQF_HLUT_MAX_INDEX + 1) * 4)
1021
1022 /*
1023  * Defines for values in the VF_PE_DB_SIZE bits in the GLPCI_LBARCTRL register.
1024  * This is needed to determine the BAR0 space for the VFs
1025  */
1026 #define GLPCI_LBARCTRL_VF_PE_DB_SIZE_0KB 0x0
1027 #define GLPCI_LBARCTRL_VF_PE_DB_SIZE_8KB 0x1
1028 #define GLPCI_LBARCTRL_VF_PE_DB_SIZE_64KB 0x2
1029
1030 #endif /* _ICE_TYPE_H_ */