drivers/net/ice/base/ice_type.h

   1 /* SPDX-License-Identifier: BSD-3-Clause
   2  * Copyright(c) 2001-2019
   3  */
   4
   5 #ifndef _ICE_TYPE_H_
   6 #define _ICE_TYPE_H_
   7
   8 #define ETH_ALEN        6
   9
  10 #define ETH_HEADER_LEN  14
  11
  12 #define BIT(a) (1UL << (a))
  13 #define BIT_ULL(a) (1ULL << (a))
  14
  15 #define BITS_PER_BYTE   8
  16
  17 #ifndef _FORCE_
  18 #define _FORCE_
  19 #endif
  20
  21 #define ICE_BYTES_PER_WORD      2
  22 #define ICE_BYTES_PER_DWORD     4
  23 #define ICE_MAX_TRAFFIC_CLASS   8
  24
  25 /**
  26  * ROUND_UP - round up to next arbitrary multiple (not a power of 2)
  27  * @a: value to round up
  28  * @b: arbitrary multiple
  29  *
  30  * Round up to the next multiple of the arbitrary b.
  31  * Note, when b is a power of 2 use ICE_ALIGN() instead.
  32  */
  33 #define ROUND_UP(a, b)  ((b) * DIVIDE_AND_ROUND_UP((a), (b)))
  34
  35 #define MIN_T(_t, _a, _b)       min((_t)(_a), (_t)(_b))
  36
  37 #define IS_ASCII(_ch)   ((_ch) < 0x80)
  38
  39 #include "ice_status.h"
  40 #include "ice_hw_autogen.h"
  41 #include "ice_devids.h"
  42 #include "ice_osdep.h"
  43 #include "ice_bitops.h" /* Must come before ice_controlq.h */
  44 #include "ice_controlq.h"
  45 #include "ice_lan_tx_rx.h"
  46 #include "ice_flex_type.h"
  47 #include "ice_protocol_type.h"
  48
  49 /**
  50  * ice_is_pow2 - check if integer value is a power of 2
  51  * @val: unsigned integer to be validated
  52  */
  53 static inline bool ice_is_pow2(u64 val)
  54 {
  55         return (val && !(val & (val - 1)));
  56 }
  57
  58 /**
  59  * ice_ilog2 - Calculates integer log base 2 of a number
  60  * @n: number on which to perform operation
  61  */
  62 static inline int ice_ilog2(u64 n)
  63 {
  64         int i;
  65
  66         for (i = 63; i >= 0; i--)
  67                 if (((u64)1 << i) & n)
  68                         return i;
  69
  70         return -1;
  71 }
  72
  73 static inline bool ice_is_tc_ena(ice_bitmap_t bitmap, u8 tc)
  74 {
  75         return ice_is_bit_set(&bitmap, tc);
  76 }
  77
  78 #define DIV_64BIT(n, d) ((n) / (d))
  79
  80 static inline u64 round_up_64bit(u64 a, u32 b)
  81 {
  82         return DIV_64BIT(((a) + (b) / 2), (b));
  83 }
  84
  85 static inline u32 ice_round_to_num(u32 N, u32 R)
  86 {
  87         return ((((N) % (R)) < ((R) / 2)) ? (((N) / (R)) * (R)) :
  88                 ((((N) + (R) - 1) / (R)) * (R)));
  89 }
  90
  91 /* Driver always calls main vsi_handle first */
  92 #define ICE_MAIN_VSI_HANDLE             0
  93
  94 /* Switch from ms to the 1usec global time (this is the GTIME resolution) */
  95 #define ICE_MS_TO_GTIME(time)           ((time) * 1000)
  96
  97 /* Data type manipulation macros. */
  98 #define ICE_HI_DWORD(x)         ((u32)((((x) >> 16) >> 16) & 0xFFFFFFFF))
  99 #define ICE_LO_DWORD(x)         ((u32)((x) & 0xFFFFFFFF))
 100 #define ICE_HI_WORD(x)          ((u16)(((x) >> 16) & 0xFFFF))
 101
 102 /* debug masks - set these bits in hw->debug_mask to control output */
 103 #define ICE_DBG_TRACE           BIT_ULL(0) /* for function-trace only */
 104 #define ICE_DBG_INIT            BIT_ULL(1)
 105 #define ICE_DBG_RELEASE         BIT_ULL(2)
 106 #define ICE_DBG_FW_LOG          BIT_ULL(3)
 107 #define ICE_DBG_LINK            BIT_ULL(4)
 108 #define ICE_DBG_PHY             BIT_ULL(5)
 109 #define ICE_DBG_QCTX            BIT_ULL(6)
 110 #define ICE_DBG_NVM             BIT_ULL(7)
 111 #define ICE_DBG_LAN             BIT_ULL(8)
 112 #define ICE_DBG_FLOW            BIT_ULL(9)
 113 #define ICE_DBG_DCB             BIT_ULL(10)
 114 #define ICE_DBG_DIAG            BIT_ULL(11)
 115 #define ICE_DBG_FD              BIT_ULL(12)
 116 #define ICE_DBG_SW              BIT_ULL(13)
 117 #define ICE_DBG_SCHED           BIT_ULL(14)
 118
 119 #define ICE_DBG_PKG             BIT_ULL(16)
 120 #define ICE_DBG_RES             BIT_ULL(17)
 121 #define ICE_DBG_AQ_MSG          BIT_ULL(24)
 122 #define ICE_DBG_AQ_DESC         BIT_ULL(25)
 123 #define ICE_DBG_AQ_DESC_BUF     BIT_ULL(26)
 124 #define ICE_DBG_AQ_CMD          BIT_ULL(27)
 125 #define ICE_DBG_AQ              (ICE_DBG_AQ_MSG         | \
 126                                  ICE_DBG_AQ_DESC        | \
 127                                  ICE_DBG_AQ_DESC_BUF    | \
 128                                  ICE_DBG_AQ_CMD)
 129
 130 #define ICE_DBG_USER            BIT_ULL(31)
 131 #define ICE_DBG_ALL             0xFFFFFFFFFFFFFFFFULL
 132
 133 #ifndef __ALWAYS_UNUSED
 134 #define __ALWAYS_UNUSED
 135 #endif
 136
 137
 138
 139
 140
 141 #define IS_ETHER_ADDR_EQUAL(addr1, addr2) \
 142         (((bool)((((u16 *)(addr1))[0] == ((u16 *)(addr2))[0]))) && \
 143          ((bool)((((u16 *)(addr1))[1] == ((u16 *)(addr2))[1]))) && \
 144          ((bool)((((u16 *)(addr1))[2] == ((u16 *)(addr2))[2]))))
 145
 146 enum ice_aq_res_ids {
 147         ICE_NVM_RES_ID = 1,
 148         ICE_SPD_RES_ID,
 149         ICE_CHANGE_LOCK_RES_ID,
 150         ICE_GLOBAL_CFG_LOCK_RES_ID
 151 };
 152
 153 /* FW update timeout definitions are in milliseconds */
 154 #define ICE_NVM_TIMEOUT                 180000
 155 #define ICE_CHANGE_LOCK_TIMEOUT         1000
 156 #define ICE_GLOBAL_CFG_LOCK_TIMEOUT     3000
 157
 158 enum ice_aq_res_access_type {
 159         ICE_RES_READ = 1,
 160         ICE_RES_WRITE
 161 };
 162
 163 struct ice_driver_ver {
 164         u8 major_ver;
 165         u8 minor_ver;
 166         u8 build_ver;
 167         u8 subbuild_ver;
 168         u8 driver_string[32];
 169 };
 170
 171 enum ice_fc_mode {
 172         ICE_FC_NONE = 0,
 173         ICE_FC_RX_PAUSE,
 174         ICE_FC_TX_PAUSE,
 175         ICE_FC_FULL,
 176         ICE_FC_PFC,
 177         ICE_FC_DFLT
 178 };
 179
 180 enum ice_phy_cache_mode {
 181         ICE_FC_MODE = 0,
 182         ICE_SPEED_MODE,
 183         ICE_FEC_MODE
 184 };
 185
 186 enum ice_fec_mode {
 187         ICE_FEC_NONE = 0,
 188         ICE_FEC_RS,
 189         ICE_FEC_BASER,
 190         ICE_FEC_AUTO
 191 };
 192
 193 struct ice_phy_cache_mode_data {
 194         union {
 195                 enum ice_fec_mode curr_user_fec_req;
 196                 enum ice_fc_mode curr_user_fc_req;
 197                 u16 curr_user_speed_req;
 198         } data;
 199 };
 200
 201 enum ice_set_fc_aq_failures {
 202         ICE_SET_FC_AQ_FAIL_NONE = 0,
 203         ICE_SET_FC_AQ_FAIL_GET,
 204         ICE_SET_FC_AQ_FAIL_SET,
 205         ICE_SET_FC_AQ_FAIL_UPDATE
 206 };
 207
 208 /* These are structs for managing the hardware information and the operations */
 209 /* MAC types */
 210 enum ice_mac_type {
 211         ICE_MAC_UNKNOWN = 0,
 212         ICE_MAC_GENERIC,
 213 };
 214
 215 /* Media Types */
 216 enum ice_media_type {
 217         ICE_MEDIA_UNKNOWN = 0,
 218         ICE_MEDIA_FIBER,
 219         ICE_MEDIA_BASET,
 220         ICE_MEDIA_BACKPLANE,
 221         ICE_MEDIA_DA,
 222 };
 223
 224 /* Software VSI types. */
 225 enum ice_vsi_type {
 226         ICE_VSI_PF = 0,
 227         ICE_VSI_CTRL = 3,       /* equates to ICE_VSI_PF with 1 queue pair */
 228         ICE_VSI_LB = 6,
 229 };
 230
 231 struct ice_link_status {
 232         /* Refer to ice_aq_phy_type for bits definition */
 233         u64 phy_type_low;
 234         u64 phy_type_high;
 235         u8 topo_media_conflict;
 236         u16 max_frame_size;
 237         u16 link_speed;
 238         u16 req_speeds;
 239         u8 lse_ena;     /* Link Status Event notification */
 240         u8 link_info;
 241         u8 an_info;
 242         u8 ext_info;
 243         u8 fec_info;
 244         u8 pacing;
 245         /* Refer to #define from module_type[ICE_MODULE_TYPE_TOTAL_BYTE] of
 246          * ice_aqc_get_phy_caps structure
 247          */
 248         u8 module_type[ICE_MODULE_TYPE_TOTAL_BYTE];
 249 };
 250
 251 /* Different data queue types: These are mainly for SW consumption. */
 252 enum ice_q {
 253         ICE_DATA_Q_DOORBELL,
 254         ICE_DATA_Q_CMPL,
 255         ICE_DATA_Q_QUANTA,
 256         ICE_DATA_Q_RX,
 257         ICE_DATA_Q_TX,
 258 };
 259
 260 /* Different reset sources for which a disable queue AQ call has to be made in
 261  * order to clean the Tx scheduler as a part of the reset
 262  */
 263 enum ice_disq_rst_src {
 264         ICE_NO_RESET = 0,
 265         ICE_VM_RESET,
 266 };
 267
 268 /* PHY info such as phy_type, etc... */
 269 struct ice_phy_info {
 270         struct ice_link_status link_info;
 271         struct ice_link_status link_info_old;
 272         u64 phy_type_low;
 273         u64 phy_type_high;
 274         enum ice_media_type media_type;
 275         u8 get_link_info;
 276         /* Please refer to struct ice_aqc_get_link_status_data to get
 277          * detail of enable bit in curr_user_speed_req
 278          */
 279         u16 curr_user_speed_req;
 280         enum ice_fec_mode curr_user_fec_req;
 281         enum ice_fc_mode curr_user_fc_req;
 282         struct ice_aqc_set_phy_cfg_data curr_user_phy_cfg;
 283 };
 284
 285 #define ICE_MAX_NUM_MIRROR_RULES        64
 286
 287 /* protocol enumeration for filters */
 288 enum ice_fltr_ptype {
 289         /* NONE - used for undef/error */
 290         ICE_FLTR_PTYPE_NONF_NONE = 0,
 291         ICE_FLTR_PTYPE_NONF_IPV4_UDP,
 292         ICE_FLTR_PTYPE_NONF_IPV4_TCP,
 293         ICE_FLTR_PTYPE_NONF_IPV4_SCTP,
 294         ICE_FLTR_PTYPE_NONF_IPV4_OTHER,
 295         ICE_FLTR_PTYPE_FRAG_IPV4,
 296         ICE_FLTR_PTYPE_NONF_IPV6_UDP,
 297         ICE_FLTR_PTYPE_NONF_IPV6_TCP,
 298         ICE_FLTR_PTYPE_NONF_IPV6_SCTP,
 299         ICE_FLTR_PTYPE_NONF_IPV6_OTHER,
 300         ICE_FLTR_PTYPE_MAX,
 301 };
 302
 303 /* 2 VSI = 1 ICE_VSI_PF + 1 ICE_VSI_CTRL */
 304 #define ICE_MAX_FDIR_VSI_PER_FILTER     2
 305
 306 struct ice_fd_hw_prof {
 307         struct ice_flow_seg_info *fdir_seg;
 308         int cnt;
 309         u64 entry_h[ICE_MAX_FDIR_VSI_PER_FILTER];
 310         u16 vsi_h[ICE_MAX_FDIR_VSI_PER_FILTER];
 311 };
 312
 313 /* Common HW capabilities for SW use */
 314 struct ice_hw_common_caps {
 315         /* Write CSR protection */
 316         u64 wr_csr_prot;
 317         u32 switching_mode;
 318         /* switching mode supported - EVB switching (including cloud) */
 319 #define ICE_NVM_IMAGE_TYPE_EVB          0x0
 320
 321         /* Manageablity mode & supported protocols over MCTP */
 322         u32 mgmt_mode;
 323 #define ICE_MGMT_MODE_PASS_THRU_MODE_M          0xF
 324 #define ICE_MGMT_MODE_CTL_INTERFACE_M           0xF0
 325 #define ICE_MGMT_MODE_REDIR_SB_INTERFACE_M      0xF00
 326
 327         u32 mgmt_protocols_mctp;
 328 #define ICE_MGMT_MODE_PROTO_RSVD        BIT(0)
 329 #define ICE_MGMT_MODE_PROTO_PLDM        BIT(1)
 330 #define ICE_MGMT_MODE_PROTO_OEM         BIT(2)
 331 #define ICE_MGMT_MODE_PROTO_NC_SI       BIT(3)
 332
 333         u32 os2bmc;
 334         u32 valid_functions;
 335         /* DCB capabilities */
 336         u32 active_tc_bitmap;
 337         u32 maxtc;
 338
 339         /* RSS related capabilities */
 340         u32 rss_table_size;             /* 512 for PFs and 64 for VFs */
 341         u32 rss_table_entry_width;      /* RSS Entry width in bits */
 342
 343         /* Tx/Rx queues */
 344         u32 num_rxq;                    /* Number/Total Rx queues */
 345         u32 rxq_first_id;               /* First queue ID for Rx queues */
 346         u32 num_txq;                    /* Number/Total Tx queues */
 347         u32 txq_first_id;               /* First queue ID for Tx queues */
 348
 349         /* MSI-X vectors */
 350         u32 num_msix_vectors;
 351         u32 msix_vector_first_id;
 352
 353         /* Max MTU for function or device */
 354         u32 max_mtu;
 355
 356         /* WOL related */
 357         u32 num_wol_proxy_fltr;
 358         u32 wol_proxy_vsi_seid;
 359
 360         /* LED/SDP pin count */
 361         u32 led_pin_num;
 362         u32 sdp_pin_num;
 363
 364         /* LED/SDP - Supports up to 12 LED pins and 8 SDP signals */
 365 #define ICE_MAX_SUPPORTED_GPIO_LED      12
 366 #define ICE_MAX_SUPPORTED_GPIO_SDP      8
 367         u8 led[ICE_MAX_SUPPORTED_GPIO_LED];
 368         u8 sdp[ICE_MAX_SUPPORTED_GPIO_SDP];
 369
 370         /* EVB capabilities */
 371         u8 evb_802_1_qbg;               /* Edge Virtual Bridging */
 372         u8 evb_802_1_qbh;               /* Bridge Port Extension */
 373
 374         u8 dcb;
 375         u8 iscsi;
 376         u8 mgmt_cem;
 377
 378         /* WoL and APM support */
 379 #define ICE_WOL_SUPPORT_M               BIT(0)
 380 #define ICE_ACPI_PROG_MTHD_M            BIT(1)
 381 #define ICE_PROXY_SUPPORT_M             BIT(2)
 382         u8 apm_wol_support;
 383         u8 acpi_prog_mthd;
 384         u8 proxy_support;
 385 };
 386
 387
 388 /* Function specific capabilities */
 389 struct ice_hw_func_caps {
 390         struct ice_hw_common_caps common_cap;
 391         u32 guar_num_vsi;
 392         u32 fd_fltr_guar;               /* Number of filters guaranteed */
 393         u32 fd_fltr_best_effort;        /* Number of best effort filters */
 394 };
 395
 396 /* Device wide capabilities */
 397 struct ice_hw_dev_caps {
 398         struct ice_hw_common_caps common_cap;
 399         u32 num_vsi_allocd_to_host;     /* Excluding EMP VSI */
 400         u32 num_flow_director_fltr;     /* Number of FD filters available */
 401         u32 num_funcs;
 402 };
 403
 404
 405 /* Information about MAC such as address, etc... */
 406 struct ice_mac_info {
 407         u8 lan_addr[ETH_ALEN];
 408         u8 perm_addr[ETH_ALEN];
 409         u8 port_addr[ETH_ALEN];
 410         u8 wol_addr[ETH_ALEN];
 411 };
 412
 413 /* PCI bus types */
 414 enum ice_bus_type {
 415         ice_bus_unknown = 0,
 416         ice_bus_pci_express,
 417         ice_bus_embedded, /* Is device Embedded versus card */
 418         ice_bus_reserved
 419 };
 420
 421 /* PCI bus speeds */
 422 enum ice_pcie_bus_speed {
 423         ice_pcie_speed_unknown  = 0xff,
 424         ice_pcie_speed_2_5GT    = 0x14,
 425         ice_pcie_speed_5_0GT    = 0x15,
 426         ice_pcie_speed_8_0GT    = 0x16,
 427         ice_pcie_speed_16_0GT   = 0x17
 428 };
 429
 430 /* PCI bus widths */
 431 enum ice_pcie_link_width {
 432         ice_pcie_lnk_width_resrv        = 0x00,
 433         ice_pcie_lnk_x1                 = 0x01,
 434         ice_pcie_lnk_x2                 = 0x02,
 435         ice_pcie_lnk_x4                 = 0x04,
 436         ice_pcie_lnk_x8                 = 0x08,
 437         ice_pcie_lnk_x12                = 0x0C,
 438         ice_pcie_lnk_x16                = 0x10,
 439         ice_pcie_lnk_x32                = 0x20,
 440         ice_pcie_lnk_width_unknown      = 0xff,
 441 };
 442
 443 /* Reset types used to determine which kind of reset was requested. These
 444  * defines match what the RESET_TYPE field of the GLGEN_RSTAT register.
 445  * ICE_RESET_PFR does not match any RESET_TYPE field in the GLGEN_RSTAT register
 446  * because its reset source is different than the other types listed.
 447  */
 448 enum ice_reset_req {
 449         ICE_RESET_POR   = 0,
 450         ICE_RESET_INVAL = 0,
 451         ICE_RESET_CORER = 1,
 452         ICE_RESET_GLOBR = 2,
 453         ICE_RESET_EMPR  = 3,
 454         ICE_RESET_PFR   = 4,
 455 };
 456
 457 /* Bus parameters */
 458 struct ice_bus_info {
 459         enum ice_pcie_bus_speed speed;
 460         enum ice_pcie_link_width width;
 461         enum ice_bus_type type;
 462         u16 domain_num;
 463         u16 device;
 464         u8 func;
 465         u8 bus_num;
 466 };
 467
 468 /* Flow control (FC) parameters */
 469 struct ice_fc_info {
 470         enum ice_fc_mode current_mode;  /* FC mode in effect */
 471         enum ice_fc_mode req_mode;      /* FC mode requested by caller */
 472 };
 473
 474 /* NVM Information */
 475 struct ice_nvm_info {
 476         u32 eetrack;                    /* NVM data version */
 477         u32 oem_ver;                    /* OEM version info */
 478         u16 sr_words;                   /* Shadow RAM size in words */
 479         u16 ver;                        /* dev starter version */
 480         u8 blank_nvm_mode;              /* is NVM empty (no FW present)*/
 481 };
 482
 483 #define ICE_NVM_VER_LEN 32
 484
 485 /* Max number of port to queue branches w.r.t topology */
 486 #define ICE_TXSCHED_MAX_BRANCHES ICE_MAX_TRAFFIC_CLASS
 487
 488 #define ice_for_each_traffic_class(_i)  \
 489         for ((_i) = 0; (_i) < ICE_MAX_TRAFFIC_CLASS; (_i)++)
 490
 491 /* ICE_DFLT_AGG_ID means that all new VM(s)/VSI node connects
 492  * to driver defined policy for default aggregator
 493  */
 494 #define ICE_INVAL_TEID 0xFFFFFFFF
 495 #define ICE_DFLT_AGG_ID 0
 496
 497 struct ice_sched_node {
 498         struct ice_sched_node *parent;
 499         struct ice_sched_node *sibling; /* next sibling in the same layer */
 500         struct ice_sched_node **children;
 501         struct ice_aqc_txsched_elem_data info;
 502         u32 agg_id;                     /* aggregator group ID */
 503         u16 vsi_handle;
 504         u8 in_use;                      /* suspended or in use */
 505         u8 tx_sched_layer;              /* Logical Layer (1-9) */
 506         u8 num_children;
 507         u8 tc_num;
 508         u8 owner;
 509 #define ICE_SCHED_NODE_OWNER_LAN        0
 510 #define ICE_SCHED_NODE_OWNER_AE         1
 511 #define ICE_SCHED_NODE_OWNER_RDMA       2
 512 };
 513
 514 /* Access Macros for Tx Sched Elements data */
 515 #define ICE_TXSCHED_GET_NODE_TEID(x) LE32_TO_CPU((x)->info.node_teid)
 516 #define ICE_TXSCHED_GET_PARENT_TEID(x) LE32_TO_CPU((x)->info.parent_teid)
 517 #define ICE_TXSCHED_GET_CIR_RL_ID(x)    \
 518         LE16_TO_CPU((x)->info.cir_bw.bw_profile_idx)
 519 #define ICE_TXSCHED_GET_EIR_RL_ID(x)    \
 520         LE16_TO_CPU((x)->info.eir_bw.bw_profile_idx)
 521 #define ICE_TXSCHED_GET_SRL_ID(x) LE16_TO_CPU((x)->info.srl_id)
 522 #define ICE_TXSCHED_GET_CIR_BWALLOC(x)  \
 523         LE16_TO_CPU((x)->info.cir_bw.bw_alloc)
 524 #define ICE_TXSCHED_GET_EIR_BWALLOC(x)  \
 525         LE16_TO_CPU((x)->info.eir_bw.bw_alloc)
 526
 527 struct ice_sched_rl_profle {
 528         u32 rate; /* In Kbps */
 529         struct ice_aqc_rl_profile_elem info;
 530 };
 531
 532 /* The aggregator type determines if identifier is for a VSI group,
 533  * aggregator group, aggregator of queues, or queue group.
 534  */
 535 enum ice_agg_type {
 536         ICE_AGG_TYPE_UNKNOWN = 0,
 537         ICE_AGG_TYPE_TC,
 538         ICE_AGG_TYPE_AGG, /* aggregator */
 539         ICE_AGG_TYPE_VSI,
 540         ICE_AGG_TYPE_QG,
 541         ICE_AGG_TYPE_Q
 542 };
 543
 544 /* Rate limit types */
 545 enum ice_rl_type {
 546         ICE_UNKNOWN_BW = 0,
 547         ICE_MIN_BW,             /* for CIR profile */
 548         ICE_MAX_BW,             /* for EIR profile */
 549         ICE_SHARED_BW           /* for shared profile */
 550 };
 551
 552 #define ICE_SCHED_MIN_BW                500             /* in Kbps */
 553 #define ICE_SCHED_MAX_BW                100000000       /* in Kbps */
 554 #define ICE_SCHED_DFLT_BW               0xFFFFFFFF      /* unlimited */
 555 #define ICE_SCHED_NO_PRIORITY           0
 556 #define ICE_SCHED_NO_BW_WT              0
 557 #define ICE_SCHED_DFLT_RL_PROF_ID       0
 558 #define ICE_SCHED_NO_SHARED_RL_PROF_ID  0xFFFF
 559 #define ICE_SCHED_DFLT_BW_WT            1
 560 #define ICE_SCHED_INVAL_PROF_ID         0xFFFF
 561 #define ICE_SCHED_DFLT_BURST_SIZE       (15 * 1024)     /* in bytes (15k) */
 562
 563 /* Access Macros for Tx Sched RL Profile data */
 564 #define ICE_TXSCHED_GET_RL_PROF_ID(p) LE16_TO_CPU((p)->info.profile_id)
 565 #define ICE_TXSCHED_GET_RL_MBS(p) LE16_TO_CPU((p)->info.max_burst_size)
 566 #define ICE_TXSCHED_GET_RL_MULTIPLIER(p) LE16_TO_CPU((p)->info.rl_multiply)
 567 #define ICE_TXSCHED_GET_RL_WAKEUP_MV(p) LE16_TO_CPU((p)->info.wake_up_calc)
 568 #define ICE_TXSCHED_GET_RL_ENCODE(p) LE16_TO_CPU((p)->info.rl_encode)
 569
 570
 571 /* The following tree example shows the naming conventions followed under
 572  * ice_port_info struct for default scheduler tree topology.
 573  *
 574  *                 A tree on a port
 575  *                       *                ---> root node
 576  *        (TC0)/  /  /  / \  \  \  \(TC7) ---> num_branches (range:1- 8)
 577  *            *  *  *  *   *  *  *  *     |
 578  *           /                            |
 579  *          *                             |
 580  *         /                              |-> num_elements (range:1 - 9)
 581  *        *                               |   implies num_of_layers
 582  *       /                                |
 583  *   (a)*                                 |
 584  *
 585  *  (a) is the last_node_teid(not of type Leaf). A leaf node is created under
 586  *  (a) as child node where queues get added, add Tx/Rx queue admin commands;
 587  *  need TEID of (a) to add queues.
 588  *
 589  *  This tree
 590  *       -> has 8 branches (one for each TC)
 591  *       -> First branch (TC0) has 4 elements
 592  *       -> has 4 layers
 593  *       -> (a) is the topmost layer node created by firmware on branch 0
 594  *
 595  *  Note: Above asterisk tree covers only basic terminology and scenario.
 596  *  Refer to the documentation for more info.
 597  */
 598
 599  /* Data structure for saving BW information */
 600 enum ice_bw_type {
 601         ICE_BW_TYPE_PRIO,
 602         ICE_BW_TYPE_CIR,
 603         ICE_BW_TYPE_CIR_WT,
 604         ICE_BW_TYPE_EIR,
 605         ICE_BW_TYPE_EIR_WT,
 606         ICE_BW_TYPE_SHARED,
 607         ICE_BW_TYPE_CNT         /* This must be last */
 608 };
 609
 610 struct ice_bw {
 611         u32 bw;
 612         u16 bw_alloc;
 613 };
 614
 615 struct ice_bw_type_info {
 616         ice_declare_bitmap(bw_t_bitmap, ICE_BW_TYPE_CNT);
 617         u8 generic;
 618         struct ice_bw cir_bw;
 619         struct ice_bw eir_bw;
 620         u32 shared_bw;
 621 };
 622
 623 /* VSI queue context structure for given TC */
 624 struct ice_q_ctx {
 625         u16  q_handle;
 626         u32  q_teid;
 627         /* bw_t_info saves queue BW information */
 628         struct ice_bw_type_info bw_t_info;
 629 };
 630
 631 /* VSI type list entry to locate corresponding VSI/aggregator nodes */
 632 struct ice_sched_vsi_info {
 633         struct ice_sched_node *vsi_node[ICE_MAX_TRAFFIC_CLASS];
 634         struct ice_sched_node *ag_node[ICE_MAX_TRAFFIC_CLASS];
 635         u16 max_lanq[ICE_MAX_TRAFFIC_CLASS];
 636         /* bw_t_info saves VSI BW information */
 637         struct ice_bw_type_info bw_t_info[ICE_MAX_TRAFFIC_CLASS];
 638 };
 639
 640 /* CEE or IEEE 802.1Qaz ETS Configuration data */
 641 struct ice_dcb_ets_cfg {
 642         u8 willing;
 643         u8 cbs;
 644         u8 maxtcs;
 645         u8 prio_table[ICE_MAX_TRAFFIC_CLASS];
 646         u8 tcbwtable[ICE_MAX_TRAFFIC_CLASS];
 647         u8 tsatable[ICE_MAX_TRAFFIC_CLASS];
 648 };
 649
 650 /* CEE or IEEE 802.1Qaz PFC Configuration data */
 651 struct ice_dcb_pfc_cfg {
 652         u8 willing;
 653         u8 mbc;
 654         u8 pfccap;
 655         u8 pfcena;
 656 };
 657
 658 /* CEE or IEEE 802.1Qaz Application Priority data */
 659 struct ice_dcb_app_priority_table {
 660         u16 prot_id;
 661         u8 priority;
 662         u8 selector;
 663 };
 664
 665 #define ICE_MAX_USER_PRIORITY   8
 666 #define ICE_DCBX_MAX_APPS       32
 667 #define ICE_LLDPDU_SIZE         1500
 668 #define ICE_TLV_STATUS_OPER     0x1
 669 #define ICE_TLV_STATUS_SYNC     0x2
 670 #define ICE_TLV_STATUS_ERR      0x4
 671 #define ICE_APP_PROT_ID_FCOE    0x8906
 672 #define ICE_APP_PROT_ID_ISCSI   0x0cbc
 673 #define ICE_APP_PROT_ID_FIP     0x8914
 674 #define ICE_APP_SEL_ETHTYPE     0x1
 675 #define ICE_APP_SEL_TCPIP       0x2
 676 #define ICE_CEE_APP_SEL_ETHTYPE 0x0
 677 #define ICE_CEE_APP_SEL_TCPIP   0x1
 678
 679 struct ice_dcbx_cfg {
 680         u32 numapps;
 681         u32 tlv_status; /* CEE mode TLV status */
 682         struct ice_dcb_ets_cfg etscfg;
 683         struct ice_dcb_ets_cfg etsrec;
 684         struct ice_dcb_pfc_cfg pfc;
 685         struct ice_dcb_app_priority_table app[ICE_DCBX_MAX_APPS];
 686         u8 dcbx_mode;
 687 #define ICE_DCBX_MODE_CEE       0x1
 688 #define ICE_DCBX_MODE_IEEE      0x2
 689         u8 app_mode;
 690 #define ICE_DCBX_APPS_NON_WILLING       0x1
 691 };
 692
 693 struct ice_port_info {
 694         struct ice_sched_node *root;    /* Root Node per Port */
 695         struct ice_hw *hw;              /* back pointer to HW instance */
 696         u32 last_node_teid;             /* scheduler last node info */
 697         u16 sw_id;                      /* Initial switch ID belongs to port */
 698         u16 pf_vf_num;
 699         u8 port_state;
 700 #define ICE_SCHED_PORT_STATE_INIT       0x0
 701 #define ICE_SCHED_PORT_STATE_READY      0x1
 702         u8 lport;
 703 #define ICE_LPORT_MASK                  0xff
 704         u16 dflt_tx_vsi_rule_id;
 705         u16 dflt_tx_vsi_num;
 706         u16 dflt_rx_vsi_rule_id;
 707         u16 dflt_rx_vsi_num;
 708         struct ice_fc_info fc;
 709         struct ice_mac_info mac;
 710         struct ice_phy_info phy;
 711         struct ice_lock sched_lock;     /* protect access to TXSched tree */
 712         struct ice_sched_node *
 713                 sib_head[ICE_MAX_TRAFFIC_CLASS][ICE_AQC_TOPO_MAX_LEVEL_NUM];
 714         /* List contain profile ID(s) and other params per layer */
 715         struct LIST_HEAD_TYPE rl_prof_list[ICE_AQC_TOPO_MAX_LEVEL_NUM];
 716         struct ice_bw_type_info tc_node_bw_t_info[ICE_MAX_TRAFFIC_CLASS];
 717         struct ice_dcbx_cfg local_dcbx_cfg;     /* Oper/Local Cfg */
 718         /* DCBX info */
 719         struct ice_dcbx_cfg remote_dcbx_cfg;    /* Peer Cfg */
 720         struct ice_dcbx_cfg desired_dcbx_cfg;   /* CEE Desired Cfg */
 721         /* LLDP/DCBX Status */
 722         u8 dcbx_status:3;               /* see ICE_DCBX_STATUS_DIS */
 723         u8 is_sw_lldp:1;
 724         u8 is_vf:1;
 725 };
 726
 727 struct ice_switch_info {
 728         struct LIST_HEAD_TYPE vsi_list_map_head;
 729         struct ice_sw_recipe *recp_list;
 730 };
 731
 732
 733 /* Port hardware description */
 734 struct ice_hw {
 735         u8 *hw_addr;
 736         void *back;
 737         struct ice_aqc_layer_props *layer_info;
 738         struct ice_port_info *port_info;
 739         /* 2D Array for each Tx Sched RL Profile type */
 740         struct ice_sched_rl_profile **cir_profiles;
 741         struct ice_sched_rl_profile **eir_profiles;
 742         struct ice_sched_rl_profile **srl_profiles;
 743         u64 debug_mask;         /* BITMAP for debug mask */
 744         enum ice_mac_type mac_type;
 745
 746         u16 fd_ctr_base;        /* FD counter base index */
 747         /* pci info */
 748         u16 device_id;
 749         u16 vendor_id;
 750         u16 subsystem_device_id;
 751         u16 subsystem_vendor_id;
 752         u8 revision_id;
 753
 754         u8 pf_id;               /* device profile info */
 755
 756         u16 max_burst_size;     /* driver sets this value */
 757
 758         /* Tx Scheduler values */
 759         u16 num_tx_sched_layers;
 760         u16 num_tx_sched_phys_layers;
 761         u8 flattened_layers;
 762         u8 max_cgds;
 763         u8 sw_entry_point_layer;
 764         u16 max_children[ICE_AQC_TOPO_MAX_LEVEL_NUM];
 765         struct LIST_HEAD_TYPE agg_list; /* lists all aggregator */
 766         struct ice_vsi_ctx *vsi_ctx[ICE_MAX_VSI];
 767         u8 evb_veb;             /* true for VEB, false for VEPA */
 768         u8 reset_ongoing;       /* true if HW is in reset, false otherwise */
 769         struct ice_bus_info bus;
 770         struct ice_nvm_info nvm;
 771         struct ice_hw_dev_caps dev_caps;        /* device capabilities */
 772         struct ice_hw_func_caps func_caps;      /* function capabilities */
 773
 774         struct ice_switch_info *switch_info;    /* switch filter lists */
 775
 776         /* Control Queue info */
 777         struct ice_ctl_q_info adminq;
 778         struct ice_ctl_q_info mailboxq;
 779
 780         u8 api_branch;          /* API branch version */
 781         u8 api_maj_ver;         /* API major version */
 782         u8 api_min_ver;         /* API minor version */
 783         u8 api_patch;           /* API patch version */
 784         u8 fw_branch;           /* firmware branch version */
 785         u8 fw_maj_ver;          /* firmware major version */
 786         u8 fw_min_ver;          /* firmware minor version */
 787         u8 fw_patch;            /* firmware patch version */
 788         u32 fw_build;           /* firmware build number */
 789
 790
 791 /* Device max aggregate bandwidths corresponding to the GL_PWR_MODE_CTL
 792  * register. Used for determining the ITR/INTRL granularity during
 793  * initialization.
 794  */
 795 #define ICE_MAX_AGG_BW_200G     0x0
 796 #define ICE_MAX_AGG_BW_100G     0X1
 797 #define ICE_MAX_AGG_BW_50G      0x2
 798 #define ICE_MAX_AGG_BW_25G      0x3
 799         /* ITR granularity for different speeds */
 800 #define ICE_ITR_GRAN_ABOVE_25   2
 801 #define ICE_ITR_GRAN_MAX_25     4
 802         /* ITR granularity in 1 us */
 803         u8 itr_gran;
 804         /* INTRL granularity for different speeds */
 805 #define ICE_INTRL_GRAN_ABOVE_25 4
 806 #define ICE_INTRL_GRAN_MAX_25   8
 807         /* INTRL granularity in 1 us */
 808         u8 intrl_gran;
 809
 810         u8 ucast_shared;        /* true if VSIs can share unicast addr */
 811
 812         /* Active package version (currently active) */
 813         struct ice_pkg_ver active_pkg_ver;
 814         u8 active_pkg_name[ICE_PKG_NAME_SIZE];
 815         u8 active_pkg_in_nvm;
 816
 817         enum ice_aq_err pkg_dwnld_status;
 818
 819         /* Driver's package ver - (from the Metadata seg) */
 820         struct ice_pkg_ver pkg_ver;
 821         u8 pkg_name[ICE_PKG_NAME_SIZE];
 822
 823         /* Driver's Ice package version (from the Ice seg) */
 824         struct ice_pkg_ver ice_pkg_ver;
 825         u8 ice_pkg_name[ICE_PKG_NAME_SIZE];
 826
 827         /* Pointer to the ice segment */
 828         struct ice_seg *seg;
 829
 830         /* Pointer to allocated copy of pkg memory */
 831         u8 *pkg_copy;
 832         u32 pkg_size;
 833
 834         /* tunneling info */
 835         struct ice_tunnel_table tnl;
 836
 837 #define ICE_PKG_FILENAME        "package_file"
 838 #define ICE_PKG_FILENAME_EXT    "pkg"
 839 #define ICE_PKG_FILE_MAJ_VER    1
 840 #define ICE_PKG_FILE_MIN_VER    0
 841
 842         /* HW block tables */
 843         struct ice_blk_info blk[ICE_BLK_COUNT];
 844         struct ice_lock fl_profs_locks[ICE_BLK_COUNT];  /* lock fltr profiles */
 845         struct LIST_HEAD_TYPE fl_profs[ICE_BLK_COUNT];
 846         /* Flow Director filter info */
 847         int fdir_active_fltr;
 848
 849         struct ice_lock fdir_fltr_lock; /* protect Flow Director */
 850         struct LIST_HEAD_TYPE fdir_list_head;
 851
 852         /* Book-keeping of side-band filter count per flow-type.
 853          * This is used to detect and handle input set changes for
 854          * respective flow-type.
 855          */
 856         u16 fdir_fltr_cnt[ICE_FLTR_PTYPE_MAX];
 857
 858         struct ice_fd_hw_prof **fdir_prof;
 859         ice_declare_bitmap(fdir_perfect_fltr, ICE_FLTR_PTYPE_MAX);
 860         struct ice_lock rss_locks;      /* protect RSS configuration */
 861         struct LIST_HEAD_TYPE rss_list_head;
 862 };
 863
 864 /* Statistics collected by each port, VSI, VEB, and S-channel */
 865 struct ice_eth_stats {
 866         u64 rx_bytes;                   /* gorc */
 867         u64 rx_unicast;                 /* uprc */
 868         u64 rx_multicast;               /* mprc */
 869         u64 rx_broadcast;               /* bprc */
 870         u64 rx_discards;                /* rdpc */
 871         u64 rx_unknown_protocol;        /* rupp */
 872         u64 tx_bytes;                   /* gotc */
 873         u64 tx_unicast;                 /* uptc */
 874         u64 tx_multicast;               /* mptc */
 875         u64 tx_broadcast;               /* bptc */
 876         u64 tx_discards;                /* tdpc */
 877         u64 tx_errors;                  /* tepc */
 878         u64 rx_no_desc;                 /* repc */
 879         u64 rx_errors;                  /* repc */
 880 };
 881
 882 #define ICE_MAX_UP      8
 883
 884 /* Statistics collected per VEB per User Priority (UP) for up to 8 UPs */
 885 struct ice_veb_up_stats {
 886         u64 up_rx_pkts[ICE_MAX_UP];
 887         u64 up_rx_bytes[ICE_MAX_UP];
 888         u64 up_tx_pkts[ICE_MAX_UP];
 889         u64 up_tx_bytes[ICE_MAX_UP];
 890 };
 891
 892 /* Statistics collected by the MAC */
 893 struct ice_hw_port_stats {
 894         /* eth stats collected by the port */
 895         struct ice_eth_stats eth;
 896         /* additional port specific stats */
 897         u64 tx_dropped_link_down;       /* tdold */
 898         u64 crc_errors;                 /* crcerrs */
 899         u64 illegal_bytes;              /* illerrc */
 900         u64 error_bytes;                /* errbc */
 901         u64 mac_local_faults;           /* mlfc */
 902         u64 mac_remote_faults;          /* mrfc */
 903         u64 rx_len_errors;              /* rlec */
 904         u64 link_xon_rx;                /* lxonrxc */
 905         u64 link_xoff_rx;               /* lxoffrxc */
 906         u64 link_xon_tx;                /* lxontxc */
 907         u64 link_xoff_tx;               /* lxofftxc */
 908         u64 priority_xon_rx[8];         /* pxonrxc[8] */
 909         u64 priority_xoff_rx[8];        /* pxoffrxc[8] */
 910         u64 priority_xon_tx[8];         /* pxontxc[8] */
 911         u64 priority_xoff_tx[8];        /* pxofftxc[8] */
 912         u64 priority_xon_2_xoff[8];     /* pxon2offc[8] */
 913         u64 rx_size_64;                 /* prc64 */
 914         u64 rx_size_127;                /* prc127 */
 915         u64 rx_size_255;                /* prc255 */
 916         u64 rx_size_511;                /* prc511 */
 917         u64 rx_size_1023;               /* prc1023 */
 918         u64 rx_size_1522;               /* prc1522 */
 919         u64 rx_size_big;                /* prc9522 */
 920         u64 rx_undersize;               /* ruc */
 921         u64 rx_fragments;               /* rfc */
 922         u64 rx_oversize;                /* roc */
 923         u64 rx_jabber;                  /* rjc */
 924         u64 tx_size_64;                 /* ptc64 */
 925         u64 tx_size_127;                /* ptc127 */
 926         u64 tx_size_255;                /* ptc255 */
 927         u64 tx_size_511;                /* ptc511 */
 928         u64 tx_size_1023;               /* ptc1023 */
 929         u64 tx_size_1522;               /* ptc1522 */
 930         u64 tx_size_big;                /* ptc9522 */
 931         u64 mac_short_pkt_dropped;      /* mspdc */
 932         /* flow director stats */
 933         u32 fd_sb_status;
 934         u64 fd_sb_match;
 935 };
 936
 937 enum ice_sw_fwd_act_type {
 938         ICE_FWD_TO_VSI = 0,
 939         ICE_FWD_TO_VSI_LIST, /* Do not use this when adding filter */
 940         ICE_FWD_TO_Q,
 941         ICE_FWD_TO_QGRP,
 942         ICE_DROP_PACKET,
 943         ICE_INVAL_ACT
 944 };
 945
 946 /* Checksum and Shadow RAM pointers */
 947 #define ICE_SR_NVM_CTRL_WORD                    0x00
 948 #define ICE_SR_PHY_ANALOG_PTR                   0x04
 949 #define ICE_SR_OPTION_ROM_PTR                   0x05
 950 #define ICE_SR_RO_PCIR_REGS_AUTO_LOAD_PTR       0x06
 951 #define ICE_SR_AUTO_GENERATED_POINTERS_PTR      0x07
 952 #define ICE_SR_PCIR_REGS_AUTO_LOAD_PTR          0x08
 953 #define ICE_SR_EMP_GLOBAL_MODULE_PTR            0x09
 954 #define ICE_SR_EMP_IMAGE_PTR                    0x0B
 955 #define ICE_SR_PE_IMAGE_PTR                     0x0C
 956 #define ICE_SR_CSR_PROTECTED_LIST_PTR           0x0D
 957 #define ICE_SR_MNG_CFG_PTR                      0x0E
 958 #define ICE_SR_EMP_MODULE_PTR                   0x0F
 959 #define ICE_SR_PBA_BLOCK_PTR                    0x16
 960 #define ICE_SR_BOOT_CFG_PTR                     0x132
 961 #define ICE_SR_NVM_WOL_CFG                      0x19
 962 #define ICE_NVM_OEM_VER_OFF                     0x02
 963 #define ICE_SR_NVM_DEV_STARTER_VER              0x18
 964 #define ICE_SR_ALTERNATE_SAN_MAC_ADDR_PTR       0x27
 965 #define ICE_SR_PERMANENT_SAN_MAC_ADDR_PTR       0x28
 966 #define ICE_SR_NVM_MAP_VER                      0x29
 967 #define ICE_SR_NVM_IMAGE_VER                    0x2A
 968 #define ICE_SR_NVM_STRUCTURE_VER                0x2B
 969 #define ICE_SR_NVM_EETRACK_LO                   0x2D
 970 #define ICE_SR_NVM_EETRACK_HI                   0x2E
 971 #define ICE_NVM_VER_LO_SHIFT                    0
 972 #define ICE_NVM_VER_LO_MASK                     (0xff << ICE_NVM_VER_LO_SHIFT)
 973 #define ICE_NVM_VER_HI_SHIFT                    12
 974 #define ICE_NVM_VER_HI_MASK                     (0xf << ICE_NVM_VER_HI_SHIFT)
 975 #define ICE_OEM_EETRACK_ID                      0xffffffff
 976 #define ICE_OEM_VER_PATCH_SHIFT                 0
 977 #define ICE_OEM_VER_PATCH_MASK          (0xff << ICE_OEM_VER_PATCH_SHIFT)
 978 #define ICE_OEM_VER_BUILD_SHIFT                 8
 979 #define ICE_OEM_VER_BUILD_MASK          (0xffff << ICE_OEM_VER_BUILD_SHIFT)
 980 #define ICE_OEM_VER_SHIFT                       24
 981 #define ICE_OEM_VER_MASK                        (0xff << ICE_OEM_VER_SHIFT)
 982 #define ICE_SR_VPD_PTR                          0x2F
 983 #define ICE_SR_PXE_SETUP_PTR                    0x30
 984 #define ICE_SR_PXE_CFG_CUST_OPTIONS_PTR         0x31
 985 #define ICE_SR_NVM_ORIGINAL_EETRACK_LO          0x34
 986 #define ICE_SR_NVM_ORIGINAL_EETRACK_HI          0x35
 987 #define ICE_SR_VLAN_CFG_PTR                     0x37
 988 #define ICE_SR_POR_REGS_AUTO_LOAD_PTR           0x38
 989 #define ICE_SR_EMPR_REGS_AUTO_LOAD_PTR          0x3A
 990 #define ICE_SR_GLOBR_REGS_AUTO_LOAD_PTR         0x3B
 991 #define ICE_SR_CORER_REGS_AUTO_LOAD_PTR         0x3C
 992 #define ICE_SR_PHY_CFG_SCRIPT_PTR               0x3D
 993 #define ICE_SR_PCIE_ALT_AUTO_LOAD_PTR           0x3E
 994 #define ICE_SR_SW_CHECKSUM_WORD                 0x3F
 995 #define ICE_SR_PFA_PTR                          0x40
 996 #define ICE_SR_1ST_SCRATCH_PAD_PTR              0x41
 997 #define ICE_SR_1ST_NVM_BANK_PTR                 0x42
 998 #define ICE_SR_NVM_BANK_SIZE                    0x43
 999 #define ICE_SR_1ND_OROM_BANK_PTR                0x44
1000 #define ICE_SR_OROM_BANK_SIZE                   0x45
1001 #define ICE_SR_NETLIST_BANK_PTR                 0x46
1002 #define ICE_SR_NETLIST_BANK_SIZE                0x47
1003 #define ICE_SR_EMP_SR_SETTINGS_PTR              0x48
1004 #define ICE_SR_CONFIGURATION_METADATA_PTR       0x4D
1005 #define ICE_SR_IMMEDIATE_VALUES_PTR             0x4E
1006 #define ICE_SR_POR_REGISTERS_AUTOLOAD_PTR       0x118
1007
1008 /* Auxiliary field, mask and shift definition for Shadow RAM and NVM Flash */
1009 #define ICE_SR_VPD_SIZE_WORDS           512
1010 #define ICE_SR_PCIE_ALT_SIZE_WORDS      512
1011 #define ICE_SR_CTRL_WORD_1_S            0x06
1012 #define ICE_SR_CTRL_WORD_1_M            (0x03 << ICE_SR_CTRL_WORD_1_S)
1013
1014 /* Shadow RAM related */
1015 #define ICE_SR_SECTOR_SIZE_IN_WORDS     0x800
1016 #define ICE_SR_BUF_ALIGNMENT            4096
1017 #define ICE_SR_WORDS_IN_1KB             512
1018 /* Checksum should be calculated such that after adding all the words,
1019  * including the checksum word itself, the sum should be 0xBABA.
1020  */
1021 #define ICE_SR_SW_CHECKSUM_BASE         0xBABA
1022
1023 #define ICE_PBA_FLAG_DFLT               0xFAFA
1024 /* Hash redirection LUT for VSI - maximum array size */
1025 #define ICE_VSIQF_HLUT_ARRAY_SIZE       ((VSIQF_HLUT_MAX_INDEX + 1) * 4)
1026
1027 /*
1028  * Defines for values in the VF_PE_DB_SIZE bits in the GLPCI_LBARCTRL register.
1029  * This is needed to determine the BAR0 space for the VFs
1030  */
1031 #define GLPCI_LBARCTRL_VF_PE_DB_SIZE_0KB 0x0
1032 #define GLPCI_LBARCTRL_VF_PE_DB_SIZE_8KB 0x1
1033 #define GLPCI_LBARCTRL_VF_PE_DB_SIZE_64KB 0x2
1034
1035 #endif /* _ICE_TYPE_H_ */