drivers/net/ice/base/ice_type.h

   1 /* SPDX-License-Identifier: BSD-3-Clause
   2  * Copyright(c) 2001-2019
   3  */
   4
   5 #ifndef _ICE_TYPE_H_
   6 #define _ICE_TYPE_H_
   7
   8 #define ETH_ALEN        6
   9
  10 #define ETH_HEADER_LEN  14
  11
  12 #define BIT(a) (1UL << (a))
  13 #define BIT_ULL(a) (1ULL << (a))
  14
  15 #define BITS_PER_BYTE   8
  16
  17 #define ICE_BYTES_PER_WORD      2
  18 #define ICE_BYTES_PER_DWORD     4
  19 #define ICE_MAX_TRAFFIC_CLASS   8
  20
  21 #ifndef MIN_T
  22 #define MIN_T(_t, _a, _b)       min((_t)(_a), (_t)(_b))
  23 #endif
  24
  25 #include "ice_status.h"
  26 #include "ice_hw_autogen.h"
  27 #include "ice_devids.h"
  28 #include "ice_osdep.h"
  29 #include "ice_controlq.h"
  30 #include "ice_lan_tx_rx.h"
  31 #include "ice_flex_type.h"
  32 #include "ice_protocol_type.h"
  33
  34 static inline bool ice_is_tc_ena(ice_bitmap_t bitmap, u8 tc)
  35 {
  36         return ice_is_bit_set(&bitmap, tc);
  37 }
  38
  39 #ifndef DIV_64BIT
  40 #define DIV_64BIT(n, d) ((n) / (d))
  41 #endif /* DIV_64BIT */
  42
  43 static inline u64 round_up_64bit(u64 a, u32 b)
  44 {
  45         return DIV_64BIT(((a) + (b) / 2), (b));
  46 }
  47
  48 static inline u32 ice_round_to_num(u32 N, u32 R)
  49 {
  50         return ((((N) % (R)) < ((R) / 2)) ? (((N) / (R)) * (R)) :
  51                 ((((N) + (R) - 1) / (R)) * (R)));
  52 }
  53
  54 /* Driver always calls main vsi_handle first */
  55 #define ICE_MAIN_VSI_HANDLE             0
  56
  57 /* Switch from ms to the 1usec global time (this is the GTIME resolution) */
  58 #define ICE_MS_TO_GTIME(time)           ((time) * 1000)
  59
  60 /* Data type manipulation macros. */
  61 #define ICE_HI_DWORD(x)         ((u32)((((x) >> 16) >> 16) & 0xFFFFFFFF))
  62 #define ICE_LO_DWORD(x)         ((u32)((x) & 0xFFFFFFFF))
  63 #define ICE_HI_WORD(x)          ((u16)(((x) >> 16) & 0xFFFF))
  64
  65 /* debug masks - set these bits in hw->debug_mask to control output */
  66 #define ICE_DBG_INIT            BIT_ULL(1)
  67 #define ICE_DBG_RELEASE         BIT_ULL(2)
  68
  69 #define ICE_DBG_LINK            BIT_ULL(4)
  70 #define ICE_DBG_PHY             BIT_ULL(5)
  71 #define ICE_DBG_QCTX            BIT_ULL(6)
  72 #define ICE_DBG_NVM             BIT_ULL(7)
  73 #define ICE_DBG_LAN             BIT_ULL(8)
  74 #define ICE_DBG_FLOW            BIT_ULL(9)
  75 #define ICE_DBG_DCB             BIT_ULL(10)
  76 #define ICE_DBG_DIAG            BIT_ULL(11)
  77 #define ICE_DBG_FD              BIT_ULL(12)
  78 #define ICE_DBG_SW              BIT_ULL(13)
  79 #define ICE_DBG_SCHED           BIT_ULL(14)
  80
  81 #define ICE_DBG_PKG             BIT_ULL(16)
  82 #define ICE_DBG_RES             BIT_ULL(17)
  83 #define ICE_DBG_AQ_MSG          BIT_ULL(24)
  84 #define ICE_DBG_AQ_DESC         BIT_ULL(25)
  85 #define ICE_DBG_AQ_DESC_BUF     BIT_ULL(26)
  86 #define ICE_DBG_AQ_CMD          BIT_ULL(27)
  87 #define ICE_DBG_AQ              (ICE_DBG_AQ_MSG         | \
  88                                  ICE_DBG_AQ_DESC        | \
  89                                  ICE_DBG_AQ_DESC_BUF    | \
  90                                  ICE_DBG_AQ_CMD)
  91
  92 #define ICE_DBG_USER            BIT_ULL(31)
  93 #define ICE_DBG_ALL             0xFFFFFFFFFFFFFFFFULL
  94
  95
  96
  97
  98
  99
 100 enum ice_aq_res_ids {
 101         ICE_NVM_RES_ID = 1,
 102         ICE_SPD_RES_ID,
 103         ICE_CHANGE_LOCK_RES_ID,
 104         ICE_GLOBAL_CFG_LOCK_RES_ID
 105 };
 106
 107 /* FW update timeout definitions are in milliseconds */
 108 #define ICE_NVM_TIMEOUT                 180000
 109 #define ICE_CHANGE_LOCK_TIMEOUT         1000
 110 #define ICE_GLOBAL_CFG_LOCK_TIMEOUT     3000
 111
 112 enum ice_aq_res_access_type {
 113         ICE_RES_READ = 1,
 114         ICE_RES_WRITE
 115 };
 116
 117 struct ice_driver_ver {
 118         u8 major_ver;
 119         u8 minor_ver;
 120         u8 build_ver;
 121         u8 subbuild_ver;
 122         u8 driver_string[32];
 123 };
 124
 125 enum ice_fc_mode {
 126         ICE_FC_NONE = 0,
 127         ICE_FC_RX_PAUSE,
 128         ICE_FC_TX_PAUSE,
 129         ICE_FC_FULL,
 130         ICE_FC_PFC,
 131         ICE_FC_DFLT
 132 };
 133
 134 enum ice_fec_mode {
 135         ICE_FEC_NONE = 0,
 136         ICE_FEC_RS,
 137         ICE_FEC_BASER,
 138         ICE_FEC_AUTO
 139 };
 140
 141 enum ice_set_fc_aq_failures {
 142         ICE_SET_FC_AQ_FAIL_NONE = 0,
 143         ICE_SET_FC_AQ_FAIL_GET,
 144         ICE_SET_FC_AQ_FAIL_SET,
 145         ICE_SET_FC_AQ_FAIL_UPDATE
 146 };
 147
 148 /* These are structs for managing the hardware information and the operations */
 149 /* MAC types */
 150 enum ice_mac_type {
 151         ICE_MAC_UNKNOWN = 0,
 152         ICE_MAC_GENERIC,
 153 };
 154
 155 /* Media Types */
 156 enum ice_media_type {
 157         ICE_MEDIA_UNKNOWN = 0,
 158         ICE_MEDIA_FIBER,
 159         ICE_MEDIA_BASET,
 160         ICE_MEDIA_BACKPLANE,
 161         ICE_MEDIA_DA,
 162 };
 163
 164 /* Software VSI types. */
 165 enum ice_vsi_type {
 166         ICE_VSI_PF = 0,
 167         ICE_VSI_CTRL = 3,       /* equates to ICE_VSI_PF with 1 queue pair */
 168 #ifdef ADQ_SUPPORT
 169         ICE_VSI_CHNL = 4,
 170 #endif /* ADQ_SUPPORT */
 171 };
 172
 173 struct ice_link_status {
 174         /* Refer to ice_aq_phy_type for bits definition */
 175         u64 phy_type_low;
 176         u64 phy_type_high;
 177         u8 topo_media_conflict;
 178         u16 max_frame_size;
 179         u16 link_speed;
 180         u16 req_speeds;
 181         u8 lse_ena;     /* Link Status Event notification */
 182         u8 link_info;
 183         u8 an_info;
 184         u8 ext_info;
 185         u8 fec_info;
 186         u8 pacing;
 187         /* Refer to #define from module_type[ICE_MODULE_TYPE_TOTAL_BYTE] of
 188          * ice_aqc_get_phy_caps structure
 189          */
 190         u8 module_type[ICE_MODULE_TYPE_TOTAL_BYTE];
 191 };
 192
 193 /* Different data queue types: These are mainly for SW consumption. */
 194 enum ice_q {
 195         ICE_DATA_Q_DOORBELL,
 196         ICE_DATA_Q_CMPL,
 197         ICE_DATA_Q_QUANTA,
 198         ICE_DATA_Q_RX,
 199         ICE_DATA_Q_TX,
 200 };
 201
 202 /* Different reset sources for which a disable queue AQ call has to be made in
 203  * order to clean the Tx scheduler as a part of the reset
 204  */
 205 enum ice_disq_rst_src {
 206         ICE_NO_RESET = 0,
 207         ICE_VM_RESET,
 208 };
 209
 210 /* PHY info such as phy_type, etc... */
 211 struct ice_phy_info {
 212         struct ice_link_status link_info;
 213         struct ice_link_status link_info_old;
 214         u64 phy_type_low;
 215         u64 phy_type_high;
 216         enum ice_media_type media_type;
 217         u8 get_link_info;
 218 };
 219
 220 #define ICE_MAX_NUM_MIRROR_RULES        64
 221
 222 /* protocol enumeration for filters */
 223 enum ice_fltr_ptype {
 224         /* NONE - used for undef/error */
 225         ICE_FLTR_PTYPE_NONF_NONE = 0,
 226         ICE_FLTR_PTYPE_NONF_IPV4_UDP,
 227         ICE_FLTR_PTYPE_NONF_IPV4_TCP,
 228         ICE_FLTR_PTYPE_NONF_IPV4_SCTP,
 229         ICE_FLTR_PTYPE_NONF_IPV4_OTHER,
 230         ICE_FLTR_PTYPE_FRAG_IPV4,
 231         ICE_FLTR_PTYPE_NONF_IPV6_UDP,
 232         ICE_FLTR_PTYPE_NONF_IPV6_TCP,
 233         ICE_FLTR_PTYPE_NONF_IPV6_SCTP,
 234         ICE_FLTR_PTYPE_NONF_IPV6_OTHER,
 235         ICE_FLTR_PTYPE_MAX,
 236 };
 237
 238 /* 6 VSI = 1 ICE_VSI_PF + 1 ICE_VSI_CTRL + 4 ICE_VSI_CHNL */
 239 #define ICE_MAX_FDIR_VSI_PER_FILTER     6
 240
 241 struct ice_fd_hw_prof {
 242         struct ice_flow_seg_info *fdir_seg;
 243         int cnt;
 244         u64 entry_h[ICE_MAX_FDIR_VSI_PER_FILTER];
 245         u16 vsi_h[ICE_MAX_FDIR_VSI_PER_FILTER];
 246 };
 247
 248 /* Common HW capabilities for SW use */
 249 struct ice_hw_common_caps {
 250         /* Write CSR protection */
 251         u64 wr_csr_prot;
 252         u32 switching_mode;
 253         /* switching mode supported - EVB switching (including cloud) */
 254 #define ICE_NVM_IMAGE_TYPE_EVB          0x0
 255
 256         /* Manageablity mode & supported protocols over MCTP */
 257         u32 mgmt_mode;
 258 #define ICE_MGMT_MODE_PASS_THRU_MODE_M          0xF
 259 #define ICE_MGMT_MODE_CTL_INTERFACE_M           0xF0
 260 #define ICE_MGMT_MODE_REDIR_SB_INTERFACE_M      0xF00
 261
 262         u32 mgmt_protocols_mctp;
 263 #define ICE_MGMT_MODE_PROTO_RSVD        BIT(0)
 264 #define ICE_MGMT_MODE_PROTO_PLDM        BIT(1)
 265 #define ICE_MGMT_MODE_PROTO_OEM         BIT(2)
 266 #define ICE_MGMT_MODE_PROTO_NC_SI       BIT(3)
 267
 268         u32 os2bmc;
 269         u32 valid_functions;
 270         /* DCB capabilities */
 271         u32 active_tc_bitmap;
 272         u32 maxtc;
 273
 274         /* RSS related capabilities */
 275         u32 rss_table_size;             /* 512 for PFs and 64 for VFs */
 276         u32 rss_table_entry_width;      /* RSS Entry width in bits */
 277
 278         /* Tx/Rx queues */
 279         u32 num_rxq;                    /* Number/Total Rx queues */
 280         u32 rxq_first_id;               /* First queue ID for Rx queues */
 281         u32 num_txq;                    /* Number/Total Tx queues */
 282         u32 txq_first_id;               /* First queue ID for Tx queues */
 283
 284         /* MSI-X vectors */
 285         u32 num_msix_vectors;
 286         u32 msix_vector_first_id;
 287
 288         /* Max MTU for function or device */
 289         u32 max_mtu;
 290
 291         /* WOL related */
 292         u32 num_wol_proxy_fltr;
 293         u32 wol_proxy_vsi_seid;
 294
 295         /* LED/SDP pin count */
 296         u32 led_pin_num;
 297         u32 sdp_pin_num;
 298
 299         /* LED/SDP - Supports up to 12 LED pins and 8 SDP signals */
 300 #define ICE_MAX_SUPPORTED_GPIO_LED      12
 301 #define ICE_MAX_SUPPORTED_GPIO_SDP      8
 302         u8 led[ICE_MAX_SUPPORTED_GPIO_LED];
 303         u8 sdp[ICE_MAX_SUPPORTED_GPIO_SDP];
 304
 305         /* EVB capabilities */
 306         u8 evb_802_1_qbg;               /* Edge Virtual Bridging */
 307         u8 evb_802_1_qbh;               /* Bridge Port Extension */
 308
 309         u8 dcb;
 310         u8 iscsi;
 311         u8 mgmt_cem;
 312
 313         /* WoL and APM support */
 314 #define ICE_WOL_SUPPORT_M               BIT(0)
 315 #define ICE_ACPI_PROG_MTHD_M            BIT(1)
 316 #define ICE_PROXY_SUPPORT_M             BIT(2)
 317         u8 apm_wol_support;
 318         u8 acpi_prog_mthd;
 319         u8 proxy_support;
 320 };
 321
 322
 323 /* Function specific capabilities */
 324 struct ice_hw_func_caps {
 325         struct ice_hw_common_caps common_cap;
 326         u32 guar_num_vsi;
 327         u32 fd_fltr_guar;               /* Number of filters guaranteed */
 328         u32 fd_fltr_best_effort;        /* Number of best effort filters */
 329 };
 330
 331 /* Device wide capabilities */
 332 struct ice_hw_dev_caps {
 333         struct ice_hw_common_caps common_cap;
 334         u32 num_vsi_allocd_to_host;     /* Excluding EMP VSI */
 335         u32 num_flow_director_fltr;     /* Number of FD filters available */
 336 };
 337
 338
 339 /* Information about MAC such as address, etc... */
 340 struct ice_mac_info {
 341         u8 lan_addr[ETH_ALEN];
 342         u8 perm_addr[ETH_ALEN];
 343         u8 port_addr[ETH_ALEN];
 344         u8 wol_addr[ETH_ALEN];
 345 };
 346
 347 /* PCI bus types */
 348 enum ice_bus_type {
 349         ice_bus_unknown = 0,
 350         ice_bus_pci_express,
 351         ice_bus_embedded, /* Is device Embedded versus card */
 352         ice_bus_reserved
 353 };
 354
 355 /* PCI bus speeds */
 356 enum ice_pcie_bus_speed {
 357         ice_pcie_speed_unknown  = 0xff,
 358         ice_pcie_speed_2_5GT    = 0x14,
 359         ice_pcie_speed_5_0GT    = 0x15,
 360         ice_pcie_speed_8_0GT    = 0x16,
 361         ice_pcie_speed_16_0GT   = 0x17
 362 };
 363
 364 /* PCI bus widths */
 365 enum ice_pcie_link_width {
 366         ice_pcie_lnk_width_resrv        = 0x00,
 367         ice_pcie_lnk_x1                 = 0x01,
 368         ice_pcie_lnk_x2                 = 0x02,
 369         ice_pcie_lnk_x4                 = 0x04,
 370         ice_pcie_lnk_x8                 = 0x08,
 371         ice_pcie_lnk_x12                = 0x0C,
 372         ice_pcie_lnk_x16                = 0x10,
 373         ice_pcie_lnk_x32                = 0x20,
 374         ice_pcie_lnk_width_unknown      = 0xff,
 375 };
 376
 377 /* Reset types used to determine which kind of reset was requested. These
 378  * defines match what the RESET_TYPE field of the GLGEN_RSTAT register.
 379  * ICE_RESET_PFR does not match any RESET_TYPE field in the GLGEN_RSTAT register
 380  * because its reset source is different than the other types listed.
 381  */
 382 enum ice_reset_req {
 383         ICE_RESET_POR   = 0,
 384         ICE_RESET_INVAL = 0,
 385         ICE_RESET_CORER = 1,
 386         ICE_RESET_GLOBR = 2,
 387         ICE_RESET_EMPR  = 3,
 388         ICE_RESET_PFR   = 4,
 389 };
 390
 391 /* Bus parameters */
 392 struct ice_bus_info {
 393         enum ice_pcie_bus_speed speed;
 394         enum ice_pcie_link_width width;
 395         enum ice_bus_type type;
 396         u16 domain_num;
 397         u16 device;
 398         u8 func;
 399         u8 bus_num;
 400 };
 401
 402 /* Flow control (FC) parameters */
 403 struct ice_fc_info {
 404         enum ice_fc_mode current_mode;  /* FC mode in effect */
 405         enum ice_fc_mode req_mode;      /* FC mode requested by caller */
 406 };
 407
 408 /* NVM Information */
 409 struct ice_nvm_info {
 410         u32 eetrack;                    /* NVM data version */
 411         u32 oem_ver;                    /* OEM version info */
 412         u16 sr_words;                   /* Shadow RAM size in words */
 413         u16 ver;                        /* NVM package version */
 414         u8 blank_nvm_mode;              /* is NVM empty (no FW present)*/
 415 };
 416
 417 /* Max number of port to queue branches w.r.t topology */
 418 #define ICE_TXSCHED_MAX_BRANCHES ICE_MAX_TRAFFIC_CLASS
 419
 420 #define ice_for_each_traffic_class(_i)  \
 421         for ((_i) = 0; (_i) < ICE_MAX_TRAFFIC_CLASS; (_i)++)
 422
 423 /* ICE_DFLT_AGG_ID means that all new VM(s)/VSI node connects
 424  * to driver defined policy for default aggregator
 425  */
 426 #define ICE_INVAL_TEID 0xFFFFFFFF
 427 #define ICE_DFLT_AGG_ID 0
 428
 429 struct ice_sched_node {
 430         struct ice_sched_node *parent;
 431         struct ice_sched_node *sibling; /* next sibling in the same layer */
 432         struct ice_sched_node **children;
 433         struct ice_aqc_txsched_elem_data info;
 434         u32 agg_id;                     /* aggregator group ID */
 435         u16 vsi_handle;
 436         u8 in_use;                      /* suspended or in use */
 437         u8 tx_sched_layer;              /* Logical Layer (1-9) */
 438         u8 num_children;
 439         u8 tc_num;
 440         u8 owner;
 441 #define ICE_SCHED_NODE_OWNER_LAN        0
 442 #define ICE_SCHED_NODE_OWNER_AE         1
 443 #define ICE_SCHED_NODE_OWNER_RDMA       2
 444 };
 445
 446 /* Access Macros for Tx Sched Elements data */
 447 #define ICE_TXSCHED_GET_NODE_TEID(x) LE32_TO_CPU((x)->info.node_teid)
 448 #define ICE_TXSCHED_GET_PARENT_TEID(x) LE32_TO_CPU((x)->info.parent_teid)
 449 #define ICE_TXSCHED_GET_CIR_RL_ID(x)    \
 450         LE16_TO_CPU((x)->info.cir_bw.bw_profile_idx)
 451 #define ICE_TXSCHED_GET_EIR_RL_ID(x)    \
 452         LE16_TO_CPU((x)->info.eir_bw.bw_profile_idx)
 453 #define ICE_TXSCHED_GET_SRL_ID(x) LE16_TO_CPU((x)->info.srl_id)
 454 #define ICE_TXSCHED_GET_CIR_BWALLOC(x)  \
 455         LE16_TO_CPU((x)->info.cir_bw.bw_alloc)
 456 #define ICE_TXSCHED_GET_EIR_BWALLOC(x)  \
 457         LE16_TO_CPU((x)->info.eir_bw.bw_alloc)
 458
 459 struct ice_sched_rl_profle {
 460         u32 rate; /* In Kbps */
 461         struct ice_aqc_rl_profile_elem info;
 462 };
 463
 464 /* The aggregator type determines if identifier is for a VSI group,
 465  * aggregator group, aggregator of queues, or queue group.
 466  */
 467 enum ice_agg_type {
 468         ICE_AGG_TYPE_UNKNOWN = 0,
 469         ICE_AGG_TYPE_TC,
 470         ICE_AGG_TYPE_AGG, /* aggregator */
 471         ICE_AGG_TYPE_VSI,
 472         ICE_AGG_TYPE_QG,
 473         ICE_AGG_TYPE_Q
 474 };
 475
 476 /* Rate limit types */
 477 enum ice_rl_type {
 478         ICE_UNKNOWN_BW = 0,
 479         ICE_MIN_BW,             /* for CIR profile */
 480         ICE_MAX_BW,             /* for EIR profile */
 481         ICE_SHARED_BW           /* for shared profile */
 482 };
 483
 484 #define ICE_SCHED_MIN_BW                500             /* in Kbps */
 485 #define ICE_SCHED_MAX_BW                100000000       /* in Kbps */
 486 #define ICE_SCHED_DFLT_BW               0xFFFFFFFF      /* unlimited */
 487 #define ICE_SCHED_NO_PRIORITY           0
 488 #define ICE_SCHED_NO_BW_WT              0
 489 #define ICE_SCHED_DFLT_RL_PROF_ID       0
 490 #define ICE_SCHED_NO_SHARED_RL_PROF_ID  0xFFFF
 491 #define ICE_SCHED_DFLT_BW_WT            1
 492 #define ICE_SCHED_INVAL_PROF_ID         0xFFFF
 493 #define ICE_SCHED_DFLT_BURST_SIZE       (15 * 1024)     /* in bytes (15k) */
 494
 495 /* Access Macros for Tx Sched RL Profile data */
 496 #define ICE_TXSCHED_GET_RL_PROF_ID(p) LE16_TO_CPU((p)->info.profile_id)
 497 #define ICE_TXSCHED_GET_RL_MBS(p) LE16_TO_CPU((p)->info.max_burst_size)
 498 #define ICE_TXSCHED_GET_RL_MULTIPLIER(p) LE16_TO_CPU((p)->info.rl_multiply)
 499 #define ICE_TXSCHED_GET_RL_WAKEUP_MV(p) LE16_TO_CPU((p)->info.wake_up_calc)
 500 #define ICE_TXSCHED_GET_RL_ENCODE(p) LE16_TO_CPU((p)->info.rl_encode)
 501
 502
 503 /* The following tree example shows the naming conventions followed under
 504  * ice_port_info struct for default scheduler tree topology.
 505  *
 506  *                 A tree on a port
 507  *                       *                ---> root node
 508  *        (TC0)/  /  /  / \  \  \  \(TC7) ---> num_branches (range:1- 8)
 509  *            *  *  *  *   *  *  *  *     |
 510  *           /                            |
 511  *          *                             |
 512  *         /                              |-> num_elements (range:1 - 9)
 513  *        *                               |   implies num_of_layers
 514  *       /                                |
 515  *   (a)*                                 |
 516  *
 517  *  (a) is the last_node_teid(not of type Leaf). A leaf node is created under
 518  *  (a) as child node where queues get added, add Tx/Rx queue admin commands;
 519  *  need TEID of (a) to add queues.
 520  *
 521  *  This tree
 522  *       -> has 8 branches (one for each TC)
 523  *       -> First branch (TC0) has 4 elements
 524  *       -> has 4 layers
 525  *       -> (a) is the topmost layer node created by firmware on branch 0
 526  *
 527  *  Note: Above asterisk tree covers only basic terminology and scenario.
 528  *  Refer to the documentation for more info.
 529  */
 530
 531  /* Data structure for saving BW information */
 532 enum ice_bw_type {
 533         ICE_BW_TYPE_PRIO,
 534         ICE_BW_TYPE_CIR,
 535         ICE_BW_TYPE_CIR_WT,
 536         ICE_BW_TYPE_EIR,
 537         ICE_BW_TYPE_EIR_WT,
 538         ICE_BW_TYPE_SHARED,
 539         ICE_BW_TYPE_CNT         /* This must be last */
 540 };
 541
 542 struct ice_bw {
 543         u32 bw;
 544         u16 bw_alloc;
 545 };
 546
 547 struct ice_bw_type_info {
 548         ice_declare_bitmap(bw_t_bitmap, ICE_BW_TYPE_CNT);
 549         u8 generic;
 550         struct ice_bw cir_bw;
 551         struct ice_bw eir_bw;
 552         u32 shared_bw;
 553 };
 554
 555 /* VSI type list entry to locate corresponding VSI/aggregator nodes */
 556 struct ice_sched_vsi_info {
 557         struct ice_sched_node *vsi_node[ICE_MAX_TRAFFIC_CLASS];
 558         struct ice_sched_node *ag_node[ICE_MAX_TRAFFIC_CLASS];
 559         u16 max_lanq[ICE_MAX_TRAFFIC_CLASS];
 560         /* bw_t_info saves VSI BW information */
 561         struct ice_bw_type_info bw_t_info[ICE_MAX_TRAFFIC_CLASS];
 562 };
 563
 564 /* CEE or IEEE 802.1Qaz ETS Configuration data */
 565 struct ice_dcb_ets_cfg {
 566         u8 willing;
 567         u8 cbs;
 568         u8 maxtcs;
 569         u8 prio_table[ICE_MAX_TRAFFIC_CLASS];
 570         u8 tcbwtable[ICE_MAX_TRAFFIC_CLASS];
 571         u8 tsatable[ICE_MAX_TRAFFIC_CLASS];
 572 };
 573
 574 /* CEE or IEEE 802.1Qaz PFC Configuration data */
 575 struct ice_dcb_pfc_cfg {
 576         u8 willing;
 577         u8 mbc;
 578         u8 pfccap;
 579         u8 pfcena;
 580 };
 581
 582 /* CEE or IEEE 802.1Qaz Application Priority data */
 583 struct ice_dcb_app_priority_table {
 584         u16 prot_id;
 585         u8 priority;
 586         u8 selector;
 587 };
 588
 589 #define ICE_MAX_USER_PRIORITY   8
 590 #define ICE_DCBX_MAX_APPS       32
 591 #define ICE_LLDPDU_SIZE         1500
 592 #define ICE_TLV_STATUS_OPER     0x1
 593 #define ICE_TLV_STATUS_SYNC     0x2
 594 #define ICE_TLV_STATUS_ERR      0x4
 595 #define ICE_APP_PROT_ID_FCOE    0x8906
 596 #define ICE_APP_PROT_ID_ISCSI   0x0cbc
 597 #define ICE_APP_PROT_ID_FIP     0x8914
 598 #define ICE_APP_SEL_ETHTYPE     0x1
 599 #define ICE_APP_SEL_TCPIP       0x2
 600 #define ICE_CEE_APP_SEL_ETHTYPE 0x0
 601 #define ICE_CEE_APP_SEL_TCPIP   0x1
 602
 603 struct ice_dcbx_cfg {
 604         u32 numapps;
 605         u32 tlv_status; /* CEE mode TLV status */
 606         struct ice_dcb_ets_cfg etscfg;
 607         struct ice_dcb_ets_cfg etsrec;
 608         struct ice_dcb_pfc_cfg pfc;
 609         struct ice_dcb_app_priority_table app[ICE_DCBX_MAX_APPS];
 610         u8 dcbx_mode;
 611 #define ICE_DCBX_MODE_CEE       0x1
 612 #define ICE_DCBX_MODE_IEEE      0x2
 613         u8 app_mode;
 614 #define ICE_DCBX_APPS_NON_WILLING       0x1
 615 };
 616
 617 struct ice_port_info {
 618         struct ice_sched_node *root;    /* Root Node per Port */
 619         struct ice_hw *hw;              /* back pointer to HW instance */
 620         u32 last_node_teid;             /* scheduler last node info */
 621         u16 sw_id;                      /* Initial switch ID belongs to port */
 622         u16 pf_vf_num;
 623         u8 port_state;
 624 #define ICE_SCHED_PORT_STATE_INIT       0x0
 625 #define ICE_SCHED_PORT_STATE_READY      0x1
 626         u16 dflt_tx_vsi_rule_id;
 627         u16 dflt_tx_vsi_num;
 628         u16 dflt_rx_vsi_rule_id;
 629         u16 dflt_rx_vsi_num;
 630         struct ice_fc_info fc;
 631         struct ice_mac_info mac;
 632         struct ice_phy_info phy;
 633         struct ice_lock sched_lock;     /* protect access to TXSched tree */
 634         /* List contain profile ID(s) and other params per layer */
 635         struct LIST_HEAD_TYPE rl_prof_list[ICE_AQC_TOPO_MAX_LEVEL_NUM];
 636         struct ice_dcbx_cfg local_dcbx_cfg;     /* Oper/Local Cfg */
 637         /* DCBX info */
 638         struct ice_dcbx_cfg remote_dcbx_cfg;    /* Peer Cfg */
 639         struct ice_dcbx_cfg desired_dcbx_cfg;   /* CEE Desired Cfg */
 640         /* LLDP/DCBX Status */
 641         u8 dcbx_status;
 642         u8 is_sw_lldp;
 643         u8 lport;
 644 #define ICE_LPORT_MASK          0xff
 645         u8 is_vf;
 646 };
 647
 648 struct ice_switch_info {
 649         struct LIST_HEAD_TYPE vsi_list_map_head;
 650         struct ice_sw_recipe *recp_list;
 651 };
 652
 653 /* FW logging configuration */
 654 struct ice_fw_log_evnt {
 655         u8 cfg : 4;     /* New event enables to configure */
 656         u8 cur : 4;     /* Current/active event enables */
 657 };
 658
 659 struct ice_fw_log_cfg {
 660         u8 cq_en : 1;    /* FW logging is enabled via the control queue */
 661         u8 uart_en : 1;  /* FW logging is enabled via UART for all PFs */
 662         u8 actv_evnts;   /* Cumulation of currently enabled log events */
 663
 664 #define ICE_FW_LOG_EVNT_INFO    (ICE_AQC_FW_LOG_INFO_EN >> ICE_AQC_FW_LOG_EN_S)
 665 #define ICE_FW_LOG_EVNT_INIT    (ICE_AQC_FW_LOG_INIT_EN >> ICE_AQC_FW_LOG_EN_S)
 666 #define ICE_FW_LOG_EVNT_FLOW    (ICE_AQC_FW_LOG_FLOW_EN >> ICE_AQC_FW_LOG_EN_S)
 667 #define ICE_FW_LOG_EVNT_ERR     (ICE_AQC_FW_LOG_ERR_EN >> ICE_AQC_FW_LOG_EN_S)
 668         struct ice_fw_log_evnt evnts[ICE_AQC_FW_LOG_ID_MAX];
 669 };
 670
 671 /* Port hardware description */
 672 struct ice_hw {
 673         u8 *hw_addr;
 674         void *back;
 675         struct ice_aqc_layer_props *layer_info;
 676         struct ice_port_info *port_info;
 677         /* 2D Array for each Tx Sched RL Profile type */
 678         struct ice_sched_rl_profile **cir_profiles;
 679         struct ice_sched_rl_profile **eir_profiles;
 680         struct ice_sched_rl_profile **srl_profiles;
 681         u64 debug_mask;         /* BITMAP for debug mask */
 682         enum ice_mac_type mac_type;
 683
 684         u16 fd_ctr_base;        /* FD counter base index */
 685         /* pci info */
 686         u16 device_id;
 687         u16 vendor_id;
 688         u16 subsystem_device_id;
 689         u16 subsystem_vendor_id;
 690         u8 revision_id;
 691
 692         u8 pf_id;               /* device profile info */
 693
 694         u16 max_burst_size;     /* driver sets this value */
 695         /* Tx Scheduler values */
 696         u16 num_tx_sched_layers;
 697         u16 num_tx_sched_phys_layers;
 698         u8 flattened_layers;
 699         u8 max_cgds;
 700         u8 sw_entry_point_layer;
 701         u16 max_children[ICE_AQC_TOPO_MAX_LEVEL_NUM];
 702         struct LIST_HEAD_TYPE agg_list; /* lists all aggregator */
 703         struct ice_bw_type_info tc_node_bw_t_info[ICE_MAX_TRAFFIC_CLASS];
 704         struct ice_vsi_ctx *vsi_ctx[ICE_MAX_VSI];
 705         u8 evb_veb;             /* true for VEB, false for VEPA */
 706         u8 reset_ongoing;       /* true if HW is in reset, false otherwise */
 707         struct ice_bus_info bus;
 708         struct ice_nvm_info nvm;
 709         struct ice_hw_dev_caps dev_caps;        /* device capabilities */
 710         struct ice_hw_func_caps func_caps;      /* function capabilities */
 711
 712         struct ice_switch_info *switch_info;    /* switch filter lists */
 713
 714         /* Control Queue info */
 715         struct ice_ctl_q_info adminq;
 716         struct ice_ctl_q_info mailboxq;
 717
 718         u8 api_branch;          /* API branch version */
 719         u8 api_maj_ver;         /* API major version */
 720         u8 api_min_ver;         /* API minor version */
 721         u8 api_patch;           /* API patch version */
 722         u8 fw_branch;           /* firmware branch version */
 723         u8 fw_maj_ver;          /* firmware major version */
 724         u8 fw_min_ver;          /* firmware minor version */
 725         u8 fw_patch;            /* firmware patch version */
 726         u32 fw_build;           /* firmware build number */
 727
 728         struct ice_fw_log_cfg fw_log;
 729
 730 /* Device max aggregate bandwidths corresponding to the GL_PWR_MODE_CTL
 731  * register. Used for determining the itr/intrl granularity during
 732  * initialization.
 733  */
 734 #define ICE_MAX_AGG_BW_200G     0x0
 735 #define ICE_MAX_AGG_BW_100G     0X1
 736 #define ICE_MAX_AGG_BW_50G      0x2
 737 #define ICE_MAX_AGG_BW_25G      0x3
 738         /* ITR granularity for different speeds */
 739 #define ICE_ITR_GRAN_ABOVE_25   2
 740 #define ICE_ITR_GRAN_MAX_25     4
 741         /* ITR granularity in 1 us */
 742         u8 itr_gran;
 743         /* INTRL granularity for different speeds */
 744 #define ICE_INTRL_GRAN_ABOVE_25 4
 745 #define ICE_INTRL_GRAN_MAX_25   8
 746         /* INTRL granularity in 1 us */
 747         u8 intrl_gran;
 748
 749         u8 ucast_shared;        /* true if VSIs can share unicast addr */
 750
 751         /* Active package version (currently active) */
 752         struct ice_pkg_ver active_pkg_ver;
 753         u8 active_pkg_name[ICE_PKG_NAME_SIZE];
 754
 755         /* Driver's package ver - (from the Metadata seg) */
 756         struct ice_pkg_ver pkg_ver;
 757         u8 pkg_name[ICE_PKG_NAME_SIZE];
 758
 759         /* Driver's Ice package version (from the Ice seg) */
 760         struct ice_pkg_ver ice_pkg_ver;
 761         u8 ice_pkg_name[ICE_PKG_NAME_SIZE];
 762
 763         /* Pointer to the ice segment */
 764         struct ice_seg *seg;
 765
 766         /* Pointer to allocated copy of pkg memory */
 767         u8 *pkg_copy;
 768         u32 pkg_size;
 769
 770         /* tunneling info */
 771         struct ice_tunnel_table tnl;
 772
 773 #define ICE_PKG_FILENAME        "package_file"
 774 #define ICE_PKG_FILENAME_EXT    "pkg"
 775 #define ICE_PKG_FILE_MAJ_VER    1
 776 #define ICE_PKG_FILE_MIN_VER    0
 777
 778         /* HW block tables */
 779         struct ice_blk_info blk[ICE_BLK_COUNT];
 780         struct ice_lock fl_profs_locks[ICE_BLK_COUNT];  /* lock fltr profiles */
 781         struct LIST_HEAD_TYPE fl_profs[ICE_BLK_COUNT];
 782         /* Flow Director filter info */
 783         int fdir_active_fltr;
 784
 785         struct ice_lock fdir_fltr_lock; /* protect Flow Director */
 786         struct LIST_HEAD_TYPE fdir_list_head;
 787
 788         /* Book-keeping of side-band filter count per flow-type.
 789          * This is used to detect and handle input set changes for
 790          * respective flow-type.
 791          */
 792         u16 fdir_fltr_cnt[ICE_FLTR_PTYPE_MAX];
 793
 794         struct ice_fd_hw_prof **fdir_prof;
 795 };
 796
 797 /* Statistics collected by each port, VSI, VEB, and S-channel */
 798 struct ice_eth_stats {
 799         u64 rx_bytes;                   /* gorc */
 800         u64 rx_unicast;                 /* uprc */
 801         u64 rx_multicast;               /* mprc */
 802         u64 rx_broadcast;               /* bprc */
 803         u64 rx_discards;                /* rdpc */
 804         u64 rx_unknown_protocol;        /* rupp */
 805         u64 tx_bytes;                   /* gotc */
 806         u64 tx_unicast;                 /* uptc */
 807         u64 tx_multicast;               /* mptc */
 808         u64 tx_broadcast;               /* bptc */
 809         u64 tx_discards;                /* tdpc */
 810         u64 tx_errors;                  /* tepc */
 811 };
 812
 813 #define ICE_MAX_UP      8
 814
 815 /* Statistics collected per VEB per User Priority (UP) for up to 8 UPs */
 816 struct ice_veb_up_stats {
 817         u64 up_rx_pkts[ICE_MAX_UP];
 818         u64 up_rx_bytes[ICE_MAX_UP];
 819         u64 up_tx_pkts[ICE_MAX_UP];
 820         u64 up_tx_bytes[ICE_MAX_UP];
 821 };
 822
 823 /* Statistics collected by the MAC */
 824 struct ice_hw_port_stats {
 825         /* eth stats collected by the port */
 826         struct ice_eth_stats eth;
 827         /* additional port specific stats */
 828         u64 tx_dropped_link_down;       /* tdold */
 829         u64 crc_errors;                 /* crcerrs */
 830         u64 illegal_bytes;              /* illerrc */
 831         u64 error_bytes;                /* errbc */
 832         u64 mac_local_faults;           /* mlfc */
 833         u64 mac_remote_faults;          /* mrfc */
 834         u64 rx_len_errors;              /* rlec */
 835         u64 link_xon_rx;                /* lxonrxc */
 836         u64 link_xoff_rx;               /* lxoffrxc */
 837         u64 link_xon_tx;                /* lxontxc */
 838         u64 link_xoff_tx;               /* lxofftxc */
 839         u64 priority_xon_rx[8];         /* pxonrxc[8] */
 840         u64 priority_xoff_rx[8];        /* pxoffrxc[8] */
 841         u64 priority_xon_tx[8];         /* pxontxc[8] */
 842         u64 priority_xoff_tx[8];        /* pxofftxc[8] */
 843         u64 priority_xon_2_xoff[8];     /* pxon2offc[8] */
 844         u64 rx_size_64;                 /* prc64 */
 845         u64 rx_size_127;                /* prc127 */
 846         u64 rx_size_255;                /* prc255 */
 847         u64 rx_size_511;                /* prc511 */
 848         u64 rx_size_1023;               /* prc1023 */
 849         u64 rx_size_1522;               /* prc1522 */
 850         u64 rx_size_big;                /* prc9522 */
 851         u64 rx_undersize;               /* ruc */
 852         u64 rx_fragments;               /* rfc */
 853         u64 rx_oversize;                /* roc */
 854         u64 rx_jabber;                  /* rjc */
 855         u64 tx_size_64;                 /* ptc64 */
 856         u64 tx_size_127;                /* ptc127 */
 857         u64 tx_size_255;                /* ptc255 */
 858         u64 tx_size_511;                /* ptc511 */
 859         u64 tx_size_1023;               /* ptc1023 */
 860         u64 tx_size_1522;               /* ptc1522 */
 861         u64 tx_size_big;                /* ptc9522 */
 862         u64 mac_short_pkt_dropped;      /* mspdc */
 863         /* flow director stats */
 864         u32 fd_sb_status;
 865         u64 fd_sb_match;
 866 #ifdef ADQ_SUPPORT
 867         u64 ch_atr_match;
 868 #endif /* ADQ_SUPPORT */
 869 };
 870
 871 enum ice_sw_fwd_act_type {
 872         ICE_FWD_TO_VSI = 0,
 873         ICE_FWD_TO_VSI_LIST, /* Do not use this when adding filter */
 874         ICE_FWD_TO_Q,
 875         ICE_FWD_TO_QGRP,
 876         ICE_DROP_PACKET,
 877         ICE_INVAL_ACT
 878 };
 879
 880 /* Checksum and Shadow RAM pointers */
 881 #define ICE_SR_NVM_CTRL_WORD                    0x00
 882 #define ICE_SR_PHY_ANALOG_PTR                   0x04
 883 #define ICE_SR_OPTION_ROM_PTR                   0x05
 884 #define ICE_SR_RO_PCIR_REGS_AUTO_LOAD_PTR       0x06
 885 #define ICE_SR_AUTO_GENERATED_POINTERS_PTR      0x07
 886 #define ICE_SR_PCIR_REGS_AUTO_LOAD_PTR          0x08
 887 #define ICE_SR_EMP_GLOBAL_MODULE_PTR            0x09
 888 #define ICE_SR_EMP_IMAGE_PTR                    0x0B
 889 #define ICE_SR_PE_IMAGE_PTR                     0x0C
 890 #define ICE_SR_CSR_PROTECTED_LIST_PTR           0x0D
 891 #define ICE_SR_MNG_CFG_PTR                      0x0E
 892 #define ICE_SR_EMP_MODULE_PTR                   0x0F
 893 #define ICE_SR_PBA_FLAGS                        0x15
 894 #define ICE_SR_PBA_BLOCK_PTR                    0x16
 895 #define ICE_SR_BOOT_CFG_PTR                     0x17
 896 #define ICE_SR_NVM_WOL_CFG                      0x19
 897 #define ICE_NVM_OEM_VER_OFF                     0x83
 898 #define ICE_SR_NVM_DEV_STARTER_VER              0x18
 899 #define ICE_SR_ALTERNATE_SAN_MAC_ADDR_PTR       0x27
 900 #define ICE_SR_PERMANENT_SAN_MAC_ADDR_PTR       0x28
 901 #define ICE_SR_NVM_MAP_VER                      0x29
 902 #define ICE_SR_NVM_IMAGE_VER                    0x2A
 903 #define ICE_SR_NVM_STRUCTURE_VER                0x2B
 904 #define ICE_SR_NVM_EETRACK_LO                   0x2D
 905 #define ICE_SR_NVM_EETRACK_HI                   0x2E
 906 #define ICE_NVM_VER_LO_SHIFT                    0
 907 #define ICE_NVM_VER_LO_MASK                     (0xff << ICE_NVM_VER_LO_SHIFT)
 908 #define ICE_NVM_VER_HI_SHIFT                    12
 909 #define ICE_NVM_VER_HI_MASK                     (0xf << ICE_NVM_VER_HI_SHIFT)
 910 #define ICE_OEM_EETRACK_ID                      0xffffffff
 911 #define ICE_OEM_VER_PATCH_SHIFT                 0
 912 #define ICE_OEM_VER_PATCH_MASK          (0xff << ICE_OEM_VER_PATCH_SHIFT)
 913 #define ICE_OEM_VER_BUILD_SHIFT                 8
 914 #define ICE_OEM_VER_BUILD_MASK          (0xffff << ICE_OEM_VER_BUILD_SHIFT)
 915 #define ICE_OEM_VER_SHIFT                       24
 916 #define ICE_OEM_VER_MASK                        (0xff << ICE_OEM_VER_SHIFT)
 917 #define ICE_SR_VPD_PTR                          0x2F
 918 #define ICE_SR_PXE_SETUP_PTR                    0x30
 919 #define ICE_SR_PXE_CFG_CUST_OPTIONS_PTR         0x31
 920 #define ICE_SR_NVM_ORIGINAL_EETRACK_LO          0x34
 921 #define ICE_SR_NVM_ORIGINAL_EETRACK_HI          0x35
 922 #define ICE_SR_VLAN_CFG_PTR                     0x37
 923 #define ICE_SR_POR_REGS_AUTO_LOAD_PTR           0x38
 924 #define ICE_SR_EMPR_REGS_AUTO_LOAD_PTR          0x3A
 925 #define ICE_SR_GLOBR_REGS_AUTO_LOAD_PTR         0x3B
 926 #define ICE_SR_CORER_REGS_AUTO_LOAD_PTR         0x3C
 927 #define ICE_SR_PHY_CFG_SCRIPT_PTR               0x3D
 928 #define ICE_SR_PCIE_ALT_AUTO_LOAD_PTR           0x3E
 929 #define ICE_SR_SW_CHECKSUM_WORD                 0x3F
 930 #define ICE_SR_PFA_PTR                          0x40
 931 #define ICE_SR_1ST_SCRATCH_PAD_PTR              0x41
 932 #define ICE_SR_1ST_NVM_BANK_PTR                 0x42
 933 #define ICE_SR_NVM_BANK_SIZE                    0x43
 934 #define ICE_SR_1ND_OROM_BANK_PTR                0x44
 935 #define ICE_SR_OROM_BANK_SIZE                   0x45
 936 #define ICE_SR_EMP_SR_SETTINGS_PTR              0x48
 937 #define ICE_SR_CONFIGURATION_METADATA_PTR       0x4D
 938 #define ICE_SR_IMMEDIATE_VALUES_PTR             0x4E
 939
 940 /* Auxiliary field, mask and shift definition for Shadow RAM and NVM Flash */
 941 #define ICE_SR_VPD_SIZE_WORDS           512
 942 #define ICE_SR_PCIE_ALT_SIZE_WORDS      512
 943 #define ICE_SR_CTRL_WORD_1_S            0x06
 944 #define ICE_SR_CTRL_WORD_1_M            (0x03 << ICE_SR_CTRL_WORD_1_S)
 945
 946 /* Shadow RAM related */
 947 #define ICE_SR_SECTOR_SIZE_IN_WORDS     0x800
 948 #define ICE_SR_BUF_ALIGNMENT            4096
 949 #define ICE_SR_WORDS_IN_1KB             512
 950 /* Checksum should be calculated such that after adding all the words,
 951  * including the checksum word itself, the sum should be 0xBABA.
 952  */
 953 #define ICE_SR_SW_CHECKSUM_BASE         0xBABA
 954
 955 #define ICE_PBA_FLAG_DFLT               0xFAFA
 956 /* Hash redirection LUT for VSI - maximum array size */
 957 #define ICE_VSIQF_HLUT_ARRAY_SIZE       ((VSIQF_HLUT_MAX_INDEX + 1) * 4)
 958
 959 /*
 960  * Defines for values in the VF_PE_DB_SIZE bits in the GLPCI_LBARCTRL register.
 961  * This is needed to determine the BAR0 space for the VFs
 962  */
 963 #define GLPCI_LBARCTRL_VF_PE_DB_SIZE_0KB 0x0
 964 #define GLPCI_LBARCTRL_VF_PE_DB_SIZE_8KB 0x1
 965 #define GLPCI_LBARCTRL_VF_PE_DB_SIZE_64KB 0x2
 966
 967 #endif /* _ICE_TYPE_H_ */