drivers/net/ice/base/ice_type.h

   1 /* SPDX-License-Identifier: BSD-3-Clause
   2  * Copyright(c) 2001-2021 Intel Corporation
   3  */
   4
   5 #ifndef _ICE_TYPE_H_
   6 #define _ICE_TYPE_H_
   7
   8 #define ETH_ALEN        6
   9
  10 #define ETH_HEADER_LEN  14
  11
  12 #define BIT(a) (1UL << (a))
  13 #define BIT_ULL(a) (1ULL << (a))
  14
  15 #define BITS_PER_BYTE   8
  16
  17 #define _FORCE_
  18
  19 #define ICE_BYTES_PER_WORD      2
  20 #define ICE_BYTES_PER_DWORD     4
  21 #define ICE_MAX_TRAFFIC_CLASS   8
  22
  23 /**
  24  * ROUND_UP - round up to next arbitrary multiple (not a power of 2)
  25  * @a: value to round up
  26  * @b: arbitrary multiple
  27  *
  28  * Round up to the next multiple of the arbitrary b.
  29  * Note, when b is a power of 2 use ICE_ALIGN() instead.
  30  */
  31 #define ROUND_UP(a, b)  ((b) * DIVIDE_AND_ROUND_UP((a), (b)))
  32
  33 #define MIN_T(_t, _a, _b)       min((_t)(_a), (_t)(_b))
  34
  35 #define IS_ASCII(_ch)   ((_ch) < 0x80)
  36
  37 #define STRUCT_HACK_VAR_LEN
  38 /**
  39  * ice_struct_size - size of struct with C99 flexible array member
  40  * @ptr: pointer to structure
  41  * @field: flexible array member (last member of the structure)
  42  * @num: number of elements of that flexible array member
  43  */
  44 #define ice_struct_size(ptr, field, num) \
  45         (sizeof(*(ptr)) + sizeof(*(ptr)->field) * (num))
  46
  47 #define FLEX_ARRAY_SIZE(_ptr, _mem, cnt) ((cnt) * sizeof(_ptr->_mem[0]))
  48
  49 #include "ice_status.h"
  50 #include "ice_hw_autogen.h"
  51 #include "ice_devids.h"
  52 #include "ice_osdep.h"
  53 #include "ice_bitops.h" /* Must come before ice_controlq.h */
  54 #include "ice_controlq.h"
  55 #include "ice_lan_tx_rx.h"
  56 #include "ice_flex_type.h"
  57 #include "ice_protocol_type.h"
  58 #include "ice_vlan_mode.h"
  59
  60 /**
  61  * ice_is_pow2 - check if integer value is a power of 2
  62  * @val: unsigned integer to be validated
  63  */
  64 static inline bool ice_is_pow2(u64 val)
  65 {
  66         return (val && !(val & (val - 1)));
  67 }
  68
  69 /**
  70  * ice_ilog2 - Calculates integer log base 2 of a number
  71  * @n: number on which to perform operation
  72  */
  73 static inline int ice_ilog2(u64 n)
  74 {
  75         int i;
  76
  77         for (i = 63; i >= 0; i--)
  78                 if (((u64)1 << i) & n)
  79                         return i;
  80
  81         return -1;
  82 }
  83
  84 static inline bool ice_is_tc_ena(ice_bitmap_t bitmap, u8 tc)
  85 {
  86         return ice_is_bit_set(&bitmap, tc);
  87 }
  88
  89 #define DIV_64BIT(n, d) ((n) / (d))
  90
  91 static inline u64 round_up_64bit(u64 a, u32 b)
  92 {
  93         return DIV_64BIT(((a) + (b) / 2), (b));
  94 }
  95
  96 static inline u32 ice_round_to_num(u32 N, u32 R)
  97 {
  98         return ((((N) % (R)) < ((R) / 2)) ? (((N) / (R)) * (R)) :
  99                 ((((N) + (R) - 1) / (R)) * (R)));
 100 }
 101
 102 /* Driver always calls main vsi_handle first */
 103 #define ICE_MAIN_VSI_HANDLE             0
 104
 105 /* Switch from ms to the 1usec global time (this is the GTIME resolution) */
 106 #define ICE_MS_TO_GTIME(time)           ((time) * 1000)
 107
 108 /* Data type manipulation macros. */
 109 #define ICE_HI_DWORD(x)         ((u32)((((x) >> 16) >> 16) & 0xFFFFFFFF))
 110 #define ICE_LO_DWORD(x)         ((u32)((x) & 0xFFFFFFFF))
 111 #define ICE_HI_WORD(x)          ((u16)(((x) >> 16) & 0xFFFF))
 112 #define ICE_LO_WORD(x)          ((u16)((x) & 0xFFFF))
 113
 114 /* debug masks - set these bits in hw->debug_mask to control output */
 115 #define ICE_DBG_TRACE           BIT_ULL(0) /* for function-trace only */
 116 #define ICE_DBG_INIT            BIT_ULL(1)
 117 #define ICE_DBG_RELEASE         BIT_ULL(2)
 118 #define ICE_DBG_FW_LOG          BIT_ULL(3)
 119 #define ICE_DBG_LINK            BIT_ULL(4)
 120 #define ICE_DBG_PHY             BIT_ULL(5)
 121 #define ICE_DBG_QCTX            BIT_ULL(6)
 122 #define ICE_DBG_NVM             BIT_ULL(7)
 123 #define ICE_DBG_LAN             BIT_ULL(8)
 124 #define ICE_DBG_FLOW            BIT_ULL(9)
 125 #define ICE_DBG_DCB             BIT_ULL(10)
 126 #define ICE_DBG_DIAG            BIT_ULL(11)
 127 #define ICE_DBG_FD              BIT_ULL(12)
 128 #define ICE_DBG_SW              BIT_ULL(13)
 129 #define ICE_DBG_SCHED           BIT_ULL(14)
 130
 131 #define ICE_DBG_PKG             BIT_ULL(16)
 132 #define ICE_DBG_RES             BIT_ULL(17)
 133 #define ICE_DBG_ACL             BIT_ULL(18)
 134 #define ICE_DBG_AQ_MSG          BIT_ULL(24)
 135 #define ICE_DBG_AQ_DESC         BIT_ULL(25)
 136 #define ICE_DBG_AQ_DESC_BUF     BIT_ULL(26)
 137 #define ICE_DBG_AQ_CMD          BIT_ULL(27)
 138 #define ICE_DBG_AQ              (ICE_DBG_AQ_MSG         | \
 139                                  ICE_DBG_AQ_DESC        | \
 140                                  ICE_DBG_AQ_DESC_BUF    | \
 141                                  ICE_DBG_AQ_CMD)
 142
 143 #define ICE_DBG_USER            BIT_ULL(31)
 144 #define ICE_DBG_ALL             0xFFFFFFFFFFFFFFFFULL
 145
 146 #define __ALWAYS_UNUSED
 147
 148 #define IS_ETHER_ADDR_EQUAL(addr1, addr2) \
 149         (((bool)((((u16 *)(addr1))[0] == ((u16 *)(addr2))[0]))) && \
 150          ((bool)((((u16 *)(addr1))[1] == ((u16 *)(addr2))[1]))) && \
 151          ((bool)((((u16 *)(addr1))[2] == ((u16 *)(addr2))[2]))))
 152
 153 enum ice_aq_res_ids {
 154         ICE_NVM_RES_ID = 1,
 155         ICE_SPD_RES_ID,
 156         ICE_CHANGE_LOCK_RES_ID,
 157         ICE_GLOBAL_CFG_LOCK_RES_ID
 158 };
 159
 160 /* FW update timeout definitions are in milliseconds */
 161 #define ICE_NVM_TIMEOUT                 180000
 162 #define ICE_CHANGE_LOCK_TIMEOUT         1000
 163 #define ICE_GLOBAL_CFG_LOCK_TIMEOUT     3000
 164
 165 enum ice_aq_res_access_type {
 166         ICE_RES_READ = 1,
 167         ICE_RES_WRITE
 168 };
 169
 170 struct ice_driver_ver {
 171         u8 major_ver;
 172         u8 minor_ver;
 173         u8 build_ver;
 174         u8 subbuild_ver;
 175         u8 driver_string[32];
 176 };
 177
 178 enum ice_fc_mode {
 179         ICE_FC_NONE = 0,
 180         ICE_FC_RX_PAUSE,
 181         ICE_FC_TX_PAUSE,
 182         ICE_FC_FULL,
 183         ICE_FC_AUTO,
 184         ICE_FC_PFC,
 185         ICE_FC_DFLT
 186 };
 187
 188 enum ice_phy_cache_mode {
 189         ICE_FC_MODE = 0,
 190         ICE_SPEED_MODE,
 191         ICE_FEC_MODE
 192 };
 193
 194 enum ice_fec_mode {
 195         ICE_FEC_NONE = 0,
 196         ICE_FEC_RS,
 197         ICE_FEC_BASER,
 198         ICE_FEC_AUTO
 199 };
 200
 201 struct ice_phy_cache_mode_data {
 202         union {
 203                 enum ice_fec_mode curr_user_fec_req;
 204                 enum ice_fc_mode curr_user_fc_req;
 205                 u16 curr_user_speed_req;
 206         } data;
 207 };
 208
 209 enum ice_set_fc_aq_failures {
 210         ICE_SET_FC_AQ_FAIL_NONE = 0,
 211         ICE_SET_FC_AQ_FAIL_GET,
 212         ICE_SET_FC_AQ_FAIL_SET,
 213         ICE_SET_FC_AQ_FAIL_UPDATE
 214 };
 215
 216 /* These are structs for managing the hardware information and the operations */
 217 /* MAC types */
 218 enum ice_mac_type {
 219         ICE_MAC_UNKNOWN = 0,
 220         ICE_MAC_E810,
 221         ICE_MAC_GENERIC,
 222 };
 223
 224 /* Media Types */
 225 enum ice_media_type {
 226         ICE_MEDIA_UNKNOWN = 0,
 227         ICE_MEDIA_FIBER,
 228         ICE_MEDIA_BASET,
 229         ICE_MEDIA_BACKPLANE,
 230         ICE_MEDIA_DA,
 231         ICE_MEDIA_AUI,
 232 };
 233
 234 /* Software VSI types. */
 235 enum ice_vsi_type {
 236         ICE_VSI_PF = 0,
 237         ICE_VSI_CTRL = 3,       /* equates to ICE_VSI_PF with 1 queue pair */
 238         ICE_VSI_LB = 6,
 239 };
 240
 241 struct ice_link_status {
 242         /* Refer to ice_aq_phy_type for bits definition */
 243         u64 phy_type_low;
 244         u64 phy_type_high;
 245         u8 topo_media_conflict;
 246         u16 max_frame_size;
 247         u16 link_speed;
 248         u16 req_speeds;
 249         u8 link_cfg_err;
 250         u8 lse_ena;     /* Link Status Event notification */
 251         u8 link_info;
 252         u8 an_info;
 253         u8 ext_info;
 254         u8 fec_info;
 255         u8 pacing;
 256         /* Refer to #define from module_type[ICE_MODULE_TYPE_TOTAL_BYTE] of
 257          * ice_aqc_get_phy_caps structure
 258          */
 259         u8 module_type[ICE_MODULE_TYPE_TOTAL_BYTE];
 260 };
 261
 262 /* Different data queue types: These are mainly for SW consumption. */
 263 enum ice_q {
 264         ICE_DATA_Q_DOORBELL,
 265         ICE_DATA_Q_CMPL,
 266         ICE_DATA_Q_QUANTA,
 267         ICE_DATA_Q_RX,
 268         ICE_DATA_Q_TX,
 269 };
 270
 271 /* Different reset sources for which a disable queue AQ call has to be made in
 272  * order to clean the Tx scheduler as a part of the reset
 273  */
 274 enum ice_disq_rst_src {
 275         ICE_NO_RESET = 0,
 276         ICE_VM_RESET,
 277 };
 278
 279 /* PHY info such as phy_type, etc... */
 280 struct ice_phy_info {
 281         struct ice_link_status link_info;
 282         struct ice_link_status link_info_old;
 283         u64 phy_type_low;
 284         u64 phy_type_high;
 285         enum ice_media_type media_type;
 286         u8 get_link_info;
 287         /* Please refer to struct ice_aqc_get_link_status_data to get
 288          * detail of enable bit in curr_user_speed_req
 289          */
 290         u16 curr_user_speed_req;
 291         enum ice_fec_mode curr_user_fec_req;
 292         enum ice_fc_mode curr_user_fc_req;
 293         struct ice_aqc_set_phy_cfg_data curr_user_phy_cfg;
 294 };
 295
 296 #define ICE_MAX_NUM_MIRROR_RULES        64
 297
 298 /* protocol enumeration for filters */
 299 enum ice_fltr_ptype {
 300         /* NONE - used for undef/error */
 301         ICE_FLTR_PTYPE_NONF_NONE = 0,
 302         ICE_FLTR_PTYPE_NONF_IPV4_UDP,
 303         ICE_FLTR_PTYPE_NONF_IPV4_TCP,
 304         ICE_FLTR_PTYPE_NONF_IPV4_SCTP,
 305         ICE_FLTR_PTYPE_NONF_IPV4_OTHER,
 306         ICE_FLTR_PTYPE_NONF_IPV4_GTPU,
 307         ICE_FLTR_PTYPE_NONF_IPV4_GTPU_EH,
 308         ICE_FLTR_PTYPE_NONF_IPV4_GTPU_EH_DW,
 309         ICE_FLTR_PTYPE_NONF_IPV4_GTPU_EH_UP,
 310         ICE_FLTR_PTYPE_NONF_IPV6_GTPU,
 311         ICE_FLTR_PTYPE_NONF_IPV6_GTPU_EH,
 312         ICE_FLTR_PTYPE_NONF_IPV6_GTPU_EH_DW,
 313         ICE_FLTR_PTYPE_NONF_IPV6_GTPU_EH_UP,
 314         ICE_FLTR_PTYPE_NONF_IPV4_GTPU_IPV4,
 315         ICE_FLTR_PTYPE_NONF_IPV4_GTPU_IPV4_UDP,
 316         ICE_FLTR_PTYPE_NONF_IPV4_GTPU_IPV4_TCP,
 317         ICE_FLTR_PTYPE_NONF_IPV4_GTPU_IPV6,
 318         ICE_FLTR_PTYPE_NONF_IPV4_GTPU_IPV6_UDP,
 319         ICE_FLTR_PTYPE_NONF_IPV4_GTPU_IPV6_TCP,
 320         ICE_FLTR_PTYPE_NONF_IPV4_GTPU_EH_IPV4,
 321         ICE_FLTR_PTYPE_NONF_IPV4_GTPU_EH_IPV4_UDP,
 322         ICE_FLTR_PTYPE_NONF_IPV4_GTPU_EH_IPV4_TCP,
 323         ICE_FLTR_PTYPE_NONF_IPV4_GTPU_EH_DW_IPV4,
 324         ICE_FLTR_PTYPE_NONF_IPV4_GTPU_EH_DW_IPV4_UDP,
 325         ICE_FLTR_PTYPE_NONF_IPV4_GTPU_EH_DW_IPV4_TCP,
 326         ICE_FLTR_PTYPE_NONF_IPV4_GTPU_EH_UP_IPV4,
 327         ICE_FLTR_PTYPE_NONF_IPV4_GTPU_EH_UP_IPV4_UDP,
 328         ICE_FLTR_PTYPE_NONF_IPV4_GTPU_EH_UP_IPV4_TCP,
 329         ICE_FLTR_PTYPE_NONF_IPV4_GTPU_IPV4_ICMP,
 330         ICE_FLTR_PTYPE_NONF_IPV4_GTPU_IPV4_OTHER,
 331         ICE_FLTR_PTYPE_NONF_IPV6_GTPU_IPV6_OTHER,
 332         ICE_FLTR_PTYPE_NONF_IPV4_GTPU_EH_IPV4_OTHER,
 333         ICE_FLTR_PTYPE_NONF_IPV6_GTPU_EH_IPV6_OTHER,
 334         ICE_FLTR_PTYPE_NONF_IPV4_L2TPV3,
 335         ICE_FLTR_PTYPE_NONF_IPV6_L2TPV3,
 336         ICE_FLTR_PTYPE_NONF_IPV4_ESP,
 337         ICE_FLTR_PTYPE_NONF_IPV6_ESP,
 338         ICE_FLTR_PTYPE_NONF_IPV4_AH,
 339         ICE_FLTR_PTYPE_NONF_IPV6_AH,
 340         ICE_FLTR_PTYPE_NONF_IPV4_NAT_T_ESP,
 341         ICE_FLTR_PTYPE_NONF_IPV6_NAT_T_ESP,
 342         ICE_FLTR_PTYPE_NONF_IPV4_PFCP_NODE,
 343         ICE_FLTR_PTYPE_NONF_IPV4_PFCP_SESSION,
 344         ICE_FLTR_PTYPE_NONF_IPV6_PFCP_NODE,
 345         ICE_FLTR_PTYPE_NONF_IPV6_PFCP_SESSION,
 346         ICE_FLTR_PTYPE_NON_IP_L2,
 347         ICE_FLTR_PTYPE_NONF_ECPRI_TP0,
 348         ICE_FLTR_PTYPE_NONF_IPV4_UDP_ECPRI_TP0,
 349         ICE_FLTR_PTYPE_FRAG_IPV4,
 350         ICE_FLTR_PTYPE_NONF_IPV6_UDP,
 351         ICE_FLTR_PTYPE_NONF_IPV6_TCP,
 352         ICE_FLTR_PTYPE_NONF_IPV6_SCTP,
 353         ICE_FLTR_PTYPE_NONF_IPV6_OTHER,
 354         ICE_FLTR_PTYPE_NONF_IPV4_UDP_VXLAN,
 355         ICE_FLTR_PTYPE_MAX,
 356 };
 357
 358 enum ice_fd_hw_seg {
 359         ICE_FD_HW_SEG_NON_TUN = 0,
 360         ICE_FD_HW_SEG_TUN,
 361         ICE_FD_HW_SEG_MAX,
 362 };
 363
 364 /* 2 VSI = 1 ICE_VSI_PF + 1 ICE_VSI_CTRL */
 365 #define ICE_MAX_FDIR_VSI_PER_FILTER     2
 366
 367 struct ice_fd_hw_prof {
 368         struct ice_flow_seg_info *fdir_seg[ICE_FD_HW_SEG_MAX];
 369         int cnt;
 370         u64 entry_h[ICE_MAX_FDIR_VSI_PER_FILTER][ICE_FD_HW_SEG_MAX];
 371         u16 vsi_h[ICE_MAX_FDIR_VSI_PER_FILTER];
 372 };
 373
 374 /* Common HW capabilities for SW use */
 375 struct ice_hw_common_caps {
 376         /* Write CSR protection */
 377         u64 wr_csr_prot;
 378         u32 switching_mode;
 379         /* switching mode supported - EVB switching (including cloud) */
 380 #define ICE_NVM_IMAGE_TYPE_EVB          0x0
 381
 382         /* Manageablity mode & supported protocols over MCTP */
 383         u32 mgmt_mode;
 384 #define ICE_MGMT_MODE_PASS_THRU_MODE_M          0xF
 385 #define ICE_MGMT_MODE_CTL_INTERFACE_M           0xF0
 386 #define ICE_MGMT_MODE_REDIR_SB_INTERFACE_M      0xF00
 387
 388         u32 mgmt_protocols_mctp;
 389 #define ICE_MGMT_MODE_PROTO_RSVD        BIT(0)
 390 #define ICE_MGMT_MODE_PROTO_PLDM        BIT(1)
 391 #define ICE_MGMT_MODE_PROTO_OEM         BIT(2)
 392 #define ICE_MGMT_MODE_PROTO_NC_SI       BIT(3)
 393
 394         u32 os2bmc;
 395         u32 valid_functions;
 396         /* DCB capabilities */
 397         u32 active_tc_bitmap;
 398         u32 maxtc;
 399
 400         /* RSS related capabilities */
 401         u32 rss_table_size;             /* 512 for PFs and 64 for VFs */
 402         u32 rss_table_entry_width;      /* RSS Entry width in bits */
 403
 404         /* Tx/Rx queues */
 405         u32 num_rxq;                    /* Number/Total Rx queues */
 406         u32 rxq_first_id;               /* First queue ID for Rx queues */
 407         u32 num_txq;                    /* Number/Total Tx queues */
 408         u32 txq_first_id;               /* First queue ID for Tx queues */
 409
 410         /* MSI-X vectors */
 411         u32 num_msix_vectors;
 412         u32 msix_vector_first_id;
 413
 414         /* Max MTU for function or device */
 415         u32 max_mtu;
 416
 417         /* WOL related */
 418         u32 num_wol_proxy_fltr;
 419         u32 wol_proxy_vsi_seid;
 420
 421         /* LED/SDP pin count */
 422         u32 led_pin_num;
 423         u32 sdp_pin_num;
 424
 425         /* LED/SDP - Supports up to 12 LED pins and 8 SDP signals */
 426 #define ICE_MAX_SUPPORTED_GPIO_LED      12
 427 #define ICE_MAX_SUPPORTED_GPIO_SDP      8
 428         u8 led[ICE_MAX_SUPPORTED_GPIO_LED];
 429         u8 sdp[ICE_MAX_SUPPORTED_GPIO_SDP];
 430
 431         /* EVB capabilities */
 432         u8 evb_802_1_qbg;               /* Edge Virtual Bridging */
 433         u8 evb_802_1_qbh;               /* Bridge Port Extension */
 434
 435         u8 dcb;
 436         u8 iscsi;
 437         u8 mgmt_cem;
 438
 439         /* WoL and APM support */
 440 #define ICE_WOL_SUPPORT_M               BIT(0)
 441 #define ICE_ACPI_PROG_MTHD_M            BIT(1)
 442 #define ICE_PROXY_SUPPORT_M             BIT(2)
 443         u8 apm_wol_support;
 444         u8 acpi_prog_mthd;
 445         u8 proxy_support;
 446         bool sec_rev_disabled;
 447         bool update_disabled;
 448         bool nvm_unified_update;
 449 #define ICE_NVM_MGMT_SEC_REV_DISABLED           BIT(0)
 450 #define ICE_NVM_MGMT_UPDATE_DISABLED            BIT(1)
 451 #define ICE_NVM_MGMT_UNIFIED_UPD_SUPPORT        BIT(3)
 452
 453         /* External topology device images within the NVM */
 454 #define ICE_EXT_TOPO_DEV_IMG_COUNT      4
 455         u32 ext_topo_dev_img_ver_high[ICE_EXT_TOPO_DEV_IMG_COUNT];
 456         u32 ext_topo_dev_img_ver_low[ICE_EXT_TOPO_DEV_IMG_COUNT];
 457         u8 ext_topo_dev_img_part_num[ICE_EXT_TOPO_DEV_IMG_COUNT];
 458 #define ICE_EXT_TOPO_DEV_IMG_PART_NUM_S 8
 459 #define ICE_EXT_TOPO_DEV_IMG_PART_NUM_M \
 460                 MAKEMASK(0xFF, ICE_EXT_TOPO_DEV_IMG_PART_NUM_S)
 461         bool ext_topo_dev_img_load_en[ICE_EXT_TOPO_DEV_IMG_COUNT];
 462 #define ICE_EXT_TOPO_DEV_IMG_LOAD_EN    BIT(0)
 463         bool ext_topo_dev_img_prog_en[ICE_EXT_TOPO_DEV_IMG_COUNT];
 464 #define ICE_EXT_TOPO_DEV_IMG_PROG_EN    BIT(1)
 465 };
 466
 467 /* Function specific capabilities */
 468 struct ice_hw_func_caps {
 469         struct ice_hw_common_caps common_cap;
 470         u32 guar_num_vsi;
 471         u32 fd_fltr_guar;               /* Number of filters guaranteed */
 472         u32 fd_fltr_best_effort;        /* Number of best effort filters */
 473 };
 474
 475 /* Device wide capabilities */
 476 struct ice_hw_dev_caps {
 477         struct ice_hw_common_caps common_cap;
 478         u32 num_vsi_allocd_to_host;     /* Excluding EMP VSI */
 479         u32 num_flow_director_fltr;     /* Number of FD filters available */
 480         u32 num_funcs;
 481 };
 482
 483 /* Information about MAC such as address, etc... */
 484 struct ice_mac_info {
 485         u8 lan_addr[ETH_ALEN];
 486         u8 perm_addr[ETH_ALEN];
 487         u8 port_addr[ETH_ALEN];
 488         u8 wol_addr[ETH_ALEN];
 489 };
 490
 491 /* PCI bus types */
 492 enum ice_bus_type {
 493         ice_bus_unknown = 0,
 494         ice_bus_pci_express,
 495         ice_bus_embedded, /* Is device Embedded versus card */
 496         ice_bus_reserved
 497 };
 498
 499 /* PCI bus speeds */
 500 enum ice_pcie_bus_speed {
 501         ice_pcie_speed_unknown  = 0xff,
 502         ice_pcie_speed_2_5GT    = 0x14,
 503         ice_pcie_speed_5_0GT    = 0x15,
 504         ice_pcie_speed_8_0GT    = 0x16,
 505         ice_pcie_speed_16_0GT   = 0x17
 506 };
 507
 508 /* PCI bus widths */
 509 enum ice_pcie_link_width {
 510         ice_pcie_lnk_width_resrv        = 0x00,
 511         ice_pcie_lnk_x1                 = 0x01,
 512         ice_pcie_lnk_x2                 = 0x02,
 513         ice_pcie_lnk_x4                 = 0x04,
 514         ice_pcie_lnk_x8                 = 0x08,
 515         ice_pcie_lnk_x12                = 0x0C,
 516         ice_pcie_lnk_x16                = 0x10,
 517         ice_pcie_lnk_x32                = 0x20,
 518         ice_pcie_lnk_width_unknown      = 0xff,
 519 };
 520
 521 /* Reset types used to determine which kind of reset was requested. These
 522  * defines match what the RESET_TYPE field of the GLGEN_RSTAT register.
 523  * ICE_RESET_PFR does not match any RESET_TYPE field in the GLGEN_RSTAT register
 524  * because its reset source is different than the other types listed.
 525  */
 526 enum ice_reset_req {
 527         ICE_RESET_POR   = 0,
 528         ICE_RESET_INVAL = 0,
 529         ICE_RESET_CORER = 1,
 530         ICE_RESET_GLOBR = 2,
 531         ICE_RESET_EMPR  = 3,
 532         ICE_RESET_PFR   = 4,
 533 };
 534
 535 /* Bus parameters */
 536 struct ice_bus_info {
 537         enum ice_pcie_bus_speed speed;
 538         enum ice_pcie_link_width width;
 539         enum ice_bus_type type;
 540         u16 domain_num;
 541         u16 device;
 542         u8 func;
 543         u8 bus_num;
 544 };
 545
 546 /* Flow control (FC) parameters */
 547 struct ice_fc_info {
 548         enum ice_fc_mode current_mode;  /* FC mode in effect */
 549         enum ice_fc_mode req_mode;      /* FC mode requested by caller */
 550 };
 551
 552 /* Option ROM version information */
 553 struct ice_orom_info {
 554         u8 major;                       /* Major version of OROM */
 555         u8 patch;                       /* Patch version of OROM */
 556         u16 build;                      /* Build version of OROM */
 557         u32 srev;                       /* Security revision */
 558 };
 559
 560 /* NVM version information */
 561 struct ice_nvm_info {
 562         u32 eetrack;
 563         u32 srev;
 564         u8 major;
 565         u8 minor;
 566 };
 567
 568 /* Enumeration of possible flash banks for the NVM, OROM, and Netlist modules
 569  * of the flash image.
 570  */
 571 enum ice_flash_bank {
 572         ICE_INVALID_FLASH_BANK,
 573         ICE_1ST_FLASH_BANK,
 574         ICE_2ND_FLASH_BANK,
 575 };
 576
 577 /* Enumeration of which flash bank is desired to read from, either the active
 578  * bank or the inactive bank. Used to abstract 1st and 2nd bank notion from
 579  * code which just wants to read the active or inactive flash bank.
 580  */
 581 enum ice_bank_select {
 582         ICE_ACTIVE_FLASH_BANK,
 583         ICE_INACTIVE_FLASH_BANK,
 584 };
 585
 586 /* information for accessing NVM, OROM, and Netlist flash banks */
 587 struct ice_bank_info {
 588         u32 nvm_ptr;                            /* Pointer to 1st NVM bank */
 589         u32 nvm_size;                           /* Size of NVM bank */
 590         u32 orom_ptr;                           /* Pointer to 1st OROM bank */
 591         u32 orom_size;                          /* Size of OROM bank */
 592         u32 netlist_ptr;                        /* Pointer to 1st Netlist bank */
 593         u32 netlist_size;                       /* Size of Netlist bank */
 594         enum ice_flash_bank nvm_bank;           /* Active NVM bank */
 595         enum ice_flash_bank orom_bank;          /* Active OROM bank */
 596         enum ice_flash_bank netlist_bank;       /* Active Netlist bank */
 597 };
 598
 599 /* Flash Chip Information */
 600 struct ice_flash_info {
 601         struct ice_orom_info orom;      /* Option ROM version info */
 602         struct ice_nvm_info nvm;        /* NVM version information */
 603         struct ice_bank_info banks;     /* Flash Bank information */
 604         u16 sr_words;                   /* Shadow RAM size in words */
 605         u32 flash_size;                 /* Size of available flash in bytes */
 606         u8 blank_nvm_mode;              /* is NVM empty (no FW present) */
 607 };
 608
 609 struct ice_link_default_override_tlv {
 610         u8 options;
 611 #define ICE_LINK_OVERRIDE_OPT_M         0x3F
 612 #define ICE_LINK_OVERRIDE_STRICT_MODE   BIT(0)
 613 #define ICE_LINK_OVERRIDE_EPCT_DIS      BIT(1)
 614 #define ICE_LINK_OVERRIDE_PORT_DIS      BIT(2)
 615 #define ICE_LINK_OVERRIDE_EN            BIT(3)
 616 #define ICE_LINK_OVERRIDE_AUTO_LINK_DIS BIT(4)
 617 #define ICE_LINK_OVERRIDE_EEE_EN        BIT(5)
 618         u8 phy_config;
 619 #define ICE_LINK_OVERRIDE_PHY_CFG_S     8
 620 #define ICE_LINK_OVERRIDE_PHY_CFG_M     (0xC3 << ICE_LINK_OVERRIDE_PHY_CFG_S)
 621 #define ICE_LINK_OVERRIDE_PAUSE_M       0x3
 622 #define ICE_LINK_OVERRIDE_LESM_EN       BIT(6)
 623 #define ICE_LINK_OVERRIDE_AUTO_FEC_EN   BIT(7)
 624         u8 fec_options;
 625 #define ICE_LINK_OVERRIDE_FEC_OPT_M     0xFF
 626         u8 rsvd1;
 627         u64 phy_type_low;
 628         u64 phy_type_high;
 629 };
 630
 631 #define ICE_NVM_VER_LEN 32
 632
 633 /* Max number of port to queue branches w.r.t topology */
 634 #define ICE_TXSCHED_MAX_BRANCHES ICE_MAX_TRAFFIC_CLASS
 635
 636 #define ice_for_each_traffic_class(_i)  \
 637         for ((_i) = 0; (_i) < ICE_MAX_TRAFFIC_CLASS; (_i)++)
 638
 639 /* ICE_DFLT_AGG_ID means that all new VM(s)/VSI node connects
 640  * to driver defined policy for default aggregator
 641  */
 642 #define ICE_INVAL_TEID 0xFFFFFFFF
 643 #define ICE_DFLT_AGG_ID 0
 644
 645 struct ice_sched_node {
 646         struct ice_sched_node *parent;
 647         struct ice_sched_node *sibling; /* next sibling in the same layer */
 648         struct ice_sched_node **children;
 649         struct ice_aqc_txsched_elem_data info;
 650         u32 agg_id;                     /* aggregator group ID */
 651         u16 vsi_handle;
 652         u8 in_use;                      /* suspended or in use */
 653         u8 tx_sched_layer;              /* Logical Layer (1-9) */
 654         u8 num_children;
 655         u8 tc_num;
 656         u8 owner;
 657 #define ICE_SCHED_NODE_OWNER_LAN        0
 658 #define ICE_SCHED_NODE_OWNER_AE         1
 659 #define ICE_SCHED_NODE_OWNER_RDMA       2
 660 };
 661
 662 /* Access Macros for Tx Sched Elements data */
 663 #define ICE_TXSCHED_GET_NODE_TEID(x) LE32_TO_CPU((x)->info.node_teid)
 664 #define ICE_TXSCHED_GET_PARENT_TEID(x) LE32_TO_CPU((x)->info.parent_teid)
 665 #define ICE_TXSCHED_GET_CIR_RL_ID(x)    \
 666         LE16_TO_CPU((x)->info.cir_bw.bw_profile_idx)
 667 #define ICE_TXSCHED_GET_EIR_RL_ID(x)    \
 668         LE16_TO_CPU((x)->info.eir_bw.bw_profile_idx)
 669 #define ICE_TXSCHED_GET_SRL_ID(x) LE16_TO_CPU((x)->info.srl_id)
 670 #define ICE_TXSCHED_GET_CIR_BWALLOC(x)  \
 671         LE16_TO_CPU((x)->info.cir_bw.bw_alloc)
 672 #define ICE_TXSCHED_GET_EIR_BWALLOC(x)  \
 673         LE16_TO_CPU((x)->info.eir_bw.bw_alloc)
 674
 675 struct ice_sched_rl_profile {
 676         u32 rate; /* In Kbps */
 677         struct ice_aqc_rl_profile_elem info;
 678 };
 679
 680 /* The aggregator type determines if identifier is for a VSI group,
 681  * aggregator group, aggregator of queues, or queue group.
 682  */
 683 enum ice_agg_type {
 684         ICE_AGG_TYPE_UNKNOWN = 0,
 685         ICE_AGG_TYPE_TC,
 686         ICE_AGG_TYPE_AGG, /* aggregator */
 687         ICE_AGG_TYPE_VSI,
 688         ICE_AGG_TYPE_QG,
 689         ICE_AGG_TYPE_Q
 690 };
 691
 692 /* Rate limit types */
 693 enum ice_rl_type {
 694         ICE_UNKNOWN_BW = 0,
 695         ICE_MIN_BW,             /* for CIR profile */
 696         ICE_MAX_BW,             /* for EIR profile */
 697         ICE_SHARED_BW           /* for shared profile */
 698 };
 699
 700 #define ICE_SCHED_MIN_BW                500             /* in Kbps */
 701 #define ICE_SCHED_MAX_BW                100000000       /* in Kbps */
 702 #define ICE_SCHED_DFLT_BW               0xFFFFFFFF      /* unlimited */
 703 #define ICE_SCHED_NO_PRIORITY           0
 704 #define ICE_SCHED_NO_BW_WT              0
 705 #define ICE_SCHED_DFLT_RL_PROF_ID       0
 706 #define ICE_SCHED_NO_SHARED_RL_PROF_ID  0xFFFF
 707 #define ICE_SCHED_DFLT_BW_WT            4
 708 #define ICE_SCHED_INVAL_PROF_ID         0xFFFF
 709 #define ICE_SCHED_DFLT_BURST_SIZE       (15 * 1024)     /* in bytes (15k) */
 710
 711 /* Access Macros for Tx Sched RL Profile data */
 712 #define ICE_TXSCHED_GET_RL_PROF_ID(p) LE16_TO_CPU((p)->info.profile_id)
 713 #define ICE_TXSCHED_GET_RL_MBS(p) LE16_TO_CPU((p)->info.max_burst_size)
 714 #define ICE_TXSCHED_GET_RL_MULTIPLIER(p) LE16_TO_CPU((p)->info.rl_multiply)
 715 #define ICE_TXSCHED_GET_RL_WAKEUP_MV(p) LE16_TO_CPU((p)->info.wake_up_calc)
 716 #define ICE_TXSCHED_GET_RL_ENCODE(p) LE16_TO_CPU((p)->info.rl_encode)
 717
 718 /* The following tree example shows the naming conventions followed under
 719  * ice_port_info struct for default scheduler tree topology.
 720  *
 721  *                 A tree on a port
 722  *                       *                ---> root node
 723  *        (TC0)/  /  /  / \  \  \  \(TC7) ---> num_branches (range:1- 8)
 724  *            *  *  *  *   *  *  *  *     |
 725  *           /                            |
 726  *          *                             |
 727  *         /                              |-> num_elements (range:1 - 9)
 728  *        *                               |   implies num_of_layers
 729  *       /                                |
 730  *   (a)*                                 |
 731  *
 732  *  (a) is the last_node_teid(not of type Leaf). A leaf node is created under
 733  *  (a) as child node where queues get added, add Tx/Rx queue admin commands;
 734  *  need TEID of (a) to add queues.
 735  *
 736  *  This tree
 737  *       -> has 8 branches (one for each TC)
 738  *       -> First branch (TC0) has 4 elements
 739  *       -> has 4 layers
 740  *       -> (a) is the topmost layer node created by firmware on branch 0
 741  *
 742  *  Note: Above asterisk tree covers only basic terminology and scenario.
 743  *  Refer to the documentation for more info.
 744  */
 745
 746  /* Data structure for saving BW information */
 747 enum ice_bw_type {
 748         ICE_BW_TYPE_PRIO,
 749         ICE_BW_TYPE_CIR,
 750         ICE_BW_TYPE_CIR_WT,
 751         ICE_BW_TYPE_EIR,
 752         ICE_BW_TYPE_EIR_WT,
 753         ICE_BW_TYPE_SHARED,
 754         ICE_BW_TYPE_CNT         /* This must be last */
 755 };
 756
 757 struct ice_bw {
 758         u32 bw;
 759         u16 bw_alloc;
 760 };
 761
 762 struct ice_bw_type_info {
 763         ice_declare_bitmap(bw_t_bitmap, ICE_BW_TYPE_CNT);
 764         u8 generic;
 765         struct ice_bw cir_bw;
 766         struct ice_bw eir_bw;
 767         u32 shared_bw;
 768 };
 769
 770 /* VSI queue context structure for given TC */
 771 struct ice_q_ctx {
 772         u16  q_handle;
 773         u32  q_teid;
 774         /* bw_t_info saves queue BW information */
 775         struct ice_bw_type_info bw_t_info;
 776 };
 777
 778 /* VSI type list entry to locate corresponding VSI/aggregator nodes */
 779 struct ice_sched_vsi_info {
 780         struct ice_sched_node *vsi_node[ICE_MAX_TRAFFIC_CLASS];
 781         struct ice_sched_node *ag_node[ICE_MAX_TRAFFIC_CLASS];
 782         u16 max_lanq[ICE_MAX_TRAFFIC_CLASS];
 783         /* bw_t_info saves VSI BW information */
 784         struct ice_bw_type_info bw_t_info[ICE_MAX_TRAFFIC_CLASS];
 785 };
 786
 787 /* CEE or IEEE 802.1Qaz ETS Configuration data */
 788 struct ice_dcb_ets_cfg {
 789         u8 willing;
 790         u8 cbs;
 791         u8 maxtcs;
 792         u8 prio_table[ICE_MAX_TRAFFIC_CLASS];
 793         u8 tcbwtable[ICE_MAX_TRAFFIC_CLASS];
 794         u8 tsatable[ICE_MAX_TRAFFIC_CLASS];
 795 };
 796
 797 /* CEE or IEEE 802.1Qaz PFC Configuration data */
 798 struct ice_dcb_pfc_cfg {
 799         u8 willing;
 800         u8 mbc;
 801         u8 pfccap;
 802         u8 pfcena;
 803 };
 804
 805 /* CEE or IEEE 802.1Qaz Application Priority data */
 806 struct ice_dcb_app_priority_table {
 807         u16 prot_id;
 808         u8 priority;
 809         u8 selector;
 810 };
 811
 812 #define ICE_MAX_USER_PRIORITY           8
 813 #define ICE_DCBX_MAX_APPS               64
 814 #define ICE_DSCP_NUM_VAL                64
 815 #define ICE_LLDPDU_SIZE                 1500
 816 #define ICE_TLV_STATUS_OPER             0x1
 817 #define ICE_TLV_STATUS_SYNC             0x2
 818 #define ICE_TLV_STATUS_ERR              0x4
 819 #define ICE_APP_PROT_ID_FCOE            0x8906
 820 #define ICE_APP_PROT_ID_ISCSI           0x0cbc
 821 #define ICE_APP_PROT_ID_ISCSI_860       0x035c
 822 #define ICE_APP_PROT_ID_FIP             0x8914
 823 #define ICE_APP_SEL_ETHTYPE             0x1
 824 #define ICE_APP_SEL_TCPIP               0x2
 825 #define ICE_CEE_APP_SEL_ETHTYPE         0x0
 826 #define ICE_CEE_APP_SEL_TCPIP           0x1
 827
 828 struct ice_dcbx_cfg {
 829         u32 numapps;
 830         u32 tlv_status; /* CEE mode TLV status */
 831         struct ice_dcb_ets_cfg etscfg;
 832         struct ice_dcb_ets_cfg etsrec;
 833         struct ice_dcb_pfc_cfg pfc;
 834 #define ICE_QOS_MODE_VLAN       0x0
 835 #define ICE_QOS_MODE_DSCP       0x1
 836         u8 pfc_mode;
 837         struct ice_dcb_app_priority_table app[ICE_DCBX_MAX_APPS];
 838         /* when DSCP mapping defined by user set its bit to 1 */
 839         ice_declare_bitmap(dscp_mapped, ICE_DSCP_NUM_VAL);
 840         /* array holding DSCP -> UP/TC values for DSCP L3 QoS mode */
 841         u8 dscp_map[ICE_DSCP_NUM_VAL];
 842         u8 dcbx_mode;
 843 #define ICE_DCBX_MODE_CEE       0x1
 844 #define ICE_DCBX_MODE_IEEE      0x2
 845         u8 app_mode;
 846 #define ICE_DCBX_APPS_NON_WILLING       0x1
 847 };
 848
 849 struct ice_qos_cfg {
 850         struct ice_dcbx_cfg local_dcbx_cfg;     /* Oper/Local Cfg */
 851         struct ice_dcbx_cfg desired_dcbx_cfg;   /* CEE Desired Cfg */
 852         struct ice_dcbx_cfg remote_dcbx_cfg;    /* Peer Cfg */
 853         u8 dcbx_status : 3;                     /* see ICE_DCBX_STATUS_DIS */
 854         u8 is_sw_lldp : 1;
 855 };
 856
 857 struct ice_port_info {
 858         struct ice_sched_node *root;    /* Root Node per Port */
 859         struct ice_hw *hw;              /* back pointer to HW instance */
 860         u32 last_node_teid;             /* scheduler last node info */
 861         u16 sw_id;                      /* Initial switch ID belongs to port */
 862         u16 pf_vf_num;
 863         u8 port_state;
 864 #define ICE_SCHED_PORT_STATE_INIT       0x0
 865 #define ICE_SCHED_PORT_STATE_READY      0x1
 866         u8 lport;
 867 #define ICE_LPORT_MASK                  0xff
 868         u16 dflt_tx_vsi_rule_id;
 869         u16 dflt_tx_vsi_num;
 870         u16 dflt_rx_vsi_rule_id;
 871         u16 dflt_rx_vsi_num;
 872         struct ice_fc_info fc;
 873         struct ice_mac_info mac;
 874         struct ice_phy_info phy;
 875         struct ice_lock sched_lock;     /* protect access to TXSched tree */
 876         struct ice_sched_node *
 877                 sib_head[ICE_MAX_TRAFFIC_CLASS][ICE_AQC_TOPO_MAX_LEVEL_NUM];
 878         struct ice_bw_type_info root_node_bw_t_info;
 879         struct ice_bw_type_info tc_node_bw_t_info[ICE_MAX_TRAFFIC_CLASS];
 880         struct ice_qos_cfg qos_cfg;
 881         u8 is_vf:1;
 882 };
 883
 884 struct ice_switch_info {
 885         struct LIST_HEAD_TYPE vsi_list_map_head;
 886         struct ice_sw_recipe *recp_list;
 887         u16 prof_res_bm_init;
 888         u16 max_used_prof_index;
 889
 890         ice_declare_bitmap(prof_res_bm[ICE_MAX_NUM_PROFILES], ICE_MAX_FV_WORDS);
 891 };
 892
 893 /* Port hardware description */
 894 struct ice_hw {
 895         u8 *hw_addr;
 896         void *back;
 897         struct ice_aqc_layer_props *layer_info;
 898         struct ice_port_info *port_info;
 899         /* 2D Array for each Tx Sched RL Profile type */
 900         struct ice_sched_rl_profile **cir_profiles;
 901         struct ice_sched_rl_profile **eir_profiles;
 902         struct ice_sched_rl_profile **srl_profiles;
 903         /* PSM clock frequency for calculating RL profile params */
 904         u32 psm_clk_freq;
 905         u64 debug_mask;         /* BITMAP for debug mask */
 906         enum ice_mac_type mac_type;
 907
 908         u16 fd_ctr_base;        /* FD counter base index */
 909         /* pci info */
 910         u16 device_id;
 911         u16 vendor_id;
 912         u16 subsystem_device_id;
 913         u16 subsystem_vendor_id;
 914         u8 revision_id;
 915
 916         u8 pf_id;               /* device profile info */
 917
 918         u16 max_burst_size;     /* driver sets this value */
 919
 920         /* Tx Scheduler values */
 921         u8 num_tx_sched_layers;
 922         u8 num_tx_sched_phys_layers;
 923         u8 flattened_layers;
 924         u8 max_cgds;
 925         u8 sw_entry_point_layer;
 926         u16 max_children[ICE_AQC_TOPO_MAX_LEVEL_NUM];
 927         struct LIST_HEAD_TYPE agg_list; /* lists all aggregator */
 928         /* List contain profile ID(s) and other params per layer */
 929         struct LIST_HEAD_TYPE rl_prof_list[ICE_AQC_TOPO_MAX_LEVEL_NUM];
 930         struct ice_vsi_ctx *vsi_ctx[ICE_MAX_VSI];
 931         u8 evb_veb;             /* true for VEB, false for VEPA */
 932         u8 reset_ongoing;       /* true if HW is in reset, false otherwise */
 933         struct ice_bus_info bus;
 934         struct ice_flash_info flash;
 935         struct ice_hw_dev_caps dev_caps;        /* device capabilities */
 936         struct ice_hw_func_caps func_caps;      /* function capabilities */
 937
 938         struct ice_switch_info *switch_info;    /* switch filter lists */
 939
 940         /* Control Queue info */
 941         struct ice_ctl_q_info adminq;
 942         struct ice_ctl_q_info mailboxq;
 943         /* Additional function to send AdminQ command */
 944         int (*aq_send_cmd_fn)(void *param, struct ice_aq_desc *desc,
 945                               void *buf, u16 buf_size);
 946         void *aq_send_cmd_param;
 947         u8 dcf_enabled;         /* Device Config Function */
 948
 949         u8 api_branch;          /* API branch version */
 950         u8 api_maj_ver;         /* API major version */
 951         u8 api_min_ver;         /* API minor version */
 952         u8 api_patch;           /* API patch version */
 953         u8 fw_branch;           /* firmware branch version */
 954         u8 fw_maj_ver;          /* firmware major version */
 955         u8 fw_min_ver;          /* firmware minor version */
 956         u8 fw_patch;            /* firmware patch version */
 957         u32 fw_build;           /* firmware build number */
 958
 959 /* Device max aggregate bandwidths corresponding to the GL_PWR_MODE_CTL
 960  * register. Used for determining the ITR/INTRL granularity during
 961  * initialization.
 962  */
 963 #define ICE_MAX_AGG_BW_200G     0x0
 964 #define ICE_MAX_AGG_BW_100G     0X1
 965 #define ICE_MAX_AGG_BW_50G      0x2
 966 #define ICE_MAX_AGG_BW_25G      0x3
 967         /* ITR granularity for different speeds */
 968 #define ICE_ITR_GRAN_ABOVE_25   2
 969 #define ICE_ITR_GRAN_MAX_25     4
 970         /* ITR granularity in 1 us */
 971         u8 itr_gran;
 972         /* INTRL granularity for different speeds */
 973 #define ICE_INTRL_GRAN_ABOVE_25 4
 974 #define ICE_INTRL_GRAN_MAX_25   8
 975         /* INTRL granularity in 1 us */
 976         u8 intrl_gran;
 977
 978         u8 ucast_shared;        /* true if VSIs can share unicast addr */
 979
 980 #define ICE_PHY_PER_NAC         1
 981 #define ICE_MAX_QUAD            2
 982 #define ICE_NUM_QUAD_TYPE       2
 983 #define ICE_PORTS_PER_QUAD      4
 984 #define ICE_PHY_0_LAST_QUAD     1
 985 #define ICE_PORTS_PER_PHY       8
 986 #define ICE_NUM_EXTERNAL_PORTS          ICE_PORTS_PER_PHY
 987
 988         /* Active package version (currently active) */
 989         struct ice_pkg_ver active_pkg_ver;
 990         u32 active_track_id;
 991         u8 active_pkg_name[ICE_PKG_NAME_SIZE];
 992         u8 active_pkg_in_nvm;
 993
 994         enum ice_aq_err pkg_dwnld_status;
 995
 996         /* Driver's package ver - (from the Ice Metadata section) */
 997         struct ice_pkg_ver pkg_ver;
 998         u8 pkg_name[ICE_PKG_NAME_SIZE];
 999
1000         /* Driver's Ice segment format version and id (from the Ice seg) */
1001         struct ice_pkg_ver ice_seg_fmt_ver;
1002         u8 ice_seg_id[ICE_SEG_ID_SIZE];
1003
1004         /* Pointer to the ice segment */
1005         struct ice_seg *seg;
1006
1007         /* Pointer to allocated copy of pkg memory */
1008         u8 *pkg_copy;
1009         u32 pkg_size;
1010
1011         /* tunneling info */
1012         struct ice_lock tnl_lock;
1013         struct ice_tunnel_table tnl;
1014         /* dvm boost update information */
1015         struct ice_dvm_table dvm_upd;
1016
1017         struct ice_acl_tbl *acl_tbl;
1018         struct ice_fd_hw_prof **acl_prof;
1019         u16 acl_fltr_cnt[ICE_FLTR_PTYPE_MAX];
1020         /* HW block tables */
1021         struct ice_blk_info blk[ICE_BLK_COUNT];
1022         struct ice_lock fl_profs_locks[ICE_BLK_COUNT];  /* lock fltr profiles */
1023         struct LIST_HEAD_TYPE fl_profs[ICE_BLK_COUNT];
1024         /* Flow Director filter info */
1025         int fdir_active_fltr;
1026
1027         struct ice_lock fdir_fltr_lock; /* protect Flow Director */
1028         struct LIST_HEAD_TYPE fdir_list_head;
1029
1030         /* Book-keeping of side-band filter count per flow-type.
1031          * This is used to detect and handle input set changes for
1032          * respective flow-type.
1033          */
1034         u16 fdir_fltr_cnt[ICE_FLTR_PTYPE_MAX];
1035
1036         struct ice_fd_hw_prof **fdir_prof;
1037         ice_declare_bitmap(fdir_perfect_fltr, ICE_FLTR_PTYPE_MAX);
1038         struct ice_lock rss_locks;      /* protect RSS configuration */
1039         struct LIST_HEAD_TYPE rss_list_head;
1040         ice_declare_bitmap(hw_ptype, ICE_FLOW_PTYPE_MAX);
1041         u8 dvm_ena;
1042 };
1043
1044 /* Statistics collected by each port, VSI, VEB, and S-channel */
1045 struct ice_eth_stats {
1046         u64 rx_bytes;                   /* gorc */
1047         u64 rx_unicast;                 /* uprc */
1048         u64 rx_multicast;               /* mprc */
1049         u64 rx_broadcast;               /* bprc */
1050         u64 rx_discards;                /* rdpc */
1051         u64 rx_unknown_protocol;        /* rupp */
1052         u64 tx_bytes;                   /* gotc */
1053         u64 tx_unicast;                 /* uptc */
1054         u64 tx_multicast;               /* mptc */
1055         u64 tx_broadcast;               /* bptc */
1056         u64 tx_discards;                /* tdpc */
1057         u64 tx_errors;                  /* tepc */
1058         u64 rx_no_desc;                 /* repc */
1059         u64 rx_errors;                  /* repc */
1060 };
1061
1062 #define ICE_MAX_UP      8
1063
1064 /* Statistics collected per VEB per User Priority (UP) for up to 8 UPs */
1065 struct ice_veb_up_stats {
1066         u64 up_rx_pkts[ICE_MAX_UP];
1067         u64 up_rx_bytes[ICE_MAX_UP];
1068         u64 up_tx_pkts[ICE_MAX_UP];
1069         u64 up_tx_bytes[ICE_MAX_UP];
1070 };
1071
1072 /* Statistics collected by the MAC */
1073 struct ice_hw_port_stats {
1074         /* eth stats collected by the port */
1075         struct ice_eth_stats eth;
1076         /* additional port specific stats */
1077         u64 tx_dropped_link_down;       /* tdold */
1078         u64 crc_errors;                 /* crcerrs */
1079         u64 illegal_bytes;              /* illerrc */
1080         u64 error_bytes;                /* errbc */
1081         u64 mac_local_faults;           /* mlfc */
1082         u64 mac_remote_faults;          /* mrfc */
1083         u64 rx_len_errors;              /* rlec */
1084         u64 link_xon_rx;                /* lxonrxc */
1085         u64 link_xoff_rx;               /* lxoffrxc */
1086         u64 link_xon_tx;                /* lxontxc */
1087         u64 link_xoff_tx;               /* lxofftxc */
1088         u64 priority_xon_rx[8];         /* pxonrxc[8] */
1089         u64 priority_xoff_rx[8];        /* pxoffrxc[8] */
1090         u64 priority_xon_tx[8];         /* pxontxc[8] */
1091         u64 priority_xoff_tx[8];        /* pxofftxc[8] */
1092         u64 priority_xon_2_xoff[8];     /* pxon2offc[8] */
1093         u64 rx_size_64;                 /* prc64 */
1094         u64 rx_size_127;                /* prc127 */
1095         u64 rx_size_255;                /* prc255 */
1096         u64 rx_size_511;                /* prc511 */
1097         u64 rx_size_1023;               /* prc1023 */
1098         u64 rx_size_1522;               /* prc1522 */
1099         u64 rx_size_big;                /* prc9522 */
1100         u64 rx_undersize;               /* ruc */
1101         u64 rx_fragments;               /* rfc */
1102         u64 rx_oversize;                /* roc */
1103         u64 rx_jabber;                  /* rjc */
1104         u64 tx_size_64;                 /* ptc64 */
1105         u64 tx_size_127;                /* ptc127 */
1106         u64 tx_size_255;                /* ptc255 */
1107         u64 tx_size_511;                /* ptc511 */
1108         u64 tx_size_1023;               /* ptc1023 */
1109         u64 tx_size_1522;               /* ptc1522 */
1110         u64 tx_size_big;                /* ptc9522 */
1111         u64 mac_short_pkt_dropped;      /* mspdc */
1112         /* flow director stats */
1113         u32 fd_sb_status;
1114         u64 fd_sb_match;
1115 };
1116
1117 enum ice_sw_fwd_act_type {
1118         ICE_FWD_TO_VSI = 0,
1119         ICE_FWD_TO_VSI_LIST, /* Do not use this when adding filter */
1120         ICE_FWD_TO_Q,
1121         ICE_FWD_TO_QGRP,
1122         ICE_DROP_PACKET,
1123         ICE_INVAL_ACT
1124 };
1125
1126 struct ice_aq_get_set_rss_lut_params {
1127         u16 vsi_handle;         /* software VSI handle */
1128         u16 lut_size;           /* size of the LUT buffer */
1129         u8 lut_type;            /* type of the LUT (i.e. VSI, PF, Global) */
1130         u8 *lut;                /* input RSS LUT for set and output RSS LUT for get */
1131         u8 global_lut_id;       /* only valid when lut_type is global */
1132 };
1133
1134 /* Checksum and Shadow RAM pointers */
1135 #define ICE_SR_NVM_CTRL_WORD                    0x00
1136 #define ICE_SR_PHY_ANALOG_PTR                   0x04
1137 #define ICE_SR_OPTION_ROM_PTR                   0x05
1138 #define ICE_SR_RO_PCIR_REGS_AUTO_LOAD_PTR       0x06
1139 #define ICE_SR_AUTO_GENERATED_POINTERS_PTR      0x07
1140 #define ICE_SR_PCIR_REGS_AUTO_LOAD_PTR          0x08
1141 #define ICE_SR_EMP_GLOBAL_MODULE_PTR            0x09
1142 #define ICE_SR_EMP_IMAGE_PTR                    0x0B
1143 #define ICE_SR_PE_IMAGE_PTR                     0x0C
1144 #define ICE_SR_CSR_PROTECTED_LIST_PTR           0x0D
1145 #define ICE_SR_MNG_CFG_PTR                      0x0E
1146 #define ICE_SR_EMP_MODULE_PTR                   0x0F
1147 #define ICE_SR_PBA_BLOCK_PTR                    0x16
1148 #define ICE_SR_BOOT_CFG_PTR                     0x132
1149 #define ICE_SR_NVM_WOL_CFG                      0x19
1150 #define ICE_NVM_OROM_VER_OFF                    0x02
1151 #define ICE_SR_NVM_DEV_STARTER_VER              0x18
1152 #define ICE_SR_ALTERNATE_SAN_MAC_ADDR_PTR       0x27
1153 #define ICE_SR_PERMANENT_SAN_MAC_ADDR_PTR       0x28
1154 #define ICE_SR_NVM_MAP_VER                      0x29
1155 #define ICE_SR_NVM_IMAGE_VER                    0x2A
1156 #define ICE_SR_NVM_STRUCTURE_VER                0x2B
1157 #define ICE_SR_NVM_EETRACK_LO                   0x2D
1158 #define ICE_SR_NVM_EETRACK_HI                   0x2E
1159 #define ICE_NVM_VER_LO_SHIFT                    0
1160 #define ICE_NVM_VER_LO_MASK                     (0xff << ICE_NVM_VER_LO_SHIFT)
1161 #define ICE_NVM_VER_HI_SHIFT                    12
1162 #define ICE_NVM_VER_HI_MASK                     (0xf << ICE_NVM_VER_HI_SHIFT)
1163 #define ICE_OEM_EETRACK_ID                      0xffffffff
1164 #define ICE_OROM_VER_PATCH_SHIFT                0
1165 #define ICE_OROM_VER_PATCH_MASK         (0xff << ICE_OROM_VER_PATCH_SHIFT)
1166 #define ICE_OROM_VER_BUILD_SHIFT                8
1167 #define ICE_OROM_VER_BUILD_MASK         (0xffff << ICE_OROM_VER_BUILD_SHIFT)
1168 #define ICE_OROM_VER_SHIFT                      24
1169 #define ICE_OROM_VER_MASK                       (0xff << ICE_OROM_VER_SHIFT)
1170 #define ICE_SR_VPD_PTR                          0x2F
1171 #define ICE_SR_PXE_SETUP_PTR                    0x30
1172 #define ICE_SR_PXE_CFG_CUST_OPTIONS_PTR         0x31
1173 #define ICE_SR_NVM_ORIGINAL_EETRACK_LO          0x34
1174 #define ICE_SR_NVM_ORIGINAL_EETRACK_HI          0x35
1175 #define ICE_SR_VLAN_CFG_PTR                     0x37
1176 #define ICE_SR_POR_REGS_AUTO_LOAD_PTR           0x38
1177 #define ICE_SR_EMPR_REGS_AUTO_LOAD_PTR          0x3A
1178 #define ICE_SR_GLOBR_REGS_AUTO_LOAD_PTR         0x3B
1179 #define ICE_SR_CORER_REGS_AUTO_LOAD_PTR         0x3C
1180 #define ICE_SR_PHY_CFG_SCRIPT_PTR               0x3D
1181 #define ICE_SR_PCIE_ALT_AUTO_LOAD_PTR           0x3E
1182 #define ICE_SR_SW_CHECKSUM_WORD                 0x3F
1183 #define ICE_SR_PFA_PTR                          0x40
1184 #define ICE_SR_1ST_SCRATCH_PAD_PTR              0x41
1185 #define ICE_SR_1ST_NVM_BANK_PTR                 0x42
1186 #define ICE_SR_NVM_BANK_SIZE                    0x43
1187 #define ICE_SR_1ST_OROM_BANK_PTR                0x44
1188 #define ICE_SR_OROM_BANK_SIZE                   0x45
1189 #define ICE_SR_NETLIST_BANK_PTR                 0x46
1190 #define ICE_SR_NETLIST_BANK_SIZE                0x47
1191 #define ICE_SR_EMP_SR_SETTINGS_PTR              0x48
1192 #define ICE_SR_CONFIGURATION_METADATA_PTR       0x4D
1193 #define ICE_SR_IMMEDIATE_VALUES_PTR             0x4E
1194 #define ICE_SR_LINK_DEFAULT_OVERRIDE_PTR        0x134
1195 #define ICE_SR_POR_REGISTERS_AUTOLOAD_PTR       0x118
1196
1197 /* CSS Header words */
1198 #define ICE_NVM_CSS_SREV_L                      0x14
1199 #define ICE_NVM_CSS_SREV_H                      0x15
1200
1201 /* Length of CSS header section in words */
1202 #define ICE_CSS_HEADER_LENGTH                   330
1203
1204 /* Offset of Shadow RAM copy in the NVM bank area. */
1205 #define ICE_NVM_SR_COPY_WORD_OFFSET             ROUND_UP(ICE_CSS_HEADER_LENGTH, 32)
1206
1207 /* Size in bytes of Option ROM trailer */
1208 #define ICE_NVM_OROM_TRAILER_LENGTH             (2 * ICE_CSS_HEADER_LENGTH)
1209
1210 /* The Link Topology Netlist section is stored as a series of words. It is
1211  * stored in the NVM as a TLV, with the first two words containing the type
1212  * and length.
1213  */
1214 #define ICE_NETLIST_LINK_TOPO_MOD_ID            0x011B
1215 #define ICE_NETLIST_TYPE_OFFSET                 0x0000
1216 #define ICE_NETLIST_LEN_OFFSET                  0x0001
1217
1218 /* The Link Topology section follows the TLV header. When reading the netlist
1219  * using ice_read_netlist_module, we need to account for the 2-word TLV
1220  * header.
1221  */
1222 #define ICE_NETLIST_LINK_TOPO_OFFSET(n)         ((n) + 2)
1223
1224 #define ICE_LINK_TOPO_MODULE_LEN                ICE_NETLIST_LINK_TOPO_OFFSET(0x0000)
1225 #define ICE_LINK_TOPO_NODE_COUNT                ICE_NETLIST_LINK_TOPO_OFFSET(0x0001)
1226
1227 #define ICE_LINK_TOPO_NODE_COUNT_M              MAKEMASK(0x3FF, 0)
1228
1229 /* The Netlist ID Block is located after all of the Link Topology nodes. */
1230 #define ICE_NETLIST_ID_BLK_SIZE                 0x30
1231 #define ICE_NETLIST_ID_BLK_OFFSET(n)            ICE_NETLIST_LINK_TOPO_OFFSET(0x0004 + 2 * (n))
1232
1233 /* netlist ID block field offsets (word offsets) */
1234 #define ICE_NETLIST_ID_BLK_MAJOR_VER_LOW        0x02
1235 #define ICE_NETLIST_ID_BLK_MAJOR_VER_HIGH       0x03
1236 #define ICE_NETLIST_ID_BLK_MINOR_VER_LOW        0x04
1237 #define ICE_NETLIST_ID_BLK_MINOR_VER_HIGH       0x05
1238 #define ICE_NETLIST_ID_BLK_TYPE_LOW             0x06
1239 #define ICE_NETLIST_ID_BLK_TYPE_HIGH            0x07
1240 #define ICE_NETLIST_ID_BLK_REV_LOW              0x08
1241 #define ICE_NETLIST_ID_BLK_REV_HIGH             0x09
1242 #define ICE_NETLIST_ID_BLK_SHA_HASH_WORD(n)     (0x0A + (n))
1243 #define ICE_NETLIST_ID_BLK_CUST_VER             0x2F
1244
1245 /* Auxiliary field, mask and shift definition for Shadow RAM and NVM Flash */
1246 #define ICE_SR_VPD_SIZE_WORDS           512
1247 #define ICE_SR_PCIE_ALT_SIZE_WORDS      512
1248 #define ICE_SR_CTRL_WORD_1_S            0x06
1249 #define ICE_SR_CTRL_WORD_1_M            (0x03 << ICE_SR_CTRL_WORD_1_S)
1250 #define ICE_SR_CTRL_WORD_VALID          0x1
1251 #define ICE_SR_CTRL_WORD_OROM_BANK      BIT(3)
1252 #define ICE_SR_CTRL_WORD_NETLIST_BANK   BIT(4)
1253 #define ICE_SR_CTRL_WORD_NVM_BANK       BIT(5)
1254
1255 #define ICE_SR_NVM_PTR_4KB_UNITS        BIT(15)
1256
1257 /* Shadow RAM related */
1258 #define ICE_SR_SECTOR_SIZE_IN_WORDS     0x800
1259 #define ICE_SR_BUF_ALIGNMENT            4096
1260 #define ICE_SR_WORDS_IN_1KB             512
1261 /* Checksum should be calculated such that after adding all the words,
1262  * including the checksum word itself, the sum should be 0xBABA.
1263  */
1264 #define ICE_SR_SW_CHECKSUM_BASE         0xBABA
1265
1266 /* Link override related */
1267 #define ICE_SR_PFA_LINK_OVERRIDE_WORDS          10
1268 #define ICE_SR_PFA_LINK_OVERRIDE_PHY_WORDS      4
1269 #define ICE_SR_PFA_LINK_OVERRIDE_OFFSET         2
1270 #define ICE_SR_PFA_LINK_OVERRIDE_FEC_OFFSET     1
1271 #define ICE_SR_PFA_LINK_OVERRIDE_PHY_OFFSET     2
1272 #define ICE_FW_API_LINK_OVERRIDE_MAJ            1
1273 #define ICE_FW_API_LINK_OVERRIDE_MIN            5
1274 #define ICE_FW_API_LINK_OVERRIDE_PATCH          2
1275
1276 #define ICE_PBA_FLAG_DFLT               0xFAFA
1277 /* Hash redirection LUT for VSI - maximum array size */
1278 #define ICE_VSIQF_HLUT_ARRAY_SIZE       ((VSIQF_HLUT_MAX_INDEX + 1) * 4)
1279
1280 /*
1281  * Defines for values in the VF_PE_DB_SIZE bits in the GLPCI_LBARCTRL register.
1282  * This is needed to determine the BAR0 space for the VFs
1283  */
1284 #define GLPCI_LBARCTRL_VF_PE_DB_SIZE_0KB 0x0
1285 #define GLPCI_LBARCTRL_VF_PE_DB_SIZE_8KB 0x1
1286 #define GLPCI_LBARCTRL_VF_PE_DB_SIZE_64KB 0x2
1287
1288 /* AQ API version for LLDP_FILTER_CONTROL */
1289 #define ICE_FW_API_LLDP_FLTR_MAJ        1
1290 #define ICE_FW_API_LLDP_FLTR_MIN        7
1291 #define ICE_FW_API_LLDP_FLTR_PATCH      1
1292
1293 /* AQ API version for report default configuration */
1294 #define ICE_FW_API_REPORT_DFLT_CFG_MAJ          1
1295 #define ICE_FW_API_REPORT_DFLT_CFG_MIN          7
1296 #define ICE_FW_API_REPORT_DFLT_CFG_PATCH        3
1297 #endif /* _ICE_TYPE_H_ */