drivers/net/ixgbe/base/ixgbe_type.h

   1 /*******************************************************************************
   2
   3 Copyright (c) 2001-2015, Intel Corporation
   4 All rights reserved.
   5
   6 Redistribution and use in source and binary forms, with or without
   7 modification, are permitted provided that the following conditions are met:
   8
   9  1. Redistributions of source code must retain the above copyright notice,
  10     this list of conditions and the following disclaimer.
  11
  12  2. Redistributions in binary form must reproduce the above copyright
  13     notice, this list of conditions and the following disclaimer in the
  14     documentation and/or other materials provided with the distribution.
  15
  16  3. Neither the name of the Intel Corporation nor the names of its
  17     contributors may be used to endorse or promote products derived from
  18     this software without specific prior written permission.
  19
  20 THIS SOFTWARE IS PROVIDED BY THE COPYRIGHT HOLDERS AND CONTRIBUTORS "AS IS"
  21 AND ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT LIMITED TO, THE
  22 IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS FOR A PARTICULAR PURPOSE
  23 ARE DISCLAIMED. IN NO EVENT SHALL THE COPYRIGHT OWNER OR CONTRIBUTORS BE
  24 LIABLE FOR ANY DIRECT, INDIRECT, INCIDENTAL, SPECIAL, EXEMPLARY, OR
  25 CONSEQUENTIAL DAMAGES (INCLUDING, BUT NOT LIMITED TO, PROCUREMENT OF
  26 SUBSTITUTE GOODS OR SERVICES; LOSS OF USE, DATA, OR PROFITS; OR BUSINESS
  27 INTERRUPTION) HOWEVER CAUSED AND ON ANY THEORY OF LIABILITY, WHETHER IN
  28 CONTRACT, STRICT LIABILITY, OR TORT (INCLUDING NEGLIGENCE OR OTHERWISE)
  29 ARISING IN ANY WAY OUT OF THE USE OF THIS SOFTWARE, EVEN IF ADVISED OF THE
  30 POSSIBILITY OF SUCH DAMAGE.
  31
  32 ***************************************************************************/
  33
  34 #ifndef _IXGBE_TYPE_H_
  35 #define _IXGBE_TYPE_H_
  36
  37 /*
  38  * The following is a brief description of the error categories used by the
  39  * ERROR_REPORT* macros.
  40  *
  41  * - IXGBE_ERROR_INVALID_STATE
  42  * This category is for errors which represent a serious failure state that is
  43  * unexpected, and could be potentially harmful to device operation. It should
  44  * not be used for errors relating to issues that can be worked around or
  45  * ignored.
  46  *
  47  * - IXGBE_ERROR_POLLING
  48  * This category is for errors related to polling/timeout issues and should be
  49  * used in any case where the timeout occured, or a failure to obtain a lock, or
  50  * failure to receive data within the time limit.
  51  *
  52  * - IXGBE_ERROR_CAUTION
  53  * This category should be used for reporting issues that may be the cause of
  54  * other errors, such as temperature warnings. It should indicate an event which
  55  * could be serious, but hasn't necessarily caused problems yet.
  56  *
  57  * - IXGBE_ERROR_SOFTWARE
  58  * This category is intended for errors due to software state preventing
  59  * something. The category is not intended for errors due to bad arguments, or
  60  * due to unsupported features. It should be used when a state occurs which
  61  * prevents action but is not a serious issue.
  62  *
  63  * - IXGBE_ERROR_ARGUMENT
  64  * This category is for when a bad or invalid argument is passed. It should be
  65  * used whenever a function is called and error checking has detected the
  66  * argument is wrong or incorrect.
  67  *
  68  * - IXGBE_ERROR_UNSUPPORTED
  69  * This category is for errors which are due to unsupported circumstances or
  70  * configuration issues. It should not be used when the issue is due to an
  71  * invalid argument, but for when something has occurred that is unsupported
  72  * (Ex: Flow control autonegotiation or an unsupported SFP+ module.)
  73  */
  74
  75 #include "ixgbe_osdep.h"
  76
  77 /* Override this by setting IOMEM in your ixgbe_osdep.h header */
  78
  79 /* Vendor ID */
  80 #define IXGBE_INTEL_VENDOR_ID                   0x8086
  81
  82 /* Device IDs */
  83 #define IXGBE_DEV_ID_82598                      0x10B6
  84 #define IXGBE_DEV_ID_82598_BX                   0x1508
  85 #define IXGBE_DEV_ID_82598AF_DUAL_PORT          0x10C6
  86 #define IXGBE_DEV_ID_82598AF_SINGLE_PORT        0x10C7
  87 #define IXGBE_DEV_ID_82598AT                    0x10C8
  88 #define IXGBE_DEV_ID_82598AT2                   0x150B
  89 #define IXGBE_DEV_ID_82598EB_SFP_LOM            0x10DB
  90 #define IXGBE_DEV_ID_82598EB_CX4                0x10DD
  91 #define IXGBE_DEV_ID_82598_CX4_DUAL_PORT        0x10EC
  92 #define IXGBE_DEV_ID_82598_DA_DUAL_PORT         0x10F1
  93 #define IXGBE_DEV_ID_82598_SR_DUAL_PORT_EM      0x10E1
  94 #define IXGBE_DEV_ID_82598EB_XF_LR              0x10F4
  95 #define IXGBE_DEV_ID_82599_KX4                  0x10F7
  96 #define IXGBE_DEV_ID_82599_KX4_MEZZ             0x1514
  97 #define IXGBE_DEV_ID_82599_KR                   0x1517
  98 #define IXGBE_DEV_ID_82599_COMBO_BACKPLANE      0x10F8
  99 #define IXGBE_SUBDEV_ID_82599_KX4_KR_MEZZ       0x000C
 100 #define IXGBE_DEV_ID_82599_CX4                  0x10F9
 101 #define IXGBE_DEV_ID_82599_SFP                  0x10FB
 102 #define IXGBE_SUBDEV_ID_82599_SFP               0x11A9
 103 #define IXGBE_SUBDEV_ID_82599_SFP_WOL0          0x1071
 104 #define IXGBE_SUBDEV_ID_82599_RNDC              0x1F72
 105 #define IXGBE_SUBDEV_ID_82599_560FLR            0x17D0
 106 #define IXGBE_SUBDEV_ID_82599_ECNA_DP           0x0470
 107 #define IXGBE_SUBDEV_ID_82599_SP_560FLR         0x211B
 108 #define IXGBE_SUBDEV_ID_82599_LOM_SFP           0x8976
 109 #define IXGBE_SUBDEV_ID_82599_LOM_SNAP6         0x2159
 110 #define IXGBE_SUBDEV_ID_82599_SFP_1OCP          0x000D
 111 #define IXGBE_SUBDEV_ID_82599_SFP_2OCP          0x0008
 112 #define IXGBE_SUBDEV_ID_82599_SFP_LOM           0x06EE
 113 #define IXGBE_DEV_ID_82599_BACKPLANE_FCOE       0x152A
 114 #define IXGBE_DEV_ID_82599_SFP_FCOE             0x1529
 115 #define IXGBE_DEV_ID_82599_SFP_EM               0x1507
 116 #define IXGBE_DEV_ID_82599_SFP_SF2              0x154D
 117 #define IXGBE_DEV_ID_82599_SFP_SF_QP            0x154A
 118 #define IXGBE_DEV_ID_82599_QSFP_SF_QP           0x1558
 119 #define IXGBE_DEV_ID_82599EN_SFP                0x1557
 120 #define IXGBE_SUBDEV_ID_82599EN_SFP_OCP1        0x0001
 121 #define IXGBE_DEV_ID_82599_XAUI_LOM             0x10FC
 122 #define IXGBE_DEV_ID_82599_T3_LOM               0x151C
 123 #define IXGBE_DEV_ID_82599_VF                   0x10ED
 124 #define IXGBE_DEV_ID_82599_VF_HV                0x152E
 125 #define IXGBE_DEV_ID_82599_LS                   0x154F
 126 #define IXGBE_DEV_ID_X540T                      0x1528
 127 #define IXGBE_DEV_ID_X540_VF                    0x1515
 128 #define IXGBE_DEV_ID_X540_VF_HV                 0x1530
 129 #define IXGBE_DEV_ID_X540T1                     0x1560
 130 #define IXGBE_DEV_ID_X550T                      0x1563
 131 #define IXGBE_DEV_ID_X550T1                     0x15D1
 132 /* Placeholder value, pending official value. */
 133 #define IXGBE_DEV_ID_X550EM_A_KR                0x15C2
 134 #define IXGBE_DEV_ID_X550EM_A_KR_L              0x15C3
 135 #define IXGBE_DEV_ID_X550EM_A_SFP_N             0x15C4
 136 #define IXGBE_DEV_ID_X550EM_A_1G_T              0x15C6
 137 #define IXGBE_DEV_ID_X550EM_A_1G_T_L            0x15C7
 138 #define IXGBE_DEV_ID_X550EM_A_10G_T             0x15C8
 139 #define IXGBE_DEV_ID_X550EM_A_QSFP              0x15CA
 140 #define IXGBE_DEV_ID_X550EM_A_QSFP_N            0x15CC
 141 #define IXGBE_DEV_ID_X550EM_A_SFP               0x15CE
 142 #define IXGBE_DEV_ID_X550EM_X_KX4               0x15AA
 143 #define IXGBE_DEV_ID_X550EM_X_KR                0x15AB
 144 #define IXGBE_DEV_ID_X550EM_X_SFP               0x15AC
 145 #define IXGBE_DEV_ID_X550EM_X_10G_T             0x15AD
 146 #define IXGBE_DEV_ID_X550EM_X_1G_T              0x15AE
 147 #define IXGBE_DEV_ID_X550_VF_HV                 0x1564
 148 #define IXGBE_DEV_ID_X550_VF                    0x1565
 149 #define IXGBE_DEV_ID_X550EM_A_VF                0x15C5
 150 #define IXGBE_DEV_ID_X550EM_A_VF_HV             0x15B4
 151 #define IXGBE_DEV_ID_X550EM_X_VF                0x15A8
 152 #define IXGBE_DEV_ID_X550EM_X_VF_HV             0x15A9
 153
 154 #define IXGBE_CAT(r, m) IXGBE_##r##m
 155
 156 #define IXGBE_BY_MAC(_hw, r) ((_hw)->mvals[IXGBE_CAT(r, _IDX)])
 157
 158 /* General Registers */
 159 #define IXGBE_CTRL              0x00000
 160 #define IXGBE_STATUS            0x00008
 161 #define IXGBE_CTRL_EXT          0x00018
 162 #define IXGBE_ESDP              0x00020
 163 #define IXGBE_EODSDP            0x00028
 164 #define IXGBE_I2CCTL_82599      0x00028
 165 #define IXGBE_I2CCTL            IXGBE_I2CCTL_82599
 166 #define IXGBE_I2CCTL_X540       IXGBE_I2CCTL_82599
 167 #define IXGBE_I2CCTL_X550       0x15F5C
 168 #define IXGBE_I2CCTL_X550EM_x   IXGBE_I2CCTL_X550
 169 #define IXGBE_I2CCTL_X550EM_a   IXGBE_I2CCTL_X550
 170 #define IXGBE_I2CCTL_BY_MAC(_hw) IXGBE_BY_MAC((_hw), I2CCTL)
 171 #define IXGBE_PHY_GPIO          0x00028
 172 #define IXGBE_MAC_GPIO          0x00030
 173 #define IXGBE_PHYINT_STATUS0    0x00100
 174 #define IXGBE_PHYINT_STATUS1    0x00104
 175 #define IXGBE_PHYINT_STATUS2    0x00108
 176 #define IXGBE_LEDCTL            0x00200
 177 #define IXGBE_FRTIMER           0x00048
 178 #define IXGBE_TCPTIMER          0x0004C
 179 #define IXGBE_CORESPARE         0x00600
 180 #define IXGBE_EXVET             0x05078
 181
 182 /* NVM Registers */
 183 #define IXGBE_EEC               0x10010
 184 #define IXGBE_EEC_X540          IXGBE_EEC
 185 #define IXGBE_EEC_X550          IXGBE_EEC
 186 #define IXGBE_EEC_X550EM_x      IXGBE_EEC
 187 #define IXGBE_EEC_X550EM_a      0x15FF8
 188 #define IXGBE_EEC_BY_MAC(_hw)   IXGBE_BY_MAC((_hw), EEC)
 189
 190 #define IXGBE_EERD              0x10014
 191 #define IXGBE_EEWR              0x10018
 192
 193 #define IXGBE_FLA               0x1001C
 194 #define IXGBE_FLA_X540          IXGBE_FLA
 195 #define IXGBE_FLA_X550          IXGBE_FLA
 196 #define IXGBE_FLA_X550EM_x      IXGBE_FLA
 197 #define IXGBE_FLA_X550EM_a      0x15F6C
 198 #define IXGBE_FLA_BY_MAC(_hw)   IXGBE_BY_MAC((_hw), FLA)
 199
 200 #define IXGBE_EEMNGCTL  0x10110
 201 #define IXGBE_EEMNGDATA 0x10114
 202 #define IXGBE_FLMNGCTL  0x10118
 203 #define IXGBE_FLMNGDATA 0x1011C
 204 #define IXGBE_FLMNGCNT  0x10120
 205 #define IXGBE_FLOP      0x1013C
 206
 207 #define IXGBE_GRC               0x10200
 208 #define IXGBE_GRC_X540          IXGBE_GRC
 209 #define IXGBE_GRC_X550          IXGBE_GRC
 210 #define IXGBE_GRC_X550EM_x      IXGBE_GRC
 211 #define IXGBE_GRC_X550EM_a      0x15F64
 212 #define IXGBE_GRC_BY_MAC(_hw)   IXGBE_BY_MAC((_hw), GRC)
 213
 214 #define IXGBE_SRAMREL           0x10210
 215 #define IXGBE_SRAMREL_X540      IXGBE_SRAMREL
 216 #define IXGBE_SRAMREL_X550      IXGBE_SRAMREL
 217 #define IXGBE_SRAMREL_X550EM_x  IXGBE_SRAMREL
 218 #define IXGBE_SRAMREL_X550EM_a  0x15F6C
 219 #define IXGBE_SRAMREL_BY_MAC(_hw)       IXGBE_BY_MAC((_hw), SRAMREL)
 220
 221 #define IXGBE_PHYDBG    0x10218
 222
 223 /* General Receive Control */
 224 #define IXGBE_GRC_MNG   0x00000001 /* Manageability Enable */
 225 #define IXGBE_GRC_APME  0x00000002 /* APM enabled in EEPROM */
 226
 227 #define IXGBE_VPDDIAG0  0x10204
 228 #define IXGBE_VPDDIAG1  0x10208
 229
 230 /* I2CCTL Bit Masks */
 231 #define IXGBE_I2C_CLK_IN                0x00000001
 232 #define IXGBE_I2C_CLK_IN_X540           IXGBE_I2C_CLK_IN
 233 #define IXGBE_I2C_CLK_IN_X550           0x00004000
 234 #define IXGBE_I2C_CLK_IN_X550EM_x       IXGBE_I2C_CLK_IN_X550
 235 #define IXGBE_I2C_CLK_IN_X550EM_a       IXGBE_I2C_CLK_IN_X550
 236 #define IXGBE_I2C_CLK_IN_BY_MAC(_hw)    IXGBE_BY_MAC((_hw), I2C_CLK_IN)
 237
 238 #define IXGBE_I2C_CLK_OUT               0x00000002
 239 #define IXGBE_I2C_CLK_OUT_X540          IXGBE_I2C_CLK_OUT
 240 #define IXGBE_I2C_CLK_OUT_X550          0x00000200
 241 #define IXGBE_I2C_CLK_OUT_X550EM_x      IXGBE_I2C_CLK_OUT_X550
 242 #define IXGBE_I2C_CLK_OUT_X550EM_a      IXGBE_I2C_CLK_OUT_X550
 243 #define IXGBE_I2C_CLK_OUT_BY_MAC(_hw)   IXGBE_BY_MAC((_hw), I2C_CLK_OUT)
 244
 245 #define IXGBE_I2C_DATA_IN               0x00000004
 246 #define IXGBE_I2C_DATA_IN_X540          IXGBE_I2C_DATA_IN
 247 #define IXGBE_I2C_DATA_IN_X550          0x00001000
 248 #define IXGBE_I2C_DATA_IN_X550EM_x      IXGBE_I2C_DATA_IN_X550
 249 #define IXGBE_I2C_DATA_IN_X550EM_a      IXGBE_I2C_DATA_IN_X550
 250 #define IXGBE_I2C_DATA_IN_BY_MAC(_hw)   IXGBE_BY_MAC((_hw), I2C_DATA_IN)
 251
 252 #define IXGBE_I2C_DATA_OUT              0x00000008
 253 #define IXGBE_I2C_DATA_OUT_X540         IXGBE_I2C_DATA_OUT
 254 #define IXGBE_I2C_DATA_OUT_X550         0x00000400
 255 #define IXGBE_I2C_DATA_OUT_X550EM_x     IXGBE_I2C_DATA_OUT_X550
 256 #define IXGBE_I2C_DATA_OUT_X550EM_a     IXGBE_I2C_DATA_OUT_X550
 257 #define IXGBE_I2C_DATA_OUT_BY_MAC(_hw)  IXGBE_BY_MAC((_hw), I2C_DATA_OUT)
 258
 259 #define IXGBE_I2C_DATA_OE_N_EN          0
 260 #define IXGBE_I2C_DATA_OE_N_EN_X540     IXGBE_I2C_DATA_OE_N_EN
 261 #define IXGBE_I2C_DATA_OE_N_EN_X550     0x00000800
 262 #define IXGBE_I2C_DATA_OE_N_EN_X550EM_x IXGBE_I2C_DATA_OE_N_EN_X550
 263 #define IXGBE_I2C_DATA_OE_N_EN_X550EM_a IXGBE_I2C_DATA_OE_N_EN_X550
 264 #define IXGBE_I2C_DATA_OE_N_EN_BY_MAC(_hw) IXGBE_BY_MAC((_hw), I2C_DATA_OE_N_EN)
 265
 266 #define IXGBE_I2C_BB_EN                 0
 267 #define IXGBE_I2C_BB_EN_X540            IXGBE_I2C_BB_EN
 268 #define IXGBE_I2C_BB_EN_X550            0x00000100
 269 #define IXGBE_I2C_BB_EN_X550EM_x        IXGBE_I2C_BB_EN_X550
 270 #define IXGBE_I2C_BB_EN_X550EM_a        IXGBE_I2C_BB_EN_X550
 271
 272 #define IXGBE_I2C_BB_EN_BY_MAC(_hw)     IXGBE_BY_MAC((_hw), I2C_BB_EN)
 273
 274 #define IXGBE_I2C_CLK_OE_N_EN           0
 275 #define IXGBE_I2C_CLK_OE_N_EN_X540      IXGBE_I2C_CLK_OE_N_EN
 276 #define IXGBE_I2C_CLK_OE_N_EN_X550      0x00002000
 277 #define IXGBE_I2C_CLK_OE_N_EN_X550EM_x  IXGBE_I2C_CLK_OE_N_EN_X550
 278 #define IXGBE_I2C_CLK_OE_N_EN_X550EM_a  IXGBE_I2C_CLK_OE_N_EN_X550
 279 #define IXGBE_I2C_CLK_OE_N_EN_BY_MAC(_hw) IXGBE_BY_MAC((_hw), I2C_CLK_OE_N_EN)
 280 #define IXGBE_I2C_CLOCK_STRETCHING_TIMEOUT      500
 281
 282 #define IXGBE_I2C_THERMAL_SENSOR_ADDR   0xF8
 283 #define IXGBE_EMC_INTERNAL_DATA         0x00
 284 #define IXGBE_EMC_INTERNAL_THERM_LIMIT  0x20
 285 #define IXGBE_EMC_DIODE1_DATA           0x01
 286 #define IXGBE_EMC_DIODE1_THERM_LIMIT    0x19
 287 #define IXGBE_EMC_DIODE2_DATA           0x23
 288 #define IXGBE_EMC_DIODE2_THERM_LIMIT    0x1A
 289
 290 #define IXGBE_MAX_SENSORS               3
 291
 292 struct ixgbe_thermal_diode_data {
 293         u8 location;
 294         u8 temp;
 295         u8 caution_thresh;
 296         u8 max_op_thresh;
 297 };
 298
 299 struct ixgbe_thermal_sensor_data {
 300         struct ixgbe_thermal_diode_data sensor[IXGBE_MAX_SENSORS];
 301 };
 302
 303 /* Interrupt Registers */
 304 #define IXGBE_EICR              0x00800
 305 #define IXGBE_EICS              0x00808
 306 #define IXGBE_EIMS              0x00880
 307 #define IXGBE_EIMC              0x00888
 308 #define IXGBE_EIAC              0x00810
 309 #define IXGBE_EIAM              0x00890
 310 #define IXGBE_EICS_EX(_i)       (0x00A90 + (_i) * 4)
 311 #define IXGBE_EIMS_EX(_i)       (0x00AA0 + (_i) * 4)
 312 #define IXGBE_EIMC_EX(_i)       (0x00AB0 + (_i) * 4)
 313 #define IXGBE_EIAM_EX(_i)       (0x00AD0 + (_i) * 4)
 314 /* 82599 EITR is only 12 bits, with the lower 3 always zero */
 315 /*
 316  * 82598 EITR is 16 bits but set the limits based on the max
 317  * supported by all ixgbe hardware
 318  */
 319 #define IXGBE_MAX_INT_RATE      488281
 320 #define IXGBE_MIN_INT_RATE      956
 321 #define IXGBE_MAX_EITR          0x00000FF8
 322 #define IXGBE_MIN_EITR          8
 323 #define IXGBE_EITR(_i)          (((_i) <= 23) ? (0x00820 + ((_i) * 4)) : \
 324                                  (0x012300 + (((_i) - 24) * 4)))
 325 #define IXGBE_EITR_ITR_INT_MASK 0x00000FF8
 326 #define IXGBE_EITR_LLI_MOD      0x00008000
 327 #define IXGBE_EITR_CNT_WDIS     0x80000000
 328 #define IXGBE_IVAR(_i)          (0x00900 + ((_i) * 4)) /* 24 at 0x900-0x960 */
 329 #define IXGBE_IVAR_MISC         0x00A00 /* misc MSI-X interrupt causes */
 330 #define IXGBE_EITRSEL           0x00894
 331 #define IXGBE_MSIXT             0x00000 /* MSI-X Table. 0x0000 - 0x01C */
 332 #define IXGBE_MSIXPBA           0x02000 /* MSI-X Pending bit array */
 333 #define IXGBE_PBACL(_i) (((_i) == 0) ? (0x11068) : (0x110C0 + ((_i) * 4)))
 334 #define IXGBE_GPIE              0x00898
 335
 336 /* Flow Control Registers */
 337 #define IXGBE_FCADBUL           0x03210
 338 #define IXGBE_FCADBUH           0x03214
 339 #define IXGBE_FCAMACL           0x04328
 340 #define IXGBE_FCAMACH           0x0432C
 341 #define IXGBE_FCRTH_82599(_i)   (0x03260 + ((_i) * 4)) /* 8 of these (0-7) */
 342 #define IXGBE_FCRTL_82599(_i)   (0x03220 + ((_i) * 4)) /* 8 of these (0-7) */
 343 #define IXGBE_PFCTOP            0x03008
 344 #define IXGBE_FCTTV(_i)         (0x03200 + ((_i) * 4)) /* 4 of these (0-3) */
 345 #define IXGBE_FCRTL(_i)         (0x03220 + ((_i) * 8)) /* 8 of these (0-7) */
 346 #define IXGBE_FCRTH(_i)         (0x03260 + ((_i) * 8)) /* 8 of these (0-7) */
 347 #define IXGBE_FCRTV             0x032A0
 348 #define IXGBE_FCCFG             0x03D00
 349 #define IXGBE_TFCS              0x0CE00
 350
 351 /* Receive DMA Registers */
 352 #define IXGBE_RDBAL(_i) (((_i) < 64) ? (0x01000 + ((_i) * 0x40)) : \
 353                          (0x0D000 + (((_i) - 64) * 0x40)))
 354 #define IXGBE_RDBAH(_i) (((_i) < 64) ? (0x01004 + ((_i) * 0x40)) : \
 355                          (0x0D004 + (((_i) - 64) * 0x40)))
 356 #define IXGBE_RDLEN(_i) (((_i) < 64) ? (0x01008 + ((_i) * 0x40)) : \
 357                          (0x0D008 + (((_i) - 64) * 0x40)))
 358 #define IXGBE_RDH(_i)   (((_i) < 64) ? (0x01010 + ((_i) * 0x40)) : \
 359                          (0x0D010 + (((_i) - 64) * 0x40)))
 360 #define IXGBE_RDT(_i)   (((_i) < 64) ? (0x01018 + ((_i) * 0x40)) : \
 361                          (0x0D018 + (((_i) - 64) * 0x40)))
 362 #define IXGBE_RXDCTL(_i)        (((_i) < 64) ? (0x01028 + ((_i) * 0x40)) : \
 363                                  (0x0D028 + (((_i) - 64) * 0x40)))
 364 #define IXGBE_RSCCTL(_i)        (((_i) < 64) ? (0x0102C + ((_i) * 0x40)) : \
 365                                  (0x0D02C + (((_i) - 64) * 0x40)))
 366 #define IXGBE_RSCDBU    0x03028
 367 #define IXGBE_RDDCC     0x02F20
 368 #define IXGBE_RXMEMWRAP 0x03190
 369 #define IXGBE_STARCTRL  0x03024
 370 /*
 371  * Split and Replication Receive Control Registers
 372  * 00-15 : 0x02100 + n*4
 373  * 16-64 : 0x01014 + n*0x40
 374  * 64-127: 0x0D014 + (n-64)*0x40
 375  */
 376 #define IXGBE_SRRCTL(_i)        (((_i) <= 15) ? (0x02100 + ((_i) * 4)) : \
 377                                  (((_i) < 64) ? (0x01014 + ((_i) * 0x40)) : \
 378                                  (0x0D014 + (((_i) - 64) * 0x40))))
 379 /*
 380  * Rx DCA Control Register:
 381  * 00-15 : 0x02200 + n*4
 382  * 16-64 : 0x0100C + n*0x40
 383  * 64-127: 0x0D00C + (n-64)*0x40
 384  */
 385 #define IXGBE_DCA_RXCTRL(_i)    (((_i) <= 15) ? (0x02200 + ((_i) * 4)) : \
 386                                  (((_i) < 64) ? (0x0100C + ((_i) * 0x40)) : \
 387                                  (0x0D00C + (((_i) - 64) * 0x40))))
 388 #define IXGBE_RDRXCTL           0x02F00
 389 /* 8 of these 0x03C00 - 0x03C1C */
 390 #define IXGBE_RXPBSIZE(_i)      (0x03C00 + ((_i) * 4))
 391 #define IXGBE_RXCTRL            0x03000
 392 #define IXGBE_DROPEN            0x03D04
 393 #define IXGBE_RXPBSIZE_SHIFT    10
 394 #define IXGBE_RXPBSIZE_MASK     0x000FFC00
 395
 396 /* Receive Registers */
 397 #define IXGBE_RXCSUM            0x05000
 398 #define IXGBE_RFCTL             0x05008
 399 #define IXGBE_DRECCCTL          0x02F08
 400 #define IXGBE_DRECCCTL_DISABLE  0
 401 #define IXGBE_DRECCCTL2         0x02F8C
 402
 403 /* Multicast Table Array - 128 entries */
 404 #define IXGBE_MTA(_i)           (0x05200 + ((_i) * 4))
 405 #define IXGBE_RAL(_i)           (((_i) <= 15) ? (0x05400 + ((_i) * 8)) : \
 406                                  (0x0A200 + ((_i) * 8)))
 407 #define IXGBE_RAH(_i)           (((_i) <= 15) ? (0x05404 + ((_i) * 8)) : \
 408                                  (0x0A204 + ((_i) * 8)))
 409 #define IXGBE_MPSAR_LO(_i)      (0x0A600 + ((_i) * 8))
 410 #define IXGBE_MPSAR_HI(_i)      (0x0A604 + ((_i) * 8))
 411 /* Packet split receive type */
 412 #define IXGBE_PSRTYPE(_i)       (((_i) <= 15) ? (0x05480 + ((_i) * 4)) : \
 413                                  (0x0EA00 + ((_i) * 4)))
 414 /* array of 4096 1-bit vlan filters */
 415 #define IXGBE_VFTA(_i)          (0x0A000 + ((_i) * 4))
 416 /*array of 4096 4-bit vlan vmdq indices */
 417 #define IXGBE_VFTAVIND(_j, _i)  (0x0A200 + ((_j) * 0x200) + ((_i) * 4))
 418 #define IXGBE_FCTRL             0x05080
 419 #define IXGBE_VLNCTRL           0x05088
 420 #define IXGBE_MCSTCTRL          0x05090
 421 #define IXGBE_MRQC              0x05818
 422 #define IXGBE_SAQF(_i)  (0x0E000 + ((_i) * 4)) /* Source Address Queue Filter */
 423 #define IXGBE_DAQF(_i)  (0x0E200 + ((_i) * 4)) /* Dest. Address Queue Filter */
 424 #define IXGBE_SDPQF(_i) (0x0E400 + ((_i) * 4)) /* Src Dest. Addr Queue Filter */
 425 #define IXGBE_FTQF(_i)  (0x0E600 + ((_i) * 4)) /* Five Tuple Queue Filter */
 426 #define IXGBE_ETQF(_i)  (0x05128 + ((_i) * 4)) /* EType Queue Filter */
 427 #define IXGBE_ETQS(_i)  (0x0EC00 + ((_i) * 4)) /* EType Queue Select */
 428 #define IXGBE_SYNQF     0x0EC30 /* SYN Packet Queue Filter */
 429 #define IXGBE_RQTC      0x0EC70
 430 #define IXGBE_MTQC      0x08120
 431 #define IXGBE_VLVF(_i)  (0x0F100 + ((_i) * 4))  /* 64 of these (0-63) */
 432 #define IXGBE_VLVFB(_i) (0x0F200 + ((_i) * 4))  /* 128 of these (0-127) */
 433 #define IXGBE_VMVIR(_i) (0x08000 + ((_i) * 4))  /* 64 of these (0-63) */
 434 #define IXGBE_PFFLPL            0x050B0
 435 #define IXGBE_PFFLPH            0x050B4
 436 #define IXGBE_VT_CTL            0x051B0
 437 #define IXGBE_PFMAILBOX(_i)     (0x04B00 + (4 * (_i))) /* 64 total */
 438 /* 64 Mailboxes, 16 DW each */
 439 #define IXGBE_PFMBMEM(_i)       (0x13000 + (64 * (_i)))
 440 #define IXGBE_PFMBICR(_i)       (0x00710 + (4 * (_i))) /* 4 total */
 441 #define IXGBE_PFMBIMR(_i)       (0x00720 + (4 * (_i))) /* 4 total */
 442 #define IXGBE_VFRE(_i)          (0x051E0 + ((_i) * 4))
 443 #define IXGBE_VFTE(_i)          (0x08110 + ((_i) * 4))
 444 #define IXGBE_VMECM(_i)         (0x08790 + ((_i) * 4))
 445 #define IXGBE_QDE               0x2F04
 446 #define IXGBE_VMTXSW(_i)        (0x05180 + ((_i) * 4)) /* 2 total */
 447 #define IXGBE_VMOLR(_i)         (0x0F000 + ((_i) * 4)) /* 64 total */
 448 #define IXGBE_UTA(_i)           (0x0F400 + ((_i) * 4))
 449 #define IXGBE_MRCTL(_i)         (0x0F600 + ((_i) * 4))
 450 #define IXGBE_VMRVLAN(_i)       (0x0F610 + ((_i) * 4))
 451 #define IXGBE_VMRVM(_i)         (0x0F630 + ((_i) * 4))
 452 #define IXGBE_LVMMC_RX          0x2FA8
 453 #define IXGBE_LVMMC_TX          0x8108
 454 #define IXGBE_LMVM_RX           0x2FA4
 455 #define IXGBE_LMVM_TX           0x8124
 456 #define IXGBE_WQBR_RX(_i)       (0x2FB0 + ((_i) * 4)) /* 4 total */
 457 #define IXGBE_WQBR_TX(_i)       (0x8130 + ((_i) * 4)) /* 4 total */
 458 #define IXGBE_L34T_IMIR(_i)     (0x0E800 + ((_i) * 4)) /*128 of these (0-127)*/
 459 #define IXGBE_RXFECCERR0        0x051B8
 460 #define IXGBE_LLITHRESH         0x0EC90
 461 #define IXGBE_IMIR(_i)          (0x05A80 + ((_i) * 4))  /* 8 of these (0-7) */
 462 #define IXGBE_IMIREXT(_i)       (0x05AA0 + ((_i) * 4))  /* 8 of these (0-7) */
 463 #define IXGBE_IMIRVP            0x05AC0
 464 #define IXGBE_VMD_CTL           0x0581C
 465 #define IXGBE_RETA(_i)          (0x05C00 + ((_i) * 4))  /* 32 of these (0-31) */
 466 #define IXGBE_ERETA(_i)         (0x0EE80 + ((_i) * 4))  /* 96 of these (0-95) */
 467 #define IXGBE_RSSRK(_i)         (0x05C80 + ((_i) * 4))  /* 10 of these (0-9) */
 468
 469 /* Registers for setting up RSS on X550 with SRIOV
 470  * _p - pool number (0..63)
 471  * _i - index (0..10 for PFVFRSSRK, 0..15 for PFVFRETA)
 472  */
 473 #define IXGBE_PFVFMRQC(_p)      (0x03400 + ((_p) * 4))
 474 #define IXGBE_PFVFRSSRK(_i, _p) (0x018000 + ((_i) * 4) + ((_p) * 0x40))
 475 #define IXGBE_PFVFRETA(_i, _p)  (0x019000 + ((_i) * 4) + ((_p) * 0x40))
 476
 477 /* Flow Director registers */
 478 #define IXGBE_FDIRCTRL  0x0EE00
 479 #define IXGBE_FDIRHKEY  0x0EE68
 480 #define IXGBE_FDIRSKEY  0x0EE6C
 481 #define IXGBE_FDIRDIP4M 0x0EE3C
 482 #define IXGBE_FDIRSIP4M 0x0EE40
 483 #define IXGBE_FDIRTCPM  0x0EE44
 484 #define IXGBE_FDIRUDPM  0x0EE48
 485 #define IXGBE_FDIRSCTPM 0x0EE78
 486 #define IXGBE_FDIRIP6M  0x0EE74
 487 #define IXGBE_FDIRM     0x0EE70
 488
 489 /* Flow Director Stats registers */
 490 #define IXGBE_FDIRFREE  0x0EE38
 491 #define IXGBE_FDIRLEN   0x0EE4C
 492 #define IXGBE_FDIRUSTAT 0x0EE50
 493 #define IXGBE_FDIRFSTAT 0x0EE54
 494 #define IXGBE_FDIRMATCH 0x0EE58
 495 #define IXGBE_FDIRMISS  0x0EE5C
 496
 497 /* Flow Director Programming registers */
 498 #define IXGBE_FDIRSIPv6(_i) (0x0EE0C + ((_i) * 4)) /* 3 of these (0-2) */
 499 #define IXGBE_FDIRIPSA  0x0EE18
 500 #define IXGBE_FDIRIPDA  0x0EE1C
 501 #define IXGBE_FDIRPORT  0x0EE20
 502 #define IXGBE_FDIRVLAN  0x0EE24
 503 #define IXGBE_FDIRHASH  0x0EE28
 504 #define IXGBE_FDIRCMD   0x0EE2C
 505
 506 /* Transmit DMA registers */
 507 #define IXGBE_TDBAL(_i)         (0x06000 + ((_i) * 0x40)) /* 32 of them (0-31)*/
 508 #define IXGBE_TDBAH(_i)         (0x06004 + ((_i) * 0x40))
 509 #define IXGBE_TDLEN(_i)         (0x06008 + ((_i) * 0x40))
 510 #define IXGBE_TDH(_i)           (0x06010 + ((_i) * 0x40))
 511 #define IXGBE_TDT(_i)           (0x06018 + ((_i) * 0x40))
 512 #define IXGBE_TXDCTL(_i)        (0x06028 + ((_i) * 0x40))
 513 #define IXGBE_TDWBAL(_i)        (0x06038 + ((_i) * 0x40))
 514 #define IXGBE_TDWBAH(_i)        (0x0603C + ((_i) * 0x40))
 515 #define IXGBE_DTXCTL            0x07E00
 516
 517 #define IXGBE_DMATXCTL          0x04A80
 518 #define IXGBE_PFVFSPOOF(_i)     (0x08200 + ((_i) * 4)) /* 8 of these 0 - 7 */
 519 #define IXGBE_PFDTXGSWC         0x08220
 520 #define IXGBE_DTXMXSZRQ         0x08100
 521 #define IXGBE_DTXTCPFLGL        0x04A88
 522 #define IXGBE_DTXTCPFLGH        0x04A8C
 523 #define IXGBE_LBDRPEN           0x0CA00
 524 #define IXGBE_TXPBTHRESH(_i)    (0x04950 + ((_i) * 4)) /* 8 of these 0 - 7 */
 525
 526 #define IXGBE_DMATXCTL_TE       0x1 /* Transmit Enable */
 527 #define IXGBE_DMATXCTL_NS       0x2 /* No Snoop LSO hdr buffer */
 528 #define IXGBE_DMATXCTL_GDV      0x8 /* Global Double VLAN */
 529 #define IXGBE_DMATXCTL_MDP_EN   0x20 /* Bit 5 */
 530 #define IXGBE_DMATXCTL_MBINTEN  0x40 /* Bit 6 */
 531 #define IXGBE_DMATXCTL_VT_SHIFT 16  /* VLAN EtherType */
 532
 533 #define IXGBE_PFDTXGSWC_VT_LBEN 0x1 /* Local L2 VT switch enable */
 534
 535 /* Anti-spoofing defines */
 536 #define IXGBE_SPOOF_MACAS_MASK          0xFF
 537 #define IXGBE_SPOOF_VLANAS_MASK         0xFF00
 538 #define IXGBE_SPOOF_VLANAS_SHIFT        8
 539 #define IXGBE_SPOOF_ETHERTYPEAS         0xFF000000
 540 #define IXGBE_SPOOF_ETHERTYPEAS_SHIFT   16
 541 #define IXGBE_PFVFSPOOF_REG_COUNT       8
 542 /* 16 of these (0-15) */
 543 #define IXGBE_DCA_TXCTRL(_i)            (0x07200 + ((_i) * 4))
 544 /* Tx DCA Control register : 128 of these (0-127) */
 545 #define IXGBE_DCA_TXCTRL_82599(_i)      (0x0600C + ((_i) * 0x40))
 546 #define IXGBE_TIPG                      0x0CB00
 547 #define IXGBE_TXPBSIZE(_i)              (0x0CC00 + ((_i) * 4)) /* 8 of these */
 548 #define IXGBE_MNGTXMAP                  0x0CD10
 549 #define IXGBE_TIPG_FIBER_DEFAULT        3
 550 #define IXGBE_TXPBSIZE_SHIFT            10
 551
 552 /* Wake up registers */
 553 #define IXGBE_WUC       0x05800
 554 #define IXGBE_WUFC      0x05808
 555 #define IXGBE_WUS       0x05810
 556 #define IXGBE_IPAV      0x05838
 557 #define IXGBE_IP4AT     0x05840 /* IPv4 table 0x5840-0x5858 */
 558 #define IXGBE_IP6AT     0x05880 /* IPv6 table 0x5880-0x588F */
 559
 560 #define IXGBE_WUPL      0x05900
 561 #define IXGBE_WUPM      0x05A00 /* wake up pkt memory 0x5A00-0x5A7C */
 562 #define IXGBE_PROXYS    0x05F60 /* Proxying Status Register */
 563 #define IXGBE_PROXYFC   0x05F64 /* Proxying Filter Control Register */
 564 #define IXGBE_VXLANCTRL 0x0000507C /* Rx filter VXLAN UDPPORT Register */
 565
 566 #define IXGBE_FHFT(_n)  (0x09000 + ((_n) * 0x100)) /* Flex host filter table */
 567 /* Ext Flexible Host Filter Table */
 568 #define IXGBE_FHFT_EXT(_n)      (0x09800 + ((_n) * 0x100))
 569 #define IXGBE_FHFT_EXT_X550(_n) (0x09600 + ((_n) * 0x100))
 570
 571 /* Four Flexible Filters are supported */
 572 #define IXGBE_FLEXIBLE_FILTER_COUNT_MAX         4
 573
 574 /* Six Flexible Filters are supported */
 575 #define IXGBE_FLEXIBLE_FILTER_COUNT_MAX_6       6
 576 /* Eight Flexible Filters are supported */
 577 #define IXGBE_FLEXIBLE_FILTER_COUNT_MAX_8       8
 578 #define IXGBE_EXT_FLEXIBLE_FILTER_COUNT_MAX     2
 579
 580 /* Each Flexible Filter is at most 128 (0x80) bytes in length */
 581 #define IXGBE_FLEXIBLE_FILTER_SIZE_MAX          128
 582 #define IXGBE_FHFT_LENGTH_OFFSET                0xFC  /* Length byte in FHFT */
 583 #define IXGBE_FHFT_LENGTH_MASK                  0x0FF /* Length in lower byte */
 584
 585 /* Definitions for power management and wakeup registers */
 586 /* Wake Up Control */
 587 #define IXGBE_WUC_PME_EN        0x00000002 /* PME Enable */
 588 #define IXGBE_WUC_PME_STATUS    0x00000004 /* PME Status */
 589 #define IXGBE_WUC_WKEN          0x00000010 /* Enable PE_WAKE_N pin assertion  */
 590
 591 /* Wake Up Filter Control */
 592 #define IXGBE_WUFC_LNKC 0x00000001 /* Link Status Change Wakeup Enable */
 593 #define IXGBE_WUFC_MAG  0x00000002 /* Magic Packet Wakeup Enable */
 594 #define IXGBE_WUFC_EX   0x00000004 /* Directed Exact Wakeup Enable */
 595 #define IXGBE_WUFC_MC   0x00000008 /* Directed Multicast Wakeup Enable */
 596 #define IXGBE_WUFC_BC   0x00000010 /* Broadcast Wakeup Enable */
 597 #define IXGBE_WUFC_ARP  0x00000020 /* ARP Request Packet Wakeup Enable */
 598 #define IXGBE_WUFC_IPV4 0x00000040 /* Directed IPv4 Packet Wakeup Enable */
 599 #define IXGBE_WUFC_IPV6 0x00000080 /* Directed IPv6 Packet Wakeup Enable */
 600 #define IXGBE_WUFC_MNG  0x00000100 /* Directed Mgmt Packet Wakeup Enable */
 601
 602 #define IXGBE_WUFC_IGNORE_TCO   0x00008000 /* Ignore WakeOn TCO packets */
 603 #define IXGBE_WUFC_FLX0 0x00010000 /* Flexible Filter 0 Enable */
 604 #define IXGBE_WUFC_FLX1 0x00020000 /* Flexible Filter 1 Enable */
 605 #define IXGBE_WUFC_FLX2 0x00040000 /* Flexible Filter 2 Enable */
 606 #define IXGBE_WUFC_FLX3 0x00080000 /* Flexible Filter 3 Enable */
 607 #define IXGBE_WUFC_FLX4 0x00100000 /* Flexible Filter 4 Enable */
 608 #define IXGBE_WUFC_FLX5 0x00200000 /* Flexible Filter 5 Enable */
 609 #define IXGBE_WUFC_FLX_FILTERS          0x000F0000 /* Mask for 4 flex filters */
 610 #define IXGBE_WUFC_FLX_FILTERS_6        0x003F0000 /* Mask for 6 flex filters */
 611 #define IXGBE_WUFC_FLX_FILTERS_8        0x00FF0000 /* Mask for 8 flex filters */
 612 #define IXGBE_WUFC_FW_RST_WK    0x80000000 /* Ena wake on FW reset assertion */
 613 /* Mask for Ext. flex filters */
 614 #define IXGBE_WUFC_EXT_FLX_FILTERS      0x00300000
 615 #define IXGBE_WUFC_ALL_FILTERS          0x000F00FF /* Mask all 4 flex filters */
 616 #define IXGBE_WUFC_ALL_FILTERS_6        0x003F00FF /* Mask all 6 flex filters */
 617 #define IXGBE_WUFC_ALL_FILTERS_8        0x00FF00FF /* Mask all 8 flex filters */
 618 #define IXGBE_WUFC_FLX_OFFSET   16 /* Offset to the Flexible Filters bits */
 619
 620 /* Wake Up Status */
 621 #define IXGBE_WUS_LNKC          IXGBE_WUFC_LNKC
 622 #define IXGBE_WUS_MAG           IXGBE_WUFC_MAG
 623 #define IXGBE_WUS_EX            IXGBE_WUFC_EX
 624 #define IXGBE_WUS_MC            IXGBE_WUFC_MC
 625 #define IXGBE_WUS_BC            IXGBE_WUFC_BC
 626 #define IXGBE_WUS_ARP           IXGBE_WUFC_ARP
 627 #define IXGBE_WUS_IPV4          IXGBE_WUFC_IPV4
 628 #define IXGBE_WUS_IPV6          IXGBE_WUFC_IPV6
 629 #define IXGBE_WUS_MNG           IXGBE_WUFC_MNG
 630 #define IXGBE_WUS_FLX0          IXGBE_WUFC_FLX0
 631 #define IXGBE_WUS_FLX1          IXGBE_WUFC_FLX1
 632 #define IXGBE_WUS_FLX2          IXGBE_WUFC_FLX2
 633 #define IXGBE_WUS_FLX3          IXGBE_WUFC_FLX3
 634 #define IXGBE_WUS_FLX4          IXGBE_WUFC_FLX4
 635 #define IXGBE_WUS_FLX5          IXGBE_WUFC_FLX5
 636 #define IXGBE_WUS_FLX_FILTERS   IXGBE_WUFC_FLX_FILTERS
 637 #define IXGBE_WUS_FW_RST_WK     IXGBE_WUFC_FW_RST_WK
 638 /* Proxy Status */
 639 #define IXGBE_PROXYS_EX         0x00000004 /* Exact packet received */
 640 #define IXGBE_PROXYS_ARP_DIR    0x00000020 /* ARP w/filter match received */
 641 #define IXGBE_PROXYS_NS         0x00000200 /* IPV6 NS received */
 642 #define IXGBE_PROXYS_NS_DIR     0x00000400 /* IPV6 NS w/DA match received */
 643 #define IXGBE_PROXYS_ARP        0x00000800 /* ARP request packet received */
 644 #define IXGBE_PROXYS_MLD        0x00001000 /* IPv6 MLD packet received */
 645
 646 /* Proxying Filter Control */
 647 #define IXGBE_PROXYFC_ENABLE    0x00000001 /* Port Proxying Enable */
 648 #define IXGBE_PROXYFC_EX        0x00000004 /* Directed Exact Proxy Enable */
 649 #define IXGBE_PROXYFC_ARP_DIR   0x00000020 /* Directed ARP Proxy Enable */
 650 #define IXGBE_PROXYFC_NS        0x00000200 /* IPv6 Neighbor Solicitation */
 651 #define IXGBE_PROXYFC_ARP       0x00000800 /* ARP Request Proxy Enable */
 652 #define IXGBE_PROXYFC_MLD       0x00000800 /* IPv6 MLD Proxy Enable */
 653 #define IXGBE_PROXYFC_NO_TCO    0x00008000 /* Ignore TCO packets */
 654
 655 #define IXGBE_WUPL_LENGTH_MASK  0xFFFF
 656
 657 /* DCB registers */
 658 #define IXGBE_DCB_MAX_TRAFFIC_CLASS     8
 659 #define IXGBE_RMCS              0x03D00
 660 #define IXGBE_DPMCS             0x07F40
 661 #define IXGBE_PDPMCS            0x0CD00
 662 #define IXGBE_RUPPBMR           0x050A0
 663 #define IXGBE_RT2CR(_i)         (0x03C20 + ((_i) * 4)) /* 8 of these (0-7) */
 664 #define IXGBE_RT2SR(_i)         (0x03C40 + ((_i) * 4)) /* 8 of these (0-7) */
 665 #define IXGBE_TDTQ2TCCR(_i)     (0x0602C + ((_i) * 0x40)) /* 8 of these (0-7) */
 666 #define IXGBE_TDTQ2TCSR(_i)     (0x0622C + ((_i) * 0x40)) /* 8 of these (0-7) */
 667 #define IXGBE_TDPT2TCCR(_i)     (0x0CD20 + ((_i) * 4)) /* 8 of these (0-7) */
 668 #define IXGBE_TDPT2TCSR(_i)     (0x0CD40 + ((_i) * 4)) /* 8 of these (0-7) */
 669
 670 /* Power Management */
 671 /* DMA Coalescing configuration */
 672 struct ixgbe_dmac_config {
 673         u16     watchdog_timer; /* usec units */
 674         bool    fcoe_en;
 675         u32     link_speed;
 676         u8      fcoe_tc;
 677         u8      num_tcs;
 678 };
 679
 680 /*
 681  * DMA Coalescing threshold Rx PB TC[n] value in Kilobyte by link speed.
 682  * DMACRXT = 10Gbps = 10,000 bits / usec = 1250 bytes / usec 70 * 1250 ==
 683  * 87500 bytes [85KB]
 684  */
 685 #define IXGBE_DMACRXT_10G               0x55
 686 #define IXGBE_DMACRXT_1G                0x09
 687 #define IXGBE_DMACRXT_100M              0x01
 688
 689 /* DMA Coalescing registers */
 690 #define IXGBE_DMCMNGTH                  0x15F20 /* Management Threshold */
 691 #define IXGBE_DMACR                     0x02400 /* Control register */
 692 #define IXGBE_DMCTH(_i)                 (0x03300 + ((_i) * 4)) /* 8 of these */
 693 #define IXGBE_DMCTLX                    0x02404 /* Time to Lx request */
 694 /* DMA Coalescing register fields */
 695 #define IXGBE_DMCMNGTH_DMCMNGTH_MASK    0x000FFFF0 /* Mng Threshold mask */
 696 #define IXGBE_DMCMNGTH_DMCMNGTH_SHIFT   4 /* Management Threshold shift */
 697 #define IXGBE_DMACR_DMACWT_MASK         0x0000FFFF /* Watchdog Timer mask */
 698 #define IXGBE_DMACR_HIGH_PRI_TC_MASK    0x00FF0000
 699 #define IXGBE_DMACR_HIGH_PRI_TC_SHIFT   16
 700 #define IXGBE_DMACR_EN_MNG_IND          0x10000000 /* Enable Mng Indications */
 701 #define IXGBE_DMACR_LX_COAL_IND         0x40000000 /* Lx Coalescing indicate */
 702 #define IXGBE_DMACR_DMAC_EN             0x80000000 /* DMA Coalescing Enable */
 703 #define IXGBE_DMCTH_DMACRXT_MASK        0x000001FF /* Receive Threshold mask */
 704 #define IXGBE_DMCTLX_TTLX_MASK          0x00000FFF /* Time to Lx request mask */
 705
 706 /* EEE registers */
 707 #define IXGBE_EEER                      0x043A0 /* EEE register */
 708 #define IXGBE_EEE_STAT                  0x04398 /* EEE Status */
 709 #define IXGBE_EEE_SU                    0x04380 /* EEE Set up */
 710 #define IXGBE_EEE_SU_TEEE_DLY_SHIFT     26
 711 #define IXGBE_TLPIC                     0x041F4 /* EEE Tx LPI count */
 712 #define IXGBE_RLPIC                     0x041F8 /* EEE Rx LPI count */
 713
 714 /* EEE register fields */
 715 #define IXGBE_EEER_TX_LPI_EN            0x00010000 /* Enable EEE LPI TX path */
 716 #define IXGBE_EEER_RX_LPI_EN            0x00020000 /* Enable EEE LPI RX path */
 717 #define IXGBE_EEE_STAT_NEG              0x20000000 /* EEE support neg on link */
 718 #define IXGBE_EEE_RX_LPI_STATUS         0x40000000 /* RX Link in LPI status */
 719 #define IXGBE_EEE_TX_LPI_STATUS         0x80000000 /* TX Link in LPI status */
 720
 721
 722
 723 /* Security Control Registers */
 724 #define IXGBE_SECTXCTRL         0x08800
 725 #define IXGBE_SECTXSTAT         0x08804
 726 #define IXGBE_SECTXBUFFAF       0x08808
 727 #define IXGBE_SECTXMINIFG       0x08810
 728 #define IXGBE_SECRXCTRL         0x08D00
 729 #define IXGBE_SECRXSTAT         0x08D04
 730
 731 /* Security Bit Fields and Masks */
 732 #define IXGBE_SECTXCTRL_SECTX_DIS       0x00000001
 733 #define IXGBE_SECTXCTRL_TX_DIS          0x00000002
 734 #define IXGBE_SECTXCTRL_STORE_FORWARD   0x00000004
 735
 736 #define IXGBE_SECTXSTAT_SECTX_RDY       0x00000001
 737 #define IXGBE_SECTXSTAT_ECC_TXERR       0x00000002
 738
 739 #define IXGBE_SECRXCTRL_SECRX_DIS       0x00000001
 740 #define IXGBE_SECRXCTRL_RX_DIS          0x00000002
 741
 742 #define IXGBE_SECRXSTAT_SECRX_RDY       0x00000001
 743 #define IXGBE_SECRXSTAT_ECC_RXERR       0x00000002
 744
 745 /* LinkSec (MacSec) Registers */
 746 #define IXGBE_LSECTXCAP         0x08A00
 747 #define IXGBE_LSECRXCAP         0x08F00
 748 #define IXGBE_LSECTXCTRL        0x08A04
 749 #define IXGBE_LSECTXSCL         0x08A08 /* SCI Low */
 750 #define IXGBE_LSECTXSCH         0x08A0C /* SCI High */
 751 #define IXGBE_LSECTXSA          0x08A10
 752 #define IXGBE_LSECTXPN0         0x08A14
 753 #define IXGBE_LSECTXPN1         0x08A18
 754 #define IXGBE_LSECTXKEY0(_n)    (0x08A1C + (4 * (_n))) /* 4 of these (0-3) */
 755 #define IXGBE_LSECTXKEY1(_n)    (0x08A2C + (4 * (_n))) /* 4 of these (0-3) */
 756 #define IXGBE_LSECRXCTRL        0x08F04
 757 #define IXGBE_LSECRXSCL         0x08F08
 758 #define IXGBE_LSECRXSCH         0x08F0C
 759 #define IXGBE_LSECRXSA(_i)      (0x08F10 + (4 * (_i))) /* 2 of these (0-1) */
 760 #define IXGBE_LSECRXPN(_i)      (0x08F18 + (4 * (_i))) /* 2 of these (0-1) */
 761 #define IXGBE_LSECRXKEY(_n, _m) (0x08F20 + ((0x10 * (_n)) + (4 * (_m))))
 762 #define IXGBE_LSECTXUT          0x08A3C /* OutPktsUntagged */
 763 #define IXGBE_LSECTXPKTE        0x08A40 /* OutPktsEncrypted */
 764 #define IXGBE_LSECTXPKTP        0x08A44 /* OutPktsProtected */
 765 #define IXGBE_LSECTXOCTE        0x08A48 /* OutOctetsEncrypted */
 766 #define IXGBE_LSECTXOCTP        0x08A4C /* OutOctetsProtected */
 767 #define IXGBE_LSECRXUT          0x08F40 /* InPktsUntagged/InPktsNoTag */
 768 #define IXGBE_LSECRXOCTD        0x08F44 /* InOctetsDecrypted */
 769 #define IXGBE_LSECRXOCTV        0x08F48 /* InOctetsValidated */
 770 #define IXGBE_LSECRXBAD         0x08F4C /* InPktsBadTag */
 771 #define IXGBE_LSECRXNOSCI       0x08F50 /* InPktsNoSci */
 772 #define IXGBE_LSECRXUNSCI       0x08F54 /* InPktsUnknownSci */
 773 #define IXGBE_LSECRXUNCH        0x08F58 /* InPktsUnchecked */
 774 #define IXGBE_LSECRXDELAY       0x08F5C /* InPktsDelayed */
 775 #define IXGBE_LSECRXLATE        0x08F60 /* InPktsLate */
 776 #define IXGBE_LSECRXOK(_n)      (0x08F64 + (0x04 * (_n))) /* InPktsOk */
 777 #define IXGBE_LSECRXINV(_n)     (0x08F6C + (0x04 * (_n))) /* InPktsInvalid */
 778 #define IXGBE_LSECRXNV(_n)      (0x08F74 + (0x04 * (_n))) /* InPktsNotValid */
 779 #define IXGBE_LSECRXUNSA        0x08F7C /* InPktsUnusedSa */
 780 #define IXGBE_LSECRXNUSA        0x08F80 /* InPktsNotUsingSa */
 781
 782 /* LinkSec (MacSec) Bit Fields and Masks */
 783 #define IXGBE_LSECTXCAP_SUM_MASK        0x00FF0000
 784 #define IXGBE_LSECTXCAP_SUM_SHIFT       16
 785 #define IXGBE_LSECRXCAP_SUM_MASK        0x00FF0000
 786 #define IXGBE_LSECRXCAP_SUM_SHIFT       16
 787
 788 #define IXGBE_LSECTXCTRL_EN_MASK        0x00000003
 789 #define IXGBE_LSECTXCTRL_DISABLE        0x0
 790 #define IXGBE_LSECTXCTRL_AUTH           0x1
 791 #define IXGBE_LSECTXCTRL_AUTH_ENCRYPT   0x2
 792 #define IXGBE_LSECTXCTRL_AISCI          0x00000020
 793 #define IXGBE_LSECTXCTRL_PNTHRSH_MASK   0xFFFFFF00
 794 #define IXGBE_LSECTXCTRL_RSV_MASK       0x000000D8
 795
 796 #define IXGBE_LSECRXCTRL_EN_MASK        0x0000000C
 797 #define IXGBE_LSECRXCTRL_EN_SHIFT       2
 798 #define IXGBE_LSECRXCTRL_DISABLE        0x0
 799 #define IXGBE_LSECRXCTRL_CHECK          0x1
 800 #define IXGBE_LSECRXCTRL_STRICT         0x2
 801 #define IXGBE_LSECRXCTRL_DROP           0x3
 802 #define IXGBE_LSECRXCTRL_PLSH           0x00000040
 803 #define IXGBE_LSECRXCTRL_RP             0x00000080
 804 #define IXGBE_LSECRXCTRL_RSV_MASK       0xFFFFFF33
 805
 806 /* IpSec Registers */
 807 #define IXGBE_IPSTXIDX          0x08900
 808 #define IXGBE_IPSTXSALT         0x08904
 809 #define IXGBE_IPSTXKEY(_i)      (0x08908 + (4 * (_i))) /* 4 of these (0-3) */
 810 #define IXGBE_IPSRXIDX          0x08E00
 811 #define IXGBE_IPSRXIPADDR(_i)   (0x08E04 + (4 * (_i))) /* 4 of these (0-3) */
 812 #define IXGBE_IPSRXSPI          0x08E14
 813 #define IXGBE_IPSRXIPIDX        0x08E18
 814 #define IXGBE_IPSRXKEY(_i)      (0x08E1C + (4 * (_i))) /* 4 of these (0-3) */
 815 #define IXGBE_IPSRXSALT         0x08E2C
 816 #define IXGBE_IPSRXMOD          0x08E30
 817
 818 #define IXGBE_SECTXCTRL_STORE_FORWARD_ENABLE    0x4
 819
 820 /* DCB registers */
 821 #define IXGBE_RTRPCS            0x02430
 822 #define IXGBE_RTTDCS            0x04900
 823 #define IXGBE_RTTDCS_ARBDIS     0x00000040 /* DCB arbiter disable */
 824 #define IXGBE_RTTPCS            0x0CD00
 825 #define IXGBE_RTRUP2TC          0x03020
 826 #define IXGBE_RTTUP2TC          0x0C800
 827 #define IXGBE_RTRPT4C(_i)       (0x02140 + ((_i) * 4)) /* 8 of these (0-7) */
 828 #define IXGBE_TXLLQ(_i)         (0x082E0 + ((_i) * 4)) /* 4 of these (0-3) */
 829 #define IXGBE_RTRPT4S(_i)       (0x02160 + ((_i) * 4)) /* 8 of these (0-7) */
 830 #define IXGBE_RTTDT2C(_i)       (0x04910 + ((_i) * 4)) /* 8 of these (0-7) */
 831 #define IXGBE_RTTDT2S(_i)       (0x04930 + ((_i) * 4)) /* 8 of these (0-7) */
 832 #define IXGBE_RTTPT2C(_i)       (0x0CD20 + ((_i) * 4)) /* 8 of these (0-7) */
 833 #define IXGBE_RTTPT2S(_i)       (0x0CD40 + ((_i) * 4)) /* 8 of these (0-7) */
 834 #define IXGBE_RTTDQSEL          0x04904
 835 #define IXGBE_RTTDT1C           0x04908
 836 #define IXGBE_RTTDT1S           0x0490C
 837 #define IXGBE_RTTDTECC          0x04990
 838 #define IXGBE_RTTDTECC_NO_BCN   0x00000100
 839
 840 #define IXGBE_RTTBCNRC                  0x04984
 841 #define IXGBE_RTTBCNRC_RS_ENA           0x80000000
 842 #define IXGBE_RTTBCNRC_RF_DEC_MASK      0x00003FFF
 843 #define IXGBE_RTTBCNRC_RF_INT_SHIFT     14
 844 #define IXGBE_RTTBCNRC_RF_INT_MASK \
 845         (IXGBE_RTTBCNRC_RF_DEC_MASK << IXGBE_RTTBCNRC_RF_INT_SHIFT)
 846 #define IXGBE_RTTBCNRM  0x04980
 847
 848 /* BCN (for DCB) Registers */
 849 #define IXGBE_RTTBCNRS  0x04988
 850 #define IXGBE_RTTBCNCR  0x08B00
 851 #define IXGBE_RTTBCNACH 0x08B04
 852 #define IXGBE_RTTBCNACL 0x08B08
 853 #define IXGBE_RTTBCNTG  0x04A90
 854 #define IXGBE_RTTBCNIDX 0x08B0C
 855 #define IXGBE_RTTBCNCP  0x08B10
 856 #define IXGBE_RTFRTIMER 0x08B14
 857 #define IXGBE_RTTBCNRTT 0x05150
 858 #define IXGBE_RTTBCNRD  0x0498C
 859
 860
 861 /* FCoE DMA Context Registers */
 862 /* FCoE Direct DMA Context */
 863 #define IXGBE_FCDDC(_i, _j)     (0x20000 + ((_i) * 0x4) + ((_j) * 0x10))
 864 #define IXGBE_FCPTRL            0x02410 /* FC User Desc. PTR Low */
 865 #define IXGBE_FCPTRH            0x02414 /* FC USer Desc. PTR High */
 866 #define IXGBE_FCBUFF            0x02418 /* FC Buffer Control */
 867 #define IXGBE_FCDMARW           0x02420 /* FC Receive DMA RW */
 868 #define IXGBE_FCBUFF_VALID      (1 << 0)   /* DMA Context Valid */
 869 #define IXGBE_FCBUFF_BUFFSIZE   (3 << 3)   /* User Buffer Size */
 870 #define IXGBE_FCBUFF_WRCONTX    (1 << 7)   /* 0: Initiator, 1: Target */
 871 #define IXGBE_FCBUFF_BUFFCNT    0x0000ff00 /* Number of User Buffers */
 872 #define IXGBE_FCBUFF_OFFSET     0xffff0000 /* User Buffer Offset */
 873 #define IXGBE_FCBUFF_BUFFSIZE_SHIFT     3
 874 #define IXGBE_FCBUFF_BUFFCNT_SHIFT      8
 875 #define IXGBE_FCBUFF_OFFSET_SHIFT       16
 876 #define IXGBE_FCDMARW_WE                (1 << 14)   /* Write enable */
 877 #define IXGBE_FCDMARW_RE                (1 << 15)   /* Read enable */
 878 #define IXGBE_FCDMARW_FCOESEL           0x000001ff  /* FC X_ID: 11 bits */
 879 #define IXGBE_FCDMARW_LASTSIZE          0xffff0000  /* Last User Buffer Size */
 880 #define IXGBE_FCDMARW_LASTSIZE_SHIFT    16
 881 /* FCoE SOF/EOF */
 882 #define IXGBE_TEOFF             0x04A94 /* Tx FC EOF */
 883 #define IXGBE_TSOFF             0x04A98 /* Tx FC SOF */
 884 #define IXGBE_REOFF             0x05158 /* Rx FC EOF */
 885 #define IXGBE_RSOFF             0x051F8 /* Rx FC SOF */
 886 /* FCoE Filter Context Registers */
 887 #define IXGBE_FCD_ID            0x05114 /* FCoE D_ID */
 888 #define IXGBE_FCSMAC            0x0510C /* FCoE Source MAC */
 889 #define IXGBE_FCFLTRW_SMAC_HIGH_SHIFT   16
 890 /* FCoE Direct Filter Context */
 891 #define IXGBE_FCDFC(_i, _j)     (0x28000 + ((_i) * 0x4) + ((_j) * 0x10))
 892 #define IXGBE_FCDFCD(_i)        (0x30000 + ((_i) * 0x4))
 893 #define IXGBE_FCFLT             0x05108 /* FC FLT Context */
 894 #define IXGBE_FCFLTRW           0x05110 /* FC Filter RW Control */
 895 #define IXGBE_FCPARAM           0x051d8 /* FC Offset Parameter */
 896 #define IXGBE_FCFLT_VALID       (1 << 0)   /* Filter Context Valid */
 897 #define IXGBE_FCFLT_FIRST       (1 << 1)   /* Filter First */
 898 #define IXGBE_FCFLT_SEQID       0x00ff0000 /* Sequence ID */
 899 #define IXGBE_FCFLT_SEQCNT      0xff000000 /* Sequence Count */
 900 #define IXGBE_FCFLTRW_RVALDT    (1 << 13)  /* Fast Re-Validation */
 901 #define IXGBE_FCFLTRW_WE        (1 << 14)  /* Write Enable */
 902 #define IXGBE_FCFLTRW_RE        (1 << 15)  /* Read Enable */
 903 /* FCoE Receive Control */
 904 #define IXGBE_FCRXCTRL          0x05100 /* FC Receive Control */
 905 #define IXGBE_FCRXCTRL_FCOELLI  (1 << 0)   /* Low latency interrupt */
 906 #define IXGBE_FCRXCTRL_SAVBAD   (1 << 1)   /* Save Bad Frames */
 907 #define IXGBE_FCRXCTRL_FRSTRDH  (1 << 2)   /* EN 1st Read Header */
 908 #define IXGBE_FCRXCTRL_LASTSEQH (1 << 3)   /* EN Last Header in Seq */
 909 #define IXGBE_FCRXCTRL_ALLH     (1 << 4)   /* EN All Headers */
 910 #define IXGBE_FCRXCTRL_FRSTSEQH (1 << 5)   /* EN 1st Seq. Header */
 911 #define IXGBE_FCRXCTRL_ICRC     (1 << 6)   /* Ignore Bad FC CRC */
 912 #define IXGBE_FCRXCTRL_FCCRCBO  (1 << 7)   /* FC CRC Byte Ordering */
 913 #define IXGBE_FCRXCTRL_FCOEVER  0x00000f00 /* FCoE Version: 4 bits */
 914 #define IXGBE_FCRXCTRL_FCOEVER_SHIFT    8
 915 /* FCoE Redirection */
 916 #define IXGBE_FCRECTL           0x0ED00 /* FC Redirection Control */
 917 #define IXGBE_FCRETA0           0x0ED10 /* FC Redirection Table 0 */
 918 #define IXGBE_FCRETA(_i)        (IXGBE_FCRETA0 + ((_i) * 4)) /* FCoE Redir */
 919 #define IXGBE_FCRECTL_ENA       0x1 /* FCoE Redir Table Enable */
 920 #define IXGBE_FCRETASEL_ENA     0x2 /* FCoE FCRETASEL bit */
 921 #define IXGBE_FCRETA_SIZE       8 /* Max entries in FCRETA */
 922 #define IXGBE_FCRETA_ENTRY_MASK 0x0000007f /* 7 bits for the queue index */
 923 #define IXGBE_FCRETA_SIZE_X550  32 /* Max entries in FCRETA */
 924 /* Higher 7 bits for the queue index */
 925 #define IXGBE_FCRETA_ENTRY_HIGH_MASK    0x007F0000
 926 #define IXGBE_FCRETA_ENTRY_HIGH_SHIFT   16
 927
 928 /* Stats registers */
 929 #define IXGBE_CRCERRS   0x04000
 930 #define IXGBE_ILLERRC   0x04004
 931 #define IXGBE_ERRBC     0x04008
 932 #define IXGBE_MSPDC     0x04010
 933 #define IXGBE_MPC(_i)   (0x03FA0 + ((_i) * 4)) /* 8 of these 3FA0-3FBC*/
 934 #define IXGBE_MLFC      0x04034
 935 #define IXGBE_MRFC      0x04038
 936 #define IXGBE_RLEC      0x04040
 937 #define IXGBE_LXONTXC   0x03F60
 938 #define IXGBE_LXONRXC   0x0CF60
 939 #define IXGBE_LXOFFTXC  0x03F68
 940 #define IXGBE_LXOFFRXC  0x0CF68
 941 #define IXGBE_LXONRXCNT         0x041A4
 942 #define IXGBE_LXOFFRXCNT        0x041A8
 943 #define IXGBE_PXONRXCNT(_i)     (0x04140 + ((_i) * 4)) /* 8 of these */
 944 #define IXGBE_PXOFFRXCNT(_i)    (0x04160 + ((_i) * 4)) /* 8 of these */
 945 #define IXGBE_PXON2OFFCNT(_i)   (0x03240 + ((_i) * 4)) /* 8 of these */
 946 #define IXGBE_PXONTXC(_i)       (0x03F00 + ((_i) * 4)) /* 8 of these 3F00-3F1C*/
 947 #define IXGBE_PXONRXC(_i)       (0x0CF00 + ((_i) * 4)) /* 8 of these CF00-CF1C*/
 948 #define IXGBE_PXOFFTXC(_i)      (0x03F20 + ((_i) * 4)) /* 8 of these 3F20-3F3C*/
 949 #define IXGBE_PXOFFRXC(_i)      (0x0CF20 + ((_i) * 4)) /* 8 of these CF20-CF3C*/
 950 #define IXGBE_PRC64             0x0405C
 951 #define IXGBE_PRC127            0x04060
 952 #define IXGBE_PRC255            0x04064
 953 #define IXGBE_PRC511            0x04068
 954 #define IXGBE_PRC1023           0x0406C
 955 #define IXGBE_PRC1522           0x04070
 956 #define IXGBE_GPRC              0x04074
 957 #define IXGBE_BPRC              0x04078
 958 #define IXGBE_MPRC              0x0407C
 959 #define IXGBE_GPTC              0x04080
 960 #define IXGBE_GORCL             0x04088
 961 #define IXGBE_GORCH             0x0408C
 962 #define IXGBE_GOTCL             0x04090
 963 #define IXGBE_GOTCH             0x04094
 964 #define IXGBE_RNBC(_i)          (0x03FC0 + ((_i) * 4)) /* 8 of these 3FC0-3FDC*/
 965 #define IXGBE_RUC               0x040A4
 966 #define IXGBE_RFC               0x040A8
 967 #define IXGBE_ROC               0x040AC
 968 #define IXGBE_RJC               0x040B0
 969 #define IXGBE_MNGPRC            0x040B4
 970 #define IXGBE_MNGPDC            0x040B8
 971 #define IXGBE_MNGPTC            0x0CF90
 972 #define IXGBE_TORL              0x040C0
 973 #define IXGBE_TORH              0x040C4
 974 #define IXGBE_TPR               0x040D0
 975 #define IXGBE_TPT               0x040D4
 976 #define IXGBE_PTC64             0x040D8
 977 #define IXGBE_PTC127            0x040DC
 978 #define IXGBE_PTC255            0x040E0
 979 #define IXGBE_PTC511            0x040E4
 980 #define IXGBE_PTC1023           0x040E8
 981 #define IXGBE_PTC1522           0x040EC
 982 #define IXGBE_MPTC              0x040F0
 983 #define IXGBE_BPTC              0x040F4
 984 #define IXGBE_XEC               0x04120
 985 #define IXGBE_SSVPC             0x08780
 986
 987 #define IXGBE_RQSMR(_i) (0x02300 + ((_i) * 4))
 988 #define IXGBE_TQSMR(_i) (((_i) <= 7) ? (0x07300 + ((_i) * 4)) : \
 989                          (0x08600 + ((_i) * 4)))
 990 #define IXGBE_TQSM(_i)  (0x08600 + ((_i) * 4))
 991
 992 #define IXGBE_QPRC(_i)  (0x01030 + ((_i) * 0x40)) /* 16 of these */
 993 #define IXGBE_QPTC(_i)  (0x06030 + ((_i) * 0x40)) /* 16 of these */
 994 #define IXGBE_QBRC(_i)  (0x01034 + ((_i) * 0x40)) /* 16 of these */
 995 #define IXGBE_QBTC(_i)  (0x06034 + ((_i) * 0x40)) /* 16 of these */
 996 #define IXGBE_QBRC_L(_i)        (0x01034 + ((_i) * 0x40)) /* 16 of these */
 997 #define IXGBE_QBRC_H(_i)        (0x01038 + ((_i) * 0x40)) /* 16 of these */
 998 #define IXGBE_QPRDC(_i)         (0x01430 + ((_i) * 0x40)) /* 16 of these */
 999 #define IXGBE_QBTC_L(_i)        (0x08700 + ((_i) * 0x8)) /* 16 of these */
1000 #define IXGBE_QBTC_H(_i)        (0x08704 + ((_i) * 0x8)) /* 16 of these */
1001 #define IXGBE_FCCRC             0x05118 /* Num of Good Eth CRC w/ Bad FC CRC */
1002 #define IXGBE_FCOERPDC          0x0241C /* FCoE Rx Packets Dropped Count */
1003 #define IXGBE_FCLAST            0x02424 /* FCoE Last Error Count */
1004 #define IXGBE_FCOEPRC           0x02428 /* Number of FCoE Packets Received */
1005 #define IXGBE_FCOEDWRC          0x0242C /* Number of FCoE DWords Received */
1006 #define IXGBE_FCOEPTC           0x08784 /* Number of FCoE Packets Transmitted */
1007 #define IXGBE_FCOEDWTC          0x08788 /* Number of FCoE DWords Transmitted */
1008 #define IXGBE_FCCRC_CNT_MASK    0x0000FFFF /* CRC_CNT: bit 0 - 15 */
1009 #define IXGBE_FCLAST_CNT_MASK   0x0000FFFF /* Last_CNT: bit 0 - 15 */
1010 #define IXGBE_O2BGPTC           0x041C4
1011 #define IXGBE_O2BSPC            0x087B0
1012 #define IXGBE_B2OSPC            0x041C0
1013 #define IXGBE_B2OGPRC           0x02F90
1014 #define IXGBE_BUPRC             0x04180
1015 #define IXGBE_BMPRC             0x04184
1016 #define IXGBE_BBPRC             0x04188
1017 #define IXGBE_BUPTC             0x0418C
1018 #define IXGBE_BMPTC             0x04190
1019 #define IXGBE_BBPTC             0x04194
1020 #define IXGBE_BCRCERRS          0x04198
1021 #define IXGBE_BXONRXC           0x0419C
1022 #define IXGBE_BXOFFRXC          0x041E0
1023 #define IXGBE_BXONTXC           0x041E4
1024 #define IXGBE_BXOFFTXC          0x041E8
1025
1026 /* Management */
1027 #define IXGBE_MAVTV(_i)         (0x05010 + ((_i) * 4)) /* 8 of these (0-7) */
1028 #define IXGBE_MFUTP(_i)         (0x05030 + ((_i) * 4)) /* 8 of these (0-7) */
1029 #define IXGBE_MANC              0x05820
1030 #define IXGBE_MFVAL             0x05824
1031 #define IXGBE_MANC2H            0x05860
1032 #define IXGBE_MDEF(_i)          (0x05890 + ((_i) * 4)) /* 8 of these (0-7) */
1033 #define IXGBE_MIPAF             0x058B0
1034 #define IXGBE_MMAL(_i)          (0x05910 + ((_i) * 8)) /* 4 of these (0-3) */
1035 #define IXGBE_MMAH(_i)          (0x05914 + ((_i) * 8)) /* 4 of these (0-3) */
1036 #define IXGBE_FTFT              0x09400 /* 0x9400-0x97FC */
1037 #define IXGBE_METF(_i)          (0x05190 + ((_i) * 4)) /* 4 of these (0-3) */
1038 #define IXGBE_MDEF_EXT(_i)      (0x05160 + ((_i) * 4)) /* 8 of these (0-7) */
1039 #define IXGBE_LSWFW             0x15014
1040 #define IXGBE_BMCIP(_i)         (0x05050 + ((_i) * 4)) /* 0x5050-0x505C */
1041 #define IXGBE_BMCIPVAL          0x05060
1042 #define IXGBE_BMCIP_IPADDR_TYPE 0x00000001
1043 #define IXGBE_BMCIP_IPADDR_VALID        0x00000002
1044
1045 /* Management Bit Fields and Masks */
1046 #define IXGBE_MANC_MPROXYE      0x40000000 /* Management Proxy Enable */
1047 #define IXGBE_MANC_RCV_TCO_EN   0x00020000 /* Rcv TCO packet enable */
1048 #define IXGBE_MANC_EN_BMC2OS    0x10000000 /* Ena BMC2OS and OS2BMC traffic */
1049 #define IXGBE_MANC_EN_BMC2OS_SHIFT      28
1050
1051 /* Firmware Semaphore Register */
1052 #define IXGBE_FWSM_MODE_MASK    0xE
1053 #define IXGBE_FWSM_TS_ENABLED   0x1
1054 #define IXGBE_FWSM_FW_MODE_PT   0x4
1055
1056 /* ARC Subsystem registers */
1057 #define IXGBE_HICR              0x15F00
1058 #define IXGBE_FWSTS             0x15F0C
1059 #define IXGBE_HSMC0R            0x15F04
1060 #define IXGBE_HSMC1R            0x15F08
1061 #define IXGBE_SWSR              0x15F10
1062 #define IXGBE_HFDR              0x15FE8
1063 #define IXGBE_FLEX_MNG          0x15800 /* 0x15800 - 0x15EFC */
1064
1065 #define IXGBE_HICR_EN           0x01  /* Enable bit - RO */
1066 /* Driver sets this bit when done to put command in RAM */
1067 #define IXGBE_HICR_C            0x02
1068 #define IXGBE_HICR_SV           0x04  /* Status Validity */
1069 #define IXGBE_HICR_FW_RESET_ENABLE      0x40
1070 #define IXGBE_HICR_FW_RESET     0x80
1071
1072 /* PCI-E registers */
1073 #define IXGBE_GCR               0x11000
1074 #define IXGBE_GTV               0x11004
1075 #define IXGBE_FUNCTAG           0x11008
1076 #define IXGBE_GLT               0x1100C
1077 #define IXGBE_PCIEPIPEADR       0x11004
1078 #define IXGBE_PCIEPIPEDAT       0x11008
1079 #define IXGBE_GSCL_1            0x11010
1080 #define IXGBE_GSCL_2            0x11014
1081 #define IXGBE_GSCL_3            0x11018
1082 #define IXGBE_GSCL_4            0x1101C
1083 #define IXGBE_GSCN_0            0x11020
1084 #define IXGBE_GSCN_1            0x11024
1085 #define IXGBE_GSCN_2            0x11028
1086 #define IXGBE_GSCN_3            0x1102C
1087 #define IXGBE_FACTPS            0x10150
1088 #define IXGBE_FACTPS_X540       IXGBE_FACTPS
1089 #define IXGBE_FACTPS_X550       IXGBE_FACTPS
1090 #define IXGBE_FACTPS_X550EM_x   IXGBE_FACTPS
1091 #define IXGBE_FACTPS_X550EM_a   0x15FEC
1092 #define IXGBE_FACTPS_BY_MAC(_hw)        IXGBE_BY_MAC((_hw), FACTPS)
1093
1094 #define IXGBE_PCIEANACTL        0x11040
1095 #define IXGBE_SWSM              0x10140
1096 #define IXGBE_SWSM_X540         IXGBE_SWSM
1097 #define IXGBE_SWSM_X550         IXGBE_SWSM
1098 #define IXGBE_SWSM_X550EM_x     IXGBE_SWSM
1099 #define IXGBE_SWSM_X550EM_a     0x15F70
1100 #define IXGBE_SWSM_BY_MAC(_hw)  IXGBE_BY_MAC((_hw), SWSM)
1101
1102 #define IXGBE_FWSM              0x10148
1103 #define IXGBE_FWSM_X540         IXGBE_FWSM
1104 #define IXGBE_FWSM_X550         IXGBE_FWSM
1105 #define IXGBE_FWSM_X550EM_x     IXGBE_FWSM
1106 #define IXGBE_FWSM_X550EM_a     0x15F74
1107 #define IXGBE_FWSM_BY_MAC(_hw)  IXGBE_BY_MAC((_hw), FWSM)
1108
1109 #define IXGBE_SWFW_SYNC         IXGBE_GSSR
1110 #define IXGBE_SWFW_SYNC_X540    IXGBE_SWFW_SYNC
1111 #define IXGBE_SWFW_SYNC_X550    IXGBE_SWFW_SYNC
1112 #define IXGBE_SWFW_SYNC_X550EM_x        IXGBE_SWFW_SYNC
1113 #define IXGBE_SWFW_SYNC_X550EM_a        0x15F78
1114 #define IXGBE_SWFW_SYNC_BY_MAC(_hw)     IXGBE_BY_MAC((_hw), SWFW_SYNC)
1115
1116 #define IXGBE_GSSR              0x10160
1117 #define IXGBE_MREVID            0x11064
1118 #define IXGBE_DCA_ID            0x11070
1119 #define IXGBE_DCA_CTRL          0x11074
1120
1121 /* PCI-E registers 82599-Specific */
1122 #define IXGBE_GCR_EXT           0x11050
1123 #define IXGBE_GSCL_5_82599      0x11030
1124 #define IXGBE_GSCL_6_82599      0x11034
1125 #define IXGBE_GSCL_7_82599      0x11038
1126 #define IXGBE_GSCL_8_82599      0x1103C
1127 #define IXGBE_PHYADR_82599      0x11040
1128 #define IXGBE_PHYDAT_82599      0x11044
1129 #define IXGBE_PHYCTL_82599      0x11048
1130 #define IXGBE_PBACLR_82599      0x11068
1131 #define IXGBE_CIAA              0x11088
1132 #define IXGBE_CIAD              0x1108C
1133 #define IXGBE_CIAA_82599        IXGBE_CIAA
1134 #define IXGBE_CIAD_82599        IXGBE_CIAD
1135 #define IXGBE_CIAA_X540         IXGBE_CIAA
1136 #define IXGBE_CIAD_X540         IXGBE_CIAD
1137 #define IXGBE_CIAA_X550         0x11508
1138 #define IXGBE_CIAD_X550         0x11510
1139 #define IXGBE_CIAA_X550EM_x     IXGBE_CIAA_X550
1140 #define IXGBE_CIAD_X550EM_x     IXGBE_CIAD_X550
1141 #define IXGBE_CIAA_X550EM_a     IXGBE_CIAA_X550
1142 #define IXGBE_CIAD_X550EM_a     IXGBE_CIAD_X550
1143 #define IXGBE_CIAA_BY_MAC(_hw)  IXGBE_BY_MAC((_hw), CIAA)
1144 #define IXGBE_CIAD_BY_MAC(_hw)  IXGBE_BY_MAC((_hw), CIAD)
1145 #define IXGBE_PICAUSE           0x110B0
1146 #define IXGBE_PIENA             0x110B8
1147 #define IXGBE_CDQ_MBR_82599     0x110B4
1148 #define IXGBE_PCIESPARE         0x110BC
1149 #define IXGBE_MISC_REG_82599    0x110F0
1150 #define IXGBE_ECC_CTRL_0_82599  0x11100
1151 #define IXGBE_ECC_CTRL_1_82599  0x11104
1152 #define IXGBE_ECC_STATUS_82599  0x110E0
1153 #define IXGBE_BAR_CTRL_82599    0x110F4
1154
1155 /* PCI Express Control */
1156 #define IXGBE_GCR_CMPL_TMOUT_MASK       0x0000F000
1157 #define IXGBE_GCR_CMPL_TMOUT_10ms       0x00001000
1158 #define IXGBE_GCR_CMPL_TMOUT_RESEND     0x00010000
1159 #define IXGBE_GCR_CAP_VER2              0x00040000
1160
1161 #define IXGBE_GCR_EXT_MSIX_EN           0x80000000
1162 #define IXGBE_GCR_EXT_BUFFERS_CLEAR     0x40000000
1163 #define IXGBE_GCR_EXT_VT_MODE_16        0x00000001
1164 #define IXGBE_GCR_EXT_VT_MODE_32        0x00000002
1165 #define IXGBE_GCR_EXT_VT_MODE_64        0x00000003
1166 #define IXGBE_GCR_EXT_SRIOV             (IXGBE_GCR_EXT_MSIX_EN | \
1167                                          IXGBE_GCR_EXT_VT_MODE_64)
1168 #define IXGBE_GCR_EXT_VT_MODE_MASK      0x00000003
1169 /* Time Sync Registers */
1170 #define IXGBE_TSYNCRXCTL        0x05188 /* Rx Time Sync Control register - RW */
1171 #define IXGBE_TSYNCTXCTL        0x08C00 /* Tx Time Sync Control register - RW */
1172 #define IXGBE_RXSTMPL   0x051E8 /* Rx timestamp Low - RO */
1173 #define IXGBE_RXSTMPH   0x051A4 /* Rx timestamp High - RO */
1174 #define IXGBE_RXSATRL   0x051A0 /* Rx timestamp attribute low - RO */
1175 #define IXGBE_RXSATRH   0x051A8 /* Rx timestamp attribute high - RO */
1176 #define IXGBE_RXMTRL    0x05120 /* RX message type register low - RW */
1177 #define IXGBE_TXSTMPL   0x08C04 /* Tx timestamp value Low - RO */
1178 #define IXGBE_TXSTMPH   0x08C08 /* Tx timestamp value High - RO */
1179 #define IXGBE_SYSTIML   0x08C0C /* System time register Low - RO */
1180 #define IXGBE_SYSTIMH   0x08C10 /* System time register High - RO */
1181 #define IXGBE_SYSTIMR   0x08C58 /* System time register Residue - RO */
1182 #define IXGBE_TIMINCA   0x08C14 /* Increment attributes register - RW */
1183 #define IXGBE_TIMADJL   0x08C18 /* Time Adjustment Offset register Low - RW */
1184 #define IXGBE_TIMADJH   0x08C1C /* Time Adjustment Offset register High - RW */
1185 #define IXGBE_TSAUXC    0x08C20 /* TimeSync Auxiliary Control register - RW */
1186 #define IXGBE_TRGTTIML0 0x08C24 /* Target Time Register 0 Low - RW */
1187 #define IXGBE_TRGTTIMH0 0x08C28 /* Target Time Register 0 High - RW */
1188 #define IXGBE_TRGTTIML1 0x08C2C /* Target Time Register 1 Low - RW */
1189 #define IXGBE_TRGTTIMH1 0x08C30 /* Target Time Register 1 High - RW */
1190 #define IXGBE_CLKTIML   0x08C34 /* Clock Out Time Register Low - RW */
1191 #define IXGBE_CLKTIMH   0x08C38 /* Clock Out Time Register High - RW */
1192 #define IXGBE_FREQOUT0  0x08C34 /* Frequency Out 0 Control register - RW */
1193 #define IXGBE_FREQOUT1  0x08C38 /* Frequency Out 1 Control register - RW */
1194 #define IXGBE_AUXSTMPL0 0x08C3C /* Auxiliary Time Stamp 0 register Low - RO */
1195 #define IXGBE_AUXSTMPH0 0x08C40 /* Auxiliary Time Stamp 0 register High - RO */
1196 #define IXGBE_AUXSTMPL1 0x08C44 /* Auxiliary Time Stamp 1 register Low - RO */
1197 #define IXGBE_AUXSTMPH1 0x08C48 /* Auxiliary Time Stamp 1 register High - RO */
1198 #define IXGBE_TSIM      0x08C68 /* TimeSync Interrupt Mask Register - RW */
1199 #define IXGBE_TSICR     0x08C60 /* TimeSync Interrupt Cause Register - WO */
1200 #define IXGBE_TSSDP     0x0003C /* TimeSync SDP Configuration Register - RW */
1201
1202 /* Diagnostic Registers */
1203 #define IXGBE_RDSTATCTL         0x02C20
1204 #define IXGBE_RDSTAT(_i)        (0x02C00 + ((_i) * 4)) /* 0x02C00-0x02C1C */
1205 #define IXGBE_RDHMPN            0x02F08
1206 #define IXGBE_RIC_DW(_i)        (0x02F10 + ((_i) * 4))
1207 #define IXGBE_RDPROBE           0x02F20
1208 #define IXGBE_RDMAM             0x02F30
1209 #define IXGBE_RDMAD             0x02F34
1210 #define IXGBE_TDHMPN            0x07F08
1211 #define IXGBE_TDHMPN2           0x082FC
1212 #define IXGBE_TXDESCIC          0x082CC
1213 #define IXGBE_TIC_DW(_i)        (0x07F10 + ((_i) * 4))
1214 #define IXGBE_TIC_DW2(_i)       (0x082B0 + ((_i) * 4))
1215 #define IXGBE_TDPROBE           0x07F20
1216 #define IXGBE_TXBUFCTRL         0x0C600
1217 #define IXGBE_TXBUFDATA0        0x0C610
1218 #define IXGBE_TXBUFDATA1        0x0C614
1219 #define IXGBE_TXBUFDATA2        0x0C618
1220 #define IXGBE_TXBUFDATA3        0x0C61C
1221 #define IXGBE_RXBUFCTRL         0x03600
1222 #define IXGBE_RXBUFDATA0        0x03610
1223 #define IXGBE_RXBUFDATA1        0x03614
1224 #define IXGBE_RXBUFDATA2        0x03618
1225 #define IXGBE_RXBUFDATA3        0x0361C
1226 #define IXGBE_PCIE_DIAG(_i)     (0x11090 + ((_i) * 4)) /* 8 of these */
1227 #define IXGBE_RFVAL             0x050A4
1228 #define IXGBE_MDFTC1            0x042B8
1229 #define IXGBE_MDFTC2            0x042C0
1230 #define IXGBE_MDFTFIFO1         0x042C4
1231 #define IXGBE_MDFTFIFO2         0x042C8
1232 #define IXGBE_MDFTS             0x042CC
1233 #define IXGBE_RXDATAWRPTR(_i)   (0x03700 + ((_i) * 4)) /* 8 of these 3700-370C*/
1234 #define IXGBE_RXDESCWRPTR(_i)   (0x03710 + ((_i) * 4)) /* 8 of these 3710-371C*/
1235 #define IXGBE_RXDATARDPTR(_i)   (0x03720 + ((_i) * 4)) /* 8 of these 3720-372C*/
1236 #define IXGBE_RXDESCRDPTR(_i)   (0x03730 + ((_i) * 4)) /* 8 of these 3730-373C*/
1237 #define IXGBE_TXDATAWRPTR(_i)   (0x0C700 + ((_i) * 4)) /* 8 of these C700-C70C*/
1238 #define IXGBE_TXDESCWRPTR(_i)   (0x0C710 + ((_i) * 4)) /* 8 of these C710-C71C*/
1239 #define IXGBE_TXDATARDPTR(_i)   (0x0C720 + ((_i) * 4)) /* 8 of these C720-C72C*/
1240 #define IXGBE_TXDESCRDPTR(_i)   (0x0C730 + ((_i) * 4)) /* 8 of these C730-C73C*/
1241 #define IXGBE_PCIEECCCTL        0x1106C
1242 #define IXGBE_RXWRPTR(_i)       (0x03100 + ((_i) * 4)) /* 8 of these 3100-310C*/
1243 #define IXGBE_RXUSED(_i)        (0x03120 + ((_i) * 4)) /* 8 of these 3120-312C*/
1244 #define IXGBE_RXRDPTR(_i)       (0x03140 + ((_i) * 4)) /* 8 of these 3140-314C*/
1245 #define IXGBE_RXRDWRPTR(_i)     (0x03160 + ((_i) * 4)) /* 8 of these 3160-310C*/
1246 #define IXGBE_TXWRPTR(_i)       (0x0C100 + ((_i) * 4)) /* 8 of these C100-C10C*/
1247 #define IXGBE_TXUSED(_i)        (0x0C120 + ((_i) * 4)) /* 8 of these C120-C12C*/
1248 #define IXGBE_TXRDPTR(_i)       (0x0C140 + ((_i) * 4)) /* 8 of these C140-C14C*/
1249 #define IXGBE_TXRDWRPTR(_i)     (0x0C160 + ((_i) * 4)) /* 8 of these C160-C10C*/
1250 #define IXGBE_PCIEECCCTL0       0x11100
1251 #define IXGBE_PCIEECCCTL1       0x11104
1252 #define IXGBE_RXDBUECC          0x03F70
1253 #define IXGBE_TXDBUECC          0x0CF70
1254 #define IXGBE_RXDBUEST          0x03F74
1255 #define IXGBE_TXDBUEST          0x0CF74
1256 #define IXGBE_PBTXECC           0x0C300
1257 #define IXGBE_PBRXECC           0x03300
1258 #define IXGBE_GHECCR            0x110B0
1259
1260 /* MAC Registers */
1261 #define IXGBE_PCS1GCFIG         0x04200
1262 #define IXGBE_PCS1GLCTL         0x04208
1263 #define IXGBE_PCS1GLSTA         0x0420C
1264 #define IXGBE_PCS1GDBG0         0x04210
1265 #define IXGBE_PCS1GDBG1         0x04214
1266 #define IXGBE_PCS1GANA          0x04218
1267 #define IXGBE_PCS1GANLP         0x0421C
1268 #define IXGBE_PCS1GANNP         0x04220
1269 #define IXGBE_PCS1GANLPNP       0x04224
1270 #define IXGBE_HLREG0            0x04240
1271 #define IXGBE_HLREG1            0x04244
1272 #define IXGBE_PAP               0x04248
1273 #define IXGBE_MACA              0x0424C
1274 #define IXGBE_APAE              0x04250
1275 #define IXGBE_ARD               0x04254
1276 #define IXGBE_AIS               0x04258
1277 #define IXGBE_MSCA              0x0425C
1278 #define IXGBE_MSRWD             0x04260
1279 #define IXGBE_MLADD             0x04264
1280 #define IXGBE_MHADD             0x04268
1281 #define IXGBE_MAXFRS            0x04268
1282 #define IXGBE_TREG              0x0426C
1283 #define IXGBE_PCSS1             0x04288
1284 #define IXGBE_PCSS2             0x0428C
1285 #define IXGBE_XPCSS             0x04290
1286 #define IXGBE_MFLCN             0x04294
1287 #define IXGBE_SERDESC           0x04298
1288 #define IXGBE_MAC_SGMII_BUSY    0x04298
1289 #define IXGBE_MACS              0x0429C
1290 #define IXGBE_AUTOC             0x042A0
1291 #define IXGBE_LINKS             0x042A4
1292 #define IXGBE_LINKS2            0x04324
1293 #define IXGBE_AUTOC2            0x042A8
1294 #define IXGBE_AUTOC3            0x042AC
1295 #define IXGBE_ANLP1             0x042B0
1296 #define IXGBE_ANLP2             0x042B4
1297 #define IXGBE_MACC              0x04330
1298 #define IXGBE_ATLASCTL          0x04800
1299 #define IXGBE_MMNGC             0x042D0
1300 #define IXGBE_ANLPNP1           0x042D4
1301 #define IXGBE_ANLPNP2           0x042D8
1302 #define IXGBE_KRPCSFC           0x042E0
1303 #define IXGBE_KRPCSS            0x042E4
1304 #define IXGBE_FECS1             0x042E8
1305 #define IXGBE_FECS2             0x042EC
1306 #define IXGBE_SMADARCTL         0x14F10
1307 #define IXGBE_MPVC              0x04318
1308 #define IXGBE_SGMIIC            0x04314
1309
1310 /* Statistics Registers */
1311 #define IXGBE_RXNFGPC           0x041B0
1312 #define IXGBE_RXNFGBCL          0x041B4
1313 #define IXGBE_RXNFGBCH          0x041B8
1314 #define IXGBE_RXDGPC            0x02F50
1315 #define IXGBE_RXDGBCL           0x02F54
1316 #define IXGBE_RXDGBCH           0x02F58
1317 #define IXGBE_RXDDGPC           0x02F5C
1318 #define IXGBE_RXDDGBCL          0x02F60
1319 #define IXGBE_RXDDGBCH          0x02F64
1320 #define IXGBE_RXLPBKGPC         0x02F68
1321 #define IXGBE_RXLPBKGBCL        0x02F6C
1322 #define IXGBE_RXLPBKGBCH        0x02F70
1323 #define IXGBE_RXDLPBKGPC        0x02F74
1324 #define IXGBE_RXDLPBKGBCL       0x02F78
1325 #define IXGBE_RXDLPBKGBCH       0x02F7C
1326 #define IXGBE_TXDGPC            0x087A0
1327 #define IXGBE_TXDGBCL           0x087A4
1328 #define IXGBE_TXDGBCH           0x087A8
1329
1330 #define IXGBE_RXDSTATCTRL       0x02F40
1331
1332 /* Copper Pond 2 link timeout */
1333 #define IXGBE_VALIDATE_LINK_READY_TIMEOUT 50
1334
1335 /* Omer CORECTL */
1336 #define IXGBE_CORECTL                   0x014F00
1337 /* BARCTRL */
1338 #define IXGBE_BARCTRL                   0x110F4
1339 #define IXGBE_BARCTRL_FLSIZE            0x0700
1340 #define IXGBE_BARCTRL_FLSIZE_SHIFT      8
1341 #define IXGBE_BARCTRL_CSRSIZE           0x2000
1342
1343 /* RSCCTL Bit Masks */
1344 #define IXGBE_RSCCTL_RSCEN      0x01
1345 #define IXGBE_RSCCTL_MAXDESC_1  0x00
1346 #define IXGBE_RSCCTL_MAXDESC_4  0x04
1347 #define IXGBE_RSCCTL_MAXDESC_8  0x08
1348 #define IXGBE_RSCCTL_MAXDESC_16 0x0C
1349 #define IXGBE_RSCCTL_TS_DIS     0x02
1350
1351 /* RSCDBU Bit Masks */
1352 #define IXGBE_RSCDBU_RSCSMALDIS_MASK    0x0000007F
1353 #define IXGBE_RSCDBU_RSCACKDIS          0x00000080
1354
1355 /* RDRXCTL Bit Masks */
1356 #define IXGBE_RDRXCTL_RDMTS_1_2         0x00000000 /* Rx Desc Min THLD Size */
1357 #define IXGBE_RDRXCTL_CRCSTRIP          0x00000002 /* CRC Strip */
1358 #define IXGBE_RDRXCTL_PSP               0x00000004 /* Pad Small Packet */
1359 #define IXGBE_RDRXCTL_MVMEN             0x00000020
1360 #define IXGBE_RDRXCTL_RSC_PUSH_DIS      0x00000020
1361 #define IXGBE_RDRXCTL_DMAIDONE          0x00000008 /* DMA init cycle done */
1362 #define IXGBE_RDRXCTL_RSC_PUSH          0x00000080
1363 #define IXGBE_RDRXCTL_AGGDIS            0x00010000 /* Aggregation disable */
1364 #define IXGBE_RDRXCTL_RSCFRSTSIZE       0x003E0000 /* RSC First packet size */
1365 #define IXGBE_RDRXCTL_RSCLLIDIS         0x00800000 /* Disable RSC compl on LLI*/
1366 #define IXGBE_RDRXCTL_RSCACKC           0x02000000 /* must set 1 when RSC ena */
1367 #define IXGBE_RDRXCTL_FCOE_WRFIX        0x04000000 /* must set 1 when RSC ena */
1368 #define IXGBE_RDRXCTL_MBINTEN           0x10000000
1369 #define IXGBE_RDRXCTL_MDP_EN            0x20000000
1370
1371 /* RQTC Bit Masks and Shifts */
1372 #define IXGBE_RQTC_SHIFT_TC(_i) ((_i) * 4)
1373 #define IXGBE_RQTC_TC0_MASK     (0x7 << 0)
1374 #define IXGBE_RQTC_TC1_MASK     (0x7 << 4)
1375 #define IXGBE_RQTC_TC2_MASK     (0x7 << 8)
1376 #define IXGBE_RQTC_TC3_MASK     (0x7 << 12)
1377 #define IXGBE_RQTC_TC4_MASK     (0x7 << 16)
1378 #define IXGBE_RQTC_TC5_MASK     (0x7 << 20)
1379 #define IXGBE_RQTC_TC6_MASK     (0x7 << 24)
1380 #define IXGBE_RQTC_TC7_MASK     (0x7 << 28)
1381
1382 /* PSRTYPE.RQPL Bit masks and shift */
1383 #define IXGBE_PSRTYPE_RQPL_MASK         0x7
1384 #define IXGBE_PSRTYPE_RQPL_SHIFT        29
1385
1386 /* CTRL Bit Masks */
1387 #define IXGBE_CTRL_GIO_DIS      0x00000004 /* Global IO Master Disable bit */
1388 #define IXGBE_CTRL_LNK_RST      0x00000008 /* Link Reset. Resets everything. */
1389 #define IXGBE_CTRL_RST          0x04000000 /* Reset (SW) */
1390 #define IXGBE_CTRL_RST_MASK     (IXGBE_CTRL_LNK_RST | IXGBE_CTRL_RST)
1391
1392 /* FACTPS */
1393 #define IXGBE_FACTPS_MNGCG      0x20000000 /* Manageblility Clock Gated */
1394 #define IXGBE_FACTPS_LFS        0x40000000 /* LAN Function Select */
1395
1396 /* MHADD Bit Masks */
1397 #define IXGBE_MHADD_MFS_MASK    0xFFFF0000
1398 #define IXGBE_MHADD_MFS_SHIFT   16
1399
1400 /* Extended Device Control */
1401 #define IXGBE_CTRL_EXT_PFRSTD   0x00004000 /* Physical Function Reset Done */
1402 #define IXGBE_CTRL_EXT_NS_DIS   0x00010000 /* No Snoop disable */
1403 #define IXGBE_CTRL_EXT_RO_DIS   0x00020000 /* Relaxed Ordering disable */
1404 #define IXGBE_CTRL_EXT_DRV_LOAD 0x10000000 /* Driver loaded bit for FW */
1405
1406 /* Direct Cache Access (DCA) definitions */
1407 #define IXGBE_DCA_CTRL_DCA_ENABLE       0x00000000 /* DCA Enable */
1408 #define IXGBE_DCA_CTRL_DCA_DISABLE      0x00000001 /* DCA Disable */
1409
1410 #define IXGBE_DCA_CTRL_DCA_MODE_CB1     0x00 /* DCA Mode CB1 */
1411 #define IXGBE_DCA_CTRL_DCA_MODE_CB2     0x02 /* DCA Mode CB2 */
1412
1413 #define IXGBE_DCA_RXCTRL_CPUID_MASK     0x0000001F /* Rx CPUID Mask */
1414 #define IXGBE_DCA_RXCTRL_CPUID_MASK_82599       0xFF000000 /* Rx CPUID Mask */
1415 #define IXGBE_DCA_RXCTRL_CPUID_SHIFT_82599      24 /* Rx CPUID Shift */
1416 #define IXGBE_DCA_RXCTRL_DESC_DCA_EN    (1 << 5) /* Rx Desc enable */
1417 #define IXGBE_DCA_RXCTRL_HEAD_DCA_EN    (1 << 6) /* Rx Desc header ena */
1418 #define IXGBE_DCA_RXCTRL_DATA_DCA_EN    (1 << 7) /* Rx Desc payload ena */
1419 #define IXGBE_DCA_RXCTRL_DESC_RRO_EN    (1 << 9) /* Rx rd Desc Relax Order */
1420 #define IXGBE_DCA_RXCTRL_DATA_WRO_EN    (1 << 13) /* Rx wr data Relax Order */
1421 #define IXGBE_DCA_RXCTRL_HEAD_WRO_EN    (1 << 15) /* Rx wr header RO */
1422
1423 #define IXGBE_DCA_TXCTRL_CPUID_MASK     0x0000001F /* Tx CPUID Mask */
1424 #define IXGBE_DCA_TXCTRL_CPUID_MASK_82599       0xFF000000 /* Tx CPUID Mask */
1425 #define IXGBE_DCA_TXCTRL_CPUID_SHIFT_82599      24 /* Tx CPUID Shift */
1426 #define IXGBE_DCA_TXCTRL_DESC_DCA_EN    (1 << 5) /* DCA Tx Desc enable */
1427 #define IXGBE_DCA_TXCTRL_DESC_RRO_EN    (1 << 9) /* Tx rd Desc Relax Order */
1428 #define IXGBE_DCA_TXCTRL_DESC_WRO_EN    (1 << 11) /* Tx Desc writeback RO bit */
1429 #define IXGBE_DCA_TXCTRL_DATA_RRO_EN    (1 << 13) /* Tx rd data Relax Order */
1430 #define IXGBE_DCA_MAX_QUEUES_82598      16 /* DCA regs only on 16 queues */
1431
1432 /* MSCA Bit Masks */
1433 #define IXGBE_MSCA_NP_ADDR_MASK         0x0000FFFF /* MDI Addr (new prot) */
1434 #define IXGBE_MSCA_NP_ADDR_SHIFT        0
1435 #define IXGBE_MSCA_DEV_TYPE_MASK        0x001F0000 /* Dev Type (new prot) */
1436 #define IXGBE_MSCA_DEV_TYPE_SHIFT       16 /* Register Address (old prot */
1437 #define IXGBE_MSCA_PHY_ADDR_MASK        0x03E00000 /* PHY Address mask */
1438 #define IXGBE_MSCA_PHY_ADDR_SHIFT       21 /* PHY Address shift*/
1439 #define IXGBE_MSCA_OP_CODE_MASK         0x0C000000 /* OP CODE mask */
1440 #define IXGBE_MSCA_OP_CODE_SHIFT        26 /* OP CODE shift */
1441 #define IXGBE_MSCA_ADDR_CYCLE           0x00000000 /* OP CODE 00 (addr cycle) */
1442 #define IXGBE_MSCA_WRITE                0x04000000 /* OP CODE 01 (wr) */
1443 #define IXGBE_MSCA_READ                 0x0C000000 /* OP CODE 11 (rd) */
1444 #define IXGBE_MSCA_READ_AUTOINC         0x08000000 /* OP CODE 10 (rd auto inc)*/
1445 #define IXGBE_MSCA_ST_CODE_MASK         0x30000000 /* ST Code mask */
1446 #define IXGBE_MSCA_ST_CODE_SHIFT        28 /* ST Code shift */
1447 #define IXGBE_MSCA_NEW_PROTOCOL         0x00000000 /* ST CODE 00 (new prot) */
1448 #define IXGBE_MSCA_OLD_PROTOCOL         0x10000000 /* ST CODE 01 (old prot) */
1449 #define IXGBE_MSCA_MDI_COMMAND          0x40000000 /* Initiate MDI command */
1450 #define IXGBE_MSCA_MDI_IN_PROG_EN       0x80000000 /* MDI in progress ena */
1451
1452 /* MSRWD bit masks */
1453 #define IXGBE_MSRWD_WRITE_DATA_MASK     0x0000FFFF
1454 #define IXGBE_MSRWD_WRITE_DATA_SHIFT    0
1455 #define IXGBE_MSRWD_READ_DATA_MASK      0xFFFF0000
1456 #define IXGBE_MSRWD_READ_DATA_SHIFT     16
1457
1458 /* Atlas registers */
1459 #define IXGBE_ATLAS_PDN_LPBK            0x24
1460 #define IXGBE_ATLAS_PDN_10G             0xB
1461 #define IXGBE_ATLAS_PDN_1G              0xC
1462 #define IXGBE_ATLAS_PDN_AN              0xD
1463
1464 /* Atlas bit masks */
1465 #define IXGBE_ATLASCTL_WRITE_CMD        0x00010000
1466 #define IXGBE_ATLAS_PDN_TX_REG_EN       0x10
1467 #define IXGBE_ATLAS_PDN_TX_10G_QL_ALL   0xF0
1468 #define IXGBE_ATLAS_PDN_TX_1G_QL_ALL    0xF0
1469 #define IXGBE_ATLAS_PDN_TX_AN_QL_ALL    0xF0
1470
1471 /* Omer bit masks */
1472 #define IXGBE_CORECTL_WRITE_CMD         0x00010000
1473
1474 /* Device Type definitions for new protocol MDIO commands */
1475 #define IXGBE_MDIO_ZERO_DEV_TYPE                0x0
1476 #define IXGBE_MDIO_PMA_PMD_DEV_TYPE             0x1
1477 #define IXGBE_MDIO_PCS_DEV_TYPE                 0x3
1478 #define IXGBE_MDIO_PHY_XS_DEV_TYPE              0x4
1479 #define IXGBE_MDIO_AUTO_NEG_DEV_TYPE            0x7
1480 #define IXGBE_MDIO_VENDOR_SPECIFIC_1_DEV_TYPE   0x1E   /* Device 30 */
1481 #define IXGBE_TWINAX_DEV                        1
1482
1483 #define IXGBE_MDIO_COMMAND_TIMEOUT      100 /* PHY Timeout for 1 GB mode */
1484
1485 #define IXGBE_MDIO_VENDOR_SPECIFIC_1_CONTROL            0x0 /* VS1 Ctrl Reg */
1486 #define IXGBE_MDIO_VENDOR_SPECIFIC_1_STATUS             0x1 /* VS1 Status Reg */
1487 #define IXGBE_MDIO_VENDOR_SPECIFIC_1_LINK_STATUS        0x0008 /* 1 = Link Up */
1488 #define IXGBE_MDIO_VENDOR_SPECIFIC_1_SPEED_STATUS       0x0010 /* 0-10G, 1-1G */
1489 #define IXGBE_MDIO_VENDOR_SPECIFIC_1_10G_SPEED          0x0018
1490 #define IXGBE_MDIO_VENDOR_SPECIFIC_1_1G_SPEED           0x0010
1491
1492 #define IXGBE_MDIO_AUTO_NEG_CONTROL     0x0 /* AUTO_NEG Control Reg */
1493 #define IXGBE_MDIO_AUTO_NEG_STATUS      0x1 /* AUTO_NEG Status Reg */
1494 #define IXGBE_MDIO_AUTO_NEG_VENDOR_STAT 0xC800 /* AUTO_NEG Vendor Status Reg */
1495 #define IXGBE_MDIO_AUTO_NEG_VENDOR_TX_ALARM 0xCC00 /* AUTO_NEG Vendor TX Reg */
1496 #define IXGBE_MDIO_AUTO_NEG_VENDOR_TX_ALARM2 0xCC01 /* AUTO_NEG Vendor Tx Reg */
1497 #define IXGBE_MDIO_AUTO_NEG_VEN_LSC     0x1 /* AUTO_NEG Vendor Tx LSC */
1498 #define IXGBE_MDIO_AUTO_NEG_ADVT        0x10 /* AUTO_NEG Advt Reg */
1499 #define IXGBE_MDIO_AUTO_NEG_LP          0x13 /* AUTO_NEG LP Status Reg */
1500 #define IXGBE_MDIO_AUTO_NEG_EEE_ADVT    0x3C /* AUTO_NEG EEE Advt Reg */
1501 #define IXGBE_AUTO_NEG_10GBASE_EEE_ADVT 0x8  /* AUTO NEG EEE 10GBaseT Advt */
1502 #define IXGBE_AUTO_NEG_1000BASE_EEE_ADVT 0x4  /* AUTO NEG EEE 1000BaseT Advt */
1503 #define IXGBE_AUTO_NEG_100BASE_EEE_ADVT 0x2  /* AUTO NEG EEE 100BaseT Advt */
1504 #define IXGBE_MDIO_PHY_XS_CONTROL       0x0 /* PHY_XS Control Reg */
1505 #define IXGBE_MDIO_PHY_XS_RESET         0x8000 /* PHY_XS Reset */
1506 #define IXGBE_MDIO_PHY_ID_HIGH          0x2 /* PHY ID High Reg*/
1507 #define IXGBE_MDIO_PHY_ID_LOW           0x3 /* PHY ID Low Reg*/
1508 #define IXGBE_MDIO_PHY_SPEED_ABILITY    0x4 /* Speed Ability Reg */
1509 #define IXGBE_MDIO_PHY_SPEED_10G        0x0001 /* 10G capable */
1510 #define IXGBE_MDIO_PHY_SPEED_1G         0x0010 /* 1G capable */
1511 #define IXGBE_MDIO_PHY_SPEED_100M       0x0020 /* 100M capable */
1512 #define IXGBE_MDIO_PHY_EXT_ABILITY      0xB /* Ext Ability Reg */
1513 #define IXGBE_MDIO_PHY_10GBASET_ABILITY         0x0004 /* 10GBaseT capable */
1514 #define IXGBE_MDIO_PHY_1000BASET_ABILITY        0x0020 /* 1000BaseT capable */
1515 #define IXGBE_MDIO_PHY_100BASETX_ABILITY        0x0080 /* 100BaseTX capable */
1516 #define IXGBE_MDIO_PHY_SET_LOW_POWER_MODE       0x0800 /* Set low power mode */
1517 #define IXGBE_AUTO_NEG_LP_STATUS        0xE820 /* AUTO NEG Rx LP Status Reg */
1518 #define IXGBE_AUTO_NEG_LP_1000BASE_CAP  0x8000 /* AUTO NEG Rx LP 1000BaseT Cap */
1519 #define IXGBE_AUTO_NEG_LP_10GBASE_CAP   0x0800 /* AUTO NEG Rx LP 10GBaseT Cap */
1520 #define IXGBE_AUTO_NEG_10GBASET_STAT    0x0021 /* AUTO NEG 10G BaseT Stat */
1521
1522 #define IXGBE_MDIO_TX_VENDOR_ALARMS_3           0xCC02 /* Vendor Alarms 3 Reg */
1523 #define IXGBE_MDIO_TX_VENDOR_ALARMS_3_RST_MASK  0x3 /* PHY Reset Complete Mask */
1524 #define IXGBE_MDIO_GLOBAL_RES_PR_10 0xC479 /* Global Resv Provisioning 10 Reg */
1525 #define IXGBE_MDIO_POWER_UP_STALL               0x8000 /* Power Up Stall */
1526 #define IXGBE_MDIO_GLOBAL_INT_CHIP_STD_MASK     0xFF00 /* int std mask */
1527 #define IXGBE_MDIO_GLOBAL_CHIP_STD_INT_FLAG     0xFC00 /* chip std int flag */
1528 #define IXGBE_MDIO_GLOBAL_INT_CHIP_VEN_MASK     0xFF01 /* int chip-wide mask */
1529 #define IXGBE_MDIO_GLOBAL_INT_CHIP_VEN_FLAG     0xFC01 /* int chip-wide mask */
1530 #define IXGBE_MDIO_GLOBAL_ALARM_1               0xCC00 /* Global alarm 1 */
1531 #define IXGBE_MDIO_GLOBAL_ALM_1_DEV_FAULT       0x0010 /* device fault */
1532 #define IXGBE_MDIO_GLOBAL_ALM_1_HI_TMP_FAIL     0x4000 /* high temp failure */
1533 #define IXGBE_MDIO_GLOBAL_FAULT_MSG     0xC850 /* Global Fault Message */
1534 #define IXGBE_MDIO_GLOBAL_FAULT_MSG_HI_TMP      0x8007 /* high temp failure */
1535 #define IXGBE_MDIO_GLOBAL_INT_MASK              0xD400 /* Global int mask */
1536 #define IXGBE_MDIO_GLOBAL_AN_VEN_ALM_INT_EN     0x1000 /* autoneg vendor alarm int enable */
1537 #define IXGBE_MDIO_GLOBAL_ALARM_1_INT           0x4 /* int in Global alarm 1 */
1538 #define IXGBE_MDIO_GLOBAL_VEN_ALM_INT_EN        0x1 /* vendor alarm int enable */
1539 #define IXGBE_MDIO_GLOBAL_STD_ALM2_INT          0x200 /* vendor alarm2 int mask */
1540 #define IXGBE_MDIO_GLOBAL_INT_HI_TEMP_EN        0x4000 /* int high temp enable */
1541 #define IXGBE_MDIO_GLOBAL_INT_DEV_FAULT_EN 0x0010 /* int dev fault enable */
1542 #define IXGBE_MDIO_PMA_PMD_CONTROL_ADDR 0x0000 /* PMA/PMD Control Reg */
1543 #define IXGBE_MDIO_PMA_PMD_SDA_SCL_ADDR 0xC30A /* PHY_XS SDA/SCL Addr Reg */
1544 #define IXGBE_MDIO_PMA_PMD_SDA_SCL_DATA 0xC30B /* PHY_XS SDA/SCL Data Reg */
1545 #define IXGBE_MDIO_PMA_PMD_SDA_SCL_STAT 0xC30C /* PHY_XS SDA/SCL Status Reg */
1546 #define IXGBE_MDIO_PMA_TX_VEN_LASI_INT_MASK 0xD401 /* PHY TX Vendor LASI */
1547 #define IXGBE_MDIO_PMA_TX_VEN_LASI_INT_EN   0x1 /* PHY TX Vendor LASI enable */
1548 #define IXGBE_MDIO_PMD_STD_TX_DISABLE_CNTR 0x9 /* Standard Transmit Dis Reg */
1549 #define IXGBE_MDIO_PMD_GLOBAL_TX_DISABLE 0x0001 /* PMD Global Transmit Dis */
1550
1551 #define IXGBE_PCRC8ECL          0x0E810 /* PCR CRC-8 Error Count Lo */
1552 #define IXGBE_PCRC8ECH          0x0E811 /* PCR CRC-8 Error Count Hi */
1553 #define IXGBE_PCRC8ECH_MASK     0x1F
1554 #define IXGBE_LDPCECL           0x0E820 /* PCR Uncorrected Error Count Lo */
1555 #define IXGBE_LDPCECH           0x0E821 /* PCR Uncorrected Error Count Hi */
1556
1557 /* MII clause 22/28 definitions */
1558 #define IXGBE_MDIO_PHY_LOW_POWER_MODE   0x0800
1559
1560 #define IXGBE_MDIO_XENPAK_LASI_STATUS           0x9005 /* XENPAK LASI Status register*/
1561 #define IXGBE_XENPAK_LASI_LINK_STATUS_ALARM     0x1 /* Link Status Alarm change */
1562
1563 #define IXGBE_MDIO_AUTO_NEG_LINK_STATUS         0x4 /* Indicates if link is up */
1564
1565 #define IXGBE_MDIO_AUTO_NEG_VENDOR_STATUS_MASK  0x7 /* Speed/Duplex Mask */
1566 #define IXGBE_MDIO_AUTO_NEG_VEN_STAT_SPEED_MASK         0x6 /* Speed Mask */
1567 #define IXGBE_MDIO_AUTO_NEG_VENDOR_STATUS_10M_HALF      0x0 /* 10Mb/s Half Duplex */
1568 #define IXGBE_MDIO_AUTO_NEG_VENDOR_STATUS_10M_FULL      0x1 /* 10Mb/s Full Duplex */
1569 #define IXGBE_MDIO_AUTO_NEG_VENDOR_STATUS_100M_HALF     0x2 /* 100Mb/s Half Duplex */
1570 #define IXGBE_MDIO_AUTO_NEG_VENDOR_STATUS_100M_FULL     0x3 /* 100Mb/s Full Duplex */
1571 #define IXGBE_MDIO_AUTO_NEG_VENDOR_STATUS_1GB_HALF      0x4 /* 1Gb/s Half Duplex */
1572 #define IXGBE_MDIO_AUTO_NEG_VENDOR_STATUS_1GB_FULL      0x5 /* 1Gb/s Full Duplex */
1573 #define IXGBE_MDIO_AUTO_NEG_VENDOR_STATUS_10GB_HALF     0x6 /* 10Gb/s Half Duplex */
1574 #define IXGBE_MDIO_AUTO_NEG_VENDOR_STATUS_10GB_FULL     0x7 /* 10Gb/s Full Duplex */
1575 #define IXGBE_MDIO_AUTO_NEG_VENDOR_STATUS_1GB           0x4 /* 1Gb/s */
1576 #define IXGBE_MDIO_AUTO_NEG_VENDOR_STATUS_10GB          0x6 /* 10Gb/s */
1577
1578 #define IXGBE_MII_10GBASE_T_AUTONEG_CTRL_REG    0x20   /* 10G Control Reg */
1579 #define IXGBE_MII_AUTONEG_VENDOR_PROVISION_1_REG 0xC400 /* 1G Provisioning 1 */
1580 #define IXGBE_MII_AUTONEG_XNP_TX_REG            0x17   /* 1G XNP Transmit */
1581 #define IXGBE_MII_AUTONEG_ADVERTISE_REG         0x10   /* 100M Advertisement */
1582 #define IXGBE_MII_10GBASE_T_ADVERTISE           0x1000 /* full duplex, bit:12*/
1583 #define IXGBE_MII_1GBASE_T_ADVERTISE_XNP_TX     0x4000 /* full duplex, bit:14*/
1584 #define IXGBE_MII_1GBASE_T_ADVERTISE            0x8000 /* full duplex, bit:15*/
1585 #define IXGBE_MII_2_5GBASE_T_ADVERTISE          0x0400
1586 #define IXGBE_MII_5GBASE_T_ADVERTISE            0x0800
1587 #define IXGBE_MII_100BASE_T_ADVERTISE           0x0100 /* full duplex, bit:8 */
1588 #define IXGBE_MII_100BASE_T_ADVERTISE_HALF      0x0080 /* half duplex, bit:7 */
1589 #define IXGBE_MII_RESTART                       0x200
1590 #define IXGBE_MII_AUTONEG_COMPLETE              0x20
1591 #define IXGBE_MII_AUTONEG_LINK_UP               0x04
1592 #define IXGBE_MII_AUTONEG_REG                   0x0
1593
1594 #define IXGBE_PHY_REVISION_MASK         0xFFFFFFF0
1595 #define IXGBE_MAX_PHY_ADDR              32
1596
1597 /* PHY IDs*/
1598 #define TN1010_PHY_ID   0x00A19410
1599 #define TNX_FW_REV      0xB
1600 #define X540_PHY_ID     0x01540200
1601 #define X550_PHY_ID1    0x01540220
1602 #define X550_PHY_ID2    0x01540223
1603 #define X550_PHY_ID3    0x01540221
1604 #define X557_PHY_ID     0x01540240
1605 #define AQ_FW_REV       0x20
1606 #define QT2022_PHY_ID   0x0043A400
1607 #define ATH_PHY_ID      0x03429050
1608
1609 /* PHY Types */
1610 #define IXGBE_M88E1145_E_PHY_ID 0x01410CD0
1611
1612 /* Special PHY Init Routine */
1613 #define IXGBE_PHY_INIT_OFFSET_NL        0x002B
1614 #define IXGBE_PHY_INIT_END_NL           0xFFFF
1615 #define IXGBE_CONTROL_MASK_NL           0xF000
1616 #define IXGBE_DATA_MASK_NL              0x0FFF
1617 #define IXGBE_CONTROL_SHIFT_NL          12
1618 #define IXGBE_DELAY_NL                  0
1619 #define IXGBE_DATA_NL                   1
1620 #define IXGBE_CONTROL_NL                0x000F
1621 #define IXGBE_CONTROL_EOL_NL            0x0FFF
1622 #define IXGBE_CONTROL_SOL_NL            0x0000
1623
1624 /* General purpose Interrupt Enable */
1625 #define IXGBE_SDP0_GPIEN        0x00000001 /* SDP0 */
1626 #define IXGBE_SDP1_GPIEN        0x00000002 /* SDP1 */
1627 #define IXGBE_SDP2_GPIEN        0x00000004 /* SDP2 */
1628 #define IXGBE_SDP0_GPIEN_X540   0x00000002 /* SDP0 on X540 and X550 */
1629 #define IXGBE_SDP1_GPIEN_X540   0x00000004 /* SDP1 on X540 and X550 */
1630 #define IXGBE_SDP2_GPIEN_X540   0x00000008 /* SDP2 on X540 and X550 */
1631 #define IXGBE_SDP0_GPIEN_X550   IXGBE_SDP0_GPIEN_X540
1632 #define IXGBE_SDP1_GPIEN_X550   IXGBE_SDP1_GPIEN_X540
1633 #define IXGBE_SDP2_GPIEN_X550   IXGBE_SDP2_GPIEN_X540
1634 #define IXGBE_SDP0_GPIEN_X550EM_x       IXGBE_SDP0_GPIEN_X540
1635 #define IXGBE_SDP1_GPIEN_X550EM_x       IXGBE_SDP1_GPIEN_X540
1636 #define IXGBE_SDP2_GPIEN_X550EM_x       IXGBE_SDP2_GPIEN_X540
1637 #define IXGBE_SDP0_GPIEN_X550EM_a       IXGBE_SDP0_GPIEN_X540
1638 #define IXGBE_SDP1_GPIEN_X550EM_a       IXGBE_SDP1_GPIEN_X540
1639 #define IXGBE_SDP2_GPIEN_X550EM_a       IXGBE_SDP2_GPIEN_X540
1640 #define IXGBE_SDP0_GPIEN_BY_MAC(_hw)    IXGBE_BY_MAC((_hw), SDP0_GPIEN)
1641 #define IXGBE_SDP1_GPIEN_BY_MAC(_hw)    IXGBE_BY_MAC((_hw), SDP1_GPIEN)
1642 #define IXGBE_SDP2_GPIEN_BY_MAC(_hw)    IXGBE_BY_MAC((_hw), SDP2_GPIEN)
1643
1644 #define IXGBE_GPIE_MSIX_MODE    0x00000010 /* MSI-X mode */
1645 #define IXGBE_GPIE_OCD          0x00000020 /* Other Clear Disable */
1646 #define IXGBE_GPIE_EIMEN        0x00000040 /* Immediate Interrupt Enable */
1647 #define IXGBE_GPIE_EIAME        0x40000000
1648 #define IXGBE_GPIE_PBA_SUPPORT  0x80000000
1649 #define IXGBE_GPIE_RSC_DELAY_SHIFT      11
1650 #define IXGBE_GPIE_VTMODE_MASK  0x0000C000 /* VT Mode Mask */
1651 #define IXGBE_GPIE_VTMODE_16    0x00004000 /* 16 VFs 8 queues per VF */
1652 #define IXGBE_GPIE_VTMODE_32    0x00008000 /* 32 VFs 4 queues per VF */
1653 #define IXGBE_GPIE_VTMODE_64    0x0000C000 /* 64 VFs 2 queues per VF */
1654
1655 /* Packet Buffer Initialization */
1656 #define IXGBE_MAX_PACKET_BUFFERS        8
1657
1658 #define IXGBE_TXPBSIZE_20KB     0x00005000 /* 20KB Packet Buffer */
1659 #define IXGBE_TXPBSIZE_40KB     0x0000A000 /* 40KB Packet Buffer */
1660 #define IXGBE_RXPBSIZE_48KB     0x0000C000 /* 48KB Packet Buffer */
1661 #define IXGBE_RXPBSIZE_64KB     0x00010000 /* 64KB Packet Buffer */
1662 #define IXGBE_RXPBSIZE_80KB     0x00014000 /* 80KB Packet Buffer */
1663 #define IXGBE_RXPBSIZE_128KB    0x00020000 /* 128KB Packet Buffer */
1664 #define IXGBE_RXPBSIZE_MAX      0x00080000 /* 512KB Packet Buffer */
1665 #define IXGBE_TXPBSIZE_MAX      0x00028000 /* 160KB Packet Buffer */
1666
1667 #define IXGBE_TXPKT_SIZE_MAX    0xA /* Max Tx Packet size */
1668 #define IXGBE_MAX_PB            8
1669
1670 /* Packet buffer allocation strategies */
1671 enum {
1672         PBA_STRATEGY_EQUAL      = 0, /* Distribute PB space equally */
1673 #define PBA_STRATEGY_EQUAL      PBA_STRATEGY_EQUAL
1674         PBA_STRATEGY_WEIGHTED   = 1, /* Weight front half of TCs */
1675 #define PBA_STRATEGY_WEIGHTED   PBA_STRATEGY_WEIGHTED
1676 };
1677
1678 /* Transmit Flow Control status */
1679 #define IXGBE_TFCS_TXOFF        0x00000001
1680 #define IXGBE_TFCS_TXOFF0       0x00000100
1681 #define IXGBE_TFCS_TXOFF1       0x00000200
1682 #define IXGBE_TFCS_TXOFF2       0x00000400
1683 #define IXGBE_TFCS_TXOFF3       0x00000800
1684 #define IXGBE_TFCS_TXOFF4       0x00001000
1685 #define IXGBE_TFCS_TXOFF5       0x00002000
1686 #define IXGBE_TFCS_TXOFF6       0x00004000
1687 #define IXGBE_TFCS_TXOFF7       0x00008000
1688
1689 /* TCP Timer */
1690 #define IXGBE_TCPTIMER_KS               0x00000100
1691 #define IXGBE_TCPTIMER_COUNT_ENABLE     0x00000200
1692 #define IXGBE_TCPTIMER_COUNT_FINISH     0x00000400
1693 #define IXGBE_TCPTIMER_LOOP             0x00000800
1694 #define IXGBE_TCPTIMER_DURATION_MASK    0x000000FF
1695
1696 /* HLREG0 Bit Masks */
1697 #define IXGBE_HLREG0_TXCRCEN            0x00000001 /* bit  0 */
1698 #define IXGBE_HLREG0_RXCRCSTRP          0x00000002 /* bit  1 */
1699 #define IXGBE_HLREG0_JUMBOEN            0x00000004 /* bit  2 */
1700 #define IXGBE_HLREG0_TXPADEN            0x00000400 /* bit 10 */
1701 #define IXGBE_HLREG0_TXPAUSEEN          0x00001000 /* bit 12 */
1702 #define IXGBE_HLREG0_RXPAUSEEN          0x00004000 /* bit 14 */
1703 #define IXGBE_HLREG0_LPBK               0x00008000 /* bit 15 */
1704 #define IXGBE_HLREG0_MDCSPD             0x00010000 /* bit 16 */
1705 #define IXGBE_HLREG0_CONTMDC            0x00020000 /* bit 17 */
1706 #define IXGBE_HLREG0_CTRLFLTR           0x00040000 /* bit 18 */
1707 #define IXGBE_HLREG0_PREPEND            0x00F00000 /* bits 20-23 */
1708 #define IXGBE_HLREG0_PRIPAUSEEN         0x01000000 /* bit 24 */
1709 #define IXGBE_HLREG0_RXPAUSERECDA       0x06000000 /* bits 25-26 */
1710 #define IXGBE_HLREG0_RXLNGTHERREN       0x08000000 /* bit 27 */
1711 #define IXGBE_HLREG0_RXPADSTRIPEN       0x10000000 /* bit 28 */
1712
1713 /* VMD_CTL bitmasks */
1714 #define IXGBE_VMD_CTL_VMDQ_EN           0x00000001
1715 #define IXGBE_VMD_CTL_VMDQ_FILTER       0x00000002
1716
1717 /* VT_CTL bitmasks */
1718 #define IXGBE_VT_CTL_DIS_DEFPL          0x20000000 /* disable default pool */
1719 #define IXGBE_VT_CTL_REPLEN             0x40000000 /* replication enabled */
1720 #define IXGBE_VT_CTL_VT_ENABLE          0x00000001  /* Enable VT Mode */
1721 #define IXGBE_VT_CTL_POOL_SHIFT         7
1722 #define IXGBE_VT_CTL_POOL_MASK          (0x3F << IXGBE_VT_CTL_POOL_SHIFT)
1723
1724 /* VMOLR bitmasks */
1725 #define IXGBE_VMOLR_AUPE        0x01000000 /* accept untagged packets */
1726 #define IXGBE_VMOLR_ROMPE       0x02000000 /* accept packets in MTA tbl */
1727 #define IXGBE_VMOLR_ROPE        0x04000000 /* accept packets in UC tbl */
1728 #define IXGBE_VMOLR_BAM         0x08000000 /* accept broadcast packets */
1729 #define IXGBE_VMOLR_MPE         0x10000000 /* multicast promiscuous */
1730
1731 /* VFRE bitmask */
1732 #define IXGBE_VFRE_ENABLE_ALL   0xFFFFFFFF
1733
1734 #define IXGBE_VF_INIT_TIMEOUT   200 /* Number of retries to clear RSTI */
1735
1736 /* RDHMPN and TDHMPN bitmasks */
1737 #define IXGBE_RDHMPN_RDICADDR           0x007FF800
1738 #define IXGBE_RDHMPN_RDICRDREQ          0x00800000
1739 #define IXGBE_RDHMPN_RDICADDR_SHIFT     11
1740 #define IXGBE_TDHMPN_TDICADDR           0x003FF800
1741 #define IXGBE_TDHMPN_TDICRDREQ          0x00800000
1742 #define IXGBE_TDHMPN_TDICADDR_SHIFT     11
1743
1744 #define IXGBE_RDMAM_MEM_SEL_SHIFT               13
1745 #define IXGBE_RDMAM_DWORD_SHIFT                 9
1746 #define IXGBE_RDMAM_DESC_COMP_FIFO              1
1747 #define IXGBE_RDMAM_DFC_CMD_FIFO                2
1748 #define IXGBE_RDMAM_RSC_HEADER_ADDR             3
1749 #define IXGBE_RDMAM_TCN_STATUS_RAM              4
1750 #define IXGBE_RDMAM_WB_COLL_FIFO                5
1751 #define IXGBE_RDMAM_QSC_CNT_RAM                 6
1752 #define IXGBE_RDMAM_QSC_FCOE_RAM                7
1753 #define IXGBE_RDMAM_QSC_QUEUE_CNT               8
1754 #define IXGBE_RDMAM_QSC_QUEUE_RAM               0xA
1755 #define IXGBE_RDMAM_QSC_RSC_RAM                 0xB
1756 #define IXGBE_RDMAM_DESC_COM_FIFO_RANGE         135
1757 #define IXGBE_RDMAM_DESC_COM_FIFO_COUNT         4
1758 #define IXGBE_RDMAM_DFC_CMD_FIFO_RANGE          48
1759 #define IXGBE_RDMAM_DFC_CMD_FIFO_COUNT          7
1760 #define IXGBE_RDMAM_RSC_HEADER_ADDR_RANGE       32
1761 #define IXGBE_RDMAM_RSC_HEADER_ADDR_COUNT       4
1762 #define IXGBE_RDMAM_TCN_STATUS_RAM_RANGE        256
1763 #define IXGBE_RDMAM_TCN_STATUS_RAM_COUNT        9
1764 #define IXGBE_RDMAM_WB_COLL_FIFO_RANGE          8
1765 #define IXGBE_RDMAM_WB_COLL_FIFO_COUNT          4
1766 #define IXGBE_RDMAM_QSC_CNT_RAM_RANGE           64
1767 #define IXGBE_RDMAM_QSC_CNT_RAM_COUNT           4
1768 #define IXGBE_RDMAM_QSC_FCOE_RAM_RANGE          512
1769 #define IXGBE_RDMAM_QSC_FCOE_RAM_COUNT          5
1770 #define IXGBE_RDMAM_QSC_QUEUE_CNT_RANGE         32
1771 #define IXGBE_RDMAM_QSC_QUEUE_CNT_COUNT         4
1772 #define IXGBE_RDMAM_QSC_QUEUE_RAM_RANGE         128
1773 #define IXGBE_RDMAM_QSC_QUEUE_RAM_COUNT         8
1774 #define IXGBE_RDMAM_QSC_RSC_RAM_RANGE           32
1775 #define IXGBE_RDMAM_QSC_RSC_RAM_COUNT           8
1776
1777 #define IXGBE_TXDESCIC_READY    0x80000000
1778
1779 /* Receive Checksum Control */
1780 #define IXGBE_RXCSUM_IPPCSE     0x00001000 /* IP payload checksum enable */
1781 #define IXGBE_RXCSUM_PCSD       0x00002000 /* packet checksum disabled */
1782
1783 /* FCRTL Bit Masks */
1784 #define IXGBE_FCRTL_XONE        0x80000000 /* XON enable */
1785 #define IXGBE_FCRTH_FCEN        0x80000000 /* Packet buffer fc enable */
1786
1787 /* PAP bit masks*/
1788 #define IXGBE_PAP_TXPAUSECNT_MASK       0x0000FFFF /* Pause counter mask */
1789
1790 /* RMCS Bit Masks */
1791 #define IXGBE_RMCS_RRM                  0x00000002 /* Rx Recycle Mode enable */
1792 /* Receive Arbitration Control: 0 Round Robin, 1 DFP */
1793 #define IXGBE_RMCS_RAC                  0x00000004
1794 /* Deficit Fixed Prio ena */
1795 #define IXGBE_RMCS_DFP                  IXGBE_RMCS_RAC
1796 #define IXGBE_RMCS_TFCE_802_3X          0x00000008 /* Tx Priority FC ena */
1797 #define IXGBE_RMCS_TFCE_PRIORITY        0x00000010 /* Tx Priority FC ena */
1798 #define IXGBE_RMCS_ARBDIS               0x00000040 /* Arbitration disable bit */
1799
1800 /* FCCFG Bit Masks */
1801 #define IXGBE_FCCFG_TFCE_802_3X         0x00000008 /* Tx link FC enable */
1802 #define IXGBE_FCCFG_TFCE_PRIORITY       0x00000010 /* Tx priority FC enable */
1803
1804 /* Interrupt register bitmasks */
1805
1806 /* Extended Interrupt Cause Read */
1807 #define IXGBE_EICR_RTX_QUEUE    0x0000FFFF /* RTx Queue Interrupt */
1808 #define IXGBE_EICR_FLOW_DIR     0x00010000 /* FDir Exception */
1809 #define IXGBE_EICR_RX_MISS      0x00020000 /* Packet Buffer Overrun */
1810 #define IXGBE_EICR_PCI          0x00040000 /* PCI Exception */
1811 #define IXGBE_EICR_MAILBOX      0x00080000 /* VF to PF Mailbox Interrupt */
1812 #define IXGBE_EICR_LSC          0x00100000 /* Link Status Change */
1813 #define IXGBE_EICR_LINKSEC      0x00200000 /* PN Threshold */
1814 #define IXGBE_EICR_MNG          0x00400000 /* Manageability Event Interrupt */
1815 #define IXGBE_EICR_TS           0x00800000 /* Thermal Sensor Event */
1816 #define IXGBE_EICR_TIMESYNC     0x01000000 /* Timesync Event */
1817 #define IXGBE_EICR_GPI_SDP0     0x01000000 /* Gen Purpose Interrupt on SDP0 */
1818 #define IXGBE_EICR_GPI_SDP1     0x02000000 /* Gen Purpose Interrupt on SDP1 */
1819 #define IXGBE_EICR_GPI_SDP2     0x04000000 /* Gen Purpose Interrupt on SDP2 */
1820 #define IXGBE_EICR_ECC          0x10000000 /* ECC Error */
1821 #define IXGBE_EICR_GPI_SDP0_X540 0x02000000 /* Gen Purpose Interrupt on SDP0 */
1822 #define IXGBE_EICR_GPI_SDP1_X540 0x04000000 /* Gen Purpose Interrupt on SDP1 */
1823 #define IXGBE_EICR_GPI_SDP2_X540 0x08000000 /* Gen Purpose Interrupt on SDP2 */
1824 #define IXGBE_EICR_GPI_SDP0_X550        IXGBE_EICR_GPI_SDP0_X540
1825 #define IXGBE_EICR_GPI_SDP1_X550        IXGBE_EICR_GPI_SDP1_X540
1826 #define IXGBE_EICR_GPI_SDP2_X550        IXGBE_EICR_GPI_SDP2_X540
1827 #define IXGBE_EICR_GPI_SDP0_X550EM_x    IXGBE_EICR_GPI_SDP0_X540
1828 #define IXGBE_EICR_GPI_SDP1_X550EM_x    IXGBE_EICR_GPI_SDP1_X540
1829 #define IXGBE_EICR_GPI_SDP2_X550EM_x    IXGBE_EICR_GPI_SDP2_X540
1830 #define IXGBE_EICR_GPI_SDP0_X550EM_a    IXGBE_EICR_GPI_SDP0_X540
1831 #define IXGBE_EICR_GPI_SDP1_X550EM_a    IXGBE_EICR_GPI_SDP1_X540
1832 #define IXGBE_EICR_GPI_SDP2_X550EM_a    IXGBE_EICR_GPI_SDP2_X540
1833 #define IXGBE_EICR_GPI_SDP0_BY_MAC(_hw) IXGBE_BY_MAC((_hw), EICR_GPI_SDP0)
1834 #define IXGBE_EICR_GPI_SDP1_BY_MAC(_hw) IXGBE_BY_MAC((_hw), EICR_GPI_SDP1)
1835 #define IXGBE_EICR_GPI_SDP2_BY_MAC(_hw) IXGBE_BY_MAC((_hw), EICR_GPI_SDP2)
1836
1837 #define IXGBE_EICR_PBUR         0x10000000 /* Packet Buffer Handler Error */
1838 #define IXGBE_EICR_DHER         0x20000000 /* Descriptor Handler Error */
1839 #define IXGBE_EICR_TCP_TIMER    0x40000000 /* TCP Timer */
1840 #define IXGBE_EICR_OTHER        0x80000000 /* Interrupt Cause Active */
1841
1842 /* Extended Interrupt Cause Set */
1843 #define IXGBE_EICS_RTX_QUEUE    IXGBE_EICR_RTX_QUEUE /* RTx Queue Interrupt */
1844 #define IXGBE_EICS_FLOW_DIR     IXGBE_EICR_FLOW_DIR  /* FDir Exception */
1845 #define IXGBE_EICS_RX_MISS      IXGBE_EICR_RX_MISS   /* Pkt Buffer Overrun */
1846 #define IXGBE_EICS_PCI          IXGBE_EICR_PCI /* PCI Exception */
1847 #define IXGBE_EICS_MAILBOX      IXGBE_EICR_MAILBOX   /* VF to PF Mailbox Int */
1848 #define IXGBE_EICS_LSC          IXGBE_EICR_LSC /* Link Status Change */
1849 #define IXGBE_EICS_MNG          IXGBE_EICR_MNG /* MNG Event Interrupt */
1850 #define IXGBE_EICS_TIMESYNC     IXGBE_EICR_TIMESYNC /* Timesync Event */
1851 #define IXGBE_EICS_GPI_SDP0     IXGBE_EICR_GPI_SDP0 /* SDP0 Gen Purpose Int */
1852 #define IXGBE_EICS_GPI_SDP1     IXGBE_EICR_GPI_SDP1 /* SDP1 Gen Purpose Int */
1853 #define IXGBE_EICS_GPI_SDP2     IXGBE_EICR_GPI_SDP2 /* SDP2 Gen Purpose Int */
1854 #define IXGBE_EICS_ECC          IXGBE_EICR_ECC /* ECC Error */
1855 #define IXGBE_EICS_GPI_SDP0_BY_MAC(_hw) IXGBE_EICR_GPI_SDP0_BY_MAC(_hw)
1856 #define IXGBE_EICS_GPI_SDP1_BY_MAC(_hw) IXGBE_EICR_GPI_SDP1_BY_MAC(_hw)
1857 #define IXGBE_EICS_GPI_SDP2_BY_MAC(_hw) IXGBE_EICR_GPI_SDP2_BY_MAC(_hw)
1858 #define IXGBE_EICS_PBUR         IXGBE_EICR_PBUR /* Pkt Buf Handler Err */
1859 #define IXGBE_EICS_DHER         IXGBE_EICR_DHER /* Desc Handler Error */
1860 #define IXGBE_EICS_TCP_TIMER    IXGBE_EICR_TCP_TIMER /* TCP Timer */
1861 #define IXGBE_EICS_OTHER        IXGBE_EICR_OTHER /* INT Cause Active */
1862
1863 /* Extended Interrupt Mask Set */
1864 #define IXGBE_EIMS_RTX_QUEUE    IXGBE_EICR_RTX_QUEUE /* RTx Queue Interrupt */
1865 #define IXGBE_EIMS_FLOW_DIR     IXGBE_EICR_FLOW_DIR /* FDir Exception */
1866 #define IXGBE_EIMS_RX_MISS      IXGBE_EICR_RX_MISS /* Packet Buffer Overrun */
1867 #define IXGBE_EIMS_PCI          IXGBE_EICR_PCI /* PCI Exception */
1868 #define IXGBE_EIMS_MAILBOX      IXGBE_EICR_MAILBOX   /* VF to PF Mailbox Int */
1869 #define IXGBE_EIMS_LSC          IXGBE_EICR_LSC /* Link Status Change */
1870 #define IXGBE_EIMS_MNG          IXGBE_EICR_MNG /* MNG Event Interrupt */
1871 #define IXGBE_EIMS_TS           IXGBE_EICR_TS /* Thermal Sensor Event */
1872 #define IXGBE_EIMS_TIMESYNC     IXGBE_EICR_TIMESYNC /* Timesync Event */
1873 #define IXGBE_EIMS_GPI_SDP0     IXGBE_EICR_GPI_SDP0 /* SDP0 Gen Purpose Int */
1874 #define IXGBE_EIMS_GPI_SDP1     IXGBE_EICR_GPI_SDP1 /* SDP1 Gen Purpose Int */
1875 #define IXGBE_EIMS_GPI_SDP2     IXGBE_EICR_GPI_SDP2 /* SDP2 Gen Purpose Int */
1876 #define IXGBE_EIMS_ECC          IXGBE_EICR_ECC /* ECC Error */
1877 #define IXGBE_EIMS_GPI_SDP0_BY_MAC(_hw) IXGBE_EICR_GPI_SDP0_BY_MAC(_hw)
1878 #define IXGBE_EIMS_GPI_SDP1_BY_MAC(_hw) IXGBE_EICR_GPI_SDP1_BY_MAC(_hw)
1879 #define IXGBE_EIMS_GPI_SDP2_BY_MAC(_hw) IXGBE_EICR_GPI_SDP2_BY_MAC(_hw)
1880 #define IXGBE_EIMS_PBUR         IXGBE_EICR_PBUR /* Pkt Buf Handler Err */
1881 #define IXGBE_EIMS_DHER         IXGBE_EICR_DHER /* Descr Handler Error */
1882 #define IXGBE_EIMS_TCP_TIMER    IXGBE_EICR_TCP_TIMER /* TCP Timer */
1883 #define IXGBE_EIMS_OTHER        IXGBE_EICR_OTHER /* INT Cause Active */
1884
1885 /* Extended Interrupt Mask Clear */
1886 #define IXGBE_EIMC_RTX_QUEUE    IXGBE_EICR_RTX_QUEUE /* RTx Queue Interrupt */
1887 #define IXGBE_EIMC_FLOW_DIR     IXGBE_EICR_FLOW_DIR /* FDir Exception */
1888 #define IXGBE_EIMC_RX_MISS      IXGBE_EICR_RX_MISS /* Packet Buffer Overrun */
1889 #define IXGBE_EIMC_PCI          IXGBE_EICR_PCI /* PCI Exception */
1890 #define IXGBE_EIMC_MAILBOX      IXGBE_EICR_MAILBOX /* VF to PF Mailbox Int */
1891 #define IXGBE_EIMC_LSC          IXGBE_EICR_LSC /* Link Status Change */
1892 #define IXGBE_EIMC_MNG          IXGBE_EICR_MNG /* MNG Event Interrupt */
1893 #define IXGBE_EIMC_TIMESYNC     IXGBE_EICR_TIMESYNC /* Timesync Event */
1894 #define IXGBE_EIMC_GPI_SDP0     IXGBE_EICR_GPI_SDP0 /* SDP0 Gen Purpose Int */
1895 #define IXGBE_EIMC_GPI_SDP1     IXGBE_EICR_GPI_SDP1 /* SDP1 Gen Purpose Int */
1896 #define IXGBE_EIMC_GPI_SDP2     IXGBE_EICR_GPI_SDP2  /* SDP2 Gen Purpose Int */
1897 #define IXGBE_EIMC_ECC          IXGBE_EICR_ECC /* ECC Error */
1898 #define IXGBE_EIMC_GPI_SDP0_BY_MAC(_hw) IXGBE_EICR_GPI_SDP0_BY_MAC(_hw)
1899 #define IXGBE_EIMC_GPI_SDP1_BY_MAC(_hw) IXGBE_EICR_GPI_SDP1_BY_MAC(_hw)
1900 #define IXGBE_EIMC_GPI_SDP2_BY_MAC(_hw) IXGBE_EICR_GPI_SDP2_BY_MAC(_hw)
1901 #define IXGBE_EIMC_PBUR         IXGBE_EICR_PBUR /* Pkt Buf Handler Err */
1902 #define IXGBE_EIMC_DHER         IXGBE_EICR_DHER /* Desc Handler Err */
1903 #define IXGBE_EIMC_TCP_TIMER    IXGBE_EICR_TCP_TIMER /* TCP Timer */
1904 #define IXGBE_EIMC_OTHER        IXGBE_EICR_OTHER /* INT Cause Active */
1905
1906 #define IXGBE_EIMS_ENABLE_MASK ( \
1907                                 IXGBE_EIMS_RTX_QUEUE    | \
1908                                 IXGBE_EIMS_LSC          | \
1909                                 IXGBE_EIMS_TCP_TIMER    | \
1910                                 IXGBE_EIMS_OTHER)
1911
1912 /* Immediate Interrupt Rx (A.K.A. Low Latency Interrupt) */
1913 #define IXGBE_IMIR_PORT_IM_EN   0x00010000  /* TCP port enable */
1914 #define IXGBE_IMIR_PORT_BP      0x00020000  /* TCP port check bypass */
1915 #define IXGBE_IMIREXT_SIZE_BP   0x00001000  /* Packet size bypass */
1916 #define IXGBE_IMIREXT_CTRL_URG  0x00002000  /* Check URG bit in header */
1917 #define IXGBE_IMIREXT_CTRL_ACK  0x00004000  /* Check ACK bit in header */
1918 #define IXGBE_IMIREXT_CTRL_PSH  0x00008000  /* Check PSH bit in header */
1919 #define IXGBE_IMIREXT_CTRL_RST  0x00010000  /* Check RST bit in header */
1920 #define IXGBE_IMIREXT_CTRL_SYN  0x00020000  /* Check SYN bit in header */
1921 #define IXGBE_IMIREXT_CTRL_FIN  0x00040000  /* Check FIN bit in header */
1922 #define IXGBE_IMIREXT_CTRL_BP   0x00080000  /* Bypass check of control bits */
1923 #define IXGBE_IMIR_SIZE_BP_82599        0x00001000 /* Packet size bypass */
1924 #define IXGBE_IMIR_CTRL_URG_82599       0x00002000 /* Check URG bit in header */
1925 #define IXGBE_IMIR_CTRL_ACK_82599       0x00004000 /* Check ACK bit in header */
1926 #define IXGBE_IMIR_CTRL_PSH_82599       0x00008000 /* Check PSH bit in header */
1927 #define IXGBE_IMIR_CTRL_RST_82599       0x00010000 /* Check RST bit in header */
1928 #define IXGBE_IMIR_CTRL_SYN_82599       0x00020000 /* Check SYN bit in header */
1929 #define IXGBE_IMIR_CTRL_FIN_82599       0x00040000 /* Check FIN bit in header */
1930 #define IXGBE_IMIR_CTRL_BP_82599        0x00080000 /* Bypass chk of ctrl bits */
1931 #define IXGBE_IMIR_LLI_EN_82599         0x00100000 /* Enables low latency Int */
1932 #define IXGBE_IMIR_RX_QUEUE_MASK_82599  0x0000007F /* Rx Queue Mask */
1933 #define IXGBE_IMIR_RX_QUEUE_SHIFT_82599 21 /* Rx Queue Shift */
1934 #define IXGBE_IMIRVP_PRIORITY_MASK      0x00000007 /* VLAN priority mask */
1935 #define IXGBE_IMIRVP_PRIORITY_EN        0x00000008 /* VLAN priority enable */
1936
1937 #define IXGBE_MAX_FTQF_FILTERS          128
1938 #define IXGBE_FTQF_PROTOCOL_MASK        0x00000003
1939 #define IXGBE_FTQF_PROTOCOL_TCP         0x00000000
1940 #define IXGBE_FTQF_PROTOCOL_UDP         0x00000001
1941 #define IXGBE_FTQF_PROTOCOL_SCTP        2
1942 #define IXGBE_FTQF_PRIORITY_MASK        0x00000007
1943 #define IXGBE_FTQF_PRIORITY_SHIFT       2
1944 #define IXGBE_FTQF_POOL_MASK            0x0000003F
1945 #define IXGBE_FTQF_POOL_SHIFT           8
1946 #define IXGBE_FTQF_5TUPLE_MASK_MASK     0x0000001F
1947 #define IXGBE_FTQF_5TUPLE_MASK_SHIFT    25
1948 #define IXGBE_FTQF_SOURCE_ADDR_MASK     0x1E
1949 #define IXGBE_FTQF_DEST_ADDR_MASK       0x1D
1950 #define IXGBE_FTQF_SOURCE_PORT_MASK     0x1B
1951 #define IXGBE_FTQF_DEST_PORT_MASK       0x17
1952 #define IXGBE_FTQF_PROTOCOL_COMP_MASK   0x0F
1953 #define IXGBE_FTQF_POOL_MASK_EN         0x40000000
1954 #define IXGBE_FTQF_QUEUE_ENABLE         0x80000000
1955
1956 /* Interrupt clear mask */
1957 #define IXGBE_IRQ_CLEAR_MASK    0xFFFFFFFF
1958
1959 /* Interrupt Vector Allocation Registers */
1960 #define IXGBE_IVAR_REG_NUM              25
1961 #define IXGBE_IVAR_REG_NUM_82599        64
1962 #define IXGBE_IVAR_TXRX_ENTRY           96
1963 #define IXGBE_IVAR_RX_ENTRY             64
1964 #define IXGBE_IVAR_RX_QUEUE(_i)         (0 + (_i))
1965 #define IXGBE_IVAR_TX_QUEUE(_i)         (64 + (_i))
1966 #define IXGBE_IVAR_TX_ENTRY             32
1967
1968 #define IXGBE_IVAR_TCP_TIMER_INDEX      96 /* 0 based index */
1969 #define IXGBE_IVAR_OTHER_CAUSES_INDEX   97 /* 0 based index */
1970
1971 #define IXGBE_MSIX_VECTOR(_i)           (0 + (_i))
1972
1973 #define IXGBE_IVAR_ALLOC_VAL            0x80 /* Interrupt Allocation valid */
1974
1975 /* ETYPE Queue Filter/Select Bit Masks */
1976 #define IXGBE_MAX_ETQF_FILTERS          8
1977 #define IXGBE_ETQF_FCOE                 0x08000000 /* bit 27 */
1978 #define IXGBE_ETQF_BCN                  0x10000000 /* bit 28 */
1979 #define IXGBE_ETQF_TX_ANTISPOOF         0x20000000 /* bit 29 */
1980 #define IXGBE_ETQF_1588                 0x40000000 /* bit 30 */
1981 #define IXGBE_ETQF_FILTER_EN            0x80000000 /* bit 31 */
1982 #define IXGBE_ETQF_POOL_ENABLE          (1 << 26) /* bit 26 */
1983 #define IXGBE_ETQF_POOL_SHIFT           20
1984
1985 #define IXGBE_ETQS_RX_QUEUE             0x007F0000 /* bits 22:16 */
1986 #define IXGBE_ETQS_RX_QUEUE_SHIFT       16
1987 #define IXGBE_ETQS_LLI                  0x20000000 /* bit 29 */
1988 #define IXGBE_ETQS_QUEUE_EN             0x80000000 /* bit 31 */
1989
1990 /*
1991  * ETQF filter list: one static filter per filter consumer. This is
1992  *                 to avoid filter collisions later. Add new filters
1993  *                 here!!
1994  *
1995  * Current filters:
1996  *      EAPOL 802.1x (0x888e): Filter 0
1997  *      FCoE (0x8906):   Filter 2
1998  *      1588 (0x88f7):   Filter 3
1999  *      FIP  (0x8914):   Filter 4
2000  *      LLDP (0x88CC):   Filter 5
2001  *      LACP (0x8809):   Filter 6
2002  *      FC   (0x8808):   Filter 7
2003  */
2004 #define IXGBE_ETQF_FILTER_EAPOL         0
2005 #define IXGBE_ETQF_FILTER_FCOE          2
2006 #define IXGBE_ETQF_FILTER_1588          3
2007 #define IXGBE_ETQF_FILTER_FIP           4
2008 #define IXGBE_ETQF_FILTER_LLDP          5
2009 #define IXGBE_ETQF_FILTER_LACP          6
2010 #define IXGBE_ETQF_FILTER_FC            7
2011 /* VLAN Control Bit Masks */
2012 #define IXGBE_VLNCTRL_VET               0x0000FFFF  /* bits 0-15 */
2013 #define IXGBE_VLNCTRL_CFI               0x10000000  /* bit 28 */
2014 #define IXGBE_VLNCTRL_CFIEN             0x20000000  /* bit 29 */
2015 #define IXGBE_VLNCTRL_VFE               0x40000000  /* bit 30 */
2016 #define IXGBE_VLNCTRL_VME               0x80000000  /* bit 31 */
2017
2018 /* VLAN pool filtering masks */
2019 #define IXGBE_VLVF_VIEN                 0x80000000  /* filter is valid */
2020 #define IXGBE_VLVF_ENTRIES              64
2021 #define IXGBE_VLVF_VLANID_MASK          0x00000FFF
2022 /* Per VF Port VLAN insertion rules */
2023 #define IXGBE_VMVIR_VLANA_DEFAULT       0x40000000 /* Always use default VLAN */
2024 #define IXGBE_VMVIR_VLANA_NEVER         0x80000000 /* Never insert VLAN tag */
2025
2026 #define IXGBE_ETHERNET_IEEE_VLAN_TYPE   0x8100  /* 802.1q protocol */
2027
2028 /* STATUS Bit Masks */
2029 #define IXGBE_STATUS_LAN_ID             0x0000000C /* LAN ID */
2030 #define IXGBE_STATUS_LAN_ID_SHIFT       2 /* LAN ID Shift*/
2031 #define IXGBE_STATUS_GIO                0x00080000 /* GIO Master Ena Status */
2032
2033 #define IXGBE_STATUS_LAN_ID_0   0x00000000 /* LAN ID 0 */
2034 #define IXGBE_STATUS_LAN_ID_1   0x00000004 /* LAN ID 1 */
2035
2036 /* ESDP Bit Masks */
2037 #define IXGBE_ESDP_SDP0         0x00000001 /* SDP0 Data Value */
2038 #define IXGBE_ESDP_SDP1         0x00000002 /* SDP1 Data Value */
2039 #define IXGBE_ESDP_SDP2         0x00000004 /* SDP2 Data Value */
2040 #define IXGBE_ESDP_SDP3         0x00000008 /* SDP3 Data Value */
2041 #define IXGBE_ESDP_SDP4         0x00000010 /* SDP4 Data Value */
2042 #define IXGBE_ESDP_SDP5         0x00000020 /* SDP5 Data Value */
2043 #define IXGBE_ESDP_SDP6         0x00000040 /* SDP6 Data Value */
2044 #define IXGBE_ESDP_SDP7         0x00000080 /* SDP7 Data Value */
2045 #define IXGBE_ESDP_SDP0_DIR     0x00000100 /* SDP0 IO direction */
2046 #define IXGBE_ESDP_SDP1_DIR     0x00000200 /* SDP1 IO direction */
2047 #define IXGBE_ESDP_SDP2_DIR     0x00000400 /* SDP1 IO direction */
2048 #define IXGBE_ESDP_SDP3_DIR     0x00000800 /* SDP3 IO direction */
2049 #define IXGBE_ESDP_SDP4_DIR     0x00001000 /* SDP4 IO direction */
2050 #define IXGBE_ESDP_SDP5_DIR     0x00002000 /* SDP5 IO direction */
2051 #define IXGBE_ESDP_SDP6_DIR     0x00004000 /* SDP6 IO direction */
2052 #define IXGBE_ESDP_SDP7_DIR     0x00008000 /* SDP7 IO direction */
2053 #define IXGBE_ESDP_SDP0_NATIVE  0x00010000 /* SDP0 IO mode */
2054 #define IXGBE_ESDP_SDP1_NATIVE  0x00020000 /* SDP1 IO mode */
2055
2056
2057 /* LEDCTL Bit Masks */
2058 #define IXGBE_LED_IVRT_BASE             0x00000040
2059 #define IXGBE_LED_BLINK_BASE            0x00000080
2060 #define IXGBE_LED_MODE_MASK_BASE        0x0000000F
2061 #define IXGBE_LED_OFFSET(_base, _i)     (_base << (8 * (_i)))
2062 #define IXGBE_LED_MODE_SHIFT(_i)        (8*(_i))
2063 #define IXGBE_LED_IVRT(_i)      IXGBE_LED_OFFSET(IXGBE_LED_IVRT_BASE, _i)
2064 #define IXGBE_LED_BLINK(_i)     IXGBE_LED_OFFSET(IXGBE_LED_BLINK_BASE, _i)
2065 #define IXGBE_LED_MODE_MASK(_i) IXGBE_LED_OFFSET(IXGBE_LED_MODE_MASK_BASE, _i)
2066 #define IXGBE_X557_LED_MANUAL_SET_MASK  (1 << 8)
2067 #define IXGBE_X557_MAX_LED_INDEX        3
2068 #define IXGBE_X557_LED_PROVISIONING     0xC430
2069
2070 /* LED modes */
2071 #define IXGBE_LED_LINK_UP       0x0
2072 #define IXGBE_LED_LINK_10G      0x1
2073 #define IXGBE_LED_MAC           0x2
2074 #define IXGBE_LED_FILTER        0x3
2075 #define IXGBE_LED_LINK_ACTIVE   0x4
2076 #define IXGBE_LED_LINK_1G       0x5
2077 #define IXGBE_LED_ON            0xE
2078 #define IXGBE_LED_OFF           0xF
2079
2080 /* AUTOC Bit Masks */
2081 #define IXGBE_AUTOC_KX4_KX_SUPP_MASK 0xC0000000
2082 #define IXGBE_AUTOC_KX4_SUPP    0x80000000
2083 #define IXGBE_AUTOC_KX_SUPP     0x40000000
2084 #define IXGBE_AUTOC_PAUSE       0x30000000
2085 #define IXGBE_AUTOC_ASM_PAUSE   0x20000000
2086 #define IXGBE_AUTOC_SYM_PAUSE   0x10000000
2087 #define IXGBE_AUTOC_RF          0x08000000
2088 #define IXGBE_AUTOC_PD_TMR      0x06000000
2089 #define IXGBE_AUTOC_AN_RX_LOOSE 0x01000000
2090 #define IXGBE_AUTOC_AN_RX_DRIFT 0x00800000
2091 #define IXGBE_AUTOC_AN_RX_ALIGN 0x007C0000
2092 #define IXGBE_AUTOC_FECA        0x00040000
2093 #define IXGBE_AUTOC_FECR        0x00020000
2094 #define IXGBE_AUTOC_KR_SUPP     0x00010000
2095 #define IXGBE_AUTOC_AN_RESTART  0x00001000
2096 #define IXGBE_AUTOC_FLU         0x00000001
2097 #define IXGBE_AUTOC_LMS_SHIFT   13
2098 #define IXGBE_AUTOC_LMS_10G_SERIAL      (0x3 << IXGBE_AUTOC_LMS_SHIFT)
2099 #define IXGBE_AUTOC_LMS_KX4_KX_KR       (0x4 << IXGBE_AUTOC_LMS_SHIFT)
2100 #define IXGBE_AUTOC_LMS_SGMII_1G_100M   (0x5 << IXGBE_AUTOC_LMS_SHIFT)
2101 #define IXGBE_AUTOC_LMS_KX4_KX_KR_1G_AN (0x6 << IXGBE_AUTOC_LMS_SHIFT)
2102 #define IXGBE_AUTOC_LMS_KX4_KX_KR_SGMII (0x7 << IXGBE_AUTOC_LMS_SHIFT)
2103 #define IXGBE_AUTOC_LMS_MASK            (0x7 << IXGBE_AUTOC_LMS_SHIFT)
2104 #define IXGBE_AUTOC_LMS_1G_LINK_NO_AN   (0x0 << IXGBE_AUTOC_LMS_SHIFT)
2105 #define IXGBE_AUTOC_LMS_10G_LINK_NO_AN  (0x1 << IXGBE_AUTOC_LMS_SHIFT)
2106 #define IXGBE_AUTOC_LMS_1G_AN           (0x2 << IXGBE_AUTOC_LMS_SHIFT)
2107 #define IXGBE_AUTOC_LMS_KX4_AN          (0x4 << IXGBE_AUTOC_LMS_SHIFT)
2108 #define IXGBE_AUTOC_LMS_KX4_AN_1G_AN    (0x6 << IXGBE_AUTOC_LMS_SHIFT)
2109 #define IXGBE_AUTOC_LMS_ATTACH_TYPE     (0x7 << IXGBE_AUTOC_10G_PMA_PMD_SHIFT)
2110
2111 #define IXGBE_AUTOC_1G_PMA_PMD_MASK     0x00000200
2112 #define IXGBE_AUTOC_1G_PMA_PMD_SHIFT    9
2113 #define IXGBE_AUTOC_10G_PMA_PMD_MASK    0x00000180
2114 #define IXGBE_AUTOC_10G_PMA_PMD_SHIFT   7
2115 #define IXGBE_AUTOC_10G_XAUI    (0x0 << IXGBE_AUTOC_10G_PMA_PMD_SHIFT)
2116 #define IXGBE_AUTOC_10G_KX4     (0x1 << IXGBE_AUTOC_10G_PMA_PMD_SHIFT)
2117 #define IXGBE_AUTOC_10G_CX4     (0x2 << IXGBE_AUTOC_10G_PMA_PMD_SHIFT)
2118 #define IXGBE_AUTOC_1G_BX       (0x0 << IXGBE_AUTOC_1G_PMA_PMD_SHIFT)
2119 #define IXGBE_AUTOC_1G_KX       (0x1 << IXGBE_AUTOC_1G_PMA_PMD_SHIFT)
2120 #define IXGBE_AUTOC_1G_SFI      (0x0 << IXGBE_AUTOC_1G_PMA_PMD_SHIFT)
2121 #define IXGBE_AUTOC_1G_KX_BX    (0x1 << IXGBE_AUTOC_1G_PMA_PMD_SHIFT)
2122
2123 #define IXGBE_AUTOC2_UPPER_MASK 0xFFFF0000
2124 #define IXGBE_AUTOC2_10G_SERIAL_PMA_PMD_MASK    0x00030000
2125 #define IXGBE_AUTOC2_10G_SERIAL_PMA_PMD_SHIFT   16
2126 #define IXGBE_AUTOC2_10G_KR     (0x0 << IXGBE_AUTOC2_10G_SERIAL_PMA_PMD_SHIFT)
2127 #define IXGBE_AUTOC2_10G_XFI    (0x1 << IXGBE_AUTOC2_10G_SERIAL_PMA_PMD_SHIFT)
2128 #define IXGBE_AUTOC2_10G_SFI    (0x2 << IXGBE_AUTOC2_10G_SERIAL_PMA_PMD_SHIFT)
2129 #define IXGBE_AUTOC2_LINK_DISABLE_ON_D3_MASK    0x50000000
2130 #define IXGBE_AUTOC2_LINK_DISABLE_MASK          0x70000000
2131
2132 #define IXGBE_MACC_FLU          0x00000001
2133 #define IXGBE_MACC_FSV_10G      0x00030000
2134 #define IXGBE_MACC_FS           0x00040000
2135 #define IXGBE_MAC_RX2TX_LPBK    0x00000002
2136
2137 /* Veto Bit definiton */
2138 #define IXGBE_MMNGC_MNG_VETO    0x00000001
2139
2140 /* LINKS Bit Masks */
2141 #define IXGBE_LINKS_KX_AN_COMP  0x80000000
2142 #define IXGBE_LINKS_UP          0x40000000
2143 #define IXGBE_LINKS_SPEED       0x20000000
2144 #define IXGBE_LINKS_MODE        0x18000000
2145 #define IXGBE_LINKS_RX_MODE     0x06000000
2146 #define IXGBE_LINKS_TX_MODE     0x01800000
2147 #define IXGBE_LINKS_XGXS_EN     0x00400000
2148 #define IXGBE_LINKS_SGMII_EN    0x02000000
2149 #define IXGBE_LINKS_PCS_1G_EN   0x00200000
2150 #define IXGBE_LINKS_1G_AN_EN    0x00100000
2151 #define IXGBE_LINKS_KX_AN_IDLE  0x00080000
2152 #define IXGBE_LINKS_1G_SYNC     0x00040000
2153 #define IXGBE_LINKS_10G_ALIGN   0x00020000
2154 #define IXGBE_LINKS_10G_LANE_SYNC       0x00017000
2155 #define IXGBE_LINKS_TL_FAULT            0x00001000
2156 #define IXGBE_LINKS_SIGNAL              0x00000F00
2157
2158 #define IXGBE_LINKS_SPEED_NON_STD       0x08000000
2159 #define IXGBE_LINKS_SPEED_82599         0x30000000
2160 #define IXGBE_LINKS_SPEED_10G_82599     0x30000000
2161 #define IXGBE_LINKS_SPEED_1G_82599      0x20000000
2162 #define IXGBE_LINKS_SPEED_100_82599     0x10000000
2163 #define IXGBE_LINK_UP_TIME              90 /* 9.0 Seconds */
2164 #define IXGBE_AUTO_NEG_TIME             45 /* 4.5 Seconds */
2165
2166 #define IXGBE_LINKS2_AN_SUPPORTED       0x00000040
2167
2168 /* PCS1GLSTA Bit Masks */
2169 #define IXGBE_PCS1GLSTA_LINK_OK         1
2170 #define IXGBE_PCS1GLSTA_SYNK_OK         0x10
2171 #define IXGBE_PCS1GLSTA_AN_COMPLETE     0x10000
2172 #define IXGBE_PCS1GLSTA_AN_PAGE_RX      0x20000
2173 #define IXGBE_PCS1GLSTA_AN_TIMED_OUT    0x40000
2174 #define IXGBE_PCS1GLSTA_AN_REMOTE_FAULT 0x80000
2175 #define IXGBE_PCS1GLSTA_AN_ERROR_RWS    0x100000
2176
2177 #define IXGBE_PCS1GANA_SYM_PAUSE        0x80
2178 #define IXGBE_PCS1GANA_ASM_PAUSE        0x100
2179
2180 /* PCS1GLCTL Bit Masks */
2181 #define IXGBE_PCS1GLCTL_AN_1G_TIMEOUT_EN 0x00040000 /* PCS 1G autoneg to en */
2182 #define IXGBE_PCS1GLCTL_FLV_LINK_UP     1
2183 #define IXGBE_PCS1GLCTL_FORCE_LINK      0x20
2184 #define IXGBE_PCS1GLCTL_LOW_LINK_LATCH  0x40
2185 #define IXGBE_PCS1GLCTL_AN_ENABLE       0x10000
2186 #define IXGBE_PCS1GLCTL_AN_RESTART      0x20000
2187
2188 /* ANLP1 Bit Masks */
2189 #define IXGBE_ANLP1_PAUSE               0x0C00
2190 #define IXGBE_ANLP1_SYM_PAUSE           0x0400
2191 #define IXGBE_ANLP1_ASM_PAUSE           0x0800
2192 #define IXGBE_ANLP1_AN_STATE_MASK       0x000f0000
2193
2194 /* SW Semaphore Register bitmasks */
2195 #define IXGBE_SWSM_SMBI         0x00000001 /* Driver Semaphore bit */
2196 #define IXGBE_SWSM_SWESMBI      0x00000002 /* FW Semaphore bit */
2197 #define IXGBE_SWSM_WMNG         0x00000004 /* Wake MNG Clock */
2198 #define IXGBE_SWFW_REGSMP       0x80000000 /* Register Semaphore bit 31 */
2199
2200 /* SW_FW_SYNC/GSSR definitions */
2201 #define IXGBE_GSSR_EEP_SM               0x0001
2202 #define IXGBE_GSSR_PHY0_SM              0x0002
2203 #define IXGBE_GSSR_PHY1_SM              0x0004
2204 #define IXGBE_GSSR_MAC_CSR_SM           0x0008
2205 #define IXGBE_GSSR_FLASH_SM             0x0010
2206 #define IXGBE_GSSR_NVM_UPDATE_SM        0x0200
2207 #define IXGBE_GSSR_SW_MNG_SM            0x0400
2208 #define IXGBE_GSSR_TOKEN_SM     0x40000000 /* SW bit for shared access */
2209 #define IXGBE_GSSR_SHARED_I2C_SM 0x1806 /* Wait for both phys and both I2Cs */
2210 #define IXGBE_GSSR_I2C_MASK     0x1800
2211 #define IXGBE_GSSR_NVM_PHY_MASK 0xF
2212
2213 /* FW Status register bitmask */
2214 #define IXGBE_FWSTS_FWRI        0x00000200 /* Firmware Reset Indication */
2215
2216 /* EEC Register */
2217 #define IXGBE_EEC_SK            0x00000001 /* EEPROM Clock */
2218 #define IXGBE_EEC_CS            0x00000002 /* EEPROM Chip Select */
2219 #define IXGBE_EEC_DI            0x00000004 /* EEPROM Data In */
2220 #define IXGBE_EEC_DO            0x00000008 /* EEPROM Data Out */
2221 #define IXGBE_EEC_FWE_MASK      0x00000030 /* FLASH Write Enable */
2222 #define IXGBE_EEC_FWE_DIS       0x00000010 /* Disable FLASH writes */
2223 #define IXGBE_EEC_FWE_EN        0x00000020 /* Enable FLASH writes */
2224 #define IXGBE_EEC_FWE_SHIFT     4
2225 #define IXGBE_EEC_REQ           0x00000040 /* EEPROM Access Request */
2226 #define IXGBE_EEC_GNT           0x00000080 /* EEPROM Access Grant */
2227 #define IXGBE_EEC_PRES          0x00000100 /* EEPROM Present */
2228 #define IXGBE_EEC_ARD           0x00000200 /* EEPROM Auto Read Done */
2229 #define IXGBE_EEC_FLUP          0x00800000 /* Flash update command */
2230 #define IXGBE_EEC_SEC1VAL       0x02000000 /* Sector 1 Valid */
2231 #define IXGBE_EEC_FLUDONE       0x04000000 /* Flash update done */
2232 /* EEPROM Addressing bits based on type (0-small, 1-large) */
2233 #define IXGBE_EEC_ADDR_SIZE     0x00000400
2234 #define IXGBE_EEC_SIZE          0x00007800 /* EEPROM Size */
2235 #define IXGBE_EERD_MAX_ADDR     0x00003FFF /* EERD alows 14 bits for addr. */
2236
2237 #define IXGBE_EEC_SIZE_SHIFT            11
2238 #define IXGBE_EEPROM_WORD_SIZE_SHIFT    6
2239 #define IXGBE_EEPROM_OPCODE_BITS        8
2240
2241 /* FLA Register */
2242 #define IXGBE_FLA_LOCKED        0x00000040
2243
2244 /* Part Number String Length */
2245 #define IXGBE_PBANUM_LENGTH     11
2246
2247 /* Checksum and EEPROM pointers */
2248 #define IXGBE_PBANUM_PTR_GUARD          0xFAFA
2249 #define IXGBE_EEPROM_CHECKSUM           0x3F
2250 #define IXGBE_EEPROM_SUM                0xBABA
2251 #define IXGBE_EEPROM_CTRL_4             0x45
2252 #define IXGBE_EE_CTRL_4_INST_ID         0x10
2253 #define IXGBE_EE_CTRL_4_INST_ID_SHIFT   4
2254 #define IXGBE_PCIE_ANALOG_PTR           0x03
2255 #define IXGBE_ATLAS0_CONFIG_PTR         0x04
2256 #define IXGBE_PHY_PTR                   0x04
2257 #define IXGBE_ATLAS1_CONFIG_PTR         0x05
2258 #define IXGBE_OPTION_ROM_PTR            0x05
2259 #define IXGBE_PCIE_GENERAL_PTR          0x06
2260 #define IXGBE_PCIE_CONFIG0_PTR          0x07
2261 #define IXGBE_PCIE_CONFIG1_PTR          0x08
2262 #define IXGBE_CORE0_PTR                 0x09
2263 #define IXGBE_CORE1_PTR                 0x0A
2264 #define IXGBE_MAC0_PTR                  0x0B
2265 #define IXGBE_MAC1_PTR                  0x0C
2266 #define IXGBE_CSR0_CONFIG_PTR           0x0D
2267 #define IXGBE_CSR1_CONFIG_PTR           0x0E
2268 #define IXGBE_PCIE_ANALOG_PTR_X550      0x02
2269 #define IXGBE_SHADOW_RAM_SIZE_X550      0x4000
2270 #define IXGBE_IXGBE_PCIE_GENERAL_SIZE   0x24
2271 #define IXGBE_PCIE_CONFIG_SIZE          0x08
2272 #define IXGBE_EEPROM_LAST_WORD          0x41
2273 #define IXGBE_FW_PTR                    0x0F
2274 #define IXGBE_PBANUM0_PTR               0x15
2275 #define IXGBE_PBANUM1_PTR               0x16
2276 #define IXGBE_ALT_MAC_ADDR_PTR          0x37
2277 #define IXGBE_FREE_SPACE_PTR            0X3E
2278
2279 /* External Thermal Sensor Config */
2280 #define IXGBE_ETS_CFG                   0x26
2281 #define IXGBE_ETS_LTHRES_DELTA_MASK     0x07C0
2282 #define IXGBE_ETS_LTHRES_DELTA_SHIFT    6
2283 #define IXGBE_ETS_TYPE_MASK             0x0038
2284 #define IXGBE_ETS_TYPE_SHIFT            3
2285 #define IXGBE_ETS_TYPE_EMC              0x000
2286 #define IXGBE_ETS_NUM_SENSORS_MASK      0x0007
2287 #define IXGBE_ETS_DATA_LOC_MASK         0x3C00
2288 #define IXGBE_ETS_DATA_LOC_SHIFT        10
2289 #define IXGBE_ETS_DATA_INDEX_MASK       0x0300
2290 #define IXGBE_ETS_DATA_INDEX_SHIFT      8
2291 #define IXGBE_ETS_DATA_HTHRESH_MASK     0x00FF
2292
2293 #define IXGBE_SAN_MAC_ADDR_PTR          0x28
2294 #define IXGBE_DEVICE_CAPS               0x2C
2295 #define IXGBE_SERIAL_NUMBER_MAC_ADDR    0x11
2296 #define IXGBE_PCIE_MSIX_82599_CAPS      0x72
2297 #define IXGBE_MAX_MSIX_VECTORS_82599    0x40
2298 #define IXGBE_PCIE_MSIX_82598_CAPS      0x62
2299 #define IXGBE_MAX_MSIX_VECTORS_82598    0x13
2300
2301 /* MSI-X capability fields masks */
2302 #define IXGBE_PCIE_MSIX_TBL_SZ_MASK     0x7FF
2303
2304 /* Legacy EEPROM word offsets */
2305 #define IXGBE_ISCSI_BOOT_CAPS           0x0033
2306 #define IXGBE_ISCSI_SETUP_PORT_0        0x0030
2307 #define IXGBE_ISCSI_SETUP_PORT_1        0x0034
2308
2309 /* EEPROM Commands - SPI */
2310 #define IXGBE_EEPROM_MAX_RETRY_SPI      5000 /* Max wait 5ms for RDY signal */
2311 #define IXGBE_EEPROM_STATUS_RDY_SPI     0x01
2312 #define IXGBE_EEPROM_READ_OPCODE_SPI    0x03  /* EEPROM read opcode */
2313 #define IXGBE_EEPROM_WRITE_OPCODE_SPI   0x02  /* EEPROM write opcode */
2314 #define IXGBE_EEPROM_A8_OPCODE_SPI      0x08  /* opcode bit-3 = addr bit-8 */
2315 #define IXGBE_EEPROM_WREN_OPCODE_SPI    0x06  /* EEPROM set Write Ena latch */
2316 /* EEPROM reset Write Enable latch */
2317 #define IXGBE_EEPROM_WRDI_OPCODE_SPI    0x04
2318 #define IXGBE_EEPROM_RDSR_OPCODE_SPI    0x05  /* EEPROM read Status reg */
2319 #define IXGBE_EEPROM_WRSR_OPCODE_SPI    0x01  /* EEPROM write Status reg */
2320 #define IXGBE_EEPROM_ERASE4K_OPCODE_SPI 0x20  /* EEPROM ERASE 4KB */
2321 #define IXGBE_EEPROM_ERASE64K_OPCODE_SPI        0xD8  /* EEPROM ERASE 64KB */
2322 #define IXGBE_EEPROM_ERASE256_OPCODE_SPI        0xDB  /* EEPROM ERASE 256B */
2323
2324 /* EEPROM Read Register */
2325 #define IXGBE_EEPROM_RW_REG_DATA        16 /* data offset in EEPROM read reg */
2326 #define IXGBE_EEPROM_RW_REG_DONE        2 /* Offset to READ done bit */
2327 #define IXGBE_EEPROM_RW_REG_START       1 /* First bit to start operation */
2328 #define IXGBE_EEPROM_RW_ADDR_SHIFT      2 /* Shift to the address bits */
2329 #define IXGBE_NVM_POLL_WRITE            1 /* Flag for polling for wr complete */
2330 #define IXGBE_NVM_POLL_READ             0 /* Flag for polling for rd complete */
2331
2332 #define NVM_INIT_CTRL_3         0x38
2333 #define NVM_INIT_CTRL_3_LPLU    0x8
2334 #define NVM_INIT_CTRL_3_D10GMP_PORT0 0x40
2335 #define NVM_INIT_CTRL_3_D10GMP_PORT1 0x100
2336
2337 #define IXGBE_ETH_LENGTH_OF_ADDRESS     6
2338
2339 #define IXGBE_EEPROM_PAGE_SIZE_MAX      128
2340 #define IXGBE_EEPROM_RD_BUFFER_MAX_COUNT        256 /* words rd in burst */
2341 #define IXGBE_EEPROM_WR_BUFFER_MAX_COUNT        256 /* words wr in burst */
2342 #define IXGBE_EEPROM_CTRL_2             1 /* EEPROM CTRL word 2 */
2343 #define IXGBE_EEPROM_CCD_BIT            2
2344
2345 #ifndef IXGBE_EEPROM_GRANT_ATTEMPTS
2346 #define IXGBE_EEPROM_GRANT_ATTEMPTS     1000 /* EEPROM attempts to gain grant */
2347 #endif
2348
2349 /* Number of 5 microseconds we wait for EERD read and
2350  * EERW write to complete */
2351 #define IXGBE_EERD_EEWR_ATTEMPTS        100000
2352
2353 /* # attempts we wait for flush update to complete */
2354 #define IXGBE_FLUDONE_ATTEMPTS          20000
2355
2356 #define IXGBE_PCIE_CTRL2                0x5   /* PCIe Control 2 Offset */
2357 #define IXGBE_PCIE_CTRL2_DUMMY_ENABLE   0x8   /* Dummy Function Enable */
2358 #define IXGBE_PCIE_CTRL2_LAN_DISABLE    0x2   /* LAN PCI Disable */
2359 #define IXGBE_PCIE_CTRL2_DISABLE_SELECT 0x1   /* LAN Disable Select */
2360
2361 #define IXGBE_SAN_MAC_ADDR_PORT0_OFFSET         0x0
2362 #define IXGBE_SAN_MAC_ADDR_PORT1_OFFSET         0x3
2363 #define IXGBE_DEVICE_CAPS_ALLOW_ANY_SFP         0x1
2364 #define IXGBE_DEVICE_CAPS_FCOE_OFFLOADS         0x2
2365 #define IXGBE_FW_LESM_PARAMETERS_PTR            0x2
2366 #define IXGBE_FW_LESM_STATE_1                   0x1
2367 #define IXGBE_FW_LESM_STATE_ENABLED             0x8000 /* LESM Enable bit */
2368 #define IXGBE_FW_PASSTHROUGH_PATCH_CONFIG_PTR   0x4
2369 #define IXGBE_FW_PATCH_VERSION_4                0x7
2370 #define IXGBE_FCOE_IBA_CAPS_BLK_PTR             0x33 /* iSCSI/FCOE block */
2371 #define IXGBE_FCOE_IBA_CAPS_FCOE                0x20 /* FCOE flags */
2372 #define IXGBE_ISCSI_FCOE_BLK_PTR                0x17 /* iSCSI/FCOE block */
2373 #define IXGBE_ISCSI_FCOE_FLAGS_OFFSET           0x0 /* FCOE flags */
2374 #define IXGBE_ISCSI_FCOE_FLAGS_ENABLE           0x1 /* FCOE flags enable bit */
2375 #define IXGBE_ALT_SAN_MAC_ADDR_BLK_PTR          0x27 /* Alt. SAN MAC block */
2376 #define IXGBE_ALT_SAN_MAC_ADDR_CAPS_OFFSET      0x0 /* Alt SAN MAC capability */
2377 #define IXGBE_ALT_SAN_MAC_ADDR_PORT0_OFFSET     0x1 /* Alt SAN MAC 0 offset */
2378 #define IXGBE_ALT_SAN_MAC_ADDR_PORT1_OFFSET     0x4 /* Alt SAN MAC 1 offset */
2379 #define IXGBE_ALT_SAN_MAC_ADDR_WWNN_OFFSET      0x7 /* Alt WWNN prefix offset */
2380 #define IXGBE_ALT_SAN_MAC_ADDR_WWPN_OFFSET      0x8 /* Alt WWPN prefix offset */
2381 #define IXGBE_ALT_SAN_MAC_ADDR_CAPS_SANMAC      0x0 /* Alt SAN MAC exists */
2382 #define IXGBE_ALT_SAN_MAC_ADDR_CAPS_ALTWWN      0x1 /* Alt WWN base exists */
2383
2384 /* FW header offset */
2385 #define IXGBE_X540_FW_PASSTHROUGH_PATCH_CONFIG_PTR      0x4
2386 #define IXGBE_X540_FW_MODULE_MASK                       0x7FFF
2387 /* 4KB multiplier */
2388 #define IXGBE_X540_FW_MODULE_LENGTH                     0x1000
2389 /* version word 2 (month & day) */
2390 #define IXGBE_X540_FW_PATCH_VERSION_2           0x5
2391 /* version word 3 (silicon compatibility & year) */
2392 #define IXGBE_X540_FW_PATCH_VERSION_3           0x6
2393 /* version word 4 (major & minor numbers) */
2394 #define IXGBE_X540_FW_PATCH_VERSION_4           0x7
2395
2396 #define IXGBE_DEVICE_CAPS_WOL_PORT0_1   0x4 /* WoL supported on ports 0 & 1 */
2397 #define IXGBE_DEVICE_CAPS_WOL_PORT0     0x8 /* WoL supported on port 0 */
2398 #define IXGBE_DEVICE_CAPS_WOL_MASK      0xC /* Mask for WoL capabilities */
2399
2400 /* PCI Bus Info */
2401 #define IXGBE_PCI_DEVICE_STATUS         0xAA
2402 #define IXGBE_PCI_DEVICE_STATUS_TRANSACTION_PENDING     0x0020
2403 #define IXGBE_PCI_LINK_STATUS           0xB2
2404 #define IXGBE_PCI_DEVICE_CONTROL2       0xC8
2405 #define IXGBE_PCI_LINK_WIDTH            0x3F0
2406 #define IXGBE_PCI_LINK_WIDTH_1          0x10
2407 #define IXGBE_PCI_LINK_WIDTH_2          0x20
2408 #define IXGBE_PCI_LINK_WIDTH_4          0x40
2409 #define IXGBE_PCI_LINK_WIDTH_8          0x80
2410 #define IXGBE_PCI_LINK_SPEED            0xF
2411 #define IXGBE_PCI_LINK_SPEED_2500       0x1
2412 #define IXGBE_PCI_LINK_SPEED_5000       0x2
2413 #define IXGBE_PCI_LINK_SPEED_8000       0x3
2414 #define IXGBE_PCI_HEADER_TYPE_REGISTER  0x0E
2415 #define IXGBE_PCI_HEADER_TYPE_MULTIFUNC 0x80
2416 #define IXGBE_PCI_DEVICE_CONTROL2_16ms  0x0005
2417
2418 #define IXGBE_PCIDEVCTRL2_TIMEO_MASK    0xf
2419 #define IXGBE_PCIDEVCTRL2_16_32ms_def   0x0
2420 #define IXGBE_PCIDEVCTRL2_50_100us      0x1
2421 #define IXGBE_PCIDEVCTRL2_1_2ms         0x2
2422 #define IXGBE_PCIDEVCTRL2_16_32ms       0x5
2423 #define IXGBE_PCIDEVCTRL2_65_130ms      0x6
2424 #define IXGBE_PCIDEVCTRL2_260_520ms     0x9
2425 #define IXGBE_PCIDEVCTRL2_1_2s          0xa
2426 #define IXGBE_PCIDEVCTRL2_4_8s          0xd
2427 #define IXGBE_PCIDEVCTRL2_17_34s        0xe
2428
2429 /* Number of 100 microseconds we wait for PCI Express master disable */
2430 #define IXGBE_PCI_MASTER_DISABLE_TIMEOUT        800
2431
2432 /* Check whether address is multicast. This is little-endian specific check.*/
2433 #define IXGBE_IS_MULTICAST(Address) \
2434                 (bool)(((u8 *)(Address))[0] & ((u8)0x01))
2435
2436 /* Check whether an address is broadcast. */
2437 #define IXGBE_IS_BROADCAST(Address) \
2438                 ((((u8 *)(Address))[0] == ((u8)0xff)) && \
2439                 (((u8 *)(Address))[1] == ((u8)0xff)))
2440
2441 /* RAH */
2442 #define IXGBE_RAH_VIND_MASK     0x003C0000
2443 #define IXGBE_RAH_VIND_SHIFT    18
2444 #define IXGBE_RAH_AV            0x80000000
2445 #define IXGBE_CLEAR_VMDQ_ALL    0xFFFFFFFF
2446
2447 /* Header split receive */
2448 #define IXGBE_RFCTL_ISCSI_DIS           0x00000001
2449 #define IXGBE_RFCTL_ISCSI_DWC_MASK      0x0000003E
2450 #define IXGBE_RFCTL_ISCSI_DWC_SHIFT     1
2451 #define IXGBE_RFCTL_RSC_DIS             0x00000020
2452 #define IXGBE_RFCTL_NFSW_DIS            0x00000040
2453 #define IXGBE_RFCTL_NFSR_DIS            0x00000080
2454 #define IXGBE_RFCTL_NFS_VER_MASK        0x00000300
2455 #define IXGBE_RFCTL_NFS_VER_SHIFT       8
2456 #define IXGBE_RFCTL_NFS_VER_2           0
2457 #define IXGBE_RFCTL_NFS_VER_3           1
2458 #define IXGBE_RFCTL_NFS_VER_4           2
2459 #define IXGBE_RFCTL_IPV6_DIS            0x00000400
2460 #define IXGBE_RFCTL_IPV6_XSUM_DIS       0x00000800
2461 #define IXGBE_RFCTL_IPFRSP_DIS          0x00004000
2462 #define IXGBE_RFCTL_IPV6_EX_DIS         0x00010000
2463 #define IXGBE_RFCTL_NEW_IPV6_EXT_DIS    0x00020000
2464
2465 /* Transmit Config masks */
2466 #define IXGBE_TXDCTL_ENABLE             0x02000000 /* Ena specific Tx Queue */
2467 #define IXGBE_TXDCTL_SWFLSH             0x04000000 /* Tx Desc. wr-bk flushing */
2468 #define IXGBE_TXDCTL_WTHRESH_SHIFT      16 /* shift to WTHRESH bits */
2469 /* Enable short packet padding to 64 bytes */
2470 #define IXGBE_TX_PAD_ENABLE             0x00000400
2471 #define IXGBE_JUMBO_FRAME_ENABLE        0x00000004  /* Allow jumbo frames */
2472 /* This allows for 16K packets + 4k for vlan */
2473 #define IXGBE_MAX_FRAME_SZ              0x40040000
2474
2475 #define IXGBE_TDWBAL_HEAD_WB_ENABLE     0x1 /* Tx head write-back enable */
2476 #define IXGBE_TDWBAL_SEQNUM_WB_ENABLE   0x2 /* Tx seq# write-back enable */
2477
2478 /* Receive Config masks */
2479 #define IXGBE_RXCTRL_RXEN               0x00000001 /* Enable Receiver */
2480 #define IXGBE_RXCTRL_DMBYPS             0x00000002 /* Desc Monitor Bypass */
2481 #define IXGBE_RXDCTL_ENABLE             0x02000000 /* Ena specific Rx Queue */
2482 #define IXGBE_RXDCTL_SWFLSH             0x04000000 /* Rx Desc wr-bk flushing */
2483 #define IXGBE_RXDCTL_RLPMLMASK          0x00003FFF /* X540 supported only */
2484 #define IXGBE_RXDCTL_RLPML_EN           0x00008000
2485 #define IXGBE_RXDCTL_VME                0x40000000 /* VLAN mode enable */
2486
2487 #define IXGBE_TSAUXC_EN_CLK             0x00000004
2488 #define IXGBE_TSAUXC_SYNCLK             0x00000008
2489 #define IXGBE_TSAUXC_SDP0_INT           0x00000040
2490 #define IXGBE_TSAUXC_EN_TT0             0x00000001
2491 #define IXGBE_TSAUXC_EN_TT1             0x00000002
2492 #define IXGBE_TSAUXC_ST0                0x00000010
2493 #define IXGBE_TSAUXC_DISABLE_SYSTIME    0x80000000
2494
2495 #define IXGBE_TSSDP_TS_SDP0_SEL_MASK    0x000000C0
2496 #define IXGBE_TSSDP_TS_SDP0_CLK0        0x00000080
2497 #define IXGBE_TSSDP_TS_SDP0_EN          0x00000100
2498
2499 #define IXGBE_TSYNCTXCTL_VALID          0x00000001 /* Tx timestamp valid */
2500 #define IXGBE_TSYNCTXCTL_ENABLED        0x00000010 /* Tx timestamping enabled */
2501
2502 #define IXGBE_TSYNCRXCTL_VALID          0x00000001 /* Rx timestamp valid */
2503 #define IXGBE_TSYNCRXCTL_TYPE_MASK      0x0000000E /* Rx type mask */
2504 #define IXGBE_TSYNCRXCTL_TYPE_L2_V2     0x00
2505 #define IXGBE_TSYNCRXCTL_TYPE_L4_V1     0x02
2506 #define IXGBE_TSYNCRXCTL_TYPE_L2_L4_V2  0x04
2507 #define IXGBE_TSYNCRXCTL_TYPE_ALL       0x08
2508 #define IXGBE_TSYNCRXCTL_TYPE_EVENT_V2  0x0A
2509 #define IXGBE_TSYNCRXCTL_ENABLED        0x00000010 /* Rx Timestamping enabled */
2510 #define IXGBE_TSYNCRXCTL_TSIP_UT_EN     0x00800000 /* Rx Timestamp in Packet */
2511 #define IXGBE_TSYNCRXCTL_TSIP_UP_MASK   0xFF000000 /* Rx Timestamp UP Mask */
2512
2513 #define IXGBE_TSIM_SYS_WRAP             0x00000001
2514 #define IXGBE_TSIM_TXTS                 0x00000002
2515 #define IXGBE_TSIM_TADJ                 0x00000080
2516
2517 #define IXGBE_TSICR_SYS_WRAP            IXGBE_TSIM_SYS_WRAP
2518 #define IXGBE_TSICR_TXTS                IXGBE_TSIM_TXTS
2519 #define IXGBE_TSICR_TADJ                IXGBE_TSIM_TADJ
2520
2521 #define IXGBE_RXMTRL_V1_CTRLT_MASK      0x000000FF
2522 #define IXGBE_RXMTRL_V1_SYNC_MSG        0x00
2523 #define IXGBE_RXMTRL_V1_DELAY_REQ_MSG   0x01
2524 #define IXGBE_RXMTRL_V1_FOLLOWUP_MSG    0x02
2525 #define IXGBE_RXMTRL_V1_DELAY_RESP_MSG  0x03
2526 #define IXGBE_RXMTRL_V1_MGMT_MSG        0x04
2527
2528 #define IXGBE_RXMTRL_V2_MSGID_MASK      0x0000FF00
2529 #define IXGBE_RXMTRL_V2_SYNC_MSG        0x0000
2530 #define IXGBE_RXMTRL_V2_DELAY_REQ_MSG   0x0100
2531 #define IXGBE_RXMTRL_V2_PDELAY_REQ_MSG  0x0200
2532 #define IXGBE_RXMTRL_V2_PDELAY_RESP_MSG 0x0300
2533 #define IXGBE_RXMTRL_V2_FOLLOWUP_MSG    0x0800
2534 #define IXGBE_RXMTRL_V2_DELAY_RESP_MSG  0x0900
2535 #define IXGBE_RXMTRL_V2_PDELAY_FOLLOWUP_MSG 0x0A00
2536 #define IXGBE_RXMTRL_V2_ANNOUNCE_MSG    0x0B00
2537 #define IXGBE_RXMTRL_V2_SIGNALLING_MSG  0x0C00
2538 #define IXGBE_RXMTRL_V2_MGMT_MSG        0x0D00
2539
2540 #define IXGBE_FCTRL_SBP         0x00000002 /* Store Bad Packet */
2541 #define IXGBE_FCTRL_MPE         0x00000100 /* Multicast Promiscuous Ena*/
2542 #define IXGBE_FCTRL_UPE         0x00000200 /* Unicast Promiscuous Ena */
2543 #define IXGBE_FCTRL_BAM         0x00000400 /* Broadcast Accept Mode */
2544 #define IXGBE_FCTRL_PMCF        0x00001000 /* Pass MAC Control Frames */
2545 #define IXGBE_FCTRL_DPF         0x00002000 /* Discard Pause Frame */
2546 /* Receive Priority Flow Control Enable */
2547 #define IXGBE_FCTRL_RPFCE       0x00004000
2548 #define IXGBE_FCTRL_RFCE        0x00008000 /* Receive Flow Control Ena */
2549 #define IXGBE_MFLCN_PMCF        0x00000001 /* Pass MAC Control Frames */
2550 #define IXGBE_MFLCN_DPF         0x00000002 /* Discard Pause Frame */
2551 #define IXGBE_MFLCN_RPFCE       0x00000004 /* Receive Priority FC Enable */
2552 #define IXGBE_MFLCN_RFCE        0x00000008 /* Receive FC Enable */
2553 #define IXGBE_MFLCN_RPFCE_MASK  0x00000FF4 /* Rx Priority FC bitmap mask */
2554 #define IXGBE_MFLCN_RPFCE_SHIFT 4 /* Rx Priority FC bitmap shift */
2555
2556 /* Multiple Receive Queue Control */
2557 #define IXGBE_MRQC_RSSEN        0x00000001  /* RSS Enable */
2558 #define IXGBE_MRQC_MRQE_MASK    0xF /* Bits 3:0 */
2559 #define IXGBE_MRQC_RT8TCEN      0x00000002 /* 8 TC no RSS */
2560 #define IXGBE_MRQC_RT4TCEN      0x00000003 /* 4 TC no RSS */
2561 #define IXGBE_MRQC_RTRSS8TCEN   0x00000004 /* 8 TC w/ RSS */
2562 #define IXGBE_MRQC_RTRSS4TCEN   0x00000005 /* 4 TC w/ RSS */
2563 #define IXGBE_MRQC_VMDQEN       0x00000008 /* VMDq2 64 pools no RSS */
2564 #define IXGBE_MRQC_VMDQRSS32EN  0x0000000A /* VMDq2 32 pools w/ RSS */
2565 #define IXGBE_MRQC_VMDQRSS64EN  0x0000000B /* VMDq2 64 pools w/ RSS */
2566 #define IXGBE_MRQC_VMDQRT8TCEN  0x0000000C /* VMDq2/RT 16 pool 8 TC */
2567 #define IXGBE_MRQC_VMDQRT4TCEN  0x0000000D /* VMDq2/RT 32 pool 4 TC */
2568 #define IXGBE_MRQC_RSS_FIELD_MASK       0xFFFF0000
2569 #define IXGBE_MRQC_RSS_FIELD_IPV4_TCP   0x00010000
2570 #define IXGBE_MRQC_RSS_FIELD_IPV4       0x00020000
2571 #define IXGBE_MRQC_RSS_FIELD_IPV6_EX_TCP 0x00040000
2572 #define IXGBE_MRQC_RSS_FIELD_IPV6_EX    0x00080000
2573 #define IXGBE_MRQC_RSS_FIELD_IPV6       0x00100000
2574 #define IXGBE_MRQC_RSS_FIELD_IPV6_TCP   0x00200000
2575 #define IXGBE_MRQC_RSS_FIELD_IPV4_UDP   0x00400000
2576 #define IXGBE_MRQC_RSS_FIELD_IPV6_UDP   0x00800000
2577 #define IXGBE_MRQC_RSS_FIELD_IPV6_EX_UDP 0x01000000
2578 #define IXGBE_MRQC_MULTIPLE_RSS         0x00002000
2579 #define IXGBE_MRQC_L3L4TXSWEN           0x00008000
2580
2581 /* Queue Drop Enable */
2582 #define IXGBE_QDE_ENABLE        0x00000001
2583 #define IXGBE_QDE_HIDE_VLAN     0x00000002
2584 #define IXGBE_QDE_IDX_MASK      0x00007F00
2585 #define IXGBE_QDE_IDX_SHIFT     8
2586 #define IXGBE_QDE_WRITE         0x00010000
2587 #define IXGBE_QDE_READ          0x00020000
2588
2589 #define IXGBE_TXD_POPTS_IXSM    0x01 /* Insert IP checksum */
2590 #define IXGBE_TXD_POPTS_TXSM    0x02 /* Insert TCP/UDP checksum */
2591 #define IXGBE_TXD_CMD_EOP       0x01000000 /* End of Packet */
2592 #define IXGBE_TXD_CMD_IFCS      0x02000000 /* Insert FCS (Ethernet CRC) */
2593 #define IXGBE_TXD_CMD_IC        0x04000000 /* Insert Checksum */
2594 #define IXGBE_TXD_CMD_RS        0x08000000 /* Report Status */
2595 #define IXGBE_TXD_CMD_DEXT      0x20000000 /* Desc extension (0 = legacy) */
2596 #define IXGBE_TXD_CMD_VLE       0x40000000 /* Add VLAN tag */
2597 #define IXGBE_TXD_STAT_DD       0x00000001 /* Descriptor Done */
2598
2599 #define IXGBE_RXDADV_IPSEC_STATUS_SECP          0x00020000
2600 #define IXGBE_RXDADV_IPSEC_ERROR_INVALID_PROTOCOL 0x08000000
2601 #define IXGBE_RXDADV_IPSEC_ERROR_INVALID_LENGTH 0x10000000
2602 #define IXGBE_RXDADV_IPSEC_ERROR_AUTH_FAILED    0x18000000
2603 #define IXGBE_RXDADV_IPSEC_ERROR_BIT_MASK       0x18000000
2604 /* Multiple Transmit Queue Command Register */
2605 #define IXGBE_MTQC_RT_ENA       0x1 /* DCB Enable */
2606 #define IXGBE_MTQC_VT_ENA       0x2 /* VMDQ2 Enable */
2607 #define IXGBE_MTQC_64Q_1PB      0x0 /* 64 queues 1 pack buffer */
2608 #define IXGBE_MTQC_32VF         0x8 /* 4 TX Queues per pool w/32VF's */
2609 #define IXGBE_MTQC_64VF         0x4 /* 2 TX Queues per pool w/64VF's */
2610 #define IXGBE_MTQC_4TC_4TQ      0x8 /* 4 TC if RT_ENA and VT_ENA */
2611 #define IXGBE_MTQC_8TC_8TQ      0xC /* 8 TC if RT_ENA or 8 TQ if VT_ENA */
2612
2613 /* Receive Descriptor bit definitions */
2614 #define IXGBE_RXD_STAT_DD       0x01 /* Descriptor Done */
2615 #define IXGBE_RXD_STAT_EOP      0x02 /* End of Packet */
2616 #define IXGBE_RXD_STAT_FLM      0x04 /* FDir Match */
2617 #define IXGBE_RXD_STAT_VP       0x08 /* IEEE VLAN Packet */
2618 #define IXGBE_RXDADV_NEXTP_MASK 0x000FFFF0 /* Next Descriptor Index */
2619 #define IXGBE_RXDADV_NEXTP_SHIFT        0x00000004
2620 #define IXGBE_RXD_STAT_UDPCS    0x10 /* UDP xsum calculated */
2621 #define IXGBE_RXD_STAT_L4CS     0x20 /* L4 xsum calculated */
2622 #define IXGBE_RXD_STAT_IPCS     0x40 /* IP xsum calculated */
2623 #define IXGBE_RXD_STAT_PIF      0x80 /* passed in-exact filter */
2624 #define IXGBE_RXD_STAT_CRCV     0x100 /* Speculative CRC Valid */
2625 #define IXGBE_RXD_STAT_OUTERIPCS        0x100 /* Cloud IP xsum calculated */
2626 #define IXGBE_RXD_STAT_VEXT     0x200 /* 1st VLAN found */
2627 #define IXGBE_RXD_STAT_UDPV     0x400 /* Valid UDP checksum */
2628 #define IXGBE_RXD_STAT_DYNINT   0x800 /* Pkt caused INT via DYNINT */
2629 #define IXGBE_RXD_STAT_LLINT    0x800 /* Pkt caused Low Latency Interrupt */
2630 #define IXGBE_RXD_STAT_TSIP     0x08000 /* Time Stamp in packet buffer */
2631 #define IXGBE_RXD_STAT_TS       0x10000 /* Time Stamp */
2632 #define IXGBE_RXD_STAT_SECP     0x20000 /* Security Processing */
2633 #define IXGBE_RXD_STAT_LB       0x40000 /* Loopback Status */
2634 #define IXGBE_RXD_STAT_ACK      0x8000 /* ACK Packet indication */
2635 #define IXGBE_RXD_ERR_CE        0x01 /* CRC Error */
2636 #define IXGBE_RXD_ERR_LE        0x02 /* Length Error */
2637 #define IXGBE_RXD_ERR_PE        0x08 /* Packet Error */
2638 #define IXGBE_RXD_ERR_OSE       0x10 /* Oversize Error */
2639 #define IXGBE_RXD_ERR_USE       0x20 /* Undersize Error */
2640 #define IXGBE_RXD_ERR_TCPE      0x40 /* TCP/UDP Checksum Error */
2641 #define IXGBE_RXD_ERR_IPE       0x80 /* IP Checksum Error */
2642 #define IXGBE_RXDADV_ERR_MASK           0xfff00000 /* RDESC.ERRORS mask */
2643 #define IXGBE_RXDADV_ERR_SHIFT          20 /* RDESC.ERRORS shift */
2644 #define IXGBE_RXDADV_ERR_OUTERIPER      0x04000000 /* CRC IP Header error */
2645 #define IXGBE_RXDADV_ERR_RXE            0x20000000 /* Any MAC Error */
2646 #define IXGBE_RXDADV_ERR_FCEOFE         0x80000000 /* FCEOFe/IPE */
2647 #define IXGBE_RXDADV_ERR_FCERR          0x00700000 /* FCERR/FDIRERR */
2648 #define IXGBE_RXDADV_ERR_FDIR_LEN       0x00100000 /* FDIR Length error */
2649 #define IXGBE_RXDADV_ERR_FDIR_DROP      0x00200000 /* FDIR Drop error */
2650 #define IXGBE_RXDADV_ERR_FDIR_COLL      0x00400000 /* FDIR Collision error */
2651 #define IXGBE_RXDADV_ERR_HBO    0x00800000 /*Header Buffer Overflow */
2652 #define IXGBE_RXDADV_ERR_CE     0x01000000 /* CRC Error */
2653 #define IXGBE_RXDADV_ERR_LE     0x02000000 /* Length Error */
2654 #define IXGBE_RXDADV_ERR_PE     0x08000000 /* Packet Error */
2655 #define IXGBE_RXDADV_ERR_OSE    0x10000000 /* Oversize Error */
2656 #define IXGBE_RXDADV_ERR_USE    0x20000000 /* Undersize Error */
2657 #define IXGBE_RXDADV_ERR_TCPE   0x40000000 /* TCP/UDP Checksum Error */
2658 #define IXGBE_RXDADV_ERR_IPE    0x80000000 /* IP Checksum Error */
2659 #define IXGBE_RXD_VLAN_ID_MASK  0x0FFF  /* VLAN ID is in lower 12 bits */
2660 #define IXGBE_RXD_PRI_MASK      0xE000  /* Priority is in upper 3 bits */
2661 #define IXGBE_RXD_PRI_SHIFT     13
2662 #define IXGBE_RXD_CFI_MASK      0x1000  /* CFI is bit 12 */
2663 #define IXGBE_RXD_CFI_SHIFT     12
2664
2665 #define IXGBE_RXDADV_STAT_DD            IXGBE_RXD_STAT_DD  /* Done */
2666 #define IXGBE_RXDADV_STAT_EOP           IXGBE_RXD_STAT_EOP /* End of Packet */
2667 #define IXGBE_RXDADV_STAT_FLM           IXGBE_RXD_STAT_FLM /* FDir Match */
2668 #define IXGBE_RXDADV_STAT_VP            IXGBE_RXD_STAT_VP  /* IEEE VLAN Pkt */
2669 #define IXGBE_RXDADV_STAT_MASK          0x000fffff /* Stat/NEXTP: bit 0-19 */
2670 #define IXGBE_RXDADV_STAT_FCEOFS        0x00000040 /* FCoE EOF/SOF Stat */
2671 #define IXGBE_RXDADV_STAT_FCSTAT        0x00000030 /* FCoE Pkt Stat */
2672 #define IXGBE_RXDADV_STAT_FCSTAT_NOMTCH 0x00000000 /* 00: No Ctxt Match */
2673 #define IXGBE_RXDADV_STAT_FCSTAT_NODDP  0x00000010 /* 01: Ctxt w/o DDP */
2674 #define IXGBE_RXDADV_STAT_FCSTAT_FCPRSP 0x00000020 /* 10: Recv. FCP_RSP */
2675 #define IXGBE_RXDADV_STAT_FCSTAT_DDP    0x00000030 /* 11: Ctxt w/ DDP */
2676 #define IXGBE_RXDADV_STAT_TS            0x00010000 /* IEEE1588 Time Stamp */
2677 #define IXGBE_RXDADV_STAT_TSIP          0x00008000 /* Time Stamp in packet buffer */
2678
2679 /* PSRTYPE bit definitions */
2680 #define IXGBE_PSRTYPE_TCPHDR    0x00000010
2681 #define IXGBE_PSRTYPE_UDPHDR    0x00000020
2682 #define IXGBE_PSRTYPE_IPV4HDR   0x00000100
2683 #define IXGBE_PSRTYPE_IPV6HDR   0x00000200
2684 #define IXGBE_PSRTYPE_L2HDR     0x00001000
2685
2686 /* SRRCTL bit definitions */
2687 #define IXGBE_SRRCTL_BSIZEPKT_SHIFT     10 /* so many KBs */
2688 #define IXGBE_SRRCTL_BSIZEHDRSIZE_SHIFT 2 /* 64byte resolution (>> 6)
2689                                            * + at bit 8 offset (<< 8)
2690                                            *  = (<< 2)
2691                                            */
2692 #define IXGBE_SRRCTL_RDMTS_SHIFT        22
2693 #define IXGBE_SRRCTL_RDMTS_MASK         0x01C00000
2694 #define IXGBE_SRRCTL_DROP_EN            0x10000000
2695 #define IXGBE_SRRCTL_BSIZEPKT_MASK      0x0000007F
2696 #define IXGBE_SRRCTL_BSIZEHDR_MASK      0x00003F00
2697 #define IXGBE_SRRCTL_DESCTYPE_LEGACY    0x00000000
2698 #define IXGBE_SRRCTL_DESCTYPE_ADV_ONEBUF 0x02000000
2699 #define IXGBE_SRRCTL_DESCTYPE_HDR_SPLIT 0x04000000
2700 #define IXGBE_SRRCTL_DESCTYPE_HDR_REPLICATION_LARGE_PKT 0x08000000
2701 #define IXGBE_SRRCTL_DESCTYPE_HDR_SPLIT_ALWAYS 0x0A000000
2702 #define IXGBE_SRRCTL_DESCTYPE_MASK      0x0E000000
2703
2704 #define IXGBE_RXDPS_HDRSTAT_HDRSP       0x00008000
2705 #define IXGBE_RXDPS_HDRSTAT_HDRLEN_MASK 0x000003FF
2706
2707 #define IXGBE_RXDADV_RSSTYPE_MASK       0x0000000F
2708 #define IXGBE_RXDADV_PKTTYPE_MASK       0x0000FFF0
2709 #define IXGBE_RXDADV_PKTTYPE_MASK_EX    0x0001FFF0
2710 #define IXGBE_RXDADV_HDRBUFLEN_MASK     0x00007FE0
2711 #define IXGBE_RXDADV_RSCCNT_MASK        0x001E0000
2712 #define IXGBE_RXDADV_RSCCNT_SHIFT       17
2713 #define IXGBE_RXDADV_HDRBUFLEN_SHIFT    5
2714 #define IXGBE_RXDADV_SPLITHEADER_EN     0x00001000
2715 #define IXGBE_RXDADV_SPH                0x8000
2716
2717 /* RSS Hash results */
2718 #define IXGBE_RXDADV_RSSTYPE_NONE       0x00000000
2719 #define IXGBE_RXDADV_RSSTYPE_IPV4_TCP   0x00000001
2720 #define IXGBE_RXDADV_RSSTYPE_IPV4       0x00000002
2721 #define IXGBE_RXDADV_RSSTYPE_IPV6_TCP   0x00000003
2722 #define IXGBE_RXDADV_RSSTYPE_IPV6_EX    0x00000004
2723 #define IXGBE_RXDADV_RSSTYPE_IPV6       0x00000005
2724 #define IXGBE_RXDADV_RSSTYPE_IPV6_TCP_EX 0x00000006
2725 #define IXGBE_RXDADV_RSSTYPE_IPV4_UDP   0x00000007
2726 #define IXGBE_RXDADV_RSSTYPE_IPV6_UDP   0x00000008
2727 #define IXGBE_RXDADV_RSSTYPE_IPV6_UDP_EX 0x00000009
2728
2729 /* RSS Packet Types as indicated in the receive descriptor. */
2730 #define IXGBE_RXDADV_PKTTYPE_NONE       0x00000000
2731 #define IXGBE_RXDADV_PKTTYPE_IPV4       0x00000010 /* IPv4 hdr present */
2732 #define IXGBE_RXDADV_PKTTYPE_IPV4_EX    0x00000020 /* IPv4 hdr + extensions */
2733 #define IXGBE_RXDADV_PKTTYPE_IPV6       0x00000040 /* IPv6 hdr present */
2734 #define IXGBE_RXDADV_PKTTYPE_IPV6_EX    0x00000080 /* IPv6 hdr + extensions */
2735 #define IXGBE_RXDADV_PKTTYPE_TCP        0x00000100 /* TCP hdr present */
2736 #define IXGBE_RXDADV_PKTTYPE_UDP        0x00000200 /* UDP hdr present */
2737 #define IXGBE_RXDADV_PKTTYPE_SCTP       0x00000400 /* SCTP hdr present */
2738 #define IXGBE_RXDADV_PKTTYPE_NFS        0x00000800 /* NFS hdr present */
2739 #define IXGBE_RXDADV_PKTTYPE_VXLAN      0x00000800 /* VXLAN hdr present */
2740 #define IXGBE_RXDADV_PKTTYPE_TUNNEL     0x00010000 /* Tunnel type */
2741 #define IXGBE_RXDADV_PKTTYPE_IPSEC_ESP  0x00001000 /* IPSec ESP */
2742 #define IXGBE_RXDADV_PKTTYPE_IPSEC_AH   0x00002000 /* IPSec AH */
2743 #define IXGBE_RXDADV_PKTTYPE_LINKSEC    0x00004000 /* LinkSec Encap */
2744 #define IXGBE_RXDADV_PKTTYPE_ETQF       0x00008000 /* PKTTYPE is ETQF index */
2745 #define IXGBE_RXDADV_PKTTYPE_ETQF_MASK  0x00000070 /* ETQF has 8 indices */
2746 #define IXGBE_RXDADV_PKTTYPE_ETQF_SHIFT 4 /* Right-shift 4 bits */
2747
2748 /* Security Processing bit Indication */
2749 #define IXGBE_RXDADV_LNKSEC_STATUS_SECP         0x00020000
2750 #define IXGBE_RXDADV_LNKSEC_ERROR_NO_SA_MATCH   0x08000000
2751 #define IXGBE_RXDADV_LNKSEC_ERROR_REPLAY_ERROR  0x10000000
2752 #define IXGBE_RXDADV_LNKSEC_ERROR_BIT_MASK      0x18000000
2753 #define IXGBE_RXDADV_LNKSEC_ERROR_BAD_SIG       0x18000000
2754
2755 /* Masks to determine if packets should be dropped due to frame errors */
2756 #define IXGBE_RXD_ERR_FRAME_ERR_MASK ( \
2757                                 IXGBE_RXD_ERR_CE | \
2758                                 IXGBE_RXD_ERR_LE | \
2759                                 IXGBE_RXD_ERR_PE | \
2760                                 IXGBE_RXD_ERR_OSE | \
2761                                 IXGBE_RXD_ERR_USE)
2762
2763 #define IXGBE_RXDADV_ERR_FRAME_ERR_MASK ( \
2764                                 IXGBE_RXDADV_ERR_CE | \
2765                                 IXGBE_RXDADV_ERR_LE | \
2766                                 IXGBE_RXDADV_ERR_PE | \
2767                                 IXGBE_RXDADV_ERR_OSE | \
2768                                 IXGBE_RXDADV_ERR_USE)
2769
2770 #define IXGBE_RXDADV_ERR_FRAME_ERR_MASK_82599   IXGBE_RXDADV_ERR_RXE
2771
2772 /* Multicast bit mask */
2773 #define IXGBE_MCSTCTRL_MFE      0x4
2774
2775 /* Number of Transmit and Receive Descriptors must be a multiple of 8 */
2776 #define IXGBE_REQ_TX_DESCRIPTOR_MULTIPLE        8
2777 #define IXGBE_REQ_RX_DESCRIPTOR_MULTIPLE        8
2778 #define IXGBE_REQ_TX_BUFFER_GRANULARITY         1024
2779
2780 /* Vlan-specific macros */
2781 #define IXGBE_RX_DESC_SPECIAL_VLAN_MASK 0x0FFF /* VLAN ID in lower 12 bits */
2782 #define IXGBE_RX_DESC_SPECIAL_PRI_MASK  0xE000 /* Priority in upper 3 bits */
2783 #define IXGBE_RX_DESC_SPECIAL_PRI_SHIFT 0x000D /* Priority in upper 3 of 16 */
2784 #define IXGBE_TX_DESC_SPECIAL_PRI_SHIFT IXGBE_RX_DESC_SPECIAL_PRI_SHIFT
2785
2786 /* SR-IOV specific macros */
2787 #define IXGBE_MBVFICR_INDEX(vf_number)  (vf_number >> 4)
2788 #define IXGBE_MBVFICR(_i)               (0x00710 + ((_i) * 4))
2789 #define IXGBE_VFLRE(_i)                 (((_i & 1) ? 0x001C0 : 0x00600))
2790 #define IXGBE_VFLREC(_i)                 (0x00700 + ((_i) * 4))
2791 /* Translated register #defines */
2792 #define IXGBE_PVFCTRL(P)        (0x00300 + (4 * (P)))
2793 #define IXGBE_PVFSTATUS(P)      (0x00008 + (0 * (P)))
2794 #define IXGBE_PVFLINKS(P)       (0x042A4 + (0 * (P)))
2795 #define IXGBE_PVFRTIMER(P)      (0x00048 + (0 * (P)))
2796 #define IXGBE_PVFMAILBOX(P)     (0x04C00 + (4 * (P)))
2797 #define IXGBE_PVFRXMEMWRAP(P)   (0x03190 + (0 * (P)))
2798 #define IXGBE_PVTEICR(P)        (0x00B00 + (4 * (P)))
2799 #define IXGBE_PVTEICS(P)        (0x00C00 + (4 * (P)))
2800 #define IXGBE_PVTEIMS(P)        (0x00D00 + (4 * (P)))
2801 #define IXGBE_PVTEIMC(P)        (0x00E00 + (4 * (P)))
2802 #define IXGBE_PVTEIAC(P)        (0x00F00 + (4 * (P)))
2803 #define IXGBE_PVTEIAM(P)        (0x04D00 + (4 * (P)))
2804 #define IXGBE_PVTEITR(P)        (((P) < 24) ? (0x00820 + ((P) * 4)) : \
2805                                  (0x012300 + (((P) - 24) * 4)))
2806 #define IXGBE_PVTIVAR(P)        (0x12500 + (4 * (P)))
2807 #define IXGBE_PVTIVAR_MISC(P)   (0x04E00 + (4 * (P)))
2808 #define IXGBE_PVTRSCINT(P)      (0x12000 + (4 * (P)))
2809 #define IXGBE_VFPBACL(P)        (0x110C8 + (4 * (P)))
2810 #define IXGBE_PVFRDBAL(P)       ((P < 64) ? (0x01000 + (0x40 * (P))) \
2811                                  : (0x0D000 + (0x40 * ((P) - 64))))
2812 #define IXGBE_PVFRDBAH(P)       ((P < 64) ? (0x01004 + (0x40 * (P))) \
2813                                  : (0x0D004 + (0x40 * ((P) - 64))))
2814 #define IXGBE_PVFRDLEN(P)       ((P < 64) ? (0x01008 + (0x40 * (P))) \
2815                                  : (0x0D008 + (0x40 * ((P) - 64))))
2816 #define IXGBE_PVFRDH(P)         ((P < 64) ? (0x01010 + (0x40 * (P))) \
2817                                  : (0x0D010 + (0x40 * ((P) - 64))))
2818 #define IXGBE_PVFRDT(P)         ((P < 64) ? (0x01018 + (0x40 * (P))) \
2819                                  : (0x0D018 + (0x40 * ((P) - 64))))
2820 #define IXGBE_PVFRXDCTL(P)      ((P < 64) ? (0x01028 + (0x40 * (P))) \
2821                                  : (0x0D028 + (0x40 * ((P) - 64))))
2822 #define IXGBE_PVFSRRCTL(P)      ((P < 64) ? (0x01014 + (0x40 * (P))) \
2823                                  : (0x0D014 + (0x40 * ((P) - 64))))
2824 #define IXGBE_PVFPSRTYPE(P)     (0x0EA00 + (4 * (P)))
2825 #define IXGBE_PVFTDBAL(P)       (0x06000 + (0x40 * (P)))
2826 #define IXGBE_PVFTDBAH(P)       (0x06004 + (0x40 * (P)))
2827 #define IXGBE_PVFTDLEN(P)       (0x06008 + (0x40 * (P)))
2828 #define IXGBE_PVFTDH(P)         (0x06010 + (0x40 * (P)))
2829 #define IXGBE_PVFTDT(P)         (0x06018 + (0x40 * (P)))
2830 #define IXGBE_PVFTXDCTL(P)      (0x06028 + (0x40 * (P)))
2831 #define IXGBE_PVFTDWBAL(P)      (0x06038 + (0x40 * (P)))
2832 #define IXGBE_PVFTDWBAH(P)      (0x0603C + (0x40 * (P)))
2833 #define IXGBE_PVFDCA_RXCTRL(P)  (((P) < 64) ? (0x0100C + (0x40 * (P))) \
2834                                  : (0x0D00C + (0x40 * ((P) - 64))))
2835 #define IXGBE_PVFDCA_TXCTRL(P)  (0x0600C + (0x40 * (P)))
2836 #define IXGBE_PVFGPRC(x)        (0x0101C + (0x40 * (x)))
2837 #define IXGBE_PVFGPTC(x)        (0x08300 + (0x04 * (x)))
2838 #define IXGBE_PVFGORC_LSB(x)    (0x01020 + (0x40 * (x)))
2839 #define IXGBE_PVFGORC_MSB(x)    (0x0D020 + (0x40 * (x)))
2840 #define IXGBE_PVFGOTC_LSB(x)    (0x08400 + (0x08 * (x)))
2841 #define IXGBE_PVFGOTC_MSB(x)    (0x08404 + (0x08 * (x)))
2842 #define IXGBE_PVFMPRC(x)        (0x0D01C + (0x40 * (x)))
2843
2844 #define IXGBE_PVFTDWBALn(q_per_pool, vf_number, vf_q_index) \
2845                 (IXGBE_PVFTDWBAL((q_per_pool)*(vf_number) + (vf_q_index)))
2846 #define IXGBE_PVFTDWBAHn(q_per_pool, vf_number, vf_q_index) \
2847                 (IXGBE_PVFTDWBAH((q_per_pool)*(vf_number) + (vf_q_index)))
2848
2849 #define IXGBE_PVFTDHn(q_per_pool, vf_number, vf_q_index) \
2850                 (IXGBE_PVFTDH((q_per_pool)*(vf_number) + (vf_q_index)))
2851 #define IXGBE_PVFTDTn(q_per_pool, vf_number, vf_q_index) \
2852                 (IXGBE_PVFTDT((q_per_pool)*(vf_number) + (vf_q_index)))
2853
2854 /* Little Endian defines */
2855 #ifndef __le16
2856 #define __le16  u16
2857 #endif
2858 #ifndef __le32
2859 #define __le32  u32
2860 #endif
2861 #ifndef __le64
2862 #define __le64  u64
2863
2864 #endif
2865 #ifndef __be16
2866 /* Big Endian defines */
2867 #define __be16  u16
2868 #define __be32  u32
2869 #define __be64  u64
2870
2871 #endif
2872 enum ixgbe_fdir_pballoc_type {
2873         IXGBE_FDIR_PBALLOC_NONE = 0,
2874         IXGBE_FDIR_PBALLOC_64K  = 1,
2875         IXGBE_FDIR_PBALLOC_128K = 2,
2876         IXGBE_FDIR_PBALLOC_256K = 3,
2877 };
2878
2879 /* Flow Director register values */
2880 #define IXGBE_FDIRCTRL_PBALLOC_64K              0x00000001
2881 #define IXGBE_FDIRCTRL_PBALLOC_128K             0x00000002
2882 #define IXGBE_FDIRCTRL_PBALLOC_256K             0x00000003
2883 #define IXGBE_FDIRCTRL_INIT_DONE                0x00000008
2884 #define IXGBE_FDIRCTRL_PERFECT_MATCH            0x00000010
2885 #define IXGBE_FDIRCTRL_REPORT_STATUS            0x00000020
2886 #define IXGBE_FDIRCTRL_REPORT_STATUS_ALWAYS     0x00000080
2887 #define IXGBE_FDIRCTRL_DROP_Q_SHIFT             8
2888 #define IXGBE_FDIRCTRL_DROP_Q_MASK              0x00007F00
2889 #define IXGBE_FDIRCTRL_FLEX_SHIFT               16
2890 #define IXGBE_FDIRCTRL_DROP_NO_MATCH            0x00008000
2891 #define IXGBE_FDIRCTRL_FILTERMODE_SHIFT         21
2892 #define IXGBE_FDIRCTRL_FILTERMODE_MACVLAN       0x0001 /* bit 23:21, 001b */
2893 #define IXGBE_FDIRCTRL_FILTERMODE_CLOUD         0x0002 /* bit 23:21, 010b */
2894 #define IXGBE_FDIRCTRL_SEARCHLIM                0x00800000
2895 #define IXGBE_FDIRCTRL_FILTERMODE_MASK          0x00E00000
2896 #define IXGBE_FDIRCTRL_MAX_LENGTH_SHIFT         24
2897 #define IXGBE_FDIRCTRL_FULL_THRESH_MASK         0xF0000000
2898 #define IXGBE_FDIRCTRL_FULL_THRESH_SHIFT        28
2899
2900 #define IXGBE_FDIRTCPM_DPORTM_SHIFT             16
2901 #define IXGBE_FDIRUDPM_DPORTM_SHIFT             16
2902 #define IXGBE_FDIRIP6M_DIPM_SHIFT               16
2903 #define IXGBE_FDIRM_VLANID                      0x00000001
2904 #define IXGBE_FDIRM_VLANP                       0x00000002
2905 #define IXGBE_FDIRM_POOL                        0x00000004
2906 #define IXGBE_FDIRM_L4P                         0x00000008
2907 #define IXGBE_FDIRM_FLEX                        0x00000010
2908 #define IXGBE_FDIRM_DIPv6                       0x00000020
2909 #define IXGBE_FDIRM_L3P                         0x00000040
2910
2911 #define IXGBE_FDIRIP6M_INNER_MAC        0x03F0 /* bit 9:4 */
2912 #define IXGBE_FDIRIP6M_TUNNEL_TYPE      0x0800 /* bit 11 */
2913 #define IXGBE_FDIRIP6M_TNI_VNI          0xF000 /* bit 15:12 */
2914 #define IXGBE_FDIRIP6M_TNI_VNI_24       0x1000 /* bit 12 */
2915 #define IXGBE_FDIRIP6M_ALWAYS_MASK      0x040F /* bit 10, 3:0 */
2916
2917 #define IXGBE_FDIRFREE_FREE_MASK                0xFFFF
2918 #define IXGBE_FDIRFREE_FREE_SHIFT               0
2919 #define IXGBE_FDIRFREE_COLL_MASK                0x7FFF0000
2920 #define IXGBE_FDIRFREE_COLL_SHIFT               16
2921 #define IXGBE_FDIRLEN_MAXLEN_MASK               0x3F
2922 #define IXGBE_FDIRLEN_MAXLEN_SHIFT              0
2923 #define IXGBE_FDIRLEN_MAXHASH_MASK              0x7FFF0000
2924 #define IXGBE_FDIRLEN_MAXHASH_SHIFT             16
2925 #define IXGBE_FDIRUSTAT_ADD_MASK                0xFFFF
2926 #define IXGBE_FDIRUSTAT_ADD_SHIFT               0
2927 #define IXGBE_FDIRUSTAT_REMOVE_MASK             0xFFFF0000
2928 #define IXGBE_FDIRUSTAT_REMOVE_SHIFT            16
2929 #define IXGBE_FDIRFSTAT_FADD_MASK               0x00FF
2930 #define IXGBE_FDIRFSTAT_FADD_SHIFT              0
2931 #define IXGBE_FDIRFSTAT_FREMOVE_MASK            0xFF00
2932 #define IXGBE_FDIRFSTAT_FREMOVE_SHIFT           8
2933 #define IXGBE_FDIRPORT_DESTINATION_SHIFT        16
2934 #define IXGBE_FDIRVLAN_FLEX_SHIFT               16
2935 #define IXGBE_FDIRHASH_BUCKET_VALID_SHIFT       15
2936 #define IXGBE_FDIRHASH_SIG_SW_INDEX_SHIFT       16
2937
2938 #define IXGBE_FDIRCMD_CMD_MASK                  0x00000003
2939 #define IXGBE_FDIRCMD_CMD_ADD_FLOW              0x00000001
2940 #define IXGBE_FDIRCMD_CMD_REMOVE_FLOW           0x00000002
2941 #define IXGBE_FDIRCMD_CMD_QUERY_REM_FILT        0x00000003
2942 #define IXGBE_FDIRCMD_FILTER_VALID              0x00000004
2943 #define IXGBE_FDIRCMD_FILTER_UPDATE             0x00000008
2944 #define IXGBE_FDIRCMD_IPv6DMATCH                0x00000010
2945 #define IXGBE_FDIRCMD_L4TYPE_UDP                0x00000020
2946 #define IXGBE_FDIRCMD_L4TYPE_TCP                0x00000040
2947 #define IXGBE_FDIRCMD_L4TYPE_SCTP               0x00000060
2948 #define IXGBE_FDIRCMD_IPV6                      0x00000080
2949 #define IXGBE_FDIRCMD_CLEARHT                   0x00000100
2950 #define IXGBE_FDIRCMD_DROP                      0x00000200
2951 #define IXGBE_FDIRCMD_INT                       0x00000400
2952 #define IXGBE_FDIRCMD_LAST                      0x00000800
2953 #define IXGBE_FDIRCMD_COLLISION                 0x00001000
2954 #define IXGBE_FDIRCMD_QUEUE_EN                  0x00008000
2955 #define IXGBE_FDIRCMD_FLOW_TYPE_SHIFT           5
2956 #define IXGBE_FDIRCMD_RX_QUEUE_SHIFT            16
2957 #define IXGBE_FDIRCMD_TUNNEL_FILTER_SHIFT       23
2958 #define IXGBE_FDIRCMD_VT_POOL_SHIFT             24
2959 #define IXGBE_FDIR_INIT_DONE_POLL               10
2960 #define IXGBE_FDIRCMD_CMD_POLL                  10
2961 #define IXGBE_FDIRCMD_TUNNEL_FILTER             0x00800000
2962 #define IXGBE_FDIR_DROP_QUEUE                   127
2963
2964
2965 /* Manageablility Host Interface defines */
2966 #define IXGBE_HI_MAX_BLOCK_BYTE_LENGTH  1792 /* Num of bytes in range */
2967 #define IXGBE_HI_MAX_BLOCK_DWORD_LENGTH 448 /* Num of dwords in range */
2968 #define IXGBE_HI_COMMAND_TIMEOUT        500 /* Process HI command limit */
2969 #define IXGBE_HI_FLASH_ERASE_TIMEOUT    1000 /* Process Erase command limit */
2970 #define IXGBE_HI_FLASH_UPDATE_TIMEOUT   5000 /* Process Update command limit */
2971 #define IXGBE_HI_FLASH_APPLY_TIMEOUT    0 /* Process Apply command limit */
2972 #define IXGBE_HI_PHY_MGMT_REQ_TIMEOUT   2000 /* Wait up to 2 seconds */
2973
2974 /* CEM Support */
2975 #define FW_CEM_HDR_LEN                  0x4
2976 #define FW_CEM_CMD_DRIVER_INFO          0xDD
2977 #define FW_CEM_CMD_DRIVER_INFO_LEN      0x5
2978 #define FW_CEM_CMD_RESERVED             0X0
2979 #define FW_CEM_UNUSED_VER               0x0
2980 #define FW_CEM_MAX_RETRIES              3
2981 #define FW_CEM_RESP_STATUS_SUCCESS      0x1
2982 #define FW_READ_SHADOW_RAM_CMD          0x31
2983 #define FW_READ_SHADOW_RAM_LEN          0x6
2984 #define FW_WRITE_SHADOW_RAM_CMD         0x33
2985 #define FW_WRITE_SHADOW_RAM_LEN         0xA /* 8 plus 1 WORD to write */
2986 #define FW_SHADOW_RAM_DUMP_CMD          0x36
2987 #define FW_SHADOW_RAM_DUMP_LEN          0
2988 #define FW_DEFAULT_CHECKSUM             0xFF /* checksum always 0xFF */
2989 #define FW_NVM_DATA_OFFSET              3
2990 #define FW_MAX_READ_BUFFER_SIZE         1024
2991 #define FW_DISABLE_RXEN_CMD             0xDE
2992 #define FW_DISABLE_RXEN_LEN             0x1
2993 #define FW_PHY_MGMT_REQ_CMD             0x20
2994 #define FW_PHY_TOKEN_REQ_CMD            0xA
2995 #define FW_PHY_TOKEN_REQ_LEN            2
2996 #define FW_PHY_TOKEN_REQ                0
2997 #define FW_PHY_TOKEN_REL                1
2998 #define FW_PHY_TOKEN_OK                 1
2999 #define FW_PHY_TOKEN_RETRY              0x80
3000 #define FW_PHY_TOKEN_DELAY              5       /* milliseconds */
3001 #define FW_PHY_TOKEN_WAIT               5       /* seconds */
3002 #define FW_PHY_TOKEN_RETRIES ((FW_PHY_TOKEN_WAIT * 1000) / FW_PHY_TOKEN_DELAY)
3003 #define FW_INT_PHY_REQ_CMD              0xB
3004 #define FW_INT_PHY_REQ_LEN              10
3005 #define FW_INT_PHY_REQ_READ             0
3006 #define FW_INT_PHY_REQ_WRITE            1
3007
3008 /* Host Interface Command Structures */
3009
3010 struct ixgbe_hic_hdr {
3011         u8 cmd;
3012         u8 buf_len;
3013         union {
3014                 u8 cmd_resv;
3015                 u8 ret_status;
3016         } cmd_or_resp;
3017         u8 checksum;
3018 };
3019
3020 struct ixgbe_hic_hdr2_req {
3021         u8 cmd;
3022         u8 buf_lenh;
3023         u8 buf_lenl;
3024         u8 checksum;
3025 };
3026
3027 struct ixgbe_hic_hdr2_rsp {
3028         u8 cmd;
3029         u8 buf_lenl;
3030         u8 buf_lenh_status;     /* 7-5: high bits of buf_len, 4-0: status */
3031         u8 checksum;
3032 };
3033
3034 union ixgbe_hic_hdr2 {
3035         struct ixgbe_hic_hdr2_req req;
3036         struct ixgbe_hic_hdr2_rsp rsp;
3037 };
3038
3039 struct ixgbe_hic_drv_info {
3040         struct ixgbe_hic_hdr hdr;
3041         u8 port_num;
3042         u8 ver_sub;
3043         u8 ver_build;
3044         u8 ver_min;
3045         u8 ver_maj;
3046         u8 pad; /* end spacing to ensure length is mult. of dword */
3047         u16 pad2; /* end spacing to ensure length is mult. of dword2 */
3048 };
3049
3050 /* These need to be dword aligned */
3051 struct ixgbe_hic_read_shadow_ram {
3052         union ixgbe_hic_hdr2 hdr;
3053         u32 address;
3054         u16 length;
3055         u16 pad2;
3056         u16 data;
3057         u16 pad3;
3058 };
3059
3060 struct ixgbe_hic_write_shadow_ram {
3061         union ixgbe_hic_hdr2 hdr;
3062         u32 address;
3063         u16 length;
3064         u16 pad2;
3065         u16 data;
3066         u16 pad3;
3067 };
3068
3069 struct ixgbe_hic_disable_rxen {
3070         struct ixgbe_hic_hdr hdr;
3071         u8  port_number;
3072         u8  pad2;
3073         u16 pad3;
3074 };
3075
3076 struct ixgbe_hic_phy_token_req {
3077         struct ixgbe_hic_hdr hdr;
3078         u8 port_number;
3079         u8 command_type;
3080         u16 pad;
3081 };
3082
3083 struct ixgbe_hic_internal_phy_req {
3084         struct ixgbe_hic_hdr hdr;
3085         u8 port_number;
3086         u8 command_type;
3087         u16 address;
3088         u16 rsv1;
3089         u32 write_data;
3090         u16 pad;
3091 };
3092
3093 struct ixgbe_hic_internal_phy_resp {
3094         struct ixgbe_hic_hdr hdr;
3095         u32 read_data;
3096 };
3097
3098
3099 /* Transmit Descriptor - Legacy */
3100 struct ixgbe_legacy_tx_desc {
3101         u64 buffer_addr; /* Address of the descriptor's data buffer */
3102         union {
3103                 __le32 data;
3104                 struct {
3105                         __le16 length; /* Data buffer length */
3106                         u8 cso; /* Checksum offset */
3107                         u8 cmd; /* Descriptor control */
3108                 } flags;
3109         } lower;
3110         union {
3111                 __le32 data;
3112                 struct {
3113                         u8 status; /* Descriptor status */
3114                         u8 css; /* Checksum start */
3115                         __le16 vlan;
3116                 } fields;
3117         } upper;
3118 };
3119
3120 /* Transmit Descriptor - Advanced */
3121 union ixgbe_adv_tx_desc {
3122         struct {
3123                 __le64 buffer_addr; /* Address of descriptor's data buf */
3124                 __le32 cmd_type_len;
3125                 __le32 olinfo_status;
3126         } read;
3127         struct {
3128                 __le64 rsvd; /* Reserved */
3129                 __le32 nxtseq_seed;
3130                 __le32 status;
3131         } wb;
3132 };
3133
3134 /* Receive Descriptor - Legacy */
3135 struct ixgbe_legacy_rx_desc {
3136         __le64 buffer_addr; /* Address of the descriptor's data buffer */
3137         __le16 length; /* Length of data DMAed into data buffer */
3138         __le16 csum; /* Packet checksum */
3139         u8 status;   /* Descriptor status */
3140         u8 errors;   /* Descriptor Errors */
3141         __le16 vlan;
3142 };
3143
3144 /* Receive Descriptor - Advanced */
3145 union ixgbe_adv_rx_desc {
3146         struct {
3147                 __le64 pkt_addr; /* Packet buffer address */
3148                 __le64 hdr_addr; /* Header buffer address */
3149         } read;
3150         struct {
3151                 struct {
3152                         union {
3153                                 __le32 data;
3154                                 struct {
3155                                         __le16 pkt_info; /* RSS, Pkt type */
3156                                         __le16 hdr_info; /* Splithdr, hdrlen */
3157                                 } hs_rss;
3158                         } lo_dword;
3159                         union {
3160                                 __le32 rss; /* RSS Hash */
3161                                 struct {
3162                                         __le16 ip_id; /* IP id */
3163                                         __le16 csum; /* Packet Checksum */
3164                                 } csum_ip;
3165                         } hi_dword;
3166                 } lower;
3167                 struct {
3168                         __le32 status_error; /* ext status/error */
3169                         __le16 length; /* Packet length */
3170                         __le16 vlan; /* VLAN tag */
3171                 } upper;
3172         } wb;  /* writeback */
3173 };
3174
3175 /* Context descriptors */
3176 struct ixgbe_adv_tx_context_desc {
3177         __le32 vlan_macip_lens;
3178         __le32 seqnum_seed;
3179         __le32 type_tucmd_mlhl;
3180         __le32 mss_l4len_idx;
3181 };
3182
3183 /* Adv Transmit Descriptor Config Masks */
3184 #define IXGBE_ADVTXD_DTALEN_MASK        0x0000FFFF /* Data buf length(bytes) */
3185 #define IXGBE_ADVTXD_MAC_LINKSEC        0x00040000 /* Insert LinkSec */
3186 #define IXGBE_ADVTXD_MAC_TSTAMP         0x00080000 /* IEEE1588 time stamp */
3187 #define IXGBE_ADVTXD_IPSEC_SA_INDEX_MASK 0x000003FF /* IPSec SA index */
3188 #define IXGBE_ADVTXD_IPSEC_ESP_LEN_MASK 0x000001FF /* IPSec ESP length */
3189 #define IXGBE_ADVTXD_DTYP_MASK          0x00F00000 /* DTYP mask */
3190 #define IXGBE_ADVTXD_DTYP_CTXT          0x00200000 /* Adv Context Desc */
3191 #define IXGBE_ADVTXD_DTYP_DATA          0x00300000 /* Adv Data Descriptor */
3192 #define IXGBE_ADVTXD_DCMD_EOP           IXGBE_TXD_CMD_EOP  /* End of Packet */
3193 #define IXGBE_ADVTXD_DCMD_IFCS          IXGBE_TXD_CMD_IFCS /* Insert FCS */
3194 #define IXGBE_ADVTXD_DCMD_RS            IXGBE_TXD_CMD_RS /* Report Status */
3195 #define IXGBE_ADVTXD_DCMD_DDTYP_ISCSI   0x10000000 /* DDP hdr type or iSCSI */
3196 #define IXGBE_ADVTXD_DCMD_DEXT          IXGBE_TXD_CMD_DEXT /* Desc ext 1=Adv */
3197 #define IXGBE_ADVTXD_DCMD_VLE           IXGBE_TXD_CMD_VLE  /* VLAN pkt enable */
3198 #define IXGBE_ADVTXD_DCMD_TSE           0x80000000 /* TCP Seg enable */
3199 #define IXGBE_ADVTXD_STAT_DD            IXGBE_TXD_STAT_DD  /* Descriptor Done */
3200 #define IXGBE_ADVTXD_STAT_SN_CRC        0x00000002 /* NXTSEQ/SEED pres in WB */
3201 #define IXGBE_ADVTXD_STAT_RSV           0x0000000C /* STA Reserved */
3202 #define IXGBE_ADVTXD_IDX_SHIFT          4 /* Adv desc Index shift */
3203 #define IXGBE_ADVTXD_CC                 0x00000080 /* Check Context */
3204 #define IXGBE_ADVTXD_POPTS_SHIFT        8  /* Adv desc POPTS shift */
3205 #define IXGBE_ADVTXD_POPTS_IXSM         (IXGBE_TXD_POPTS_IXSM << \
3206                                          IXGBE_ADVTXD_POPTS_SHIFT)
3207 #define IXGBE_ADVTXD_POPTS_TXSM         (IXGBE_TXD_POPTS_TXSM << \
3208                                          IXGBE_ADVTXD_POPTS_SHIFT)
3209 #define IXGBE_ADVTXD_POPTS_ISCO_1ST     0x00000000 /* 1st TSO of iSCSI PDU */
3210 #define IXGBE_ADVTXD_POPTS_ISCO_MDL     0x00000800 /* Middle TSO of iSCSI PDU */
3211 #define IXGBE_ADVTXD_POPTS_ISCO_LAST    0x00001000 /* Last TSO of iSCSI PDU */
3212 /* 1st&Last TSO-full iSCSI PDU */
3213 #define IXGBE_ADVTXD_POPTS_ISCO_FULL    0x00001800
3214 #define IXGBE_ADVTXD_POPTS_RSV          0x00002000 /* POPTS Reserved */
3215 #define IXGBE_ADVTXD_PAYLEN_SHIFT       14 /* Adv desc PAYLEN shift */
3216 #define IXGBE_ADVTXD_MACLEN_SHIFT       9  /* Adv ctxt desc mac len shift */
3217 #define IXGBE_ADVTXD_VLAN_SHIFT         16  /* Adv ctxt vlan tag shift */
3218 #define IXGBE_ADVTXD_TUCMD_IPV4         0x00000400 /* IP Packet Type: 1=IPv4 */
3219 #define IXGBE_ADVTXD_TUCMD_IPV6         0x00000000 /* IP Packet Type: 0=IPv6 */
3220 #define IXGBE_ADVTXD_TUCMD_L4T_UDP      0x00000000 /* L4 Packet TYPE of UDP */
3221 #define IXGBE_ADVTXD_TUCMD_L4T_TCP      0x00000800 /* L4 Packet TYPE of TCP */
3222 #define IXGBE_ADVTXD_TUCMD_L4T_SCTP     0x00001000 /* L4 Packet TYPE of SCTP */
3223 #define IXGBE_ADVTXD_TUCMD_L4T_RSV      0x00001800 /* RSV L4 Packet TYPE */
3224 #define IXGBE_ADVTXD_TUCMD_MKRREQ       0x00002000 /* req Markers and CRC */
3225 #define IXGBE_ADVTXD_POPTS_IPSEC        0x00000400 /* IPSec offload request */
3226 #define IXGBE_ADVTXD_TUCMD_IPSEC_TYPE_ESP 0x00002000 /* IPSec Type ESP */
3227 #define IXGBE_ADVTXD_TUCMD_IPSEC_ENCRYPT_EN 0x00004000/* ESP Encrypt Enable */
3228 #define IXGBE_ADVTXT_TUCMD_FCOE         0x00008000 /* FCoE Frame Type */
3229 #define IXGBE_ADVTXD_FCOEF_EOF_MASK     (0x3 << 10) /* FC EOF index */
3230 #define IXGBE_ADVTXD_FCOEF_SOF          ((1 << 2) << 10) /* FC SOF index */
3231 #define IXGBE_ADVTXD_FCOEF_PARINC       ((1 << 3) << 10) /* Rel_Off in F_CTL */
3232 #define IXGBE_ADVTXD_FCOEF_ORIE         ((1 << 4) << 10) /* Orientation End */
3233 #define IXGBE_ADVTXD_FCOEF_ORIS         ((1 << 5) << 10) /* Orientation Start */
3234 #define IXGBE_ADVTXD_FCOEF_EOF_N        (0x0 << 10) /* 00: EOFn */
3235 #define IXGBE_ADVTXD_FCOEF_EOF_T        (0x1 << 10) /* 01: EOFt */
3236 #define IXGBE_ADVTXD_FCOEF_EOF_NI       (0x2 << 10) /* 10: EOFni */
3237 #define IXGBE_ADVTXD_FCOEF_EOF_A        (0x3 << 10) /* 11: EOFa */
3238 #define IXGBE_ADVTXD_L4LEN_SHIFT        8  /* Adv ctxt L4LEN shift */
3239 #define IXGBE_ADVTXD_MSS_SHIFT          16  /* Adv ctxt MSS shift */
3240
3241 #define IXGBE_ADVTXD_OUTER_IPLEN        16 /* Adv ctxt OUTERIPLEN shift */
3242 #define IXGBE_ADVTXD_TUNNEL_LEN         24 /* Adv ctxt TUNNELLEN shift */
3243 #define IXGBE_ADVTXD_TUNNEL_TYPE_SHIFT  16 /* Adv Tx Desc Tunnel Type shift */
3244 #define IXGBE_ADVTXD_OUTERIPCS_SHIFT    17 /* Adv Tx Desc OUTERIPCS Shift */
3245 #define IXGBE_ADVTXD_TUNNEL_TYPE_NVGRE  1  /* Adv Tx Desc Tunnel Type NVGRE */
3246 /* Adv Tx Desc OUTERIPCS Shift for X550EM_a */
3247 #define IXGBE_ADVTXD_OUTERIPCS_SHIFT_X550EM_a   26
3248 /* Autonegotiation advertised speeds */
3249 typedef u32 ixgbe_autoneg_advertised;
3250 /* Link speed */
3251 typedef u32 ixgbe_link_speed;
3252 #define IXGBE_LINK_SPEED_UNKNOWN        0
3253 #define IXGBE_LINK_SPEED_100_FULL       0x0008
3254 #define IXGBE_LINK_SPEED_1GB_FULL       0x0020
3255 #define IXGBE_LINK_SPEED_2_5GB_FULL     0x0400
3256 #define IXGBE_LINK_SPEED_5GB_FULL       0x0800
3257 #define IXGBE_LINK_SPEED_10GB_FULL      0x0080
3258 #define IXGBE_LINK_SPEED_82598_AUTONEG  (IXGBE_LINK_SPEED_1GB_FULL | \
3259                                          IXGBE_LINK_SPEED_10GB_FULL)
3260 #define IXGBE_LINK_SPEED_82599_AUTONEG  (IXGBE_LINK_SPEED_100_FULL | \
3261                                          IXGBE_LINK_SPEED_1GB_FULL | \
3262                                          IXGBE_LINK_SPEED_10GB_FULL)
3263
3264 /* Physical layer type */
3265 typedef u32 ixgbe_physical_layer;
3266 #define IXGBE_PHYSICAL_LAYER_UNKNOWN            0
3267 #define IXGBE_PHYSICAL_LAYER_10GBASE_T          0x0001
3268 #define IXGBE_PHYSICAL_LAYER_1000BASE_T         0x0002
3269 #define IXGBE_PHYSICAL_LAYER_100BASE_TX         0x0004
3270 #define IXGBE_PHYSICAL_LAYER_SFP_PLUS_CU        0x0008
3271 #define IXGBE_PHYSICAL_LAYER_10GBASE_LR         0x0010
3272 #define IXGBE_PHYSICAL_LAYER_10GBASE_LRM        0x0020
3273 #define IXGBE_PHYSICAL_LAYER_10GBASE_SR         0x0040
3274 #define IXGBE_PHYSICAL_LAYER_10GBASE_KX4        0x0080
3275 #define IXGBE_PHYSICAL_LAYER_10GBASE_CX4        0x0100
3276 #define IXGBE_PHYSICAL_LAYER_1000BASE_KX        0x0200
3277 #define IXGBE_PHYSICAL_LAYER_1000BASE_BX        0x0400
3278 #define IXGBE_PHYSICAL_LAYER_10GBASE_KR         0x0800
3279 #define IXGBE_PHYSICAL_LAYER_10GBASE_XAUI       0x1000
3280 #define IXGBE_PHYSICAL_LAYER_SFP_ACTIVE_DA      0x2000
3281 #define IXGBE_PHYSICAL_LAYER_1000BASE_SX        0x4000
3282
3283 /* Flow Control Data Sheet defined values
3284  * Calculation and defines taken from 802.1bb Annex O
3285  */
3286
3287 /* BitTimes (BT) conversion */
3288 #define IXGBE_BT2KB(BT)         ((BT + (8 * 1024 - 1)) / (8 * 1024))
3289 #define IXGBE_B2BT(BT)          (BT * 8)
3290
3291 /* Calculate Delay to respond to PFC */
3292 #define IXGBE_PFC_D     672
3293
3294 /* Calculate Cable Delay */
3295 #define IXGBE_CABLE_DC  5556 /* Delay Copper */
3296 #define IXGBE_CABLE_DO  5000 /* Delay Optical */
3297
3298 /* Calculate Interface Delay X540 */
3299 #define IXGBE_PHY_DC    25600 /* Delay 10G BASET */
3300 #define IXGBE_MAC_DC    8192  /* Delay Copper XAUI interface */
3301 #define IXGBE_XAUI_DC   (2 * 2048) /* Delay Copper Phy */
3302
3303 #define IXGBE_ID_X540   (IXGBE_MAC_DC + IXGBE_XAUI_DC + IXGBE_PHY_DC)
3304
3305 /* Calculate Interface Delay 82598, 82599 */
3306 #define IXGBE_PHY_D     12800
3307 #define IXGBE_MAC_D     4096
3308 #define IXGBE_XAUI_D    (2 * 1024)
3309
3310 #define IXGBE_ID        (IXGBE_MAC_D + IXGBE_XAUI_D + IXGBE_PHY_D)
3311
3312 /* Calculate Delay incurred from higher layer */
3313 #define IXGBE_HD        6144
3314
3315 /* Calculate PCI Bus delay for low thresholds */
3316 #define IXGBE_PCI_DELAY 10000
3317
3318 /* Calculate X540 delay value in bit times */
3319 #define IXGBE_DV_X540(_max_frame_link, _max_frame_tc) \
3320                         ((36 * \
3321                           (IXGBE_B2BT(_max_frame_link) + \
3322                            IXGBE_PFC_D + \
3323                            (2 * IXGBE_CABLE_DC) + \
3324                            (2 * IXGBE_ID_X540) + \
3325                            IXGBE_HD) / 25 + 1) + \
3326                          2 * IXGBE_B2BT(_max_frame_tc))
3327
3328 /* Calculate 82599, 82598 delay value in bit times */
3329 #define IXGBE_DV(_max_frame_link, _max_frame_tc) \
3330                         ((36 * \
3331                           (IXGBE_B2BT(_max_frame_link) + \
3332                            IXGBE_PFC_D + \
3333                            (2 * IXGBE_CABLE_DC) + \
3334                            (2 * IXGBE_ID) + \
3335                            IXGBE_HD) / 25 + 1) + \
3336                          2 * IXGBE_B2BT(_max_frame_tc))
3337
3338 /* Calculate low threshold delay values */
3339 #define IXGBE_LOW_DV_X540(_max_frame_tc) \
3340                         (2 * IXGBE_B2BT(_max_frame_tc) + \
3341                         (36 * IXGBE_PCI_DELAY / 25) + 1)
3342 #define IXGBE_LOW_DV(_max_frame_tc) \
3343                         (2 * IXGBE_LOW_DV_X540(_max_frame_tc))
3344
3345 /* Software ATR hash keys */
3346 #define IXGBE_ATR_BUCKET_HASH_KEY       0x3DAD14E2
3347 #define IXGBE_ATR_SIGNATURE_HASH_KEY    0x174D3614
3348
3349 /* Software ATR input stream values and masks */
3350 #define IXGBE_ATR_HASH_MASK             0x7fff
3351 #define IXGBE_ATR_L4TYPE_MASK           0x3
3352 #define IXGBE_ATR_L4TYPE_UDP            0x1
3353 #define IXGBE_ATR_L4TYPE_TCP            0x2
3354 #define IXGBE_ATR_L4TYPE_SCTP           0x3
3355 #define IXGBE_ATR_L4TYPE_IPV6_MASK      0x4
3356 #define IXGBE_ATR_L4TYPE_TUNNEL_MASK    0x10
3357 enum ixgbe_atr_flow_type {
3358         IXGBE_ATR_FLOW_TYPE_IPV4        = 0x0,
3359         IXGBE_ATR_FLOW_TYPE_UDPV4       = 0x1,
3360         IXGBE_ATR_FLOW_TYPE_TCPV4       = 0x2,
3361         IXGBE_ATR_FLOW_TYPE_SCTPV4      = 0x3,
3362         IXGBE_ATR_FLOW_TYPE_IPV6        = 0x4,
3363         IXGBE_ATR_FLOW_TYPE_UDPV6       = 0x5,
3364         IXGBE_ATR_FLOW_TYPE_TCPV6       = 0x6,
3365         IXGBE_ATR_FLOW_TYPE_SCTPV6      = 0x7,
3366         IXGBE_ATR_FLOW_TYPE_TUNNELED_IPV4       = 0x10,
3367         IXGBE_ATR_FLOW_TYPE_TUNNELED_UDPV4      = 0x11,
3368         IXGBE_ATR_FLOW_TYPE_TUNNELED_TCPV4      = 0x12,
3369         IXGBE_ATR_FLOW_TYPE_TUNNELED_SCTPV4     = 0x13,
3370         IXGBE_ATR_FLOW_TYPE_TUNNELED_IPV6       = 0x14,
3371         IXGBE_ATR_FLOW_TYPE_TUNNELED_UDPV6      = 0x15,
3372         IXGBE_ATR_FLOW_TYPE_TUNNELED_TCPV6      = 0x16,
3373         IXGBE_ATR_FLOW_TYPE_TUNNELED_SCTPV6     = 0x17,
3374 };
3375
3376 /* Flow Director ATR input struct. */
3377 union ixgbe_atr_input {
3378         /*
3379          * Byte layout in order, all values with MSB first:
3380          *
3381          * vm_pool      - 1 byte
3382          * flow_type    - 1 byte
3383          * vlan_id      - 2 bytes
3384          * src_ip       - 16 bytes
3385          * inner_mac    - 6 bytes
3386          * cloud_mode   - 2 bytes
3387          * tni_vni      - 4 bytes
3388          * dst_ip       - 16 bytes
3389          * src_port     - 2 bytes
3390          * dst_port     - 2 bytes
3391          * flex_bytes   - 2 bytes
3392          * bkt_hash     - 2 bytes
3393          */
3394         struct {
3395                 u8 vm_pool;
3396                 u8 flow_type;
3397                 __be16 vlan_id;
3398                 __be32 dst_ip[4];
3399                 __be32 src_ip[4];
3400                 u8 inner_mac[6];
3401                 __be16 tunnel_type;
3402                 __be32 tni_vni;
3403                 __be16 src_port;
3404                 __be16 dst_port;
3405                 __be16 flex_bytes;
3406                 __be16 bkt_hash;
3407         } formatted;
3408         __be32 dword_stream[14];
3409 };
3410
3411 /* Flow Director compressed ATR hash input struct */
3412 union ixgbe_atr_hash_dword {
3413         struct {
3414                 u8 vm_pool;
3415                 u8 flow_type;
3416                 __be16 vlan_id;
3417         } formatted;
3418         __be32 ip;
3419         struct {
3420                 __be16 src;
3421                 __be16 dst;
3422         } port;
3423         __be16 flex_bytes;
3424         __be32 dword;
3425 };
3426
3427
3428 #define IXGBE_MVALS_INIT(m)     \
3429         IXGBE_CAT(EEC, m),              \
3430         IXGBE_CAT(FLA, m),              \
3431         IXGBE_CAT(GRC, m),              \
3432         IXGBE_CAT(SRAMREL, m),          \
3433         IXGBE_CAT(FACTPS, m),           \
3434         IXGBE_CAT(SWSM, m),             \
3435         IXGBE_CAT(SWFW_SYNC, m),        \
3436         IXGBE_CAT(FWSM, m),             \
3437         IXGBE_CAT(SDP0_GPIEN, m),       \
3438         IXGBE_CAT(SDP1_GPIEN, m),       \
3439         IXGBE_CAT(SDP2_GPIEN, m),       \
3440         IXGBE_CAT(EICR_GPI_SDP0, m),    \
3441         IXGBE_CAT(EICR_GPI_SDP1, m),    \
3442         IXGBE_CAT(EICR_GPI_SDP2, m),    \
3443         IXGBE_CAT(CIAA, m),             \
3444         IXGBE_CAT(CIAD, m),             \
3445         IXGBE_CAT(I2C_CLK_IN, m),       \
3446         IXGBE_CAT(I2C_CLK_OUT, m),      \
3447         IXGBE_CAT(I2C_DATA_IN, m),      \
3448         IXGBE_CAT(I2C_DATA_OUT, m),     \
3449         IXGBE_CAT(I2C_DATA_OE_N_EN, m), \
3450         IXGBE_CAT(I2C_BB_EN, m),        \
3451         IXGBE_CAT(I2C_CLK_OE_N_EN, m),  \
3452         IXGBE_CAT(I2CCTL, m)
3453
3454 enum ixgbe_mvals {
3455         IXGBE_MVALS_INIT(_IDX),
3456         IXGBE_MVALS_IDX_LIMIT
3457 };
3458
3459 /*
3460  * Unavailable: The FCoE Boot Option ROM is not present in the flash.
3461  * Disabled: Present; boot order is not set for any targets on the port.
3462  * Enabled: Present; boot order is set for at least one target on the port.
3463  */
3464 enum ixgbe_fcoe_boot_status {
3465         ixgbe_fcoe_bootstatus_disabled = 0,
3466         ixgbe_fcoe_bootstatus_enabled = 1,
3467         ixgbe_fcoe_bootstatus_unavailable = 0xFFFF
3468 };
3469
3470 enum ixgbe_eeprom_type {
3471         ixgbe_eeprom_uninitialized = 0,
3472         ixgbe_eeprom_spi,
3473         ixgbe_flash,
3474         ixgbe_eeprom_none /* No NVM support */
3475 };
3476
3477 enum ixgbe_mac_type {
3478         ixgbe_mac_unknown = 0,
3479         ixgbe_mac_82598EB,
3480         ixgbe_mac_82599EB,
3481         ixgbe_mac_82599_vf,
3482         ixgbe_mac_X540,
3483         ixgbe_mac_X540_vf,
3484         ixgbe_mac_X550,
3485         ixgbe_mac_X550EM_x,
3486         ixgbe_mac_X550EM_a,
3487         ixgbe_mac_X550_vf,
3488         ixgbe_mac_X550EM_x_vf,
3489         ixgbe_mac_X550EM_a_vf,
3490         ixgbe_num_macs
3491 };
3492
3493 enum ixgbe_phy_type {
3494         ixgbe_phy_unknown = 0,
3495         ixgbe_phy_none,
3496         ixgbe_phy_tn,
3497         ixgbe_phy_aq,
3498         ixgbe_phy_x550em_kr,
3499         ixgbe_phy_x550em_kx4,
3500         ixgbe_phy_x550em_ext_t,
3501         ixgbe_phy_cu_unknown,
3502         ixgbe_phy_qt,
3503         ixgbe_phy_xaui,
3504         ixgbe_phy_nl,
3505         ixgbe_phy_sfp_passive_tyco,
3506         ixgbe_phy_sfp_passive_unknown,
3507         ixgbe_phy_sfp_active_unknown,
3508         ixgbe_phy_sfp_avago,
3509         ixgbe_phy_sfp_ftl,
3510         ixgbe_phy_sfp_ftl_active,
3511         ixgbe_phy_sfp_unknown,
3512         ixgbe_phy_sfp_intel,
3513         ixgbe_phy_qsfp_passive_unknown,
3514         ixgbe_phy_qsfp_active_unknown,
3515         ixgbe_phy_qsfp_intel,
3516         ixgbe_phy_qsfp_unknown,
3517         ixgbe_phy_sfp_unsupported, /*Enforce bit set with unsupported module*/
3518         ixgbe_phy_sgmii,
3519         ixgbe_phy_m88,
3520         ixgbe_phy_generic
3521 };
3522
3523 /*
3524  * SFP+ module type IDs:
3525  *
3526  * ID   Module Type
3527  * =============
3528  * 0    SFP_DA_CU
3529  * 1    SFP_SR
3530  * 2    SFP_LR
3531  * 3    SFP_DA_CU_CORE0 - 82599-specific
3532  * 4    SFP_DA_CU_CORE1 - 82599-specific
3533  * 5    SFP_SR/LR_CORE0 - 82599-specific
3534  * 6    SFP_SR/LR_CORE1 - 82599-specific
3535  */
3536 enum ixgbe_sfp_type {
3537         ixgbe_sfp_type_da_cu = 0,
3538         ixgbe_sfp_type_sr = 1,
3539         ixgbe_sfp_type_lr = 2,
3540         ixgbe_sfp_type_da_cu_core0 = 3,
3541         ixgbe_sfp_type_da_cu_core1 = 4,
3542         ixgbe_sfp_type_srlr_core0 = 5,
3543         ixgbe_sfp_type_srlr_core1 = 6,
3544         ixgbe_sfp_type_da_act_lmt_core0 = 7,
3545         ixgbe_sfp_type_da_act_lmt_core1 = 8,
3546         ixgbe_sfp_type_1g_cu_core0 = 9,
3547         ixgbe_sfp_type_1g_cu_core1 = 10,
3548         ixgbe_sfp_type_1g_sx_core0 = 11,
3549         ixgbe_sfp_type_1g_sx_core1 = 12,
3550         ixgbe_sfp_type_1g_lx_core0 = 13,
3551         ixgbe_sfp_type_1g_lx_core1 = 14,
3552         ixgbe_sfp_type_not_present = 0xFFFE,
3553         ixgbe_sfp_type_unknown = 0xFFFF
3554 };
3555
3556 enum ixgbe_media_type {
3557         ixgbe_media_type_unknown = 0,
3558         ixgbe_media_type_fiber,
3559         ixgbe_media_type_fiber_qsfp,
3560         ixgbe_media_type_fiber_lco,
3561         ixgbe_media_type_copper,
3562         ixgbe_media_type_backplane,
3563         ixgbe_media_type_sgmii,
3564         ixgbe_media_type_cx4,
3565         ixgbe_media_type_virtual
3566 };
3567
3568 /* Flow Control Settings */
3569 enum ixgbe_fc_mode {
3570         ixgbe_fc_none = 0,
3571         ixgbe_fc_rx_pause,
3572         ixgbe_fc_tx_pause,
3573         ixgbe_fc_full,
3574         ixgbe_fc_default
3575 };
3576
3577 /* Smart Speed Settings */
3578 #define IXGBE_SMARTSPEED_MAX_RETRIES    3
3579 enum ixgbe_smart_speed {
3580         ixgbe_smart_speed_auto = 0,
3581         ixgbe_smart_speed_on,
3582         ixgbe_smart_speed_off
3583 };
3584
3585 /* PCI bus types */
3586 enum ixgbe_bus_type {
3587         ixgbe_bus_type_unknown = 0,
3588         ixgbe_bus_type_pci,
3589         ixgbe_bus_type_pcix,
3590         ixgbe_bus_type_pci_express,
3591         ixgbe_bus_type_internal,
3592         ixgbe_bus_type_reserved
3593 };
3594
3595 /* PCI bus speeds */
3596 enum ixgbe_bus_speed {
3597         ixgbe_bus_speed_unknown = 0,
3598         ixgbe_bus_speed_33      = 33,
3599         ixgbe_bus_speed_66      = 66,
3600         ixgbe_bus_speed_100     = 100,
3601         ixgbe_bus_speed_120     = 120,
3602         ixgbe_bus_speed_133     = 133,
3603         ixgbe_bus_speed_2500    = 2500,
3604         ixgbe_bus_speed_5000    = 5000,
3605         ixgbe_bus_speed_8000    = 8000,
3606         ixgbe_bus_speed_reserved
3607 };
3608
3609 /* PCI bus widths */
3610 enum ixgbe_bus_width {
3611         ixgbe_bus_width_unknown = 0,
3612         ixgbe_bus_width_pcie_x1 = 1,
3613         ixgbe_bus_width_pcie_x2 = 2,
3614         ixgbe_bus_width_pcie_x4 = 4,
3615         ixgbe_bus_width_pcie_x8 = 8,
3616         ixgbe_bus_width_32      = 32,
3617         ixgbe_bus_width_64      = 64,
3618         ixgbe_bus_width_reserved
3619 };
3620
3621 struct ixgbe_addr_filter_info {
3622         u32 num_mc_addrs;
3623         u32 rar_used_count;
3624         u32 mta_in_use;
3625         u32 overflow_promisc;
3626         bool user_set_promisc;
3627 };
3628
3629 /* Bus parameters */
3630 struct ixgbe_bus_info {
3631         enum ixgbe_bus_speed speed;
3632         enum ixgbe_bus_width width;
3633         enum ixgbe_bus_type type;
3634
3635         u16 func;
3636         u16 lan_id;
3637         u16 instance_id;
3638 };
3639
3640 /* Flow control parameters */
3641 struct ixgbe_fc_info {
3642         u32 high_water[IXGBE_DCB_MAX_TRAFFIC_CLASS]; /* Flow Ctrl High-water */
3643         u32 low_water[IXGBE_DCB_MAX_TRAFFIC_CLASS]; /* Flow Ctrl Low-water */
3644         u16 pause_time; /* Flow Control Pause timer */
3645         bool send_xon; /* Flow control send XON */
3646         bool strict_ieee; /* Strict IEEE mode */
3647         bool disable_fc_autoneg; /* Do not autonegotiate FC */
3648         bool fc_was_autonegged; /* Is current_mode the result of autonegging? */
3649         enum ixgbe_fc_mode current_mode; /* FC mode in effect */
3650         enum ixgbe_fc_mode requested_mode; /* FC mode requested by caller */
3651 };
3652
3653 /* Statistics counters collected by the MAC */
3654 struct ixgbe_hw_stats {
3655         u64 crcerrs;
3656         u64 illerrc;
3657         u64 errbc;
3658         u64 mspdc;
3659         u64 mpctotal;
3660         u64 mpc[8];
3661         u64 mlfc;
3662         u64 mrfc;
3663         u64 rlec;
3664         u64 lxontxc;
3665         u64 lxonrxc;
3666         u64 lxofftxc;
3667         u64 lxoffrxc;
3668         u64 pxontxc[8];
3669         u64 pxonrxc[8];
3670         u64 pxofftxc[8];
3671         u64 pxoffrxc[8];
3672         u64 prc64;
3673         u64 prc127;
3674         u64 prc255;
3675         u64 prc511;
3676         u64 prc1023;
3677         u64 prc1522;
3678         u64 gprc;
3679         u64 bprc;
3680         u64 mprc;
3681         u64 gptc;
3682         u64 gorc;
3683         u64 gotc;
3684         u64 rnbc[8];
3685         u64 ruc;
3686         u64 rfc;
3687         u64 roc;
3688         u64 rjc;
3689         u64 mngprc;
3690         u64 mngpdc;
3691         u64 mngptc;
3692         u64 tor;
3693         u64 tpr;
3694         u64 tpt;
3695         u64 ptc64;
3696         u64 ptc127;
3697         u64 ptc255;
3698         u64 ptc511;
3699         u64 ptc1023;
3700         u64 ptc1522;
3701         u64 mptc;
3702         u64 bptc;
3703         u64 xec;
3704         u64 qprc[16];
3705         u64 qptc[16];
3706         u64 qbrc[16];
3707         u64 qbtc[16];
3708         u64 qprdc[16];
3709         u64 pxon2offc[8];
3710         u64 fdirustat_add;
3711         u64 fdirustat_remove;
3712         u64 fdirfstat_fadd;
3713         u64 fdirfstat_fremove;
3714         u64 fdirmatch;
3715         u64 fdirmiss;
3716         u64 fccrc;
3717         u64 fclast;
3718         u64 fcoerpdc;
3719         u64 fcoeprc;
3720         u64 fcoeptc;
3721         u64 fcoedwrc;
3722         u64 fcoedwtc;
3723         u64 fcoe_noddp;
3724         u64 fcoe_noddp_ext_buff;
3725         u64 ldpcec;
3726         u64 pcrc8ec;
3727         u64 b2ospc;
3728         u64 b2ogprc;
3729         u64 o2bgptc;
3730         u64 o2bspc;
3731 };
3732
3733 /* forward declaration */
3734 struct ixgbe_hw;
3735
3736 /* iterator type for walking multicast address lists */
3737 typedef u8* (*ixgbe_mc_addr_itr) (struct ixgbe_hw *hw, u8 **mc_addr_ptr,
3738                                   u32 *vmdq);
3739
3740 /* Function pointer table */
3741 struct ixgbe_eeprom_operations {
3742         s32 (*init_params)(struct ixgbe_hw *);
3743         s32 (*read)(struct ixgbe_hw *, u16, u16 *);
3744         s32 (*read_buffer)(struct ixgbe_hw *, u16, u16, u16 *);
3745         s32 (*write)(struct ixgbe_hw *, u16, u16);
3746         s32 (*write_buffer)(struct ixgbe_hw *, u16, u16, u16 *);
3747         s32 (*validate_checksum)(struct ixgbe_hw *, u16 *);
3748         s32 (*update_checksum)(struct ixgbe_hw *);
3749         s32 (*calc_checksum)(struct ixgbe_hw *);
3750 };
3751
3752 struct ixgbe_mac_operations {
3753         s32 (*init_hw)(struct ixgbe_hw *);
3754         s32 (*reset_hw)(struct ixgbe_hw *);
3755         s32 (*start_hw)(struct ixgbe_hw *);
3756         s32 (*clear_hw_cntrs)(struct ixgbe_hw *);
3757         void (*enable_relaxed_ordering)(struct ixgbe_hw *);
3758         enum ixgbe_media_type (*get_media_type)(struct ixgbe_hw *);
3759         u32 (*get_supported_physical_layer)(struct ixgbe_hw *);
3760         s32 (*get_mac_addr)(struct ixgbe_hw *, u8 *);
3761         s32 (*get_san_mac_addr)(struct ixgbe_hw *, u8 *);
3762         s32 (*set_san_mac_addr)(struct ixgbe_hw *, u8 *);
3763         s32 (*get_device_caps)(struct ixgbe_hw *, u16 *);
3764         s32 (*get_wwn_prefix)(struct ixgbe_hw *, u16 *, u16 *);
3765         s32 (*get_fcoe_boot_status)(struct ixgbe_hw *, u16 *);
3766         s32 (*stop_adapter)(struct ixgbe_hw *);
3767         s32 (*get_bus_info)(struct ixgbe_hw *);
3768         void (*set_lan_id)(struct ixgbe_hw *);
3769         s32 (*read_analog_reg8)(struct ixgbe_hw*, u32, u8*);
3770         s32 (*write_analog_reg8)(struct ixgbe_hw*, u32, u8);
3771         s32 (*setup_sfp)(struct ixgbe_hw *);
3772         s32 (*enable_rx_dma)(struct ixgbe_hw *, u32);
3773         s32 (*disable_sec_rx_path)(struct ixgbe_hw *);
3774         s32 (*enable_sec_rx_path)(struct ixgbe_hw *);
3775         s32 (*acquire_swfw_sync)(struct ixgbe_hw *, u32);
3776         void (*release_swfw_sync)(struct ixgbe_hw *, u32);
3777         s32 (*prot_autoc_read)(struct ixgbe_hw *, bool *, u32 *);
3778         s32 (*prot_autoc_write)(struct ixgbe_hw *, u32, bool);
3779
3780         /* Link */
3781         void (*disable_tx_laser)(struct ixgbe_hw *);
3782         void (*enable_tx_laser)(struct ixgbe_hw *);
3783         void (*flap_tx_laser)(struct ixgbe_hw *);
3784         s32 (*setup_link)(struct ixgbe_hw *, ixgbe_link_speed, bool);
3785         s32 (*setup_mac_link)(struct ixgbe_hw *, ixgbe_link_speed, bool);
3786         s32 (*check_link)(struct ixgbe_hw *, ixgbe_link_speed *, bool *, bool);
3787         s32 (*get_link_capabilities)(struct ixgbe_hw *, ixgbe_link_speed *,
3788                                      bool *);
3789         void (*set_rate_select_speed)(struct ixgbe_hw *, ixgbe_link_speed);
3790
3791         /* Packet Buffer manipulation */
3792         void (*setup_rxpba)(struct ixgbe_hw *, int, u32, int);
3793
3794         /* LED */
3795         s32 (*led_on)(struct ixgbe_hw *, u32);
3796         s32 (*led_off)(struct ixgbe_hw *, u32);
3797         s32 (*blink_led_start)(struct ixgbe_hw *, u32);
3798         s32 (*blink_led_stop)(struct ixgbe_hw *, u32);
3799
3800         /* RAR, Multicast, VLAN */
3801         s32 (*set_rar)(struct ixgbe_hw *, u32, u8 *, u32, u32);
3802         s32 (*set_uc_addr)(struct ixgbe_hw *, u32, u8 *);
3803         s32 (*clear_rar)(struct ixgbe_hw *, u32);
3804         s32 (*insert_mac_addr)(struct ixgbe_hw *, u8 *, u32);
3805         s32 (*set_vmdq)(struct ixgbe_hw *, u32, u32);
3806         s32 (*set_vmdq_san_mac)(struct ixgbe_hw *, u32);
3807         s32 (*clear_vmdq)(struct ixgbe_hw *, u32, u32);
3808         s32 (*init_rx_addrs)(struct ixgbe_hw *);
3809         s32 (*update_uc_addr_list)(struct ixgbe_hw *, u8 *, u32,
3810                                    ixgbe_mc_addr_itr);
3811         s32 (*update_mc_addr_list)(struct ixgbe_hw *, u8 *, u32,
3812                                    ixgbe_mc_addr_itr, bool clear);
3813         s32 (*enable_mc)(struct ixgbe_hw *);
3814         s32 (*disable_mc)(struct ixgbe_hw *);
3815         s32 (*clear_vfta)(struct ixgbe_hw *);
3816         s32 (*set_vfta)(struct ixgbe_hw *, u32, u32, bool);
3817         s32 (*set_vlvf)(struct ixgbe_hw *, u32, u32, bool, bool *);
3818         s32 (*init_uta_tables)(struct ixgbe_hw *);
3819         void (*set_mac_anti_spoofing)(struct ixgbe_hw *, bool, int);
3820         void (*set_vlan_anti_spoofing)(struct ixgbe_hw *, bool, int);
3821
3822         /* Flow Control */
3823         s32 (*fc_enable)(struct ixgbe_hw *);
3824         s32 (*setup_fc)(struct ixgbe_hw *);
3825
3826         /* Manageability interface */
3827         s32 (*set_fw_drv_ver)(struct ixgbe_hw *, u8, u8, u8, u8);
3828         s32 (*get_thermal_sensor_data)(struct ixgbe_hw *);
3829         s32 (*init_thermal_sensor_thresh)(struct ixgbe_hw *hw);
3830         void (*get_rtrup2tc)(struct ixgbe_hw *hw, u8 *map);
3831         void (*disable_rx)(struct ixgbe_hw *hw);
3832         void (*enable_rx)(struct ixgbe_hw *hw);
3833         void (*set_source_address_pruning)(struct ixgbe_hw *, bool,
3834                                            unsigned int);
3835         void (*set_ethertype_anti_spoofing)(struct ixgbe_hw *, bool, int);
3836         s32 (*dmac_update_tcs)(struct ixgbe_hw *hw);
3837         s32 (*dmac_config_tcs)(struct ixgbe_hw *hw);
3838         s32 (*dmac_config)(struct ixgbe_hw *hw);
3839         s32 (*setup_eee)(struct ixgbe_hw *hw, bool enable_eee);
3840         s32 (*read_iosf_sb_reg)(struct ixgbe_hw *, u32, u32, u32 *);
3841         s32 (*write_iosf_sb_reg)(struct ixgbe_hw *, u32, u32, u32);
3842         void (*disable_mdd)(struct ixgbe_hw *hw);
3843         void (*enable_mdd)(struct ixgbe_hw *hw);
3844         void (*mdd_event)(struct ixgbe_hw *hw, u32 *vf_bitmap);
3845         void (*restore_mdd_vf)(struct ixgbe_hw *hw, u32 vf);
3846 };
3847
3848 struct ixgbe_phy_operations {
3849         s32 (*identify)(struct ixgbe_hw *);
3850         s32 (*identify_sfp)(struct ixgbe_hw *);
3851         s32 (*init)(struct ixgbe_hw *);
3852         s32 (*reset)(struct ixgbe_hw *);
3853         s32 (*read_reg)(struct ixgbe_hw *, u32, u32, u16 *);
3854         s32 (*write_reg)(struct ixgbe_hw *, u32, u32, u16);
3855         s32 (*read_reg_mdi)(struct ixgbe_hw *, u32, u32, u16 *);
3856         s32 (*write_reg_mdi)(struct ixgbe_hw *, u32, u32, u16);
3857         s32 (*setup_link)(struct ixgbe_hw *);
3858         s32 (*setup_internal_link)(struct ixgbe_hw *);
3859         s32 (*setup_link_speed)(struct ixgbe_hw *, ixgbe_link_speed, bool);
3860         s32 (*check_link)(struct ixgbe_hw *, ixgbe_link_speed *, bool *);
3861         s32 (*get_firmware_version)(struct ixgbe_hw *, u16 *);
3862         s32 (*read_i2c_byte)(struct ixgbe_hw *, u8, u8, u8 *);
3863         s32 (*write_i2c_byte)(struct ixgbe_hw *, u8, u8, u8);
3864         s32 (*read_i2c_sff8472)(struct ixgbe_hw *, u8 , u8 *);
3865         s32 (*read_i2c_eeprom)(struct ixgbe_hw *, u8 , u8 *);
3866         s32 (*write_i2c_eeprom)(struct ixgbe_hw *, u8, u8);
3867         void (*i2c_bus_clear)(struct ixgbe_hw *);
3868         s32 (*check_overtemp)(struct ixgbe_hw *);
3869         s32 (*set_phy_power)(struct ixgbe_hw *, bool on);
3870         s32 (*enter_lplu)(struct ixgbe_hw *);
3871         s32 (*handle_lasi)(struct ixgbe_hw *hw);
3872         s32 (*read_i2c_byte_unlocked)(struct ixgbe_hw *, u8 offset, u8 addr,
3873                                       u8 *value);
3874         s32 (*write_i2c_byte_unlocked)(struct ixgbe_hw *, u8 offset, u8 addr,
3875                                        u8 value);
3876 };
3877
3878 struct ixgbe_link_operations {
3879         s32 (*read_link)(struct ixgbe_hw *, u8 addr, u16 reg, u16 *val);
3880         s32 (*read_link_unlocked)(struct ixgbe_hw *, u8 addr, u16 reg,
3881                                   u16 *val);
3882         s32 (*write_link)(struct ixgbe_hw *, u8 addr, u16 reg, u16 val);
3883         s32 (*write_link_unlocked)(struct ixgbe_hw *, u8 addr, u16 reg,
3884                                    u16 val);
3885 };
3886
3887 struct ixgbe_link_info {
3888         struct ixgbe_link_operations ops;
3889         u8 addr;
3890 };
3891
3892 struct ixgbe_eeprom_info {
3893         struct ixgbe_eeprom_operations ops;
3894         enum ixgbe_eeprom_type type;
3895         u32 semaphore_delay;
3896         u16 word_size;
3897         u16 address_bits;
3898         u16 word_page_size;
3899         u16 ctrl_word_3;
3900 };
3901
3902 #define IXGBE_FLAGS_DOUBLE_RESET_REQUIRED       0x01
3903 struct ixgbe_mac_info {
3904         struct ixgbe_mac_operations ops;
3905         enum ixgbe_mac_type type;
3906         u8 addr[IXGBE_ETH_LENGTH_OF_ADDRESS];
3907         u8 perm_addr[IXGBE_ETH_LENGTH_OF_ADDRESS];
3908         u8 san_addr[IXGBE_ETH_LENGTH_OF_ADDRESS];
3909         /* prefix for World Wide Node Name (WWNN) */
3910         u16 wwnn_prefix;
3911         /* prefix for World Wide Port Name (WWPN) */
3912         u16 wwpn_prefix;
3913 #define IXGBE_MAX_MTA                   128
3914         u32 mta_shadow[IXGBE_MAX_MTA];
3915         s32 mc_filter_type;
3916         u32 mcft_size;
3917         u32 vft_size;
3918         u32 num_rar_entries;
3919         u32 rar_highwater;
3920         u32 rx_pb_size;
3921         u32 max_tx_queues;
3922         u32 max_rx_queues;
3923         u32 orig_autoc;
3924         u8  san_mac_rar_index;
3925         bool get_link_status;
3926         u32 orig_autoc2;
3927         u16 max_msix_vectors;
3928         bool arc_subsystem_valid;
3929         bool orig_link_settings_stored;
3930         bool autotry_restart;
3931         u8 flags;
3932         struct ixgbe_thermal_sensor_data  thermal_sensor_data;
3933         bool thermal_sensor_enabled;
3934         struct ixgbe_dmac_config dmac_config;
3935         bool set_lben;
3936         u32  max_link_up_time;
3937 };
3938
3939 struct ixgbe_phy_info {
3940         struct ixgbe_phy_operations ops;
3941         enum ixgbe_phy_type type;
3942         u32 addr;
3943         u32 id;
3944         enum ixgbe_sfp_type sfp_type;
3945         bool sfp_setup_needed;
3946         u32 revision;
3947         enum ixgbe_media_type media_type;
3948         u32 phy_semaphore_mask;
3949         bool reset_disable;
3950         ixgbe_autoneg_advertised autoneg_advertised;
3951         ixgbe_link_speed speeds_supported;
3952         enum ixgbe_smart_speed smart_speed;
3953         bool smart_speed_active;
3954         bool multispeed_fiber;
3955         bool reset_if_overtemp;
3956         bool qsfp_shared_i2c_bus;
3957         u32 nw_mng_if_sel;
3958 };
3959
3960 #include "ixgbe_mbx.h"
3961
3962 struct ixgbe_mbx_operations {
3963         void (*init_params)(struct ixgbe_hw *hw);
3964         s32  (*read)(struct ixgbe_hw *, u32 *, u16,  u16);
3965         s32  (*write)(struct ixgbe_hw *, u32 *, u16, u16);
3966         s32  (*read_posted)(struct ixgbe_hw *, u32 *, u16,  u16);
3967         s32  (*write_posted)(struct ixgbe_hw *, u32 *, u16, u16);
3968         s32  (*check_for_msg)(struct ixgbe_hw *, u16);
3969         s32  (*check_for_ack)(struct ixgbe_hw *, u16);
3970         s32  (*check_for_rst)(struct ixgbe_hw *, u16);
3971 };
3972
3973 struct ixgbe_mbx_stats {
3974         u32 msgs_tx;
3975         u32 msgs_rx;
3976
3977         u32 acks;
3978         u32 reqs;
3979         u32 rsts;
3980 };
3981
3982 struct ixgbe_mbx_info {
3983         struct ixgbe_mbx_operations ops;
3984         struct ixgbe_mbx_stats stats;
3985         u32 timeout;
3986         u32 usec_delay;
3987         u32 v2p_mailbox;
3988         u16 size;
3989 };
3990
3991 struct ixgbe_hw {
3992         u8 IOMEM *hw_addr;
3993         void *back;
3994         struct ixgbe_mac_info mac;
3995         struct ixgbe_addr_filter_info addr_ctrl;
3996         struct ixgbe_fc_info fc;
3997         struct ixgbe_phy_info phy;
3998         struct ixgbe_link_info link;
3999         struct ixgbe_eeprom_info eeprom;
4000         struct ixgbe_bus_info bus;
4001         struct ixgbe_mbx_info mbx;
4002         const u32 *mvals;
4003         u16 device_id;
4004         u16 vendor_id;
4005         u16 subsystem_device_id;
4006         u16 subsystem_vendor_id;
4007         u8 revision_id;
4008         bool adapter_stopped;
4009         int api_version;
4010         bool force_full_reset;
4011         bool allow_unsupported_sfp;
4012         bool wol_enabled;
4013 };
4014
4015 #define ixgbe_call_func(hw, func, params, error) \
4016                 (func != NULL) ? func params : error
4017
4018
4019 /* Error Codes */
4020 #define IXGBE_SUCCESS                           0
4021 #define IXGBE_ERR_EEPROM                        -1
4022 #define IXGBE_ERR_EEPROM_CHECKSUM               -2
4023 #define IXGBE_ERR_PHY                           -3
4024 #define IXGBE_ERR_CONFIG                        -4
4025 #define IXGBE_ERR_PARAM                         -5
4026 #define IXGBE_ERR_MAC_TYPE                      -6
4027 #define IXGBE_ERR_UNKNOWN_PHY                   -7
4028 #define IXGBE_ERR_LINK_SETUP                    -8
4029 #define IXGBE_ERR_ADAPTER_STOPPED               -9
4030 #define IXGBE_ERR_INVALID_MAC_ADDR              -10
4031 #define IXGBE_ERR_DEVICE_NOT_SUPPORTED          -11
4032 #define IXGBE_ERR_MASTER_REQUESTS_PENDING       -12
4033 #define IXGBE_ERR_INVALID_LINK_SETTINGS         -13
4034 #define IXGBE_ERR_AUTONEG_NOT_COMPLETE          -14
4035 #define IXGBE_ERR_RESET_FAILED                  -15
4036 #define IXGBE_ERR_SWFW_SYNC                     -16
4037 #define IXGBE_ERR_PHY_ADDR_INVALID              -17
4038 #define IXGBE_ERR_I2C                           -18
4039 #define IXGBE_ERR_SFP_NOT_SUPPORTED             -19
4040 #define IXGBE_ERR_SFP_NOT_PRESENT               -20
4041 #define IXGBE_ERR_SFP_NO_INIT_SEQ_PRESENT       -21
4042 #define IXGBE_ERR_NO_SAN_ADDR_PTR               -22
4043 #define IXGBE_ERR_FDIR_REINIT_FAILED            -23
4044 #define IXGBE_ERR_EEPROM_VERSION                -24
4045 #define IXGBE_ERR_NO_SPACE                      -25
4046 #define IXGBE_ERR_OVERTEMP                      -26
4047 #define IXGBE_ERR_FC_NOT_NEGOTIATED             -27
4048 #define IXGBE_ERR_FC_NOT_SUPPORTED              -28
4049 #define IXGBE_ERR_SFP_SETUP_NOT_COMPLETE        -30
4050 #define IXGBE_ERR_PBA_SECTION                   -31
4051 #define IXGBE_ERR_INVALID_ARGUMENT              -32
4052 #define IXGBE_ERR_HOST_INTERFACE_COMMAND        -33
4053 #define IXGBE_ERR_OUT_OF_MEM                    -34
4054 #define IXGBE_ERR_FEATURE_NOT_SUPPORTED         -36
4055 #define IXGBE_ERR_EEPROM_PROTECTED_REGION       -37
4056 #define IXGBE_ERR_FDIR_CMD_INCOMPLETE           -38
4057 #define IXGBE_ERR_FW_RESP_INVALID               -39
4058 #define IXGBE_ERR_TOKEN_RETRY                   -40
4059
4060 #define IXGBE_NOT_IMPLEMENTED                   0x7FFFFFFF
4061
4062
4063 #define IXGBE_FUSES0_GROUP(_i)          (0x11158 + ((_i) * 4))
4064 #define IXGBE_FUSES0_300MHZ             (1 << 5)
4065 #define IXGBE_FUSES0_REV_MASK           (3 << 6)
4066
4067 #define IXGBE_KRM_PORT_CAR_GEN_CTRL(P)  ((P) ? 0x8010 : 0x4010)
4068 #define IXGBE_KRM_LINK_CTRL_1(P)        ((P) ? 0x820C : 0x420C)
4069 #define IXGBE_KRM_AN_CNTL_1(P)          ((P) ? 0x822C : 0x422C)
4070 #define IXGBE_KRM_AN_CNTL_8(P)          ((P) ? 0x8248 : 0x4248)
4071 #define IXGBE_KRM_SGMII_CTRL(P)         ((P) ? 0x82A0 : 0x42A0)
4072 #define IXGBE_KRM_DSP_TXFFE_STATE_4(P)  ((P) ? 0x8634 : 0x4634)
4073 #define IXGBE_KRM_DSP_TXFFE_STATE_5(P)  ((P) ? 0x8638 : 0x4638)
4074 #define IXGBE_KRM_RX_TRN_LINKUP_CTRL(P) ((P) ? 0x8B00 : 0x4B00)
4075 #define IXGBE_KRM_PMD_DFX_BURNIN(P)     ((P) ? 0x8E00 : 0x4E00)
4076 #define IXGBE_KRM_TX_COEFF_CTRL_1(P)    ((P) ? 0x9520 : 0x5520)
4077 #define IXGBE_KRM_RX_ANA_CTL(P)         ((P) ? 0x9A00 : 0x5A00)
4078
4079 #define IXGBE_KRM_PORT_CAR_GEN_CTRL_NELB_32B            (1 << 9)
4080 #define IXGBE_KRM_PORT_CAR_GEN_CTRL_NELB_KRPCS          (1 << 11)
4081
4082 #define IXGBE_KRM_LINK_CTRL_1_TETH_FORCE_SPEED_MASK     (0x7 << 8)
4083 #define IXGBE_KRM_LINK_CTRL_1_TETH_FORCE_SPEED_1G       (2 << 8)
4084 #define IXGBE_KRM_LINK_CTRL_1_TETH_FORCE_SPEED_10G      (4 << 8)
4085 #define IXGBE_KRM_LINK_CTRL_1_TETH_AN_SGMII_EN          (1 << 12)
4086 #define IXGBE_KRM_LINK_CTRL_1_TETH_AN_CLAUSE_37_EN      (1 << 13)
4087 #define IXGBE_KRM_LINK_CTRL_1_TETH_AN_FEC_REQ           (1 << 14)
4088 #define IXGBE_KRM_LINK_CTRL_1_TETH_AN_CAP_FEC           (1 << 15)
4089 #define IXGBE_KRM_LINK_CTRL_1_TETH_AN_CAP_KX            (1 << 16)
4090 #define IXGBE_KRM_LINK_CTRL_1_TETH_AN_CAP_KR            (1 << 18)
4091 #define IXGBE_KRM_LINK_CTRL_1_TETH_EEE_CAP_KX           (1 << 24)
4092 #define IXGBE_KRM_LINK_CTRL_1_TETH_EEE_CAP_KR           (1 << 26)
4093 #define IXGBE_KRM_LINK_CTRL_1_TETH_AN_ENABLE            (1 << 29)
4094 #define IXGBE_KRM_LINK_CTRL_1_TETH_AN_RESTART           (1 << 31)
4095
4096 #define IXGBE_KRM_AN_CNTL_1_SYM_PAUSE                   (1 << 28)
4097 #define IXGBE_KRM_AN_CNTL_1_ASM_PAUSE                   (1 << 29)
4098
4099 #define IXGBE_KRM_AN_CNTL_8_LINEAR                      (1 << 0)
4100 #define IXGBE_KRM_AN_CNTL_8_LIMITING                    (1 << 1)
4101
4102 #define IXGBE_KRM_SGMII_CTRL_MAC_TAR_FORCE_100_D        (1 << 12)
4103 #define IXGBE_KRM_SGMII_CTRL_MAC_TAR_FORCE_10_D         (1 << 19)
4104
4105 #define IXGBE_KRM_DSP_TXFFE_STATE_C0_EN                 (1 << 6)
4106 #define IXGBE_KRM_DSP_TXFFE_STATE_CP1_CN1_EN            (1 << 15)
4107 #define IXGBE_KRM_DSP_TXFFE_STATE_CO_ADAPT_EN           (1 << 16)
4108
4109 #define IXGBE_KRM_RX_TRN_LINKUP_CTRL_CONV_WO_PROTOCOL   (1 << 4)
4110 #define IXGBE_KRM_RX_TRN_LINKUP_CTRL_PROTOCOL_BYPASS    (1 << 2)
4111
4112 #define IXGBE_KRM_PMD_DFX_BURNIN_TX_RX_KR_LB_MASK       (0x3 << 16)
4113
4114 #define IXGBE_KRM_TX_COEFF_CTRL_1_CMINUS1_OVRRD_EN      (1 << 1)
4115 #define IXGBE_KRM_TX_COEFF_CTRL_1_CPLUS1_OVRRD_EN       (1 << 2)
4116 #define IXGBE_KRM_TX_COEFF_CTRL_1_CZERO_EN              (1 << 3)
4117 #define IXGBE_KRM_TX_COEFF_CTRL_1_OVRRD_EN              (1 << 31)
4118
4119 #define IXGBE_SB_IOSF_INDIRECT_CTRL     0x00011144
4120 #define IXGBE_SB_IOSF_INDIRECT_DATA     0x00011148
4121
4122 #define IXGBE_SB_IOSF_CTRL_ADDR_SHIFT           0
4123 #define IXGBE_SB_IOSF_CTRL_ADDR_MASK            0xFF
4124 #define IXGBE_SB_IOSF_CTRL_RESP_STAT_SHIFT      18
4125 #define IXGBE_SB_IOSF_CTRL_RESP_STAT_MASK       \
4126                                 (0x3 << IXGBE_SB_IOSF_CTRL_RESP_STAT_SHIFT)
4127 #define IXGBE_SB_IOSF_CTRL_CMPL_ERR_SHIFT       20
4128 #define IXGBE_SB_IOSF_CTRL_CMPL_ERR_MASK        \
4129                                 (0xFF << IXGBE_SB_IOSF_CTRL_CMPL_ERR_SHIFT)
4130 #define IXGBE_SB_IOSF_CTRL_TARGET_SELECT_SHIFT  28
4131 #define IXGBE_SB_IOSF_CTRL_TARGET_SELECT_MASK   0x7
4132 #define IXGBE_SB_IOSF_CTRL_BUSY_SHIFT           31
4133 #define IXGBE_SB_IOSF_CTRL_BUSY         (1 << IXGBE_SB_IOSF_CTRL_BUSY_SHIFT)
4134 #define IXGBE_SB_IOSF_TARGET_KR_PHY     0
4135
4136 #define IXGBE_NW_MNG_IF_SEL             0x00011178
4137 #define IXGBE_NW_MNG_IF_SEL_INT_PHY_MODE (1 << 24)
4138 #define IXGBE_NW_MNG_IF_SEL_MDIO_PHY_ADD_SHIFT 3
4139 #define IXGBE_NW_MNG_IF_SEL_MDIO_PHY_ADD        \
4140                 (0x1F << IXGBE_NW_MNG_IF_SEL_MDIO_PHY_ADD_SHIFT)
4141
4142 #endif /* _IXGBE_TYPE_H_ */