drivers/net/mlx5/mlx5.c

   1 /* SPDX-License-Identifier: BSD-3-Clause
   2  * Copyright 2015 6WIND S.A.
   3  * Copyright 2015 Mellanox Technologies, Ltd
   4  */
   5
   6 #include <stddef.h>
   7 #include <unistd.h>
   8 #include <string.h>
   9 #include <stdint.h>
  10 #include <stdlib.h>
  11 #include <errno.h>
  12
  13 #include <rte_malloc.h>
  14 #include <rte_ethdev_driver.h>
  15 #include <rte_ethdev_pci.h>
  16 #include <rte_pci.h>
  17 #include <rte_bus_pci.h>
  18 #include <rte_common.h>
  19 #include <rte_kvargs.h>
  20 #include <rte_rwlock.h>
  21 #include <rte_spinlock.h>
  22 #include <rte_string_fns.h>
  23 #include <rte_alarm.h>
  24
  25 #include <mlx5_glue.h>
  26 #include <mlx5_devx_cmds.h>
  27 #include <mlx5_common.h>
  28 #include <mlx5_common_os.h>
  29 #include <mlx5_common_mp.h>
  30 #include <mlx5_common_pci.h>
  31 #include <mlx5_malloc.h>
  32
  33 #include "mlx5_defs.h"
  34 #include "mlx5.h"
  35 #include "mlx5_utils.h"
  36 #include "mlx5_rxtx.h"
  37 #include "mlx5_autoconf.h"
  38 #include "mlx5_mr.h"
  39 #include "mlx5_flow.h"
  40 #include "rte_pmd_mlx5.h"
  41
  42 /* Device parameter to enable RX completion queue compression. */
  43 #define MLX5_RXQ_CQE_COMP_EN "rxq_cqe_comp_en"
  44
  45 /* Device parameter to enable RX completion entry padding to 128B. */
  46 #define MLX5_RXQ_CQE_PAD_EN "rxq_cqe_pad_en"
  47
  48 /* Device parameter to enable padding Rx packet to cacheline size. */
  49 #define MLX5_RXQ_PKT_PAD_EN "rxq_pkt_pad_en"
  50
  51 /* Device parameter to enable Multi-Packet Rx queue. */
  52 #define MLX5_RX_MPRQ_EN "mprq_en"
  53
  54 /* Device parameter to configure log 2 of the number of strides for MPRQ. */
  55 #define MLX5_RX_MPRQ_LOG_STRIDE_NUM "mprq_log_stride_num"
  56
  57 /* Device parameter to configure log 2 of the stride size for MPRQ. */
  58 #define MLX5_RX_MPRQ_LOG_STRIDE_SIZE "mprq_log_stride_size"
  59
  60 /* Device parameter to limit the size of memcpy'd packet for MPRQ. */
  61 #define MLX5_RX_MPRQ_MAX_MEMCPY_LEN "mprq_max_memcpy_len"
  62
  63 /* Device parameter to set the minimum number of Rx queues to enable MPRQ. */
  64 #define MLX5_RXQS_MIN_MPRQ "rxqs_min_mprq"
  65
  66 /* Device parameter to configure inline send. Deprecated, ignored.*/
  67 #define MLX5_TXQ_INLINE "txq_inline"
  68
  69 /* Device parameter to limit packet size to inline with ordinary SEND. */
  70 #define MLX5_TXQ_INLINE_MAX "txq_inline_max"
  71
  72 /* Device parameter to configure minimal data size to inline. */
  73 #define MLX5_TXQ_INLINE_MIN "txq_inline_min"
  74
  75 /* Device parameter to limit packet size to inline with Enhanced MPW. */
  76 #define MLX5_TXQ_INLINE_MPW "txq_inline_mpw"
  77
  78 /*
  79  * Device parameter to configure the number of TX queues threshold for
  80  * enabling inline send.
  81  */
  82 #define MLX5_TXQS_MIN_INLINE "txqs_min_inline"
  83
  84 /*
  85  * Device parameter to configure the number of TX queues threshold for
  86  * enabling vectorized Tx, deprecated, ignored (no vectorized Tx routines).
  87  */
  88 #define MLX5_TXQS_MAX_VEC "txqs_max_vec"
  89
  90 /* Device parameter to enable multi-packet send WQEs. */
  91 #define MLX5_TXQ_MPW_EN "txq_mpw_en"
  92
  93 /*
  94  * Device parameter to force doorbell register mapping
  95  * to non-cahed region eliminating the extra write memory barrier.
  96  */
  97 #define MLX5_TX_DB_NC "tx_db_nc"
  98
  99 /*
 100  * Device parameter to include 2 dsegs in the title WQEBB.
 101  * Deprecated, ignored.
 102  */
 103 #define MLX5_TXQ_MPW_HDR_DSEG_EN "txq_mpw_hdr_dseg_en"
 104
 105 /*
 106  * Device parameter to limit the size of inlining packet.
 107  * Deprecated, ignored.
 108  */
 109 #define MLX5_TXQ_MAX_INLINE_LEN "txq_max_inline_len"
 110
 111 /*
 112  * Device parameter to enable Tx scheduling on timestamps
 113  * and specify the packet pacing granularity in nanoseconds.
 114  */
 115 #define MLX5_TX_PP "tx_pp"
 116
 117 /*
 118  * Device parameter to specify skew in nanoseconds on Tx datapath,
 119  * it represents the time between SQ start WQE processing and
 120  * appearing actual packet data on the wire.
 121  */
 122 #define MLX5_TX_SKEW "tx_skew"
 123
 124 /*
 125  * Device parameter to enable hardware Tx vector.
 126  * Deprecated, ignored (no vectorized Tx routines anymore).
 127  */
 128 #define MLX5_TX_VEC_EN "tx_vec_en"
 129
 130 /* Device parameter to enable hardware Rx vector. */
 131 #define MLX5_RX_VEC_EN "rx_vec_en"
 132
 133 /* Allow L3 VXLAN flow creation. */
 134 #define MLX5_L3_VXLAN_EN "l3_vxlan_en"
 135
 136 /* Activate DV E-Switch flow steering. */
 137 #define MLX5_DV_ESW_EN "dv_esw_en"
 138
 139 /* Activate DV flow steering. */
 140 #define MLX5_DV_FLOW_EN "dv_flow_en"
 141
 142 /* Enable extensive flow metadata support. */
 143 #define MLX5_DV_XMETA_EN "dv_xmeta_en"
 144
 145 /* Device parameter to let the user manage the lacp traffic of bonded device */
 146 #define MLX5_LACP_BY_USER "lacp_by_user"
 147
 148 /* Activate Netlink support in VF mode. */
 149 #define MLX5_VF_NL_EN "vf_nl_en"
 150
 151 /* Enable extending memsegs when creating a MR. */
 152 #define MLX5_MR_EXT_MEMSEG_EN "mr_ext_memseg_en"
 153
 154 /* Select port representors to instantiate. */
 155 #define MLX5_REPRESENTOR "representor"
 156
 157 /* Device parameter to configure the maximum number of dump files per queue. */
 158 #define MLX5_MAX_DUMP_FILES_NUM "max_dump_files_num"
 159
 160 /* Configure timeout of LRO session (in microseconds). */
 161 #define MLX5_LRO_TIMEOUT_USEC "lro_timeout_usec"
 162
 163 /*
 164  * Device parameter to configure the total data buffer size for a single
 165  * hairpin queue (logarithm value).
 166  */
 167 #define MLX5_HP_BUF_SIZE "hp_buf_log_sz"
 168
 169 /* Flow memory reclaim mode. */
 170 #define MLX5_RECLAIM_MEM "reclaim_mem_mode"
 171
 172 /* The default memory allocator used in PMD. */
 173 #define MLX5_SYS_MEM_EN "sys_mem_en"
 174 /* Decap will be used or not. */
 175 #define MLX5_DECAP_EN "decap_en"
 176
 177 /* Shared memory between primary and secondary processes. */
 178 struct mlx5_shared_data *mlx5_shared_data;
 179
 180 /** Driver-specific log messages type. */
 181 int mlx5_logtype;
 182
 183 static LIST_HEAD(, mlx5_dev_ctx_shared) mlx5_dev_ctx_list =
 184                                                 LIST_HEAD_INITIALIZER();
 185 static pthread_mutex_t mlx5_dev_ctx_list_mutex = PTHREAD_MUTEX_INITIALIZER;
 186
 187 static const struct mlx5_indexed_pool_config mlx5_ipool_cfg[] = {
 188 #ifdef HAVE_IBV_FLOW_DV_SUPPORT
 189         {
 190                 .size = sizeof(struct mlx5_flow_dv_encap_decap_resource),
 191                 .trunk_size = 64,
 192                 .grow_trunk = 3,
 193                 .grow_shift = 2,
 194                 .need_lock = 1,
 195                 .release_mem_en = 1,
 196                 .malloc = mlx5_malloc,
 197                 .free = mlx5_free,
 198                 .type = "mlx5_encap_decap_ipool",
 199         },
 200         {
 201                 .size = sizeof(struct mlx5_flow_dv_push_vlan_action_resource),
 202                 .trunk_size = 64,
 203                 .grow_trunk = 3,
 204                 .grow_shift = 2,
 205                 .need_lock = 1,
 206                 .release_mem_en = 1,
 207                 .malloc = mlx5_malloc,
 208                 .free = mlx5_free,
 209                 .type = "mlx5_push_vlan_ipool",
 210         },
 211         {
 212                 .size = sizeof(struct mlx5_flow_dv_tag_resource),
 213                 .trunk_size = 64,
 214                 .grow_trunk = 3,
 215                 .grow_shift = 2,
 216                 .need_lock = 1,
 217                 .release_mem_en = 1,
 218                 .malloc = mlx5_malloc,
 219                 .free = mlx5_free,
 220                 .type = "mlx5_tag_ipool",
 221         },
 222         {
 223                 .size = sizeof(struct mlx5_flow_dv_port_id_action_resource),
 224                 .trunk_size = 64,
 225                 .grow_trunk = 3,
 226                 .grow_shift = 2,
 227                 .need_lock = 1,
 228                 .release_mem_en = 1,
 229                 .malloc = mlx5_malloc,
 230                 .free = mlx5_free,
 231                 .type = "mlx5_port_id_ipool",
 232         },
 233         {
 234                 .size = sizeof(struct mlx5_flow_tbl_data_entry),
 235                 .trunk_size = 64,
 236                 .grow_trunk = 3,
 237                 .grow_shift = 2,
 238                 .need_lock = 1,
 239                 .release_mem_en = 1,
 240                 .malloc = mlx5_malloc,
 241                 .free = mlx5_free,
 242                 .type = "mlx5_jump_ipool",
 243         },
 244         {
 245                 .size = sizeof(struct mlx5_flow_dv_sample_resource),
 246                 .trunk_size = 64,
 247                 .grow_trunk = 3,
 248                 .grow_shift = 2,
 249                 .need_lock = 1,
 250                 .release_mem_en = 1,
 251                 .malloc = mlx5_malloc,
 252                 .free = mlx5_free,
 253                 .type = "mlx5_sample_ipool",
 254         },
 255         {
 256                 .size = sizeof(struct mlx5_flow_dv_dest_array_resource),
 257                 .trunk_size = 64,
 258                 .grow_trunk = 3,
 259                 .grow_shift = 2,
 260                 .need_lock = 1,
 261                 .release_mem_en = 1,
 262                 .malloc = mlx5_malloc,
 263                 .free = mlx5_free,
 264                 .type = "mlx5_dest_array_ipool",
 265         },
 266 #endif
 267         {
 268                 .size = sizeof(struct mlx5_flow_meter),
 269                 .trunk_size = 64,
 270                 .grow_trunk = 3,
 271                 .grow_shift = 2,
 272                 .need_lock = 1,
 273                 .release_mem_en = 1,
 274                 .malloc = mlx5_malloc,
 275                 .free = mlx5_free,
 276                 .type = "mlx5_meter_ipool",
 277         },
 278         {
 279                 .size = sizeof(struct mlx5_flow_mreg_copy_resource),
 280                 .trunk_size = 64,
 281                 .grow_trunk = 3,
 282                 .grow_shift = 2,
 283                 .need_lock = 1,
 284                 .release_mem_en = 1,
 285                 .malloc = mlx5_malloc,
 286                 .free = mlx5_free,
 287                 .type = "mlx5_mcp_ipool",
 288         },
 289         {
 290                 .size = (sizeof(struct mlx5_hrxq) + MLX5_RSS_HASH_KEY_LEN),
 291                 .trunk_size = 64,
 292                 .grow_trunk = 3,
 293                 .grow_shift = 2,
 294                 .need_lock = 1,
 295                 .release_mem_en = 1,
 296                 .malloc = mlx5_malloc,
 297                 .free = mlx5_free,
 298                 .type = "mlx5_hrxq_ipool",
 299         },
 300         {
 301                 /*
 302                  * MLX5_IPOOL_MLX5_FLOW size varies for DV and VERBS flows.
 303                  * It set in run time according to PCI function configuration.
 304                  */
 305                 .size = 0,
 306                 .trunk_size = 64,
 307                 .grow_trunk = 3,
 308                 .grow_shift = 2,
 309                 .need_lock = 1,
 310                 .release_mem_en = 1,
 311                 .malloc = mlx5_malloc,
 312                 .free = mlx5_free,
 313                 .type = "mlx5_flow_handle_ipool",
 314         },
 315         {
 316                 .size = sizeof(struct rte_flow),
 317                 .trunk_size = 4096,
 318                 .need_lock = 1,
 319                 .release_mem_en = 1,
 320                 .malloc = mlx5_malloc,
 321                 .free = mlx5_free,
 322                 .type = "rte_flow_ipool",
 323         },
 324         {
 325                 .size = 0,
 326                 .need_lock = 1,
 327                 .type = "mlx5_flow_rss_id_ipool",
 328         },
 329         {
 330                 .size = 0,
 331                 .need_lock = 1,
 332                 .type = "mlx5_flow_tnl_flow_ipool",
 333         },
 334         {
 335                 .size = 0,
 336                 .need_lock = 1,
 337                 .type = "mlx5_flow_tnl_tbl_ipool",
 338         },
 339 };
 340
 341
 342 #define MLX5_FLOW_MIN_ID_POOL_SIZE 512
 343 #define MLX5_ID_GENERATION_ARRAY_FACTOR 16
 344
 345 #define MLX5_FLOW_TABLE_HLIST_ARRAY_SIZE 4096
 346
 347 /**
 348  * Initialize the shared aging list information per port.
 349  *
 350  * @param[in] sh
 351  *   Pointer to mlx5_dev_ctx_shared object.
 352  */
 353 static void
 354 mlx5_flow_aging_init(struct mlx5_dev_ctx_shared *sh)
 355 {
 356         uint32_t i;
 357         struct mlx5_age_info *age_info;
 358
 359         for (i = 0; i < sh->max_port; i++) {
 360                 age_info = &sh->port[i].age_info;
 361                 age_info->flags = 0;
 362                 TAILQ_INIT(&age_info->aged_counters);
 363                 rte_spinlock_init(&age_info->aged_sl);
 364                 MLX5_AGE_SET(age_info, MLX5_AGE_TRIGGER);
 365         }
 366 }
 367
 368 /**
 369  * Initialize the counters management structure.
 370  *
 371  * @param[in] sh
 372  *   Pointer to mlx5_dev_ctx_shared object to free
 373  */
 374 static void
 375 mlx5_flow_counters_mng_init(struct mlx5_dev_ctx_shared *sh)
 376 {
 377         int i;
 378
 379         memset(&sh->cmng, 0, sizeof(sh->cmng));
 380         TAILQ_INIT(&sh->cmng.flow_counters);
 381         sh->cmng.min_id = MLX5_CNT_BATCH_OFFSET;
 382         sh->cmng.max_id = -1;
 383         sh->cmng.last_pool_idx = POOL_IDX_INVALID;
 384         rte_spinlock_init(&sh->cmng.pool_update_sl);
 385         for (i = 0; i < MLX5_COUNTER_TYPE_MAX; i++) {
 386                 TAILQ_INIT(&sh->cmng.counters[i]);
 387                 rte_spinlock_init(&sh->cmng.csl[i]);
 388         }
 389 }
 390
 391 /**
 392  * Destroy all the resources allocated for a counter memory management.
 393  *
 394  * @param[in] mng
 395  *   Pointer to the memory management structure.
 396  */
 397 static void
 398 mlx5_flow_destroy_counter_stat_mem_mng(struct mlx5_counter_stats_mem_mng *mng)
 399 {
 400         uint8_t *mem = (uint8_t *)(uintptr_t)mng->raws[0].data;
 401
 402         LIST_REMOVE(mng, next);
 403         claim_zero(mlx5_devx_cmd_destroy(mng->dm));
 404         claim_zero(mlx5_glue->devx_umem_dereg(mng->umem));
 405         mlx5_free(mem);
 406 }
 407
 408 /**
 409  * Close and release all the resources of the counters management.
 410  *
 411  * @param[in] sh
 412  *   Pointer to mlx5_dev_ctx_shared object to free.
 413  */
 414 static void
 415 mlx5_flow_counters_mng_close(struct mlx5_dev_ctx_shared *sh)
 416 {
 417         struct mlx5_counter_stats_mem_mng *mng;
 418         int i, j;
 419         int retries = 1024;
 420
 421         rte_errno = 0;
 422         while (--retries) {
 423                 rte_eal_alarm_cancel(mlx5_flow_query_alarm, sh);
 424                 if (rte_errno != EINPROGRESS)
 425                         break;
 426                 rte_pause();
 427         }
 428
 429         if (sh->cmng.pools) {
 430                 struct mlx5_flow_counter_pool *pool;
 431                 uint16_t n_valid = sh->cmng.n_valid;
 432                 bool fallback = sh->cmng.counter_fallback;
 433
 434                 for (i = 0; i < n_valid; ++i) {
 435                         pool = sh->cmng.pools[i];
 436                         if (!fallback && pool->min_dcs)
 437                                 claim_zero(mlx5_devx_cmd_destroy
 438                                                                (pool->min_dcs));
 439                         for (j = 0; j < MLX5_COUNTERS_PER_POOL; ++j) {
 440                                 struct mlx5_flow_counter *cnt =
 441                                                 MLX5_POOL_GET_CNT(pool, j);
 442
 443                                 if (cnt->action)
 444                                         claim_zero
 445                                          (mlx5_glue->destroy_flow_action
 446                                           (cnt->action));
 447                                 if (fallback && MLX5_POOL_GET_CNT
 448                                     (pool, j)->dcs_when_free)
 449                                         claim_zero(mlx5_devx_cmd_destroy
 450                                                    (cnt->dcs_when_free));
 451                         }
 452                         mlx5_free(pool);
 453                 }
 454                 mlx5_free(sh->cmng.pools);
 455         }
 456         mng = LIST_FIRST(&sh->cmng.mem_mngs);
 457         while (mng) {
 458                 mlx5_flow_destroy_counter_stat_mem_mng(mng);
 459                 mng = LIST_FIRST(&sh->cmng.mem_mngs);
 460         }
 461         memset(&sh->cmng, 0, sizeof(sh->cmng));
 462 }
 463
 464 /**
 465  * Initialize the flow resources' indexed mempool.
 466  *
 467  * @param[in] sh
 468  *   Pointer to mlx5_dev_ctx_shared object.
 469  * @param[in] sh
 470  *   Pointer to user dev config.
 471  */
 472 static void
 473 mlx5_flow_ipool_create(struct mlx5_dev_ctx_shared *sh,
 474                        const struct mlx5_dev_config *config)
 475 {
 476         uint8_t i;
 477         struct mlx5_indexed_pool_config cfg;
 478
 479         for (i = 0; i < MLX5_IPOOL_MAX; ++i) {
 480                 cfg = mlx5_ipool_cfg[i];
 481                 switch (i) {
 482                 default:
 483                         break;
 484                 /*
 485                  * Set MLX5_IPOOL_MLX5_FLOW ipool size
 486                  * according to PCI function flow configuration.
 487                  */
 488                 case MLX5_IPOOL_MLX5_FLOW:
 489                         cfg.size = config->dv_flow_en ?
 490                                 sizeof(struct mlx5_flow_handle) :
 491                                 MLX5_FLOW_HANDLE_VERBS_SIZE;
 492                         break;
 493                 }
 494                 if (config->reclaim_mode)
 495                         cfg.release_mem_en = 1;
 496                 sh->ipool[i] = mlx5_ipool_create(&cfg);
 497         }
 498 }
 499
 500 /**
 501  * Release the flow resources' indexed mempool.
 502  *
 503  * @param[in] sh
 504  *   Pointer to mlx5_dev_ctx_shared object.
 505  */
 506 static void
 507 mlx5_flow_ipool_destroy(struct mlx5_dev_ctx_shared *sh)
 508 {
 509         uint8_t i;
 510
 511         for (i = 0; i < MLX5_IPOOL_MAX; ++i)
 512                 mlx5_ipool_destroy(sh->ipool[i]);
 513 }
 514
 515 /*
 516  * Check if dynamic flex parser for eCPRI already exists.
 517  *
 518  * @param dev
 519  *   Pointer to Ethernet device structure.
 520  *
 521  * @return
 522  *   true on exists, false on not.
 523  */
 524 bool
 525 mlx5_flex_parser_ecpri_exist(struct rte_eth_dev *dev)
 526 {
 527         struct mlx5_priv *priv = dev->data->dev_private;
 528         struct mlx5_flex_parser_profiles *prf =
 529                                 &priv->sh->fp[MLX5_FLEX_PARSER_ECPRI_0];
 530
 531         return !!prf->obj;
 532 }
 533
 534 /*
 535  * Allocation of a flex parser for eCPRI. Once created, this parser related
 536  * resources will be held until the device is closed.
 537  *
 538  * @param dev
 539  *   Pointer to Ethernet device structure.
 540  *
 541  * @return
 542  *   0 on success, a negative errno value otherwise and rte_errno is set.
 543  */
 544 int
 545 mlx5_flex_parser_ecpri_alloc(struct rte_eth_dev *dev)
 546 {
 547         struct mlx5_priv *priv = dev->data->dev_private;
 548         struct mlx5_flex_parser_profiles *prf =
 549                                 &priv->sh->fp[MLX5_FLEX_PARSER_ECPRI_0];
 550         struct mlx5_devx_graph_node_attr node = {
 551                 .modify_field_select = 0,
 552         };
 553         uint32_t ids[8];
 554         int ret;
 555
 556         if (!priv->config.hca_attr.parse_graph_flex_node) {
 557                 DRV_LOG(ERR, "Dynamic flex parser is not supported "
 558                         "for device %s.", priv->dev_data->name);
 559                 return -ENOTSUP;
 560         }
 561         node.header_length_mode = MLX5_GRAPH_NODE_LEN_FIXED;
 562         /* 8 bytes now: 4B common header + 4B message body header. */
 563         node.header_length_base_value = 0x8;
 564         /* After MAC layer: Ether / VLAN. */
 565         node.in[0].arc_parse_graph_node = MLX5_GRAPH_ARC_NODE_MAC;
 566         /* Type of compared condition should be 0xAEFE in the L2 layer. */
 567         node.in[0].compare_condition_value = RTE_ETHER_TYPE_ECPRI;
 568         /* Sample #0: type in common header. */
 569         node.sample[0].flow_match_sample_en = 1;
 570         /* Fixed offset. */
 571         node.sample[0].flow_match_sample_offset_mode = 0x0;
 572         /* Only the 2nd byte will be used. */
 573         node.sample[0].flow_match_sample_field_base_offset = 0x0;
 574         /* Sample #1: message payload. */
 575         node.sample[1].flow_match_sample_en = 1;
 576         /* Fixed offset. */
 577         node.sample[1].flow_match_sample_offset_mode = 0x0;
 578         /*
 579          * Only the first two bytes will be used right now, and its offset will
 580          * start after the common header that with the length of a DW(u32).
 581          */
 582         node.sample[1].flow_match_sample_field_base_offset = sizeof(uint32_t);
 583         prf->obj = mlx5_devx_cmd_create_flex_parser(priv->sh->ctx, &node);
 584         if (!prf->obj) {
 585                 DRV_LOG(ERR, "Failed to create flex parser node object.");
 586                 return (rte_errno == 0) ? -ENODEV : -rte_errno;
 587         }
 588         prf->num = 2;
 589         ret = mlx5_devx_cmd_query_parse_samples(prf->obj, ids, prf->num);
 590         if (ret) {
 591                 DRV_LOG(ERR, "Failed to query sample IDs.");
 592                 return (rte_errno == 0) ? -ENODEV : -rte_errno;
 593         }
 594         prf->offset[0] = 0x0;
 595         prf->offset[1] = sizeof(uint32_t);
 596         prf->ids[0] = ids[0];
 597         prf->ids[1] = ids[1];
 598         return 0;
 599 }
 600
 601 /*
 602  * Destroy the flex parser node, including the parser itself, input / output
 603  * arcs and DW samples. Resources could be reused then.
 604  *
 605  * @param dev
 606  *   Pointer to Ethernet device structure.
 607  */
 608 static void
 609 mlx5_flex_parser_ecpri_release(struct rte_eth_dev *dev)
 610 {
 611         struct mlx5_priv *priv = dev->data->dev_private;
 612         struct mlx5_flex_parser_profiles *prf =
 613                                 &priv->sh->fp[MLX5_FLEX_PARSER_ECPRI_0];
 614
 615         if (prf->obj)
 616                 mlx5_devx_cmd_destroy(prf->obj);
 617         prf->obj = NULL;
 618 }
 619
 620 /*
 621  * Allocate Rx and Tx UARs in robust fashion.
 622  * This routine handles the following UAR allocation issues:
 623  *
 624  *  - tries to allocate the UAR with the most appropriate memory
 625  *    mapping type from the ones supported by the host
 626  *
 627  *  - tries to allocate the UAR with non-NULL base address
 628  *    OFED 5.0.x and Upstream rdma_core before v29 returned the NULL as
 629  *    UAR base address if UAR was not the first object in the UAR page.
 630  *    It caused the PMD failure and we should try to get another UAR
 631  *    till we get the first one with non-NULL base address returned.
 632  */
 633 static int
 634 mlx5_alloc_rxtx_uars(struct mlx5_dev_ctx_shared *sh,
 635                      const struct mlx5_dev_config *config)
 636 {
 637         uint32_t uar_mapping, retry;
 638         int err = 0;
 639         void *base_addr;
 640
 641         for (retry = 0; retry < MLX5_ALLOC_UAR_RETRY; ++retry) {
 642 #ifdef MLX5DV_UAR_ALLOC_TYPE_NC
 643                 /* Control the mapping type according to the settings. */
 644                 uar_mapping = (config->dbnc == MLX5_TXDB_NCACHED) ?
 645                               MLX5DV_UAR_ALLOC_TYPE_NC :
 646                               MLX5DV_UAR_ALLOC_TYPE_BF;
 647 #else
 648                 RTE_SET_USED(config);
 649                 /*
 650                  * It seems we have no way to control the memory mapping type
 651                  * for the UAR, the default "Write-Combining" type is supposed.
 652                  * The UAR initialization on queue creation queries the
 653                  * actual mapping type done by Verbs/kernel and setups the
 654                  * PMD datapath accordingly.
 655                  */
 656                 uar_mapping = 0;
 657 #endif
 658                 sh->tx_uar = mlx5_glue->devx_alloc_uar(sh->ctx, uar_mapping);
 659 #ifdef MLX5DV_UAR_ALLOC_TYPE_NC
 660                 if (!sh->tx_uar &&
 661                     uar_mapping == MLX5DV_UAR_ALLOC_TYPE_BF) {
 662                         if (config->dbnc == MLX5_TXDB_CACHED ||
 663                             config->dbnc == MLX5_TXDB_HEURISTIC)
 664                                 DRV_LOG(WARNING, "Devarg tx_db_nc setting "
 665                                                  "is not supported by DevX");
 666                         /*
 667                          * In some environments like virtual machine
 668                          * the Write Combining mapped might be not supported
 669                          * and UAR allocation fails. We try "Non-Cached"
 670                          * mapping for the case. The tx_burst routines take
 671                          * the UAR mapping type into account on UAR setup
 672                          * on queue creation.
 673                          */
 674                         DRV_LOG(WARNING, "Failed to allocate Tx DevX UAR (BF)");
 675                         uar_mapping = MLX5DV_UAR_ALLOC_TYPE_NC;
 676                         sh->tx_uar = mlx5_glue->devx_alloc_uar
 677                                                         (sh->ctx, uar_mapping);
 678                 } else if (!sh->tx_uar &&
 679                            uar_mapping == MLX5DV_UAR_ALLOC_TYPE_NC) {
 680                         if (config->dbnc == MLX5_TXDB_NCACHED)
 681                                 DRV_LOG(WARNING, "Devarg tx_db_nc settings "
 682                                                  "is not supported by DevX");
 683                         /*
 684                          * If Verbs/kernel does not support "Non-Cached"
 685                          * try the "Write-Combining".
 686                          */
 687                         DRV_LOG(WARNING, "Failed to allocate Tx DevX UAR (NC)");
 688                         uar_mapping = MLX5DV_UAR_ALLOC_TYPE_BF;
 689                         sh->tx_uar = mlx5_glue->devx_alloc_uar
 690                                                         (sh->ctx, uar_mapping);
 691                 }
 692 #endif
 693                 if (!sh->tx_uar) {
 694                         DRV_LOG(ERR, "Failed to allocate Tx DevX UAR (BF/NC)");
 695                         err = ENOMEM;
 696                         goto exit;
 697                 }
 698                 base_addr = mlx5_os_get_devx_uar_base_addr(sh->tx_uar);
 699                 if (base_addr)
 700                         break;
 701                 /*
 702                  * The UARs are allocated by rdma_core within the
 703                  * IB device context, on context closure all UARs
 704                  * will be freed, should be no memory/object leakage.
 705                  */
 706                 DRV_LOG(WARNING, "Retrying to allocate Tx DevX UAR");
 707                 sh->tx_uar = NULL;
 708         }
 709         /* Check whether we finally succeeded with valid UAR allocation. */
 710         if (!sh->tx_uar) {
 711                 DRV_LOG(ERR, "Failed to allocate Tx DevX UAR (NULL base)");
 712                 err = ENOMEM;
 713                 goto exit;
 714         }
 715         for (retry = 0; retry < MLX5_ALLOC_UAR_RETRY; ++retry) {
 716                 uar_mapping = 0;
 717                 sh->devx_rx_uar = mlx5_glue->devx_alloc_uar
 718                                                         (sh->ctx, uar_mapping);
 719 #ifdef MLX5DV_UAR_ALLOC_TYPE_NC
 720                 if (!sh->devx_rx_uar &&
 721                     uar_mapping == MLX5DV_UAR_ALLOC_TYPE_BF) {
 722                         /*
 723                          * Rx UAR is used to control interrupts only,
 724                          * should be no datapath noticeable impact,
 725                          * can try "Non-Cached" mapping safely.
 726                          */
 727                         DRV_LOG(WARNING, "Failed to allocate Rx DevX UAR (BF)");
 728                         uar_mapping = MLX5DV_UAR_ALLOC_TYPE_NC;
 729                         sh->devx_rx_uar = mlx5_glue->devx_alloc_uar
 730                                                         (sh->ctx, uar_mapping);
 731                 }
 732 #endif
 733                 if (!sh->devx_rx_uar) {
 734                         DRV_LOG(ERR, "Failed to allocate Rx DevX UAR (BF/NC)");
 735                         err = ENOMEM;
 736                         goto exit;
 737                 }
 738                 base_addr = mlx5_os_get_devx_uar_base_addr(sh->devx_rx_uar);
 739                 if (base_addr)
 740                         break;
 741                 /*
 742                  * The UARs are allocated by rdma_core within the
 743                  * IB device context, on context closure all UARs
 744                  * will be freed, should be no memory/object leakage.
 745                  */
 746                 DRV_LOG(WARNING, "Retrying to allocate Rx DevX UAR");
 747                 sh->devx_rx_uar = NULL;
 748         }
 749         /* Check whether we finally succeeded with valid UAR allocation. */
 750         if (!sh->devx_rx_uar) {
 751                 DRV_LOG(ERR, "Failed to allocate Rx DevX UAR (NULL base)");
 752                 err = ENOMEM;
 753         }
 754 exit:
 755         return err;
 756 }
 757
 758 /**
 759  * Allocate shared device context. If there is multiport device the
 760  * master and representors will share this context, if there is single
 761  * port dedicated device, the context will be used by only given
 762  * port due to unification.
 763  *
 764  * Routine first searches the context for the specified device name,
 765  * if found the shared context assumed and reference counter is incremented.
 766  * If no context found the new one is created and initialized with specified
 767  * device context and parameters.
 768  *
 769  * @param[in] spawn
 770  *   Pointer to the device attributes (name, port, etc).
 771  * @param[in] config
 772  *   Pointer to device configuration structure.
 773  *
 774  * @return
 775  *   Pointer to mlx5_dev_ctx_shared object on success,
 776  *   otherwise NULL and rte_errno is set.
 777  */
 778 struct mlx5_dev_ctx_shared *
 779 mlx5_alloc_shared_dev_ctx(const struct mlx5_dev_spawn_data *spawn,
 780                            const struct mlx5_dev_config *config)
 781 {
 782         struct mlx5_dev_ctx_shared *sh;
 783         int err = 0;
 784         uint32_t i;
 785         struct mlx5_devx_tis_attr tis_attr = { 0 };
 786
 787         MLX5_ASSERT(spawn);
 788         /* Secondary process should not create the shared context. */
 789         MLX5_ASSERT(rte_eal_process_type() == RTE_PROC_PRIMARY);
 790         pthread_mutex_lock(&mlx5_dev_ctx_list_mutex);
 791         /* Search for IB context by device name. */
 792         LIST_FOREACH(sh, &mlx5_dev_ctx_list, next) {
 793                 if (!strcmp(sh->ibdev_name,
 794                         mlx5_os_get_dev_device_name(spawn->phys_dev))) {
 795                         sh->refcnt++;
 796                         goto exit;
 797                 }
 798         }
 799         /* No device found, we have to create new shared context. */
 800         MLX5_ASSERT(spawn->max_port);
 801         sh = mlx5_malloc(MLX5_MEM_ZERO | MLX5_MEM_RTE,
 802                          sizeof(struct mlx5_dev_ctx_shared) +
 803                          spawn->max_port *
 804                          sizeof(struct mlx5_dev_shared_port),
 805                          RTE_CACHE_LINE_SIZE, SOCKET_ID_ANY);
 806         if (!sh) {
 807                 DRV_LOG(ERR, "shared context allocation failure");
 808                 rte_errno  = ENOMEM;
 809                 goto exit;
 810         }
 811         err = mlx5_os_open_device(spawn, config, sh);
 812         if (!sh->ctx)
 813                 goto error;
 814         err = mlx5_os_get_dev_attr(sh->ctx, &sh->device_attr);
 815         if (err) {
 816                 DRV_LOG(DEBUG, "mlx5_os_get_dev_attr() failed");
 817                 goto error;
 818         }
 819         sh->refcnt = 1;
 820         sh->max_port = spawn->max_port;
 821         strncpy(sh->ibdev_name, mlx5_os_get_ctx_device_name(sh->ctx),
 822                 sizeof(sh->ibdev_name) - 1);
 823         strncpy(sh->ibdev_path, mlx5_os_get_ctx_device_path(sh->ctx),
 824                 sizeof(sh->ibdev_path) - 1);
 825         /*
 826          * Setting port_id to max unallowed value means
 827          * there is no interrupt subhandler installed for
 828          * the given port index i.
 829          */
 830         for (i = 0; i < sh->max_port; i++) {
 831                 sh->port[i].ih_port_id = RTE_MAX_ETHPORTS;
 832                 sh->port[i].devx_ih_port_id = RTE_MAX_ETHPORTS;
 833         }
 834         sh->pd = mlx5_glue->alloc_pd(sh->ctx);
 835         if (sh->pd == NULL) {
 836                 DRV_LOG(ERR, "PD allocation failure");
 837                 err = ENOMEM;
 838                 goto error;
 839         }
 840         if (sh->devx) {
 841                 /* Query the EQN for this core. */
 842                 err = mlx5_glue->devx_query_eqn(sh->ctx, 0, &sh->eqn);
 843                 if (err) {
 844                         rte_errno = errno;
 845                         DRV_LOG(ERR, "Failed to query event queue number %d.",
 846                                 rte_errno);
 847                         goto error;
 848                 }
 849                 err = mlx5_os_get_pdn(sh->pd, &sh->pdn);
 850                 if (err) {
 851                         DRV_LOG(ERR, "Fail to extract pdn from PD");
 852                         goto error;
 853                 }
 854                 sh->td = mlx5_devx_cmd_create_td(sh->ctx);
 855                 if (!sh->td) {
 856                         DRV_LOG(ERR, "TD allocation failure");
 857                         err = ENOMEM;
 858                         goto error;
 859                 }
 860                 tis_attr.transport_domain = sh->td->id;
 861                 sh->tis = mlx5_devx_cmd_create_tis(sh->ctx, &tis_attr);
 862                 if (!sh->tis) {
 863                         DRV_LOG(ERR, "TIS allocation failure");
 864                         err = ENOMEM;
 865                         goto error;
 866                 }
 867                 err = mlx5_alloc_rxtx_uars(sh, config);
 868                 if (err)
 869                         goto error;
 870                 MLX5_ASSERT(sh->tx_uar);
 871                 MLX5_ASSERT(mlx5_os_get_devx_uar_base_addr(sh->tx_uar));
 872
 873                 MLX5_ASSERT(sh->devx_rx_uar);
 874                 MLX5_ASSERT(mlx5_os_get_devx_uar_base_addr(sh->devx_rx_uar));
 875         }
 876 #ifndef RTE_ARCH_64
 877         /* Initialize UAR access locks for 32bit implementations. */
 878         rte_spinlock_init(&sh->uar_lock_cq);
 879         for (i = 0; i < MLX5_UAR_PAGE_NUM_MAX; i++)
 880                 rte_spinlock_init(&sh->uar_lock[i]);
 881 #endif
 882         /*
 883          * Once the device is added to the list of memory event
 884          * callback, its global MR cache table cannot be expanded
 885          * on the fly because of deadlock. If it overflows, lookup
 886          * should be done by searching MR list linearly, which is slow.
 887          *
 888          * At this point the device is not added to the memory
 889          * event list yet, context is just being created.
 890          */
 891         err = mlx5_mr_btree_init(&sh->share_cache.cache,
 892                                  MLX5_MR_BTREE_CACHE_N * 2,
 893                                  spawn->pci_dev->device.numa_node);
 894         if (err) {
 895                 err = rte_errno;
 896                 goto error;
 897         }
 898         mlx5_os_set_reg_mr_cb(&sh->share_cache.reg_mr_cb,
 899                               &sh->share_cache.dereg_mr_cb);
 900         mlx5_os_dev_shared_handler_install(sh);
 901         sh->cnt_id_tbl = mlx5_l3t_create(MLX5_L3T_TYPE_DWORD);
 902         if (!sh->cnt_id_tbl) {
 903                 err = rte_errno;
 904                 goto error;
 905         }
 906         mlx5_flow_aging_init(sh);
 907         mlx5_flow_counters_mng_init(sh);
 908         mlx5_flow_ipool_create(sh, config);
 909         /* Add device to memory callback list. */
 910         rte_rwlock_write_lock(&mlx5_shared_data->mem_event_rwlock);
 911         LIST_INSERT_HEAD(&mlx5_shared_data->mem_event_cb_list,
 912                          sh, mem_event_cb);
 913         rte_rwlock_write_unlock(&mlx5_shared_data->mem_event_rwlock);
 914         /* Add context to the global device list. */
 915         LIST_INSERT_HEAD(&mlx5_dev_ctx_list, sh, next);
 916 exit:
 917         pthread_mutex_unlock(&mlx5_dev_ctx_list_mutex);
 918         return sh;
 919 error:
 920         pthread_mutex_destroy(&sh->txpp.mutex);
 921         pthread_mutex_unlock(&mlx5_dev_ctx_list_mutex);
 922         MLX5_ASSERT(sh);
 923         if (sh->cnt_id_tbl)
 924                 mlx5_l3t_destroy(sh->cnt_id_tbl);
 925         if (sh->tis)
 926                 claim_zero(mlx5_devx_cmd_destroy(sh->tis));
 927         if (sh->td)
 928                 claim_zero(mlx5_devx_cmd_destroy(sh->td));
 929         if (sh->devx_rx_uar)
 930                 mlx5_glue->devx_free_uar(sh->devx_rx_uar);
 931         if (sh->tx_uar)
 932                 mlx5_glue->devx_free_uar(sh->tx_uar);
 933         if (sh->pd)
 934                 claim_zero(mlx5_glue->dealloc_pd(sh->pd));
 935         if (sh->ctx)
 936                 claim_zero(mlx5_glue->close_device(sh->ctx));
 937         mlx5_free(sh);
 938         MLX5_ASSERT(err > 0);
 939         rte_errno = err;
 940         return NULL;
 941 }
 942
 943 /**
 944  * Free shared IB device context. Decrement counter and if zero free
 945  * all allocated resources and close handles.
 946  *
 947  * @param[in] sh
 948  *   Pointer to mlx5_dev_ctx_shared object to free
 949  */
 950 void
 951 mlx5_free_shared_dev_ctx(struct mlx5_dev_ctx_shared *sh)
 952 {
 953         pthread_mutex_lock(&mlx5_dev_ctx_list_mutex);
 954 #ifdef RTE_LIBRTE_MLX5_DEBUG
 955         /* Check the object presence in the list. */
 956         struct mlx5_dev_ctx_shared *lctx;
 957
 958         LIST_FOREACH(lctx, &mlx5_dev_ctx_list, next)
 959                 if (lctx == sh)
 960                         break;
 961         MLX5_ASSERT(lctx);
 962         if (lctx != sh) {
 963                 DRV_LOG(ERR, "Freeing non-existing shared IB context");
 964                 goto exit;
 965         }
 966 #endif
 967         MLX5_ASSERT(sh);
 968         MLX5_ASSERT(sh->refcnt);
 969         /* Secondary process should not free the shared context. */
 970         MLX5_ASSERT(rte_eal_process_type() == RTE_PROC_PRIMARY);
 971         if (--sh->refcnt)
 972                 goto exit;
 973         /* Remove from memory callback device list. */
 974         rte_rwlock_write_lock(&mlx5_shared_data->mem_event_rwlock);
 975         LIST_REMOVE(sh, mem_event_cb);
 976         rte_rwlock_write_unlock(&mlx5_shared_data->mem_event_rwlock);
 977         /* Release created Memory Regions. */
 978         mlx5_mr_release_cache(&sh->share_cache);
 979         /* Remove context from the global device list. */
 980         LIST_REMOVE(sh, next);
 981         pthread_mutex_unlock(&mlx5_dev_ctx_list_mutex);
 982         /*
 983          *  Ensure there is no async event handler installed.
 984          *  Only primary process handles async device events.
 985          **/
 986         mlx5_flow_counters_mng_close(sh);
 987         mlx5_flow_ipool_destroy(sh);
 988         mlx5_os_dev_shared_handler_uninstall(sh);
 989         if (sh->cnt_id_tbl) {
 990                 mlx5_l3t_destroy(sh->cnt_id_tbl);
 991                 sh->cnt_id_tbl = NULL;
 992         }
 993         if (sh->tx_uar) {
 994                 mlx5_glue->devx_free_uar(sh->tx_uar);
 995                 sh->tx_uar = NULL;
 996         }
 997         if (sh->pd)
 998                 claim_zero(mlx5_glue->dealloc_pd(sh->pd));
 999         if (sh->tis)
1000                 claim_zero(mlx5_devx_cmd_destroy(sh->tis));
1001         if (sh->td)
1002                 claim_zero(mlx5_devx_cmd_destroy(sh->td));
1003         if (sh->devx_rx_uar)
1004                 mlx5_glue->devx_free_uar(sh->devx_rx_uar);
1005         if (sh->ctx)
1006                 claim_zero(mlx5_glue->close_device(sh->ctx));
1007         pthread_mutex_destroy(&sh->txpp.mutex);
1008         mlx5_free(sh);
1009         return;
1010 exit:
1011         pthread_mutex_unlock(&mlx5_dev_ctx_list_mutex);
1012 }
1013
1014 /**
1015  * Destroy table hash list and all the root entries per domain.
1016  *
1017  * @param[in] priv
1018  *   Pointer to the private device data structure.
1019  */
1020 void
1021 mlx5_free_table_hash_list(struct mlx5_priv *priv)
1022 {
1023         struct mlx5_dev_ctx_shared *sh = priv->sh;
1024         struct mlx5_flow_tbl_data_entry *tbl_data;
1025         union mlx5_flow_tbl_key table_key = {
1026                 {
1027                         .table_id = 0,
1028                         .reserved = 0,
1029                         .domain = 0,
1030                         .direction = 0,
1031                 }
1032         };
1033         struct mlx5_hlist_entry *pos;
1034
1035         if (!sh->flow_tbls)
1036                 return;
1037         pos = mlx5_hlist_lookup(sh->flow_tbls, table_key.v64);
1038         if (pos) {
1039                 tbl_data = container_of(pos, struct mlx5_flow_tbl_data_entry,
1040                                         entry);
1041                 MLX5_ASSERT(tbl_data);
1042                 mlx5_hlist_remove(sh->flow_tbls, pos);
1043                 mlx5_free(tbl_data);
1044         }
1045         table_key.direction = 1;
1046         pos = mlx5_hlist_lookup(sh->flow_tbls, table_key.v64);
1047         if (pos) {
1048                 tbl_data = container_of(pos, struct mlx5_flow_tbl_data_entry,
1049                                         entry);
1050                 MLX5_ASSERT(tbl_data);
1051                 mlx5_hlist_remove(sh->flow_tbls, pos);
1052                 mlx5_free(tbl_data);
1053         }
1054         table_key.direction = 0;
1055         table_key.domain = 1;
1056         pos = mlx5_hlist_lookup(sh->flow_tbls, table_key.v64);
1057         if (pos) {
1058                 tbl_data = container_of(pos, struct mlx5_flow_tbl_data_entry,
1059                                         entry);
1060                 MLX5_ASSERT(tbl_data);
1061                 mlx5_hlist_remove(sh->flow_tbls, pos);
1062                 mlx5_free(tbl_data);
1063         }
1064         mlx5_hlist_destroy(sh->flow_tbls, NULL, NULL);
1065 }
1066
1067 /**
1068  * Initialize flow table hash list and create the root tables entry
1069  * for each domain.
1070  *
1071  * @param[in] priv
1072  *   Pointer to the private device data structure.
1073  *
1074  * @return
1075  *   Zero on success, positive error code otherwise.
1076  */
1077 int
1078 mlx5_alloc_table_hash_list(struct mlx5_priv *priv)
1079 {
1080         struct mlx5_dev_ctx_shared *sh = priv->sh;
1081         char s[MLX5_HLIST_NAMESIZE];
1082         int err = 0;
1083
1084         MLX5_ASSERT(sh);
1085         snprintf(s, sizeof(s), "%s_flow_table", priv->sh->ibdev_name);
1086         sh->flow_tbls = mlx5_hlist_create(s, MLX5_FLOW_TABLE_HLIST_ARRAY_SIZE);
1087         if (!sh->flow_tbls) {
1088                 DRV_LOG(ERR, "flow tables with hash creation failed.");
1089                 err = ENOMEM;
1090                 return err;
1091         }
1092 #ifndef HAVE_MLX5DV_DR
1093         /*
1094          * In case we have not DR support, the zero tables should be created
1095          * because DV expect to see them even if they cannot be created by
1096          * RDMA-CORE.
1097          */
1098         union mlx5_flow_tbl_key table_key = {
1099                 {
1100                         .table_id = 0,
1101                         .reserved = 0,
1102                         .domain = 0,
1103                         .direction = 0,
1104                 }
1105         };
1106         struct mlx5_flow_tbl_data_entry *tbl_data = mlx5_malloc(MLX5_MEM_ZERO,
1107                                                           sizeof(*tbl_data), 0,
1108                                                           SOCKET_ID_ANY);
1109
1110         if (!tbl_data) {
1111                 err = ENOMEM;
1112                 goto error;
1113         }
1114         tbl_data->entry.key = table_key.v64;
1115         err = mlx5_hlist_insert(sh->flow_tbls, &tbl_data->entry);
1116         if (err)
1117                 goto error;
1118         __atomic_store_n(&tbl_data->tbl.refcnt, 1, __ATOMIC_RELAXED);
1119         table_key.direction = 1;
1120         tbl_data = mlx5_malloc(MLX5_MEM_ZERO, sizeof(*tbl_data), 0,
1121                                SOCKET_ID_ANY);
1122         if (!tbl_data) {
1123                 err = ENOMEM;
1124                 goto error;
1125         }
1126         tbl_data->entry.key = table_key.v64;
1127         err = mlx5_hlist_insert(sh->flow_tbls, &tbl_data->entry);
1128         if (err)
1129                 goto error;
1130         __atomic_store_n(&tbl_data->tbl.refcnt, 1, __ATOMIC_RELAXED);
1131         table_key.direction = 0;
1132         table_key.domain = 1;
1133         tbl_data = mlx5_malloc(MLX5_MEM_ZERO, sizeof(*tbl_data), 0,
1134                                SOCKET_ID_ANY);
1135         if (!tbl_data) {
1136                 err = ENOMEM;
1137                 goto error;
1138         }
1139         tbl_data->entry.key = table_key.v64;
1140         err = mlx5_hlist_insert(sh->flow_tbls, &tbl_data->entry);
1141         if (err)
1142                 goto error;
1143         __atomic_store_n(&tbl_data->tbl.refcnt, 1, __ATOMIC_RELAXED);
1144         return err;
1145 error:
1146         mlx5_free_table_hash_list(priv);
1147 #endif /* HAVE_MLX5DV_DR */
1148         return err;
1149 }
1150
1151 /**
1152  * Retrieve integer value from environment variable.
1153  *
1154  * @param[in] name
1155  *   Environment variable name.
1156  *
1157  * @return
1158  *   Integer value, 0 if the variable is not set.
1159  */
1160 int
1161 mlx5_getenv_int(const char *name)
1162 {
1163         const char *val = getenv(name);
1164
1165         if (val == NULL)
1166                 return 0;
1167         return atoi(val);
1168 }
1169
1170 /**
1171  * DPDK callback to add udp tunnel port
1172  *
1173  * @param[in] dev
1174  *   A pointer to eth_dev
1175  * @param[in] udp_tunnel
1176  *   A pointer to udp tunnel
1177  *
1178  * @return
1179  *   0 on valid udp ports and tunnels, -ENOTSUP otherwise.
1180  */
1181 int
1182 mlx5_udp_tunnel_port_add(struct rte_eth_dev *dev __rte_unused,
1183                          struct rte_eth_udp_tunnel *udp_tunnel)
1184 {
1185         MLX5_ASSERT(udp_tunnel != NULL);
1186         if (udp_tunnel->prot_type == RTE_TUNNEL_TYPE_VXLAN &&
1187             udp_tunnel->udp_port == 4789)
1188                 return 0;
1189         if (udp_tunnel->prot_type == RTE_TUNNEL_TYPE_VXLAN_GPE &&
1190             udp_tunnel->udp_port == 4790)
1191                 return 0;
1192         return -ENOTSUP;
1193 }
1194
1195 /**
1196  * Initialize process private data structure.
1197  *
1198  * @param dev
1199  *   Pointer to Ethernet device structure.
1200  *
1201  * @return
1202  *   0 on success, a negative errno value otherwise and rte_errno is set.
1203  */
1204 int
1205 mlx5_proc_priv_init(struct rte_eth_dev *dev)
1206 {
1207         struct mlx5_priv *priv = dev->data->dev_private;
1208         struct mlx5_proc_priv *ppriv;
1209         size_t ppriv_size;
1210
1211         /*
1212          * UAR register table follows the process private structure. BlueFlame
1213          * registers for Tx queues are stored in the table.
1214          */
1215         ppriv_size =
1216                 sizeof(struct mlx5_proc_priv) + priv->txqs_n * sizeof(void *);
1217         ppriv = mlx5_malloc(MLX5_MEM_RTE, ppriv_size, RTE_CACHE_LINE_SIZE,
1218                             dev->device->numa_node);
1219         if (!ppriv) {
1220                 rte_errno = ENOMEM;
1221                 return -rte_errno;
1222         }
1223         ppriv->uar_table_sz = ppriv_size;
1224         dev->process_private = ppriv;
1225         return 0;
1226 }
1227
1228 /**
1229  * Un-initialize process private data structure.
1230  *
1231  * @param dev
1232  *   Pointer to Ethernet device structure.
1233  */
1234 static void
1235 mlx5_proc_priv_uninit(struct rte_eth_dev *dev)
1236 {
1237         if (!dev->process_private)
1238                 return;
1239         mlx5_free(dev->process_private);
1240         dev->process_private = NULL;
1241 }
1242
1243 /**
1244  * DPDK callback to close the device.
1245  *
1246  * Destroy all queues and objects, free memory.
1247  *
1248  * @param dev
1249  *   Pointer to Ethernet device structure.
1250  */
1251 int
1252 mlx5_dev_close(struct rte_eth_dev *dev)
1253 {
1254         struct mlx5_priv *priv = dev->data->dev_private;
1255         unsigned int i;
1256         int ret;
1257
1258         if (rte_eal_process_type() == RTE_PROC_SECONDARY) {
1259                 /* Check if process_private released. */
1260                 if (!dev->process_private)
1261                         return 0;
1262                 mlx5_tx_uar_uninit_secondary(dev);
1263                 mlx5_proc_priv_uninit(dev);
1264                 rte_eth_dev_release_port(dev);
1265                 return 0;
1266         }
1267         if (!priv->sh)
1268                 return 0;
1269         DRV_LOG(DEBUG, "port %u closing device \"%s\"",
1270                 dev->data->port_id,
1271                 ((priv->sh->ctx != NULL) ?
1272                 mlx5_os_get_ctx_device_name(priv->sh->ctx) : ""));
1273         /*
1274          * If default mreg copy action is removed at the stop stage,
1275          * the search will return none and nothing will be done anymore.
1276          */
1277         mlx5_flow_stop_default(dev);
1278         mlx5_traffic_disable(dev);
1279         /*
1280          * If all the flows are already flushed in the device stop stage,
1281          * then this will return directly without any action.
1282          */
1283         mlx5_flow_list_flush(dev, &priv->flows, true);
1284         mlx5_shared_action_flush(dev);
1285         mlx5_flow_meter_flush(dev, NULL);
1286         /* Prevent crashes when queues are still in use. */
1287         dev->rx_pkt_burst = removed_rx_burst;
1288         dev->tx_pkt_burst = removed_tx_burst;
1289         rte_wmb();
1290         /* Disable datapath on secondary process. */
1291         mlx5_mp_os_req_stop_rxtx(dev);
1292         /* Free the eCPRI flex parser resource. */
1293         mlx5_flex_parser_ecpri_release(dev);
1294         if (priv->rxqs != NULL) {
1295                 /* XXX race condition if mlx5_rx_burst() is still running. */
1296                 usleep(1000);
1297                 for (i = 0; (i != priv->rxqs_n); ++i)
1298                         mlx5_rxq_release(dev, i);
1299                 priv->rxqs_n = 0;
1300                 priv->rxqs = NULL;
1301         }
1302         if (priv->txqs != NULL) {
1303                 /* XXX race condition if mlx5_tx_burst() is still running. */
1304                 usleep(1000);
1305                 for (i = 0; (i != priv->txqs_n); ++i)
1306                         mlx5_txq_release(dev, i);
1307                 priv->txqs_n = 0;
1308                 priv->txqs = NULL;
1309         }
1310         mlx5_proc_priv_uninit(dev);
1311         if (priv->mreg_cp_tbl)
1312                 mlx5_hlist_destroy(priv->mreg_cp_tbl, NULL, NULL);
1313         mlx5_mprq_free_mp(dev);
1314         mlx5_os_free_shared_dr(priv);
1315         if (priv->rss_conf.rss_key != NULL)
1316                 mlx5_free(priv->rss_conf.rss_key);
1317         if (priv->reta_idx != NULL)
1318                 mlx5_free(priv->reta_idx);
1319         if (priv->config.vf)
1320                 mlx5_os_mac_addr_flush(dev);
1321         if (priv->nl_socket_route >= 0)
1322                 close(priv->nl_socket_route);
1323         if (priv->nl_socket_rdma >= 0)
1324                 close(priv->nl_socket_rdma);
1325         if (priv->vmwa_context)
1326                 mlx5_vlan_vmwa_exit(priv->vmwa_context);
1327         ret = mlx5_hrxq_verify(dev);
1328         if (ret)
1329                 DRV_LOG(WARNING, "port %u some hash Rx queue still remain",
1330                         dev->data->port_id);
1331         ret = mlx5_ind_table_obj_verify(dev);
1332         if (ret)
1333                 DRV_LOG(WARNING, "port %u some indirection table still remain",
1334                         dev->data->port_id);
1335         ret = mlx5_rxq_obj_verify(dev);
1336         if (ret)
1337                 DRV_LOG(WARNING, "port %u some Rx queue objects still remain",
1338                         dev->data->port_id);
1339         ret = mlx5_rxq_verify(dev);
1340         if (ret)
1341                 DRV_LOG(WARNING, "port %u some Rx queues still remain",
1342                         dev->data->port_id);
1343         ret = mlx5_txq_obj_verify(dev);
1344         if (ret)
1345                 DRV_LOG(WARNING, "port %u some Verbs Tx queue still remain",
1346                         dev->data->port_id);
1347         ret = mlx5_txq_verify(dev);
1348         if (ret)
1349                 DRV_LOG(WARNING, "port %u some Tx queues still remain",
1350                         dev->data->port_id);
1351         ret = mlx5_flow_verify(dev);
1352         if (ret)
1353                 DRV_LOG(WARNING, "port %u some flows still remain",
1354                         dev->data->port_id);
1355         /*
1356          * Free the shared context in last turn, because the cleanup
1357          * routines above may use some shared fields, like
1358          * mlx5_os_mac_addr_flush() uses ibdev_path for retrieveing
1359          * ifindex if Netlink fails.
1360          */
1361         mlx5_free_shared_dev_ctx(priv->sh);
1362         if (priv->domain_id != RTE_ETH_DEV_SWITCH_DOMAIN_ID_INVALID) {
1363                 unsigned int c = 0;
1364                 uint16_t port_id;
1365
1366                 MLX5_ETH_FOREACH_DEV(port_id, priv->pci_dev) {
1367                         struct mlx5_priv *opriv =
1368                                 rte_eth_devices[port_id].data->dev_private;
1369
1370                         if (!opriv ||
1371                             opriv->domain_id != priv->domain_id ||
1372                             &rte_eth_devices[port_id] == dev)
1373                                 continue;
1374                         ++c;
1375                         break;
1376                 }
1377                 if (!c)
1378                         claim_zero(rte_eth_switch_domain_free(priv->domain_id));
1379         }
1380         memset(priv, 0, sizeof(*priv));
1381         priv->domain_id = RTE_ETH_DEV_SWITCH_DOMAIN_ID_INVALID;
1382         /*
1383          * Reset mac_addrs to NULL such that it is not freed as part of
1384          * rte_eth_dev_release_port(). mac_addrs is part of dev_private so
1385          * it is freed when dev_private is freed.
1386          */
1387         dev->data->mac_addrs = NULL;
1388         return 0;
1389 }
1390
1391 /**
1392  * Verify and store value for device argument.
1393  *
1394  * @param[in] key
1395  *   Key argument to verify.
1396  * @param[in] val
1397  *   Value associated with key.
1398  * @param opaque
1399  *   User data.
1400  *
1401  * @return
1402  *   0 on success, a negative errno value otherwise and rte_errno is set.
1403  */
1404 static int
1405 mlx5_args_check(const char *key, const char *val, void *opaque)
1406 {
1407         struct mlx5_dev_config *config = opaque;
1408         unsigned long mod;
1409         signed long tmp;
1410
1411         /* No-op, port representors are processed in mlx5_dev_spawn(). */
1412         if (!strcmp(MLX5_REPRESENTOR, key))
1413                 return 0;
1414         errno = 0;
1415         tmp = strtol(val, NULL, 0);
1416         if (errno) {
1417                 rte_errno = errno;
1418                 DRV_LOG(WARNING, "%s: \"%s\" is not a valid integer", key, val);
1419                 return -rte_errno;
1420         }
1421         if (tmp < 0 && strcmp(MLX5_TX_PP, key) && strcmp(MLX5_TX_SKEW, key)) {
1422                 /* Negative values are acceptable for some keys only. */
1423                 rte_errno = EINVAL;
1424                 DRV_LOG(WARNING, "%s: invalid negative value \"%s\"", key, val);
1425                 return -rte_errno;
1426         }
1427         mod = tmp >= 0 ? tmp : -tmp;
1428         if (strcmp(MLX5_RXQ_CQE_COMP_EN, key) == 0) {
1429                 config->cqe_comp = !!tmp;
1430         } else if (strcmp(MLX5_RXQ_CQE_PAD_EN, key) == 0) {
1431                 config->cqe_pad = !!tmp;
1432         } else if (strcmp(MLX5_RXQ_PKT_PAD_EN, key) == 0) {
1433                 config->hw_padding = !!tmp;
1434         } else if (strcmp(MLX5_RX_MPRQ_EN, key) == 0) {
1435                 config->mprq.enabled = !!tmp;
1436         } else if (strcmp(MLX5_RX_MPRQ_LOG_STRIDE_NUM, key) == 0) {
1437                 config->mprq.stride_num_n = tmp;
1438         } else if (strcmp(MLX5_RX_MPRQ_LOG_STRIDE_SIZE, key) == 0) {
1439                 config->mprq.stride_size_n = tmp;
1440         } else if (strcmp(MLX5_RX_MPRQ_MAX_MEMCPY_LEN, key) == 0) {
1441                 config->mprq.max_memcpy_len = tmp;
1442         } else if (strcmp(MLX5_RXQS_MIN_MPRQ, key) == 0) {
1443                 config->mprq.min_rxqs_num = tmp;
1444         } else if (strcmp(MLX5_TXQ_INLINE, key) == 0) {
1445                 DRV_LOG(WARNING, "%s: deprecated parameter,"
1446                                  " converted to txq_inline_max", key);
1447                 config->txq_inline_max = tmp;
1448         } else if (strcmp(MLX5_TXQ_INLINE_MAX, key) == 0) {
1449                 config->txq_inline_max = tmp;
1450         } else if (strcmp(MLX5_TXQ_INLINE_MIN, key) == 0) {
1451                 config->txq_inline_min = tmp;
1452         } else if (strcmp(MLX5_TXQ_INLINE_MPW, key) == 0) {
1453                 config->txq_inline_mpw = tmp;
1454         } else if (strcmp(MLX5_TXQS_MIN_INLINE, key) == 0) {
1455                 config->txqs_inline = tmp;
1456         } else if (strcmp(MLX5_TXQS_MAX_VEC, key) == 0) {
1457                 DRV_LOG(WARNING, "%s: deprecated parameter, ignored", key);
1458         } else if (strcmp(MLX5_TXQ_MPW_EN, key) == 0) {
1459                 config->mps = !!tmp;
1460         } else if (strcmp(MLX5_TX_DB_NC, key) == 0) {
1461                 if (tmp != MLX5_TXDB_CACHED &&
1462                     tmp != MLX5_TXDB_NCACHED &&
1463                     tmp != MLX5_TXDB_HEURISTIC) {
1464                         DRV_LOG(ERR, "invalid Tx doorbell "
1465                                      "mapping parameter");
1466                         rte_errno = EINVAL;
1467                         return -rte_errno;
1468                 }
1469                 config->dbnc = tmp;
1470         } else if (strcmp(MLX5_TXQ_MPW_HDR_DSEG_EN, key) == 0) {
1471                 DRV_LOG(WARNING, "%s: deprecated parameter, ignored", key);
1472         } else if (strcmp(MLX5_TXQ_MAX_INLINE_LEN, key) == 0) {
1473                 DRV_LOG(WARNING, "%s: deprecated parameter,"
1474                                  " converted to txq_inline_mpw", key);
1475                 config->txq_inline_mpw = tmp;
1476         } else if (strcmp(MLX5_TX_VEC_EN, key) == 0) {
1477                 DRV_LOG(WARNING, "%s: deprecated parameter, ignored", key);
1478         } else if (strcmp(MLX5_TX_PP, key) == 0) {
1479                 if (!mod) {
1480                         DRV_LOG(ERR, "Zero Tx packet pacing parameter");
1481                         rte_errno = EINVAL;
1482                         return -rte_errno;
1483                 }
1484                 config->tx_pp = tmp;
1485         } else if (strcmp(MLX5_TX_SKEW, key) == 0) {
1486                 config->tx_skew = tmp;
1487         } else if (strcmp(MLX5_RX_VEC_EN, key) == 0) {
1488                 config->rx_vec_en = !!tmp;
1489         } else if (strcmp(MLX5_L3_VXLAN_EN, key) == 0) {
1490                 config->l3_vxlan_en = !!tmp;
1491         } else if (strcmp(MLX5_VF_NL_EN, key) == 0) {
1492                 config->vf_nl_en = !!tmp;
1493         } else if (strcmp(MLX5_DV_ESW_EN, key) == 0) {
1494                 config->dv_esw_en = !!tmp;
1495         } else if (strcmp(MLX5_DV_FLOW_EN, key) == 0) {
1496                 config->dv_flow_en = !!tmp;
1497         } else if (strcmp(MLX5_DV_XMETA_EN, key) == 0) {
1498                 if (tmp != MLX5_XMETA_MODE_LEGACY &&
1499                     tmp != MLX5_XMETA_MODE_META16 &&
1500                     tmp != MLX5_XMETA_MODE_META32 &&
1501                     tmp != MLX5_XMETA_MODE_MISS_INFO) {
1502                         DRV_LOG(ERR, "invalid extensive "
1503                                      "metadata parameter");
1504                         rte_errno = EINVAL;
1505                         return -rte_errno;
1506                 }
1507                 if (tmp != MLX5_XMETA_MODE_MISS_INFO)
1508                         config->dv_xmeta_en = tmp;
1509                 else
1510                         config->dv_miss_info = 1;
1511         } else if (strcmp(MLX5_LACP_BY_USER, key) == 0) {
1512                 config->lacp_by_user = !!tmp;
1513         } else if (strcmp(MLX5_MR_EXT_MEMSEG_EN, key) == 0) {
1514                 config->mr_ext_memseg_en = !!tmp;
1515         } else if (strcmp(MLX5_MAX_DUMP_FILES_NUM, key) == 0) {
1516                 config->max_dump_files_num = tmp;
1517         } else if (strcmp(MLX5_LRO_TIMEOUT_USEC, key) == 0) {
1518                 config->lro.timeout = tmp;
1519         } else if (strcmp(MLX5_CLASS_ARG_NAME, key) == 0) {
1520                 DRV_LOG(DEBUG, "class argument is %s.", val);
1521         } else if (strcmp(MLX5_HP_BUF_SIZE, key) == 0) {
1522                 config->log_hp_size = tmp;
1523         } else if (strcmp(MLX5_RECLAIM_MEM, key) == 0) {
1524                 if (tmp != MLX5_RCM_NONE &&
1525                     tmp != MLX5_RCM_LIGHT &&
1526                     tmp != MLX5_RCM_AGGR) {
1527                         DRV_LOG(ERR, "Unrecognize %s: \"%s\"", key, val);
1528                         rte_errno = EINVAL;
1529                         return -rte_errno;
1530                 }
1531                 config->reclaim_mode = tmp;
1532         } else if (strcmp(MLX5_SYS_MEM_EN, key) == 0) {
1533                 config->sys_mem_en = !!tmp;
1534         } else if (strcmp(MLX5_DECAP_EN, key) == 0) {
1535                 config->decap_en = !!tmp;
1536         } else {
1537                 DRV_LOG(WARNING, "%s: unknown parameter", key);
1538                 rte_errno = EINVAL;
1539                 return -rte_errno;
1540         }
1541         return 0;
1542 }
1543
1544 /**
1545  * Parse device parameters.
1546  *
1547  * @param config
1548  *   Pointer to device configuration structure.
1549  * @param devargs
1550  *   Device arguments structure.
1551  *
1552  * @return
1553  *   0 on success, a negative errno value otherwise and rte_errno is set.
1554  */
1555 int
1556 mlx5_args(struct mlx5_dev_config *config, struct rte_devargs *devargs)
1557 {
1558         const char **params = (const char *[]){
1559                 MLX5_RXQ_CQE_COMP_EN,
1560                 MLX5_RXQ_CQE_PAD_EN,
1561                 MLX5_RXQ_PKT_PAD_EN,
1562                 MLX5_RX_MPRQ_EN,
1563                 MLX5_RX_MPRQ_LOG_STRIDE_NUM,
1564                 MLX5_RX_MPRQ_LOG_STRIDE_SIZE,
1565                 MLX5_RX_MPRQ_MAX_MEMCPY_LEN,
1566                 MLX5_RXQS_MIN_MPRQ,
1567                 MLX5_TXQ_INLINE,
1568                 MLX5_TXQ_INLINE_MIN,
1569                 MLX5_TXQ_INLINE_MAX,
1570                 MLX5_TXQ_INLINE_MPW,
1571                 MLX5_TXQS_MIN_INLINE,
1572                 MLX5_TXQS_MAX_VEC,
1573                 MLX5_TXQ_MPW_EN,
1574                 MLX5_TXQ_MPW_HDR_DSEG_EN,
1575                 MLX5_TXQ_MAX_INLINE_LEN,
1576                 MLX5_TX_DB_NC,
1577                 MLX5_TX_PP,
1578                 MLX5_TX_SKEW,
1579                 MLX5_TX_VEC_EN,
1580                 MLX5_RX_VEC_EN,
1581                 MLX5_L3_VXLAN_EN,
1582                 MLX5_VF_NL_EN,
1583                 MLX5_DV_ESW_EN,
1584                 MLX5_DV_FLOW_EN,
1585                 MLX5_DV_XMETA_EN,
1586                 MLX5_LACP_BY_USER,
1587                 MLX5_MR_EXT_MEMSEG_EN,
1588                 MLX5_REPRESENTOR,
1589                 MLX5_MAX_DUMP_FILES_NUM,
1590                 MLX5_LRO_TIMEOUT_USEC,
1591                 MLX5_CLASS_ARG_NAME,
1592                 MLX5_HP_BUF_SIZE,
1593                 MLX5_RECLAIM_MEM,
1594                 MLX5_SYS_MEM_EN,
1595                 MLX5_DECAP_EN,
1596                 NULL,
1597         };
1598         struct rte_kvargs *kvlist;
1599         int ret = 0;
1600         int i;
1601
1602         if (devargs == NULL)
1603                 return 0;
1604         /* Following UGLY cast is done to pass checkpatch. */
1605         kvlist = rte_kvargs_parse(devargs->args, params);
1606         if (kvlist == NULL) {
1607                 rte_errno = EINVAL;
1608                 return -rte_errno;
1609         }
1610         /* Process parameters. */
1611         for (i = 0; (params[i] != NULL); ++i) {
1612                 if (rte_kvargs_count(kvlist, params[i])) {
1613                         ret = rte_kvargs_process(kvlist, params[i],
1614                                                  mlx5_args_check, config);
1615                         if (ret) {
1616                                 rte_errno = EINVAL;
1617                                 rte_kvargs_free(kvlist);
1618                                 return -rte_errno;
1619                         }
1620                 }
1621         }
1622         rte_kvargs_free(kvlist);
1623         return 0;
1624 }
1625
1626 /**
1627  * Configures the minimal amount of data to inline into WQE
1628  * while sending packets.
1629  *
1630  * - the txq_inline_min has the maximal priority, if this
1631  *   key is specified in devargs
1632  * - if DevX is enabled the inline mode is queried from the
1633  *   device (HCA attributes and NIC vport context if needed).
1634  * - otherwise L2 mode (18 bytes) is assumed for ConnectX-4/4 Lx
1635  *   and none (0 bytes) for other NICs
1636  *
1637  * @param spawn
1638  *   Verbs device parameters (name, port, switch_info) to spawn.
1639  * @param config
1640  *   Device configuration parameters.
1641  */
1642 void
1643 mlx5_set_min_inline(struct mlx5_dev_spawn_data *spawn,
1644                     struct mlx5_dev_config *config)
1645 {
1646         if (config->txq_inline_min != MLX5_ARG_UNSET) {
1647                 /* Application defines size of inlined data explicitly. */
1648                 switch (spawn->pci_dev->id.device_id) {
1649                 case PCI_DEVICE_ID_MELLANOX_CONNECTX4:
1650                 case PCI_DEVICE_ID_MELLANOX_CONNECTX4VF:
1651                         if (config->txq_inline_min <
1652                                        (int)MLX5_INLINE_HSIZE_L2) {
1653                                 DRV_LOG(DEBUG,
1654                                         "txq_inline_mix aligned to minimal"
1655                                         " ConnectX-4 required value %d",
1656                                         (int)MLX5_INLINE_HSIZE_L2);
1657                                 config->txq_inline_min = MLX5_INLINE_HSIZE_L2;
1658                         }
1659                         break;
1660                 }
1661                 goto exit;
1662         }
1663         if (config->hca_attr.eth_net_offloads) {
1664                 /* We have DevX enabled, inline mode queried successfully. */
1665                 switch (config->hca_attr.wqe_inline_mode) {
1666                 case MLX5_CAP_INLINE_MODE_L2:
1667                         /* outer L2 header must be inlined. */
1668                         config->txq_inline_min = MLX5_INLINE_HSIZE_L2;
1669                         goto exit;
1670                 case MLX5_CAP_INLINE_MODE_NOT_REQUIRED:
1671                         /* No inline data are required by NIC. */
1672                         config->txq_inline_min = MLX5_INLINE_HSIZE_NONE;
1673                         config->hw_vlan_insert =
1674                                 config->hca_attr.wqe_vlan_insert;
1675                         DRV_LOG(DEBUG, "Tx VLAN insertion is supported");
1676                         goto exit;
1677                 case MLX5_CAP_INLINE_MODE_VPORT_CONTEXT:
1678                         /* inline mode is defined by NIC vport context. */
1679                         if (!config->hca_attr.eth_virt)
1680                                 break;
1681                         switch (config->hca_attr.vport_inline_mode) {
1682                         case MLX5_INLINE_MODE_NONE:
1683                                 config->txq_inline_min =
1684                                         MLX5_INLINE_HSIZE_NONE;
1685                                 goto exit;
1686                         case MLX5_INLINE_MODE_L2:
1687                                 config->txq_inline_min =
1688                                         MLX5_INLINE_HSIZE_L2;
1689                                 goto exit;
1690                         case MLX5_INLINE_MODE_IP:
1691                                 config->txq_inline_min =
1692                                         MLX5_INLINE_HSIZE_L3;
1693                                 goto exit;
1694                         case MLX5_INLINE_MODE_TCP_UDP:
1695                                 config->txq_inline_min =
1696                                         MLX5_INLINE_HSIZE_L4;
1697                                 goto exit;
1698                         case MLX5_INLINE_MODE_INNER_L2:
1699                                 config->txq_inline_min =
1700                                         MLX5_INLINE_HSIZE_INNER_L2;
1701                                 goto exit;
1702                         case MLX5_INLINE_MODE_INNER_IP:
1703                                 config->txq_inline_min =
1704                                         MLX5_INLINE_HSIZE_INNER_L3;
1705                                 goto exit;
1706                         case MLX5_INLINE_MODE_INNER_TCP_UDP:
1707                                 config->txq_inline_min =
1708                                         MLX5_INLINE_HSIZE_INNER_L4;
1709                                 goto exit;
1710                         }
1711                 }
1712         }
1713         /*
1714          * We get here if we are unable to deduce
1715          * inline data size with DevX. Try PCI ID
1716          * to determine old NICs.
1717          */
1718         switch (spawn->pci_dev->id.device_id) {
1719         case PCI_DEVICE_ID_MELLANOX_CONNECTX4:
1720         case PCI_DEVICE_ID_MELLANOX_CONNECTX4VF:
1721         case PCI_DEVICE_ID_MELLANOX_CONNECTX4LX:
1722         case PCI_DEVICE_ID_MELLANOX_CONNECTX4LXVF:
1723                 config->txq_inline_min = MLX5_INLINE_HSIZE_L2;
1724                 config->hw_vlan_insert = 0;
1725                 break;
1726         case PCI_DEVICE_ID_MELLANOX_CONNECTX5:
1727         case PCI_DEVICE_ID_MELLANOX_CONNECTX5VF:
1728         case PCI_DEVICE_ID_MELLANOX_CONNECTX5EX:
1729         case PCI_DEVICE_ID_MELLANOX_CONNECTX5EXVF:
1730                 /*
1731                  * These NICs support VLAN insertion from WQE and
1732                  * report the wqe_vlan_insert flag. But there is the bug
1733                  * and PFC control may be broken, so disable feature.
1734                  */
1735                 config->hw_vlan_insert = 0;
1736                 config->txq_inline_min = MLX5_INLINE_HSIZE_NONE;
1737                 break;
1738         default:
1739                 config->txq_inline_min = MLX5_INLINE_HSIZE_NONE;
1740                 break;
1741         }
1742 exit:
1743         DRV_LOG(DEBUG, "min tx inline configured: %d", config->txq_inline_min);
1744 }
1745
1746 /**
1747  * Configures the metadata mask fields in the shared context.
1748  *
1749  * @param [in] dev
1750  *   Pointer to Ethernet device.
1751  */
1752 void
1753 mlx5_set_metadata_mask(struct rte_eth_dev *dev)
1754 {
1755         struct mlx5_priv *priv = dev->data->dev_private;
1756         struct mlx5_dev_ctx_shared *sh = priv->sh;
1757         uint32_t meta, mark, reg_c0;
1758
1759         reg_c0 = ~priv->vport_meta_mask;
1760         switch (priv->config.dv_xmeta_en) {
1761         case MLX5_XMETA_MODE_LEGACY:
1762                 meta = UINT32_MAX;
1763                 mark = MLX5_FLOW_MARK_MASK;
1764                 break;
1765         case MLX5_XMETA_MODE_META16:
1766                 meta = reg_c0 >> rte_bsf32(reg_c0);
1767                 mark = MLX5_FLOW_MARK_MASK;
1768                 break;
1769         case MLX5_XMETA_MODE_META32:
1770                 meta = UINT32_MAX;
1771                 mark = (reg_c0 >> rte_bsf32(reg_c0)) & MLX5_FLOW_MARK_MASK;
1772                 break;
1773         default:
1774                 meta = 0;
1775                 mark = 0;
1776                 MLX5_ASSERT(false);
1777                 break;
1778         }
1779         if (sh->dv_mark_mask && sh->dv_mark_mask != mark)
1780                 DRV_LOG(WARNING, "metadata MARK mask mismatche %08X:%08X",
1781                                  sh->dv_mark_mask, mark);
1782         else
1783                 sh->dv_mark_mask = mark;
1784         if (sh->dv_meta_mask && sh->dv_meta_mask != meta)
1785                 DRV_LOG(WARNING, "metadata META mask mismatche %08X:%08X",
1786                                  sh->dv_meta_mask, meta);
1787         else
1788                 sh->dv_meta_mask = meta;
1789         if (sh->dv_regc0_mask && sh->dv_regc0_mask != reg_c0)
1790                 DRV_LOG(WARNING, "metadata reg_c0 mask mismatche %08X:%08X",
1791                                  sh->dv_meta_mask, reg_c0);
1792         else
1793                 sh->dv_regc0_mask = reg_c0;
1794         DRV_LOG(DEBUG, "metadata mode %u", priv->config.dv_xmeta_en);
1795         DRV_LOG(DEBUG, "metadata MARK mask %08X", sh->dv_mark_mask);
1796         DRV_LOG(DEBUG, "metadata META mask %08X", sh->dv_meta_mask);
1797         DRV_LOG(DEBUG, "metadata reg_c0 mask %08X", sh->dv_regc0_mask);
1798 }
1799
1800 int
1801 rte_pmd_mlx5_get_dyn_flag_names(char *names[], unsigned int n)
1802 {
1803         static const char *const dynf_names[] = {
1804                 RTE_PMD_MLX5_FINE_GRANULARITY_INLINE,
1805                 RTE_MBUF_DYNFLAG_METADATA_NAME,
1806                 RTE_MBUF_DYNFLAG_TX_TIMESTAMP_NAME
1807         };
1808         unsigned int i;
1809
1810         if (n < RTE_DIM(dynf_names))
1811                 return -ENOMEM;
1812         for (i = 0; i < RTE_DIM(dynf_names); i++) {
1813                 if (names[i] == NULL)
1814                         return -EINVAL;
1815                 strcpy(names[i], dynf_names[i]);
1816         }
1817         return RTE_DIM(dynf_names);
1818 }
1819
1820 /**
1821  * Comparison callback to sort device data.
1822  *
1823  * This is meant to be used with qsort().
1824  *
1825  * @param a[in]
1826  *   Pointer to pointer to first data object.
1827  * @param b[in]
1828  *   Pointer to pointer to second data object.
1829  *
1830  * @return
1831  *   0 if both objects are equal, less than 0 if the first argument is less
1832  *   than the second, greater than 0 otherwise.
1833  */
1834 int
1835 mlx5_dev_check_sibling_config(struct mlx5_priv *priv,
1836                               struct mlx5_dev_config *config)
1837 {
1838         struct mlx5_dev_ctx_shared *sh = priv->sh;
1839         struct mlx5_dev_config *sh_conf = NULL;
1840         uint16_t port_id;
1841
1842         MLX5_ASSERT(sh);
1843         /* Nothing to compare for the single/first device. */
1844         if (sh->refcnt == 1)
1845                 return 0;
1846         /* Find the device with shared context. */
1847         MLX5_ETH_FOREACH_DEV(port_id, priv->pci_dev) {
1848                 struct mlx5_priv *opriv =
1849                         rte_eth_devices[port_id].data->dev_private;
1850
1851                 if (opriv && opriv != priv && opriv->sh == sh) {
1852                         sh_conf = &opriv->config;
1853                         break;
1854                 }
1855         }
1856         if (!sh_conf)
1857                 return 0;
1858         if (sh_conf->dv_flow_en ^ config->dv_flow_en) {
1859                 DRV_LOG(ERR, "\"dv_flow_en\" configuration mismatch"
1860                              " for shared %s context", sh->ibdev_name);
1861                 rte_errno = EINVAL;
1862                 return rte_errno;
1863         }
1864         if (sh_conf->dv_xmeta_en ^ config->dv_xmeta_en) {
1865                 DRV_LOG(ERR, "\"dv_xmeta_en\" configuration mismatch"
1866                              " for shared %s context", sh->ibdev_name);
1867                 rte_errno = EINVAL;
1868                 return rte_errno;
1869         }
1870         return 0;
1871 }
1872
1873 /**
1874  * Look for the ethernet device belonging to mlx5 driver.
1875  *
1876  * @param[in] port_id
1877  *   port_id to start looking for device.
1878  * @param[in] pci_dev
1879  *   Pointer to the hint PCI device. When device is being probed
1880  *   the its siblings (master and preceding representors might
1881  *   not have assigned driver yet (because the mlx5_os_pci_probe()
1882  *   is not completed yet, for this case match on hint PCI
1883  *   device may be used to detect sibling device.
1884  *
1885  * @return
1886  *   port_id of found device, RTE_MAX_ETHPORT if not found.
1887  */
1888 uint16_t
1889 mlx5_eth_find_next(uint16_t port_id, struct rte_pci_device *pci_dev)
1890 {
1891         while (port_id < RTE_MAX_ETHPORTS) {
1892                 struct rte_eth_dev *dev = &rte_eth_devices[port_id];
1893
1894                 if (dev->state != RTE_ETH_DEV_UNUSED &&
1895                     dev->device &&
1896                     (dev->device == &pci_dev->device ||
1897                      (dev->device->driver &&
1898                      dev->device->driver->name &&
1899                      !strcmp(dev->device->driver->name, MLX5_DRIVER_NAME))))
1900                         break;
1901                 port_id++;
1902         }
1903         if (port_id >= RTE_MAX_ETHPORTS)
1904                 return RTE_MAX_ETHPORTS;
1905         return port_id;
1906 }
1907
1908 /**
1909  * DPDK callback to remove a PCI device.
1910  *
1911  * This function removes all Ethernet devices belong to a given PCI device.
1912  *
1913  * @param[in] pci_dev
1914  *   Pointer to the PCI device.
1915  *
1916  * @return
1917  *   0 on success, the function cannot fail.
1918  */
1919 static int
1920 mlx5_pci_remove(struct rte_pci_device *pci_dev)
1921 {
1922         uint16_t port_id;
1923         int ret = 0;
1924
1925         RTE_ETH_FOREACH_DEV_OF(port_id, &pci_dev->device) {
1926                 /*
1927                  * mlx5_dev_close() is not registered to secondary process,
1928                  * call the close function explicitly for secondary process.
1929                  */
1930                 if (rte_eal_process_type() == RTE_PROC_SECONDARY)
1931                         ret |= mlx5_dev_close(&rte_eth_devices[port_id]);
1932                 else
1933                         ret |= rte_eth_dev_close(port_id);
1934         }
1935         return ret == 0 ? 0 : -EIO;
1936 }
1937
1938 static const struct rte_pci_id mlx5_pci_id_map[] = {
1939         {
1940                 RTE_PCI_DEVICE(PCI_VENDOR_ID_MELLANOX,
1941                                PCI_DEVICE_ID_MELLANOX_CONNECTX4)
1942         },
1943         {
1944                 RTE_PCI_DEVICE(PCI_VENDOR_ID_MELLANOX,
1945                                PCI_DEVICE_ID_MELLANOX_CONNECTX4VF)
1946         },
1947         {
1948                 RTE_PCI_DEVICE(PCI_VENDOR_ID_MELLANOX,
1949                                PCI_DEVICE_ID_MELLANOX_CONNECTX4LX)
1950         },
1951         {
1952                 RTE_PCI_DEVICE(PCI_VENDOR_ID_MELLANOX,
1953                                PCI_DEVICE_ID_MELLANOX_CONNECTX4LXVF)
1954         },
1955         {
1956                 RTE_PCI_DEVICE(PCI_VENDOR_ID_MELLANOX,
1957                                PCI_DEVICE_ID_MELLANOX_CONNECTX5)
1958         },
1959         {
1960                 RTE_PCI_DEVICE(PCI_VENDOR_ID_MELLANOX,
1961                                PCI_DEVICE_ID_MELLANOX_CONNECTX5VF)
1962         },
1963         {
1964                 RTE_PCI_DEVICE(PCI_VENDOR_ID_MELLANOX,
1965                                PCI_DEVICE_ID_MELLANOX_CONNECTX5EX)
1966         },
1967         {
1968                 RTE_PCI_DEVICE(PCI_VENDOR_ID_MELLANOX,
1969                                PCI_DEVICE_ID_MELLANOX_CONNECTX5EXVF)
1970         },
1971         {
1972                 RTE_PCI_DEVICE(PCI_VENDOR_ID_MELLANOX,
1973                                PCI_DEVICE_ID_MELLANOX_CONNECTX5BF)
1974         },
1975         {
1976                 RTE_PCI_DEVICE(PCI_VENDOR_ID_MELLANOX,
1977                                PCI_DEVICE_ID_MELLANOX_CONNECTX5BFVF)
1978         },
1979         {
1980                 RTE_PCI_DEVICE(PCI_VENDOR_ID_MELLANOX,
1981                                 PCI_DEVICE_ID_MELLANOX_CONNECTX6)
1982         },
1983         {
1984                 RTE_PCI_DEVICE(PCI_VENDOR_ID_MELLANOX,
1985                                 PCI_DEVICE_ID_MELLANOX_CONNECTX6VF)
1986         },
1987         {
1988                 RTE_PCI_DEVICE(PCI_VENDOR_ID_MELLANOX,
1989                                 PCI_DEVICE_ID_MELLANOX_CONNECTX6DX)
1990         },
1991         {
1992                 RTE_PCI_DEVICE(PCI_VENDOR_ID_MELLANOX,
1993                                 PCI_DEVICE_ID_MELLANOX_CONNECTX6DXVF)
1994         },
1995         {
1996                 RTE_PCI_DEVICE(PCI_VENDOR_ID_MELLANOX,
1997                                 PCI_DEVICE_ID_MELLANOX_CONNECTX6DXBF)
1998         },
1999         {
2000                 RTE_PCI_DEVICE(PCI_VENDOR_ID_MELLANOX,
2001                                 PCI_DEVICE_ID_MELLANOX_CONNECTX6LX)
2002         },
2003         {
2004                 RTE_PCI_DEVICE(PCI_VENDOR_ID_MELLANOX,
2005                                 PCI_DEVICE_ID_MELLANOX_CONNECTX7)
2006         },
2007         {
2008                 RTE_PCI_DEVICE(PCI_VENDOR_ID_MELLANOX,
2009                                 PCI_DEVICE_ID_MELLANOX_CONNECTX7BF)
2010         },
2011         {
2012                 .vendor_id = 0
2013         }
2014 };
2015
2016 static struct mlx5_pci_driver mlx5_driver = {
2017         .driver_class = MLX5_CLASS_NET,
2018         .pci_driver = {
2019                 .driver = {
2020                         .name = MLX5_DRIVER_NAME,
2021                 },
2022                 .id_table = mlx5_pci_id_map,
2023                 .probe = mlx5_os_pci_probe,
2024                 .remove = mlx5_pci_remove,
2025                 .dma_map = mlx5_dma_map,
2026                 .dma_unmap = mlx5_dma_unmap,
2027                 .drv_flags = PCI_DRV_FLAGS,
2028         },
2029 };
2030
2031 /* Initialize driver log type. */
2032 RTE_LOG_REGISTER(mlx5_logtype, pmd.net.mlx5, NOTICE)
2033
2034 /**
2035  * Driver initialization routine.
2036  */
2037 RTE_INIT(rte_mlx5_pmd_init)
2038 {
2039         mlx5_common_init();
2040         /* Build the static tables for Verbs conversion. */
2041         mlx5_set_ptype_table();
2042         mlx5_set_cksum_table();
2043         mlx5_set_swp_types_table();
2044         if (mlx5_glue)
2045                 mlx5_pci_driver_register(&mlx5_driver);
2046 }
2047
2048 RTE_PMD_EXPORT_NAME(net_mlx5, __COUNTER__);
2049 RTE_PMD_REGISTER_PCI_TABLE(net_mlx5, mlx5_pci_id_map);
2050 RTE_PMD_REGISTER_KMOD_DEP(net_mlx5, "* ib_uverbs & mlx5_core & mlx5_ib");