drivers/net/mlx5/mlx5.c

   1 /* SPDX-License-Identifier: BSD-3-Clause
   2  * Copyright 2015 6WIND S.A.
   3  * Copyright 2015 Mellanox Technologies, Ltd
   4  */
   5
   6 #include <stddef.h>
   7 #include <unistd.h>
   8 #include <string.h>
   9 #include <stdint.h>
  10 #include <stdlib.h>
  11 #include <errno.h>
  12
  13 #include <rte_malloc.h>
  14 #include <rte_ethdev_driver.h>
  15 #include <rte_ethdev_pci.h>
  16 #include <rte_pci.h>
  17 #include <rte_bus_pci.h>
  18 #include <rte_common.h>
  19 #include <rte_kvargs.h>
  20 #include <rte_rwlock.h>
  21 #include <rte_spinlock.h>
  22 #include <rte_string_fns.h>
  23 #include <rte_alarm.h>
  24
  25 #include <mlx5_glue.h>
  26 #include <mlx5_devx_cmds.h>
  27 #include <mlx5_common.h>
  28 #include <mlx5_common_os.h>
  29 #include <mlx5_common_mp.h>
  30 #include <mlx5_common_pci.h>
  31 #include <mlx5_malloc.h>
  32
  33 #include "mlx5_defs.h"
  34 #include "mlx5.h"
  35 #include "mlx5_utils.h"
  36 #include "mlx5_rxtx.h"
  37 #include "mlx5_autoconf.h"
  38 #include "mlx5_mr.h"
  39 #include "mlx5_flow.h"
  40 #include "rte_pmd_mlx5.h"
  41
  42 /* Device parameter to enable RX completion queue compression. */
  43 #define MLX5_RXQ_CQE_COMP_EN "rxq_cqe_comp_en"
  44
  45 /* Device parameter to enable RX completion entry padding to 128B. */
  46 #define MLX5_RXQ_CQE_PAD_EN "rxq_cqe_pad_en"
  47
  48 /* Device parameter to enable padding Rx packet to cacheline size. */
  49 #define MLX5_RXQ_PKT_PAD_EN "rxq_pkt_pad_en"
  50
  51 /* Device parameter to enable Multi-Packet Rx queue. */
  52 #define MLX5_RX_MPRQ_EN "mprq_en"
  53
  54 /* Device parameter to configure log 2 of the number of strides for MPRQ. */
  55 #define MLX5_RX_MPRQ_LOG_STRIDE_NUM "mprq_log_stride_num"
  56
  57 /* Device parameter to configure log 2 of the stride size for MPRQ. */
  58 #define MLX5_RX_MPRQ_LOG_STRIDE_SIZE "mprq_log_stride_size"
  59
  60 /* Device parameter to limit the size of memcpy'd packet for MPRQ. */
  61 #define MLX5_RX_MPRQ_MAX_MEMCPY_LEN "mprq_max_memcpy_len"
  62
  63 /* Device parameter to set the minimum number of Rx queues to enable MPRQ. */
  64 #define MLX5_RXQS_MIN_MPRQ "rxqs_min_mprq"
  65
  66 /* Device parameter to configure inline send. Deprecated, ignored.*/
  67 #define MLX5_TXQ_INLINE "txq_inline"
  68
  69 /* Device parameter to limit packet size to inline with ordinary SEND. */
  70 #define MLX5_TXQ_INLINE_MAX "txq_inline_max"
  71
  72 /* Device parameter to configure minimal data size to inline. */
  73 #define MLX5_TXQ_INLINE_MIN "txq_inline_min"
  74
  75 /* Device parameter to limit packet size to inline with Enhanced MPW. */
  76 #define MLX5_TXQ_INLINE_MPW "txq_inline_mpw"
  77
  78 /*
  79  * Device parameter to configure the number of TX queues threshold for
  80  * enabling inline send.
  81  */
  82 #define MLX5_TXQS_MIN_INLINE "txqs_min_inline"
  83
  84 /*
  85  * Device parameter to configure the number of TX queues threshold for
  86  * enabling vectorized Tx, deprecated, ignored (no vectorized Tx routines).
  87  */
  88 #define MLX5_TXQS_MAX_VEC "txqs_max_vec"
  89
  90 /* Device parameter to enable multi-packet send WQEs. */
  91 #define MLX5_TXQ_MPW_EN "txq_mpw_en"
  92
  93 /*
  94  * Device parameter to force doorbell register mapping
  95  * to non-cahed region eliminating the extra write memory barrier.
  96  */
  97 #define MLX5_TX_DB_NC "tx_db_nc"
  98
  99 /*
 100  * Device parameter to include 2 dsegs in the title WQEBB.
 101  * Deprecated, ignored.
 102  */
 103 #define MLX5_TXQ_MPW_HDR_DSEG_EN "txq_mpw_hdr_dseg_en"
 104
 105 /*
 106  * Device parameter to limit the size of inlining packet.
 107  * Deprecated, ignored.
 108  */
 109 #define MLX5_TXQ_MAX_INLINE_LEN "txq_max_inline_len"
 110
 111 /*
 112  * Device parameter to enable Tx scheduling on timestamps
 113  * and specify the packet pacing granularity in nanoseconds.
 114  */
 115 #define MLX5_TX_PP "tx_pp"
 116
 117 /*
 118  * Device parameter to specify skew in nanoseconds on Tx datapath,
 119  * it represents the time between SQ start WQE processing and
 120  * appearing actual packet data on the wire.
 121  */
 122 #define MLX5_TX_SKEW "tx_skew"
 123
 124 /*
 125  * Device parameter to enable hardware Tx vector.
 126  * Deprecated, ignored (no vectorized Tx routines anymore).
 127  */
 128 #define MLX5_TX_VEC_EN "tx_vec_en"
 129
 130 /* Device parameter to enable hardware Rx vector. */
 131 #define MLX5_RX_VEC_EN "rx_vec_en"
 132
 133 /* Allow L3 VXLAN flow creation. */
 134 #define MLX5_L3_VXLAN_EN "l3_vxlan_en"
 135
 136 /* Activate DV E-Switch flow steering. */
 137 #define MLX5_DV_ESW_EN "dv_esw_en"
 138
 139 /* Activate DV flow steering. */
 140 #define MLX5_DV_FLOW_EN "dv_flow_en"
 141
 142 /* Enable extensive flow metadata support. */
 143 #define MLX5_DV_XMETA_EN "dv_xmeta_en"
 144
 145 /* Device parameter to let the user manage the lacp traffic of bonded device */
 146 #define MLX5_LACP_BY_USER "lacp_by_user"
 147
 148 /* Activate Netlink support in VF mode. */
 149 #define MLX5_VF_NL_EN "vf_nl_en"
 150
 151 /* Enable extending memsegs when creating a MR. */
 152 #define MLX5_MR_EXT_MEMSEG_EN "mr_ext_memseg_en"
 153
 154 /* Select port representors to instantiate. */
 155 #define MLX5_REPRESENTOR "representor"
 156
 157 /* Device parameter to configure the maximum number of dump files per queue. */
 158 #define MLX5_MAX_DUMP_FILES_NUM "max_dump_files_num"
 159
 160 /* Configure timeout of LRO session (in microseconds). */
 161 #define MLX5_LRO_TIMEOUT_USEC "lro_timeout_usec"
 162
 163 /*
 164  * Device parameter to configure the total data buffer size for a single
 165  * hairpin queue (logarithm value).
 166  */
 167 #define MLX5_HP_BUF_SIZE "hp_buf_log_sz"
 168
 169 /* Flow memory reclaim mode. */
 170 #define MLX5_RECLAIM_MEM "reclaim_mem_mode"
 171
 172 /* The default memory allocator used in PMD. */
 173 #define MLX5_SYS_MEM_EN "sys_mem_en"
 174 /* Decap will be used or not. */
 175 #define MLX5_DECAP_EN "decap_en"
 176
 177 /* Shared memory between primary and secondary processes. */
 178 struct mlx5_shared_data *mlx5_shared_data;
 179
 180 /** Driver-specific log messages type. */
 181 int mlx5_logtype;
 182
 183 static LIST_HEAD(, mlx5_dev_ctx_shared) mlx5_dev_ctx_list =
 184                                                 LIST_HEAD_INITIALIZER();
 185 static pthread_mutex_t mlx5_dev_ctx_list_mutex = PTHREAD_MUTEX_INITIALIZER;
 186
 187 static const struct mlx5_indexed_pool_config mlx5_ipool_cfg[] = {
 188 #ifdef HAVE_IBV_FLOW_DV_SUPPORT
 189         {
 190                 .size = sizeof(struct mlx5_flow_dv_encap_decap_resource),
 191                 .trunk_size = 64,
 192                 .grow_trunk = 3,
 193                 .grow_shift = 2,
 194                 .need_lock = 0,
 195                 .release_mem_en = 1,
 196                 .malloc = mlx5_malloc,
 197                 .free = mlx5_free,
 198                 .type = "mlx5_encap_decap_ipool",
 199         },
 200         {
 201                 .size = sizeof(struct mlx5_flow_dv_push_vlan_action_resource),
 202                 .trunk_size = 64,
 203                 .grow_trunk = 3,
 204                 .grow_shift = 2,
 205                 .need_lock = 0,
 206                 .release_mem_en = 1,
 207                 .malloc = mlx5_malloc,
 208                 .free = mlx5_free,
 209                 .type = "mlx5_push_vlan_ipool",
 210         },
 211         {
 212                 .size = sizeof(struct mlx5_flow_dv_tag_resource),
 213                 .trunk_size = 64,
 214                 .grow_trunk = 3,
 215                 .grow_shift = 2,
 216                 .need_lock = 0,
 217                 .release_mem_en = 1,
 218                 .malloc = mlx5_malloc,
 219                 .free = mlx5_free,
 220                 .type = "mlx5_tag_ipool",
 221         },
 222         {
 223                 .size = sizeof(struct mlx5_flow_dv_port_id_action_resource),
 224                 .trunk_size = 64,
 225                 .grow_trunk = 3,
 226                 .grow_shift = 2,
 227                 .need_lock = 0,
 228                 .release_mem_en = 1,
 229                 .malloc = mlx5_malloc,
 230                 .free = mlx5_free,
 231                 .type = "mlx5_port_id_ipool",
 232         },
 233         {
 234                 .size = sizeof(struct mlx5_flow_tbl_data_entry),
 235                 .trunk_size = 64,
 236                 .grow_trunk = 3,
 237                 .grow_shift = 2,
 238                 .need_lock = 0,
 239                 .release_mem_en = 1,
 240                 .malloc = mlx5_malloc,
 241                 .free = mlx5_free,
 242                 .type = "mlx5_jump_ipool",
 243         },
 244         {
 245                 .size = sizeof(struct mlx5_flow_dv_sample_resource),
 246                 .trunk_size = 64,
 247                 .grow_trunk = 3,
 248                 .grow_shift = 2,
 249                 .need_lock = 0,
 250                 .release_mem_en = 1,
 251                 .malloc = mlx5_malloc,
 252                 .free = mlx5_free,
 253                 .type = "mlx5_sample_ipool",
 254         },
 255         {
 256                 .size = sizeof(struct mlx5_flow_dv_dest_array_resource),
 257                 .trunk_size = 64,
 258                 .grow_trunk = 3,
 259                 .grow_shift = 2,
 260                 .need_lock = 0,
 261                 .release_mem_en = 1,
 262                 .malloc = mlx5_malloc,
 263                 .free = mlx5_free,
 264                 .type = "mlx5_dest_array_ipool",
 265         },
 266 #endif
 267         {
 268                 .size = sizeof(struct mlx5_flow_meter),
 269                 .trunk_size = 64,
 270                 .grow_trunk = 3,
 271                 .grow_shift = 2,
 272                 .need_lock = 0,
 273                 .release_mem_en = 1,
 274                 .malloc = mlx5_malloc,
 275                 .free = mlx5_free,
 276                 .type = "mlx5_meter_ipool",
 277         },
 278         {
 279                 .size = sizeof(struct mlx5_flow_mreg_copy_resource),
 280                 .trunk_size = 64,
 281                 .grow_trunk = 3,
 282                 .grow_shift = 2,
 283                 .need_lock = 0,
 284                 .release_mem_en = 1,
 285                 .malloc = mlx5_malloc,
 286                 .free = mlx5_free,
 287                 .type = "mlx5_mcp_ipool",
 288         },
 289         {
 290                 .size = (sizeof(struct mlx5_hrxq) + MLX5_RSS_HASH_KEY_LEN),
 291                 .trunk_size = 64,
 292                 .grow_trunk = 3,
 293                 .grow_shift = 2,
 294                 .need_lock = 0,
 295                 .release_mem_en = 1,
 296                 .malloc = mlx5_malloc,
 297                 .free = mlx5_free,
 298                 .type = "mlx5_hrxq_ipool",
 299         },
 300         {
 301                 /*
 302                  * MLX5_IPOOL_MLX5_FLOW size varies for DV and VERBS flows.
 303                  * It set in run time according to PCI function configuration.
 304                  */
 305                 .size = 0,
 306                 .trunk_size = 64,
 307                 .grow_trunk = 3,
 308                 .grow_shift = 2,
 309                 .need_lock = 0,
 310                 .release_mem_en = 1,
 311                 .malloc = mlx5_malloc,
 312                 .free = mlx5_free,
 313                 .type = "mlx5_flow_handle_ipool",
 314         },
 315         {
 316                 .size = sizeof(struct rte_flow),
 317                 .trunk_size = 4096,
 318                 .need_lock = 1,
 319                 .release_mem_en = 1,
 320                 .malloc = mlx5_malloc,
 321                 .free = mlx5_free,
 322                 .type = "rte_flow_ipool",
 323         },
 324 };
 325
 326
 327 #define MLX5_FLOW_MIN_ID_POOL_SIZE 512
 328 #define MLX5_ID_GENERATION_ARRAY_FACTOR 16
 329
 330 #define MLX5_FLOW_TABLE_HLIST_ARRAY_SIZE 4096
 331
 332 /**
 333  * Allocate ID pool structure.
 334  *
 335  * @param[in] max_id
 336  *   The maximum id can be allocated from the pool.
 337  *
 338  * @return
 339  *   Pointer to pool object, NULL value otherwise.
 340  */
 341 struct mlx5_flow_id_pool *
 342 mlx5_flow_id_pool_alloc(uint32_t max_id)
 343 {
 344         struct mlx5_flow_id_pool *pool;
 345         void *mem;
 346
 347         pool = mlx5_malloc(MLX5_MEM_ZERO, sizeof(*pool),
 348                            RTE_CACHE_LINE_SIZE, SOCKET_ID_ANY);
 349         if (!pool) {
 350                 DRV_LOG(ERR, "can't allocate id pool");
 351                 rte_errno  = ENOMEM;
 352                 return NULL;
 353         }
 354         mem = mlx5_malloc(MLX5_MEM_ZERO,
 355                           MLX5_FLOW_MIN_ID_POOL_SIZE * sizeof(uint32_t),
 356                           RTE_CACHE_LINE_SIZE, SOCKET_ID_ANY);
 357         if (!mem) {
 358                 DRV_LOG(ERR, "can't allocate mem for id pool");
 359                 rte_errno  = ENOMEM;
 360                 goto error;
 361         }
 362         pool->free_arr = mem;
 363         pool->curr = pool->free_arr;
 364         pool->last = pool->free_arr + MLX5_FLOW_MIN_ID_POOL_SIZE;
 365         pool->base_index = 0;
 366         pool->max_id = max_id;
 367         return pool;
 368 error:
 369         mlx5_free(pool);
 370         return NULL;
 371 }
 372
 373 /**
 374  * Release ID pool structure.
 375  *
 376  * @param[in] pool
 377  *   Pointer to flow id pool object to free.
 378  */
 379 void
 380 mlx5_flow_id_pool_release(struct mlx5_flow_id_pool *pool)
 381 {
 382         mlx5_free(pool->free_arr);
 383         mlx5_free(pool);
 384 }
 385
 386 /**
 387  * Generate ID.
 388  *
 389  * @param[in] pool
 390  *   Pointer to flow id pool.
 391  * @param[out] id
 392  *   The generated ID.
 393  *
 394  * @return
 395  *   0 on success, error value otherwise.
 396  */
 397 uint32_t
 398 mlx5_flow_id_get(struct mlx5_flow_id_pool *pool, uint32_t *id)
 399 {
 400         if (pool->curr == pool->free_arr) {
 401                 if (pool->base_index == pool->max_id) {
 402                         rte_errno  = ENOMEM;
 403                         DRV_LOG(ERR, "no free id");
 404                         return -rte_errno;
 405                 }
 406                 *id = ++pool->base_index;
 407                 return 0;
 408         }
 409         *id = *(--pool->curr);
 410         return 0;
 411 }
 412
 413 /**
 414  * Release ID.
 415  *
 416  * @param[in] pool
 417  *   Pointer to flow id pool.
 418  * @param[out] id
 419  *   The generated ID.
 420  *
 421  * @return
 422  *   0 on success, error value otherwise.
 423  */
 424 uint32_t
 425 mlx5_flow_id_release(struct mlx5_flow_id_pool *pool, uint32_t id)
 426 {
 427         uint32_t size;
 428         uint32_t size2;
 429         void *mem;
 430
 431         if (pool->curr == pool->last) {
 432                 size = pool->curr - pool->free_arr;
 433                 size2 = size * MLX5_ID_GENERATION_ARRAY_FACTOR;
 434                 MLX5_ASSERT(size2 > size);
 435                 mem = mlx5_malloc(0, size2 * sizeof(uint32_t), 0,
 436                                   SOCKET_ID_ANY);
 437                 if (!mem) {
 438                         DRV_LOG(ERR, "can't allocate mem for id pool");
 439                         rte_errno  = ENOMEM;
 440                         return -rte_errno;
 441                 }
 442                 memcpy(mem, pool->free_arr, size * sizeof(uint32_t));
 443                 mlx5_free(pool->free_arr);
 444                 pool->free_arr = mem;
 445                 pool->curr = pool->free_arr + size;
 446                 pool->last = pool->free_arr + size2;
 447         }
 448         *pool->curr = id;
 449         pool->curr++;
 450         return 0;
 451 }
 452
 453 /**
 454  * Initialize the shared aging list information per port.
 455  *
 456  * @param[in] sh
 457  *   Pointer to mlx5_dev_ctx_shared object.
 458  */
 459 static void
 460 mlx5_flow_aging_init(struct mlx5_dev_ctx_shared *sh)
 461 {
 462         uint32_t i;
 463         struct mlx5_age_info *age_info;
 464
 465         for (i = 0; i < sh->max_port; i++) {
 466                 age_info = &sh->port[i].age_info;
 467                 age_info->flags = 0;
 468                 TAILQ_INIT(&age_info->aged_counters);
 469                 rte_spinlock_init(&age_info->aged_sl);
 470                 MLX5_AGE_SET(age_info, MLX5_AGE_TRIGGER);
 471         }
 472 }
 473
 474 /**
 475  * Initialize the counters management structure.
 476  *
 477  * @param[in] sh
 478  *   Pointer to mlx5_dev_ctx_shared object to free
 479  */
 480 static void
 481 mlx5_flow_counters_mng_init(struct mlx5_dev_ctx_shared *sh)
 482 {
 483         int i;
 484
 485         memset(&sh->cmng, 0, sizeof(sh->cmng));
 486         TAILQ_INIT(&sh->cmng.flow_counters);
 487         sh->cmng.min_id = MLX5_CNT_BATCH_OFFSET;
 488         sh->cmng.max_id = -1;
 489         sh->cmng.last_pool_idx = POOL_IDX_INVALID;
 490         rte_spinlock_init(&sh->cmng.pool_update_sl);
 491         for (i = 0; i < MLX5_COUNTER_TYPE_MAX; i++) {
 492                 TAILQ_INIT(&sh->cmng.counters[i]);
 493                 rte_spinlock_init(&sh->cmng.csl[i]);
 494         }
 495 }
 496
 497 /**
 498  * Destroy all the resources allocated for a counter memory management.
 499  *
 500  * @param[in] mng
 501  *   Pointer to the memory management structure.
 502  */
 503 static void
 504 mlx5_flow_destroy_counter_stat_mem_mng(struct mlx5_counter_stats_mem_mng *mng)
 505 {
 506         uint8_t *mem = (uint8_t *)(uintptr_t)mng->raws[0].data;
 507
 508         LIST_REMOVE(mng, next);
 509         claim_zero(mlx5_devx_cmd_destroy(mng->dm));
 510         claim_zero(mlx5_glue->devx_umem_dereg(mng->umem));
 511         mlx5_free(mem);
 512 }
 513
 514 /**
 515  * Close and release all the resources of the counters management.
 516  *
 517  * @param[in] sh
 518  *   Pointer to mlx5_dev_ctx_shared object to free.
 519  */
 520 static void
 521 mlx5_flow_counters_mng_close(struct mlx5_dev_ctx_shared *sh)
 522 {
 523         struct mlx5_counter_stats_mem_mng *mng;
 524         int i, j;
 525         int retries = 1024;
 526
 527         rte_errno = 0;
 528         while (--retries) {
 529                 rte_eal_alarm_cancel(mlx5_flow_query_alarm, sh);
 530                 if (rte_errno != EINPROGRESS)
 531                         break;
 532                 rte_pause();
 533         }
 534
 535         if (sh->cmng.pools) {
 536                 struct mlx5_flow_counter_pool *pool;
 537                 uint16_t n_valid = sh->cmng.n_valid;
 538                 bool fallback = sh->cmng.counter_fallback;
 539
 540                 for (i = 0; i < n_valid; ++i) {
 541                         pool = sh->cmng.pools[i];
 542                         if (!fallback && pool->min_dcs)
 543                                 claim_zero(mlx5_devx_cmd_destroy
 544                                                                (pool->min_dcs));
 545                         for (j = 0; j < MLX5_COUNTERS_PER_POOL; ++j) {
 546                                 struct mlx5_flow_counter *cnt =
 547                                                 MLX5_POOL_GET_CNT(pool, j);
 548
 549                                 if (cnt->action)
 550                                         claim_zero
 551                                          (mlx5_glue->destroy_flow_action
 552                                           (cnt->action));
 553                                 if (fallback && MLX5_POOL_GET_CNT
 554                                     (pool, j)->dcs_when_free)
 555                                         claim_zero(mlx5_devx_cmd_destroy
 556                                                    (cnt->dcs_when_free));
 557                         }
 558                         mlx5_free(pool);
 559                 }
 560                 mlx5_free(sh->cmng.pools);
 561         }
 562         mng = LIST_FIRST(&sh->cmng.mem_mngs);
 563         while (mng) {
 564                 mlx5_flow_destroy_counter_stat_mem_mng(mng);
 565                 mng = LIST_FIRST(&sh->cmng.mem_mngs);
 566         }
 567         memset(&sh->cmng, 0, sizeof(sh->cmng));
 568 }
 569
 570 /**
 571  * Initialize the flow resources' indexed mempool.
 572  *
 573  * @param[in] sh
 574  *   Pointer to mlx5_dev_ctx_shared object.
 575  * @param[in] sh
 576  *   Pointer to user dev config.
 577  */
 578 static void
 579 mlx5_flow_ipool_create(struct mlx5_dev_ctx_shared *sh,
 580                        const struct mlx5_dev_config *config)
 581 {
 582         uint8_t i;
 583         struct mlx5_indexed_pool_config cfg;
 584
 585         for (i = 0; i < MLX5_IPOOL_MAX; ++i) {
 586                 cfg = mlx5_ipool_cfg[i];
 587                 switch (i) {
 588                 default:
 589                         break;
 590                 /*
 591                  * Set MLX5_IPOOL_MLX5_FLOW ipool size
 592                  * according to PCI function flow configuration.
 593                  */
 594                 case MLX5_IPOOL_MLX5_FLOW:
 595                         cfg.size = config->dv_flow_en ?
 596                                 sizeof(struct mlx5_flow_handle) :
 597                                 MLX5_FLOW_HANDLE_VERBS_SIZE;
 598                         break;
 599                 }
 600                 if (config->reclaim_mode)
 601                         cfg.release_mem_en = 1;
 602                 sh->ipool[i] = mlx5_ipool_create(&cfg);
 603         }
 604 }
 605
 606 /**
 607  * Release the flow resources' indexed mempool.
 608  *
 609  * @param[in] sh
 610  *   Pointer to mlx5_dev_ctx_shared object.
 611  */
 612 static void
 613 mlx5_flow_ipool_destroy(struct mlx5_dev_ctx_shared *sh)
 614 {
 615         uint8_t i;
 616
 617         for (i = 0; i < MLX5_IPOOL_MAX; ++i)
 618                 mlx5_ipool_destroy(sh->ipool[i]);
 619 }
 620
 621 /*
 622  * Check if dynamic flex parser for eCPRI already exists.
 623  *
 624  * @param dev
 625  *   Pointer to Ethernet device structure.
 626  *
 627  * @return
 628  *   true on exists, false on not.
 629  */
 630 bool
 631 mlx5_flex_parser_ecpri_exist(struct rte_eth_dev *dev)
 632 {
 633         struct mlx5_priv *priv = dev->data->dev_private;
 634         struct mlx5_flex_parser_profiles *prf =
 635                                 &priv->sh->fp[MLX5_FLEX_PARSER_ECPRI_0];
 636
 637         return !!prf->obj;
 638 }
 639
 640 /*
 641  * Allocation of a flex parser for eCPRI. Once created, this parser related
 642  * resources will be held until the device is closed.
 643  *
 644  * @param dev
 645  *   Pointer to Ethernet device structure.
 646  *
 647  * @return
 648  *   0 on success, a negative errno value otherwise and rte_errno is set.
 649  */
 650 int
 651 mlx5_flex_parser_ecpri_alloc(struct rte_eth_dev *dev)
 652 {
 653         struct mlx5_priv *priv = dev->data->dev_private;
 654         struct mlx5_flex_parser_profiles *prf =
 655                                 &priv->sh->fp[MLX5_FLEX_PARSER_ECPRI_0];
 656         struct mlx5_devx_graph_node_attr node = {
 657                 .modify_field_select = 0,
 658         };
 659         uint32_t ids[8];
 660         int ret;
 661
 662         if (!priv->config.hca_attr.parse_graph_flex_node) {
 663                 DRV_LOG(ERR, "Dynamic flex parser is not supported "
 664                         "for device %s.", priv->dev_data->name);
 665                 return -ENOTSUP;
 666         }
 667         node.header_length_mode = MLX5_GRAPH_NODE_LEN_FIXED;
 668         /* 8 bytes now: 4B common header + 4B message body header. */
 669         node.header_length_base_value = 0x8;
 670         /* After MAC layer: Ether / VLAN. */
 671         node.in[0].arc_parse_graph_node = MLX5_GRAPH_ARC_NODE_MAC;
 672         /* Type of compared condition should be 0xAEFE in the L2 layer. */
 673         node.in[0].compare_condition_value = RTE_ETHER_TYPE_ECPRI;
 674         /* Sample #0: type in common header. */
 675         node.sample[0].flow_match_sample_en = 1;
 676         /* Fixed offset. */
 677         node.sample[0].flow_match_sample_offset_mode = 0x0;
 678         /* Only the 2nd byte will be used. */
 679         node.sample[0].flow_match_sample_field_base_offset = 0x0;
 680         /* Sample #1: message payload. */
 681         node.sample[1].flow_match_sample_en = 1;
 682         /* Fixed offset. */
 683         node.sample[1].flow_match_sample_offset_mode = 0x0;
 684         /*
 685          * Only the first two bytes will be used right now, and its offset will
 686          * start after the common header that with the length of a DW(u32).
 687          */
 688         node.sample[1].flow_match_sample_field_base_offset = sizeof(uint32_t);
 689         prf->obj = mlx5_devx_cmd_create_flex_parser(priv->sh->ctx, &node);
 690         if (!prf->obj) {
 691                 DRV_LOG(ERR, "Failed to create flex parser node object.");
 692                 return (rte_errno == 0) ? -ENODEV : -rte_errno;
 693         }
 694         prf->num = 2;
 695         ret = mlx5_devx_cmd_query_parse_samples(prf->obj, ids, prf->num);
 696         if (ret) {
 697                 DRV_LOG(ERR, "Failed to query sample IDs.");
 698                 return (rte_errno == 0) ? -ENODEV : -rte_errno;
 699         }
 700         prf->offset[0] = 0x0;
 701         prf->offset[1] = sizeof(uint32_t);
 702         prf->ids[0] = ids[0];
 703         prf->ids[1] = ids[1];
 704         return 0;
 705 }
 706
 707 /*
 708  * Destroy the flex parser node, including the parser itself, input / output
 709  * arcs and DW samples. Resources could be reused then.
 710  *
 711  * @param dev
 712  *   Pointer to Ethernet device structure.
 713  */
 714 static void
 715 mlx5_flex_parser_ecpri_release(struct rte_eth_dev *dev)
 716 {
 717         struct mlx5_priv *priv = dev->data->dev_private;
 718         struct mlx5_flex_parser_profiles *prf =
 719                                 &priv->sh->fp[MLX5_FLEX_PARSER_ECPRI_0];
 720
 721         if (prf->obj)
 722                 mlx5_devx_cmd_destroy(prf->obj);
 723         prf->obj = NULL;
 724 }
 725
 726 /*
 727  * Allocate Rx and Tx UARs in robust fashion.
 728  * This routine handles the following UAR allocation issues:
 729  *
 730  *  - tries to allocate the UAR with the most appropriate memory
 731  *    mapping type from the ones supported by the host
 732  *
 733  *  - tries to allocate the UAR with non-NULL base address
 734  *    OFED 5.0.x and Upstream rdma_core before v29 returned the NULL as
 735  *    UAR base address if UAR was not the first object in the UAR page.
 736  *    It caused the PMD failure and we should try to get another UAR
 737  *    till we get the first one with non-NULL base address returned.
 738  */
 739 static int
 740 mlx5_alloc_rxtx_uars(struct mlx5_dev_ctx_shared *sh,
 741                      const struct mlx5_dev_config *config)
 742 {
 743         uint32_t uar_mapping, retry;
 744         int err = 0;
 745         void *base_addr;
 746
 747         for (retry = 0; retry < MLX5_ALLOC_UAR_RETRY; ++retry) {
 748 #ifdef MLX5DV_UAR_ALLOC_TYPE_NC
 749                 /* Control the mapping type according to the settings. */
 750                 uar_mapping = (config->dbnc == MLX5_TXDB_NCACHED) ?
 751                               MLX5DV_UAR_ALLOC_TYPE_NC :
 752                               MLX5DV_UAR_ALLOC_TYPE_BF;
 753 #else
 754                 RTE_SET_USED(config);
 755                 /*
 756                  * It seems we have no way to control the memory mapping type
 757                  * for the UAR, the default "Write-Combining" type is supposed.
 758                  * The UAR initialization on queue creation queries the
 759                  * actual mapping type done by Verbs/kernel and setups the
 760                  * PMD datapath accordingly.
 761                  */
 762                 uar_mapping = 0;
 763 #endif
 764                 sh->tx_uar = mlx5_glue->devx_alloc_uar(sh->ctx, uar_mapping);
 765 #ifdef MLX5DV_UAR_ALLOC_TYPE_NC
 766                 if (!sh->tx_uar &&
 767                     uar_mapping == MLX5DV_UAR_ALLOC_TYPE_BF) {
 768                         if (config->dbnc == MLX5_TXDB_CACHED ||
 769                             config->dbnc == MLX5_TXDB_HEURISTIC)
 770                                 DRV_LOG(WARNING, "Devarg tx_db_nc setting "
 771                                                  "is not supported by DevX");
 772                         /*
 773                          * In some environments like virtual machine
 774                          * the Write Combining mapped might be not supported
 775                          * and UAR allocation fails. We try "Non-Cached"
 776                          * mapping for the case. The tx_burst routines take
 777                          * the UAR mapping type into account on UAR setup
 778                          * on queue creation.
 779                          */
 780                         DRV_LOG(WARNING, "Failed to allocate Tx DevX UAR (BF)");
 781                         uar_mapping = MLX5DV_UAR_ALLOC_TYPE_NC;
 782                         sh->tx_uar = mlx5_glue->devx_alloc_uar
 783                                                         (sh->ctx, uar_mapping);
 784                 } else if (!sh->tx_uar &&
 785                            uar_mapping == MLX5DV_UAR_ALLOC_TYPE_NC) {
 786                         if (config->dbnc == MLX5_TXDB_NCACHED)
 787                                 DRV_LOG(WARNING, "Devarg tx_db_nc settings "
 788                                                  "is not supported by DevX");
 789                         /*
 790                          * If Verbs/kernel does not support "Non-Cached"
 791                          * try the "Write-Combining".
 792                          */
 793                         DRV_LOG(WARNING, "Failed to allocate Tx DevX UAR (NC)");
 794                         uar_mapping = MLX5DV_UAR_ALLOC_TYPE_BF;
 795                         sh->tx_uar = mlx5_glue->devx_alloc_uar
 796                                                         (sh->ctx, uar_mapping);
 797                 }
 798 #endif
 799                 if (!sh->tx_uar) {
 800                         DRV_LOG(ERR, "Failed to allocate Tx DevX UAR (BF/NC)");
 801                         err = ENOMEM;
 802                         goto exit;
 803                 }
 804                 base_addr = mlx5_os_get_devx_uar_base_addr(sh->tx_uar);
 805                 if (base_addr)
 806                         break;
 807                 /*
 808                  * The UARs are allocated by rdma_core within the
 809                  * IB device context, on context closure all UARs
 810                  * will be freed, should be no memory/object leakage.
 811                  */
 812                 DRV_LOG(WARNING, "Retrying to allocate Tx DevX UAR");
 813                 sh->tx_uar = NULL;
 814         }
 815         /* Check whether we finally succeeded with valid UAR allocation. */
 816         if (!sh->tx_uar) {
 817                 DRV_LOG(ERR, "Failed to allocate Tx DevX UAR (NULL base)");
 818                 err = ENOMEM;
 819                 goto exit;
 820         }
 821         for (retry = 0; retry < MLX5_ALLOC_UAR_RETRY; ++retry) {
 822                 uar_mapping = 0;
 823                 sh->devx_rx_uar = mlx5_glue->devx_alloc_uar
 824                                                         (sh->ctx, uar_mapping);
 825 #ifdef MLX5DV_UAR_ALLOC_TYPE_NC
 826                 if (!sh->devx_rx_uar &&
 827                     uar_mapping == MLX5DV_UAR_ALLOC_TYPE_BF) {
 828                         /*
 829                          * Rx UAR is used to control interrupts only,
 830                          * should be no datapath noticeable impact,
 831                          * can try "Non-Cached" mapping safely.
 832                          */
 833                         DRV_LOG(WARNING, "Failed to allocate Rx DevX UAR (BF)");
 834                         uar_mapping = MLX5DV_UAR_ALLOC_TYPE_NC;
 835                         sh->devx_rx_uar = mlx5_glue->devx_alloc_uar
 836                                                         (sh->ctx, uar_mapping);
 837                 }
 838 #endif
 839                 if (!sh->devx_rx_uar) {
 840                         DRV_LOG(ERR, "Failed to allocate Rx DevX UAR (BF/NC)");
 841                         err = ENOMEM;
 842                         goto exit;
 843                 }
 844                 base_addr = mlx5_os_get_devx_uar_base_addr(sh->devx_rx_uar);
 845                 if (base_addr)
 846                         break;
 847                 /*
 848                  * The UARs are allocated by rdma_core within the
 849                  * IB device context, on context closure all UARs
 850                  * will be freed, should be no memory/object leakage.
 851                  */
 852                 DRV_LOG(WARNING, "Retrying to allocate Rx DevX UAR");
 853                 sh->devx_rx_uar = NULL;
 854         }
 855         /* Check whether we finally succeeded with valid UAR allocation. */
 856         if (!sh->devx_rx_uar) {
 857                 DRV_LOG(ERR, "Failed to allocate Rx DevX UAR (NULL base)");
 858                 err = ENOMEM;
 859         }
 860 exit:
 861         return err;
 862 }
 863
 864 /**
 865  * Allocate shared device context. If there is multiport device the
 866  * master and representors will share this context, if there is single
 867  * port dedicated device, the context will be used by only given
 868  * port due to unification.
 869  *
 870  * Routine first searches the context for the specified device name,
 871  * if found the shared context assumed and reference counter is incremented.
 872  * If no context found the new one is created and initialized with specified
 873  * device context and parameters.
 874  *
 875  * @param[in] spawn
 876  *   Pointer to the device attributes (name, port, etc).
 877  * @param[in] config
 878  *   Pointer to device configuration structure.
 879  *
 880  * @return
 881  *   Pointer to mlx5_dev_ctx_shared object on success,
 882  *   otherwise NULL and rte_errno is set.
 883  */
 884 struct mlx5_dev_ctx_shared *
 885 mlx5_alloc_shared_dev_ctx(const struct mlx5_dev_spawn_data *spawn,
 886                            const struct mlx5_dev_config *config)
 887 {
 888         struct mlx5_dev_ctx_shared *sh;
 889         int err = 0;
 890         uint32_t i;
 891         struct mlx5_devx_tis_attr tis_attr = { 0 };
 892
 893         MLX5_ASSERT(spawn);
 894         /* Secondary process should not create the shared context. */
 895         MLX5_ASSERT(rte_eal_process_type() == RTE_PROC_PRIMARY);
 896         pthread_mutex_lock(&mlx5_dev_ctx_list_mutex);
 897         /* Search for IB context by device name. */
 898         LIST_FOREACH(sh, &mlx5_dev_ctx_list, next) {
 899                 if (!strcmp(sh->ibdev_name,
 900                         mlx5_os_get_dev_device_name(spawn->phys_dev))) {
 901                         sh->refcnt++;
 902                         goto exit;
 903                 }
 904         }
 905         /* No device found, we have to create new shared context. */
 906         MLX5_ASSERT(spawn->max_port);
 907         sh = mlx5_malloc(MLX5_MEM_ZERO | MLX5_MEM_RTE,
 908                          sizeof(struct mlx5_dev_ctx_shared) +
 909                          spawn->max_port *
 910                          sizeof(struct mlx5_dev_shared_port),
 911                          RTE_CACHE_LINE_SIZE, SOCKET_ID_ANY);
 912         if (!sh) {
 913                 DRV_LOG(ERR, "shared context allocation failure");
 914                 rte_errno  = ENOMEM;
 915                 goto exit;
 916         }
 917         err = mlx5_os_open_device(spawn, config, sh);
 918         if (!sh->ctx)
 919                 goto error;
 920         err = mlx5_os_get_dev_attr(sh->ctx, &sh->device_attr);
 921         if (err) {
 922                 DRV_LOG(DEBUG, "mlx5_os_get_dev_attr() failed");
 923                 goto error;
 924         }
 925         sh->refcnt = 1;
 926         sh->max_port = spawn->max_port;
 927         strncpy(sh->ibdev_name, mlx5_os_get_ctx_device_name(sh->ctx),
 928                 sizeof(sh->ibdev_name) - 1);
 929         strncpy(sh->ibdev_path, mlx5_os_get_ctx_device_path(sh->ctx),
 930                 sizeof(sh->ibdev_path) - 1);
 931         /*
 932          * Setting port_id to max unallowed value means
 933          * there is no interrupt subhandler installed for
 934          * the given port index i.
 935          */
 936         for (i = 0; i < sh->max_port; i++) {
 937                 sh->port[i].ih_port_id = RTE_MAX_ETHPORTS;
 938                 sh->port[i].devx_ih_port_id = RTE_MAX_ETHPORTS;
 939         }
 940         sh->pd = mlx5_glue->alloc_pd(sh->ctx);
 941         if (sh->pd == NULL) {
 942                 DRV_LOG(ERR, "PD allocation failure");
 943                 err = ENOMEM;
 944                 goto error;
 945         }
 946         if (sh->devx) {
 947                 /* Query the EQN for this core. */
 948                 err = mlx5_glue->devx_query_eqn(sh->ctx, 0, &sh->eqn);
 949                 if (err) {
 950                         rte_errno = errno;
 951                         DRV_LOG(ERR, "Failed to query event queue number %d.",
 952                                 rte_errno);
 953                         goto error;
 954                 }
 955                 err = mlx5_os_get_pdn(sh->pd, &sh->pdn);
 956                 if (err) {
 957                         DRV_LOG(ERR, "Fail to extract pdn from PD");
 958                         goto error;
 959                 }
 960                 sh->td = mlx5_devx_cmd_create_td(sh->ctx);
 961                 if (!sh->td) {
 962                         DRV_LOG(ERR, "TD allocation failure");
 963                         err = ENOMEM;
 964                         goto error;
 965                 }
 966                 tis_attr.transport_domain = sh->td->id;
 967                 sh->tis = mlx5_devx_cmd_create_tis(sh->ctx, &tis_attr);
 968                 if (!sh->tis) {
 969                         DRV_LOG(ERR, "TIS allocation failure");
 970                         err = ENOMEM;
 971                         goto error;
 972                 }
 973                 err = mlx5_alloc_rxtx_uars(sh, config);
 974                 if (err)
 975                         goto error;
 976                 MLX5_ASSERT(sh->tx_uar);
 977                 MLX5_ASSERT(mlx5_os_get_devx_uar_base_addr(sh->tx_uar));
 978
 979                 MLX5_ASSERT(sh->devx_rx_uar);
 980                 MLX5_ASSERT(mlx5_os_get_devx_uar_base_addr(sh->devx_rx_uar));
 981         }
 982         sh->flow_id_pool = mlx5_flow_id_pool_alloc
 983                                         ((1 << HAIRPIN_FLOW_ID_BITS) - 1);
 984         if (!sh->flow_id_pool) {
 985                 DRV_LOG(ERR, "can't create flow id pool");
 986                 err = ENOMEM;
 987                 goto error;
 988         }
 989 #ifndef RTE_ARCH_64
 990         /* Initialize UAR access locks for 32bit implementations. */
 991         rte_spinlock_init(&sh->uar_lock_cq);
 992         for (i = 0; i < MLX5_UAR_PAGE_NUM_MAX; i++)
 993                 rte_spinlock_init(&sh->uar_lock[i]);
 994 #endif
 995         /*
 996          * Once the device is added to the list of memory event
 997          * callback, its global MR cache table cannot be expanded
 998          * on the fly because of deadlock. If it overflows, lookup
 999          * should be done by searching MR list linearly, which is slow.
1000          *
1001          * At this point the device is not added to the memory
1002          * event list yet, context is just being created.
1003          */
1004         err = mlx5_mr_btree_init(&sh->share_cache.cache,
1005                                  MLX5_MR_BTREE_CACHE_N * 2,
1006                                  spawn->pci_dev->device.numa_node);
1007         if (err) {
1008                 err = rte_errno;
1009                 goto error;
1010         }
1011         mlx5_os_set_reg_mr_cb(&sh->share_cache.reg_mr_cb,
1012                               &sh->share_cache.dereg_mr_cb);
1013         mlx5_os_dev_shared_handler_install(sh);
1014         sh->cnt_id_tbl = mlx5_l3t_create(MLX5_L3T_TYPE_DWORD);
1015         if (!sh->cnt_id_tbl) {
1016                 err = rte_errno;
1017                 goto error;
1018         }
1019         mlx5_flow_aging_init(sh);
1020         mlx5_flow_counters_mng_init(sh);
1021         mlx5_flow_ipool_create(sh, config);
1022         /* Add device to memory callback list. */
1023         rte_rwlock_write_lock(&mlx5_shared_data->mem_event_rwlock);
1024         LIST_INSERT_HEAD(&mlx5_shared_data->mem_event_cb_list,
1025                          sh, mem_event_cb);
1026         rte_rwlock_write_unlock(&mlx5_shared_data->mem_event_rwlock);
1027         /* Add context to the global device list. */
1028         LIST_INSERT_HEAD(&mlx5_dev_ctx_list, sh, next);
1029 exit:
1030         pthread_mutex_unlock(&mlx5_dev_ctx_list_mutex);
1031         return sh;
1032 error:
1033         pthread_mutex_destroy(&sh->txpp.mutex);
1034         pthread_mutex_unlock(&mlx5_dev_ctx_list_mutex);
1035         MLX5_ASSERT(sh);
1036         if (sh->cnt_id_tbl)
1037                 mlx5_l3t_destroy(sh->cnt_id_tbl);
1038         if (sh->tis)
1039                 claim_zero(mlx5_devx_cmd_destroy(sh->tis));
1040         if (sh->td)
1041                 claim_zero(mlx5_devx_cmd_destroy(sh->td));
1042         if (sh->devx_rx_uar)
1043                 mlx5_glue->devx_free_uar(sh->devx_rx_uar);
1044         if (sh->tx_uar)
1045                 mlx5_glue->devx_free_uar(sh->tx_uar);
1046         if (sh->pd)
1047                 claim_zero(mlx5_glue->dealloc_pd(sh->pd));
1048         if (sh->ctx)
1049                 claim_zero(mlx5_glue->close_device(sh->ctx));
1050         if (sh->flow_id_pool)
1051                 mlx5_flow_id_pool_release(sh->flow_id_pool);
1052         mlx5_free(sh);
1053         MLX5_ASSERT(err > 0);
1054         rte_errno = err;
1055         return NULL;
1056 }
1057
1058 /**
1059  * Free shared IB device context. Decrement counter and if zero free
1060  * all allocated resources and close handles.
1061  *
1062  * @param[in] sh
1063  *   Pointer to mlx5_dev_ctx_shared object to free
1064  */
1065 void
1066 mlx5_free_shared_dev_ctx(struct mlx5_dev_ctx_shared *sh)
1067 {
1068         pthread_mutex_lock(&mlx5_dev_ctx_list_mutex);
1069 #ifdef RTE_LIBRTE_MLX5_DEBUG
1070         /* Check the object presence in the list. */
1071         struct mlx5_dev_ctx_shared *lctx;
1072
1073         LIST_FOREACH(lctx, &mlx5_dev_ctx_list, next)
1074                 if (lctx == sh)
1075                         break;
1076         MLX5_ASSERT(lctx);
1077         if (lctx != sh) {
1078                 DRV_LOG(ERR, "Freeing non-existing shared IB context");
1079                 goto exit;
1080         }
1081 #endif
1082         MLX5_ASSERT(sh);
1083         MLX5_ASSERT(sh->refcnt);
1084         /* Secondary process should not free the shared context. */
1085         MLX5_ASSERT(rte_eal_process_type() == RTE_PROC_PRIMARY);
1086         if (--sh->refcnt)
1087                 goto exit;
1088         /* Remove from memory callback device list. */
1089         rte_rwlock_write_lock(&mlx5_shared_data->mem_event_rwlock);
1090         LIST_REMOVE(sh, mem_event_cb);
1091         rte_rwlock_write_unlock(&mlx5_shared_data->mem_event_rwlock);
1092         /* Release created Memory Regions. */
1093         mlx5_mr_release_cache(&sh->share_cache);
1094         /* Remove context from the global device list. */
1095         LIST_REMOVE(sh, next);
1096         pthread_mutex_unlock(&mlx5_dev_ctx_list_mutex);
1097         /*
1098          *  Ensure there is no async event handler installed.
1099          *  Only primary process handles async device events.
1100          **/
1101         mlx5_flow_counters_mng_close(sh);
1102         mlx5_flow_ipool_destroy(sh);
1103         mlx5_os_dev_shared_handler_uninstall(sh);
1104         if (sh->cnt_id_tbl) {
1105                 mlx5_l3t_destroy(sh->cnt_id_tbl);
1106                 sh->cnt_id_tbl = NULL;
1107         }
1108         if (sh->tx_uar) {
1109                 mlx5_glue->devx_free_uar(sh->tx_uar);
1110                 sh->tx_uar = NULL;
1111         }
1112         if (sh->pd)
1113                 claim_zero(mlx5_glue->dealloc_pd(sh->pd));
1114         if (sh->tis)
1115                 claim_zero(mlx5_devx_cmd_destroy(sh->tis));
1116         if (sh->td)
1117                 claim_zero(mlx5_devx_cmd_destroy(sh->td));
1118         if (sh->devx_rx_uar)
1119                 mlx5_glue->devx_free_uar(sh->devx_rx_uar);
1120         if (sh->ctx)
1121                 claim_zero(mlx5_glue->close_device(sh->ctx));
1122         if (sh->flow_id_pool)
1123                 mlx5_flow_id_pool_release(sh->flow_id_pool);
1124         pthread_mutex_destroy(&sh->txpp.mutex);
1125         mlx5_free(sh);
1126         return;
1127 exit:
1128         pthread_mutex_unlock(&mlx5_dev_ctx_list_mutex);
1129 }
1130
1131 /**
1132  * Destroy table hash list and all the root entries per domain.
1133  *
1134  * @param[in] priv
1135  *   Pointer to the private device data structure.
1136  */
1137 void
1138 mlx5_free_table_hash_list(struct mlx5_priv *priv)
1139 {
1140         struct mlx5_dev_ctx_shared *sh = priv->sh;
1141         struct mlx5_flow_tbl_data_entry *tbl_data;
1142         union mlx5_flow_tbl_key table_key = {
1143                 {
1144                         .table_id = 0,
1145                         .reserved = 0,
1146                         .domain = 0,
1147                         .direction = 0,
1148                 }
1149         };
1150         struct mlx5_hlist_entry *pos;
1151
1152         if (!sh->flow_tbls)
1153                 return;
1154         pos = mlx5_hlist_lookup(sh->flow_tbls, table_key.v64);
1155         if (pos) {
1156                 tbl_data = container_of(pos, struct mlx5_flow_tbl_data_entry,
1157                                         entry);
1158                 MLX5_ASSERT(tbl_data);
1159                 mlx5_hlist_remove(sh->flow_tbls, pos);
1160                 mlx5_free(tbl_data);
1161         }
1162         table_key.direction = 1;
1163         pos = mlx5_hlist_lookup(sh->flow_tbls, table_key.v64);
1164         if (pos) {
1165                 tbl_data = container_of(pos, struct mlx5_flow_tbl_data_entry,
1166                                         entry);
1167                 MLX5_ASSERT(tbl_data);
1168                 mlx5_hlist_remove(sh->flow_tbls, pos);
1169                 mlx5_free(tbl_data);
1170         }
1171         table_key.direction = 0;
1172         table_key.domain = 1;
1173         pos = mlx5_hlist_lookup(sh->flow_tbls, table_key.v64);
1174         if (pos) {
1175                 tbl_data = container_of(pos, struct mlx5_flow_tbl_data_entry,
1176                                         entry);
1177                 MLX5_ASSERT(tbl_data);
1178                 mlx5_hlist_remove(sh->flow_tbls, pos);
1179                 mlx5_free(tbl_data);
1180         }
1181         mlx5_hlist_destroy(sh->flow_tbls, NULL, NULL);
1182 }
1183
1184 /**
1185  * Initialize flow table hash list and create the root tables entry
1186  * for each domain.
1187  *
1188  * @param[in] priv
1189  *   Pointer to the private device data structure.
1190  *
1191  * @return
1192  *   Zero on success, positive error code otherwise.
1193  */
1194 int
1195 mlx5_alloc_table_hash_list(struct mlx5_priv *priv)
1196 {
1197         struct mlx5_dev_ctx_shared *sh = priv->sh;
1198         char s[MLX5_HLIST_NAMESIZE];
1199         int err = 0;
1200
1201         MLX5_ASSERT(sh);
1202         snprintf(s, sizeof(s), "%s_flow_table", priv->sh->ibdev_name);
1203         sh->flow_tbls = mlx5_hlist_create(s, MLX5_FLOW_TABLE_HLIST_ARRAY_SIZE);
1204         if (!sh->flow_tbls) {
1205                 DRV_LOG(ERR, "flow tables with hash creation failed.");
1206                 err = ENOMEM;
1207                 return err;
1208         }
1209 #ifndef HAVE_MLX5DV_DR
1210         /*
1211          * In case we have not DR support, the zero tables should be created
1212          * because DV expect to see them even if they cannot be created by
1213          * RDMA-CORE.
1214          */
1215         union mlx5_flow_tbl_key table_key = {
1216                 {
1217                         .table_id = 0,
1218                         .reserved = 0,
1219                         .domain = 0,
1220                         .direction = 0,
1221                 }
1222         };
1223         struct mlx5_flow_tbl_data_entry *tbl_data = mlx5_malloc(MLX5_MEM_ZERO,
1224                                                           sizeof(*tbl_data), 0,
1225                                                           SOCKET_ID_ANY);
1226
1227         if (!tbl_data) {
1228                 err = ENOMEM;
1229                 goto error;
1230         }
1231         tbl_data->entry.key = table_key.v64;
1232         err = mlx5_hlist_insert(sh->flow_tbls, &tbl_data->entry);
1233         if (err)
1234                 goto error;
1235         rte_atomic32_init(&tbl_data->tbl.refcnt);
1236         rte_atomic32_inc(&tbl_data->tbl.refcnt);
1237         table_key.direction = 1;
1238         tbl_data = mlx5_malloc(MLX5_MEM_ZERO, sizeof(*tbl_data), 0,
1239                                SOCKET_ID_ANY);
1240         if (!tbl_data) {
1241                 err = ENOMEM;
1242                 goto error;
1243         }
1244         tbl_data->entry.key = table_key.v64;
1245         err = mlx5_hlist_insert(sh->flow_tbls, &tbl_data->entry);
1246         if (err)
1247                 goto error;
1248         rte_atomic32_init(&tbl_data->tbl.refcnt);
1249         rte_atomic32_inc(&tbl_data->tbl.refcnt);
1250         table_key.direction = 0;
1251         table_key.domain = 1;
1252         tbl_data = mlx5_malloc(MLX5_MEM_ZERO, sizeof(*tbl_data), 0,
1253                                SOCKET_ID_ANY);
1254         if (!tbl_data) {
1255                 err = ENOMEM;
1256                 goto error;
1257         }
1258         tbl_data->entry.key = table_key.v64;
1259         err = mlx5_hlist_insert(sh->flow_tbls, &tbl_data->entry);
1260         if (err)
1261                 goto error;
1262         rte_atomic32_init(&tbl_data->tbl.refcnt);
1263         rte_atomic32_inc(&tbl_data->tbl.refcnt);
1264         return err;
1265 error:
1266         mlx5_free_table_hash_list(priv);
1267 #endif /* HAVE_MLX5DV_DR */
1268         return err;
1269 }
1270
1271 /**
1272  * Retrieve integer value from environment variable.
1273  *
1274  * @param[in] name
1275  *   Environment variable name.
1276  *
1277  * @return
1278  *   Integer value, 0 if the variable is not set.
1279  */
1280 int
1281 mlx5_getenv_int(const char *name)
1282 {
1283         const char *val = getenv(name);
1284
1285         if (val == NULL)
1286                 return 0;
1287         return atoi(val);
1288 }
1289
1290 /**
1291  * DPDK callback to add udp tunnel port
1292  *
1293  * @param[in] dev
1294  *   A pointer to eth_dev
1295  * @param[in] udp_tunnel
1296  *   A pointer to udp tunnel
1297  *
1298  * @return
1299  *   0 on valid udp ports and tunnels, -ENOTSUP otherwise.
1300  */
1301 int
1302 mlx5_udp_tunnel_port_add(struct rte_eth_dev *dev __rte_unused,
1303                          struct rte_eth_udp_tunnel *udp_tunnel)
1304 {
1305         MLX5_ASSERT(udp_tunnel != NULL);
1306         if (udp_tunnel->prot_type == RTE_TUNNEL_TYPE_VXLAN &&
1307             udp_tunnel->udp_port == 4789)
1308                 return 0;
1309         if (udp_tunnel->prot_type == RTE_TUNNEL_TYPE_VXLAN_GPE &&
1310             udp_tunnel->udp_port == 4790)
1311                 return 0;
1312         return -ENOTSUP;
1313 }
1314
1315 /**
1316  * Initialize process private data structure.
1317  *
1318  * @param dev
1319  *   Pointer to Ethernet device structure.
1320  *
1321  * @return
1322  *   0 on success, a negative errno value otherwise and rte_errno is set.
1323  */
1324 int
1325 mlx5_proc_priv_init(struct rte_eth_dev *dev)
1326 {
1327         struct mlx5_priv *priv = dev->data->dev_private;
1328         struct mlx5_proc_priv *ppriv;
1329         size_t ppriv_size;
1330
1331         /*
1332          * UAR register table follows the process private structure. BlueFlame
1333          * registers for Tx queues are stored in the table.
1334          */
1335         ppriv_size =
1336                 sizeof(struct mlx5_proc_priv) + priv->txqs_n * sizeof(void *);
1337         ppriv = mlx5_malloc(MLX5_MEM_RTE, ppriv_size, RTE_CACHE_LINE_SIZE,
1338                             dev->device->numa_node);
1339         if (!ppriv) {
1340                 rte_errno = ENOMEM;
1341                 return -rte_errno;
1342         }
1343         ppriv->uar_table_sz = ppriv_size;
1344         dev->process_private = ppriv;
1345         return 0;
1346 }
1347
1348 /**
1349  * Un-initialize process private data structure.
1350  *
1351  * @param dev
1352  *   Pointer to Ethernet device structure.
1353  */
1354 static void
1355 mlx5_proc_priv_uninit(struct rte_eth_dev *dev)
1356 {
1357         if (!dev->process_private)
1358                 return;
1359         mlx5_free(dev->process_private);
1360         dev->process_private = NULL;
1361 }
1362
1363 /**
1364  * DPDK callback to close the device.
1365  *
1366  * Destroy all queues and objects, free memory.
1367  *
1368  * @param dev
1369  *   Pointer to Ethernet device structure.
1370  */
1371 int
1372 mlx5_dev_close(struct rte_eth_dev *dev)
1373 {
1374         struct mlx5_priv *priv = dev->data->dev_private;
1375         unsigned int i;
1376         int ret;
1377
1378         if (rte_eal_process_type() == RTE_PROC_SECONDARY) {
1379                 /* Check if process_private released. */
1380                 if (!dev->process_private)
1381                         return 0;
1382                 mlx5_tx_uar_uninit_secondary(dev);
1383                 mlx5_proc_priv_uninit(dev);
1384                 rte_eth_dev_release_port(dev);
1385                 return 0;
1386         }
1387         if (!priv->sh)
1388                 return 0;
1389         DRV_LOG(DEBUG, "port %u closing device \"%s\"",
1390                 dev->data->port_id,
1391                 ((priv->sh->ctx != NULL) ?
1392                 mlx5_os_get_ctx_device_name(priv->sh->ctx) : ""));
1393         /*
1394          * If default mreg copy action is removed at the stop stage,
1395          * the search will return none and nothing will be done anymore.
1396          */
1397         mlx5_flow_stop_default(dev);
1398         mlx5_traffic_disable(dev);
1399         /*
1400          * If all the flows are already flushed in the device stop stage,
1401          * then this will return directly without any action.
1402          */
1403         mlx5_flow_list_flush(dev, &priv->flows, true);
1404         mlx5_flow_meter_flush(dev, NULL);
1405         /* Free the intermediate buffers for flow creation. */
1406         mlx5_flow_free_intermediate(dev);
1407         /* Prevent crashes when queues are still in use. */
1408         dev->rx_pkt_burst = removed_rx_burst;
1409         dev->tx_pkt_burst = removed_tx_burst;
1410         rte_wmb();
1411         /* Disable datapath on secondary process. */
1412         mlx5_mp_os_req_stop_rxtx(dev);
1413         /* Free the eCPRI flex parser resource. */
1414         mlx5_flex_parser_ecpri_release(dev);
1415         if (priv->rxqs != NULL) {
1416                 /* XXX race condition if mlx5_rx_burst() is still running. */
1417                 usleep(1000);
1418                 for (i = 0; (i != priv->rxqs_n); ++i)
1419                         mlx5_rxq_release(dev, i);
1420                 priv->rxqs_n = 0;
1421                 priv->rxqs = NULL;
1422         }
1423         if (priv->txqs != NULL) {
1424                 /* XXX race condition if mlx5_tx_burst() is still running. */
1425                 usleep(1000);
1426                 for (i = 0; (i != priv->txqs_n); ++i)
1427                         mlx5_txq_release(dev, i);
1428                 priv->txqs_n = 0;
1429                 priv->txqs = NULL;
1430         }
1431         mlx5_proc_priv_uninit(dev);
1432         if (priv->mreg_cp_tbl)
1433                 mlx5_hlist_destroy(priv->mreg_cp_tbl, NULL, NULL);
1434         mlx5_mprq_free_mp(dev);
1435         mlx5_os_free_shared_dr(priv);
1436         if (priv->rss_conf.rss_key != NULL)
1437                 mlx5_free(priv->rss_conf.rss_key);
1438         if (priv->reta_idx != NULL)
1439                 mlx5_free(priv->reta_idx);
1440         if (priv->config.vf)
1441                 mlx5_os_mac_addr_flush(dev);
1442         if (priv->nl_socket_route >= 0)
1443                 close(priv->nl_socket_route);
1444         if (priv->nl_socket_rdma >= 0)
1445                 close(priv->nl_socket_rdma);
1446         if (priv->vmwa_context)
1447                 mlx5_vlan_vmwa_exit(priv->vmwa_context);
1448         ret = mlx5_hrxq_verify(dev);
1449         if (ret)
1450                 DRV_LOG(WARNING, "port %u some hash Rx queue still remain",
1451                         dev->data->port_id);
1452         ret = mlx5_ind_table_obj_verify(dev);
1453         if (ret)
1454                 DRV_LOG(WARNING, "port %u some indirection table still remain",
1455                         dev->data->port_id);
1456         ret = mlx5_rxq_obj_verify(dev);
1457         if (ret)
1458                 DRV_LOG(WARNING, "port %u some Rx queue objects still remain",
1459                         dev->data->port_id);
1460         ret = mlx5_rxq_verify(dev);
1461         if (ret)
1462                 DRV_LOG(WARNING, "port %u some Rx queues still remain",
1463                         dev->data->port_id);
1464         ret = mlx5_txq_obj_verify(dev);
1465         if (ret)
1466                 DRV_LOG(WARNING, "port %u some Verbs Tx queue still remain",
1467                         dev->data->port_id);
1468         ret = mlx5_txq_verify(dev);
1469         if (ret)
1470                 DRV_LOG(WARNING, "port %u some Tx queues still remain",
1471                         dev->data->port_id);
1472         ret = mlx5_flow_verify(dev);
1473         if (ret)
1474                 DRV_LOG(WARNING, "port %u some flows still remain",
1475                         dev->data->port_id);
1476         /*
1477          * Free the shared context in last turn, because the cleanup
1478          * routines above may use some shared fields, like
1479          * mlx5_os_mac_addr_flush() uses ibdev_path for retrieveing
1480          * ifindex if Netlink fails.
1481          */
1482         mlx5_free_shared_dev_ctx(priv->sh);
1483         if (priv->domain_id != RTE_ETH_DEV_SWITCH_DOMAIN_ID_INVALID) {
1484                 unsigned int c = 0;
1485                 uint16_t port_id;
1486
1487                 MLX5_ETH_FOREACH_DEV(port_id, priv->pci_dev) {
1488                         struct mlx5_priv *opriv =
1489                                 rte_eth_devices[port_id].data->dev_private;
1490
1491                         if (!opriv ||
1492                             opriv->domain_id != priv->domain_id ||
1493                             &rte_eth_devices[port_id] == dev)
1494                                 continue;
1495                         ++c;
1496                         break;
1497                 }
1498                 if (!c)
1499                         claim_zero(rte_eth_switch_domain_free(priv->domain_id));
1500         }
1501         memset(priv, 0, sizeof(*priv));
1502         priv->domain_id = RTE_ETH_DEV_SWITCH_DOMAIN_ID_INVALID;
1503         /*
1504          * Reset mac_addrs to NULL such that it is not freed as part of
1505          * rte_eth_dev_release_port(). mac_addrs is part of dev_private so
1506          * it is freed when dev_private is freed.
1507          */
1508         dev->data->mac_addrs = NULL;
1509         return 0;
1510 }
1511
1512 /**
1513  * Verify and store value for device argument.
1514  *
1515  * @param[in] key
1516  *   Key argument to verify.
1517  * @param[in] val
1518  *   Value associated with key.
1519  * @param opaque
1520  *   User data.
1521  *
1522  * @return
1523  *   0 on success, a negative errno value otherwise and rte_errno is set.
1524  */
1525 static int
1526 mlx5_args_check(const char *key, const char *val, void *opaque)
1527 {
1528         struct mlx5_dev_config *config = opaque;
1529         unsigned long mod;
1530         signed long tmp;
1531
1532         /* No-op, port representors are processed in mlx5_dev_spawn(). */
1533         if (!strcmp(MLX5_REPRESENTOR, key))
1534                 return 0;
1535         errno = 0;
1536         tmp = strtol(val, NULL, 0);
1537         if (errno) {
1538                 rte_errno = errno;
1539                 DRV_LOG(WARNING, "%s: \"%s\" is not a valid integer", key, val);
1540                 return -rte_errno;
1541         }
1542         if (tmp < 0 && strcmp(MLX5_TX_PP, key) && strcmp(MLX5_TX_SKEW, key)) {
1543                 /* Negative values are acceptable for some keys only. */
1544                 rte_errno = EINVAL;
1545                 DRV_LOG(WARNING, "%s: invalid negative value \"%s\"", key, val);
1546                 return -rte_errno;
1547         }
1548         mod = tmp >= 0 ? tmp : -tmp;
1549         if (strcmp(MLX5_RXQ_CQE_COMP_EN, key) == 0) {
1550                 config->cqe_comp = !!tmp;
1551         } else if (strcmp(MLX5_RXQ_CQE_PAD_EN, key) == 0) {
1552                 config->cqe_pad = !!tmp;
1553         } else if (strcmp(MLX5_RXQ_PKT_PAD_EN, key) == 0) {
1554                 config->hw_padding = !!tmp;
1555         } else if (strcmp(MLX5_RX_MPRQ_EN, key) == 0) {
1556                 config->mprq.enabled = !!tmp;
1557         } else if (strcmp(MLX5_RX_MPRQ_LOG_STRIDE_NUM, key) == 0) {
1558                 config->mprq.stride_num_n = tmp;
1559         } else if (strcmp(MLX5_RX_MPRQ_LOG_STRIDE_SIZE, key) == 0) {
1560                 config->mprq.stride_size_n = tmp;
1561         } else if (strcmp(MLX5_RX_MPRQ_MAX_MEMCPY_LEN, key) == 0) {
1562                 config->mprq.max_memcpy_len = tmp;
1563         } else if (strcmp(MLX5_RXQS_MIN_MPRQ, key) == 0) {
1564                 config->mprq.min_rxqs_num = tmp;
1565         } else if (strcmp(MLX5_TXQ_INLINE, key) == 0) {
1566                 DRV_LOG(WARNING, "%s: deprecated parameter,"
1567                                  " converted to txq_inline_max", key);
1568                 config->txq_inline_max = tmp;
1569         } else if (strcmp(MLX5_TXQ_INLINE_MAX, key) == 0) {
1570                 config->txq_inline_max = tmp;
1571         } else if (strcmp(MLX5_TXQ_INLINE_MIN, key) == 0) {
1572                 config->txq_inline_min = tmp;
1573         } else if (strcmp(MLX5_TXQ_INLINE_MPW, key) == 0) {
1574                 config->txq_inline_mpw = tmp;
1575         } else if (strcmp(MLX5_TXQS_MIN_INLINE, key) == 0) {
1576                 config->txqs_inline = tmp;
1577         } else if (strcmp(MLX5_TXQS_MAX_VEC, key) == 0) {
1578                 DRV_LOG(WARNING, "%s: deprecated parameter, ignored", key);
1579         } else if (strcmp(MLX5_TXQ_MPW_EN, key) == 0) {
1580                 config->mps = !!tmp;
1581         } else if (strcmp(MLX5_TX_DB_NC, key) == 0) {
1582                 if (tmp != MLX5_TXDB_CACHED &&
1583                     tmp != MLX5_TXDB_NCACHED &&
1584                     tmp != MLX5_TXDB_HEURISTIC) {
1585                         DRV_LOG(ERR, "invalid Tx doorbell "
1586                                      "mapping parameter");
1587                         rte_errno = EINVAL;
1588                         return -rte_errno;
1589                 }
1590                 config->dbnc = tmp;
1591         } else if (strcmp(MLX5_TXQ_MPW_HDR_DSEG_EN, key) == 0) {
1592                 DRV_LOG(WARNING, "%s: deprecated parameter, ignored", key);
1593         } else if (strcmp(MLX5_TXQ_MAX_INLINE_LEN, key) == 0) {
1594                 DRV_LOG(WARNING, "%s: deprecated parameter,"
1595                                  " converted to txq_inline_mpw", key);
1596                 config->txq_inline_mpw = tmp;
1597         } else if (strcmp(MLX5_TX_VEC_EN, key) == 0) {
1598                 DRV_LOG(WARNING, "%s: deprecated parameter, ignored", key);
1599         } else if (strcmp(MLX5_TX_PP, key) == 0) {
1600                 if (!mod) {
1601                         DRV_LOG(ERR, "Zero Tx packet pacing parameter");
1602                         rte_errno = EINVAL;
1603                         return -rte_errno;
1604                 }
1605                 config->tx_pp = tmp;
1606         } else if (strcmp(MLX5_TX_SKEW, key) == 0) {
1607                 config->tx_skew = tmp;
1608         } else if (strcmp(MLX5_RX_VEC_EN, key) == 0) {
1609                 config->rx_vec_en = !!tmp;
1610         } else if (strcmp(MLX5_L3_VXLAN_EN, key) == 0) {
1611                 config->l3_vxlan_en = !!tmp;
1612         } else if (strcmp(MLX5_VF_NL_EN, key) == 0) {
1613                 config->vf_nl_en = !!tmp;
1614         } else if (strcmp(MLX5_DV_ESW_EN, key) == 0) {
1615                 config->dv_esw_en = !!tmp;
1616         } else if (strcmp(MLX5_DV_FLOW_EN, key) == 0) {
1617                 config->dv_flow_en = !!tmp;
1618         } else if (strcmp(MLX5_DV_XMETA_EN, key) == 0) {
1619                 if (tmp != MLX5_XMETA_MODE_LEGACY &&
1620                     tmp != MLX5_XMETA_MODE_META16 &&
1621                     tmp != MLX5_XMETA_MODE_META32) {
1622                         DRV_LOG(ERR, "invalid extensive "
1623                                      "metadata parameter");
1624                         rte_errno = EINVAL;
1625                         return -rte_errno;
1626                 }
1627                 config->dv_xmeta_en = tmp;
1628         } else if (strcmp(MLX5_LACP_BY_USER, key) == 0) {
1629                 config->lacp_by_user = !!tmp;
1630         } else if (strcmp(MLX5_MR_EXT_MEMSEG_EN, key) == 0) {
1631                 config->mr_ext_memseg_en = !!tmp;
1632         } else if (strcmp(MLX5_MAX_DUMP_FILES_NUM, key) == 0) {
1633                 config->max_dump_files_num = tmp;
1634         } else if (strcmp(MLX5_LRO_TIMEOUT_USEC, key) == 0) {
1635                 config->lro.timeout = tmp;
1636         } else if (strcmp(MLX5_CLASS_ARG_NAME, key) == 0) {
1637                 DRV_LOG(DEBUG, "class argument is %s.", val);
1638         } else if (strcmp(MLX5_HP_BUF_SIZE, key) == 0) {
1639                 config->log_hp_size = tmp;
1640         } else if (strcmp(MLX5_RECLAIM_MEM, key) == 0) {
1641                 if (tmp != MLX5_RCM_NONE &&
1642                     tmp != MLX5_RCM_LIGHT &&
1643                     tmp != MLX5_RCM_AGGR) {
1644                         DRV_LOG(ERR, "Unrecognize %s: \"%s\"", key, val);
1645                         rte_errno = EINVAL;
1646                         return -rte_errno;
1647                 }
1648                 config->reclaim_mode = tmp;
1649         } else if (strcmp(MLX5_SYS_MEM_EN, key) == 0) {
1650                 config->sys_mem_en = !!tmp;
1651         } else if (strcmp(MLX5_DECAP_EN, key) == 0) {
1652                 config->decap_en = !!tmp;
1653         } else {
1654                 DRV_LOG(WARNING, "%s: unknown parameter", key);
1655                 rte_errno = EINVAL;
1656                 return -rte_errno;
1657         }
1658         return 0;
1659 }
1660
1661 /**
1662  * Parse device parameters.
1663  *
1664  * @param config
1665  *   Pointer to device configuration structure.
1666  * @param devargs
1667  *   Device arguments structure.
1668  *
1669  * @return
1670  *   0 on success, a negative errno value otherwise and rte_errno is set.
1671  */
1672 int
1673 mlx5_args(struct mlx5_dev_config *config, struct rte_devargs *devargs)
1674 {
1675         const char **params = (const char *[]){
1676                 MLX5_RXQ_CQE_COMP_EN,
1677                 MLX5_RXQ_CQE_PAD_EN,
1678                 MLX5_RXQ_PKT_PAD_EN,
1679                 MLX5_RX_MPRQ_EN,
1680                 MLX5_RX_MPRQ_LOG_STRIDE_NUM,
1681                 MLX5_RX_MPRQ_LOG_STRIDE_SIZE,
1682                 MLX5_RX_MPRQ_MAX_MEMCPY_LEN,
1683                 MLX5_RXQS_MIN_MPRQ,
1684                 MLX5_TXQ_INLINE,
1685                 MLX5_TXQ_INLINE_MIN,
1686                 MLX5_TXQ_INLINE_MAX,
1687                 MLX5_TXQ_INLINE_MPW,
1688                 MLX5_TXQS_MIN_INLINE,
1689                 MLX5_TXQS_MAX_VEC,
1690                 MLX5_TXQ_MPW_EN,
1691                 MLX5_TXQ_MPW_HDR_DSEG_EN,
1692                 MLX5_TXQ_MAX_INLINE_LEN,
1693                 MLX5_TX_DB_NC,
1694                 MLX5_TX_PP,
1695                 MLX5_TX_SKEW,
1696                 MLX5_TX_VEC_EN,
1697                 MLX5_RX_VEC_EN,
1698                 MLX5_L3_VXLAN_EN,
1699                 MLX5_VF_NL_EN,
1700                 MLX5_DV_ESW_EN,
1701                 MLX5_DV_FLOW_EN,
1702                 MLX5_DV_XMETA_EN,
1703                 MLX5_LACP_BY_USER,
1704                 MLX5_MR_EXT_MEMSEG_EN,
1705                 MLX5_REPRESENTOR,
1706                 MLX5_MAX_DUMP_FILES_NUM,
1707                 MLX5_LRO_TIMEOUT_USEC,
1708                 MLX5_CLASS_ARG_NAME,
1709                 MLX5_HP_BUF_SIZE,
1710                 MLX5_RECLAIM_MEM,
1711                 MLX5_SYS_MEM_EN,
1712                 MLX5_DECAP_EN,
1713                 NULL,
1714         };
1715         struct rte_kvargs *kvlist;
1716         int ret = 0;
1717         int i;
1718
1719         if (devargs == NULL)
1720                 return 0;
1721         /* Following UGLY cast is done to pass checkpatch. */
1722         kvlist = rte_kvargs_parse(devargs->args, params);
1723         if (kvlist == NULL) {
1724                 rte_errno = EINVAL;
1725                 return -rte_errno;
1726         }
1727         /* Process parameters. */
1728         for (i = 0; (params[i] != NULL); ++i) {
1729                 if (rte_kvargs_count(kvlist, params[i])) {
1730                         ret = rte_kvargs_process(kvlist, params[i],
1731                                                  mlx5_args_check, config);
1732                         if (ret) {
1733                                 rte_errno = EINVAL;
1734                                 rte_kvargs_free(kvlist);
1735                                 return -rte_errno;
1736                         }
1737                 }
1738         }
1739         rte_kvargs_free(kvlist);
1740         return 0;
1741 }
1742
1743 /**
1744  * Configures the minimal amount of data to inline into WQE
1745  * while sending packets.
1746  *
1747  * - the txq_inline_min has the maximal priority, if this
1748  *   key is specified in devargs
1749  * - if DevX is enabled the inline mode is queried from the
1750  *   device (HCA attributes and NIC vport context if needed).
1751  * - otherwise L2 mode (18 bytes) is assumed for ConnectX-4/4 Lx
1752  *   and none (0 bytes) for other NICs
1753  *
1754  * @param spawn
1755  *   Verbs device parameters (name, port, switch_info) to spawn.
1756  * @param config
1757  *   Device configuration parameters.
1758  */
1759 void
1760 mlx5_set_min_inline(struct mlx5_dev_spawn_data *spawn,
1761                     struct mlx5_dev_config *config)
1762 {
1763         if (config->txq_inline_min != MLX5_ARG_UNSET) {
1764                 /* Application defines size of inlined data explicitly. */
1765                 switch (spawn->pci_dev->id.device_id) {
1766                 case PCI_DEVICE_ID_MELLANOX_CONNECTX4:
1767                 case PCI_DEVICE_ID_MELLANOX_CONNECTX4VF:
1768                         if (config->txq_inline_min <
1769                                        (int)MLX5_INLINE_HSIZE_L2) {
1770                                 DRV_LOG(DEBUG,
1771                                         "txq_inline_mix aligned to minimal"
1772                                         " ConnectX-4 required value %d",
1773                                         (int)MLX5_INLINE_HSIZE_L2);
1774                                 config->txq_inline_min = MLX5_INLINE_HSIZE_L2;
1775                         }
1776                         break;
1777                 }
1778                 goto exit;
1779         }
1780         if (config->hca_attr.eth_net_offloads) {
1781                 /* We have DevX enabled, inline mode queried successfully. */
1782                 switch (config->hca_attr.wqe_inline_mode) {
1783                 case MLX5_CAP_INLINE_MODE_L2:
1784                         /* outer L2 header must be inlined. */
1785                         config->txq_inline_min = MLX5_INLINE_HSIZE_L2;
1786                         goto exit;
1787                 case MLX5_CAP_INLINE_MODE_NOT_REQUIRED:
1788                         /* No inline data are required by NIC. */
1789                         config->txq_inline_min = MLX5_INLINE_HSIZE_NONE;
1790                         config->hw_vlan_insert =
1791                                 config->hca_attr.wqe_vlan_insert;
1792                         DRV_LOG(DEBUG, "Tx VLAN insertion is supported");
1793                         goto exit;
1794                 case MLX5_CAP_INLINE_MODE_VPORT_CONTEXT:
1795                         /* inline mode is defined by NIC vport context. */
1796                         if (!config->hca_attr.eth_virt)
1797                                 break;
1798                         switch (config->hca_attr.vport_inline_mode) {
1799                         case MLX5_INLINE_MODE_NONE:
1800                                 config->txq_inline_min =
1801                                         MLX5_INLINE_HSIZE_NONE;
1802                                 goto exit;
1803                         case MLX5_INLINE_MODE_L2:
1804                                 config->txq_inline_min =
1805                                         MLX5_INLINE_HSIZE_L2;
1806                                 goto exit;
1807                         case MLX5_INLINE_MODE_IP:
1808                                 config->txq_inline_min =
1809                                         MLX5_INLINE_HSIZE_L3;
1810                                 goto exit;
1811                         case MLX5_INLINE_MODE_TCP_UDP:
1812                                 config->txq_inline_min =
1813                                         MLX5_INLINE_HSIZE_L4;
1814                                 goto exit;
1815                         case MLX5_INLINE_MODE_INNER_L2:
1816                                 config->txq_inline_min =
1817                                         MLX5_INLINE_HSIZE_INNER_L2;
1818                                 goto exit;
1819                         case MLX5_INLINE_MODE_INNER_IP:
1820                                 config->txq_inline_min =
1821                                         MLX5_INLINE_HSIZE_INNER_L3;
1822                                 goto exit;
1823                         case MLX5_INLINE_MODE_INNER_TCP_UDP:
1824                                 config->txq_inline_min =
1825                                         MLX5_INLINE_HSIZE_INNER_L4;
1826                                 goto exit;
1827                         }
1828                 }
1829         }
1830         /*
1831          * We get here if we are unable to deduce
1832          * inline data size with DevX. Try PCI ID
1833          * to determine old NICs.
1834          */
1835         switch (spawn->pci_dev->id.device_id) {
1836         case PCI_DEVICE_ID_MELLANOX_CONNECTX4:
1837         case PCI_DEVICE_ID_MELLANOX_CONNECTX4VF:
1838         case PCI_DEVICE_ID_MELLANOX_CONNECTX4LX:
1839         case PCI_DEVICE_ID_MELLANOX_CONNECTX4LXVF:
1840                 config->txq_inline_min = MLX5_INLINE_HSIZE_L2;
1841                 config->hw_vlan_insert = 0;
1842                 break;
1843         case PCI_DEVICE_ID_MELLANOX_CONNECTX5:
1844         case PCI_DEVICE_ID_MELLANOX_CONNECTX5VF:
1845         case PCI_DEVICE_ID_MELLANOX_CONNECTX5EX:
1846         case PCI_DEVICE_ID_MELLANOX_CONNECTX5EXVF:
1847                 /*
1848                  * These NICs support VLAN insertion from WQE and
1849                  * report the wqe_vlan_insert flag. But there is the bug
1850                  * and PFC control may be broken, so disable feature.
1851                  */
1852                 config->hw_vlan_insert = 0;
1853                 config->txq_inline_min = MLX5_INLINE_HSIZE_NONE;
1854                 break;
1855         default:
1856                 config->txq_inline_min = MLX5_INLINE_HSIZE_NONE;
1857                 break;
1858         }
1859 exit:
1860         DRV_LOG(DEBUG, "min tx inline configured: %d", config->txq_inline_min);
1861 }
1862
1863 /**
1864  * Configures the metadata mask fields in the shared context.
1865  *
1866  * @param [in] dev
1867  *   Pointer to Ethernet device.
1868  */
1869 void
1870 mlx5_set_metadata_mask(struct rte_eth_dev *dev)
1871 {
1872         struct mlx5_priv *priv = dev->data->dev_private;
1873         struct mlx5_dev_ctx_shared *sh = priv->sh;
1874         uint32_t meta, mark, reg_c0;
1875
1876         reg_c0 = ~priv->vport_meta_mask;
1877         switch (priv->config.dv_xmeta_en) {
1878         case MLX5_XMETA_MODE_LEGACY:
1879                 meta = UINT32_MAX;
1880                 mark = MLX5_FLOW_MARK_MASK;
1881                 break;
1882         case MLX5_XMETA_MODE_META16:
1883                 meta = reg_c0 >> rte_bsf32(reg_c0);
1884                 mark = MLX5_FLOW_MARK_MASK;
1885                 break;
1886         case MLX5_XMETA_MODE_META32:
1887                 meta = UINT32_MAX;
1888                 mark = (reg_c0 >> rte_bsf32(reg_c0)) & MLX5_FLOW_MARK_MASK;
1889                 break;
1890         default:
1891                 meta = 0;
1892                 mark = 0;
1893                 MLX5_ASSERT(false);
1894                 break;
1895         }
1896         if (sh->dv_mark_mask && sh->dv_mark_mask != mark)
1897                 DRV_LOG(WARNING, "metadata MARK mask mismatche %08X:%08X",
1898                                  sh->dv_mark_mask, mark);
1899         else
1900                 sh->dv_mark_mask = mark;
1901         if (sh->dv_meta_mask && sh->dv_meta_mask != meta)
1902                 DRV_LOG(WARNING, "metadata META mask mismatche %08X:%08X",
1903                                  sh->dv_meta_mask, meta);
1904         else
1905                 sh->dv_meta_mask = meta;
1906         if (sh->dv_regc0_mask && sh->dv_regc0_mask != reg_c0)
1907                 DRV_LOG(WARNING, "metadata reg_c0 mask mismatche %08X:%08X",
1908                                  sh->dv_meta_mask, reg_c0);
1909         else
1910                 sh->dv_regc0_mask = reg_c0;
1911         DRV_LOG(DEBUG, "metadata mode %u", priv->config.dv_xmeta_en);
1912         DRV_LOG(DEBUG, "metadata MARK mask %08X", sh->dv_mark_mask);
1913         DRV_LOG(DEBUG, "metadata META mask %08X", sh->dv_meta_mask);
1914         DRV_LOG(DEBUG, "metadata reg_c0 mask %08X", sh->dv_regc0_mask);
1915 }
1916
1917 int
1918 rte_pmd_mlx5_get_dyn_flag_names(char *names[], unsigned int n)
1919 {
1920         static const char *const dynf_names[] = {
1921                 RTE_PMD_MLX5_FINE_GRANULARITY_INLINE,
1922                 RTE_MBUF_DYNFLAG_METADATA_NAME,
1923                 RTE_MBUF_DYNFLAG_TX_TIMESTAMP_NAME
1924         };
1925         unsigned int i;
1926
1927         if (n < RTE_DIM(dynf_names))
1928                 return -ENOMEM;
1929         for (i = 0; i < RTE_DIM(dynf_names); i++) {
1930                 if (names[i] == NULL)
1931                         return -EINVAL;
1932                 strcpy(names[i], dynf_names[i]);
1933         }
1934         return RTE_DIM(dynf_names);
1935 }
1936
1937 /**
1938  * Comparison callback to sort device data.
1939  *
1940  * This is meant to be used with qsort().
1941  *
1942  * @param a[in]
1943  *   Pointer to pointer to first data object.
1944  * @param b[in]
1945  *   Pointer to pointer to second data object.
1946  *
1947  * @return
1948  *   0 if both objects are equal, less than 0 if the first argument is less
1949  *   than the second, greater than 0 otherwise.
1950  */
1951 int
1952 mlx5_dev_check_sibling_config(struct mlx5_priv *priv,
1953                               struct mlx5_dev_config *config)
1954 {
1955         struct mlx5_dev_ctx_shared *sh = priv->sh;
1956         struct mlx5_dev_config *sh_conf = NULL;
1957         uint16_t port_id;
1958
1959         MLX5_ASSERT(sh);
1960         /* Nothing to compare for the single/first device. */
1961         if (sh->refcnt == 1)
1962                 return 0;
1963         /* Find the device with shared context. */
1964         MLX5_ETH_FOREACH_DEV(port_id, priv->pci_dev) {
1965                 struct mlx5_priv *opriv =
1966                         rte_eth_devices[port_id].data->dev_private;
1967
1968                 if (opriv && opriv != priv && opriv->sh == sh) {
1969                         sh_conf = &opriv->config;
1970                         break;
1971                 }
1972         }
1973         if (!sh_conf)
1974                 return 0;
1975         if (sh_conf->dv_flow_en ^ config->dv_flow_en) {
1976                 DRV_LOG(ERR, "\"dv_flow_en\" configuration mismatch"
1977                              " for shared %s context", sh->ibdev_name);
1978                 rte_errno = EINVAL;
1979                 return rte_errno;
1980         }
1981         if (sh_conf->dv_xmeta_en ^ config->dv_xmeta_en) {
1982                 DRV_LOG(ERR, "\"dv_xmeta_en\" configuration mismatch"
1983                              " for shared %s context", sh->ibdev_name);
1984                 rte_errno = EINVAL;
1985                 return rte_errno;
1986         }
1987         return 0;
1988 }
1989
1990 /**
1991  * Look for the ethernet device belonging to mlx5 driver.
1992  *
1993  * @param[in] port_id
1994  *   port_id to start looking for device.
1995  * @param[in] pci_dev
1996  *   Pointer to the hint PCI device. When device is being probed
1997  *   the its siblings (master and preceding representors might
1998  *   not have assigned driver yet (because the mlx5_os_pci_probe()
1999  *   is not completed yet, for this case match on hint PCI
2000  *   device may be used to detect sibling device.
2001  *
2002  * @return
2003  *   port_id of found device, RTE_MAX_ETHPORT if not found.
2004  */
2005 uint16_t
2006 mlx5_eth_find_next(uint16_t port_id, struct rte_pci_device *pci_dev)
2007 {
2008         while (port_id < RTE_MAX_ETHPORTS) {
2009                 struct rte_eth_dev *dev = &rte_eth_devices[port_id];
2010
2011                 if (dev->state != RTE_ETH_DEV_UNUSED &&
2012                     dev->device &&
2013                     (dev->device == &pci_dev->device ||
2014                      (dev->device->driver &&
2015                      dev->device->driver->name &&
2016                      !strcmp(dev->device->driver->name, MLX5_DRIVER_NAME))))
2017                         break;
2018                 port_id++;
2019         }
2020         if (port_id >= RTE_MAX_ETHPORTS)
2021                 return RTE_MAX_ETHPORTS;
2022         return port_id;
2023 }
2024
2025 /**
2026  * DPDK callback to remove a PCI device.
2027  *
2028  * This function removes all Ethernet devices belong to a given PCI device.
2029  *
2030  * @param[in] pci_dev
2031  *   Pointer to the PCI device.
2032  *
2033  * @return
2034  *   0 on success, the function cannot fail.
2035  */
2036 static int
2037 mlx5_pci_remove(struct rte_pci_device *pci_dev)
2038 {
2039         uint16_t port_id;
2040         int ret = 0;
2041
2042         RTE_ETH_FOREACH_DEV_OF(port_id, &pci_dev->device) {
2043                 /*
2044                  * mlx5_dev_close() is not registered to secondary process,
2045                  * call the close function explicitly for secondary process.
2046                  */
2047                 if (rte_eal_process_type() == RTE_PROC_SECONDARY)
2048                         ret |= mlx5_dev_close(&rte_eth_devices[port_id]);
2049                 else
2050                         ret |= rte_eth_dev_close(port_id);
2051         }
2052         return ret == 0 ? 0 : -EIO;
2053 }
2054
2055 static const struct rte_pci_id mlx5_pci_id_map[] = {
2056         {
2057                 RTE_PCI_DEVICE(PCI_VENDOR_ID_MELLANOX,
2058                                PCI_DEVICE_ID_MELLANOX_CONNECTX4)
2059         },
2060         {
2061                 RTE_PCI_DEVICE(PCI_VENDOR_ID_MELLANOX,
2062                                PCI_DEVICE_ID_MELLANOX_CONNECTX4VF)
2063         },
2064         {
2065                 RTE_PCI_DEVICE(PCI_VENDOR_ID_MELLANOX,
2066                                PCI_DEVICE_ID_MELLANOX_CONNECTX4LX)
2067         },
2068         {
2069                 RTE_PCI_DEVICE(PCI_VENDOR_ID_MELLANOX,
2070                                PCI_DEVICE_ID_MELLANOX_CONNECTX4LXVF)
2071         },
2072         {
2073                 RTE_PCI_DEVICE(PCI_VENDOR_ID_MELLANOX,
2074                                PCI_DEVICE_ID_MELLANOX_CONNECTX5)
2075         },
2076         {
2077                 RTE_PCI_DEVICE(PCI_VENDOR_ID_MELLANOX,
2078                                PCI_DEVICE_ID_MELLANOX_CONNECTX5VF)
2079         },
2080         {
2081                 RTE_PCI_DEVICE(PCI_VENDOR_ID_MELLANOX,
2082                                PCI_DEVICE_ID_MELLANOX_CONNECTX5EX)
2083         },
2084         {
2085                 RTE_PCI_DEVICE(PCI_VENDOR_ID_MELLANOX,
2086                                PCI_DEVICE_ID_MELLANOX_CONNECTX5EXVF)
2087         },
2088         {
2089                 RTE_PCI_DEVICE(PCI_VENDOR_ID_MELLANOX,
2090                                PCI_DEVICE_ID_MELLANOX_CONNECTX5BF)
2091         },
2092         {
2093                 RTE_PCI_DEVICE(PCI_VENDOR_ID_MELLANOX,
2094                                PCI_DEVICE_ID_MELLANOX_CONNECTX5BFVF)
2095         },
2096         {
2097                 RTE_PCI_DEVICE(PCI_VENDOR_ID_MELLANOX,
2098                                 PCI_DEVICE_ID_MELLANOX_CONNECTX6)
2099         },
2100         {
2101                 RTE_PCI_DEVICE(PCI_VENDOR_ID_MELLANOX,
2102                                 PCI_DEVICE_ID_MELLANOX_CONNECTX6VF)
2103         },
2104         {
2105                 RTE_PCI_DEVICE(PCI_VENDOR_ID_MELLANOX,
2106                                 PCI_DEVICE_ID_MELLANOX_CONNECTX6DX)
2107         },
2108         {
2109                 RTE_PCI_DEVICE(PCI_VENDOR_ID_MELLANOX,
2110                                 PCI_DEVICE_ID_MELLANOX_CONNECTX6DXVF)
2111         },
2112         {
2113                 RTE_PCI_DEVICE(PCI_VENDOR_ID_MELLANOX,
2114                                 PCI_DEVICE_ID_MELLANOX_CONNECTX6DXBF)
2115         },
2116         {
2117                 RTE_PCI_DEVICE(PCI_VENDOR_ID_MELLANOX,
2118                                 PCI_DEVICE_ID_MELLANOX_CONNECTX6LX)
2119         },
2120         {
2121                 .vendor_id = 0
2122         }
2123 };
2124
2125 static struct mlx5_pci_driver mlx5_driver = {
2126         .driver_class = MLX5_CLASS_NET,
2127         .pci_driver = {
2128                 .driver = {
2129                         .name = MLX5_DRIVER_NAME,
2130                 },
2131                 .id_table = mlx5_pci_id_map,
2132                 .probe = mlx5_os_pci_probe,
2133                 .remove = mlx5_pci_remove,
2134                 .dma_map = mlx5_dma_map,
2135                 .dma_unmap = mlx5_dma_unmap,
2136                 .drv_flags = PCI_DRV_FLAGS,
2137         },
2138 };
2139
2140 /* Initialize driver log type. */
2141 RTE_LOG_REGISTER(mlx5_logtype, pmd.net.mlx5, NOTICE)
2142
2143 /**
2144  * Driver initialization routine.
2145  */
2146 RTE_INIT(rte_mlx5_pmd_init)
2147 {
2148         mlx5_common_init();
2149         /* Build the static tables for Verbs conversion. */
2150         mlx5_set_ptype_table();
2151         mlx5_set_cksum_table();
2152         mlx5_set_swp_types_table();
2153         if (mlx5_glue)
2154                 mlx5_pci_driver_register(&mlx5_driver);
2155 }
2156
2157 RTE_PMD_EXPORT_NAME(net_mlx5, __COUNTER__);
2158 RTE_PMD_REGISTER_PCI_TABLE(net_mlx5, mlx5_pci_id_map);
2159 RTE_PMD_REGISTER_KMOD_DEP(net_mlx5, "* ib_uverbs & mlx5_core & mlx5_ib");