drivers/net/mlx5/mlx5.c

   1 /* SPDX-License-Identifier: BSD-3-Clause
   2  * Copyright 2015 6WIND S.A.
   3  * Copyright 2015 Mellanox Technologies, Ltd
   4  */
   5
   6 #include <stddef.h>
   7 #include <unistd.h>
   8 #include <string.h>
   9 #include <stdint.h>
  10 #include <stdlib.h>
  11 #include <errno.h>
  12
  13 #include <rte_malloc.h>
  14 #include <rte_ethdev_driver.h>
  15 #include <rte_ethdev_pci.h>
  16 #include <rte_pci.h>
  17 #include <rte_bus_pci.h>
  18 #include <rte_common.h>
  19 #include <rte_kvargs.h>
  20 #include <rte_rwlock.h>
  21 #include <rte_spinlock.h>
  22 #include <rte_string_fns.h>
  23 #include <rte_alarm.h>
  24
  25 #include <mlx5_glue.h>
  26 #include <mlx5_devx_cmds.h>
  27 #include <mlx5_common.h>
  28 #include <mlx5_common_os.h>
  29 #include <mlx5_common_mp.h>
  30 #include <mlx5_common_pci.h>
  31 #include <mlx5_malloc.h>
  32
  33 #include "mlx5_defs.h"
  34 #include "mlx5.h"
  35 #include "mlx5_utils.h"
  36 #include "mlx5_rxtx.h"
  37 #include "mlx5_autoconf.h"
  38 #include "mlx5_mr.h"
  39 #include "mlx5_flow.h"
  40 #include "rte_pmd_mlx5.h"
  41
  42 /* Device parameter to enable RX completion queue compression. */
  43 #define MLX5_RXQ_CQE_COMP_EN "rxq_cqe_comp_en"
  44
  45 /* Device parameter to enable RX completion entry padding to 128B. */
  46 #define MLX5_RXQ_CQE_PAD_EN "rxq_cqe_pad_en"
  47
  48 /* Device parameter to enable padding Rx packet to cacheline size. */
  49 #define MLX5_RXQ_PKT_PAD_EN "rxq_pkt_pad_en"
  50
  51 /* Device parameter to enable Multi-Packet Rx queue. */
  52 #define MLX5_RX_MPRQ_EN "mprq_en"
  53
  54 /* Device parameter to configure log 2 of the number of strides for MPRQ. */
  55 #define MLX5_RX_MPRQ_LOG_STRIDE_NUM "mprq_log_stride_num"
  56
  57 /* Device parameter to configure log 2 of the stride size for MPRQ. */
  58 #define MLX5_RX_MPRQ_LOG_STRIDE_SIZE "mprq_log_stride_size"
  59
  60 /* Device parameter to limit the size of memcpy'd packet for MPRQ. */
  61 #define MLX5_RX_MPRQ_MAX_MEMCPY_LEN "mprq_max_memcpy_len"
  62
  63 /* Device parameter to set the minimum number of Rx queues to enable MPRQ. */
  64 #define MLX5_RXQS_MIN_MPRQ "rxqs_min_mprq"
  65
  66 /* Device parameter to configure inline send. Deprecated, ignored.*/
  67 #define MLX5_TXQ_INLINE "txq_inline"
  68
  69 /* Device parameter to limit packet size to inline with ordinary SEND. */
  70 #define MLX5_TXQ_INLINE_MAX "txq_inline_max"
  71
  72 /* Device parameter to configure minimal data size to inline. */
  73 #define MLX5_TXQ_INLINE_MIN "txq_inline_min"
  74
  75 /* Device parameter to limit packet size to inline with Enhanced MPW. */
  76 #define MLX5_TXQ_INLINE_MPW "txq_inline_mpw"
  77
  78 /*
  79  * Device parameter to configure the number of TX queues threshold for
  80  * enabling inline send.
  81  */
  82 #define MLX5_TXQS_MIN_INLINE "txqs_min_inline"
  83
  84 /*
  85  * Device parameter to configure the number of TX queues threshold for
  86  * enabling vectorized Tx, deprecated, ignored (no vectorized Tx routines).
  87  */
  88 #define MLX5_TXQS_MAX_VEC "txqs_max_vec"
  89
  90 /* Device parameter to enable multi-packet send WQEs. */
  91 #define MLX5_TXQ_MPW_EN "txq_mpw_en"
  92
  93 /*
  94  * Device parameter to force doorbell register mapping
  95  * to non-cahed region eliminating the extra write memory barrier.
  96  */
  97 #define MLX5_TX_DB_NC "tx_db_nc"
  98
  99 /*
 100  * Device parameter to include 2 dsegs in the title WQEBB.
 101  * Deprecated, ignored.
 102  */
 103 #define MLX5_TXQ_MPW_HDR_DSEG_EN "txq_mpw_hdr_dseg_en"
 104
 105 /*
 106  * Device parameter to limit the size of inlining packet.
 107  * Deprecated, ignored.
 108  */
 109 #define MLX5_TXQ_MAX_INLINE_LEN "txq_max_inline_len"
 110
 111 /*
 112  * Device parameter to enable Tx scheduling on timestamps
 113  * and specify the packet pacing granularity in nanoseconds.
 114  */
 115 #define MLX5_TX_PP "tx_pp"
 116
 117 /*
 118  * Device parameter to specify skew in nanoseconds on Tx datapath,
 119  * it represents the time between SQ start WQE processing and
 120  * appearing actual packet data on the wire.
 121  */
 122 #define MLX5_TX_SKEW "tx_skew"
 123
 124 /*
 125  * Device parameter to enable hardware Tx vector.
 126  * Deprecated, ignored (no vectorized Tx routines anymore).
 127  */
 128 #define MLX5_TX_VEC_EN "tx_vec_en"
 129
 130 /* Device parameter to enable hardware Rx vector. */
 131 #define MLX5_RX_VEC_EN "rx_vec_en"
 132
 133 /* Allow L3 VXLAN flow creation. */
 134 #define MLX5_L3_VXLAN_EN "l3_vxlan_en"
 135
 136 /* Activate DV E-Switch flow steering. */
 137 #define MLX5_DV_ESW_EN "dv_esw_en"
 138
 139 /* Activate DV flow steering. */
 140 #define MLX5_DV_FLOW_EN "dv_flow_en"
 141
 142 /* Enable extensive flow metadata support. */
 143 #define MLX5_DV_XMETA_EN "dv_xmeta_en"
 144
 145 /* Device parameter to let the user manage the lacp traffic of bonded device */
 146 #define MLX5_LACP_BY_USER "lacp_by_user"
 147
 148 /* Activate Netlink support in VF mode. */
 149 #define MLX5_VF_NL_EN "vf_nl_en"
 150
 151 /* Enable extending memsegs when creating a MR. */
 152 #define MLX5_MR_EXT_MEMSEG_EN "mr_ext_memseg_en"
 153
 154 /* Select port representors to instantiate. */
 155 #define MLX5_REPRESENTOR "representor"
 156
 157 /* Device parameter to configure the maximum number of dump files per queue. */
 158 #define MLX5_MAX_DUMP_FILES_NUM "max_dump_files_num"
 159
 160 /* Configure timeout of LRO session (in microseconds). */
 161 #define MLX5_LRO_TIMEOUT_USEC "lro_timeout_usec"
 162
 163 /*
 164  * Device parameter to configure the total data buffer size for a single
 165  * hairpin queue (logarithm value).
 166  */
 167 #define MLX5_HP_BUF_SIZE "hp_buf_log_sz"
 168
 169 /* Flow memory reclaim mode. */
 170 #define MLX5_RECLAIM_MEM "reclaim_mem_mode"
 171
 172 /* The default memory allocator used in PMD. */
 173 #define MLX5_SYS_MEM_EN "sys_mem_en"
 174 /* Decap will be used or not. */
 175 #define MLX5_DECAP_EN "decap_en"
 176
 177 /* Shared memory between primary and secondary processes. */
 178 struct mlx5_shared_data *mlx5_shared_data;
 179
 180 /** Driver-specific log messages type. */
 181 int mlx5_logtype;
 182
 183 static LIST_HEAD(, mlx5_dev_ctx_shared) mlx5_dev_ctx_list =
 184                                                 LIST_HEAD_INITIALIZER();
 185 static pthread_mutex_t mlx5_dev_ctx_list_mutex = PTHREAD_MUTEX_INITIALIZER;
 186
 187 static const struct mlx5_indexed_pool_config mlx5_ipool_cfg[] = {
 188 #ifdef HAVE_IBV_FLOW_DV_SUPPORT
 189         {
 190                 .size = sizeof(struct mlx5_flow_dv_encap_decap_resource),
 191                 .trunk_size = 64,
 192                 .grow_trunk = 3,
 193                 .grow_shift = 2,
 194                 .need_lock = 0,
 195                 .release_mem_en = 1,
 196                 .malloc = mlx5_malloc,
 197                 .free = mlx5_free,
 198                 .type = "mlx5_encap_decap_ipool",
 199         },
 200         {
 201                 .size = sizeof(struct mlx5_flow_dv_push_vlan_action_resource),
 202                 .trunk_size = 64,
 203                 .grow_trunk = 3,
 204                 .grow_shift = 2,
 205                 .need_lock = 0,
 206                 .release_mem_en = 1,
 207                 .malloc = mlx5_malloc,
 208                 .free = mlx5_free,
 209                 .type = "mlx5_push_vlan_ipool",
 210         },
 211         {
 212                 .size = sizeof(struct mlx5_flow_dv_tag_resource),
 213                 .trunk_size = 64,
 214                 .grow_trunk = 3,
 215                 .grow_shift = 2,
 216                 .need_lock = 0,
 217                 .release_mem_en = 1,
 218                 .malloc = mlx5_malloc,
 219                 .free = mlx5_free,
 220                 .type = "mlx5_tag_ipool",
 221         },
 222         {
 223                 .size = sizeof(struct mlx5_flow_dv_port_id_action_resource),
 224                 .trunk_size = 64,
 225                 .grow_trunk = 3,
 226                 .grow_shift = 2,
 227                 .need_lock = 0,
 228                 .release_mem_en = 1,
 229                 .malloc = mlx5_malloc,
 230                 .free = mlx5_free,
 231                 .type = "mlx5_port_id_ipool",
 232         },
 233         {
 234                 .size = sizeof(struct mlx5_flow_tbl_data_entry),
 235                 .trunk_size = 64,
 236                 .grow_trunk = 3,
 237                 .grow_shift = 2,
 238                 .need_lock = 0,
 239                 .release_mem_en = 1,
 240                 .malloc = mlx5_malloc,
 241                 .free = mlx5_free,
 242                 .type = "mlx5_jump_ipool",
 243         },
 244         {
 245                 .size = sizeof(struct mlx5_flow_dv_sample_resource),
 246                 .trunk_size = 64,
 247                 .grow_trunk = 3,
 248                 .grow_shift = 2,
 249                 .need_lock = 0,
 250                 .release_mem_en = 1,
 251                 .malloc = mlx5_malloc,
 252                 .free = mlx5_free,
 253                 .type = "mlx5_sample_ipool",
 254         },
 255 #endif
 256         {
 257                 .size = sizeof(struct mlx5_flow_meter),
 258                 .trunk_size = 64,
 259                 .grow_trunk = 3,
 260                 .grow_shift = 2,
 261                 .need_lock = 0,
 262                 .release_mem_en = 1,
 263                 .malloc = mlx5_malloc,
 264                 .free = mlx5_free,
 265                 .type = "mlx5_meter_ipool",
 266         },
 267         {
 268                 .size = sizeof(struct mlx5_flow_mreg_copy_resource),
 269                 .trunk_size = 64,
 270                 .grow_trunk = 3,
 271                 .grow_shift = 2,
 272                 .need_lock = 0,
 273                 .release_mem_en = 1,
 274                 .malloc = mlx5_malloc,
 275                 .free = mlx5_free,
 276                 .type = "mlx5_mcp_ipool",
 277         },
 278         {
 279                 .size = (sizeof(struct mlx5_hrxq) + MLX5_RSS_HASH_KEY_LEN),
 280                 .trunk_size = 64,
 281                 .grow_trunk = 3,
 282                 .grow_shift = 2,
 283                 .need_lock = 0,
 284                 .release_mem_en = 1,
 285                 .malloc = mlx5_malloc,
 286                 .free = mlx5_free,
 287                 .type = "mlx5_hrxq_ipool",
 288         },
 289         {
 290                 /*
 291                  * MLX5_IPOOL_MLX5_FLOW size varies for DV and VERBS flows.
 292                  * It set in run time according to PCI function configuration.
 293                  */
 294                 .size = 0,
 295                 .trunk_size = 64,
 296                 .grow_trunk = 3,
 297                 .grow_shift = 2,
 298                 .need_lock = 0,
 299                 .release_mem_en = 1,
 300                 .malloc = mlx5_malloc,
 301                 .free = mlx5_free,
 302                 .type = "mlx5_flow_handle_ipool",
 303         },
 304         {
 305                 .size = sizeof(struct rte_flow),
 306                 .trunk_size = 4096,
 307                 .need_lock = 1,
 308                 .release_mem_en = 1,
 309                 .malloc = mlx5_malloc,
 310                 .free = mlx5_free,
 311                 .type = "rte_flow_ipool",
 312         },
 313 };
 314
 315
 316 #define MLX5_FLOW_MIN_ID_POOL_SIZE 512
 317 #define MLX5_ID_GENERATION_ARRAY_FACTOR 16
 318
 319 #define MLX5_FLOW_TABLE_HLIST_ARRAY_SIZE 4096
 320
 321 /**
 322  * Allocate ID pool structure.
 323  *
 324  * @param[in] max_id
 325  *   The maximum id can be allocated from the pool.
 326  *
 327  * @return
 328  *   Pointer to pool object, NULL value otherwise.
 329  */
 330 struct mlx5_flow_id_pool *
 331 mlx5_flow_id_pool_alloc(uint32_t max_id)
 332 {
 333         struct mlx5_flow_id_pool *pool;
 334         void *mem;
 335
 336         pool = mlx5_malloc(MLX5_MEM_ZERO, sizeof(*pool),
 337                            RTE_CACHE_LINE_SIZE, SOCKET_ID_ANY);
 338         if (!pool) {
 339                 DRV_LOG(ERR, "can't allocate id pool");
 340                 rte_errno  = ENOMEM;
 341                 return NULL;
 342         }
 343         mem = mlx5_malloc(MLX5_MEM_ZERO,
 344                           MLX5_FLOW_MIN_ID_POOL_SIZE * sizeof(uint32_t),
 345                           RTE_CACHE_LINE_SIZE, SOCKET_ID_ANY);
 346         if (!mem) {
 347                 DRV_LOG(ERR, "can't allocate mem for id pool");
 348                 rte_errno  = ENOMEM;
 349                 goto error;
 350         }
 351         pool->free_arr = mem;
 352         pool->curr = pool->free_arr;
 353         pool->last = pool->free_arr + MLX5_FLOW_MIN_ID_POOL_SIZE;
 354         pool->base_index = 0;
 355         pool->max_id = max_id;
 356         return pool;
 357 error:
 358         mlx5_free(pool);
 359         return NULL;
 360 }
 361
 362 /**
 363  * Release ID pool structure.
 364  *
 365  * @param[in] pool
 366  *   Pointer to flow id pool object to free.
 367  */
 368 void
 369 mlx5_flow_id_pool_release(struct mlx5_flow_id_pool *pool)
 370 {
 371         mlx5_free(pool->free_arr);
 372         mlx5_free(pool);
 373 }
 374
 375 /**
 376  * Generate ID.
 377  *
 378  * @param[in] pool
 379  *   Pointer to flow id pool.
 380  * @param[out] id
 381  *   The generated ID.
 382  *
 383  * @return
 384  *   0 on success, error value otherwise.
 385  */
 386 uint32_t
 387 mlx5_flow_id_get(struct mlx5_flow_id_pool *pool, uint32_t *id)
 388 {
 389         if (pool->curr == pool->free_arr) {
 390                 if (pool->base_index == pool->max_id) {
 391                         rte_errno  = ENOMEM;
 392                         DRV_LOG(ERR, "no free id");
 393                         return -rte_errno;
 394                 }
 395                 *id = ++pool->base_index;
 396                 return 0;
 397         }
 398         *id = *(--pool->curr);
 399         return 0;
 400 }
 401
 402 /**
 403  * Release ID.
 404  *
 405  * @param[in] pool
 406  *   Pointer to flow id pool.
 407  * @param[out] id
 408  *   The generated ID.
 409  *
 410  * @return
 411  *   0 on success, error value otherwise.
 412  */
 413 uint32_t
 414 mlx5_flow_id_release(struct mlx5_flow_id_pool *pool, uint32_t id)
 415 {
 416         uint32_t size;
 417         uint32_t size2;
 418         void *mem;
 419
 420         if (pool->curr == pool->last) {
 421                 size = pool->curr - pool->free_arr;
 422                 size2 = size * MLX5_ID_GENERATION_ARRAY_FACTOR;
 423                 MLX5_ASSERT(size2 > size);
 424                 mem = mlx5_malloc(0, size2 * sizeof(uint32_t), 0,
 425                                   SOCKET_ID_ANY);
 426                 if (!mem) {
 427                         DRV_LOG(ERR, "can't allocate mem for id pool");
 428                         rte_errno  = ENOMEM;
 429                         return -rte_errno;
 430                 }
 431                 memcpy(mem, pool->free_arr, size * sizeof(uint32_t));
 432                 mlx5_free(pool->free_arr);
 433                 pool->free_arr = mem;
 434                 pool->curr = pool->free_arr + size;
 435                 pool->last = pool->free_arr + size2;
 436         }
 437         *pool->curr = id;
 438         pool->curr++;
 439         return 0;
 440 }
 441
 442 /**
 443  * Initialize the shared aging list information per port.
 444  *
 445  * @param[in] sh
 446  *   Pointer to mlx5_dev_ctx_shared object.
 447  */
 448 static void
 449 mlx5_flow_aging_init(struct mlx5_dev_ctx_shared *sh)
 450 {
 451         uint32_t i;
 452         struct mlx5_age_info *age_info;
 453
 454         for (i = 0; i < sh->max_port; i++) {
 455                 age_info = &sh->port[i].age_info;
 456                 age_info->flags = 0;
 457                 TAILQ_INIT(&age_info->aged_counters);
 458                 rte_spinlock_init(&age_info->aged_sl);
 459                 MLX5_AGE_SET(age_info, MLX5_AGE_TRIGGER);
 460         }
 461 }
 462
 463 /**
 464  * Initialize the counters management structure.
 465  *
 466  * @param[in] sh
 467  *   Pointer to mlx5_dev_ctx_shared object to free
 468  */
 469 static void
 470 mlx5_flow_counters_mng_init(struct mlx5_dev_ctx_shared *sh)
 471 {
 472         int i;
 473
 474         memset(&sh->cmng, 0, sizeof(sh->cmng));
 475         TAILQ_INIT(&sh->cmng.flow_counters);
 476         for (i = 0; i < MLX5_CCONT_TYPE_MAX; ++i) {
 477                 sh->cmng.ccont[i].min_id = MLX5_CNT_BATCH_OFFSET;
 478                 sh->cmng.ccont[i].max_id = -1;
 479                 sh->cmng.ccont[i].last_pool_idx = POOL_IDX_INVALID;
 480                 TAILQ_INIT(&sh->cmng.ccont[i].pool_list);
 481                 rte_spinlock_init(&sh->cmng.ccont[i].resize_sl);
 482                 TAILQ_INIT(&sh->cmng.ccont[i].counters);
 483                 rte_spinlock_init(&sh->cmng.ccont[i].csl);
 484         }
 485 }
 486
 487 /**
 488  * Destroy all the resources allocated for a counter memory management.
 489  *
 490  * @param[in] mng
 491  *   Pointer to the memory management structure.
 492  */
 493 static void
 494 mlx5_flow_destroy_counter_stat_mem_mng(struct mlx5_counter_stats_mem_mng *mng)
 495 {
 496         uint8_t *mem = (uint8_t *)(uintptr_t)mng->raws[0].data;
 497
 498         LIST_REMOVE(mng, next);
 499         claim_zero(mlx5_devx_cmd_destroy(mng->dm));
 500         claim_zero(mlx5_glue->devx_umem_dereg(mng->umem));
 501         mlx5_free(mem);
 502 }
 503
 504 /**
 505  * Close and release all the resources of the counters management.
 506  *
 507  * @param[in] sh
 508  *   Pointer to mlx5_dev_ctx_shared object to free.
 509  */
 510 static void
 511 mlx5_flow_counters_mng_close(struct mlx5_dev_ctx_shared *sh)
 512 {
 513         struct mlx5_counter_stats_mem_mng *mng;
 514         int i;
 515         int j;
 516         int retries = 1024;
 517
 518         rte_errno = 0;
 519         while (--retries) {
 520                 rte_eal_alarm_cancel(mlx5_flow_query_alarm, sh);
 521                 if (rte_errno != EINPROGRESS)
 522                         break;
 523                 rte_pause();
 524         }
 525         for (i = 0; i < MLX5_CCONT_TYPE_MAX; ++i) {
 526                 struct mlx5_flow_counter_pool *pool;
 527                 uint32_t batch = !!(i > 1);
 528
 529                 if (!sh->cmng.ccont[i].pools)
 530                         continue;
 531                 pool = TAILQ_FIRST(&sh->cmng.ccont[i].pool_list);
 532                 while (pool) {
 533                         if (batch && pool->min_dcs)
 534                                 claim_zero(mlx5_devx_cmd_destroy
 535                                                                (pool->min_dcs));
 536                         for (j = 0; j < MLX5_COUNTERS_PER_POOL; ++j) {
 537                                 if (MLX5_POOL_GET_CNT(pool, j)->action)
 538                                         claim_zero
 539                                          (mlx5_glue->destroy_flow_action
 540                                           (MLX5_POOL_GET_CNT
 541                                           (pool, j)->action));
 542                                 if (!batch && MLX5_GET_POOL_CNT_EXT
 543                                     (pool, j)->dcs)
 544                                         claim_zero(mlx5_devx_cmd_destroy
 545                                                    (MLX5_GET_POOL_CNT_EXT
 546                                                     (pool, j)->dcs));
 547                         }
 548                         TAILQ_REMOVE(&sh->cmng.ccont[i].pool_list, pool, next);
 549                         mlx5_free(pool);
 550                         pool = TAILQ_FIRST(&sh->cmng.ccont[i].pool_list);
 551                 }
 552                 mlx5_free(sh->cmng.ccont[i].pools);
 553         }
 554         mng = LIST_FIRST(&sh->cmng.mem_mngs);
 555         while (mng) {
 556                 mlx5_flow_destroy_counter_stat_mem_mng(mng);
 557                 mng = LIST_FIRST(&sh->cmng.mem_mngs);
 558         }
 559         memset(&sh->cmng, 0, sizeof(sh->cmng));
 560 }
 561
 562 /**
 563  * Initialize the flow resources' indexed mempool.
 564  *
 565  * @param[in] sh
 566  *   Pointer to mlx5_dev_ctx_shared object.
 567  * @param[in] sh
 568  *   Pointer to user dev config.
 569  */
 570 static void
 571 mlx5_flow_ipool_create(struct mlx5_dev_ctx_shared *sh,
 572                        const struct mlx5_dev_config *config)
 573 {
 574         uint8_t i;
 575         struct mlx5_indexed_pool_config cfg;
 576
 577         for (i = 0; i < MLX5_IPOOL_MAX; ++i) {
 578                 cfg = mlx5_ipool_cfg[i];
 579                 switch (i) {
 580                 default:
 581                         break;
 582                 /*
 583                  * Set MLX5_IPOOL_MLX5_FLOW ipool size
 584                  * according to PCI function flow configuration.
 585                  */
 586                 case MLX5_IPOOL_MLX5_FLOW:
 587                         cfg.size = config->dv_flow_en ?
 588                                 sizeof(struct mlx5_flow_handle) :
 589                                 MLX5_FLOW_HANDLE_VERBS_SIZE;
 590                         break;
 591                 }
 592                 if (config->reclaim_mode)
 593                         cfg.release_mem_en = 1;
 594                 sh->ipool[i] = mlx5_ipool_create(&cfg);
 595         }
 596 }
 597
 598 /**
 599  * Release the flow resources' indexed mempool.
 600  *
 601  * @param[in] sh
 602  *   Pointer to mlx5_dev_ctx_shared object.
 603  */
 604 static void
 605 mlx5_flow_ipool_destroy(struct mlx5_dev_ctx_shared *sh)
 606 {
 607         uint8_t i;
 608
 609         for (i = 0; i < MLX5_IPOOL_MAX; ++i)
 610                 mlx5_ipool_destroy(sh->ipool[i]);
 611 }
 612
 613 /*
 614  * Check if dynamic flex parser for eCPRI already exists.
 615  *
 616  * @param dev
 617  *   Pointer to Ethernet device structure.
 618  *
 619  * @return
 620  *   true on exists, false on not.
 621  */
 622 bool
 623 mlx5_flex_parser_ecpri_exist(struct rte_eth_dev *dev)
 624 {
 625         struct mlx5_priv *priv = dev->data->dev_private;
 626         struct mlx5_flex_parser_profiles *prf =
 627                                 &priv->sh->fp[MLX5_FLEX_PARSER_ECPRI_0];
 628
 629         return !!prf->obj;
 630 }
 631
 632 /*
 633  * Allocation of a flex parser for eCPRI. Once created, this parser related
 634  * resources will be held until the device is closed.
 635  *
 636  * @param dev
 637  *   Pointer to Ethernet device structure.
 638  *
 639  * @return
 640  *   0 on success, a negative errno value otherwise and rte_errno is set.
 641  */
 642 int
 643 mlx5_flex_parser_ecpri_alloc(struct rte_eth_dev *dev)
 644 {
 645         struct mlx5_priv *priv = dev->data->dev_private;
 646         struct mlx5_flex_parser_profiles *prf =
 647                                 &priv->sh->fp[MLX5_FLEX_PARSER_ECPRI_0];
 648         struct mlx5_devx_graph_node_attr node = {
 649                 .modify_field_select = 0,
 650         };
 651         uint32_t ids[8];
 652         int ret;
 653
 654         if (!priv->config.hca_attr.parse_graph_flex_node) {
 655                 DRV_LOG(ERR, "Dynamic flex parser is not supported "
 656                         "for device %s.", priv->dev_data->name);
 657                 return -ENOTSUP;
 658         }
 659         node.header_length_mode = MLX5_GRAPH_NODE_LEN_FIXED;
 660         /* 8 bytes now: 4B common header + 4B message body header. */
 661         node.header_length_base_value = 0x8;
 662         /* After MAC layer: Ether / VLAN. */
 663         node.in[0].arc_parse_graph_node = MLX5_GRAPH_ARC_NODE_MAC;
 664         /* Type of compared condition should be 0xAEFE in the L2 layer. */
 665         node.in[0].compare_condition_value = RTE_ETHER_TYPE_ECPRI;
 666         /* Sample #0: type in common header. */
 667         node.sample[0].flow_match_sample_en = 1;
 668         /* Fixed offset. */
 669         node.sample[0].flow_match_sample_offset_mode = 0x0;
 670         /* Only the 2nd byte will be used. */
 671         node.sample[0].flow_match_sample_field_base_offset = 0x0;
 672         /* Sample #1: message payload. */
 673         node.sample[1].flow_match_sample_en = 1;
 674         /* Fixed offset. */
 675         node.sample[1].flow_match_sample_offset_mode = 0x0;
 676         /*
 677          * Only the first two bytes will be used right now, and its offset will
 678          * start after the common header that with the length of a DW(u32).
 679          */
 680         node.sample[1].flow_match_sample_field_base_offset = sizeof(uint32_t);
 681         prf->obj = mlx5_devx_cmd_create_flex_parser(priv->sh->ctx, &node);
 682         if (!prf->obj) {
 683                 DRV_LOG(ERR, "Failed to create flex parser node object.");
 684                 return (rte_errno == 0) ? -ENODEV : -rte_errno;
 685         }
 686         prf->num = 2;
 687         ret = mlx5_devx_cmd_query_parse_samples(prf->obj, ids, prf->num);
 688         if (ret) {
 689                 DRV_LOG(ERR, "Failed to query sample IDs.");
 690                 return (rte_errno == 0) ? -ENODEV : -rte_errno;
 691         }
 692         prf->offset[0] = 0x0;
 693         prf->offset[1] = sizeof(uint32_t);
 694         prf->ids[0] = ids[0];
 695         prf->ids[1] = ids[1];
 696         return 0;
 697 }
 698
 699 /*
 700  * Destroy the flex parser node, including the parser itself, input / output
 701  * arcs and DW samples. Resources could be reused then.
 702  *
 703  * @param dev
 704  *   Pointer to Ethernet device structure.
 705  */
 706 static void
 707 mlx5_flex_parser_ecpri_release(struct rte_eth_dev *dev)
 708 {
 709         struct mlx5_priv *priv = dev->data->dev_private;
 710         struct mlx5_flex_parser_profiles *prf =
 711                                 &priv->sh->fp[MLX5_FLEX_PARSER_ECPRI_0];
 712
 713         if (prf->obj)
 714                 mlx5_devx_cmd_destroy(prf->obj);
 715         prf->obj = NULL;
 716 }
 717
 718 /*
 719  * Allocate Rx and Tx UARs in robust fashion.
 720  * This routine handles the following UAR allocation issues:
 721  *
 722  *  - tries to allocate the UAR with the most appropriate memory
 723  *    mapping type from the ones supported by the host
 724  *
 725  *  - tries to allocate the UAR with non-NULL base address
 726  *    OFED 5.0.x and Upstream rdma_core before v29 returned the NULL as
 727  *    UAR base address if UAR was not the first object in the UAR page.
 728  *    It caused the PMD failure and we should try to get another UAR
 729  *    till we get the first one with non-NULL base address returned.
 730  */
 731 static int
 732 mlx5_alloc_rxtx_uars(struct mlx5_dev_ctx_shared *sh,
 733                      const struct mlx5_dev_config *config)
 734 {
 735         uint32_t uar_mapping, retry;
 736         int err = 0;
 737         void *base_addr;
 738
 739         for (retry = 0; retry < MLX5_ALLOC_UAR_RETRY; ++retry) {
 740 #ifdef MLX5DV_UAR_ALLOC_TYPE_NC
 741                 /* Control the mapping type according to the settings. */
 742                 uar_mapping = (config->dbnc == MLX5_TXDB_NCACHED) ?
 743                               MLX5DV_UAR_ALLOC_TYPE_NC :
 744                               MLX5DV_UAR_ALLOC_TYPE_BF;
 745 #else
 746                 RTE_SET_USED(config);
 747                 /*
 748                  * It seems we have no way to control the memory mapping type
 749                  * for the UAR, the default "Write-Combining" type is supposed.
 750                  * The UAR initialization on queue creation queries the
 751                  * actual mapping type done by Verbs/kernel and setups the
 752                  * PMD datapath accordingly.
 753                  */
 754                 uar_mapping = 0;
 755 #endif
 756                 sh->tx_uar = mlx5_glue->devx_alloc_uar(sh->ctx, uar_mapping);
 757 #ifdef MLX5DV_UAR_ALLOC_TYPE_NC
 758                 if (!sh->tx_uar &&
 759                     uar_mapping == MLX5DV_UAR_ALLOC_TYPE_BF) {
 760                         if (config->dbnc == MLX5_TXDB_CACHED ||
 761                             config->dbnc == MLX5_TXDB_HEURISTIC)
 762                                 DRV_LOG(WARNING, "Devarg tx_db_nc setting "
 763                                                  "is not supported by DevX");
 764                         /*
 765                          * In some environments like virtual machine
 766                          * the Write Combining mapped might be not supported
 767                          * and UAR allocation fails. We try "Non-Cached"
 768                          * mapping for the case. The tx_burst routines take
 769                          * the UAR mapping type into account on UAR setup
 770                          * on queue creation.
 771                          */
 772                         DRV_LOG(WARNING, "Failed to allocate Tx DevX UAR (BF)");
 773                         uar_mapping = MLX5DV_UAR_ALLOC_TYPE_NC;
 774                         sh->tx_uar = mlx5_glue->devx_alloc_uar
 775                                                         (sh->ctx, uar_mapping);
 776                 } else if (!sh->tx_uar &&
 777                            uar_mapping == MLX5DV_UAR_ALLOC_TYPE_NC) {
 778                         if (config->dbnc == MLX5_TXDB_NCACHED)
 779                                 DRV_LOG(WARNING, "Devarg tx_db_nc settings "
 780                                                  "is not supported by DevX");
 781                         /*
 782                          * If Verbs/kernel does not support "Non-Cached"
 783                          * try the "Write-Combining".
 784                          */
 785                         DRV_LOG(WARNING, "Failed to allocate Tx DevX UAR (NC)");
 786                         uar_mapping = MLX5DV_UAR_ALLOC_TYPE_BF;
 787                         sh->tx_uar = mlx5_glue->devx_alloc_uar
 788                                                         (sh->ctx, uar_mapping);
 789                 }
 790 #endif
 791                 if (!sh->tx_uar) {
 792                         DRV_LOG(ERR, "Failed to allocate Tx DevX UAR (BF/NC)");
 793                         err = ENOMEM;
 794                         goto exit;
 795                 }
 796                 base_addr = mlx5_os_get_devx_uar_base_addr(sh->tx_uar);
 797                 if (base_addr)
 798                         break;
 799                 /*
 800                  * The UARs are allocated by rdma_core within the
 801                  * IB device context, on context closure all UARs
 802                  * will be freed, should be no memory/object leakage.
 803                  */
 804                 DRV_LOG(WARNING, "Retrying to allocate Tx DevX UAR");
 805                 sh->tx_uar = NULL;
 806         }
 807         /* Check whether we finally succeeded with valid UAR allocation. */
 808         if (!sh->tx_uar) {
 809                 DRV_LOG(ERR, "Failed to allocate Tx DevX UAR (NULL base)");
 810                 err = ENOMEM;
 811                 goto exit;
 812         }
 813         for (retry = 0; retry < MLX5_ALLOC_UAR_RETRY; ++retry) {
 814                 uar_mapping = 0;
 815                 sh->devx_rx_uar = mlx5_glue->devx_alloc_uar
 816                                                         (sh->ctx, uar_mapping);
 817 #ifdef MLX5DV_UAR_ALLOC_TYPE_NC
 818                 if (!sh->devx_rx_uar &&
 819                     uar_mapping == MLX5DV_UAR_ALLOC_TYPE_BF) {
 820                         /*
 821                          * Rx UAR is used to control interrupts only,
 822                          * should be no datapath noticeable impact,
 823                          * can try "Non-Cached" mapping safely.
 824                          */
 825                         DRV_LOG(WARNING, "Failed to allocate Rx DevX UAR (BF)");
 826                         uar_mapping = MLX5DV_UAR_ALLOC_TYPE_NC;
 827                         sh->devx_rx_uar = mlx5_glue->devx_alloc_uar
 828                                                         (sh->ctx, uar_mapping);
 829                 }
 830 #endif
 831                 if (!sh->devx_rx_uar) {
 832                         DRV_LOG(ERR, "Failed to allocate Rx DevX UAR (BF/NC)");
 833                         err = ENOMEM;
 834                         goto exit;
 835                 }
 836                 base_addr = mlx5_os_get_devx_uar_base_addr(sh->devx_rx_uar);
 837                 if (base_addr)
 838                         break;
 839                 /*
 840                  * The UARs are allocated by rdma_core within the
 841                  * IB device context, on context closure all UARs
 842                  * will be freed, should be no memory/object leakage.
 843                  */
 844                 DRV_LOG(WARNING, "Retrying to allocate Rx DevX UAR");
 845                 sh->devx_rx_uar = NULL;
 846         }
 847         /* Check whether we finally succeeded with valid UAR allocation. */
 848         if (!sh->devx_rx_uar) {
 849                 DRV_LOG(ERR, "Failed to allocate Rx DevX UAR (NULL base)");
 850                 err = ENOMEM;
 851         }
 852 exit:
 853         return err;
 854 }
 855
 856 /**
 857  * Allocate shared device context. If there is multiport device the
 858  * master and representors will share this context, if there is single
 859  * port dedicated device, the context will be used by only given
 860  * port due to unification.
 861  *
 862  * Routine first searches the context for the specified device name,
 863  * if found the shared context assumed and reference counter is incremented.
 864  * If no context found the new one is created and initialized with specified
 865  * device context and parameters.
 866  *
 867  * @param[in] spawn
 868  *   Pointer to the device attributes (name, port, etc).
 869  * @param[in] config
 870  *   Pointer to device configuration structure.
 871  *
 872  * @return
 873  *   Pointer to mlx5_dev_ctx_shared object on success,
 874  *   otherwise NULL and rte_errno is set.
 875  */
 876 struct mlx5_dev_ctx_shared *
 877 mlx5_alloc_shared_dev_ctx(const struct mlx5_dev_spawn_data *spawn,
 878                            const struct mlx5_dev_config *config)
 879 {
 880         struct mlx5_dev_ctx_shared *sh;
 881         int err = 0;
 882         uint32_t i;
 883         struct mlx5_devx_tis_attr tis_attr = { 0 };
 884
 885         MLX5_ASSERT(spawn);
 886         /* Secondary process should not create the shared context. */
 887         MLX5_ASSERT(rte_eal_process_type() == RTE_PROC_PRIMARY);
 888         pthread_mutex_lock(&mlx5_dev_ctx_list_mutex);
 889         /* Search for IB context by device name. */
 890         LIST_FOREACH(sh, &mlx5_dev_ctx_list, next) {
 891                 if (!strcmp(sh->ibdev_name,
 892                         mlx5_os_get_dev_device_name(spawn->phys_dev))) {
 893                         sh->refcnt++;
 894                         goto exit;
 895                 }
 896         }
 897         /* No device found, we have to create new shared context. */
 898         MLX5_ASSERT(spawn->max_port);
 899         sh = mlx5_malloc(MLX5_MEM_ZERO | MLX5_MEM_RTE,
 900                          sizeof(struct mlx5_dev_ctx_shared) +
 901                          spawn->max_port *
 902                          sizeof(struct mlx5_dev_shared_port),
 903                          RTE_CACHE_LINE_SIZE, SOCKET_ID_ANY);
 904         if (!sh) {
 905                 DRV_LOG(ERR, "shared context allocation failure");
 906                 rte_errno  = ENOMEM;
 907                 goto exit;
 908         }
 909         err = mlx5_os_open_device(spawn, config, sh);
 910         if (!sh->ctx)
 911                 goto error;
 912         err = mlx5_os_get_dev_attr(sh->ctx, &sh->device_attr);
 913         if (err) {
 914                 DRV_LOG(DEBUG, "mlx5_os_get_dev_attr() failed");
 915                 goto error;
 916         }
 917         sh->refcnt = 1;
 918         sh->max_port = spawn->max_port;
 919         strncpy(sh->ibdev_name, mlx5_os_get_ctx_device_name(sh->ctx),
 920                 sizeof(sh->ibdev_name) - 1);
 921         strncpy(sh->ibdev_path, mlx5_os_get_ctx_device_path(sh->ctx),
 922                 sizeof(sh->ibdev_path) - 1);
 923         /*
 924          * Setting port_id to max unallowed value means
 925          * there is no interrupt subhandler installed for
 926          * the given port index i.
 927          */
 928         for (i = 0; i < sh->max_port; i++) {
 929                 sh->port[i].ih_port_id = RTE_MAX_ETHPORTS;
 930                 sh->port[i].devx_ih_port_id = RTE_MAX_ETHPORTS;
 931         }
 932         sh->pd = mlx5_glue->alloc_pd(sh->ctx);
 933         if (sh->pd == NULL) {
 934                 DRV_LOG(ERR, "PD allocation failure");
 935                 err = ENOMEM;
 936                 goto error;
 937         }
 938         if (sh->devx) {
 939                 uint32_t lcore = (uint32_t)rte_lcore_to_cpu_id(-1);
 940
 941                 /* Query the EQN for this core. */
 942                 err = mlx5_glue->devx_query_eqn(sh->ctx, lcore, &sh->eqn);
 943                 if (err) {
 944                         rte_errno = errno;
 945                         DRV_LOG(ERR, "Failed to query event queue number %d.",
 946                                 rte_errno);
 947                         goto error;
 948                 }
 949                 err = mlx5_os_get_pdn(sh->pd, &sh->pdn);
 950                 if (err) {
 951                         DRV_LOG(ERR, "Fail to extract pdn from PD");
 952                         goto error;
 953                 }
 954                 sh->td = mlx5_devx_cmd_create_td(sh->ctx);
 955                 if (!sh->td) {
 956                         DRV_LOG(ERR, "TD allocation failure");
 957                         err = ENOMEM;
 958                         goto error;
 959                 }
 960                 tis_attr.transport_domain = sh->td->id;
 961                 sh->tis = mlx5_devx_cmd_create_tis(sh->ctx, &tis_attr);
 962                 if (!sh->tis) {
 963                         DRV_LOG(ERR, "TIS allocation failure");
 964                         err = ENOMEM;
 965                         goto error;
 966                 }
 967                 err = mlx5_alloc_rxtx_uars(sh, config);
 968                 if (err)
 969                         goto error;
 970                 MLX5_ASSERT(sh->tx_uar);
 971                 MLX5_ASSERT(mlx5_os_get_devx_uar_base_addr(sh->tx_uar));
 972
 973                 MLX5_ASSERT(sh->devx_rx_uar);
 974                 MLX5_ASSERT(mlx5_os_get_devx_uar_base_addr(sh->devx_rx_uar));
 975         }
 976         sh->flow_id_pool = mlx5_flow_id_pool_alloc
 977                                         ((1 << HAIRPIN_FLOW_ID_BITS) - 1);
 978         if (!sh->flow_id_pool) {
 979                 DRV_LOG(ERR, "can't create flow id pool");
 980                 err = ENOMEM;
 981                 goto error;
 982         }
 983 #ifndef RTE_ARCH_64
 984         /* Initialize UAR access locks for 32bit implementations. */
 985         rte_spinlock_init(&sh->uar_lock_cq);
 986         for (i = 0; i < MLX5_UAR_PAGE_NUM_MAX; i++)
 987                 rte_spinlock_init(&sh->uar_lock[i]);
 988 #endif
 989         /*
 990          * Once the device is added to the list of memory event
 991          * callback, its global MR cache table cannot be expanded
 992          * on the fly because of deadlock. If it overflows, lookup
 993          * should be done by searching MR list linearly, which is slow.
 994          *
 995          * At this point the device is not added to the memory
 996          * event list yet, context is just being created.
 997          */
 998         err = mlx5_mr_btree_init(&sh->share_cache.cache,
 999                                  MLX5_MR_BTREE_CACHE_N * 2,
1000                                  spawn->pci_dev->device.numa_node);
1001         if (err) {
1002                 err = rte_errno;
1003                 goto error;
1004         }
1005         mlx5_os_set_reg_mr_cb(&sh->share_cache.reg_mr_cb,
1006                               &sh->share_cache.dereg_mr_cb);
1007         mlx5_os_dev_shared_handler_install(sh);
1008         sh->cnt_id_tbl = mlx5_l3t_create(MLX5_L3T_TYPE_DWORD);
1009         if (!sh->cnt_id_tbl) {
1010                 err = rte_errno;
1011                 goto error;
1012         }
1013         mlx5_flow_aging_init(sh);
1014         mlx5_flow_counters_mng_init(sh);
1015         mlx5_flow_ipool_create(sh, config);
1016         /* Add device to memory callback list. */
1017         rte_rwlock_write_lock(&mlx5_shared_data->mem_event_rwlock);
1018         LIST_INSERT_HEAD(&mlx5_shared_data->mem_event_cb_list,
1019                          sh, mem_event_cb);
1020         rte_rwlock_write_unlock(&mlx5_shared_data->mem_event_rwlock);
1021         /* Add context to the global device list. */
1022         LIST_INSERT_HEAD(&mlx5_dev_ctx_list, sh, next);
1023 exit:
1024         pthread_mutex_unlock(&mlx5_dev_ctx_list_mutex);
1025         return sh;
1026 error:
1027         pthread_mutex_destroy(&sh->txpp.mutex);
1028         pthread_mutex_unlock(&mlx5_dev_ctx_list_mutex);
1029         MLX5_ASSERT(sh);
1030         if (sh->cnt_id_tbl)
1031                 mlx5_l3t_destroy(sh->cnt_id_tbl);
1032         if (sh->tis)
1033                 claim_zero(mlx5_devx_cmd_destroy(sh->tis));
1034         if (sh->td)
1035                 claim_zero(mlx5_devx_cmd_destroy(sh->td));
1036         if (sh->devx_rx_uar)
1037                 mlx5_glue->devx_free_uar(sh->devx_rx_uar);
1038         if (sh->tx_uar)
1039                 mlx5_glue->devx_free_uar(sh->tx_uar);
1040         if (sh->pd)
1041                 claim_zero(mlx5_glue->dealloc_pd(sh->pd));
1042         if (sh->ctx)
1043                 claim_zero(mlx5_glue->close_device(sh->ctx));
1044         if (sh->flow_id_pool)
1045                 mlx5_flow_id_pool_release(sh->flow_id_pool);
1046         mlx5_free(sh);
1047         MLX5_ASSERT(err > 0);
1048         rte_errno = err;
1049         return NULL;
1050 }
1051
1052 /**
1053  * Free shared IB device context. Decrement counter and if zero free
1054  * all allocated resources and close handles.
1055  *
1056  * @param[in] sh
1057  *   Pointer to mlx5_dev_ctx_shared object to free
1058  */
1059 void
1060 mlx5_free_shared_dev_ctx(struct mlx5_dev_ctx_shared *sh)
1061 {
1062         pthread_mutex_lock(&mlx5_dev_ctx_list_mutex);
1063 #ifdef RTE_LIBRTE_MLX5_DEBUG
1064         /* Check the object presence in the list. */
1065         struct mlx5_dev_ctx_shared *lctx;
1066
1067         LIST_FOREACH(lctx, &mlx5_dev_ctx_list, next)
1068                 if (lctx == sh)
1069                         break;
1070         MLX5_ASSERT(lctx);
1071         if (lctx != sh) {
1072                 DRV_LOG(ERR, "Freeing non-existing shared IB context");
1073                 goto exit;
1074         }
1075 #endif
1076         MLX5_ASSERT(sh);
1077         MLX5_ASSERT(sh->refcnt);
1078         /* Secondary process should not free the shared context. */
1079         MLX5_ASSERT(rte_eal_process_type() == RTE_PROC_PRIMARY);
1080         if (--sh->refcnt)
1081                 goto exit;
1082         /* Remove from memory callback device list. */
1083         rte_rwlock_write_lock(&mlx5_shared_data->mem_event_rwlock);
1084         LIST_REMOVE(sh, mem_event_cb);
1085         rte_rwlock_write_unlock(&mlx5_shared_data->mem_event_rwlock);
1086         /* Release created Memory Regions. */
1087         mlx5_mr_release_cache(&sh->share_cache);
1088         /* Remove context from the global device list. */
1089         LIST_REMOVE(sh, next);
1090         pthread_mutex_unlock(&mlx5_dev_ctx_list_mutex);
1091         /*
1092          *  Ensure there is no async event handler installed.
1093          *  Only primary process handles async device events.
1094          **/
1095         mlx5_flow_counters_mng_close(sh);
1096         mlx5_flow_ipool_destroy(sh);
1097         mlx5_os_dev_shared_handler_uninstall(sh);
1098         if (sh->cnt_id_tbl) {
1099                 mlx5_l3t_destroy(sh->cnt_id_tbl);
1100                 sh->cnt_id_tbl = NULL;
1101         }
1102         if (sh->tx_uar) {
1103                 mlx5_glue->devx_free_uar(sh->tx_uar);
1104                 sh->tx_uar = NULL;
1105         }
1106         if (sh->pd)
1107                 claim_zero(mlx5_glue->dealloc_pd(sh->pd));
1108         if (sh->tis)
1109                 claim_zero(mlx5_devx_cmd_destroy(sh->tis));
1110         if (sh->td)
1111                 claim_zero(mlx5_devx_cmd_destroy(sh->td));
1112         if (sh->devx_rx_uar)
1113                 mlx5_glue->devx_free_uar(sh->devx_rx_uar);
1114         if (sh->ctx)
1115                 claim_zero(mlx5_glue->close_device(sh->ctx));
1116         if (sh->flow_id_pool)
1117                 mlx5_flow_id_pool_release(sh->flow_id_pool);
1118         pthread_mutex_destroy(&sh->txpp.mutex);
1119         mlx5_free(sh);
1120         return;
1121 exit:
1122         pthread_mutex_unlock(&mlx5_dev_ctx_list_mutex);
1123 }
1124
1125 /**
1126  * Destroy table hash list and all the root entries per domain.
1127  *
1128  * @param[in] priv
1129  *   Pointer to the private device data structure.
1130  */
1131 void
1132 mlx5_free_table_hash_list(struct mlx5_priv *priv)
1133 {
1134         struct mlx5_dev_ctx_shared *sh = priv->sh;
1135         struct mlx5_flow_tbl_data_entry *tbl_data;
1136         union mlx5_flow_tbl_key table_key = {
1137                 {
1138                         .table_id = 0,
1139                         .reserved = 0,
1140                         .domain = 0,
1141                         .direction = 0,
1142                 }
1143         };
1144         struct mlx5_hlist_entry *pos;
1145
1146         if (!sh->flow_tbls)
1147                 return;
1148         pos = mlx5_hlist_lookup(sh->flow_tbls, table_key.v64);
1149         if (pos) {
1150                 tbl_data = container_of(pos, struct mlx5_flow_tbl_data_entry,
1151                                         entry);
1152                 MLX5_ASSERT(tbl_data);
1153                 mlx5_hlist_remove(sh->flow_tbls, pos);
1154                 mlx5_free(tbl_data);
1155         }
1156         table_key.direction = 1;
1157         pos = mlx5_hlist_lookup(sh->flow_tbls, table_key.v64);
1158         if (pos) {
1159                 tbl_data = container_of(pos, struct mlx5_flow_tbl_data_entry,
1160                                         entry);
1161                 MLX5_ASSERT(tbl_data);
1162                 mlx5_hlist_remove(sh->flow_tbls, pos);
1163                 mlx5_free(tbl_data);
1164         }
1165         table_key.direction = 0;
1166         table_key.domain = 1;
1167         pos = mlx5_hlist_lookup(sh->flow_tbls, table_key.v64);
1168         if (pos) {
1169                 tbl_data = container_of(pos, struct mlx5_flow_tbl_data_entry,
1170                                         entry);
1171                 MLX5_ASSERT(tbl_data);
1172                 mlx5_hlist_remove(sh->flow_tbls, pos);
1173                 mlx5_free(tbl_data);
1174         }
1175         mlx5_hlist_destroy(sh->flow_tbls, NULL, NULL);
1176 }
1177
1178 /**
1179  * Initialize flow table hash list and create the root tables entry
1180  * for each domain.
1181  *
1182  * @param[in] priv
1183  *   Pointer to the private device data structure.
1184  *
1185  * @return
1186  *   Zero on success, positive error code otherwise.
1187  */
1188 int
1189 mlx5_alloc_table_hash_list(struct mlx5_priv *priv)
1190 {
1191         struct mlx5_dev_ctx_shared *sh = priv->sh;
1192         char s[MLX5_HLIST_NAMESIZE];
1193         int err = 0;
1194
1195         MLX5_ASSERT(sh);
1196         snprintf(s, sizeof(s), "%s_flow_table", priv->sh->ibdev_name);
1197         sh->flow_tbls = mlx5_hlist_create(s, MLX5_FLOW_TABLE_HLIST_ARRAY_SIZE);
1198         if (!sh->flow_tbls) {
1199                 DRV_LOG(ERR, "flow tables with hash creation failed.");
1200                 err = ENOMEM;
1201                 return err;
1202         }
1203 #ifndef HAVE_MLX5DV_DR
1204         /*
1205          * In case we have not DR support, the zero tables should be created
1206          * because DV expect to see them even if they cannot be created by
1207          * RDMA-CORE.
1208          */
1209         union mlx5_flow_tbl_key table_key = {
1210                 {
1211                         .table_id = 0,
1212                         .reserved = 0,
1213                         .domain = 0,
1214                         .direction = 0,
1215                 }
1216         };
1217         struct mlx5_flow_tbl_data_entry *tbl_data = mlx5_malloc(MLX5_MEM_ZERO,
1218                                                           sizeof(*tbl_data), 0,
1219                                                           SOCKET_ID_ANY);
1220
1221         if (!tbl_data) {
1222                 err = ENOMEM;
1223                 goto error;
1224         }
1225         tbl_data->entry.key = table_key.v64;
1226         err = mlx5_hlist_insert(sh->flow_tbls, &tbl_data->entry);
1227         if (err)
1228                 goto error;
1229         rte_atomic32_init(&tbl_data->tbl.refcnt);
1230         rte_atomic32_inc(&tbl_data->tbl.refcnt);
1231         table_key.direction = 1;
1232         tbl_data = mlx5_malloc(MLX5_MEM_ZERO, sizeof(*tbl_data), 0,
1233                                SOCKET_ID_ANY);
1234         if (!tbl_data) {
1235                 err = ENOMEM;
1236                 goto error;
1237         }
1238         tbl_data->entry.key = table_key.v64;
1239         err = mlx5_hlist_insert(sh->flow_tbls, &tbl_data->entry);
1240         if (err)
1241                 goto error;
1242         rte_atomic32_init(&tbl_data->tbl.refcnt);
1243         rte_atomic32_inc(&tbl_data->tbl.refcnt);
1244         table_key.direction = 0;
1245         table_key.domain = 1;
1246         tbl_data = mlx5_malloc(MLX5_MEM_ZERO, sizeof(*tbl_data), 0,
1247                                SOCKET_ID_ANY);
1248         if (!tbl_data) {
1249                 err = ENOMEM;
1250                 goto error;
1251         }
1252         tbl_data->entry.key = table_key.v64;
1253         err = mlx5_hlist_insert(sh->flow_tbls, &tbl_data->entry);
1254         if (err)
1255                 goto error;
1256         rte_atomic32_init(&tbl_data->tbl.refcnt);
1257         rte_atomic32_inc(&tbl_data->tbl.refcnt);
1258         return err;
1259 error:
1260         mlx5_free_table_hash_list(priv);
1261 #endif /* HAVE_MLX5DV_DR */
1262         return err;
1263 }
1264
1265 /**
1266  * Retrieve integer value from environment variable.
1267  *
1268  * @param[in] name
1269  *   Environment variable name.
1270  *
1271  * @return
1272  *   Integer value, 0 if the variable is not set.
1273  */
1274 int
1275 mlx5_getenv_int(const char *name)
1276 {
1277         const char *val = getenv(name);
1278
1279         if (val == NULL)
1280                 return 0;
1281         return atoi(val);
1282 }
1283
1284 /**
1285  * DPDK callback to add udp tunnel port
1286  *
1287  * @param[in] dev
1288  *   A pointer to eth_dev
1289  * @param[in] udp_tunnel
1290  *   A pointer to udp tunnel
1291  *
1292  * @return
1293  *   0 on valid udp ports and tunnels, -ENOTSUP otherwise.
1294  */
1295 int
1296 mlx5_udp_tunnel_port_add(struct rte_eth_dev *dev __rte_unused,
1297                          struct rte_eth_udp_tunnel *udp_tunnel)
1298 {
1299         MLX5_ASSERT(udp_tunnel != NULL);
1300         if (udp_tunnel->prot_type == RTE_TUNNEL_TYPE_VXLAN &&
1301             udp_tunnel->udp_port == 4789)
1302                 return 0;
1303         if (udp_tunnel->prot_type == RTE_TUNNEL_TYPE_VXLAN_GPE &&
1304             udp_tunnel->udp_port == 4790)
1305                 return 0;
1306         return -ENOTSUP;
1307 }
1308
1309 /**
1310  * Initialize process private data structure.
1311  *
1312  * @param dev
1313  *   Pointer to Ethernet device structure.
1314  *
1315  * @return
1316  *   0 on success, a negative errno value otherwise and rte_errno is set.
1317  */
1318 int
1319 mlx5_proc_priv_init(struct rte_eth_dev *dev)
1320 {
1321         struct mlx5_priv *priv = dev->data->dev_private;
1322         struct mlx5_proc_priv *ppriv;
1323         size_t ppriv_size;
1324
1325         /*
1326          * UAR register table follows the process private structure. BlueFlame
1327          * registers for Tx queues are stored in the table.
1328          */
1329         ppriv_size =
1330                 sizeof(struct mlx5_proc_priv) + priv->txqs_n * sizeof(void *);
1331         ppriv = mlx5_malloc(MLX5_MEM_RTE, ppriv_size, RTE_CACHE_LINE_SIZE,
1332                             dev->device->numa_node);
1333         if (!ppriv) {
1334                 rte_errno = ENOMEM;
1335                 return -rte_errno;
1336         }
1337         ppriv->uar_table_sz = ppriv_size;
1338         dev->process_private = ppriv;
1339         return 0;
1340 }
1341
1342 /**
1343  * Un-initialize process private data structure.
1344  *
1345  * @param dev
1346  *   Pointer to Ethernet device structure.
1347  */
1348 static void
1349 mlx5_proc_priv_uninit(struct rte_eth_dev *dev)
1350 {
1351         if (!dev->process_private)
1352                 return;
1353         mlx5_free(dev->process_private);
1354         dev->process_private = NULL;
1355 }
1356
1357 /**
1358  * DPDK callback to close the device.
1359  *
1360  * Destroy all queues and objects, free memory.
1361  *
1362  * @param dev
1363  *   Pointer to Ethernet device structure.
1364  */
1365 int
1366 mlx5_dev_close(struct rte_eth_dev *dev)
1367 {
1368         struct mlx5_priv *priv = dev->data->dev_private;
1369         unsigned int i;
1370         int ret;
1371
1372         if (rte_eal_process_type() == RTE_PROC_SECONDARY) {
1373                 /* Check if process_private released. */
1374                 if (!dev->process_private)
1375                         return 0;
1376                 mlx5_tx_uar_uninit_secondary(dev);
1377                 mlx5_proc_priv_uninit(dev);
1378                 rte_eth_dev_release_port(dev);
1379                 return 0;
1380         }
1381         if (!priv->sh)
1382                 return 0;
1383         DRV_LOG(DEBUG, "port %u closing device \"%s\"",
1384                 dev->data->port_id,
1385                 ((priv->sh->ctx != NULL) ?
1386                 mlx5_os_get_ctx_device_name(priv->sh->ctx) : ""));
1387         /*
1388          * If default mreg copy action is removed at the stop stage,
1389          * the search will return none and nothing will be done anymore.
1390          */
1391         mlx5_flow_stop_default(dev);
1392         mlx5_traffic_disable(dev);
1393         /*
1394          * If all the flows are already flushed in the device stop stage,
1395          * then this will return directly without any action.
1396          */
1397         mlx5_flow_list_flush(dev, &priv->flows, true);
1398         mlx5_flow_meter_flush(dev, NULL);
1399         /* Free the intermediate buffers for flow creation. */
1400         mlx5_flow_free_intermediate(dev);
1401         /* Prevent crashes when queues are still in use. */
1402         dev->rx_pkt_burst = removed_rx_burst;
1403         dev->tx_pkt_burst = removed_tx_burst;
1404         rte_wmb();
1405         /* Disable datapath on secondary process. */
1406         mlx5_mp_os_req_stop_rxtx(dev);
1407         /* Free the eCPRI flex parser resource. */
1408         mlx5_flex_parser_ecpri_release(dev);
1409         if (priv->rxqs != NULL) {
1410                 /* XXX race condition if mlx5_rx_burst() is still running. */
1411                 usleep(1000);
1412                 for (i = 0; (i != priv->rxqs_n); ++i)
1413                         mlx5_rxq_release(dev, i);
1414                 priv->rxqs_n = 0;
1415                 priv->rxqs = NULL;
1416         }
1417         if (priv->txqs != NULL) {
1418                 /* XXX race condition if mlx5_tx_burst() is still running. */
1419                 usleep(1000);
1420                 for (i = 0; (i != priv->txqs_n); ++i)
1421                         mlx5_txq_release(dev, i);
1422                 priv->txqs_n = 0;
1423                 priv->txqs = NULL;
1424         }
1425         mlx5_proc_priv_uninit(dev);
1426         if (priv->mreg_cp_tbl)
1427                 mlx5_hlist_destroy(priv->mreg_cp_tbl, NULL, NULL);
1428         mlx5_mprq_free_mp(dev);
1429         mlx5_os_free_shared_dr(priv);
1430         if (priv->rss_conf.rss_key != NULL)
1431                 mlx5_free(priv->rss_conf.rss_key);
1432         if (priv->reta_idx != NULL)
1433                 mlx5_free(priv->reta_idx);
1434         if (priv->config.vf)
1435                 mlx5_os_mac_addr_flush(dev);
1436         if (priv->nl_socket_route >= 0)
1437                 close(priv->nl_socket_route);
1438         if (priv->nl_socket_rdma >= 0)
1439                 close(priv->nl_socket_rdma);
1440         if (priv->vmwa_context)
1441                 mlx5_vlan_vmwa_exit(priv->vmwa_context);
1442         ret = mlx5_hrxq_verify(dev);
1443         if (ret)
1444                 DRV_LOG(WARNING, "port %u some hash Rx queue still remain",
1445                         dev->data->port_id);
1446         ret = mlx5_ind_table_obj_verify(dev);
1447         if (ret)
1448                 DRV_LOG(WARNING, "port %u some indirection table still remain",
1449                         dev->data->port_id);
1450         ret = mlx5_rxq_obj_verify(dev);
1451         if (ret)
1452                 DRV_LOG(WARNING, "port %u some Rx queue objects still remain",
1453                         dev->data->port_id);
1454         ret = mlx5_rxq_verify(dev);
1455         if (ret)
1456                 DRV_LOG(WARNING, "port %u some Rx queues still remain",
1457                         dev->data->port_id);
1458         ret = mlx5_txq_obj_verify(dev);
1459         if (ret)
1460                 DRV_LOG(WARNING, "port %u some Verbs Tx queue still remain",
1461                         dev->data->port_id);
1462         ret = mlx5_txq_verify(dev);
1463         if (ret)
1464                 DRV_LOG(WARNING, "port %u some Tx queues still remain",
1465                         dev->data->port_id);
1466         ret = mlx5_flow_verify(dev);
1467         if (ret)
1468                 DRV_LOG(WARNING, "port %u some flows still remain",
1469                         dev->data->port_id);
1470         /*
1471          * Free the shared context in last turn, because the cleanup
1472          * routines above may use some shared fields, like
1473          * mlx5_os_mac_addr_flush() uses ibdev_path for retrieveing
1474          * ifindex if Netlink fails.
1475          */
1476         mlx5_free_shared_dev_ctx(priv->sh);
1477         if (priv->domain_id != RTE_ETH_DEV_SWITCH_DOMAIN_ID_INVALID) {
1478                 unsigned int c = 0;
1479                 uint16_t port_id;
1480
1481                 MLX5_ETH_FOREACH_DEV(port_id, priv->pci_dev) {
1482                         struct mlx5_priv *opriv =
1483                                 rte_eth_devices[port_id].data->dev_private;
1484
1485                         if (!opriv ||
1486                             opriv->domain_id != priv->domain_id ||
1487                             &rte_eth_devices[port_id] == dev)
1488                                 continue;
1489                         ++c;
1490                         break;
1491                 }
1492                 if (!c)
1493                         claim_zero(rte_eth_switch_domain_free(priv->domain_id));
1494         }
1495         memset(priv, 0, sizeof(*priv));
1496         priv->domain_id = RTE_ETH_DEV_SWITCH_DOMAIN_ID_INVALID;
1497         /*
1498          * Reset mac_addrs to NULL such that it is not freed as part of
1499          * rte_eth_dev_release_port(). mac_addrs is part of dev_private so
1500          * it is freed when dev_private is freed.
1501          */
1502         dev->data->mac_addrs = NULL;
1503         return 0;
1504 }
1505
1506 /**
1507  * Verify and store value for device argument.
1508  *
1509  * @param[in] key
1510  *   Key argument to verify.
1511  * @param[in] val
1512  *   Value associated with key.
1513  * @param opaque
1514  *   User data.
1515  *
1516  * @return
1517  *   0 on success, a negative errno value otherwise and rte_errno is set.
1518  */
1519 static int
1520 mlx5_args_check(const char *key, const char *val, void *opaque)
1521 {
1522         struct mlx5_dev_config *config = opaque;
1523         unsigned long mod;
1524         signed long tmp;
1525
1526         /* No-op, port representors are processed in mlx5_dev_spawn(). */
1527         if (!strcmp(MLX5_REPRESENTOR, key))
1528                 return 0;
1529         errno = 0;
1530         tmp = strtol(val, NULL, 0);
1531         if (errno) {
1532                 rte_errno = errno;
1533                 DRV_LOG(WARNING, "%s: \"%s\" is not a valid integer", key, val);
1534                 return -rte_errno;
1535         }
1536         if (tmp < 0 && strcmp(MLX5_TX_PP, key) && strcmp(MLX5_TX_SKEW, key)) {
1537                 /* Negative values are acceptable for some keys only. */
1538                 rte_errno = EINVAL;
1539                 DRV_LOG(WARNING, "%s: invalid negative value \"%s\"", key, val);
1540                 return -rte_errno;
1541         }
1542         mod = tmp >= 0 ? tmp : -tmp;
1543         if (strcmp(MLX5_RXQ_CQE_COMP_EN, key) == 0) {
1544                 config->cqe_comp = !!tmp;
1545         } else if (strcmp(MLX5_RXQ_CQE_PAD_EN, key) == 0) {
1546                 config->cqe_pad = !!tmp;
1547         } else if (strcmp(MLX5_RXQ_PKT_PAD_EN, key) == 0) {
1548                 config->hw_padding = !!tmp;
1549         } else if (strcmp(MLX5_RX_MPRQ_EN, key) == 0) {
1550                 config->mprq.enabled = !!tmp;
1551         } else if (strcmp(MLX5_RX_MPRQ_LOG_STRIDE_NUM, key) == 0) {
1552                 config->mprq.stride_num_n = tmp;
1553         } else if (strcmp(MLX5_RX_MPRQ_LOG_STRIDE_SIZE, key) == 0) {
1554                 config->mprq.stride_size_n = tmp;
1555         } else if (strcmp(MLX5_RX_MPRQ_MAX_MEMCPY_LEN, key) == 0) {
1556                 config->mprq.max_memcpy_len = tmp;
1557         } else if (strcmp(MLX5_RXQS_MIN_MPRQ, key) == 0) {
1558                 config->mprq.min_rxqs_num = tmp;
1559         } else if (strcmp(MLX5_TXQ_INLINE, key) == 0) {
1560                 DRV_LOG(WARNING, "%s: deprecated parameter,"
1561                                  " converted to txq_inline_max", key);
1562                 config->txq_inline_max = tmp;
1563         } else if (strcmp(MLX5_TXQ_INLINE_MAX, key) == 0) {
1564                 config->txq_inline_max = tmp;
1565         } else if (strcmp(MLX5_TXQ_INLINE_MIN, key) == 0) {
1566                 config->txq_inline_min = tmp;
1567         } else if (strcmp(MLX5_TXQ_INLINE_MPW, key) == 0) {
1568                 config->txq_inline_mpw = tmp;
1569         } else if (strcmp(MLX5_TXQS_MIN_INLINE, key) == 0) {
1570                 config->txqs_inline = tmp;
1571         } else if (strcmp(MLX5_TXQS_MAX_VEC, key) == 0) {
1572                 DRV_LOG(WARNING, "%s: deprecated parameter, ignored", key);
1573         } else if (strcmp(MLX5_TXQ_MPW_EN, key) == 0) {
1574                 config->mps = !!tmp;
1575         } else if (strcmp(MLX5_TX_DB_NC, key) == 0) {
1576                 if (tmp != MLX5_TXDB_CACHED &&
1577                     tmp != MLX5_TXDB_NCACHED &&
1578                     tmp != MLX5_TXDB_HEURISTIC) {
1579                         DRV_LOG(ERR, "invalid Tx doorbell "
1580                                      "mapping parameter");
1581                         rte_errno = EINVAL;
1582                         return -rte_errno;
1583                 }
1584                 config->dbnc = tmp;
1585         } else if (strcmp(MLX5_TXQ_MPW_HDR_DSEG_EN, key) == 0) {
1586                 DRV_LOG(WARNING, "%s: deprecated parameter, ignored", key);
1587         } else if (strcmp(MLX5_TXQ_MAX_INLINE_LEN, key) == 0) {
1588                 DRV_LOG(WARNING, "%s: deprecated parameter,"
1589                                  " converted to txq_inline_mpw", key);
1590                 config->txq_inline_mpw = tmp;
1591         } else if (strcmp(MLX5_TX_VEC_EN, key) == 0) {
1592                 DRV_LOG(WARNING, "%s: deprecated parameter, ignored", key);
1593         } else if (strcmp(MLX5_TX_PP, key) == 0) {
1594                 if (!mod) {
1595                         DRV_LOG(ERR, "Zero Tx packet pacing parameter");
1596                         rte_errno = EINVAL;
1597                         return -rte_errno;
1598                 }
1599                 config->tx_pp = tmp;
1600         } else if (strcmp(MLX5_TX_SKEW, key) == 0) {
1601                 config->tx_skew = tmp;
1602         } else if (strcmp(MLX5_RX_VEC_EN, key) == 0) {
1603                 config->rx_vec_en = !!tmp;
1604         } else if (strcmp(MLX5_L3_VXLAN_EN, key) == 0) {
1605                 config->l3_vxlan_en = !!tmp;
1606         } else if (strcmp(MLX5_VF_NL_EN, key) == 0) {
1607                 config->vf_nl_en = !!tmp;
1608         } else if (strcmp(MLX5_DV_ESW_EN, key) == 0) {
1609                 config->dv_esw_en = !!tmp;
1610         } else if (strcmp(MLX5_DV_FLOW_EN, key) == 0) {
1611                 config->dv_flow_en = !!tmp;
1612         } else if (strcmp(MLX5_DV_XMETA_EN, key) == 0) {
1613                 if (tmp != MLX5_XMETA_MODE_LEGACY &&
1614                     tmp != MLX5_XMETA_MODE_META16 &&
1615                     tmp != MLX5_XMETA_MODE_META32) {
1616                         DRV_LOG(ERR, "invalid extensive "
1617                                      "metadata parameter");
1618                         rte_errno = EINVAL;
1619                         return -rte_errno;
1620                 }
1621                 config->dv_xmeta_en = tmp;
1622         } else if (strcmp(MLX5_LACP_BY_USER, key) == 0) {
1623                 config->lacp_by_user = !!tmp;
1624         } else if (strcmp(MLX5_MR_EXT_MEMSEG_EN, key) == 0) {
1625                 config->mr_ext_memseg_en = !!tmp;
1626         } else if (strcmp(MLX5_MAX_DUMP_FILES_NUM, key) == 0) {
1627                 config->max_dump_files_num = tmp;
1628         } else if (strcmp(MLX5_LRO_TIMEOUT_USEC, key) == 0) {
1629                 config->lro.timeout = tmp;
1630         } else if (strcmp(MLX5_CLASS_ARG_NAME, key) == 0) {
1631                 DRV_LOG(DEBUG, "class argument is %s.", val);
1632         } else if (strcmp(MLX5_HP_BUF_SIZE, key) == 0) {
1633                 config->log_hp_size = tmp;
1634         } else if (strcmp(MLX5_RECLAIM_MEM, key) == 0) {
1635                 if (tmp != MLX5_RCM_NONE &&
1636                     tmp != MLX5_RCM_LIGHT &&
1637                     tmp != MLX5_RCM_AGGR) {
1638                         DRV_LOG(ERR, "Unrecognize %s: \"%s\"", key, val);
1639                         rte_errno = EINVAL;
1640                         return -rte_errno;
1641                 }
1642                 config->reclaim_mode = tmp;
1643         } else if (strcmp(MLX5_SYS_MEM_EN, key) == 0) {
1644                 config->sys_mem_en = !!tmp;
1645         } else if (strcmp(MLX5_DECAP_EN, key) == 0) {
1646                 config->decap_en = !!tmp;
1647         } else {
1648                 DRV_LOG(WARNING, "%s: unknown parameter", key);
1649                 rte_errno = EINVAL;
1650                 return -rte_errno;
1651         }
1652         return 0;
1653 }
1654
1655 /**
1656  * Parse device parameters.
1657  *
1658  * @param config
1659  *   Pointer to device configuration structure.
1660  * @param devargs
1661  *   Device arguments structure.
1662  *
1663  * @return
1664  *   0 on success, a negative errno value otherwise and rte_errno is set.
1665  */
1666 int
1667 mlx5_args(struct mlx5_dev_config *config, struct rte_devargs *devargs)
1668 {
1669         const char **params = (const char *[]){
1670                 MLX5_RXQ_CQE_COMP_EN,
1671                 MLX5_RXQ_CQE_PAD_EN,
1672                 MLX5_RXQ_PKT_PAD_EN,
1673                 MLX5_RX_MPRQ_EN,
1674                 MLX5_RX_MPRQ_LOG_STRIDE_NUM,
1675                 MLX5_RX_MPRQ_LOG_STRIDE_SIZE,
1676                 MLX5_RX_MPRQ_MAX_MEMCPY_LEN,
1677                 MLX5_RXQS_MIN_MPRQ,
1678                 MLX5_TXQ_INLINE,
1679                 MLX5_TXQ_INLINE_MIN,
1680                 MLX5_TXQ_INLINE_MAX,
1681                 MLX5_TXQ_INLINE_MPW,
1682                 MLX5_TXQS_MIN_INLINE,
1683                 MLX5_TXQS_MAX_VEC,
1684                 MLX5_TXQ_MPW_EN,
1685                 MLX5_TXQ_MPW_HDR_DSEG_EN,
1686                 MLX5_TXQ_MAX_INLINE_LEN,
1687                 MLX5_TX_DB_NC,
1688                 MLX5_TX_PP,
1689                 MLX5_TX_SKEW,
1690                 MLX5_TX_VEC_EN,
1691                 MLX5_RX_VEC_EN,
1692                 MLX5_L3_VXLAN_EN,
1693                 MLX5_VF_NL_EN,
1694                 MLX5_DV_ESW_EN,
1695                 MLX5_DV_FLOW_EN,
1696                 MLX5_DV_XMETA_EN,
1697                 MLX5_LACP_BY_USER,
1698                 MLX5_MR_EXT_MEMSEG_EN,
1699                 MLX5_REPRESENTOR,
1700                 MLX5_MAX_DUMP_FILES_NUM,
1701                 MLX5_LRO_TIMEOUT_USEC,
1702                 MLX5_CLASS_ARG_NAME,
1703                 MLX5_HP_BUF_SIZE,
1704                 MLX5_RECLAIM_MEM,
1705                 MLX5_SYS_MEM_EN,
1706                 MLX5_DECAP_EN,
1707                 NULL,
1708         };
1709         struct rte_kvargs *kvlist;
1710         int ret = 0;
1711         int i;
1712
1713         if (devargs == NULL)
1714                 return 0;
1715         /* Following UGLY cast is done to pass checkpatch. */
1716         kvlist = rte_kvargs_parse(devargs->args, params);
1717         if (kvlist == NULL) {
1718                 rte_errno = EINVAL;
1719                 return -rte_errno;
1720         }
1721         /* Process parameters. */
1722         for (i = 0; (params[i] != NULL); ++i) {
1723                 if (rte_kvargs_count(kvlist, params[i])) {
1724                         ret = rte_kvargs_process(kvlist, params[i],
1725                                                  mlx5_args_check, config);
1726                         if (ret) {
1727                                 rte_errno = EINVAL;
1728                                 rte_kvargs_free(kvlist);
1729                                 return -rte_errno;
1730                         }
1731                 }
1732         }
1733         rte_kvargs_free(kvlist);
1734         return 0;
1735 }
1736
1737 /**
1738  * Configures the minimal amount of data to inline into WQE
1739  * while sending packets.
1740  *
1741  * - the txq_inline_min has the maximal priority, if this
1742  *   key is specified in devargs
1743  * - if DevX is enabled the inline mode is queried from the
1744  *   device (HCA attributes and NIC vport context if needed).
1745  * - otherwise L2 mode (18 bytes) is assumed for ConnectX-4/4 Lx
1746  *   and none (0 bytes) for other NICs
1747  *
1748  * @param spawn
1749  *   Verbs device parameters (name, port, switch_info) to spawn.
1750  * @param config
1751  *   Device configuration parameters.
1752  */
1753 void
1754 mlx5_set_min_inline(struct mlx5_dev_spawn_data *spawn,
1755                     struct mlx5_dev_config *config)
1756 {
1757         if (config->txq_inline_min != MLX5_ARG_UNSET) {
1758                 /* Application defines size of inlined data explicitly. */
1759                 switch (spawn->pci_dev->id.device_id) {
1760                 case PCI_DEVICE_ID_MELLANOX_CONNECTX4:
1761                 case PCI_DEVICE_ID_MELLANOX_CONNECTX4VF:
1762                         if (config->txq_inline_min <
1763                                        (int)MLX5_INLINE_HSIZE_L2) {
1764                                 DRV_LOG(DEBUG,
1765                                         "txq_inline_mix aligned to minimal"
1766                                         " ConnectX-4 required value %d",
1767                                         (int)MLX5_INLINE_HSIZE_L2);
1768                                 config->txq_inline_min = MLX5_INLINE_HSIZE_L2;
1769                         }
1770                         break;
1771                 }
1772                 goto exit;
1773         }
1774         if (config->hca_attr.eth_net_offloads) {
1775                 /* We have DevX enabled, inline mode queried successfully. */
1776                 switch (config->hca_attr.wqe_inline_mode) {
1777                 case MLX5_CAP_INLINE_MODE_L2:
1778                         /* outer L2 header must be inlined. */
1779                         config->txq_inline_min = MLX5_INLINE_HSIZE_L2;
1780                         goto exit;
1781                 case MLX5_CAP_INLINE_MODE_NOT_REQUIRED:
1782                         /* No inline data are required by NIC. */
1783                         config->txq_inline_min = MLX5_INLINE_HSIZE_NONE;
1784                         config->hw_vlan_insert =
1785                                 config->hca_attr.wqe_vlan_insert;
1786                         DRV_LOG(DEBUG, "Tx VLAN insertion is supported");
1787                         goto exit;
1788                 case MLX5_CAP_INLINE_MODE_VPORT_CONTEXT:
1789                         /* inline mode is defined by NIC vport context. */
1790                         if (!config->hca_attr.eth_virt)
1791                                 break;
1792                         switch (config->hca_attr.vport_inline_mode) {
1793                         case MLX5_INLINE_MODE_NONE:
1794                                 config->txq_inline_min =
1795                                         MLX5_INLINE_HSIZE_NONE;
1796                                 goto exit;
1797                         case MLX5_INLINE_MODE_L2:
1798                                 config->txq_inline_min =
1799                                         MLX5_INLINE_HSIZE_L2;
1800                                 goto exit;
1801                         case MLX5_INLINE_MODE_IP:
1802                                 config->txq_inline_min =
1803                                         MLX5_INLINE_HSIZE_L3;
1804                                 goto exit;
1805                         case MLX5_INLINE_MODE_TCP_UDP:
1806                                 config->txq_inline_min =
1807                                         MLX5_INLINE_HSIZE_L4;
1808                                 goto exit;
1809                         case MLX5_INLINE_MODE_INNER_L2:
1810                                 config->txq_inline_min =
1811                                         MLX5_INLINE_HSIZE_INNER_L2;
1812                                 goto exit;
1813                         case MLX5_INLINE_MODE_INNER_IP:
1814                                 config->txq_inline_min =
1815                                         MLX5_INLINE_HSIZE_INNER_L3;
1816                                 goto exit;
1817                         case MLX5_INLINE_MODE_INNER_TCP_UDP:
1818                                 config->txq_inline_min =
1819                                         MLX5_INLINE_HSIZE_INNER_L4;
1820                                 goto exit;
1821                         }
1822                 }
1823         }
1824         /*
1825          * We get here if we are unable to deduce
1826          * inline data size with DevX. Try PCI ID
1827          * to determine old NICs.
1828          */
1829         switch (spawn->pci_dev->id.device_id) {
1830         case PCI_DEVICE_ID_MELLANOX_CONNECTX4:
1831         case PCI_DEVICE_ID_MELLANOX_CONNECTX4VF:
1832         case PCI_DEVICE_ID_MELLANOX_CONNECTX4LX:
1833         case PCI_DEVICE_ID_MELLANOX_CONNECTX4LXVF:
1834                 config->txq_inline_min = MLX5_INLINE_HSIZE_L2;
1835                 config->hw_vlan_insert = 0;
1836                 break;
1837         case PCI_DEVICE_ID_MELLANOX_CONNECTX5:
1838         case PCI_DEVICE_ID_MELLANOX_CONNECTX5VF:
1839         case PCI_DEVICE_ID_MELLANOX_CONNECTX5EX:
1840         case PCI_DEVICE_ID_MELLANOX_CONNECTX5EXVF:
1841                 /*
1842                  * These NICs support VLAN insertion from WQE and
1843                  * report the wqe_vlan_insert flag. But there is the bug
1844                  * and PFC control may be broken, so disable feature.
1845                  */
1846                 config->hw_vlan_insert = 0;
1847                 config->txq_inline_min = MLX5_INLINE_HSIZE_NONE;
1848                 break;
1849         default:
1850                 config->txq_inline_min = MLX5_INLINE_HSIZE_NONE;
1851                 break;
1852         }
1853 exit:
1854         DRV_LOG(DEBUG, "min tx inline configured: %d", config->txq_inline_min);
1855 }
1856
1857 /**
1858  * Configures the metadata mask fields in the shared context.
1859  *
1860  * @param [in] dev
1861  *   Pointer to Ethernet device.
1862  */
1863 void
1864 mlx5_set_metadata_mask(struct rte_eth_dev *dev)
1865 {
1866         struct mlx5_priv *priv = dev->data->dev_private;
1867         struct mlx5_dev_ctx_shared *sh = priv->sh;
1868         uint32_t meta, mark, reg_c0;
1869
1870         reg_c0 = ~priv->vport_meta_mask;
1871         switch (priv->config.dv_xmeta_en) {
1872         case MLX5_XMETA_MODE_LEGACY:
1873                 meta = UINT32_MAX;
1874                 mark = MLX5_FLOW_MARK_MASK;
1875                 break;
1876         case MLX5_XMETA_MODE_META16:
1877                 meta = reg_c0 >> rte_bsf32(reg_c0);
1878                 mark = MLX5_FLOW_MARK_MASK;
1879                 break;
1880         case MLX5_XMETA_MODE_META32:
1881                 meta = UINT32_MAX;
1882                 mark = (reg_c0 >> rte_bsf32(reg_c0)) & MLX5_FLOW_MARK_MASK;
1883                 break;
1884         default:
1885                 meta = 0;
1886                 mark = 0;
1887                 MLX5_ASSERT(false);
1888                 break;
1889         }
1890         if (sh->dv_mark_mask && sh->dv_mark_mask != mark)
1891                 DRV_LOG(WARNING, "metadata MARK mask mismatche %08X:%08X",
1892                                  sh->dv_mark_mask, mark);
1893         else
1894                 sh->dv_mark_mask = mark;
1895         if (sh->dv_meta_mask && sh->dv_meta_mask != meta)
1896                 DRV_LOG(WARNING, "metadata META mask mismatche %08X:%08X",
1897                                  sh->dv_meta_mask, meta);
1898         else
1899                 sh->dv_meta_mask = meta;
1900         if (sh->dv_regc0_mask && sh->dv_regc0_mask != reg_c0)
1901                 DRV_LOG(WARNING, "metadata reg_c0 mask mismatche %08X:%08X",
1902                                  sh->dv_meta_mask, reg_c0);
1903         else
1904                 sh->dv_regc0_mask = reg_c0;
1905         DRV_LOG(DEBUG, "metadata mode %u", priv->config.dv_xmeta_en);
1906         DRV_LOG(DEBUG, "metadata MARK mask %08X", sh->dv_mark_mask);
1907         DRV_LOG(DEBUG, "metadata META mask %08X", sh->dv_meta_mask);
1908         DRV_LOG(DEBUG, "metadata reg_c0 mask %08X", sh->dv_regc0_mask);
1909 }
1910
1911 int
1912 rte_pmd_mlx5_get_dyn_flag_names(char *names[], unsigned int n)
1913 {
1914         static const char *const dynf_names[] = {
1915                 RTE_PMD_MLX5_FINE_GRANULARITY_INLINE,
1916                 RTE_MBUF_DYNFLAG_METADATA_NAME,
1917                 RTE_MBUF_DYNFLAG_TX_TIMESTAMP_NAME
1918         };
1919         unsigned int i;
1920
1921         if (n < RTE_DIM(dynf_names))
1922                 return -ENOMEM;
1923         for (i = 0; i < RTE_DIM(dynf_names); i++) {
1924                 if (names[i] == NULL)
1925                         return -EINVAL;
1926                 strcpy(names[i], dynf_names[i]);
1927         }
1928         return RTE_DIM(dynf_names);
1929 }
1930
1931 /**
1932  * Comparison callback to sort device data.
1933  *
1934  * This is meant to be used with qsort().
1935  *
1936  * @param a[in]
1937  *   Pointer to pointer to first data object.
1938  * @param b[in]
1939  *   Pointer to pointer to second data object.
1940  *
1941  * @return
1942  *   0 if both objects are equal, less than 0 if the first argument is less
1943  *   than the second, greater than 0 otherwise.
1944  */
1945 int
1946 mlx5_dev_check_sibling_config(struct mlx5_priv *priv,
1947                               struct mlx5_dev_config *config)
1948 {
1949         struct mlx5_dev_ctx_shared *sh = priv->sh;
1950         struct mlx5_dev_config *sh_conf = NULL;
1951         uint16_t port_id;
1952
1953         MLX5_ASSERT(sh);
1954         /* Nothing to compare for the single/first device. */
1955         if (sh->refcnt == 1)
1956                 return 0;
1957         /* Find the device with shared context. */
1958         MLX5_ETH_FOREACH_DEV(port_id, priv->pci_dev) {
1959                 struct mlx5_priv *opriv =
1960                         rte_eth_devices[port_id].data->dev_private;
1961
1962                 if (opriv && opriv != priv && opriv->sh == sh) {
1963                         sh_conf = &opriv->config;
1964                         break;
1965                 }
1966         }
1967         if (!sh_conf)
1968                 return 0;
1969         if (sh_conf->dv_flow_en ^ config->dv_flow_en) {
1970                 DRV_LOG(ERR, "\"dv_flow_en\" configuration mismatch"
1971                              " for shared %s context", sh->ibdev_name);
1972                 rte_errno = EINVAL;
1973                 return rte_errno;
1974         }
1975         if (sh_conf->dv_xmeta_en ^ config->dv_xmeta_en) {
1976                 DRV_LOG(ERR, "\"dv_xmeta_en\" configuration mismatch"
1977                              " for shared %s context", sh->ibdev_name);
1978                 rte_errno = EINVAL;
1979                 return rte_errno;
1980         }
1981         return 0;
1982 }
1983
1984 /**
1985  * Look for the ethernet device belonging to mlx5 driver.
1986  *
1987  * @param[in] port_id
1988  *   port_id to start looking for device.
1989  * @param[in] pci_dev
1990  *   Pointer to the hint PCI device. When device is being probed
1991  *   the its siblings (master and preceding representors might
1992  *   not have assigned driver yet (because the mlx5_os_pci_probe()
1993  *   is not completed yet, for this case match on hint PCI
1994  *   device may be used to detect sibling device.
1995  *
1996  * @return
1997  *   port_id of found device, RTE_MAX_ETHPORT if not found.
1998  */
1999 uint16_t
2000 mlx5_eth_find_next(uint16_t port_id, struct rte_pci_device *pci_dev)
2001 {
2002         while (port_id < RTE_MAX_ETHPORTS) {
2003                 struct rte_eth_dev *dev = &rte_eth_devices[port_id];
2004
2005                 if (dev->state != RTE_ETH_DEV_UNUSED &&
2006                     dev->device &&
2007                     (dev->device == &pci_dev->device ||
2008                      (dev->device->driver &&
2009                      dev->device->driver->name &&
2010                      !strcmp(dev->device->driver->name, MLX5_DRIVER_NAME))))
2011                         break;
2012                 port_id++;
2013         }
2014         if (port_id >= RTE_MAX_ETHPORTS)
2015                 return RTE_MAX_ETHPORTS;
2016         return port_id;
2017 }
2018
2019 /**
2020  * DPDK callback to remove a PCI device.
2021  *
2022  * This function removes all Ethernet devices belong to a given PCI device.
2023  *
2024  * @param[in] pci_dev
2025  *   Pointer to the PCI device.
2026  *
2027  * @return
2028  *   0 on success, the function cannot fail.
2029  */
2030 static int
2031 mlx5_pci_remove(struct rte_pci_device *pci_dev)
2032 {
2033         uint16_t port_id;
2034
2035         RTE_ETH_FOREACH_DEV_OF(port_id, &pci_dev->device) {
2036                 /*
2037                  * mlx5_dev_close() is not registered to secondary process,
2038                  * call the close function explicitly for secondary process.
2039                  */
2040                 if (rte_eal_process_type() == RTE_PROC_SECONDARY)
2041                         mlx5_dev_close(&rte_eth_devices[port_id]);
2042                 else
2043                         rte_eth_dev_close(port_id);
2044         }
2045         return 0;
2046 }
2047
2048 static const struct rte_pci_id mlx5_pci_id_map[] = {
2049         {
2050                 RTE_PCI_DEVICE(PCI_VENDOR_ID_MELLANOX,
2051                                PCI_DEVICE_ID_MELLANOX_CONNECTX4)
2052         },
2053         {
2054                 RTE_PCI_DEVICE(PCI_VENDOR_ID_MELLANOX,
2055                                PCI_DEVICE_ID_MELLANOX_CONNECTX4VF)
2056         },
2057         {
2058                 RTE_PCI_DEVICE(PCI_VENDOR_ID_MELLANOX,
2059                                PCI_DEVICE_ID_MELLANOX_CONNECTX4LX)
2060         },
2061         {
2062                 RTE_PCI_DEVICE(PCI_VENDOR_ID_MELLANOX,
2063                                PCI_DEVICE_ID_MELLANOX_CONNECTX4LXVF)
2064         },
2065         {
2066                 RTE_PCI_DEVICE(PCI_VENDOR_ID_MELLANOX,
2067                                PCI_DEVICE_ID_MELLANOX_CONNECTX5)
2068         },
2069         {
2070                 RTE_PCI_DEVICE(PCI_VENDOR_ID_MELLANOX,
2071                                PCI_DEVICE_ID_MELLANOX_CONNECTX5VF)
2072         },
2073         {
2074                 RTE_PCI_DEVICE(PCI_VENDOR_ID_MELLANOX,
2075                                PCI_DEVICE_ID_MELLANOX_CONNECTX5EX)
2076         },
2077         {
2078                 RTE_PCI_DEVICE(PCI_VENDOR_ID_MELLANOX,
2079                                PCI_DEVICE_ID_MELLANOX_CONNECTX5EXVF)
2080         },
2081         {
2082                 RTE_PCI_DEVICE(PCI_VENDOR_ID_MELLANOX,
2083                                PCI_DEVICE_ID_MELLANOX_CONNECTX5BF)
2084         },
2085         {
2086                 RTE_PCI_DEVICE(PCI_VENDOR_ID_MELLANOX,
2087                                PCI_DEVICE_ID_MELLANOX_CONNECTX5BFVF)
2088         },
2089         {
2090                 RTE_PCI_DEVICE(PCI_VENDOR_ID_MELLANOX,
2091                                 PCI_DEVICE_ID_MELLANOX_CONNECTX6)
2092         },
2093         {
2094                 RTE_PCI_DEVICE(PCI_VENDOR_ID_MELLANOX,
2095                                 PCI_DEVICE_ID_MELLANOX_CONNECTX6VF)
2096         },
2097         {
2098                 RTE_PCI_DEVICE(PCI_VENDOR_ID_MELLANOX,
2099                                 PCI_DEVICE_ID_MELLANOX_CONNECTX6DX)
2100         },
2101         {
2102                 RTE_PCI_DEVICE(PCI_VENDOR_ID_MELLANOX,
2103                                 PCI_DEVICE_ID_MELLANOX_CONNECTX6DXVF)
2104         },
2105         {
2106                 RTE_PCI_DEVICE(PCI_VENDOR_ID_MELLANOX,
2107                                 PCI_DEVICE_ID_MELLANOX_CONNECTX6DXBF)
2108         },
2109         {
2110                 RTE_PCI_DEVICE(PCI_VENDOR_ID_MELLANOX,
2111                                 PCI_DEVICE_ID_MELLANOX_CONNECTX6LX)
2112         },
2113         {
2114                 .vendor_id = 0
2115         }
2116 };
2117
2118 static struct mlx5_pci_driver mlx5_driver = {
2119         .driver_class = MLX5_CLASS_NET,
2120         .pci_driver = {
2121                 .driver = {
2122                         .name = MLX5_DRIVER_NAME,
2123                 },
2124                 .id_table = mlx5_pci_id_map,
2125                 .probe = mlx5_os_pci_probe,
2126                 .remove = mlx5_pci_remove,
2127                 .dma_map = mlx5_dma_map,
2128                 .dma_unmap = mlx5_dma_unmap,
2129                 .drv_flags = PCI_DRV_FLAGS,
2130         },
2131 };
2132
2133 /* Initialize driver log type. */
2134 RTE_LOG_REGISTER(mlx5_logtype, pmd.net.mlx5, NOTICE)
2135
2136 /**
2137  * Driver initialization routine.
2138  */
2139 RTE_INIT(rte_mlx5_pmd_init)
2140 {
2141         mlx5_common_init();
2142         /* Build the static tables for Verbs conversion. */
2143         mlx5_set_ptype_table();
2144         mlx5_set_cksum_table();
2145         mlx5_set_swp_types_table();
2146         if (mlx5_glue)
2147                 mlx5_pci_driver_register(&mlx5_driver);
2148 }
2149
2150 RTE_PMD_EXPORT_NAME(net_mlx5, __COUNTER__);
2151 RTE_PMD_REGISTER_PCI_TABLE(net_mlx5, mlx5_pci_id_map);
2152 RTE_PMD_REGISTER_KMOD_DEP(net_mlx5, "* ib_uverbs & mlx5_core & mlx5_ib");