drivers/net/mlx5/mlx5.h

   1 /* SPDX-License-Identifier: BSD-3-Clause
   2  * Copyright 2015 6WIND S.A.
   3  * Copyright 2015 Mellanox Technologies, Ltd
   4  */
   5
   6 #ifndef RTE_PMD_MLX5_H_
   7 #define RTE_PMD_MLX5_H_
   8
   9 #include <stddef.h>
  10 #include <stdbool.h>
  11 #include <stdint.h>
  12 #include <limits.h>
  13 #include <sys/queue.h>
  14
  15 #include <rte_pci.h>
  16 #include <rte_ether.h>
  17 #include <ethdev_driver.h>
  18 #include <rte_rwlock.h>
  19 #include <rte_interrupts.h>
  20 #include <rte_errno.h>
  21 #include <rte_flow.h>
  22 #include <rte_mtr.h>
  23
  24 #include <mlx5_glue.h>
  25 #include <mlx5_devx_cmds.h>
  26 #include <mlx5_prm.h>
  27 #include <mlx5_common_mp.h>
  28 #include <mlx5_common_mr.h>
  29 #include <mlx5_common_devx.h>
  30 #include <mlx5_common_defs.h>
  31
  32 #include "mlx5_defs.h"
  33 #include "mlx5_utils.h"
  34 #include "mlx5_os.h"
  35 #include "mlx5_autoconf.h"
  36
  37
  38 #define MLX5_SH(dev) (((struct mlx5_priv *)(dev)->data->dev_private)->sh)
  39
  40 /*
  41  * Number of modification commands.
  42  * The maximal actions amount in FW is some constant, and it is 16 in the
  43  * latest releases. In some old releases, it will be limited to 8.
  44  * Since there is no interface to query the capacity, the maximal value should
  45  * be used to allow PMD to create the flow. The validation will be done in the
  46  * lower driver layer or FW. A failure will be returned if exceeds the maximal
  47  * supported actions number on the root table.
  48  * On non-root tables, there is no limitation, but 32 is enough right now.
  49  */
  50 #define MLX5_MAX_MODIFY_NUM                     32
  51 #define MLX5_ROOT_TBL_MODIFY_NUM                16
  52
  53 enum mlx5_ipool_index {
  54 #if defined(HAVE_IBV_FLOW_DV_SUPPORT) || !defined(HAVE_INFINIBAND_VERBS_H)
  55         MLX5_IPOOL_DECAP_ENCAP = 0, /* Pool for encap/decap resource. */
  56         MLX5_IPOOL_PUSH_VLAN, /* Pool for push vlan resource. */
  57         MLX5_IPOOL_TAG, /* Pool for tag resource. */
  58         MLX5_IPOOL_PORT_ID, /* Pool for port id resource. */
  59         MLX5_IPOOL_JUMP, /* Pool for jump resource. */
  60         MLX5_IPOOL_SAMPLE, /* Pool for sample resource. */
  61         MLX5_IPOOL_DEST_ARRAY, /* Pool for destination array resource. */
  62         MLX5_IPOOL_TUNNEL_ID, /* Pool for tunnel offload context */
  63         MLX5_IPOOL_TNL_TBL_ID, /* Pool for tunnel table ID. */
  64 #endif
  65         MLX5_IPOOL_MTR, /* Pool for meter resource. */
  66         MLX5_IPOOL_MCP, /* Pool for metadata resource. */
  67         MLX5_IPOOL_HRXQ, /* Pool for hrxq resource. */
  68         MLX5_IPOOL_MLX5_FLOW, /* Pool for mlx5 flow handle. */
  69         MLX5_IPOOL_RTE_FLOW, /* Pool for rte_flow. */
  70         MLX5_IPOOL_RSS_EXPANTION_FLOW_ID, /* Pool for Queue/RSS flow ID. */
  71         MLX5_IPOOL_RSS_SHARED_ACTIONS, /* Pool for RSS shared actions. */
  72         MLX5_IPOOL_MTR_POLICY, /* Pool for meter policy resource. */
  73         MLX5_IPOOL_MAX,
  74 };
  75
  76 /*
  77  * There are three reclaim memory mode supported.
  78  * 0(none) means no memory reclaim.
  79  * 1(light) means only PMD level reclaim.
  80  * 2(aggressive) means both PMD and rdma-core level reclaim.
  81  */
  82 enum mlx5_reclaim_mem_mode {
  83         MLX5_RCM_NONE, /* Don't reclaim memory. */
  84         MLX5_RCM_LIGHT, /* Reclaim PMD level. */
  85         MLX5_RCM_AGGR, /* Reclaim PMD and rdma-core level. */
  86 };
  87
  88 /* The type of flow. */
  89 enum mlx5_flow_type {
  90         MLX5_FLOW_TYPE_CTL, /* Control flow. */
  91         MLX5_FLOW_TYPE_GEN, /* General flow. */
  92         MLX5_FLOW_TYPE_MCP, /* MCP flow. */
  93         MLX5_FLOW_TYPE_MAXI,
  94 };
  95
  96 /* Hlist and list callback context. */
  97 struct mlx5_flow_cb_ctx {
  98         struct rte_eth_dev *dev;
  99         struct rte_flow_error *error;
 100         void *data;
 101         void *data2;
 102 };
 103
 104 /* Device attributes used in mlx5 PMD */
 105 struct mlx5_dev_attr {
 106         uint64_t        device_cap_flags_ex;
 107         int             max_qp_wr;
 108         int             max_sge;
 109         int             max_cq;
 110         int             max_qp;
 111         int             max_cqe;
 112         uint32_t        max_pd;
 113         uint32_t        max_mr;
 114         uint32_t        max_srq;
 115         uint32_t        max_srq_wr;
 116         uint32_t        raw_packet_caps;
 117         uint32_t        max_rwq_indirection_table_size;
 118         uint32_t        max_tso;
 119         uint32_t        tso_supported_qpts;
 120         uint64_t        flags;
 121         uint64_t        comp_mask;
 122         uint32_t        sw_parsing_offloads;
 123         uint32_t        min_single_stride_log_num_of_bytes;
 124         uint32_t        max_single_stride_log_num_of_bytes;
 125         uint32_t        min_single_wqe_log_num_of_strides;
 126         uint32_t        max_single_wqe_log_num_of_strides;
 127         uint32_t        stride_supported_qpts;
 128         uint32_t        tunnel_offloads_caps;
 129         char            fw_ver[64];
 130 };
 131
 132 /** Data associated with devices to spawn. */
 133 struct mlx5_dev_spawn_data {
 134         uint32_t ifindex; /**< Network interface index. */
 135         uint32_t max_port; /**< Device maximal port index. */
 136         uint32_t phys_port; /**< Device physical port index. */
 137         int pf_bond; /**< bonding device PF index. < 0 - no bonding */
 138         struct mlx5_switch_info info; /**< Switch information. */
 139         void *phys_dev; /**< Associated physical device. */
 140         struct rte_eth_dev *eth_dev; /**< Associated Ethernet device. */
 141         struct rte_pci_device *pci_dev; /**< Backend PCI device. */
 142         struct mlx5_common_device *cdev; /**< Backend common device. */
 143         struct mlx5_bond_info *bond_info;
 144 };
 145
 146 /** Data associated with socket messages. */
 147 struct mlx5_flow_dump_req  {
 148         uint32_t port_id; /**< There are plans in DPDK to extend port_id. */
 149         uint64_t flow_id;
 150 } __rte_packed;
 151
 152 struct mlx5_flow_dump_ack {
 153         int rc; /**< Return code. */
 154 };
 155
 156 /** Key string for IPC. */
 157 #define MLX5_MP_NAME "net_mlx5_mp"
 158
 159 /** Initialize a multi-process ID. */
 160 static inline void
 161 mlx5_mp_id_init(struct mlx5_mp_id *mp_id, uint16_t port_id)
 162 {
 163         mp_id->port_id = port_id;
 164         strlcpy(mp_id->name, MLX5_MP_NAME, RTE_MP_MAX_NAME_LEN);
 165 }
 166
 167 LIST_HEAD(mlx5_dev_list, mlx5_dev_ctx_shared);
 168
 169 /* Shared data between primary and secondary processes. */
 170 struct mlx5_shared_data {
 171         rte_spinlock_t lock;
 172         /* Global spinlock for primary and secondary processes. */
 173         int init_done; /* Whether primary has done initialization. */
 174         unsigned int secondary_cnt; /* Number of secondary processes init'd. */
 175         struct mlx5_dev_list mem_event_cb_list;
 176         rte_rwlock_t mem_event_rwlock;
 177 };
 178
 179 /* Per-process data structure, not visible to other processes. */
 180 struct mlx5_local_data {
 181         int init_done; /* Whether a secondary has done initialization. */
 182 };
 183
 184 extern struct mlx5_shared_data *mlx5_shared_data;
 185
 186 /* Dev ops structs */
 187 extern const struct eth_dev_ops mlx5_dev_ops;
 188 extern const struct eth_dev_ops mlx5_dev_sec_ops;
 189 extern const struct eth_dev_ops mlx5_dev_ops_isolate;
 190
 191 struct mlx5_counter_ctrl {
 192         /* Name of the counter. */
 193         char dpdk_name[RTE_ETH_XSTATS_NAME_SIZE];
 194         /* Name of the counter on the device table. */
 195         char ctr_name[RTE_ETH_XSTATS_NAME_SIZE];
 196         uint32_t dev:1; /**< Nonzero for dev counters. */
 197 };
 198
 199 struct mlx5_xstats_ctrl {
 200         /* Number of device stats. */
 201         uint16_t stats_n;
 202         /* Number of device stats identified by PMD. */
 203         uint16_t  mlx5_stats_n;
 204         /* Index in the device counters table. */
 205         uint16_t dev_table_idx[MLX5_MAX_XSTATS];
 206         uint64_t base[MLX5_MAX_XSTATS];
 207         uint64_t xstats[MLX5_MAX_XSTATS];
 208         uint64_t hw_stats[MLX5_MAX_XSTATS];
 209         struct mlx5_counter_ctrl info[MLX5_MAX_XSTATS];
 210 };
 211
 212 struct mlx5_stats_ctrl {
 213         /* Base for imissed counter. */
 214         uint64_t imissed_base;
 215         uint64_t imissed;
 216 };
 217
 218 #define MLX5_LRO_SUPPORTED(dev) \
 219         (((struct mlx5_priv *)((dev)->data->dev_private))->config.lro.supported)
 220
 221 /* Maximal size of coalesced segment for LRO is set in chunks of 256 Bytes. */
 222 #define MLX5_LRO_SEG_CHUNK_SIZE 256u
 223
 224 /* Maximal size of aggregated LRO packet. */
 225 #define MLX5_MAX_LRO_SIZE (UINT8_MAX * MLX5_LRO_SEG_CHUNK_SIZE)
 226
 227 /* Maximal number of segments to split. */
 228 #define MLX5_MAX_RXQ_NSEG (1u << MLX5_MAX_LOG_RQ_SEGS)
 229
 230 /* LRO configurations structure. */
 231 struct mlx5_lro_config {
 232         uint32_t supported:1; /* Whether LRO is supported. */
 233         uint32_t timeout; /* User configuration. */
 234 };
 235
 236 /*
 237  * Device configuration structure.
 238  *
 239  * Merged configuration from:
 240  *
 241  *  - Device capabilities,
 242  *  - User device parameters disabled features.
 243  */
 244 struct mlx5_dev_config {
 245         unsigned int hw_csum:1; /* Checksum offload is supported. */
 246         unsigned int hw_vlan_strip:1; /* VLAN stripping is supported. */
 247         unsigned int hw_vlan_insert:1; /* VLAN insertion in WQE is supported. */
 248         unsigned int hw_fcs_strip:1; /* FCS stripping is supported. */
 249         unsigned int hw_padding:1; /* End alignment padding is supported. */
 250         unsigned int vf:1; /* This is a VF. */
 251         unsigned int sf:1; /* This is a SF. */
 252         unsigned int tunnel_en:3;
 253         /* Whether tunnel stateless offloads are supported. */
 254         unsigned int mpls_en:1; /* MPLS over GRE/UDP is enabled. */
 255         unsigned int cqe_comp:1; /* CQE compression is enabled. */
 256         unsigned int cqe_comp_fmt:3; /* CQE compression format. */
 257         unsigned int tso:1; /* Whether TSO is supported. */
 258         unsigned int rx_vec_en:1; /* Rx vector is enabled. */
 259         unsigned int l3_vxlan_en:1; /* Enable L3 VXLAN flow creation. */
 260         unsigned int vf_nl_en:1; /* Enable Netlink requests in VF mode. */
 261         unsigned int dv_esw_en:1; /* Enable E-Switch DV flow. */
 262         unsigned int dv_flow_en:1; /* Enable DV flow. */
 263         unsigned int dv_xmeta_en:2; /* Enable extensive flow metadata. */
 264         unsigned int lacp_by_user:1;
 265         /* Enable user to manage LACP traffic. */
 266         unsigned int swp:3; /* Tx generic tunnel checksum and TSO offload. */
 267         unsigned int devx:1; /* Whether devx interface is available or not. */
 268         unsigned int dest_tir:1; /* Whether advanced DR API is available. */
 269         unsigned int reclaim_mode:2; /* Memory reclaim mode. */
 270         unsigned int rt_timestamp:1; /* realtime timestamp format. */
 271         unsigned int decap_en:1; /* Whether decap will be used or not. */
 272         unsigned int dv_miss_info:1; /* restore packet after partial hw miss */
 273         unsigned int allow_duplicate_pattern:1;
 274         /* Allow/Prevent the duplicate rules pattern. */
 275         struct {
 276                 unsigned int enabled:1; /* Whether MPRQ is enabled. */
 277                 unsigned int stride_num_n; /* Number of strides. */
 278                 unsigned int stride_size_n; /* Size of a stride. */
 279                 unsigned int min_stride_size_n; /* Min size of a stride. */
 280                 unsigned int max_stride_size_n; /* Max size of a stride. */
 281                 unsigned int max_memcpy_len;
 282                 /* Maximum packet size to memcpy Rx packets. */
 283                 unsigned int min_rxqs_num;
 284                 /* Rx queue count threshold to enable MPRQ. */
 285         } mprq; /* Configurations for Multi-Packet RQ. */
 286         int mps; /* Multi-packet send supported mode. */
 287         unsigned int flow_prio; /* Number of flow priorities. */
 288         enum modify_reg flow_mreg_c[MLX5_MREG_C_NUM];
 289         /* Availibility of mreg_c's. */
 290         unsigned int tso_max_payload_sz; /* Maximum TCP payload for TSO. */
 291         unsigned int ind_table_max_size; /* Maximum indirection table size. */
 292         unsigned int max_dump_files_num; /* Maximum dump files per queue. */
 293         unsigned int log_hp_size; /* Single hairpin queue data size in total. */
 294         int txqs_inline; /* Queue number threshold for inlining. */
 295         int txq_inline_min; /* Minimal amount of data bytes to inline. */
 296         int txq_inline_max; /* Max packet size for inlining with SEND. */
 297         int txq_inline_mpw; /* Max packet size for inlining with eMPW. */
 298         int tx_pp; /* Timestamp scheduling granularity in nanoseconds. */
 299         int tx_skew; /* Tx scheduling skew between WQE and data on wire. */
 300         struct mlx5_hca_attr hca_attr; /* HCA attributes. */
 301         struct mlx5_lro_config lro; /* LRO configuration. */
 302 };
 303
 304
 305 /* Structure for VF VLAN workaround. */
 306 struct mlx5_vf_vlan {
 307         uint32_t tag:12;
 308         uint32_t created:1;
 309 };
 310
 311 /* Flow drop context necessary due to Verbs API. */
 312 struct mlx5_drop {
 313         struct mlx5_hrxq *hrxq; /* Hash Rx queue queue. */
 314         struct mlx5_rxq_obj *rxq; /* Rx queue object. */
 315 };
 316
 317 /* Loopback dummy queue resources required due to Verbs API. */
 318 struct mlx5_lb_ctx {
 319         struct ibv_qp *qp; /* QP object. */
 320         void *ibv_cq; /* Completion queue. */
 321         uint16_t refcnt; /* Reference count for representors. */
 322 };
 323
 324 #define MLX5_COUNTERS_PER_POOL 512
 325 #define MLX5_MAX_PENDING_QUERIES 4
 326 #define MLX5_CNT_CONTAINER_RESIZE 64
 327 #define MLX5_CNT_SHARED_OFFSET 0x80000000
 328 #define IS_BATCH_CNT(cnt) (((cnt) & (MLX5_CNT_SHARED_OFFSET - 1)) >= \
 329                            MLX5_CNT_BATCH_OFFSET)
 330 #define MLX5_CNT_SIZE (sizeof(struct mlx5_flow_counter))
 331 #define MLX5_AGE_SIZE (sizeof(struct mlx5_age_param))
 332
 333 #define MLX5_CNT_LEN(pool) \
 334         (MLX5_CNT_SIZE + \
 335         ((pool)->is_aged ? MLX5_AGE_SIZE : 0))
 336 #define MLX5_POOL_GET_CNT(pool, index) \
 337         ((struct mlx5_flow_counter *) \
 338         ((uint8_t *)((pool) + 1) + (index) * (MLX5_CNT_LEN(pool))))
 339 #define MLX5_CNT_ARRAY_IDX(pool, cnt) \
 340         ((int)(((uint8_t *)(cnt) - (uint8_t *)((pool) + 1)) / \
 341         MLX5_CNT_LEN(pool)))
 342 /*
 343  * The pool index and offset of counter in the pool array makes up the
 344  * counter index. In case the counter is from pool 0 and offset 0, it
 345  * should plus 1 to avoid index 0, since 0 means invalid counter index
 346  * currently.
 347  */
 348 #define MLX5_MAKE_CNT_IDX(pi, offset) \
 349         ((pi) * MLX5_COUNTERS_PER_POOL + (offset) + 1)
 350 #define MLX5_CNT_TO_AGE(cnt) \
 351         ((struct mlx5_age_param *)((cnt) + 1))
 352 /*
 353  * The maximum single counter is 0x800000 as MLX5_CNT_BATCH_OFFSET
 354  * defines. The pool size is 512, pool index should never reach
 355  * INT16_MAX.
 356  */
 357 #define POOL_IDX_INVALID UINT16_MAX
 358
 359 /* Age status. */
 360 enum {
 361         AGE_FREE, /* Initialized state. */
 362         AGE_CANDIDATE, /* Counter assigned to flows. */
 363         AGE_TMOUT, /* Timeout, wait for rte_flow_get_aged_flows and destroy. */
 364 };
 365
 366 enum mlx5_counter_type {
 367         MLX5_COUNTER_TYPE_ORIGIN,
 368         MLX5_COUNTER_TYPE_AGE,
 369         MLX5_COUNTER_TYPE_MAX,
 370 };
 371
 372 /* Counter age parameter. */
 373 struct mlx5_age_param {
 374         uint16_t state; /**< Age state (atomically accessed). */
 375         uint16_t port_id; /**< Port id of the counter. */
 376         uint32_t timeout:24; /**< Aging timeout in seconds. */
 377         uint32_t sec_since_last_hit;
 378         /**< Time in seconds since last hit (atomically accessed). */
 379         void *context; /**< Flow counter age context. */
 380 };
 381
 382 struct flow_counter_stats {
 383         uint64_t hits;
 384         uint64_t bytes;
 385 };
 386
 387 /* Shared counters information for counters. */
 388 struct mlx5_flow_counter_shared {
 389         union {
 390                 uint32_t refcnt; /* Only for shared action management. */
 391                 uint32_t id; /* User counter ID for legacy sharing. */
 392         };
 393 };
 394
 395 struct mlx5_flow_counter_pool;
 396 /* Generic counters information. */
 397 struct mlx5_flow_counter {
 398         union {
 399                 /*
 400                  * User-defined counter shared info is only used during
 401                  * counter active time. And aging counter sharing is not
 402                  * supported, so active shared counter will not be chained
 403                  * to the aging list. For shared counter, only when it is
 404                  * released, the TAILQ entry memory will be used, at that
 405                  * time, shared memory is not used anymore.
 406                  *
 407                  * Similarly to none-batch counter dcs, since it doesn't
 408                  * support aging, while counter is allocated, the entry
 409                  * memory is not used anymore. In this case, as bytes
 410                  * memory is used only when counter is allocated, and
 411                  * entry memory is used only when counter is free. The
 412                  * dcs pointer can be saved to these two different place
 413                  * at different stage. It will eliminate the individual
 414                  * counter extend struct.
 415                  */
 416                 TAILQ_ENTRY(mlx5_flow_counter) next;
 417                 /**< Pointer to the next flow counter structure. */
 418                 struct {
 419                         struct mlx5_flow_counter_shared shared_info;
 420                         /**< Shared counter information. */
 421                         void *dcs_when_active;
 422                         /*
 423                          * For non-batch mode, the dcs will be saved
 424                          * here when the counter is free.
 425                          */
 426                 };
 427         };
 428         union {
 429                 uint64_t hits; /**< Reset value of hits packets. */
 430                 struct mlx5_flow_counter_pool *pool; /**< Counter pool. */
 431         };
 432         union {
 433                 uint64_t bytes; /**< Reset value of bytes. */
 434                 void *dcs_when_free;
 435                 /*
 436                  * For non-batch mode, the dcs will be saved here
 437                  * when the counter is free.
 438                  */
 439         };
 440         void *action; /**< Pointer to the dv action. */
 441 };
 442
 443 TAILQ_HEAD(mlx5_counters, mlx5_flow_counter);
 444
 445 /* Generic counter pool structure - query is in pool resolution. */
 446 struct mlx5_flow_counter_pool {
 447         TAILQ_ENTRY(mlx5_flow_counter_pool) next;
 448         struct mlx5_counters counters[2]; /* Free counter list. */
 449         struct mlx5_devx_obj *min_dcs;
 450         /* The devx object of the minimum counter ID. */
 451         uint64_t time_of_last_age_check;
 452         /* System time (from rte_rdtsc()) read in the last aging check. */
 453         uint32_t index:30; /* Pool index in container. */
 454         uint32_t is_aged:1; /* Pool with aging counter. */
 455         volatile uint32_t query_gen:1; /* Query round. */
 456         rte_spinlock_t sl; /* The pool lock. */
 457         rte_spinlock_t csl; /* The pool counter free list lock. */
 458         struct mlx5_counter_stats_raw *raw;
 459         struct mlx5_counter_stats_raw *raw_hw;
 460         /* The raw on HW working. */
 461 };
 462
 463 /* Memory management structure for group of counter statistics raws. */
 464 struct mlx5_counter_stats_mem_mng {
 465         LIST_ENTRY(mlx5_counter_stats_mem_mng) next;
 466         struct mlx5_counter_stats_raw *raws;
 467         struct mlx5_devx_obj *dm;
 468         void *umem;
 469 };
 470
 471 /* Raw memory structure for the counter statistics values of a pool. */
 472 struct mlx5_counter_stats_raw {
 473         LIST_ENTRY(mlx5_counter_stats_raw) next;
 474         struct mlx5_counter_stats_mem_mng *mem_mng;
 475         volatile struct flow_counter_stats *data;
 476 };
 477
 478 TAILQ_HEAD(mlx5_counter_pools, mlx5_flow_counter_pool);
 479
 480 /* Counter global management structure. */
 481 struct mlx5_flow_counter_mng {
 482         volatile uint16_t n_valid; /* Number of valid pools. */
 483         uint16_t n; /* Number of pools. */
 484         uint16_t last_pool_idx; /* Last used pool index */
 485         int min_id; /* The minimum counter ID in the pools. */
 486         int max_id; /* The maximum counter ID in the pools. */
 487         rte_spinlock_t pool_update_sl; /* The pool update lock. */
 488         rte_spinlock_t csl[MLX5_COUNTER_TYPE_MAX];
 489         /* The counter free list lock. */
 490         struct mlx5_counters counters[MLX5_COUNTER_TYPE_MAX];
 491         /* Free counter list. */
 492         struct mlx5_flow_counter_pool **pools; /* Counter pool array. */
 493         struct mlx5_counter_stats_mem_mng *mem_mng;
 494         /* Hold the memory management for the next allocated pools raws. */
 495         struct mlx5_counters flow_counters; /* Legacy flow counter list. */
 496         uint8_t pending_queries;
 497         uint16_t pool_index;
 498         uint8_t query_thread_on;
 499         bool relaxed_ordering_read;
 500         bool relaxed_ordering_write;
 501         bool counter_fallback; /* Use counter fallback management. */
 502         LIST_HEAD(mem_mngs, mlx5_counter_stats_mem_mng) mem_mngs;
 503         LIST_HEAD(stat_raws, mlx5_counter_stats_raw) free_stat_raws;
 504 };
 505
 506 /* ASO structures. */
 507 #define MLX5_ASO_QUEUE_LOG_DESC 10
 508
 509 struct mlx5_aso_cq {
 510         uint16_t log_desc_n;
 511         uint32_t cq_ci:24;
 512         struct mlx5_devx_cq cq_obj;
 513         uint64_t errors;
 514 };
 515
 516 struct mlx5_aso_sq_elem {
 517         union {
 518                 struct {
 519                         struct mlx5_aso_age_pool *pool;
 520                         uint16_t burst_size;
 521                 };
 522                 struct mlx5_aso_mtr *mtr;
 523                 struct {
 524                         struct mlx5_aso_ct_action *ct;
 525                         char *query_data;
 526                 };
 527         };
 528 };
 529
 530 struct mlx5_aso_sq {
 531         uint16_t log_desc_n;
 532         rte_spinlock_t sqsl;
 533         struct mlx5_aso_cq cq;
 534         struct mlx5_devx_sq sq_obj;
 535         volatile uint64_t *uar_addr;
 536         struct mlx5_pmd_mr mr;
 537         uint16_t pi;
 538         uint32_t head;
 539         uint32_t tail;
 540         uint32_t sqn;
 541         struct mlx5_aso_sq_elem elts[1 << MLX5_ASO_QUEUE_LOG_DESC];
 542         uint16_t next; /* Pool index of the next pool to query. */
 543 };
 544
 545 struct mlx5_aso_age_action {
 546         LIST_ENTRY(mlx5_aso_age_action) next;
 547         void *dr_action;
 548         uint32_t refcnt;
 549         /* Following fields relevant only when action is active. */
 550         uint16_t offset; /* Offset of ASO Flow Hit flag in DevX object. */
 551         struct mlx5_age_param age_params;
 552 };
 553
 554 #define MLX5_ASO_AGE_ACTIONS_PER_POOL 512
 555
 556 struct mlx5_aso_age_pool {
 557         struct mlx5_devx_obj *flow_hit_aso_obj;
 558         uint16_t index; /* Pool index in pools array. */
 559         uint64_t time_of_last_age_check; /* In seconds. */
 560         struct mlx5_aso_age_action actions[MLX5_ASO_AGE_ACTIONS_PER_POOL];
 561 };
 562
 563 LIST_HEAD(aso_age_list, mlx5_aso_age_action);
 564
 565 struct mlx5_aso_age_mng {
 566         struct mlx5_aso_age_pool **pools;
 567         uint16_t n; /* Total number of pools. */
 568         uint16_t next; /* Number of pools in use, index of next free pool. */
 569         rte_spinlock_t resize_sl; /* Lock for resize objects. */
 570         rte_spinlock_t free_sl; /* Lock for free list access. */
 571         struct aso_age_list free; /* Free age actions list - ready to use. */
 572         struct mlx5_aso_sq aso_sq; /* ASO queue objects. */
 573 };
 574
 575 /* Management structure for geneve tlv option */
 576 struct mlx5_geneve_tlv_option_resource {
 577         struct mlx5_devx_obj *obj; /* Pointer to the geneve tlv opt object. */
 578         rte_be16_t option_class; /* geneve tlv opt class.*/
 579         uint8_t option_type; /* geneve tlv opt type.*/
 580         uint8_t length; /* geneve tlv opt length. */
 581         uint32_t refcnt; /* geneve tlv object reference counter */
 582 };
 583
 584
 585 #define MLX5_AGE_EVENT_NEW              1
 586 #define MLX5_AGE_TRIGGER                2
 587 #define MLX5_AGE_SET(age_info, BIT) \
 588         ((age_info)->flags |= (1 << (BIT)))
 589 #define MLX5_AGE_UNSET(age_info, BIT) \
 590         ((age_info)->flags &= ~(1 << (BIT)))
 591 #define MLX5_AGE_GET(age_info, BIT) \
 592         ((age_info)->flags & (1 << (BIT)))
 593 #define GET_PORT_AGE_INFO(priv) \
 594         (&((priv)->sh->port[(priv)->dev_port - 1].age_info))
 595 /* Current time in seconds. */
 596 #define MLX5_CURR_TIME_SEC      (rte_rdtsc() / rte_get_tsc_hz())
 597
 598 /* Aging information for per port. */
 599 struct mlx5_age_info {
 600         uint8_t flags; /* Indicate if is new event or need to be triggered. */
 601         struct mlx5_counters aged_counters; /* Aged counter list. */
 602         struct aso_age_list aged_aso; /* Aged ASO actions list. */
 603         rte_spinlock_t aged_sl; /* Aged flow list lock. */
 604 };
 605
 606 /* Per port data of shared IB device. */
 607 struct mlx5_dev_shared_port {
 608         uint32_t ih_port_id;
 609         uint32_t devx_ih_port_id;
 610         /*
 611          * Interrupt handler port_id. Used by shared interrupt
 612          * handler to find the corresponding rte_eth device
 613          * by IB port index. If value is equal or greater
 614          * RTE_MAX_ETHPORTS it means there is no subhandler
 615          * installed for specified IB port index.
 616          */
 617         struct mlx5_age_info age_info;
 618         /* Aging information for per port. */
 619 };
 620
 621 /*
 622  * Max number of actions per DV flow.
 623  * See CREATE_FLOW_MAX_FLOW_ACTIONS_SUPPORTED
 624  * in rdma-core file providers/mlx5/verbs.c.
 625  */
 626 #define MLX5_DV_MAX_NUMBER_OF_ACTIONS 8
 627
 628 /* ASO flow meter structures */
 629 /* Modify this value if enum rte_mtr_color changes. */
 630 #define RTE_MTR_DROPPED RTE_COLORS
 631 /* Yellow is now supported. */
 632 #define MLX5_MTR_RTE_COLORS (RTE_COLOR_YELLOW + 1)
 633 /* table_id 22 bits in mlx5_flow_tbl_key so limit policy number. */
 634 #define MLX5_MAX_SUB_POLICY_TBL_NUM 0x3FFFFF
 635 #define MLX5_INVALID_POLICY_ID UINT32_MAX
 636 /* Suffix table_id on MLX5_FLOW_TABLE_LEVEL_METER. */
 637 #define MLX5_MTR_TABLE_ID_SUFFIX 1
 638 /* Drop table_id on MLX5_FLOW_TABLE_LEVEL_METER. */
 639 #define MLX5_MTR_TABLE_ID_DROP 2
 640 /* Priority of the meter policy matcher. */
 641 #define MLX5_MTR_POLICY_MATCHER_PRIO 0
 642 /* Default policy. */
 643 #define MLX5_MTR_POLICY_MODE_DEF 1
 644 /* Only green color valid. */
 645 #define MLX5_MTR_POLICY_MODE_OG 2
 646 /* Only yellow color valid. */
 647 #define MLX5_MTR_POLICY_MODE_OY 3
 648
 649 enum mlx5_meter_domain {
 650         MLX5_MTR_DOMAIN_INGRESS,
 651         MLX5_MTR_DOMAIN_EGRESS,
 652         MLX5_MTR_DOMAIN_TRANSFER,
 653         MLX5_MTR_DOMAIN_MAX,
 654 };
 655 #define MLX5_MTR_DOMAIN_INGRESS_BIT  (1 << MLX5_MTR_DOMAIN_INGRESS)
 656 #define MLX5_MTR_DOMAIN_EGRESS_BIT   (1 << MLX5_MTR_DOMAIN_EGRESS)
 657 #define MLX5_MTR_DOMAIN_TRANSFER_BIT (1 << MLX5_MTR_DOMAIN_TRANSFER)
 658 #define MLX5_MTR_ALL_DOMAIN_BIT      (MLX5_MTR_DOMAIN_INGRESS_BIT | \
 659                                         MLX5_MTR_DOMAIN_EGRESS_BIT | \
 660                                         MLX5_MTR_DOMAIN_TRANSFER_BIT)
 661
 662 /* The color tag rule structure. */
 663 struct mlx5_sub_policy_color_rule {
 664         void *rule;
 665         /* The color rule. */
 666         struct mlx5_flow_dv_matcher *matcher;
 667         /* The color matcher. */
 668         TAILQ_ENTRY(mlx5_sub_policy_color_rule) next_port;
 669         /**< Pointer to the next color rule structure. */
 670         int32_t src_port;
 671         /* On which src port this rule applied. */
 672 };
 673
 674 TAILQ_HEAD(mlx5_sub_policy_color_rules, mlx5_sub_policy_color_rule);
 675
 676 /*
 677  * Meter sub-policy structure.
 678  * Each RSS TIR in meter policy need its own sub-policy resource.
 679  */
 680 struct mlx5_flow_meter_sub_policy {
 681         uint32_t main_policy_id:1;
 682         /* Main policy id is same as this sub_policy id. */
 683         uint32_t idx:31;
 684         /* Index to sub_policy ipool entity. */
 685         void *main_policy;
 686         /* Point to struct mlx5_flow_meter_policy. */
 687         struct mlx5_flow_tbl_resource *tbl_rsc;
 688         /* The sub-policy table resource. */
 689         uint32_t rix_hrxq[MLX5_MTR_RTE_COLORS];
 690         /* Index to TIR resource. */
 691         struct mlx5_flow_tbl_resource *jump_tbl[MLX5_MTR_RTE_COLORS];
 692         /* Meter jump/drop table. */
 693         struct mlx5_sub_policy_color_rules color_rules[RTE_COLORS];
 694         /* List for the color rules. */
 695 };
 696
 697 struct mlx5_meter_policy_acts {
 698         uint8_t actions_n;
 699         /* Number of actions. */
 700         void *dv_actions[MLX5_DV_MAX_NUMBER_OF_ACTIONS];
 701         /* Action list. */
 702 };
 703
 704 struct mlx5_meter_policy_action_container {
 705         uint32_t rix_mark;
 706         /* Index to the mark action. */
 707         struct mlx5_flow_dv_modify_hdr_resource *modify_hdr;
 708         /* Pointer to modify header resource in cache. */
 709         uint8_t fate_action;
 710         /* Fate action type. */
 711         union {
 712                 struct rte_flow_action *rss;
 713                 /* Rss action configuration. */
 714                 uint32_t rix_port_id_action;
 715                 /* Index to port ID action resource. */
 716                 void *dr_jump_action[MLX5_MTR_DOMAIN_MAX];
 717                 /* Jump/drop action per color. */
 718                 uint16_t queue;
 719                 /* Queue action configuration. */
 720                 struct {
 721                         uint32_t next_mtr_id;
 722                         /* The next meter id. */
 723                         void *next_sub_policy;
 724                         /* Next meter's sub-policy. */
 725                 };
 726         };
 727 };
 728
 729 /* Flow meter policy parameter structure. */
 730 struct mlx5_flow_meter_policy {
 731         struct rte_eth_dev *dev;
 732         /* The port dev on which policy is created. */
 733         uint32_t is_rss:1;
 734         /* Is RSS policy table. */
 735         uint32_t ingress:1;
 736         /* Rule applies to ingress domain. */
 737         uint32_t egress:1;
 738         /* Rule applies to egress domain. */
 739         uint32_t transfer:1;
 740         /* Rule applies to transfer domain. */
 741         uint32_t is_queue:1;
 742         /* Is queue action in policy table. */
 743         uint32_t is_hierarchy:1;
 744         /* Is meter action in policy table. */
 745         uint32_t skip_y:1;
 746         /* If yellow color policy is skipped. */
 747         uint32_t skip_g:1;
 748         /* If green color policy is skipped. */
 749         rte_spinlock_t sl;
 750         uint32_t ref_cnt;
 751         /* Use count. */
 752         struct mlx5_meter_policy_action_container act_cnt[MLX5_MTR_RTE_COLORS];
 753         /* Policy actions container. */
 754         void *dr_drop_action[MLX5_MTR_DOMAIN_MAX];
 755         /* drop action for red color. */
 756         uint16_t sub_policy_num;
 757         /* Count sub policy tables, 3 bits per domain. */
 758         struct mlx5_flow_meter_sub_policy **sub_policys[MLX5_MTR_DOMAIN_MAX];
 759         /* Sub policy table array must be the end of struct. */
 760 };
 761
 762 /* The maximum sub policy is relate to struct mlx5_rss_hash_fields[]. */
 763 #define MLX5_MTR_RSS_MAX_SUB_POLICY 7
 764 #define MLX5_MTR_SUB_POLICY_NUM_SHIFT  3
 765 #define MLX5_MTR_SUB_POLICY_NUM_MASK  0x7
 766 #define MLX5_MTRS_DEFAULT_RULE_PRIORITY 0xFFFF
 767 #define MLX5_MTR_CHAIN_MAX_NUM 8
 768
 769 /* Flow meter default policy parameter structure.
 770  * Policy index 0 is reserved by default policy table.
 771  * Action per color as below:
 772  * green - do nothing, yellow - do nothing, red - drop
 773  */
 774 struct mlx5_flow_meter_def_policy {
 775         struct mlx5_flow_meter_sub_policy sub_policy;
 776         /* Policy rules jump to other tables. */
 777         void *dr_jump_action[RTE_COLORS];
 778         /* Jump action per color. */
 779 };
 780
 781 /* Meter parameter structure. */
 782 struct mlx5_flow_meter_info {
 783         uint32_t meter_id;
 784         /**< Meter id. */
 785         uint32_t policy_id;
 786         /* Policy id, the first sub_policy idx. */
 787         struct mlx5_flow_meter_profile *profile;
 788         /**< Meter profile parameters. */
 789         rte_spinlock_t sl; /**< Meter action spinlock. */
 790         /** Set of stats counters to be enabled.
 791          * @see enum rte_mtr_stats_type
 792          */
 793         uint32_t bytes_dropped:1;
 794         /** Set bytes dropped stats to be enabled. */
 795         uint32_t pkts_dropped:1;
 796         /** Set packets dropped stats to be enabled. */
 797         uint32_t active_state:1;
 798         /**< Meter hw active state. */
 799         uint32_t shared:1;
 800         /**< Meter shared or not. */
 801         uint32_t is_enable:1;
 802         /**< Meter disable/enable state. */
 803         uint32_t ingress:1;
 804         /**< Rule applies to egress traffic. */
 805         uint32_t egress:1;
 806         /**
 807          * Instead of simply matching the properties of traffic as it would
 808          * appear on a given DPDK port ID, enabling this attribute transfers
 809          * a flow rule to the lowest possible level of any device endpoints
 810          * found in the pattern.
 811          *
 812          * When supported, this effectively enables an application to
 813          * re-route traffic not necessarily intended for it (e.g. coming
 814          * from or addressed to different physical ports, VFs or
 815          * applications) at the device level.
 816          *
 817          * It complements the behavior of some pattern items such as
 818          * RTE_FLOW_ITEM_TYPE_PHY_PORT and is meaningless without them.
 819          *
 820          * When transferring flow rules, ingress and egress attributes keep
 821          * their original meaning, as if processing traffic emitted or
 822          * received by the application.
 823          */
 824         uint32_t transfer:1;
 825         uint32_t def_policy:1;
 826         /* Meter points to default policy. */
 827         void *drop_rule[MLX5_MTR_DOMAIN_MAX];
 828         /* Meter drop rule in drop table. */
 829         uint32_t drop_cnt;
 830         /**< Color counter for drop. */
 831         uint32_t ref_cnt;
 832         /**< Use count. */
 833         struct mlx5_indexed_pool *flow_ipool;
 834         /**< Index pool for flow id. */
 835         void *meter_action;
 836         /**< Flow meter action. */
 837 };
 838
 839 /* PPS(packets per second) map to BPS(Bytes per second).
 840  * HW treat packet as 128bytes in PPS mode
 841  */
 842 #define MLX5_MTRS_PPS_MAP_BPS_SHIFT 7
 843
 844 /* RFC2697 parameter structure. */
 845 struct mlx5_flow_meter_srtcm_rfc2697_prm {
 846         rte_be32_t cbs_cir;
 847         /*
 848          * bit 24-28: cbs_exponent, bit 16-23 cbs_mantissa,
 849          * bit 8-12: cir_exponent, bit 0-7 cir_mantissa.
 850          */
 851         rte_be32_t ebs_eir;
 852         /*
 853          * bit 24-28: ebs_exponent, bit 16-23 ebs_mantissa,
 854          * bit 8-12: eir_exponent, bit 0-7 eir_mantissa.
 855          */
 856 };
 857
 858 /* Flow meter profile structure. */
 859 struct mlx5_flow_meter_profile {
 860         TAILQ_ENTRY(mlx5_flow_meter_profile) next;
 861         /**< Pointer to the next flow meter structure. */
 862         uint32_t id; /**< Profile id. */
 863         struct rte_mtr_meter_profile profile; /**< Profile detail. */
 864         union {
 865                 struct mlx5_flow_meter_srtcm_rfc2697_prm srtcm_prm;
 866                 /**< srtcm_rfc2697 struct. */
 867         };
 868         uint32_t ref_cnt; /**< Use count. */
 869         uint32_t g_support:1; /**< If G color will be generated. */
 870         uint32_t y_support:1; /**< If Y color will be generated. */
 871 };
 872
 873 /* 2 meters in each ASO cache line */
 874 #define MLX5_MTRS_CONTAINER_RESIZE 64
 875 /*
 876  * The pool index and offset of meter in the pool array makes up the
 877  * meter index. In case the meter is from pool 0 and offset 0, it
 878  * should plus 1 to avoid index 0, since 0 means invalid meter index
 879  * currently.
 880  */
 881 #define MLX5_MAKE_MTR_IDX(pi, offset) \
 882                 ((pi) * MLX5_ASO_MTRS_PER_POOL + (offset) + 1)
 883
 884 /*aso flow meter state*/
 885 enum mlx5_aso_mtr_state {
 886         ASO_METER_FREE, /* In free list. */
 887         ASO_METER_WAIT, /* ACCESS_ASO WQE in progress. */
 888         ASO_METER_READY, /* CQE received. */
 889 };
 890
 891 /* Generic aso_flow_meter information. */
 892 struct mlx5_aso_mtr {
 893         LIST_ENTRY(mlx5_aso_mtr) next;
 894         struct mlx5_flow_meter_info fm;
 895         /**< Pointer to the next aso flow meter structure. */
 896         uint8_t state; /**< ASO flow meter state. */
 897         uint8_t offset;
 898 };
 899
 900 /* Generic aso_flow_meter pool structure. */
 901 struct mlx5_aso_mtr_pool {
 902         struct mlx5_aso_mtr mtrs[MLX5_ASO_MTRS_PER_POOL];
 903         /*Must be the first in pool*/
 904         struct mlx5_devx_obj *devx_obj;
 905         /* The devx object of the minimum aso flow meter ID. */
 906         uint32_t index; /* Pool index in management structure. */
 907 };
 908
 909 LIST_HEAD(aso_meter_list, mlx5_aso_mtr);
 910 /* Pools management structure for ASO flow meter pools. */
 911 struct mlx5_aso_mtr_pools_mng {
 912         volatile uint16_t n_valid; /* Number of valid pools. */
 913         uint16_t n; /* Number of pools. */
 914         rte_spinlock_t mtrsl; /* The ASO flow meter free list lock. */
 915         struct aso_meter_list meters; /* Free ASO flow meter list. */
 916         struct mlx5_aso_sq sq; /*SQ using by ASO flow meter. */
 917         struct mlx5_aso_mtr_pool **pools; /* ASO flow meter pool array. */
 918 };
 919
 920 /* Meter management structure for global flow meter resource. */
 921 struct mlx5_flow_mtr_mng {
 922         struct mlx5_aso_mtr_pools_mng pools_mng;
 923         /* Pools management structure for ASO flow meter pools. */
 924         struct mlx5_flow_meter_def_policy *def_policy[MLX5_MTR_DOMAIN_MAX];
 925         /* Default policy table. */
 926         uint32_t def_policy_id;
 927         /* Default policy id. */
 928         uint32_t def_policy_ref_cnt;
 929         /** def_policy meter use count. */
 930         struct mlx5_flow_tbl_resource *drop_tbl[MLX5_MTR_DOMAIN_MAX];
 931         /* Meter drop table. */
 932         struct mlx5_flow_dv_matcher *
 933                         drop_matcher[MLX5_MTR_DOMAIN_MAX][MLX5_REG_BITS];
 934         /* Matcher meter in drop table. */
 935         struct mlx5_flow_dv_matcher *def_matcher[MLX5_MTR_DOMAIN_MAX];
 936         /* Default matcher in drop table. */
 937         void *def_rule[MLX5_MTR_DOMAIN_MAX];
 938         /* Default rule in drop table. */
 939         uint8_t max_mtr_bits;
 940         /* Indicate how many bits are used by meter id at the most. */
 941         uint8_t max_mtr_flow_bits;
 942         /* Indicate how many bits are used by meter flow id at the most. */
 943 };
 944
 945 /* Table key of the hash organization. */
 946 union mlx5_flow_tbl_key {
 947         struct {
 948                 /* Table ID should be at the lowest address. */
 949                 uint32_t level; /**< Level of the table. */
 950                 uint32_t id:22; /**< ID of the table. */
 951                 uint32_t dummy:1;       /**< Dummy table for DV API. */
 952                 uint32_t is_fdb:1;      /**< 1 - FDB, 0 - NIC TX/RX. */
 953                 uint32_t is_egress:1;   /**< 1 - egress, 0 - ingress. */
 954                 uint32_t reserved:7;    /**< must be zero for comparison. */
 955         };
 956         uint64_t v64;                   /**< full 64bits value of key */
 957 };
 958
 959 /* Table structure. */
 960 struct mlx5_flow_tbl_resource {
 961         void *obj; /**< Pointer to DR table object. */
 962         uint32_t refcnt; /**< Reference counter. */
 963 };
 964
 965 #define MLX5_MAX_TABLES UINT16_MAX
 966 #define MLX5_HAIRPIN_TX_TABLE (UINT16_MAX - 1)
 967 /* Reserve the last two tables for metadata register copy. */
 968 #define MLX5_FLOW_MREG_ACT_TABLE_GROUP (MLX5_MAX_TABLES - 1)
 969 #define MLX5_FLOW_MREG_CP_TABLE_GROUP (MLX5_MAX_TABLES - 2)
 970 /* Tables for metering splits should be added here. */
 971 #define MLX5_FLOW_TABLE_LEVEL_METER (MLX5_MAX_TABLES - 3)
 972 #define MLX5_FLOW_TABLE_LEVEL_POLICY (MLX5_MAX_TABLES - 4)
 973 #define MLX5_MAX_TABLES_EXTERNAL MLX5_FLOW_TABLE_LEVEL_POLICY
 974 #define MLX5_MAX_TABLES_FDB UINT16_MAX
 975 #define MLX5_FLOW_TABLE_FACTOR 10
 976
 977 /* ID generation structure. */
 978 struct mlx5_flow_id_pool {
 979         uint32_t *free_arr; /**< Pointer to the a array of free values. */
 980         uint32_t base_index;
 981         /**< The next index that can be used without any free elements. */
 982         uint32_t *curr; /**< Pointer to the index to pop. */
 983         uint32_t *last; /**< Pointer to the last element in the empty arrray. */
 984         uint32_t max_id; /**< Maximum id can be allocated from the pool. */
 985 };
 986
 987 /* Tx pacing queue structure - for Clock and Rearm queues. */
 988 struct mlx5_txpp_wq {
 989         /* Completion Queue related data.*/
 990         struct mlx5_devx_cq cq_obj;
 991         uint32_t cq_ci:24;
 992         uint32_t arm_sn:2;
 993         /* Send Queue related data.*/
 994         struct mlx5_devx_sq sq_obj;
 995         uint16_t sq_size; /* Number of WQEs in the queue. */
 996         uint16_t sq_ci; /* Next WQE to execute. */
 997 };
 998
 999 /* Tx packet pacing internal timestamp. */
1000 struct mlx5_txpp_ts {
1001         uint64_t ci_ts;
1002         uint64_t ts;
1003 };
1004
1005 /* Tx packet pacing structure. */
1006 struct mlx5_dev_txpp {
1007         pthread_mutex_t mutex; /* Pacing create/destroy mutex. */
1008         uint32_t refcnt; /* Pacing reference counter. */
1009         uint32_t freq; /* Timestamp frequency, Hz. */
1010         uint32_t tick; /* Completion tick duration in nanoseconds. */
1011         uint32_t test; /* Packet pacing test mode. */
1012         int32_t skew; /* Scheduling skew. */
1013         struct rte_intr_handle intr_handle; /* Periodic interrupt. */
1014         void *echan; /* Event Channel. */
1015         struct mlx5_txpp_wq clock_queue; /* Clock Queue. */
1016         struct mlx5_txpp_wq rearm_queue; /* Clock Queue. */
1017         void *pp; /* Packet pacing context. */
1018         uint16_t pp_id; /* Packet pacing context index. */
1019         uint16_t ts_n; /* Number of captured timestamps. */
1020         uint16_t ts_p; /* Pointer to statisticks timestamp. */
1021         struct mlx5_txpp_ts *tsa; /* Timestamps sliding window stats. */
1022         struct mlx5_txpp_ts ts; /* Cached completion id/timestamp. */
1023         uint32_t sync_lost:1; /* ci/timestamp synchronization lost. */
1024         /* Statistics counters. */
1025         uint64_t err_miss_int; /* Missed service interrupt. */
1026         uint64_t err_rearm_queue; /* Rearm Queue errors. */
1027         uint64_t err_clock_queue; /* Clock Queue errors. */
1028         uint64_t err_ts_past; /* Timestamp in the past. */
1029         uint64_t err_ts_future; /* Timestamp in the distant future. */
1030 };
1031
1032 /* Supported flex parser profile ID. */
1033 enum mlx5_flex_parser_profile_id {
1034         MLX5_FLEX_PARSER_ECPRI_0 = 0,
1035         MLX5_FLEX_PARSER_MAX = 8,
1036 };
1037
1038 /* Sample ID information of flex parser structure. */
1039 struct mlx5_flex_parser_profiles {
1040         uint32_t num;           /* Actual number of samples. */
1041         uint32_t ids[8];        /* Sample IDs for this profile. */
1042         uint8_t offset[8];      /* Bytes offset of each parser. */
1043         void *obj;              /* Flex parser node object. */
1044 };
1045
1046 /* Max member ports per bonding device. */
1047 #define MLX5_BOND_MAX_PORTS 2
1048
1049 /* Bonding device information. */
1050 struct mlx5_bond_info {
1051         int n_port; /* Number of bond member ports. */
1052         uint32_t ifindex;
1053         char ifname[MLX5_NAMESIZE + 1];
1054         struct {
1055                 char ifname[MLX5_NAMESIZE + 1];
1056                 uint32_t ifindex;
1057                 struct rte_pci_addr pci_addr;
1058         } ports[MLX5_BOND_MAX_PORTS];
1059 };
1060
1061 /* Number of connection tracking objects per pool: must be a power of 2. */
1062 #define MLX5_ASO_CT_ACTIONS_PER_POOL 64
1063
1064 /* Generate incremental and unique CT index from pool and offset. */
1065 #define MLX5_MAKE_CT_IDX(pool, offset) \
1066         ((pool) * MLX5_ASO_CT_ACTIONS_PER_POOL + (offset) + 1)
1067
1068 /* ASO Conntrack state. */
1069 enum mlx5_aso_ct_state {
1070         ASO_CONNTRACK_FREE, /* Inactive, in the free list. */
1071         ASO_CONNTRACK_WAIT, /* WQE sent in the SQ. */
1072         ASO_CONNTRACK_READY, /* CQE received w/o error. */
1073         ASO_CONNTRACK_QUERY, /* WQE for query sent. */
1074         ASO_CONNTRACK_MAX, /* Guard. */
1075 };
1076
1077 /* Generic ASO connection tracking structure. */
1078 struct mlx5_aso_ct_action {
1079         LIST_ENTRY(mlx5_aso_ct_action) next; /* Pointer to the next ASO CT. */
1080         void *dr_action_orig; /* General action object for original dir. */
1081         void *dr_action_rply; /* General action object for reply dir. */
1082         uint32_t refcnt; /* Action used count in device flows. */
1083         uint16_t offset; /* Offset of ASO CT in DevX objects bulk. */
1084         uint16_t peer; /* The only peer port index could also use this CT. */
1085         enum mlx5_aso_ct_state state; /* ASO CT state. */
1086         bool is_original; /* The direction of the DR action to be used. */
1087 };
1088
1089 /* CT action object state update. */
1090 #define MLX5_ASO_CT_UPDATE_STATE(c, s) \
1091         __atomic_store_n(&((c)->state), (s), __ATOMIC_RELAXED)
1092
1093 /* ASO connection tracking software pool definition. */
1094 struct mlx5_aso_ct_pool {
1095         uint16_t index; /* Pool index in pools array. */
1096         struct mlx5_devx_obj *devx_obj;
1097         /* The first devx object in the bulk, used for freeing (not yet). */
1098         struct mlx5_aso_ct_action actions[MLX5_ASO_CT_ACTIONS_PER_POOL];
1099         /* CT action structures bulk. */
1100 };
1101
1102 LIST_HEAD(aso_ct_list, mlx5_aso_ct_action);
1103
1104 /* Pools management structure for ASO connection tracking pools. */
1105 struct mlx5_aso_ct_pools_mng {
1106         struct mlx5_aso_ct_pool **pools;
1107         uint16_t n; /* Total number of pools. */
1108         uint16_t next; /* Number of pools in use, index of next free pool. */
1109         rte_spinlock_t ct_sl; /* The ASO CT free list lock. */
1110         rte_rwlock_t resize_rwl; /* The ASO CT pool resize lock. */
1111         struct aso_ct_list free_cts; /* Free ASO CT objects list. */
1112         struct mlx5_aso_sq aso_sq; /* ASO queue objects. */
1113 };
1114
1115 /*
1116  * Shared Infiniband device context for Master/Representors
1117  * which belong to same IB device with multiple IB ports.
1118  **/
1119 struct mlx5_dev_ctx_shared {
1120         LIST_ENTRY(mlx5_dev_ctx_shared) next;
1121         uint32_t refcnt;
1122         uint32_t devx:1; /* Opened with DV. */
1123         uint32_t flow_hit_aso_en:1; /* Flow Hit ASO is supported. */
1124         uint32_t rq_ts_format:2; /* RQ timestamp formats supported. */
1125         uint32_t sq_ts_format:2; /* SQ timestamp formats supported. */
1126         uint32_t steering_format_version:4;
1127         /* Indicates the device steering logic format. */
1128         uint32_t qp_ts_format:2; /* QP timestamp formats supported. */
1129         uint32_t meter_aso_en:1; /* Flow Meter ASO is supported. */
1130         uint32_t ct_aso_en:1; /* Connection Tracking ASO is supported. */
1131         uint32_t tunnel_header_0_1:1; /* tunnel_header_0_1 is supported. */
1132         uint32_t misc5_cap:1; /* misc5 matcher parameter is supported. */
1133         uint32_t reclaim_mode:1; /* Reclaim memory. */
1134         uint32_t max_port; /* Maximal IB device port index. */
1135         struct mlx5_bond_info bond; /* Bonding information. */
1136         struct mlx5_common_device *cdev; /* Backend mlx5 device. */
1137         void *ctx; /* Verbs/DV/DevX context. */
1138         void *pd; /* Protection Domain. */
1139         uint32_t pdn; /* Protection Domain number. */
1140         uint32_t tdn; /* Transport Domain number. */
1141         char ibdev_name[MLX5_FS_NAME_MAX]; /* SYSFS dev name. */
1142         char ibdev_path[MLX5_FS_PATH_MAX]; /* SYSFS dev path for secondary */
1143         struct mlx5_dev_attr device_attr; /* Device properties. */
1144         int numa_node; /* Numa node of backing physical device. */
1145         LIST_ENTRY(mlx5_dev_ctx_shared) mem_event_cb;
1146         /**< Called by memory event callback. */
1147         struct mlx5_mr_share_cache share_cache;
1148         /* Packet pacing related structure. */
1149         struct mlx5_dev_txpp txpp;
1150         /* Shared DV/DR flow data section. */
1151         uint32_t dv_meta_mask; /* flow META metadata supported mask. */
1152         uint32_t dv_mark_mask; /* flow MARK metadata supported mask. */
1153         uint32_t dv_regc0_mask; /* available bits of metatada reg_c[0]. */
1154         void *fdb_domain; /* FDB Direct Rules name space handle. */
1155         void *rx_domain; /* RX Direct Rules name space handle. */
1156         void *tx_domain; /* TX Direct Rules name space handle. */
1157 #ifndef RTE_ARCH_64
1158         rte_spinlock_t uar_lock_cq; /* CQs share a common distinct UAR */
1159         rte_spinlock_t uar_lock[MLX5_UAR_PAGE_NUM_MAX];
1160         /* UAR same-page access control required in 32bit implementations. */
1161 #endif
1162         struct mlx5_hlist *flow_tbls;
1163         struct mlx5_flow_tunnel_hub *tunnel_hub;
1164         /* Direct Rules tables for FDB, NIC TX+RX */
1165         void *dr_drop_action; /* Pointer to DR drop action, any domain. */
1166         void *pop_vlan_action; /* Pointer to DR pop VLAN action. */
1167         struct mlx5_hlist *encaps_decaps; /* Encap/decap action hash list. */
1168         struct mlx5_hlist *modify_cmds;
1169         struct mlx5_hlist *tag_table;
1170         struct mlx5_list *port_id_action_list; /* Port ID action list. */
1171         struct mlx5_list *push_vlan_action_list; /* Push VLAN actions. */
1172         struct mlx5_list *sample_action_list; /* List of sample actions. */
1173         struct mlx5_list *dest_array_list;
1174         /* List of destination array actions. */
1175         struct mlx5_flow_counter_mng cmng; /* Counters management structure. */
1176         void *default_miss_action; /* Default miss action. */
1177         struct mlx5_indexed_pool *ipool[MLX5_IPOOL_MAX];
1178         struct mlx5_indexed_pool *mdh_ipools[MLX5_MAX_MODIFY_NUM];
1179         /* Shared interrupt handler section. */
1180         struct rte_intr_handle intr_handle; /* Interrupt handler for device. */
1181         struct rte_intr_handle intr_handle_devx; /* DEVX interrupt handler. */
1182         void *devx_comp; /* DEVX async comp obj. */
1183         struct mlx5_devx_obj *tis; /* TIS object. */
1184         struct mlx5_devx_obj *td; /* Transport domain. */
1185         void *tx_uar; /* Tx/packet pacing shared UAR. */
1186         struct mlx5_flex_parser_profiles fp[MLX5_FLEX_PARSER_MAX];
1187         /* Flex parser profiles information. */
1188         void *devx_rx_uar; /* DevX UAR for Rx. */
1189         struct mlx5_aso_age_mng *aso_age_mng;
1190         /* Management data for aging mechanism using ASO Flow Hit. */
1191         struct mlx5_geneve_tlv_option_resource *geneve_tlv_option_resource;
1192         /* Management structure for geneve tlv option */
1193         rte_spinlock_t geneve_tlv_opt_sl; /* Lock for geneve tlv resource */
1194         struct mlx5_flow_mtr_mng *mtrmng;
1195         /* Meter management structure. */
1196         struct mlx5_aso_ct_pools_mng *ct_mng;
1197         /* Management data for ASO connection tracking. */
1198         struct mlx5_lb_ctx self_lb; /* QP to enable self loopback for Devx. */
1199         struct mlx5_dev_shared_port port[]; /* per device port data array. */
1200 };
1201
1202 /*
1203  * Per-process private structure.
1204  * Caution, secondary process may rebuild the struct during port start.
1205  */
1206 struct mlx5_proc_priv {
1207         size_t uar_table_sz;
1208         /* Size of UAR register table. */
1209         void *uar_table[];
1210         /* Table of UAR registers for each process. */
1211 };
1212
1213 /* MTR profile list. */
1214 TAILQ_HEAD(mlx5_mtr_profiles, mlx5_flow_meter_profile);
1215 /* MTR list. */
1216 TAILQ_HEAD(mlx5_legacy_flow_meters, mlx5_legacy_flow_meter);
1217
1218 /* RSS description. */
1219 struct mlx5_flow_rss_desc {
1220         uint32_t level;
1221         uint32_t queue_num; /**< Number of entries in @p queue. */
1222         uint64_t types; /**< Specific RSS hash types (see ETH_RSS_*). */
1223         uint64_t hash_fields; /* Verbs Hash fields. */
1224         uint8_t key[MLX5_RSS_HASH_KEY_LEN]; /**< RSS hash key. */
1225         uint32_t key_len; /**< RSS hash key len. */
1226         uint32_t tunnel; /**< Queue in tunnel. */
1227         uint32_t shared_rss; /**< Shared RSS index. */
1228         struct mlx5_ind_table_obj *ind_tbl;
1229         /**< Indirection table for shared RSS hash RX queues. */
1230         union {
1231                 uint16_t *queue; /**< Destination queues. */
1232                 const uint16_t *const_q; /**< Const pointer convert. */
1233         };
1234 };
1235
1236 #define MLX5_PROC_PRIV(port_id) \
1237         ((struct mlx5_proc_priv *)rte_eth_devices[port_id].process_private)
1238
1239 /* Verbs/DevX Rx queue elements. */
1240 struct mlx5_rxq_obj {
1241         LIST_ENTRY(mlx5_rxq_obj) next; /* Pointer to the next element. */
1242         struct mlx5_rxq_ctrl *rxq_ctrl; /* Back pointer to parent. */
1243         int fd; /* File descriptor for event channel */
1244         RTE_STD_C11
1245         union {
1246                 struct {
1247                         void *wq; /* Work Queue. */
1248                         void *ibv_cq; /* Completion Queue. */
1249                         void *ibv_channel;
1250                 };
1251                 struct mlx5_devx_obj *rq; /* DevX RQ object for hairpin. */
1252                 struct {
1253                         struct mlx5_devx_rq rq_obj; /* DevX RQ object. */
1254                         struct mlx5_devx_cq cq_obj; /* DevX CQ object. */
1255                         void *devx_channel;
1256                 };
1257         };
1258 };
1259
1260 /* Indirection table. */
1261 struct mlx5_ind_table_obj {
1262         LIST_ENTRY(mlx5_ind_table_obj) next; /* Pointer to the next element. */
1263         uint32_t refcnt; /* Reference counter. */
1264         RTE_STD_C11
1265         union {
1266                 void *ind_table; /**< Indirection table. */
1267                 struct mlx5_devx_obj *rqt; /* DevX RQT object. */
1268         };
1269         uint32_t queues_n; /**< Number of queues in the list. */
1270         uint16_t *queues; /**< Queue list. */
1271 };
1272
1273 /* Hash Rx queue. */
1274 __extension__
1275 struct mlx5_hrxq {
1276         struct mlx5_list_entry entry; /* List entry. */
1277         uint32_t standalone:1; /* This object used in shared action. */
1278         struct mlx5_ind_table_obj *ind_table; /* Indirection table. */
1279         RTE_STD_C11
1280         union {
1281                 void *qp; /* Verbs queue pair. */
1282                 struct mlx5_devx_obj *tir; /* DevX TIR object. */
1283         };
1284 #if defined(HAVE_IBV_FLOW_DV_SUPPORT) || !defined(HAVE_INFINIBAND_VERBS_H)
1285         void *action; /* DV QP action pointer. */
1286 #endif
1287         uint64_t hash_fields; /* Verbs Hash fields. */
1288         uint32_t rss_key_len; /* Hash key length in bytes. */
1289         uint32_t idx; /* Hash Rx queue index. */
1290         uint8_t rss_key[]; /* Hash key. */
1291 };
1292
1293 /* Verbs/DevX Tx queue elements. */
1294 struct mlx5_txq_obj {
1295         LIST_ENTRY(mlx5_txq_obj) next; /* Pointer to the next element. */
1296         struct mlx5_txq_ctrl *txq_ctrl; /* Pointer to the control queue. */
1297         RTE_STD_C11
1298         union {
1299                 struct {
1300                         void *cq; /* Completion Queue. */
1301                         void *qp; /* Queue Pair. */
1302                 };
1303                 struct {
1304                         struct mlx5_devx_obj *sq;
1305                         /* DevX object for Sx queue. */
1306                         struct mlx5_devx_obj *tis; /* The TIS object. */
1307                 };
1308                 struct {
1309                         struct rte_eth_dev *dev;
1310                         struct mlx5_devx_cq cq_obj;
1311                         /* DevX CQ object and its resources. */
1312                         struct mlx5_devx_sq sq_obj;
1313                         /* DevX SQ object and its resources. */
1314                 };
1315         };
1316 };
1317
1318 enum mlx5_rxq_modify_type {
1319         MLX5_RXQ_MOD_ERR2RST, /* modify state from error to reset. */
1320         MLX5_RXQ_MOD_RST2RDY, /* modify state from reset to ready. */
1321         MLX5_RXQ_MOD_RDY2ERR, /* modify state from ready to error. */
1322         MLX5_RXQ_MOD_RDY2RST, /* modify state from ready to reset. */
1323 };
1324
1325 enum mlx5_txq_modify_type {
1326         MLX5_TXQ_MOD_RST2RDY, /* modify state from reset to ready. */
1327         MLX5_TXQ_MOD_RDY2RST, /* modify state from ready to reset. */
1328         MLX5_TXQ_MOD_ERR2RDY, /* modify state from error to ready. */
1329 };
1330
1331 /* HW objects operations structure. */
1332 struct mlx5_obj_ops {
1333         int (*rxq_obj_modify_vlan_strip)(struct mlx5_rxq_obj *rxq_obj, int on);
1334         int (*rxq_obj_new)(struct rte_eth_dev *dev, uint16_t idx);
1335         int (*rxq_event_get)(struct mlx5_rxq_obj *rxq_obj);
1336         int (*rxq_obj_modify)(struct mlx5_rxq_obj *rxq_obj, uint8_t type);
1337         void (*rxq_obj_release)(struct mlx5_rxq_obj *rxq_obj);
1338         int (*ind_table_new)(struct rte_eth_dev *dev, const unsigned int log_n,
1339                              struct mlx5_ind_table_obj *ind_tbl);
1340         int (*ind_table_modify)(struct rte_eth_dev *dev,
1341                                 const unsigned int log_n,
1342                                 const uint16_t *queues, const uint32_t queues_n,
1343                                 struct mlx5_ind_table_obj *ind_tbl);
1344         void (*ind_table_destroy)(struct mlx5_ind_table_obj *ind_tbl);
1345         int (*hrxq_new)(struct rte_eth_dev *dev, struct mlx5_hrxq *hrxq,
1346                         int tunnel __rte_unused);
1347         int (*hrxq_modify)(struct rte_eth_dev *dev, struct mlx5_hrxq *hrxq,
1348                            const uint8_t *rss_key,
1349                            uint64_t hash_fields,
1350                            const struct mlx5_ind_table_obj *ind_tbl);
1351         void (*hrxq_destroy)(struct mlx5_hrxq *hrxq);
1352         int (*drop_action_create)(struct rte_eth_dev *dev);
1353         void (*drop_action_destroy)(struct rte_eth_dev *dev);
1354         int (*txq_obj_new)(struct rte_eth_dev *dev, uint16_t idx);
1355         int (*txq_obj_modify)(struct mlx5_txq_obj *obj,
1356                               enum mlx5_txq_modify_type type, uint8_t dev_port);
1357         void (*txq_obj_release)(struct mlx5_txq_obj *txq_obj);
1358         int (*lb_dummy_queue_create)(struct rte_eth_dev *dev);
1359         void (*lb_dummy_queue_release)(struct rte_eth_dev *dev);
1360 };
1361
1362 #define MLX5_RSS_HASH_FIELDS_LEN RTE_DIM(mlx5_rss_hash_fields)
1363
1364 /* MR operations structure. */
1365 struct mlx5_mr_ops {
1366         mlx5_reg_mr_t reg_mr;
1367         mlx5_dereg_mr_t dereg_mr;
1368 };
1369
1370 struct mlx5_priv {
1371         struct rte_eth_dev_data *dev_data;  /* Pointer to device data. */
1372         struct mlx5_dev_ctx_shared *sh; /* Shared device context. */
1373         uint32_t dev_port; /* Device port number. */
1374         struct rte_pci_device *pci_dev; /* Backend PCI device. */
1375         struct rte_ether_addr mac[MLX5_MAX_MAC_ADDRESSES]; /* MAC addresses. */
1376         BITFIELD_DECLARE(mac_own, uint64_t, MLX5_MAX_MAC_ADDRESSES);
1377         /* Bit-field of MAC addresses owned by the PMD. */
1378         uint16_t vlan_filter[MLX5_MAX_VLAN_IDS]; /* VLAN filters table. */
1379         unsigned int vlan_filter_n; /* Number of configured VLAN filters. */
1380         /* Device properties. */
1381         uint16_t mtu; /* Configured MTU. */
1382         unsigned int isolated:1; /* Whether isolated mode is enabled. */
1383         unsigned int representor:1; /* Device is a port representor. */
1384         unsigned int master:1; /* Device is a E-Switch master. */
1385         unsigned int txpp_en:1; /* Tx packet pacing enabled. */
1386         unsigned int sampler_en:1; /* Whether support sampler. */
1387         unsigned int mtr_en:1; /* Whether support meter. */
1388         unsigned int mtr_reg_share:1; /* Whether support meter REG_C share. */
1389         unsigned int lb_used:1; /* Loopback queue is referred to. */
1390         uint16_t domain_id; /* Switch domain identifier. */
1391         uint16_t vport_id; /* Associated VF vport index (if any). */
1392         uint32_t vport_meta_tag; /* Used for vport index match ove VF LAG. */
1393         uint32_t vport_meta_mask; /* Used for vport index field match mask. */
1394         uint16_t representor_id; /* UINT16_MAX if not a representor. */
1395         int32_t pf_bond; /* >=0, representor owner PF index in bonding. */
1396         unsigned int if_index; /* Associated kernel network device index. */
1397         /* RX/TX queues. */
1398         unsigned int rxqs_n; /* RX queues array size. */
1399         unsigned int txqs_n; /* TX queues array size. */
1400         struct mlx5_rxq_data *(*rxqs)[]; /* RX queues. */
1401         struct mlx5_txq_data *(*txqs)[]; /* TX queues. */
1402         struct rte_mempool *mprq_mp; /* Mempool for Multi-Packet RQ. */
1403         struct rte_eth_rss_conf rss_conf; /* RSS configuration. */
1404         unsigned int (*reta_idx)[]; /* RETA index table. */
1405         unsigned int reta_idx_n; /* RETA index size. */
1406         struct mlx5_drop drop_queue; /* Flow drop queues. */
1407         void *root_drop_action; /* Pointer to root drop action. */
1408         struct mlx5_indexed_pool *flows[MLX5_FLOW_TYPE_MAXI];
1409         /* RTE Flow rules. */
1410         uint32_t ctrl_flows; /* Control flow rules. */
1411         rte_spinlock_t flow_list_lock;
1412         struct mlx5_obj_ops obj_ops; /* HW objects operations. */
1413         LIST_HEAD(rxq, mlx5_rxq_ctrl) rxqsctrl; /* DPDK Rx queues. */
1414         LIST_HEAD(rxqobj, mlx5_rxq_obj) rxqsobj; /* Verbs/DevX Rx queues. */
1415         struct mlx5_list *hrxqs; /* Hash Rx queues. */
1416         LIST_HEAD(txq, mlx5_txq_ctrl) txqsctrl; /* DPDK Tx queues. */
1417         LIST_HEAD(txqobj, mlx5_txq_obj) txqsobj; /* Verbs/DevX Tx queues. */
1418         /* Indirection tables. */
1419         LIST_HEAD(ind_tables, mlx5_ind_table_obj) ind_tbls;
1420         /* Pointer to next element. */
1421         rte_rwlock_t ind_tbls_lock;
1422         uint32_t refcnt; /**< Reference counter. */
1423         /**< Verbs modify header action object. */
1424         uint8_t ft_type; /**< Flow table type, Rx or Tx. */
1425         uint8_t max_lro_msg_size;
1426         uint32_t link_speed_capa; /* Link speed capabilities. */
1427         struct mlx5_xstats_ctrl xstats_ctrl; /* Extended stats control. */
1428         struct mlx5_stats_ctrl stats_ctrl; /* Stats control. */
1429         struct mlx5_dev_config config; /* Device configuration. */
1430         /* Context for Verbs allocator. */
1431         int nl_socket_rdma; /* Netlink socket (NETLINK_RDMA). */
1432         int nl_socket_route; /* Netlink socket (NETLINK_ROUTE). */
1433         struct mlx5_nl_vlan_vmwa_context *vmwa_context; /* VLAN WA context. */
1434         struct mlx5_hlist *mreg_cp_tbl;
1435         /* Hash table of Rx metadata register copy table. */
1436         uint8_t mtr_sfx_reg; /* Meter prefix-suffix flow match REG_C. */
1437         uint8_t mtr_color_reg; /* Meter color match REG_C. */
1438         struct mlx5_legacy_flow_meters flow_meters; /* MTR list. */
1439         struct mlx5_l3t_tbl *mtr_profile_tbl; /* Meter index lookup table. */
1440         struct mlx5_l3t_tbl *policy_idx_tbl; /* Policy index lookup table. */
1441         struct mlx5_l3t_tbl *mtr_idx_tbl; /* Meter index lookup table. */
1442         uint8_t skip_default_rss_reta; /* Skip configuration of default reta. */
1443         uint8_t fdb_def_rule; /* Whether fdb jump to table 1 is configured. */
1444         struct mlx5_mp_id mp_id; /* ID of a multi-process process */
1445         LIST_HEAD(fdir, mlx5_fdir_flow) fdir_flows; /* fdir flows. */
1446         rte_spinlock_t shared_act_sl; /* Shared actions spinlock. */
1447         uint32_t rss_shared_actions; /* RSS shared actions. */
1448         struct mlx5_devx_obj *q_counters; /* DevX queue counter object. */
1449         uint32_t counter_set_id; /* Queue counter ID to set in DevX objects. */
1450 };
1451
1452 #define PORT_ID(priv) ((priv)->dev_data->port_id)
1453 #define ETH_DEV(priv) (&rte_eth_devices[PORT_ID(priv)])
1454
1455 struct rte_hairpin_peer_info {
1456         uint32_t qp_id;
1457         uint32_t vhca_id;
1458         uint16_t peer_q;
1459         uint16_t tx_explicit;
1460         uint16_t manual_bind;
1461 };
1462
1463 #define BUF_SIZE 1024
1464 enum dr_dump_rec_type {
1465         DR_DUMP_REC_TYPE_PMD_PKT_REFORMAT = 4410,
1466         DR_DUMP_REC_TYPE_PMD_MODIFY_HDR = 4420,
1467         DR_DUMP_REC_TYPE_PMD_COUNTER = 4430,
1468 };
1469
1470 /* mlx5.c */
1471
1472 int mlx5_getenv_int(const char *);
1473 int mlx5_proc_priv_init(struct rte_eth_dev *dev);
1474 void mlx5_proc_priv_uninit(struct rte_eth_dev *dev);
1475 int mlx5_udp_tunnel_port_add(struct rte_eth_dev *dev,
1476                               struct rte_eth_udp_tunnel *udp_tunnel);
1477 uint16_t mlx5_eth_find_next(uint16_t port_id, struct rte_device *odev);
1478 int mlx5_dev_close(struct rte_eth_dev *dev);
1479 int mlx5_net_remove(struct mlx5_common_device *cdev);
1480 bool mlx5_is_hpf(struct rte_eth_dev *dev);
1481 bool mlx5_is_sf_repr(struct rte_eth_dev *dev);
1482 void mlx5_age_event_prepare(struct mlx5_dev_ctx_shared *sh);
1483
1484 /* Macro to iterate over all valid ports for mlx5 driver. */
1485 #define MLX5_ETH_FOREACH_DEV(port_id, dev) \
1486         for (port_id = mlx5_eth_find_next(0, dev); \
1487              port_id < RTE_MAX_ETHPORTS; \
1488              port_id = mlx5_eth_find_next(port_id + 1, dev))
1489 int mlx5_args(struct mlx5_dev_config *config, struct rte_devargs *devargs);
1490 struct mlx5_dev_ctx_shared *
1491 mlx5_alloc_shared_dev_ctx(const struct mlx5_dev_spawn_data *spawn,
1492                            const struct mlx5_dev_config *config);
1493 void mlx5_free_shared_dev_ctx(struct mlx5_dev_ctx_shared *sh);
1494 int mlx5_dev_ctx_shared_mempool_subscribe(struct rte_eth_dev *dev);
1495 void mlx5_free_table_hash_list(struct mlx5_priv *priv);
1496 int mlx5_alloc_table_hash_list(struct mlx5_priv *priv);
1497 void mlx5_set_min_inline(struct mlx5_dev_spawn_data *spawn,
1498                          struct mlx5_dev_config *config);
1499 void mlx5_set_metadata_mask(struct rte_eth_dev *dev);
1500 int mlx5_dev_check_sibling_config(struct mlx5_priv *priv,
1501                                   struct mlx5_dev_config *config,
1502                                   struct rte_device *dpdk_dev);
1503 int mlx5_dev_configure(struct rte_eth_dev *dev);
1504 int mlx5_dev_infos_get(struct rte_eth_dev *dev, struct rte_eth_dev_info *info);
1505 int mlx5_fw_version_get(struct rte_eth_dev *dev, char *fw_ver, size_t fw_size);
1506 int mlx5_dev_set_mtu(struct rte_eth_dev *dev, uint16_t mtu);
1507 int mlx5_hairpin_cap_get(struct rte_eth_dev *dev,
1508                          struct rte_eth_hairpin_cap *cap);
1509 bool mlx5_flex_parser_ecpri_exist(struct rte_eth_dev *dev);
1510 int mlx5_flex_parser_ecpri_alloc(struct rte_eth_dev *dev);
1511 int mlx5_flow_aso_age_mng_init(struct mlx5_dev_ctx_shared *sh);
1512 int mlx5_aso_flow_mtrs_mng_init(struct mlx5_dev_ctx_shared *sh);
1513 int mlx5_flow_aso_ct_mng_init(struct mlx5_dev_ctx_shared *sh);
1514
1515 /* mlx5_ethdev.c */
1516
1517 int mlx5_dev_configure(struct rte_eth_dev *dev);
1518 int mlx5_representor_info_get(struct rte_eth_dev *dev,
1519                               struct rte_eth_representor_info *info);
1520 #define MLX5_REPRESENTOR_ID(pf, type, repr) \
1521                 (((pf) << 14) + ((type) << 12) + ((repr) & 0xfff))
1522 #define MLX5_REPRESENTOR_REPR(repr_id) \
1523                 ((repr_id) & 0xfff)
1524 #define MLX5_REPRESENTOR_TYPE(repr_id) \
1525                 (((repr_id) >> 12) & 3)
1526 uint16_t mlx5_representor_id_encode(const struct mlx5_switch_info *info,
1527                                     enum rte_eth_representor_type hpf_type);
1528 int mlx5_fw_version_get(struct rte_eth_dev *dev, char *fw_ver,
1529                         size_t fw_size);
1530 int mlx5_dev_infos_get(struct rte_eth_dev *dev,
1531                        struct rte_eth_dev_info *info);
1532 const uint32_t *mlx5_dev_supported_ptypes_get(struct rte_eth_dev *dev);
1533 int mlx5_dev_set_mtu(struct rte_eth_dev *dev, uint16_t mtu);
1534 int mlx5_hairpin_cap_get(struct rte_eth_dev *dev,
1535                          struct rte_eth_hairpin_cap *cap);
1536 eth_rx_burst_t mlx5_select_rx_function(struct rte_eth_dev *dev);
1537 struct mlx5_priv *mlx5_port_to_eswitch_info(uint16_t port, bool valid);
1538 struct mlx5_priv *mlx5_dev_to_eswitch_info(struct rte_eth_dev *dev);
1539 int mlx5_dev_configure_rss_reta(struct rte_eth_dev *dev);
1540
1541 /* mlx5_ethdev_os.c */
1542
1543 int mlx5_get_ifname(const struct rte_eth_dev *dev,
1544                         char (*ifname)[MLX5_NAMESIZE]);
1545 unsigned int mlx5_ifindex(const struct rte_eth_dev *dev);
1546 int mlx5_get_mac(struct rte_eth_dev *dev, uint8_t (*mac)[RTE_ETHER_ADDR_LEN]);
1547 int mlx5_get_mtu(struct rte_eth_dev *dev, uint16_t *mtu);
1548 int mlx5_set_mtu(struct rte_eth_dev *dev, uint16_t mtu);
1549 int mlx5_read_clock(struct rte_eth_dev *dev, uint64_t *clock);
1550 int mlx5_link_update(struct rte_eth_dev *dev, int wait_to_complete);
1551 int mlx5_dev_get_flow_ctrl(struct rte_eth_dev *dev,
1552                            struct rte_eth_fc_conf *fc_conf);
1553 int mlx5_dev_set_flow_ctrl(struct rte_eth_dev *dev,
1554                            struct rte_eth_fc_conf *fc_conf);
1555 void mlx5_dev_interrupt_handler(void *arg);
1556 void mlx5_dev_interrupt_handler_devx(void *arg);
1557 int mlx5_set_link_down(struct rte_eth_dev *dev);
1558 int mlx5_set_link_up(struct rte_eth_dev *dev);
1559 int mlx5_is_removed(struct rte_eth_dev *dev);
1560 int mlx5_sysfs_switch_info(unsigned int ifindex,
1561                            struct mlx5_switch_info *info);
1562 void mlx5_translate_port_name(const char *port_name_in,
1563                               struct mlx5_switch_info *port_info_out);
1564 void mlx5_intr_callback_unregister(const struct rte_intr_handle *handle,
1565                                    rte_intr_callback_fn cb_fn, void *cb_arg);
1566 int mlx5_sysfs_bond_info(unsigned int pf_ifindex, unsigned int *ifindex,
1567                          char *ifname);
1568 int mlx5_get_module_info(struct rte_eth_dev *dev,
1569                          struct rte_eth_dev_module_info *modinfo);
1570 int mlx5_get_module_eeprom(struct rte_eth_dev *dev,
1571                            struct rte_dev_eeprom_info *info);
1572 int mlx5_os_read_dev_stat(struct mlx5_priv *priv,
1573                           const char *ctr_name, uint64_t *stat);
1574 int mlx5_os_read_dev_counters(struct rte_eth_dev *dev, uint64_t *stats);
1575 int mlx5_os_get_stats_n(struct rte_eth_dev *dev);
1576 void mlx5_os_stats_init(struct rte_eth_dev *dev);
1577
1578 /* mlx5_mac.c */
1579
1580 void mlx5_mac_addr_remove(struct rte_eth_dev *dev, uint32_t index);
1581 int mlx5_mac_addr_add(struct rte_eth_dev *dev, struct rte_ether_addr *mac,
1582                       uint32_t index, uint32_t vmdq);
1583 int mlx5_mac_addr_set(struct rte_eth_dev *dev, struct rte_ether_addr *mac_addr);
1584 int mlx5_set_mc_addr_list(struct rte_eth_dev *dev,
1585                         struct rte_ether_addr *mc_addr_set,
1586                         uint32_t nb_mc_addr);
1587
1588 /* mlx5_rss.c */
1589
1590 int mlx5_rss_hash_update(struct rte_eth_dev *dev,
1591                          struct rte_eth_rss_conf *rss_conf);
1592 int mlx5_rss_hash_conf_get(struct rte_eth_dev *dev,
1593                            struct rte_eth_rss_conf *rss_conf);
1594 int mlx5_rss_reta_index_resize(struct rte_eth_dev *dev, unsigned int reta_size);
1595 int mlx5_dev_rss_reta_query(struct rte_eth_dev *dev,
1596                             struct rte_eth_rss_reta_entry64 *reta_conf,
1597                             uint16_t reta_size);
1598 int mlx5_dev_rss_reta_update(struct rte_eth_dev *dev,
1599                              struct rte_eth_rss_reta_entry64 *reta_conf,
1600                              uint16_t reta_size);
1601
1602 /* mlx5_rxmode.c */
1603
1604 int mlx5_promiscuous_enable(struct rte_eth_dev *dev);
1605 int mlx5_promiscuous_disable(struct rte_eth_dev *dev);
1606 int mlx5_allmulticast_enable(struct rte_eth_dev *dev);
1607 int mlx5_allmulticast_disable(struct rte_eth_dev *dev);
1608
1609 /* mlx5_stats.c */
1610
1611 int mlx5_stats_get(struct rte_eth_dev *dev, struct rte_eth_stats *stats);
1612 int mlx5_stats_reset(struct rte_eth_dev *dev);
1613 int mlx5_xstats_get(struct rte_eth_dev *dev, struct rte_eth_xstat *stats,
1614                     unsigned int n);
1615 int mlx5_xstats_reset(struct rte_eth_dev *dev);
1616 int mlx5_xstats_get_names(struct rte_eth_dev *dev __rte_unused,
1617                           struct rte_eth_xstat_name *xstats_names,
1618                           unsigned int n);
1619
1620 /* mlx5_vlan.c */
1621
1622 int mlx5_vlan_filter_set(struct rte_eth_dev *dev, uint16_t vlan_id, int on);
1623 void mlx5_vlan_strip_queue_set(struct rte_eth_dev *dev, uint16_t queue, int on);
1624 int mlx5_vlan_offload_set(struct rte_eth_dev *dev, int mask);
1625
1626 /* mlx5_vlan_os.c */
1627
1628 void mlx5_vlan_vmwa_exit(void *ctx);
1629 void mlx5_vlan_vmwa_release(struct rte_eth_dev *dev,
1630                             struct mlx5_vf_vlan *vf_vlan);
1631 void mlx5_vlan_vmwa_acquire(struct rte_eth_dev *dev,
1632                             struct mlx5_vf_vlan *vf_vlan);
1633 void *mlx5_vlan_vmwa_init(struct rte_eth_dev *dev, uint32_t ifindex);
1634
1635 /* mlx5_trigger.c */
1636
1637 int mlx5_dev_start(struct rte_eth_dev *dev);
1638 int mlx5_dev_stop(struct rte_eth_dev *dev);
1639 int mlx5_traffic_enable(struct rte_eth_dev *dev);
1640 void mlx5_traffic_disable(struct rte_eth_dev *dev);
1641 int mlx5_traffic_restart(struct rte_eth_dev *dev);
1642 int mlx5_hairpin_queue_peer_update(struct rte_eth_dev *dev, uint16_t peer_queue,
1643                                    struct rte_hairpin_peer_info *current_info,
1644                                    struct rte_hairpin_peer_info *peer_info,
1645                                    uint32_t direction);
1646 int mlx5_hairpin_queue_peer_bind(struct rte_eth_dev *dev, uint16_t cur_queue,
1647                                  struct rte_hairpin_peer_info *peer_info,
1648                                  uint32_t direction);
1649 int mlx5_hairpin_queue_peer_unbind(struct rte_eth_dev *dev, uint16_t cur_queue,
1650                                    uint32_t direction);
1651 int mlx5_hairpin_bind(struct rte_eth_dev *dev, uint16_t rx_port);
1652 int mlx5_hairpin_unbind(struct rte_eth_dev *dev, uint16_t rx_port);
1653 int mlx5_hairpin_get_peer_ports(struct rte_eth_dev *dev, uint16_t *peer_ports,
1654                                 size_t len, uint32_t direction);
1655
1656 /* mlx5_flow.c */
1657
1658 int mlx5_flow_discover_mreg_c(struct rte_eth_dev *eth_dev);
1659 bool mlx5_flow_ext_mreg_supported(struct rte_eth_dev *dev);
1660 void mlx5_flow_print(struct rte_flow *flow);
1661 int mlx5_flow_validate(struct rte_eth_dev *dev,
1662                        const struct rte_flow_attr *attr,
1663                        const struct rte_flow_item items[],
1664                        const struct rte_flow_action actions[],
1665                        struct rte_flow_error *error);
1666 struct rte_flow *mlx5_flow_create(struct rte_eth_dev *dev,
1667                                   const struct rte_flow_attr *attr,
1668                                   const struct rte_flow_item items[],
1669                                   const struct rte_flow_action actions[],
1670                                   struct rte_flow_error *error);
1671 int mlx5_flow_destroy(struct rte_eth_dev *dev, struct rte_flow *flow,
1672                       struct rte_flow_error *error);
1673 void mlx5_flow_list_flush(struct rte_eth_dev *dev, enum mlx5_flow_type type,
1674                           bool active);
1675 int mlx5_flow_flush(struct rte_eth_dev *dev, struct rte_flow_error *error);
1676 int mlx5_flow_query(struct rte_eth_dev *dev, struct rte_flow *flow,
1677                     const struct rte_flow_action *action, void *data,
1678                     struct rte_flow_error *error);
1679 int mlx5_flow_isolate(struct rte_eth_dev *dev, int enable,
1680                       struct rte_flow_error *error);
1681 int mlx5_flow_ops_get(struct rte_eth_dev *dev, const struct rte_flow_ops **ops);
1682 int mlx5_flow_start_default(struct rte_eth_dev *dev);
1683 void mlx5_flow_stop_default(struct rte_eth_dev *dev);
1684 int mlx5_flow_verify(struct rte_eth_dev *dev);
1685 int mlx5_ctrl_flow_source_queue(struct rte_eth_dev *dev, uint32_t queue);
1686 int mlx5_ctrl_flow_vlan(struct rte_eth_dev *dev,
1687                         struct rte_flow_item_eth *eth_spec,
1688                         struct rte_flow_item_eth *eth_mask,
1689                         struct rte_flow_item_vlan *vlan_spec,
1690                         struct rte_flow_item_vlan *vlan_mask);
1691 int mlx5_ctrl_flow(struct rte_eth_dev *dev,
1692                    struct rte_flow_item_eth *eth_spec,
1693                    struct rte_flow_item_eth *eth_mask);
1694 int mlx5_flow_lacp_miss(struct rte_eth_dev *dev);
1695 struct rte_flow *mlx5_flow_create_esw_table_zero_flow(struct rte_eth_dev *dev);
1696 void mlx5_flow_async_pool_query_handle(struct mlx5_dev_ctx_shared *sh,
1697                                        uint64_t async_id, int status);
1698 void mlx5_set_query_alarm(struct mlx5_dev_ctx_shared *sh);
1699 void mlx5_flow_query_alarm(void *arg);
1700 uint32_t mlx5_counter_alloc(struct rte_eth_dev *dev);
1701 void mlx5_counter_free(struct rte_eth_dev *dev, uint32_t cnt);
1702 int mlx5_counter_query(struct rte_eth_dev *dev, uint32_t cnt,
1703                        bool clear, uint64_t *pkts, uint64_t *bytes);
1704 int mlx5_flow_dev_dump(struct rte_eth_dev *dev, struct rte_flow *flow,
1705                         FILE *file, struct rte_flow_error *error);
1706 int save_dump_file(const unsigned char *data, uint32_t size,
1707                 uint32_t type, uint32_t id, void *arg, FILE *file);
1708 int mlx5_flow_query_counter(struct rte_eth_dev *dev, struct rte_flow *flow,
1709         struct rte_flow_query_count *count, struct rte_flow_error *error);
1710 #ifdef HAVE_IBV_FLOW_DV_SUPPORT
1711 int mlx5_flow_dev_dump_ipool(struct rte_eth_dev *dev, struct rte_flow *flow,
1712                 FILE *file, struct rte_flow_error *error);
1713 #endif
1714 void mlx5_flow_rxq_dynf_metadata_set(struct rte_eth_dev *dev);
1715 int mlx5_flow_get_aged_flows(struct rte_eth_dev *dev, void **contexts,
1716                         uint32_t nb_contexts, struct rte_flow_error *error);
1717 int mlx5_validate_action_ct(struct rte_eth_dev *dev,
1718                             const struct rte_flow_action_conntrack *conntrack,
1719                             struct rte_flow_error *error);
1720
1721
1722 /* mlx5_mp_os.c */
1723
1724 int mlx5_mp_os_primary_handle(const struct rte_mp_msg *mp_msg,
1725                               const void *peer);
1726 int mlx5_mp_os_secondary_handle(const struct rte_mp_msg *mp_msg,
1727                                 const void *peer);
1728 void mlx5_mp_os_req_start_rxtx(struct rte_eth_dev *dev);
1729 void mlx5_mp_os_req_stop_rxtx(struct rte_eth_dev *dev);
1730 int mlx5_mp_os_req_queue_control(struct rte_eth_dev *dev, uint16_t queue_id,
1731                                  enum mlx5_mp_req_type req_type);
1732
1733 /* mlx5_socket.c */
1734
1735 int mlx5_pmd_socket_init(void);
1736
1737 /* mlx5_flow_meter.c */
1738
1739 int mlx5_flow_meter_ops_get(struct rte_eth_dev *dev, void *arg);
1740 struct mlx5_flow_meter_info *mlx5_flow_meter_find(struct mlx5_priv *priv,
1741                 uint32_t meter_id, uint32_t *mtr_idx);
1742 struct mlx5_flow_meter_info *
1743 flow_dv_meter_find_by_idx(struct mlx5_priv *priv, uint32_t idx);
1744 int mlx5_flow_meter_attach(struct mlx5_priv *priv,
1745                            struct mlx5_flow_meter_info *fm,
1746                            const struct rte_flow_attr *attr,
1747                            struct rte_flow_error *error);
1748 void mlx5_flow_meter_detach(struct mlx5_priv *priv,
1749                             struct mlx5_flow_meter_info *fm);
1750 struct mlx5_flow_meter_policy *mlx5_flow_meter_policy_find
1751                 (struct rte_eth_dev *dev,
1752                 uint32_t policy_id,
1753                 uint32_t *policy_idx);
1754 struct mlx5_flow_meter_policy *
1755 mlx5_flow_meter_hierarchy_get_final_policy(struct rte_eth_dev *dev,
1756                                         struct mlx5_flow_meter_policy *policy);
1757 int mlx5_flow_meter_flush(struct rte_eth_dev *dev,
1758                           struct rte_mtr_error *error);
1759 void mlx5_flow_meter_rxq_flush(struct rte_eth_dev *dev);
1760
1761 /* mlx5_os.c */
1762 struct rte_pci_driver;
1763 int mlx5_os_get_dev_attr(void *ctx, struct mlx5_dev_attr *dev_attr);
1764 void mlx5_os_free_shared_dr(struct mlx5_priv *priv);
1765 int mlx5_os_open_device(const struct mlx5_dev_spawn_data *spawn,
1766                          struct mlx5_dev_ctx_shared *sh);
1767 int mlx5_os_get_pdn(void *pd, uint32_t *pdn);
1768 int mlx5_os_net_probe(struct mlx5_common_device *cdev);
1769 void mlx5_os_dev_shared_handler_install(struct mlx5_dev_ctx_shared *sh);
1770 void mlx5_os_dev_shared_handler_uninstall(struct mlx5_dev_ctx_shared *sh);
1771 void mlx5_os_set_reg_mr_cb(mlx5_reg_mr_t *reg_mr_cb,
1772                            mlx5_dereg_mr_t *dereg_mr_cb);
1773 void mlx5_os_mac_addr_remove(struct rte_eth_dev *dev, uint32_t index);
1774 int mlx5_os_mac_addr_add(struct rte_eth_dev *dev, struct rte_ether_addr *mac,
1775                          uint32_t index);
1776 int mlx5_os_vf_mac_addr_modify(struct mlx5_priv *priv, unsigned int iface_idx,
1777                                struct rte_ether_addr *mac_addr,
1778                                int vf_index);
1779 int mlx5_os_set_promisc(struct rte_eth_dev *dev, int enable);
1780 int mlx5_os_set_allmulti(struct rte_eth_dev *dev, int enable);
1781 int mlx5_os_set_nonblock_channel_fd(int fd);
1782 void mlx5_os_mac_addr_flush(struct rte_eth_dev *dev);
1783
1784 /* mlx5_txpp.c */
1785
1786 int mlx5_txpp_start(struct rte_eth_dev *dev);
1787 void mlx5_txpp_stop(struct rte_eth_dev *dev);
1788 int mlx5_txpp_read_clock(struct rte_eth_dev *dev, uint64_t *timestamp);
1789 int mlx5_txpp_xstats_get(struct rte_eth_dev *dev,
1790                          struct rte_eth_xstat *stats,
1791                          unsigned int n, unsigned int n_used);
1792 int mlx5_txpp_xstats_reset(struct rte_eth_dev *dev);
1793 int mlx5_txpp_xstats_get_names(struct rte_eth_dev *dev,
1794                                struct rte_eth_xstat_name *xstats_names,
1795                                unsigned int n, unsigned int n_used);
1796 void mlx5_txpp_interrupt_handler(void *cb_arg);
1797
1798 /* mlx5_rxtx.c */
1799
1800 eth_tx_burst_t mlx5_select_tx_function(struct rte_eth_dev *dev);
1801
1802 /* mlx5_flow_aso.c */
1803
1804 int mlx5_aso_queue_init(struct mlx5_dev_ctx_shared *sh,
1805                 enum mlx5_access_aso_opc_mod aso_opc_mod);
1806 int mlx5_aso_flow_hit_queue_poll_start(struct mlx5_dev_ctx_shared *sh);
1807 int mlx5_aso_flow_hit_queue_poll_stop(struct mlx5_dev_ctx_shared *sh);
1808 void mlx5_aso_queue_uninit(struct mlx5_dev_ctx_shared *sh,
1809                 enum mlx5_access_aso_opc_mod aso_opc_mod);
1810 int mlx5_aso_meter_update_by_wqe(struct mlx5_dev_ctx_shared *sh,
1811                 struct mlx5_aso_mtr *mtr);
1812 int mlx5_aso_mtr_wait(struct mlx5_dev_ctx_shared *sh,
1813                 struct mlx5_aso_mtr *mtr);
1814 int mlx5_aso_ct_update_by_wqe(struct mlx5_dev_ctx_shared *sh,
1815                               struct mlx5_aso_ct_action *ct,
1816                               const struct rte_flow_action_conntrack *profile);
1817 int mlx5_aso_ct_wait_ready(struct mlx5_dev_ctx_shared *sh,
1818                            struct mlx5_aso_ct_action *ct);
1819 int mlx5_aso_ct_query_by_wqe(struct mlx5_dev_ctx_shared *sh,
1820                              struct mlx5_aso_ct_action *ct,
1821                              struct rte_flow_action_conntrack *profile);
1822 int mlx5_aso_ct_available(struct mlx5_dev_ctx_shared *sh,
1823                           struct mlx5_aso_ct_action *ct);
1824 uint32_t
1825 mlx5_get_supported_sw_parsing_offloads(const struct mlx5_hca_attr *attr);
1826 uint32_t
1827 mlx5_get_supported_tunneling_offloads(const struct mlx5_hca_attr *attr);
1828
1829 #endif /* RTE_PMD_MLX5_H_ */