drivers/net/mlx5/mlx5.h

   1 /* SPDX-License-Identifier: BSD-3-Clause
   2  * Copyright 2015 6WIND S.A.
   3  * Copyright 2015 Mellanox Technologies, Ltd
   4  */
   5
   6 #ifndef RTE_PMD_MLX5_H_
   7 #define RTE_PMD_MLX5_H_
   8
   9 #include <stddef.h>
  10 #include <stdbool.h>
  11 #include <stdint.h>
  12 #include <limits.h>
  13 #include <net/if.h>
  14 #include <netinet/in.h>
  15 #include <sys/queue.h>
  16
  17 /* Verbs header. */
  18 /* ISO C doesn't support unnamed structs/unions, disabling -pedantic. */
  19 #ifdef PEDANTIC
  20 #pragma GCC diagnostic ignored "-Wpedantic"
  21 #endif
  22 #include <infiniband/verbs.h>
  23 #ifdef PEDANTIC
  24 #pragma GCC diagnostic error "-Wpedantic"
  25 #endif
  26
  27 #include <rte_pci.h>
  28 #include <rte_ether.h>
  29 #include <rte_ethdev_driver.h>
  30 #include <rte_rwlock.h>
  31 #include <rte_interrupts.h>
  32 #include <rte_errno.h>
  33 #include <rte_flow.h>
  34
  35 #include <mlx5_glue.h>
  36 #include <mlx5_devx_cmds.h>
  37 #include <mlx5_prm.h>
  38 #include <mlx5_nl.h>
  39 #include <mlx5_common_mp.h>
  40 #include <mlx5_common_mr.h>
  41
  42 #include "mlx5_defs.h"
  43 #include "mlx5_utils.h"
  44 #include "mlx5_autoconf.h"
  45
  46
  47 enum mlx5_ipool_index {
  48         MLX5_IPOOL_DECAP_ENCAP = 0, /* Pool for encap/decap resource. */
  49         MLX5_IPOOL_MAX,
  50 };
  51
  52 /** Key string for IPC. */
  53 #define MLX5_MP_NAME "net_mlx5_mp"
  54
  55
  56 LIST_HEAD(mlx5_dev_list, mlx5_ibv_shared);
  57
  58 /* Shared data between primary and secondary processes. */
  59 struct mlx5_shared_data {
  60         rte_spinlock_t lock;
  61         /* Global spinlock for primary and secondary processes. */
  62         int init_done; /* Whether primary has done initialization. */
  63         unsigned int secondary_cnt; /* Number of secondary processes init'd. */
  64         struct mlx5_dev_list mem_event_cb_list;
  65         rte_rwlock_t mem_event_rwlock;
  66 };
  67
  68 /* Per-process data structure, not visible to other processes. */
  69 struct mlx5_local_data {
  70         int init_done; /* Whether a secondary has done initialization. */
  71 };
  72
  73 extern struct mlx5_shared_data *mlx5_shared_data;
  74
  75 struct mlx5_counter_ctrl {
  76         /* Name of the counter. */
  77         char dpdk_name[RTE_ETH_XSTATS_NAME_SIZE];
  78         /* Name of the counter on the device table. */
  79         char ctr_name[RTE_ETH_XSTATS_NAME_SIZE];
  80         uint32_t ib:1; /**< Nonzero for IB counters. */
  81 };
  82
  83 struct mlx5_xstats_ctrl {
  84         /* Number of device stats. */
  85         uint16_t stats_n;
  86         /* Number of device stats identified by PMD. */
  87         uint16_t  mlx5_stats_n;
  88         /* Index in the device counters table. */
  89         uint16_t dev_table_idx[MLX5_MAX_XSTATS];
  90         uint64_t base[MLX5_MAX_XSTATS];
  91         uint64_t xstats[MLX5_MAX_XSTATS];
  92         uint64_t hw_stats[MLX5_MAX_XSTATS];
  93         struct mlx5_counter_ctrl info[MLX5_MAX_XSTATS];
  94 };
  95
  96 struct mlx5_stats_ctrl {
  97         /* Base for imissed counter. */
  98         uint64_t imissed_base;
  99         uint64_t imissed;
 100 };
 101
 102 /* Flow list . */
 103 TAILQ_HEAD(mlx5_flows, rte_flow);
 104
 105 /* Default PMD specific parameter value. */
 106 #define MLX5_ARG_UNSET (-1)
 107
 108 #define MLX5_LRO_SUPPORTED(dev) \
 109         (((struct mlx5_priv *)((dev)->data->dev_private))->config.lro.supported)
 110
 111 /* Maximal size of coalesced segment for LRO is set in chunks of 256 Bytes. */
 112 #define MLX5_LRO_SEG_CHUNK_SIZE 256u
 113
 114 /* Maximal size of aggregated LRO packet. */
 115 #define MLX5_MAX_LRO_SIZE (UINT8_MAX * MLX5_LRO_SEG_CHUNK_SIZE)
 116
 117 /* LRO configurations structure. */
 118 struct mlx5_lro_config {
 119         uint32_t supported:1; /* Whether LRO is supported. */
 120         uint32_t timeout; /* User configuration. */
 121 };
 122
 123 /*
 124  * Device configuration structure.
 125  *
 126  * Merged configuration from:
 127  *
 128  *  - Device capabilities,
 129  *  - User device parameters disabled features.
 130  */
 131 struct mlx5_dev_config {
 132         unsigned int hw_csum:1; /* Checksum offload is supported. */
 133         unsigned int hw_vlan_strip:1; /* VLAN stripping is supported. */
 134         unsigned int hw_vlan_insert:1; /* VLAN insertion in WQE is supported. */
 135         unsigned int hw_fcs_strip:1; /* FCS stripping is supported. */
 136         unsigned int hw_padding:1; /* End alignment padding is supported. */
 137         unsigned int vf:1; /* This is a VF. */
 138         unsigned int tunnel_en:1;
 139         /* Whether tunnel stateless offloads are supported. */
 140         unsigned int mpls_en:1; /* MPLS over GRE/UDP is enabled. */
 141         unsigned int cqe_comp:1; /* CQE compression is enabled. */
 142         unsigned int cqe_pad:1; /* CQE padding is enabled. */
 143         unsigned int tso:1; /* Whether TSO is supported. */
 144         unsigned int rx_vec_en:1; /* Rx vector is enabled. */
 145         unsigned int mr_ext_memseg_en:1;
 146         /* Whether memseg should be extended for MR creation. */
 147         unsigned int l3_vxlan_en:1; /* Enable L3 VXLAN flow creation. */
 148         unsigned int vf_nl_en:1; /* Enable Netlink requests in VF mode. */
 149         unsigned int dv_esw_en:1; /* Enable E-Switch DV flow. */
 150         unsigned int dv_flow_en:1; /* Enable DV flow. */
 151         unsigned int dv_xmeta_en:2; /* Enable extensive flow metadata. */
 152         unsigned int swp:1; /* Tx generic tunnel checksum and TSO offload. */
 153         unsigned int devx:1; /* Whether devx interface is available or not. */
 154         unsigned int dest_tir:1; /* Whether advanced DR API is available. */
 155         struct {
 156                 unsigned int enabled:1; /* Whether MPRQ is enabled. */
 157                 unsigned int stride_num_n; /* Number of strides. */
 158                 unsigned int stride_size_n; /* Size of a stride. */
 159                 unsigned int min_stride_size_n; /* Min size of a stride. */
 160                 unsigned int max_stride_size_n; /* Max size of a stride. */
 161                 unsigned int max_memcpy_len;
 162                 /* Maximum packet size to memcpy Rx packets. */
 163                 unsigned int min_rxqs_num;
 164                 /* Rx queue count threshold to enable MPRQ. */
 165         } mprq; /* Configurations for Multi-Packet RQ. */
 166         int mps; /* Multi-packet send supported mode. */
 167         int dbnc; /* Skip doorbell register write barrier. */
 168         unsigned int flow_prio; /* Number of flow priorities. */
 169         enum modify_reg flow_mreg_c[MLX5_MREG_C_NUM];
 170         /* Availibility of mreg_c's. */
 171         unsigned int tso_max_payload_sz; /* Maximum TCP payload for TSO. */
 172         unsigned int ind_table_max_size; /* Maximum indirection table size. */
 173         unsigned int max_dump_files_num; /* Maximum dump files per queue. */
 174         unsigned int log_hp_size; /* Single hairpin queue data size in total. */
 175         int txqs_inline; /* Queue number threshold for inlining. */
 176         int txq_inline_min; /* Minimal amount of data bytes to inline. */
 177         int txq_inline_max; /* Max packet size for inlining with SEND. */
 178         int txq_inline_mpw; /* Max packet size for inlining with eMPW. */
 179         struct mlx5_hca_attr hca_attr; /* HCA attributes. */
 180         struct mlx5_lro_config lro; /* LRO configuration. */
 181 };
 182
 183
 184 /**
 185  * Type of object being allocated.
 186  */
 187 enum mlx5_verbs_alloc_type {
 188         MLX5_VERBS_ALLOC_TYPE_NONE,
 189         MLX5_VERBS_ALLOC_TYPE_TX_QUEUE,
 190         MLX5_VERBS_ALLOC_TYPE_RX_QUEUE,
 191 };
 192
 193 /* Structure for VF VLAN workaround. */
 194 struct mlx5_vf_vlan {
 195         uint32_t tag:12;
 196         uint32_t created:1;
 197 };
 198
 199 /**
 200  * Verbs allocator needs a context to know in the callback which kind of
 201  * resources it is allocating.
 202  */
 203 struct mlx5_verbs_alloc_ctx {
 204         enum mlx5_verbs_alloc_type type; /* Kind of object being allocated. */
 205         const void *obj; /* Pointer to the DPDK object. */
 206 };
 207
 208 /* Flow drop context necessary due to Verbs API. */
 209 struct mlx5_drop {
 210         struct mlx5_hrxq *hrxq; /* Hash Rx queue queue. */
 211         struct mlx5_rxq_obj *rxq; /* Rx queue object. */
 212 };
 213
 214 #define MLX5_COUNTERS_PER_POOL 512
 215 #define MLX5_MAX_PENDING_QUERIES 4
 216 #define MLX5_CNT_CONTAINER_RESIZE 64
 217 /*
 218  * The pool index and offset of counter in the pool array makes up the
 219  * counter index. In case the counter is from pool 0 and offset 0, it
 220  * should plus 1 to avoid index 0, since 0 means invalid counter index
 221  * currently.
 222  */
 223 #define MLX5_MAKE_CNT_IDX(pi, offset) \
 224         ((pi) * MLX5_COUNTERS_PER_POOL + (offset) + 1)
 225 #define MLX5_CNT_TO_CNT_EXT(pool, cnt) (&((struct mlx5_flow_counter_ext *) \
 226                             ((pool) + 1))[((cnt) - (pool)->counters_raw)])
 227 #define MLX5_GET_POOL_CNT_EXT(pool, offset) \
 228                               (&((struct mlx5_flow_counter_ext *) \
 229                               ((pool) + 1))[offset])
 230
 231 struct mlx5_flow_counter_pool;
 232
 233 struct flow_counter_stats {
 234         uint64_t hits;
 235         uint64_t bytes;
 236 };
 237
 238 /* Generic counters information. */
 239 struct mlx5_flow_counter {
 240         TAILQ_ENTRY(mlx5_flow_counter) next;
 241         /**< Pointer to the next flow counter structure. */
 242         union {
 243                 uint64_t hits; /**< Reset value of hits packets. */
 244                 int64_t query_gen; /**< Generation of the last release. */
 245         };
 246         uint64_t bytes; /**< Reset value of bytes. */
 247         void *action; /**< Pointer to the dv action. */
 248 };
 249
 250 /* Extend counters information for none batch counters. */
 251 struct mlx5_flow_counter_ext {
 252         uint32_t shared:1; /**< Share counter ID with other flow rules. */
 253         uint32_t batch: 1;
 254         /**< Whether the counter was allocated by batch command. */
 255         uint32_t ref_cnt:30; /**< Reference counter. */
 256         uint32_t id; /**< User counter ID. */
 257         union {  /**< Holds the counters for the rule. */
 258 #if defined(HAVE_IBV_DEVICE_COUNTERS_SET_V42)
 259                 struct ibv_counter_set *cs;
 260 #elif defined(HAVE_IBV_DEVICE_COUNTERS_SET_V45)
 261                 struct ibv_counters *cs;
 262 #endif
 263                 struct mlx5_devx_obj *dcs; /**< Counter Devx object. */
 264         };
 265 };
 266
 267
 268 TAILQ_HEAD(mlx5_counters, mlx5_flow_counter);
 269
 270 /* Generic counter pool structure - query is in pool resolution. */
 271 struct mlx5_flow_counter_pool {
 272         TAILQ_ENTRY(mlx5_flow_counter_pool) next;
 273         struct mlx5_counters counters; /* Free counter list. */
 274         union {
 275                 struct mlx5_devx_obj *min_dcs;
 276                 rte_atomic64_t a64_dcs;
 277         };
 278         /* The devx object of the minimum counter ID. */
 279         rte_atomic64_t start_query_gen; /* Query start round. */
 280         rte_atomic64_t end_query_gen; /* Query end round. */
 281         uint32_t index; /* Pool index in container. */
 282         rte_spinlock_t sl; /* The pool lock. */
 283         struct mlx5_counter_stats_raw *raw;
 284         struct mlx5_counter_stats_raw *raw_hw; /* The raw on HW working. */
 285         struct mlx5_flow_counter counters_raw[MLX5_COUNTERS_PER_POOL];
 286         /* The pool counters memory. */
 287 };
 288
 289 struct mlx5_counter_stats_raw;
 290
 291 /* Memory management structure for group of counter statistics raws. */
 292 struct mlx5_counter_stats_mem_mng {
 293         LIST_ENTRY(mlx5_counter_stats_mem_mng) next;
 294         struct mlx5_counter_stats_raw *raws;
 295         struct mlx5_devx_obj *dm;
 296         struct mlx5dv_devx_umem *umem;
 297 };
 298
 299 /* Raw memory structure for the counter statistics values of a pool. */
 300 struct mlx5_counter_stats_raw {
 301         LIST_ENTRY(mlx5_counter_stats_raw) next;
 302         int min_dcs_id;
 303         struct mlx5_counter_stats_mem_mng *mem_mng;
 304         volatile struct flow_counter_stats *data;
 305 };
 306
 307 TAILQ_HEAD(mlx5_counter_pools, mlx5_flow_counter_pool);
 308
 309 /* Container structure for counter pools. */
 310 struct mlx5_pools_container {
 311         rte_atomic16_t n_valid; /* Number of valid pools. */
 312         uint16_t n; /* Number of pools. */
 313         struct mlx5_counter_pools pool_list; /* Counter pool list. */
 314         struct mlx5_flow_counter_pool **pools; /* Counter pool array. */
 315         struct mlx5_counter_stats_mem_mng *init_mem_mng;
 316         /* Hold the memory management for the next allocated pools raws. */
 317 };
 318
 319 /* Counter global management structure. */
 320 struct mlx5_flow_counter_mng {
 321         uint8_t mhi[2]; /* master \ host container index. */
 322         struct mlx5_pools_container ccont[2 * 2];
 323         /* 2 containers for single and for batch for double-buffer. */
 324         struct mlx5_counters flow_counters; /* Legacy flow counter list. */
 325         uint8_t pending_queries;
 326         uint8_t batch;
 327         uint16_t pool_index;
 328         uint8_t query_thread_on;
 329         LIST_HEAD(mem_mngs, mlx5_counter_stats_mem_mng) mem_mngs;
 330         LIST_HEAD(stat_raws, mlx5_counter_stats_raw) free_stat_raws;
 331 };
 332
 333 /* Per port data of shared IB device. */
 334 struct mlx5_ibv_shared_port {
 335         uint32_t ih_port_id;
 336         uint32_t devx_ih_port_id;
 337         /*
 338          * Interrupt handler port_id. Used by shared interrupt
 339          * handler to find the corresponding rte_eth device
 340          * by IB port index. If value is equal or greater
 341          * RTE_MAX_ETHPORTS it means there is no subhandler
 342          * installed for specified IB port index.
 343          */
 344 };
 345
 346 /* Table key of the hash organization. */
 347 union mlx5_flow_tbl_key {
 348         struct {
 349                 /* Table ID should be at the lowest address. */
 350                 uint32_t table_id;      /**< ID of the table. */
 351                 uint16_t reserved;      /**< must be zero for comparison. */
 352                 uint8_t domain;         /**< 1 - FDB, 0 - NIC TX/RX. */
 353                 uint8_t direction;      /**< 1 - egress, 0 - ingress. */
 354         };
 355         uint64_t v64;                   /**< full 64bits value of key */
 356 };
 357
 358 /* Table structure. */
 359 struct mlx5_flow_tbl_resource {
 360         void *obj; /**< Pointer to DR table object. */
 361         rte_atomic32_t refcnt; /**< Reference counter. */
 362 };
 363
 364 #define MLX5_MAX_TABLES UINT16_MAX
 365 #define MLX5_FLOW_TABLE_LEVEL_METER (UINT16_MAX - 3)
 366 #define MLX5_FLOW_TABLE_LEVEL_SUFFIX (UINT16_MAX - 2)
 367 #define MLX5_HAIRPIN_TX_TABLE (UINT16_MAX - 1)
 368 /* Reserve the last two tables for metadata register copy. */
 369 #define MLX5_FLOW_MREG_ACT_TABLE_GROUP (MLX5_MAX_TABLES - 1)
 370 #define MLX5_FLOW_MREG_CP_TABLE_GROUP (MLX5_MAX_TABLES - 2)
 371 /* Tables for metering splits should be added here. */
 372 #define MLX5_MAX_TABLES_EXTERNAL (MLX5_MAX_TABLES - 3)
 373 #define MLX5_MAX_TABLES_FDB UINT16_MAX
 374
 375 #define MLX5_DBR_PAGE_SIZE 4096 /* Must be >= 512. */
 376 #define MLX5_DBR_SIZE 8
 377 #define MLX5_DBR_PER_PAGE (MLX5_DBR_PAGE_SIZE / MLX5_DBR_SIZE)
 378 #define MLX5_DBR_BITMAP_SIZE (MLX5_DBR_PER_PAGE / 64)
 379
 380 struct mlx5_devx_dbr_page {
 381         /* Door-bell records, must be first member in structure. */
 382         uint8_t dbrs[MLX5_DBR_PAGE_SIZE];
 383         LIST_ENTRY(mlx5_devx_dbr_page) next; /* Pointer to the next element. */
 384         struct mlx5dv_devx_umem *umem;
 385         uint32_t dbr_count; /* Number of door-bell records in use. */
 386         /* 1 bit marks matching door-bell is in use. */
 387         uint64_t dbr_bitmap[MLX5_DBR_BITMAP_SIZE];
 388 };
 389
 390 /* ID generation structure. */
 391 struct mlx5_flow_id_pool {
 392         uint32_t *free_arr; /**< Pointer to the a array of free values. */
 393         uint32_t base_index;
 394         /**< The next index that can be used without any free elements. */
 395         uint32_t *curr; /**< Pointer to the index to pop. */
 396         uint32_t *last; /**< Pointer to the last element in the empty arrray. */
 397         uint32_t max_id; /**< Maximum id can be allocated from the pool. */
 398 };
 399
 400 /*
 401  * Shared Infiniband device context for Master/Representors
 402  * which belong to same IB device with multiple IB ports.
 403  **/
 404 struct mlx5_ibv_shared {
 405         LIST_ENTRY(mlx5_ibv_shared) next;
 406         uint32_t refcnt;
 407         uint32_t devx:1; /* Opened with DV. */
 408         uint32_t max_port; /* Maximal IB device port index. */
 409         struct ibv_context *ctx; /* Verbs/DV context. */
 410         struct ibv_pd *pd; /* Protection Domain. */
 411         uint32_t pdn; /* Protection Domain number. */
 412         uint32_t tdn; /* Transport Domain number. */
 413         char ibdev_name[IBV_SYSFS_NAME_MAX]; /* IB device name. */
 414         char ibdev_path[IBV_SYSFS_PATH_MAX]; /* IB device path for secondary */
 415         struct ibv_device_attr_ex device_attr; /* Device properties. */
 416         LIST_ENTRY(mlx5_ibv_shared) mem_event_cb;
 417         /**< Called by memory event callback. */
 418         struct mlx5_mr_share_cache share_cache;
 419         /* Shared DV/DR flow data section. */
 420         pthread_mutex_t dv_mutex; /* DV context mutex. */
 421         uint32_t dv_meta_mask; /* flow META metadata supported mask. */
 422         uint32_t dv_mark_mask; /* flow MARK metadata supported mask. */
 423         uint32_t dv_regc0_mask; /* available bits of metatada reg_c[0]. */
 424         uint32_t dv_refcnt; /* DV/DR data reference counter. */
 425         void *fdb_domain; /* FDB Direct Rules name space handle. */
 426         void *rx_domain; /* RX Direct Rules name space handle. */
 427         void *tx_domain; /* TX Direct Rules name space handle. */
 428         struct mlx5_hlist *flow_tbls;
 429         /* Direct Rules tables for FDB, NIC TX+RX */
 430         void *esw_drop_action; /* Pointer to DR E-Switch drop action. */
 431         void *pop_vlan_action; /* Pointer to DR pop VLAN action. */
 432         uint32_t encaps_decaps; /* Encap/decap action indexed memory list. */
 433         LIST_HEAD(modify_cmd, mlx5_flow_dv_modify_hdr_resource) modify_cmds;
 434         struct mlx5_hlist *tag_table;
 435         LIST_HEAD(port_id_action_list, mlx5_flow_dv_port_id_action_resource)
 436                 port_id_action_list; /* List of port ID actions. */
 437         LIST_HEAD(push_vlan_action_list, mlx5_flow_dv_push_vlan_action_resource)
 438                 push_vlan_action_list; /* List of push VLAN actions. */
 439         struct mlx5_flow_counter_mng cmng; /* Counters management structure. */
 440         struct mlx5_indexed_pool *ipool[MLX5_IPOOL_MAX];
 441         /* Memory Pool for mlx5 flow resources. */
 442         /* Shared interrupt handler section. */
 443         pthread_mutex_t intr_mutex; /* Interrupt config mutex. */
 444         uint32_t intr_cnt; /* Interrupt handler reference counter. */
 445         struct rte_intr_handle intr_handle; /* Interrupt handler for device. */
 446         uint32_t devx_intr_cnt; /* Devx interrupt handler reference counter. */
 447         struct rte_intr_handle intr_handle_devx; /* DEVX interrupt handler. */
 448         struct mlx5dv_devx_cmd_comp *devx_comp; /* DEVX async comp obj. */
 449         struct mlx5_devx_obj *tis; /* TIS object. */
 450         struct mlx5_devx_obj *td; /* Transport domain. */
 451         struct mlx5_flow_id_pool *flow_id_pool; /* Flow ID pool. */
 452         struct mlx5_ibv_shared_port port[]; /* per device port data array. */
 453 };
 454
 455 /* Per-process private structure. */
 456 struct mlx5_proc_priv {
 457         size_t uar_table_sz;
 458         /* Size of UAR register table. */
 459         void *uar_table[];
 460         /* Table of UAR registers for each process. */
 461 };
 462
 463 /* MTR profile list. */
 464 TAILQ_HEAD(mlx5_mtr_profiles, mlx5_flow_meter_profile);
 465 /* MTR list. */
 466 TAILQ_HEAD(mlx5_flow_meters, mlx5_flow_meter);
 467
 468 #define MLX5_PROC_PRIV(port_id) \
 469         ((struct mlx5_proc_priv *)rte_eth_devices[port_id].process_private)
 470
 471 struct mlx5_priv {
 472         struct rte_eth_dev_data *dev_data;  /* Pointer to device data. */
 473         struct mlx5_ibv_shared *sh; /* Shared IB device context. */
 474         uint32_t ibv_port; /* IB device port number. */
 475         struct rte_pci_device *pci_dev; /* Backend PCI device. */
 476         struct rte_ether_addr mac[MLX5_MAX_MAC_ADDRESSES]; /* MAC addresses. */
 477         BITFIELD_DECLARE(mac_own, uint64_t, MLX5_MAX_MAC_ADDRESSES);
 478         /* Bit-field of MAC addresses owned by the PMD. */
 479         uint16_t vlan_filter[MLX5_MAX_VLAN_IDS]; /* VLAN filters table. */
 480         unsigned int vlan_filter_n; /* Number of configured VLAN filters. */
 481         /* Device properties. */
 482         uint16_t mtu; /* Configured MTU. */
 483         unsigned int isolated:1; /* Whether isolated mode is enabled. */
 484         unsigned int representor:1; /* Device is a port representor. */
 485         unsigned int master:1; /* Device is a E-Switch master. */
 486         unsigned int dr_shared:1; /* DV/DR data is shared. */
 487         unsigned int counter_fallback:1; /* Use counter fallback management. */
 488         unsigned int mtr_en:1; /* Whether support meter. */
 489         unsigned int mtr_reg_share:1; /* Whether support meter REG_C share. */
 490         uint16_t domain_id; /* Switch domain identifier. */
 491         uint16_t vport_id; /* Associated VF vport index (if any). */
 492         uint32_t vport_meta_tag; /* Used for vport index match ove VF LAG. */
 493         uint32_t vport_meta_mask; /* Used for vport index field match mask. */
 494         int32_t representor_id; /* Port representor identifier. */
 495         int32_t pf_bond; /* >=0 means PF index in bonding configuration. */
 496         unsigned int if_index; /* Associated kernel network device index. */
 497         /* RX/TX queues. */
 498         unsigned int rxqs_n; /* RX queues array size. */
 499         unsigned int txqs_n; /* TX queues array size. */
 500         struct mlx5_rxq_data *(*rxqs)[]; /* RX queues. */
 501         struct mlx5_txq_data *(*txqs)[]; /* TX queues. */
 502         struct rte_mempool *mprq_mp; /* Mempool for Multi-Packet RQ. */
 503         struct rte_eth_rss_conf rss_conf; /* RSS configuration. */
 504         unsigned int (*reta_idx)[]; /* RETA index table. */
 505         unsigned int reta_idx_n; /* RETA index size. */
 506         struct mlx5_drop drop_queue; /* Flow drop queues. */
 507         struct mlx5_flows flows; /* RTE Flow rules. */
 508         struct mlx5_flows ctrl_flows; /* Control flow rules. */
 509         void *inter_flows; /* Intermediate resources for flow creation. */
 510         int flow_idx; /* Intermediate device flow index. */
 511         int flow_nested_idx; /* Intermediate device flow index, nested. */
 512         LIST_HEAD(rxq, mlx5_rxq_ctrl) rxqsctrl; /* DPDK Rx queues. */
 513         LIST_HEAD(rxqobj, mlx5_rxq_obj) rxqsobj; /* Verbs/DevX Rx queues. */
 514         LIST_HEAD(hrxq, mlx5_hrxq) hrxqs; /* Verbs Hash Rx queues. */
 515         LIST_HEAD(txq, mlx5_txq_ctrl) txqsctrl; /* DPDK Tx queues. */
 516         LIST_HEAD(txqobj, mlx5_txq_obj) txqsobj; /* Verbs/DevX Tx queues. */
 517         /* Indirection tables. */
 518         LIST_HEAD(ind_tables, mlx5_ind_table_obj) ind_tbls;
 519         /* Pointer to next element. */
 520         rte_atomic32_t refcnt; /**< Reference counter. */
 521         struct ibv_flow_action *verbs_action;
 522         /**< Verbs modify header action object. */
 523         uint8_t ft_type; /**< Flow table type, Rx or Tx. */
 524         uint8_t max_lro_msg_size;
 525         /* Tags resources cache. */
 526         uint32_t link_speed_capa; /* Link speed capabilities. */
 527         struct mlx5_xstats_ctrl xstats_ctrl; /* Extended stats control. */
 528         struct mlx5_stats_ctrl stats_ctrl; /* Stats control. */
 529         struct mlx5_dev_config config; /* Device configuration. */
 530         struct mlx5_verbs_alloc_ctx verbs_alloc_ctx;
 531         /* Context for Verbs allocator. */
 532         int nl_socket_rdma; /* Netlink socket (NETLINK_RDMA). */
 533         int nl_socket_route; /* Netlink socket (NETLINK_ROUTE). */
 534         LIST_HEAD(dbrpage, mlx5_devx_dbr_page) dbrpgs; /* Door-bell pages. */
 535         struct mlx5_nl_vlan_vmwa_context *vmwa_context; /* VLAN WA context. */
 536         struct mlx5_flow_id_pool *qrss_id_pool;
 537         struct mlx5_hlist *mreg_cp_tbl;
 538         /* Hash table of Rx metadata register copy table. */
 539         uint8_t mtr_sfx_reg; /* Meter prefix-suffix flow match REG_C. */
 540         uint8_t mtr_color_reg; /* Meter color match REG_C. */
 541         struct mlx5_mtr_profiles flow_meter_profiles; /* MTR profile list. */
 542         struct mlx5_flow_meters flow_meters; /* MTR list. */
 543 #ifndef RTE_ARCH_64
 544         rte_spinlock_t uar_lock_cq; /* CQs share a common distinct UAR */
 545         rte_spinlock_t uar_lock[MLX5_UAR_PAGE_NUM_MAX];
 546         /* UAR same-page access control required in 32bit implementations. */
 547 #endif
 548         uint8_t skip_default_rss_reta; /* Skip configuration of default reta. */
 549         uint8_t fdb_def_rule; /* Whether fdb jump to table 1 is configured. */
 550         struct mlx5_mp_id mp_id; /* ID of a multi-process process */
 551 };
 552
 553 #define PORT_ID(priv) ((priv)->dev_data->port_id)
 554 #define ETH_DEV(priv) (&rte_eth_devices[PORT_ID(priv)])
 555
 556 /* mlx5.c */
 557
 558 int mlx5_getenv_int(const char *);
 559 int mlx5_proc_priv_init(struct rte_eth_dev *dev);
 560 int64_t mlx5_get_dbr(struct rte_eth_dev *dev,
 561                      struct mlx5_devx_dbr_page **dbr_page);
 562 int32_t mlx5_release_dbr(struct rte_eth_dev *dev, uint32_t umem_id,
 563                          uint64_t offset);
 564 int mlx5_udp_tunnel_port_add(struct rte_eth_dev *dev,
 565                               struct rte_eth_udp_tunnel *udp_tunnel);
 566 uint16_t mlx5_eth_find_next(uint16_t port_id, struct rte_pci_device *pci_dev);
 567
 568 /* Macro to iterate over all valid ports for mlx5 driver. */
 569 #define MLX5_ETH_FOREACH_DEV(port_id, pci_dev) \
 570         for (port_id = mlx5_eth_find_next(0, pci_dev); \
 571              port_id < RTE_MAX_ETHPORTS; \
 572              port_id = mlx5_eth_find_next(port_id + 1, pci_dev))
 573
 574 /* mlx5_ethdev.c */
 575
 576 int mlx5_get_ifname(const struct rte_eth_dev *dev, char (*ifname)[IF_NAMESIZE]);
 577 int mlx5_get_master_ifname(const char *ibdev_path, char (*ifname)[IF_NAMESIZE]);
 578 unsigned int mlx5_ifindex(const struct rte_eth_dev *dev);
 579 int mlx5_ifreq(const struct rte_eth_dev *dev, int req, struct ifreq *ifr);
 580 int mlx5_get_mtu(struct rte_eth_dev *dev, uint16_t *mtu);
 581 int mlx5_set_flags(struct rte_eth_dev *dev, unsigned int keep,
 582                    unsigned int flags);
 583 int mlx5_dev_configure(struct rte_eth_dev *dev);
 584 int mlx5_dev_infos_get(struct rte_eth_dev *dev, struct rte_eth_dev_info *info);
 585 int mlx5_read_clock(struct rte_eth_dev *dev, uint64_t *clock);
 586 int mlx5_fw_version_get(struct rte_eth_dev *dev, char *fw_ver, size_t fw_size);
 587 const uint32_t *mlx5_dev_supported_ptypes_get(struct rte_eth_dev *dev);
 588 int mlx5_link_update(struct rte_eth_dev *dev, int wait_to_complete);
 589 int mlx5_force_link_status_change(struct rte_eth_dev *dev, int status);
 590 int mlx5_dev_set_mtu(struct rte_eth_dev *dev, uint16_t mtu);
 591 int mlx5_dev_get_flow_ctrl(struct rte_eth_dev *dev,
 592                            struct rte_eth_fc_conf *fc_conf);
 593 int mlx5_dev_set_flow_ctrl(struct rte_eth_dev *dev,
 594                            struct rte_eth_fc_conf *fc_conf);
 595 void mlx5_dev_link_status_handler(void *arg);
 596 void mlx5_dev_interrupt_handler(void *arg);
 597 void mlx5_dev_interrupt_handler_devx(void *arg);
 598 void mlx5_dev_interrupt_handler_uninstall(struct rte_eth_dev *dev);
 599 void mlx5_dev_interrupt_handler_install(struct rte_eth_dev *dev);
 600 void mlx5_dev_interrupt_handler_devx_uninstall(struct rte_eth_dev *dev);
 601 void mlx5_dev_interrupt_handler_devx_install(struct rte_eth_dev *dev);
 602 int mlx5_set_link_down(struct rte_eth_dev *dev);
 603 int mlx5_set_link_up(struct rte_eth_dev *dev);
 604 int mlx5_is_removed(struct rte_eth_dev *dev);
 605 eth_tx_burst_t mlx5_select_tx_function(struct rte_eth_dev *dev);
 606 eth_rx_burst_t mlx5_select_rx_function(struct rte_eth_dev *dev);
 607 struct mlx5_priv *mlx5_port_to_eswitch_info(uint16_t port, bool valid);
 608 struct mlx5_priv *mlx5_dev_to_eswitch_info(struct rte_eth_dev *dev);
 609 int mlx5_sysfs_switch_info(unsigned int ifindex,
 610                            struct mlx5_switch_info *info);
 611 void mlx5_sysfs_check_switch_info(bool device_dir,
 612                                   struct mlx5_switch_info *switch_info);
 613 void mlx5_translate_port_name(const char *port_name_in,
 614                               struct mlx5_switch_info *port_info_out);
 615 void mlx5_intr_callback_unregister(const struct rte_intr_handle *handle,
 616                                    rte_intr_callback_fn cb_fn, void *cb_arg);
 617 int mlx5_get_module_info(struct rte_eth_dev *dev,
 618                          struct rte_eth_dev_module_info *modinfo);
 619 int mlx5_get_module_eeprom(struct rte_eth_dev *dev,
 620                            struct rte_dev_eeprom_info *info);
 621 int mlx5_hairpin_cap_get(struct rte_eth_dev *dev,
 622                          struct rte_eth_hairpin_cap *cap);
 623 int mlx5_dev_configure_rss_reta(struct rte_eth_dev *dev);
 624
 625 /* mlx5_mac.c */
 626
 627 int mlx5_get_mac(struct rte_eth_dev *dev, uint8_t (*mac)[RTE_ETHER_ADDR_LEN]);
 628 void mlx5_mac_addr_remove(struct rte_eth_dev *dev, uint32_t index);
 629 int mlx5_mac_addr_add(struct rte_eth_dev *dev, struct rte_ether_addr *mac,
 630                       uint32_t index, uint32_t vmdq);
 631 struct mlx5_nl_vlan_vmwa_context *mlx5_vlan_vmwa_init
 632                                     (struct rte_eth_dev *dev, uint32_t ifindex);
 633 int mlx5_mac_addr_set(struct rte_eth_dev *dev, struct rte_ether_addr *mac_addr);
 634 int mlx5_set_mc_addr_list(struct rte_eth_dev *dev,
 635                         struct rte_ether_addr *mc_addr_set,
 636                         uint32_t nb_mc_addr);
 637
 638 /* mlx5_rss.c */
 639
 640 int mlx5_rss_hash_update(struct rte_eth_dev *dev,
 641                          struct rte_eth_rss_conf *rss_conf);
 642 int mlx5_rss_hash_conf_get(struct rte_eth_dev *dev,
 643                            struct rte_eth_rss_conf *rss_conf);
 644 int mlx5_rss_reta_index_resize(struct rte_eth_dev *dev, unsigned int reta_size);
 645 int mlx5_dev_rss_reta_query(struct rte_eth_dev *dev,
 646                             struct rte_eth_rss_reta_entry64 *reta_conf,
 647                             uint16_t reta_size);
 648 int mlx5_dev_rss_reta_update(struct rte_eth_dev *dev,
 649                              struct rte_eth_rss_reta_entry64 *reta_conf,
 650                              uint16_t reta_size);
 651
 652 /* mlx5_rxmode.c */
 653
 654 int mlx5_promiscuous_enable(struct rte_eth_dev *dev);
 655 int mlx5_promiscuous_disable(struct rte_eth_dev *dev);
 656 int mlx5_allmulticast_enable(struct rte_eth_dev *dev);
 657 int mlx5_allmulticast_disable(struct rte_eth_dev *dev);
 658
 659 /* mlx5_stats.c */
 660
 661 void mlx5_stats_init(struct rte_eth_dev *dev);
 662 int mlx5_stats_get(struct rte_eth_dev *dev, struct rte_eth_stats *stats);
 663 int mlx5_stats_reset(struct rte_eth_dev *dev);
 664 int mlx5_xstats_get(struct rte_eth_dev *dev, struct rte_eth_xstat *stats,
 665                     unsigned int n);
 666 int mlx5_xstats_reset(struct rte_eth_dev *dev);
 667 int mlx5_xstats_get_names(struct rte_eth_dev *dev __rte_unused,
 668                           struct rte_eth_xstat_name *xstats_names,
 669                           unsigned int n);
 670
 671 /* mlx5_vlan.c */
 672
 673 int mlx5_vlan_filter_set(struct rte_eth_dev *dev, uint16_t vlan_id, int on);
 674 void mlx5_vlan_strip_queue_set(struct rte_eth_dev *dev, uint16_t queue, int on);
 675 int mlx5_vlan_offload_set(struct rte_eth_dev *dev, int mask);
 676 void mlx5_vlan_vmwa_exit(struct mlx5_nl_vlan_vmwa_context *ctx);
 677 void mlx5_vlan_vmwa_release(struct rte_eth_dev *dev,
 678                             struct mlx5_vf_vlan *vf_vlan);
 679 void mlx5_vlan_vmwa_acquire(struct rte_eth_dev *dev,
 680                             struct mlx5_vf_vlan *vf_vlan);
 681
 682 /* mlx5_trigger.c */
 683
 684 int mlx5_dev_start(struct rte_eth_dev *dev);
 685 void mlx5_dev_stop(struct rte_eth_dev *dev);
 686 int mlx5_traffic_enable(struct rte_eth_dev *dev);
 687 void mlx5_traffic_disable(struct rte_eth_dev *dev);
 688 int mlx5_traffic_restart(struct rte_eth_dev *dev);
 689
 690 /* mlx5_flow.c */
 691
 692 int mlx5_flow_discover_mreg_c(struct rte_eth_dev *eth_dev);
 693 bool mlx5_flow_ext_mreg_supported(struct rte_eth_dev *dev);
 694 int mlx5_flow_discover_priorities(struct rte_eth_dev *dev);
 695 void mlx5_flow_print(struct rte_flow *flow);
 696 int mlx5_flow_validate(struct rte_eth_dev *dev,
 697                        const struct rte_flow_attr *attr,
 698                        const struct rte_flow_item items[],
 699                        const struct rte_flow_action actions[],
 700                        struct rte_flow_error *error);
 701 struct rte_flow *mlx5_flow_create(struct rte_eth_dev *dev,
 702                                   const struct rte_flow_attr *attr,
 703                                   const struct rte_flow_item items[],
 704                                   const struct rte_flow_action actions[],
 705                                   struct rte_flow_error *error);
 706 int mlx5_flow_destroy(struct rte_eth_dev *dev, struct rte_flow *flow,
 707                       struct rte_flow_error *error);
 708 void mlx5_flow_list_flush(struct rte_eth_dev *dev, struct mlx5_flows *list,
 709                           bool active);
 710 int mlx5_flow_flush(struct rte_eth_dev *dev, struct rte_flow_error *error);
 711 int mlx5_flow_query(struct rte_eth_dev *dev, struct rte_flow *flow,
 712                     const struct rte_flow_action *action, void *data,
 713                     struct rte_flow_error *error);
 714 int mlx5_flow_isolate(struct rte_eth_dev *dev, int enable,
 715                       struct rte_flow_error *error);
 716 int mlx5_dev_filter_ctrl(struct rte_eth_dev *dev,
 717                          enum rte_filter_type filter_type,
 718                          enum rte_filter_op filter_op,
 719                          void *arg);
 720 int mlx5_flow_start(struct rte_eth_dev *dev, struct mlx5_flows *list);
 721 void mlx5_flow_stop(struct rte_eth_dev *dev, struct mlx5_flows *list);
 722 int mlx5_flow_start_default(struct rte_eth_dev *dev);
 723 void mlx5_flow_stop_default(struct rte_eth_dev *dev);
 724 void mlx5_flow_alloc_intermediate(struct rte_eth_dev *dev);
 725 void mlx5_flow_free_intermediate(struct rte_eth_dev *dev);
 726 int mlx5_flow_verify(struct rte_eth_dev *dev);
 727 int mlx5_ctrl_flow_source_queue(struct rte_eth_dev *dev, uint32_t queue);
 728 int mlx5_ctrl_flow_vlan(struct rte_eth_dev *dev,
 729                         struct rte_flow_item_eth *eth_spec,
 730                         struct rte_flow_item_eth *eth_mask,
 731                         struct rte_flow_item_vlan *vlan_spec,
 732                         struct rte_flow_item_vlan *vlan_mask);
 733 int mlx5_ctrl_flow(struct rte_eth_dev *dev,
 734                    struct rte_flow_item_eth *eth_spec,
 735                    struct rte_flow_item_eth *eth_mask);
 736 struct rte_flow *mlx5_flow_create_esw_table_zero_flow(struct rte_eth_dev *dev);
 737 int mlx5_flow_create_drop_queue(struct rte_eth_dev *dev);
 738 void mlx5_flow_delete_drop_queue(struct rte_eth_dev *dev);
 739 void mlx5_flow_async_pool_query_handle(struct mlx5_ibv_shared *sh,
 740                                        uint64_t async_id, int status);
 741 void mlx5_set_query_alarm(struct mlx5_ibv_shared *sh);
 742 void mlx5_flow_query_alarm(void *arg);
 743 uint32_t mlx5_counter_alloc(struct rte_eth_dev *dev);
 744 void mlx5_counter_free(struct rte_eth_dev *dev, uint32_t cnt);
 745 int mlx5_counter_query(struct rte_eth_dev *dev, uint32_t cnt,
 746                        bool clear, uint64_t *pkts, uint64_t *bytes);
 747 int mlx5_flow_dev_dump(struct rte_eth_dev *dev, FILE *file,
 748                        struct rte_flow_error *error);
 749
 750 /* mlx5_mp.c */
 751 int mlx5_mp_primary_handle(const struct rte_mp_msg *mp_msg, const void *peer);
 752 int mlx5_mp_secondary_handle(const struct rte_mp_msg *mp_msg, const void *peer);
 753 void mlx5_mp_req_start_rxtx(struct rte_eth_dev *dev);
 754 void mlx5_mp_req_stop_rxtx(struct rte_eth_dev *dev);
 755
 756 /* mlx5_socket.c */
 757
 758 int mlx5_pmd_socket_init(void);
 759
 760 /* mlx5_flow_meter.c */
 761
 762 int mlx5_flow_meter_ops_get(struct rte_eth_dev *dev, void *arg);
 763 struct mlx5_flow_meter *mlx5_flow_meter_find(struct mlx5_priv *priv,
 764                                              uint32_t meter_id);
 765 struct mlx5_flow_meter *mlx5_flow_meter_attach
 766                                         (struct mlx5_priv *priv,
 767                                          uint32_t meter_id,
 768                                          const struct rte_flow_attr *attr,
 769                                          struct rte_flow_error *error);
 770 void mlx5_flow_meter_detach(struct mlx5_flow_meter *fm);
 771
 772 #endif /* RTE_PMD_MLX5_H_ */