drivers/net/mlx5/mlx5.h

   1 /* SPDX-License-Identifier: BSD-3-Clause
   2  * Copyright 2015 6WIND S.A.
   3  * Copyright 2015 Mellanox Technologies, Ltd
   4  */
   5
   6 #ifndef RTE_PMD_MLX5_H_
   7 #define RTE_PMD_MLX5_H_
   8
   9 #include <stddef.h>
  10 #include <stdbool.h>
  11 #include <stdint.h>
  12 #include <limits.h>
  13 #include <sys/queue.h>
  14
  15 #include <rte_pci.h>
  16 #include <rte_ether.h>
  17 #include <ethdev_driver.h>
  18 #include <rte_rwlock.h>
  19 #include <rte_interrupts.h>
  20 #include <rte_errno.h>
  21 #include <rte_flow.h>
  22 #include <rte_mtr.h>
  23
  24 #include <mlx5_glue.h>
  25 #include <mlx5_devx_cmds.h>
  26 #include <mlx5_prm.h>
  27 #include <mlx5_common_mp.h>
  28 #include <mlx5_common_mr.h>
  29 #include <mlx5_common_devx.h>
  30
  31 #include "mlx5_defs.h"
  32 #include "mlx5_utils.h"
  33 #include "mlx5_os.h"
  34 #include "mlx5_autoconf.h"
  35
  36
  37 #define MLX5_SH(dev) (((struct mlx5_priv *)(dev)->data->dev_private)->sh)
  38
  39 enum mlx5_ipool_index {
  40 #if defined(HAVE_IBV_FLOW_DV_SUPPORT) || !defined(HAVE_INFINIBAND_VERBS_H)
  41         MLX5_IPOOL_DECAP_ENCAP = 0, /* Pool for encap/decap resource. */
  42         MLX5_IPOOL_PUSH_VLAN, /* Pool for push vlan resource. */
  43         MLX5_IPOOL_TAG, /* Pool for tag resource. */
  44         MLX5_IPOOL_PORT_ID, /* Pool for port id resource. */
  45         MLX5_IPOOL_JUMP, /* Pool for jump resource. */
  46         MLX5_IPOOL_SAMPLE, /* Pool for sample resource. */
  47         MLX5_IPOOL_DEST_ARRAY, /* Pool for destination array resource. */
  48         MLX5_IPOOL_TUNNEL_ID, /* Pool for tunnel offload context */
  49         MLX5_IPOOL_TNL_TBL_ID, /* Pool for tunnel table ID. */
  50 #endif
  51         MLX5_IPOOL_MTR, /* Pool for meter resource. */
  52         MLX5_IPOOL_MCP, /* Pool for metadata resource. */
  53         MLX5_IPOOL_HRXQ, /* Pool for hrxq resource. */
  54         MLX5_IPOOL_MLX5_FLOW, /* Pool for mlx5 flow handle. */
  55         MLX5_IPOOL_RTE_FLOW, /* Pool for rte_flow. */
  56         MLX5_IPOOL_RSS_EXPANTION_FLOW_ID, /* Pool for Queue/RSS flow ID. */
  57         MLX5_IPOOL_RSS_SHARED_ACTIONS, /* Pool for RSS shared actions. */
  58         MLX5_IPOOL_MAX,
  59 };
  60
  61 /*
  62  * There are three reclaim memory mode supported.
  63  * 0(none) means no memory reclaim.
  64  * 1(light) means only PMD level reclaim.
  65  * 2(aggressive) means both PMD and rdma-core level reclaim.
  66  */
  67 enum mlx5_reclaim_mem_mode {
  68         MLX5_RCM_NONE, /* Don't reclaim memory. */
  69         MLX5_RCM_LIGHT, /* Reclaim PMD level. */
  70         MLX5_RCM_AGGR, /* Reclaim PMD and rdma-core level. */
  71 };
  72
  73 /* Hash and cache list callback context. */
  74 struct mlx5_flow_cb_ctx {
  75         struct rte_eth_dev *dev;
  76         struct rte_flow_error *error;
  77         void *data;
  78 };
  79
  80 /* Device attributes used in mlx5 PMD */
  81 struct mlx5_dev_attr {
  82         uint64_t        device_cap_flags_ex;
  83         int             max_qp_wr;
  84         int             max_sge;
  85         int             max_cq;
  86         int             max_qp;
  87         int             max_cqe;
  88         uint32_t        max_pd;
  89         uint32_t        max_mr;
  90         uint32_t        max_srq;
  91         uint32_t        max_srq_wr;
  92         uint32_t        raw_packet_caps;
  93         uint32_t        max_rwq_indirection_table_size;
  94         uint32_t        max_tso;
  95         uint32_t        tso_supported_qpts;
  96         uint64_t        flags;
  97         uint64_t        comp_mask;
  98         uint32_t        sw_parsing_offloads;
  99         uint32_t        min_single_stride_log_num_of_bytes;
 100         uint32_t        max_single_stride_log_num_of_bytes;
 101         uint32_t        min_single_wqe_log_num_of_strides;
 102         uint32_t        max_single_wqe_log_num_of_strides;
 103         uint32_t        stride_supported_qpts;
 104         uint32_t        tunnel_offloads_caps;
 105         char            fw_ver[64];
 106 };
 107
 108 /** Data associated with devices to spawn. */
 109 struct mlx5_dev_spawn_data {
 110         uint32_t ifindex; /**< Network interface index. */
 111         uint32_t max_port; /**< Device maximal port index. */
 112         uint32_t phys_port; /**< Device physical port index. */
 113         int pf_bond; /**< bonding device PF index. < 0 - no bonding */
 114         struct mlx5_switch_info info; /**< Switch information. */
 115         void *phys_dev; /**< Associated physical device. */
 116         struct rte_eth_dev *eth_dev; /**< Associated Ethernet device. */
 117         struct rte_pci_device *pci_dev; /**< Backend PCI device. */
 118         struct mlx5_bond_info *bond_info;
 119 };
 120
 121 /** Data associated with socket messages. */
 122 struct mlx5_flow_dump_req  {
 123         uint32_t port_id; /**< There are plans in DPDK to extend port_id. */
 124         uint64_t flow_id;
 125 } __rte_packed;
 126
 127 struct mlx5_flow_dump_ack {
 128         int rc; /**< Return code. */
 129 };
 130
 131 /** Key string for IPC. */
 132 #define MLX5_MP_NAME "net_mlx5_mp"
 133
 134
 135 LIST_HEAD(mlx5_dev_list, mlx5_dev_ctx_shared);
 136
 137 /* Shared data between primary and secondary processes. */
 138 struct mlx5_shared_data {
 139         rte_spinlock_t lock;
 140         /* Global spinlock for primary and secondary processes. */
 141         int init_done; /* Whether primary has done initialization. */
 142         unsigned int secondary_cnt; /* Number of secondary processes init'd. */
 143         struct mlx5_dev_list mem_event_cb_list;
 144         rte_rwlock_t mem_event_rwlock;
 145 };
 146
 147 /* Per-process data structure, not visible to other processes. */
 148 struct mlx5_local_data {
 149         int init_done; /* Whether a secondary has done initialization. */
 150 };
 151
 152 extern struct mlx5_shared_data *mlx5_shared_data;
 153
 154 /* Dev ops structs */
 155 extern const struct eth_dev_ops mlx5_dev_ops;
 156 extern const struct eth_dev_ops mlx5_dev_sec_ops;
 157 extern const struct eth_dev_ops mlx5_dev_ops_isolate;
 158
 159 struct mlx5_counter_ctrl {
 160         /* Name of the counter. */
 161         char dpdk_name[RTE_ETH_XSTATS_NAME_SIZE];
 162         /* Name of the counter on the device table. */
 163         char ctr_name[RTE_ETH_XSTATS_NAME_SIZE];
 164         uint32_t dev:1; /**< Nonzero for dev counters. */
 165 };
 166
 167 struct mlx5_xstats_ctrl {
 168         /* Number of device stats. */
 169         uint16_t stats_n;
 170         /* Number of device stats identified by PMD. */
 171         uint16_t  mlx5_stats_n;
 172         /* Index in the device counters table. */
 173         uint16_t dev_table_idx[MLX5_MAX_XSTATS];
 174         uint64_t base[MLX5_MAX_XSTATS];
 175         uint64_t xstats[MLX5_MAX_XSTATS];
 176         uint64_t hw_stats[MLX5_MAX_XSTATS];
 177         struct mlx5_counter_ctrl info[MLX5_MAX_XSTATS];
 178 };
 179
 180 struct mlx5_stats_ctrl {
 181         /* Base for imissed counter. */
 182         uint64_t imissed_base;
 183         uint64_t imissed;
 184 };
 185
 186 /* Default PMD specific parameter value. */
 187 #define MLX5_ARG_UNSET (-1)
 188
 189 #define MLX5_LRO_SUPPORTED(dev) \
 190         (((struct mlx5_priv *)((dev)->data->dev_private))->config.lro.supported)
 191
 192 /* Maximal size of coalesced segment for LRO is set in chunks of 256 Bytes. */
 193 #define MLX5_LRO_SEG_CHUNK_SIZE 256u
 194
 195 /* Maximal size of aggregated LRO packet. */
 196 #define MLX5_MAX_LRO_SIZE (UINT8_MAX * MLX5_LRO_SEG_CHUNK_SIZE)
 197
 198 /* Maximal number of segments to split. */
 199 #define MLX5_MAX_RXQ_NSEG (1u << MLX5_MAX_LOG_RQ_SEGS)
 200
 201 /* LRO configurations structure. */
 202 struct mlx5_lro_config {
 203         uint32_t supported:1; /* Whether LRO is supported. */
 204         uint32_t timeout; /* User configuration. */
 205 };
 206
 207 /*
 208  * Device configuration structure.
 209  *
 210  * Merged configuration from:
 211  *
 212  *  - Device capabilities,
 213  *  - User device parameters disabled features.
 214  */
 215 struct mlx5_dev_config {
 216         unsigned int hw_csum:1; /* Checksum offload is supported. */
 217         unsigned int hw_vlan_strip:1; /* VLAN stripping is supported. */
 218         unsigned int hw_vlan_insert:1; /* VLAN insertion in WQE is supported. */
 219         unsigned int hw_fcs_strip:1; /* FCS stripping is supported. */
 220         unsigned int hw_padding:1; /* End alignment padding is supported. */
 221         unsigned int vf:1; /* This is a VF. */
 222         unsigned int tunnel_en:1;
 223         /* Whether tunnel stateless offloads are supported. */
 224         unsigned int mpls_en:1; /* MPLS over GRE/UDP is enabled. */
 225         unsigned int cqe_comp:1; /* CQE compression is enabled. */
 226         unsigned int cqe_comp_fmt:3; /* CQE compression format. */
 227         unsigned int tso:1; /* Whether TSO is supported. */
 228         unsigned int rx_vec_en:1; /* Rx vector is enabled. */
 229         unsigned int mr_ext_memseg_en:1;
 230         /* Whether memseg should be extended for MR creation. */
 231         unsigned int l3_vxlan_en:1; /* Enable L3 VXLAN flow creation. */
 232         unsigned int vf_nl_en:1; /* Enable Netlink requests in VF mode. */
 233         unsigned int dv_esw_en:1; /* Enable E-Switch DV flow. */
 234         unsigned int dv_flow_en:1; /* Enable DV flow. */
 235         unsigned int dv_xmeta_en:2; /* Enable extensive flow metadata. */
 236         unsigned int lacp_by_user:1;
 237         /* Enable user to manage LACP traffic. */
 238         unsigned int swp:1; /* Tx generic tunnel checksum and TSO offload. */
 239         unsigned int devx:1; /* Whether devx interface is available or not. */
 240         unsigned int dest_tir:1; /* Whether advanced DR API is available. */
 241         unsigned int reclaim_mode:2; /* Memory reclaim mode. */
 242         unsigned int rt_timestamp:1; /* realtime timestamp format. */
 243         unsigned int sys_mem_en:1; /* The default memory allocator. */
 244         unsigned int decap_en:1; /* Whether decap will be used or not. */
 245         unsigned int dv_miss_info:1; /* restore packet after partial hw miss */
 246         struct {
 247                 unsigned int enabled:1; /* Whether MPRQ is enabled. */
 248                 unsigned int stride_num_n; /* Number of strides. */
 249                 unsigned int stride_size_n; /* Size of a stride. */
 250                 unsigned int min_stride_size_n; /* Min size of a stride. */
 251                 unsigned int max_stride_size_n; /* Max size of a stride. */
 252                 unsigned int max_memcpy_len;
 253                 /* Maximum packet size to memcpy Rx packets. */
 254                 unsigned int min_rxqs_num;
 255                 /* Rx queue count threshold to enable MPRQ. */
 256         } mprq; /* Configurations for Multi-Packet RQ. */
 257         int mps; /* Multi-packet send supported mode. */
 258         int dbnc; /* Skip doorbell register write barrier. */
 259         unsigned int flow_prio; /* Number of flow priorities. */
 260         enum modify_reg flow_mreg_c[MLX5_MREG_C_NUM];
 261         /* Availibility of mreg_c's. */
 262         unsigned int tso_max_payload_sz; /* Maximum TCP payload for TSO. */
 263         unsigned int ind_table_max_size; /* Maximum indirection table size. */
 264         unsigned int max_dump_files_num; /* Maximum dump files per queue. */
 265         unsigned int log_hp_size; /* Single hairpin queue data size in total. */
 266         int txqs_inline; /* Queue number threshold for inlining. */
 267         int txq_inline_min; /* Minimal amount of data bytes to inline. */
 268         int txq_inline_max; /* Max packet size for inlining with SEND. */
 269         int txq_inline_mpw; /* Max packet size for inlining with eMPW. */
 270         int tx_pp; /* Timestamp scheduling granularity in nanoseconds. */
 271         int tx_skew; /* Tx scheduling skew between WQE and data on wire. */
 272         struct mlx5_hca_attr hca_attr; /* HCA attributes. */
 273         struct mlx5_lro_config lro; /* LRO configuration. */
 274 };
 275
 276
 277 /* Structure for VF VLAN workaround. */
 278 struct mlx5_vf_vlan {
 279         uint32_t tag:12;
 280         uint32_t created:1;
 281 };
 282
 283 /* Flow drop context necessary due to Verbs API. */
 284 struct mlx5_drop {
 285         struct mlx5_hrxq *hrxq; /* Hash Rx queue queue. */
 286         struct mlx5_rxq_obj *rxq; /* Rx queue object. */
 287 };
 288
 289 #define MLX5_COUNTERS_PER_POOL 512
 290 #define MLX5_MAX_PENDING_QUERIES 4
 291 #define MLX5_CNT_CONTAINER_RESIZE 64
 292 #define MLX5_CNT_SHARED_OFFSET 0x80000000
 293 #define IS_SHARED_CNT(cnt) (!!((cnt) & MLX5_CNT_SHARED_OFFSET))
 294 #define IS_BATCH_CNT(cnt) (((cnt) & (MLX5_CNT_SHARED_OFFSET - 1)) >= \
 295                            MLX5_CNT_BATCH_OFFSET)
 296 #define MLX5_CNT_SIZE (sizeof(struct mlx5_flow_counter))
 297 #define MLX5_AGE_SIZE (sizeof(struct mlx5_age_param))
 298
 299 #define MLX5_CNT_LEN(pool) \
 300         (MLX5_CNT_SIZE + \
 301         ((pool)->is_aged ? MLX5_AGE_SIZE : 0))
 302 #define MLX5_POOL_GET_CNT(pool, index) \
 303         ((struct mlx5_flow_counter *) \
 304         ((uint8_t *)((pool) + 1) + (index) * (MLX5_CNT_LEN(pool))))
 305 #define MLX5_CNT_ARRAY_IDX(pool, cnt) \
 306         ((int)(((uint8_t *)(cnt) - (uint8_t *)((pool) + 1)) / \
 307         MLX5_CNT_LEN(pool)))
 308 /*
 309  * The pool index and offset of counter in the pool array makes up the
 310  * counter index. In case the counter is from pool 0 and offset 0, it
 311  * should plus 1 to avoid index 0, since 0 means invalid counter index
 312  * currently.
 313  */
 314 #define MLX5_MAKE_CNT_IDX(pi, offset) \
 315         ((pi) * MLX5_COUNTERS_PER_POOL + (offset) + 1)
 316 #define MLX5_CNT_TO_AGE(cnt) \
 317         ((struct mlx5_age_param *)((cnt) + 1))
 318 /*
 319  * The maximum single counter is 0x800000 as MLX5_CNT_BATCH_OFFSET
 320  * defines. The pool size is 512, pool index should never reach
 321  * INT16_MAX.
 322  */
 323 #define POOL_IDX_INVALID UINT16_MAX
 324
 325 /* Age status. */
 326 enum {
 327         AGE_FREE, /* Initialized state. */
 328         AGE_CANDIDATE, /* Counter assigned to flows. */
 329         AGE_TMOUT, /* Timeout, wait for rte_flow_get_aged_flows and destroy. */
 330 };
 331
 332 enum mlx5_counter_type {
 333         MLX5_COUNTER_TYPE_ORIGIN,
 334         MLX5_COUNTER_TYPE_AGE,
 335         MLX5_COUNTER_TYPE_MAX,
 336 };
 337
 338 /* Counter age parameter. */
 339 struct mlx5_age_param {
 340         uint16_t state; /**< Age state (atomically accessed). */
 341         uint16_t port_id; /**< Port id of the counter. */
 342         uint32_t timeout:24; /**< Aging timeout in seconds. */
 343         uint32_t sec_since_last_hit;
 344         /**< Time in seconds since last hit (atomically accessed). */
 345         void *context; /**< Flow counter age context. */
 346 };
 347
 348 struct flow_counter_stats {
 349         uint64_t hits;
 350         uint64_t bytes;
 351 };
 352
 353 /* Shared counters information for counters. */
 354 struct mlx5_flow_counter_shared {
 355         uint32_t id; /**< User counter ID. */
 356 };
 357
 358 /* Shared counter configuration. */
 359 struct mlx5_shared_counter_conf {
 360         struct rte_eth_dev *dev; /* The device shared counter belongs to. */
 361         uint32_t id; /* The shared counter ID. */
 362 };
 363
 364 struct mlx5_flow_counter_pool;
 365 /* Generic counters information. */
 366 struct mlx5_flow_counter {
 367         union {
 368                 /*
 369                  * User-defined counter shared info is only used during
 370                  * counter active time. And aging counter sharing is not
 371                  * supported, so active shared counter will not be chained
 372                  * to the aging list. For shared counter, only when it is
 373                  * released, the TAILQ entry memory will be used, at that
 374                  * time, shared memory is not used anymore.
 375                  *
 376                  * Similarly to none-batch counter dcs, since it doesn't
 377                  * support aging, while counter is allocated, the entry
 378                  * memory is not used anymore. In this case, as bytes
 379                  * memory is used only when counter is allocated, and
 380                  * entry memory is used only when counter is free. The
 381                  * dcs pointer can be saved to these two different place
 382                  * at different stage. It will eliminate the individual
 383                  * counter extend struct.
 384                  */
 385                 TAILQ_ENTRY(mlx5_flow_counter) next;
 386                 /**< Pointer to the next flow counter structure. */
 387                 struct {
 388                         struct mlx5_flow_counter_shared shared_info;
 389                         /**< Shared counter information. */
 390                         void *dcs_when_active;
 391                         /*
 392                          * For non-batch mode, the dcs will be saved
 393                          * here when the counter is free.
 394                          */
 395                 };
 396         };
 397         union {
 398                 uint64_t hits; /**< Reset value of hits packets. */
 399                 struct mlx5_flow_counter_pool *pool; /**< Counter pool. */
 400         };
 401         union {
 402                 uint64_t bytes; /**< Reset value of bytes. */
 403                 void *dcs_when_free;
 404                 /*
 405                  * For non-batch mode, the dcs will be saved here
 406                  * when the counter is free.
 407                  */
 408         };
 409         void *action; /**< Pointer to the dv action. */
 410 };
 411
 412 TAILQ_HEAD(mlx5_counters, mlx5_flow_counter);
 413
 414 /* Generic counter pool structure - query is in pool resolution. */
 415 struct mlx5_flow_counter_pool {
 416         TAILQ_ENTRY(mlx5_flow_counter_pool) next;
 417         struct mlx5_counters counters[2]; /* Free counter list. */
 418         struct mlx5_devx_obj *min_dcs;
 419         /* The devx object of the minimum counter ID. */
 420         uint64_t time_of_last_age_check;
 421         /* System time (from rte_rdtsc()) read in the last aging check. */
 422         uint32_t index:30; /* Pool index in container. */
 423         uint32_t is_aged:1; /* Pool with aging counter. */
 424         volatile uint32_t query_gen:1; /* Query round. */
 425         rte_spinlock_t sl; /* The pool lock. */
 426         rte_spinlock_t csl; /* The pool counter free list lock. */
 427         struct mlx5_counter_stats_raw *raw;
 428         struct mlx5_counter_stats_raw *raw_hw;
 429         /* The raw on HW working. */
 430 };
 431
 432 /* Memory management structure for group of counter statistics raws. */
 433 struct mlx5_counter_stats_mem_mng {
 434         LIST_ENTRY(mlx5_counter_stats_mem_mng) next;
 435         struct mlx5_counter_stats_raw *raws;
 436         struct mlx5_devx_obj *dm;
 437         void *umem;
 438 };
 439
 440 /* Raw memory structure for the counter statistics values of a pool. */
 441 struct mlx5_counter_stats_raw {
 442         LIST_ENTRY(mlx5_counter_stats_raw) next;
 443         struct mlx5_counter_stats_mem_mng *mem_mng;
 444         volatile struct flow_counter_stats *data;
 445 };
 446
 447 TAILQ_HEAD(mlx5_counter_pools, mlx5_flow_counter_pool);
 448
 449 /* Counter global management structure. */
 450 struct mlx5_flow_counter_mng {
 451         volatile uint16_t n_valid; /* Number of valid pools. */
 452         uint16_t n; /* Number of pools. */
 453         uint16_t last_pool_idx; /* Last used pool index */
 454         int min_id; /* The minimum counter ID in the pools. */
 455         int max_id; /* The maximum counter ID in the pools. */
 456         rte_spinlock_t pool_update_sl; /* The pool update lock. */
 457         rte_spinlock_t csl[MLX5_COUNTER_TYPE_MAX];
 458         /* The counter free list lock. */
 459         struct mlx5_counters counters[MLX5_COUNTER_TYPE_MAX];
 460         /* Free counter list. */
 461         struct mlx5_flow_counter_pool **pools; /* Counter pool array. */
 462         struct mlx5_counter_stats_mem_mng *mem_mng;
 463         /* Hold the memory management for the next allocated pools raws. */
 464         struct mlx5_counters flow_counters; /* Legacy flow counter list. */
 465         uint8_t pending_queries;
 466         uint16_t pool_index;
 467         uint8_t query_thread_on;
 468         bool relaxed_ordering_read;
 469         bool relaxed_ordering_write;
 470         bool counter_fallback; /* Use counter fallback management. */
 471         LIST_HEAD(mem_mngs, mlx5_counter_stats_mem_mng) mem_mngs;
 472         LIST_HEAD(stat_raws, mlx5_counter_stats_raw) free_stat_raws;
 473 };
 474
 475 /* ASO structures. */
 476 #define MLX5_ASO_QUEUE_LOG_DESC 10
 477
 478 struct mlx5_aso_cq {
 479         uint16_t log_desc_n;
 480         uint32_t cq_ci:24;
 481         struct mlx5_devx_cq cq_obj;
 482         uint64_t errors;
 483 };
 484
 485 struct mlx5_aso_devx_mr {
 486         void *buf;
 487         uint64_t length;
 488         struct mlx5dv_devx_umem *umem;
 489         struct mlx5_devx_obj *mkey;
 490         bool is_indirect;
 491 };
 492
 493 struct mlx5_aso_sq_elem {
 494         union {
 495                 struct {
 496                         struct mlx5_aso_age_pool *pool;
 497                         uint16_t burst_size;
 498                 };
 499                 struct mlx5_aso_mtr *mtr;
 500         };
 501 };
 502
 503 struct mlx5_aso_sq {
 504         uint16_t log_desc_n;
 505         rte_spinlock_t sqsl;
 506         struct mlx5_aso_cq cq;
 507         struct mlx5_devx_sq sq_obj;
 508         volatile uint64_t *uar_addr;
 509         struct mlx5_aso_devx_mr mr;
 510         uint16_t pi;
 511         uint32_t head;
 512         uint32_t tail;
 513         uint32_t sqn;
 514         struct mlx5_aso_sq_elem elts[1 << MLX5_ASO_QUEUE_LOG_DESC];
 515         uint16_t next; /* Pool index of the next pool to query. */
 516 };
 517
 518 struct mlx5_aso_age_action {
 519         LIST_ENTRY(mlx5_aso_age_action) next;
 520         void *dr_action;
 521         uint32_t refcnt;
 522         /* Following fields relevant only when action is active. */
 523         uint16_t offset; /* Offset of ASO Flow Hit flag in DevX object. */
 524         struct mlx5_age_param age_params;
 525 };
 526
 527 #define MLX5_ASO_AGE_ACTIONS_PER_POOL 512
 528
 529 struct mlx5_aso_age_pool {
 530         struct mlx5_devx_obj *flow_hit_aso_obj;
 531         uint16_t index; /* Pool index in pools array. */
 532         uint64_t time_of_last_age_check; /* In seconds. */
 533         struct mlx5_aso_age_action actions[MLX5_ASO_AGE_ACTIONS_PER_POOL];
 534 };
 535
 536 LIST_HEAD(aso_age_list, mlx5_aso_age_action);
 537
 538 struct mlx5_aso_age_mng {
 539         struct mlx5_aso_age_pool **pools;
 540         uint16_t n; /* Total number of pools. */
 541         uint16_t next; /* Number of pools in use, index of next free pool. */
 542         rte_spinlock_t resize_sl; /* Lock for resize objects. */
 543         rte_spinlock_t free_sl; /* Lock for free list access. */
 544         struct aso_age_list free; /* Free age actions list - ready to use. */
 545         struct mlx5_aso_sq aso_sq; /* ASO queue objects. */
 546 };
 547
 548 /* Management structure for geneve tlv option */
 549 struct mlx5_geneve_tlv_option_resource {
 550         struct mlx5_devx_obj *obj; /* Pointer to the geneve tlv opt object. */
 551         rte_be16_t option_class; /* geneve tlv opt class.*/
 552         uint8_t option_type; /* geneve tlv opt type.*/
 553         uint8_t length; /* geneve tlv opt length. */
 554         uint32_t refcnt; /* geneve tlv object reference counter */
 555 };
 556
 557
 558 #define MLX5_AGE_EVENT_NEW              1
 559 #define MLX5_AGE_TRIGGER                2
 560 #define MLX5_AGE_SET(age_info, BIT) \
 561         ((age_info)->flags |= (1 << (BIT)))
 562 #define MLX5_AGE_GET(age_info, BIT) \
 563         ((age_info)->flags & (1 << (BIT)))
 564 #define GET_PORT_AGE_INFO(priv) \
 565         (&((priv)->sh->port[(priv)->dev_port - 1].age_info))
 566 /* Current time in seconds. */
 567 #define MLX5_CURR_TIME_SEC      (rte_rdtsc() / rte_get_tsc_hz())
 568
 569 /* Aging information for per port. */
 570 struct mlx5_age_info {
 571         uint8_t flags; /* Indicate if is new event or need to be triggered. */
 572         struct mlx5_counters aged_counters; /* Aged counter list. */
 573         struct aso_age_list aged_aso; /* Aged ASO actions list. */
 574         rte_spinlock_t aged_sl; /* Aged flow list lock. */
 575 };
 576
 577 /* Per port data of shared IB device. */
 578 struct mlx5_dev_shared_port {
 579         uint32_t ih_port_id;
 580         uint32_t devx_ih_port_id;
 581         /*
 582          * Interrupt handler port_id. Used by shared interrupt
 583          * handler to find the corresponding rte_eth device
 584          * by IB port index. If value is equal or greater
 585          * RTE_MAX_ETHPORTS it means there is no subhandler
 586          * installed for specified IB port index.
 587          */
 588         struct mlx5_age_info age_info;
 589         /* Aging information for per port. */
 590 };
 591
 592 /*ASO flow meter structures*/
 593 /* Modify this value if enum rte_mtr_color changes. */
 594 #define RTE_MTR_DROPPED RTE_COLORS
 595
 596 /* Meter policer statistics */
 597 struct mlx5_flow_policer_stats {
 598         uint32_t pass_cnt;
 599         /**< Color counter for pass. */
 600         uint32_t drop_cnt;
 601         /**< Color counter for drop. */
 602 };
 603
 604 /* Meter table structure. */
 605 struct mlx5_meter_domain_info {
 606         struct mlx5_flow_tbl_resource *tbl;
 607         /**< Meter table. */
 608         struct mlx5_flow_tbl_resource *sfx_tbl;
 609         /**< Meter suffix table. */
 610         struct mlx5_flow_dv_matcher *drop_matcher;
 611         /**< Matcher for Drop. */
 612         struct mlx5_flow_dv_matcher *color_matcher;
 613         /**< Matcher for Color. */
 614         void *jump_actn;
 615         /**< Meter match action. */
 616         void *green_rule;
 617         /**< Meter green rule. */
 618         void *drop_rule;
 619         /**< Meter drop rule. */
 620 };
 621
 622 /* Meter table set for TX RX FDB. */
 623 struct mlx5_meter_domains_infos {
 624         uint32_t ref_cnt;
 625         /**< Table user count. */
 626         struct mlx5_meter_domain_info egress;
 627         /**< TX meter table. */
 628         struct mlx5_meter_domain_info ingress;
 629         /**< RX meter table. */
 630         struct mlx5_meter_domain_info transfer;
 631         /**< FDB meter table. */
 632         void *drop_actn;
 633         /**< Drop action as not matched. */
 634         void *green_count;
 635         /**< Counters for green rule. */
 636         void *drop_count;
 637         /**< Counters for green rule. */
 638 };
 639
 640 /* Meter parameter structure. */
 641 struct mlx5_flow_meter_info {
 642         uint32_t meter_id;
 643         /**< Meter id. */
 644         struct mlx5_flow_meter_profile *profile;
 645         /**< Meter profile parameters. */
 646         rte_spinlock_t sl; /**< Meter action spinlock. */
 647         /** Policer actions (per meter output color). */
 648         enum rte_mtr_policer_action action[RTE_COLORS];
 649         /** Set of stats counters to be enabled.
 650          * @see enum rte_mtr_stats_type
 651          */
 652         uint32_t green_bytes:1;
 653         /** Set green bytes stats to be enabled. */
 654         uint32_t green_pkts:1;
 655         /** Set green packets stats to be enabled. */
 656         uint32_t red_bytes:1;
 657         /** Set red bytes stats to be enabled. */
 658         uint32_t red_pkts:1;
 659         /** Set red packets stats to be enabled. */
 660         uint32_t bytes_dropped:1;
 661         /** Set bytes dropped stats to be enabled. */
 662         uint32_t pkts_dropped:1;
 663         /** Set packets dropped stats to be enabled. */
 664         uint32_t active_state:1;
 665         /**< Meter hw active state. */
 666         uint32_t shared:1;
 667         /**< Meter shared or not. */
 668         uint32_t is_enable:1;
 669         /**< Meter disable/enable state. */
 670         uint32_t ingress:1;
 671         /**< Rule applies to egress traffic. */
 672         uint32_t egress:1;
 673         /**
 674          * Instead of simply matching the properties of traffic as it would
 675          * appear on a given DPDK port ID, enabling this attribute transfers
 676          * a flow rule to the lowest possible level of any device endpoints
 677          * found in the pattern.
 678          *
 679          * When supported, this effectively enables an application to
 680          * re-route traffic not necessarily intended for it (e.g. coming
 681          * from or addressed to different physical ports, VFs or
 682          * applications) at the device level.
 683          *
 684          * It complements the behavior of some pattern items such as
 685          * RTE_FLOW_ITEM_TYPE_PHY_PORT and is meaningless without them.
 686          *
 687          * When transferring flow rules, ingress and egress attributes keep
 688          * their original meaning, as if processing traffic emitted or
 689          * received by the application.
 690          */
 691         uint32_t transfer:1;
 692         struct mlx5_meter_domains_infos *mfts;
 693         /**< Flow table created for this meter. */
 694         struct mlx5_flow_policer_stats policer_stats;
 695         /**< Meter policer statistics. */
 696         uint32_t ref_cnt;
 697         /**< Use count. */
 698         struct mlx5_indexed_pool *flow_ipool;
 699         /**< Index pool for flow id. */
 700         void *meter_action;
 701         /**< Flow meter action. */
 702 };
 703
 704 /* RFC2697 parameter structure. */
 705 struct mlx5_flow_meter_srtcm_rfc2697_prm {
 706         rte_be32_t cbs_cir;
 707         /*
 708          * bit 24-28: cbs_exponent, bit 16-23 cbs_mantissa,
 709          * bit 8-12: cir_exponent, bit 0-7 cir_mantissa.
 710          */
 711         rte_be32_t ebs_eir;
 712         /*
 713          * bit 24-28: ebs_exponent, bit 16-23 ebs_mantissa,
 714          * bit 8-12: eir_exponent, bit 0-7 eir_mantissa.
 715          */
 716 };
 717
 718 /* Flow meter profile structure. */
 719 struct mlx5_flow_meter_profile {
 720         TAILQ_ENTRY(mlx5_flow_meter_profile) next;
 721         /**< Pointer to the next flow meter structure. */
 722         uint32_t id; /**< Profile id. */
 723         struct rte_mtr_meter_profile profile; /**< Profile detail. */
 724         union {
 725                 struct mlx5_flow_meter_srtcm_rfc2697_prm srtcm_prm;
 726                 /**< srtcm_rfc2697 struct. */
 727         };
 728         uint32_t ref_cnt; /**< Use count. */
 729 };
 730
 731 /* 2 meters in each ASO cache line */
 732 #define MLX5_MTRS_CONTAINER_RESIZE 64
 733 /*
 734  * The pool index and offset of meter in the pool array makes up the
 735  * meter index. In case the meter is from pool 0 and offset 0, it
 736  * should plus 1 to avoid index 0, since 0 means invalid meter index
 737  * currently.
 738  */
 739 #define MLX5_MAKE_MTR_IDX(pi, offset) \
 740                 ((pi) * MLX5_ASO_MTRS_PER_POOL + (offset) + 1)
 741
 742 /*aso flow meter state*/
 743 enum mlx5_aso_mtr_state {
 744         ASO_METER_FREE, /* In free list. */
 745         ASO_METER_WAIT, /* ACCESS_ASO WQE in progress. */
 746         ASO_METER_READY, /* CQE received. */
 747 };
 748
 749 /* Generic aso_flow_meter information. */
 750 struct mlx5_aso_mtr {
 751         LIST_ENTRY(mlx5_aso_mtr) next;
 752         struct mlx5_flow_meter_info fm;
 753         /**< Pointer to the next aso flow meter structure. */
 754         uint8_t state; /**< ASO flow meter state. */
 755         uint8_t offset;
 756 };
 757
 758 /* Generic aso_flow_meter pool structure. */
 759 struct mlx5_aso_mtr_pool {
 760         struct mlx5_aso_mtr mtrs[MLX5_ASO_MTRS_PER_POOL];
 761         /*Must be the first in pool*/
 762         struct mlx5_devx_obj *devx_obj;
 763         /* The devx object of the minimum aso flow meter ID. */
 764         uint32_t index; /* Pool index in management structure. */
 765 };
 766
 767 LIST_HEAD(aso_meter_list, mlx5_aso_mtr);
 768 /* Pools management structure for ASO flow meter pools. */
 769 struct mlx5_aso_mtr_pools_mng {
 770         volatile uint16_t n_valid; /* Number of valid pools. */
 771         uint16_t n; /* Number of pools. */
 772         rte_spinlock_t mtrsl; /* The ASO flow meter free list lock. */
 773         struct aso_meter_list meters; /* Free ASO flow meter list. */
 774         struct mlx5_aso_sq sq; /*SQ using by ASO flow meter. */
 775         struct mlx5_aso_mtr_pool **pools; /* ASO flow meter pool array. */
 776 };
 777
 778 /* Table key of the hash organization. */
 779 union mlx5_flow_tbl_key {
 780         struct {
 781                 /* Table ID should be at the lowest address. */
 782                 uint32_t level; /**< Level of the table. */
 783                 uint32_t id:22; /**< ID of the table. */
 784                 uint32_t dummy:1;       /**< Dummy table for DV API. */
 785                 uint32_t is_fdb:1;      /**< 1 - FDB, 0 - NIC TX/RX. */
 786                 uint32_t is_egress:1;   /**< 1 - egress, 0 - ingress. */
 787                 uint32_t reserved:7;    /**< must be zero for comparison. */
 788         };
 789         uint64_t v64;                   /**< full 64bits value of key */
 790 };
 791
 792 /* Table structure. */
 793 struct mlx5_flow_tbl_resource {
 794         void *obj; /**< Pointer to DR table object. */
 795         uint32_t refcnt; /**< Reference counter. */
 796 };
 797
 798 #define MLX5_MAX_TABLES UINT16_MAX
 799 #define MLX5_HAIRPIN_TX_TABLE (UINT16_MAX - 1)
 800 /* Reserve the last two tables for metadata register copy. */
 801 #define MLX5_FLOW_MREG_ACT_TABLE_GROUP (MLX5_MAX_TABLES - 1)
 802 #define MLX5_FLOW_MREG_CP_TABLE_GROUP (MLX5_MAX_TABLES - 2)
 803 /* Tables for metering splits should be added here. */
 804 #define MLX5_FLOW_TABLE_LEVEL_SUFFIX (MLX5_MAX_TABLES - 3)
 805 #define MLX5_FLOW_TABLE_LEVEL_METER (MLX5_MAX_TABLES - 4)
 806 #define MLX5_MAX_TABLES_EXTERNAL MLX5_FLOW_TABLE_LEVEL_METER
 807 #define MLX5_MAX_TABLES_FDB UINT16_MAX
 808 #define MLX5_FLOW_TABLE_FACTOR 10
 809
 810 /* ID generation structure. */
 811 struct mlx5_flow_id_pool {
 812         uint32_t *free_arr; /**< Pointer to the a array of free values. */
 813         uint32_t base_index;
 814         /**< The next index that can be used without any free elements. */
 815         uint32_t *curr; /**< Pointer to the index to pop. */
 816         uint32_t *last; /**< Pointer to the last element in the empty arrray. */
 817         uint32_t max_id; /**< Maximum id can be allocated from the pool. */
 818 };
 819
 820 /* Tx pacing queue structure - for Clock and Rearm queues. */
 821 struct mlx5_txpp_wq {
 822         /* Completion Queue related data.*/
 823         struct mlx5_devx_cq cq_obj;
 824         uint32_t cq_ci:24;
 825         uint32_t arm_sn:2;
 826         /* Send Queue related data.*/
 827         struct mlx5_devx_sq sq_obj;
 828         uint16_t sq_size; /* Number of WQEs in the queue. */
 829         uint16_t sq_ci; /* Next WQE to execute. */
 830 };
 831
 832 /* Tx packet pacing internal timestamp. */
 833 struct mlx5_txpp_ts {
 834         uint64_t ci_ts;
 835         uint64_t ts;
 836 };
 837
 838 /* Tx packet pacing structure. */
 839 struct mlx5_dev_txpp {
 840         pthread_mutex_t mutex; /* Pacing create/destroy mutex. */
 841         uint32_t refcnt; /* Pacing reference counter. */
 842         uint32_t freq; /* Timestamp frequency, Hz. */
 843         uint32_t tick; /* Completion tick duration in nanoseconds. */
 844         uint32_t test; /* Packet pacing test mode. */
 845         int32_t skew; /* Scheduling skew. */
 846         struct rte_intr_handle intr_handle; /* Periodic interrupt. */
 847         void *echan; /* Event Channel. */
 848         struct mlx5_txpp_wq clock_queue; /* Clock Queue. */
 849         struct mlx5_txpp_wq rearm_queue; /* Clock Queue. */
 850         void *pp; /* Packet pacing context. */
 851         uint16_t pp_id; /* Packet pacing context index. */
 852         uint16_t ts_n; /* Number of captured timestamps. */
 853         uint16_t ts_p; /* Pointer to statisticks timestamp. */
 854         struct mlx5_txpp_ts *tsa; /* Timestamps sliding window stats. */
 855         struct mlx5_txpp_ts ts; /* Cached completion id/timestamp. */
 856         uint32_t sync_lost:1; /* ci/timestamp synchronization lost. */
 857         /* Statistics counters. */
 858         uint64_t err_miss_int; /* Missed service interrupt. */
 859         uint64_t err_rearm_queue; /* Rearm Queue errors. */
 860         uint64_t err_clock_queue; /* Clock Queue errors. */
 861         uint64_t err_ts_past; /* Timestamp in the past. */
 862         uint64_t err_ts_future; /* Timestamp in the distant future. */
 863 };
 864
 865 /* Supported flex parser profile ID. */
 866 enum mlx5_flex_parser_profile_id {
 867         MLX5_FLEX_PARSER_ECPRI_0 = 0,
 868         MLX5_FLEX_PARSER_MAX = 8,
 869 };
 870
 871 /* Sample ID information of flex parser structure. */
 872 struct mlx5_flex_parser_profiles {
 873         uint32_t num;           /* Actual number of samples. */
 874         uint32_t ids[8];        /* Sample IDs for this profile. */
 875         uint8_t offset[8];      /* Bytes offset of each parser. */
 876         void *obj;              /* Flex parser node object. */
 877 };
 878
 879 /* Max member ports per bonding device. */
 880 #define MLX5_BOND_MAX_PORTS 2
 881
 882 /* Bonding device information. */
 883 struct mlx5_bond_info {
 884         int n_port; /* Number of bond member ports. */
 885         uint32_t ifindex;
 886         char ifname[MLX5_NAMESIZE + 1];
 887         struct {
 888                 char ifname[MLX5_NAMESIZE + 1];
 889                 uint32_t ifindex;
 890                 struct rte_pci_addr pci_addr;
 891         } ports[MLX5_BOND_MAX_PORTS];
 892 };
 893
 894 /*
 895  * Shared Infiniband device context for Master/Representors
 896  * which belong to same IB device with multiple IB ports.
 897  **/
 898 struct mlx5_dev_ctx_shared {
 899         LIST_ENTRY(mlx5_dev_ctx_shared) next;
 900         uint32_t refcnt;
 901         uint32_t devx:1; /* Opened with DV. */
 902         uint32_t flow_hit_aso_en:1; /* Flow Hit ASO is supported. */
 903         uint32_t rq_ts_format:2; /* RQ timestamp formats supported. */
 904         uint32_t sq_ts_format:2; /* SQ timestamp formats supported. */
 905         uint32_t qp_ts_format:2; /* QP timestamp formats supported. */
 906         uint32_t meter_aso_en:1; /* Flow Meter ASO is supported. */
 907         uint32_t max_port; /* Maximal IB device port index. */
 908         struct mlx5_bond_info bond; /* Bonding information. */
 909         void *ctx; /* Verbs/DV/DevX context. */
 910         void *pd; /* Protection Domain. */
 911         uint32_t pdn; /* Protection Domain number. */
 912         uint32_t tdn; /* Transport Domain number. */
 913         char ibdev_name[MLX5_FS_NAME_MAX]; /* SYSFS dev name. */
 914         char ibdev_path[MLX5_FS_PATH_MAX]; /* SYSFS dev path for secondary */
 915         struct mlx5_dev_attr device_attr; /* Device properties. */
 916         int numa_node; /* Numa node of backing physical device. */
 917         LIST_ENTRY(mlx5_dev_ctx_shared) mem_event_cb;
 918         /**< Called by memory event callback. */
 919         struct mlx5_mr_share_cache share_cache;
 920         /* Packet pacing related structure. */
 921         struct mlx5_dev_txpp txpp;
 922         /* Shared DV/DR flow data section. */
 923         uint32_t dv_meta_mask; /* flow META metadata supported mask. */
 924         uint32_t dv_mark_mask; /* flow MARK metadata supported mask. */
 925         uint32_t dv_regc0_mask; /* available bits of metatada reg_c[0]. */
 926         void *fdb_domain; /* FDB Direct Rules name space handle. */
 927         void *rx_domain; /* RX Direct Rules name space handle. */
 928         void *tx_domain; /* TX Direct Rules name space handle. */
 929 #ifndef RTE_ARCH_64
 930         rte_spinlock_t uar_lock_cq; /* CQs share a common distinct UAR */
 931         rte_spinlock_t uar_lock[MLX5_UAR_PAGE_NUM_MAX];
 932         /* UAR same-page access control required in 32bit implementations. */
 933 #endif
 934         struct mlx5_hlist *flow_tbls;
 935         struct mlx5_flow_tunnel_hub *tunnel_hub;
 936         /* Direct Rules tables for FDB, NIC TX+RX */
 937         void *dr_drop_action; /* Pointer to DR drop action, any domain. */
 938         void *pop_vlan_action; /* Pointer to DR pop VLAN action. */
 939         struct mlx5_hlist *encaps_decaps; /* Encap/decap action hash list. */
 940         struct mlx5_hlist *modify_cmds;
 941         struct mlx5_hlist *tag_table;
 942         struct mlx5_cache_list port_id_action_list; /* Port ID action cache. */
 943         struct mlx5_cache_list push_vlan_action_list; /* Push VLAN actions. */
 944         struct mlx5_cache_list sample_action_list; /* List of sample actions. */
 945         struct mlx5_cache_list dest_array_list;
 946         /* List of destination array actions. */
 947         struct mlx5_flow_counter_mng cmng; /* Counters management structure. */
 948         void *default_miss_action; /* Default miss action. */
 949         struct mlx5_indexed_pool *ipool[MLX5_IPOOL_MAX];
 950         /* Memory Pool for mlx5 flow resources. */
 951         struct mlx5_l3t_tbl *cnt_id_tbl; /* Shared counter lookup table. */
 952         /* Shared interrupt handler section. */
 953         struct rte_intr_handle intr_handle; /* Interrupt handler for device. */
 954         struct rte_intr_handle intr_handle_devx; /* DEVX interrupt handler. */
 955         void *devx_comp; /* DEVX async comp obj. */
 956         struct mlx5_devx_obj *tis; /* TIS object. */
 957         struct mlx5_devx_obj *td; /* Transport domain. */
 958         void *tx_uar; /* Tx/packet pacing shared UAR. */
 959         struct mlx5_flex_parser_profiles fp[MLX5_FLEX_PARSER_MAX];
 960         /* Flex parser profiles information. */
 961         void *devx_rx_uar; /* DevX UAR for Rx. */
 962         struct mlx5_aso_age_mng *aso_age_mng;
 963         /* Management data for aging mechanism using ASO Flow Hit. */
 964         struct mlx5_geneve_tlv_option_resource *geneve_tlv_option_resource;
 965         /* Management structure for geneve tlv option */
 966         rte_spinlock_t geneve_tlv_opt_sl; /* Lock for geneve tlv resource */
 967         struct mlx5_aso_mtr_pools_mng *mtrmng;
 968         /* Meter pools management structure. */
 969         struct mlx5_dev_shared_port port[]; /* per device port data array. */
 970 };
 971
 972 /*
 973  * Per-process private structure.
 974  * Caution, secondary process may rebuild the struct during port start.
 975  */
 976 struct mlx5_proc_priv {
 977         size_t uar_table_sz;
 978         /* Size of UAR register table. */
 979         void *uar_table[];
 980         /* Table of UAR registers for each process. */
 981 };
 982
 983 /* MTR profile list. */
 984 TAILQ_HEAD(mlx5_mtr_profiles, mlx5_flow_meter_profile);
 985 /* MTR list. */
 986 TAILQ_HEAD(mlx5_legacy_flow_meters, mlx5_legacy_flow_meter);
 987
 988 /* RSS description. */
 989 struct mlx5_flow_rss_desc {
 990         uint32_t level;
 991         uint32_t queue_num; /**< Number of entries in @p queue. */
 992         uint64_t types; /**< Specific RSS hash types (see ETH_RSS_*). */
 993         uint64_t hash_fields; /* Verbs Hash fields. */
 994         uint8_t key[MLX5_RSS_HASH_KEY_LEN]; /**< RSS hash key. */
 995         uint32_t key_len; /**< RSS hash key len. */
 996         uint32_t tunnel; /**< Queue in tunnel. */
 997         uint32_t shared_rss; /**< Shared RSS index. */
 998         struct mlx5_ind_table_obj *ind_tbl;
 999         /**< Indirection table for shared RSS hash RX queues. */
1000         union {
1001                 uint16_t *queue; /**< Destination queues. */
1002                 const uint16_t *const_q; /**< Const pointer convert. */
1003         };
1004 };
1005
1006 #define MLX5_PROC_PRIV(port_id) \
1007         ((struct mlx5_proc_priv *)rte_eth_devices[port_id].process_private)
1008
1009 /* Verbs/DevX Rx queue elements. */
1010 struct mlx5_rxq_obj {
1011         LIST_ENTRY(mlx5_rxq_obj) next; /* Pointer to the next element. */
1012         struct mlx5_rxq_ctrl *rxq_ctrl; /* Back pointer to parent. */
1013         int fd; /* File descriptor for event channel */
1014         RTE_STD_C11
1015         union {
1016                 struct {
1017                         void *wq; /* Work Queue. */
1018                         void *ibv_cq; /* Completion Queue. */
1019                         void *ibv_channel;
1020                 };
1021                 struct mlx5_devx_obj *rq; /* DevX RQ object for hairpin. */
1022                 struct {
1023                         struct mlx5_devx_rq rq_obj; /* DevX RQ object. */
1024                         struct mlx5_devx_cq cq_obj; /* DevX CQ object. */
1025                         void *devx_channel;
1026                 };
1027         };
1028 };
1029
1030 /* Indirection table. */
1031 struct mlx5_ind_table_obj {
1032         LIST_ENTRY(mlx5_ind_table_obj) next; /* Pointer to the next element. */
1033         uint32_t refcnt; /* Reference counter. */
1034         RTE_STD_C11
1035         union {
1036                 void *ind_table; /**< Indirection table. */
1037                 struct mlx5_devx_obj *rqt; /* DevX RQT object. */
1038         };
1039         uint32_t queues_n; /**< Number of queues in the list. */
1040         uint16_t *queues; /**< Queue list. */
1041 };
1042
1043 /* Hash Rx queue. */
1044 __extension__
1045 struct mlx5_hrxq {
1046         struct mlx5_cache_entry entry; /* Cache entry. */
1047         uint32_t standalone:1; /* This object used in shared action. */
1048         struct mlx5_ind_table_obj *ind_table; /* Indirection table. */
1049         RTE_STD_C11
1050         union {
1051                 void *qp; /* Verbs queue pair. */
1052                 struct mlx5_devx_obj *tir; /* DevX TIR object. */
1053         };
1054 #if defined(HAVE_IBV_FLOW_DV_SUPPORT) || !defined(HAVE_INFINIBAND_VERBS_H)
1055         void *action; /* DV QP action pointer. */
1056 #endif
1057         uint64_t hash_fields; /* Verbs Hash fields. */
1058         uint32_t rss_key_len; /* Hash key length in bytes. */
1059         uint32_t idx; /* Hash Rx queue index. */
1060         uint8_t rss_key[]; /* Hash key. */
1061 };
1062
1063 /* Verbs/DevX Tx queue elements. */
1064 struct mlx5_txq_obj {
1065         LIST_ENTRY(mlx5_txq_obj) next; /* Pointer to the next element. */
1066         struct mlx5_txq_ctrl *txq_ctrl; /* Pointer to the control queue. */
1067         RTE_STD_C11
1068         union {
1069                 struct {
1070                         void *cq; /* Completion Queue. */
1071                         void *qp; /* Queue Pair. */
1072                 };
1073                 struct {
1074                         struct mlx5_devx_obj *sq;
1075                         /* DevX object for Sx queue. */
1076                         struct mlx5_devx_obj *tis; /* The TIS object. */
1077                 };
1078                 struct {
1079                         struct rte_eth_dev *dev;
1080                         struct mlx5_devx_cq cq_obj;
1081                         /* DevX CQ object and its resources. */
1082                         struct mlx5_devx_sq sq_obj;
1083                         /* DevX SQ object and its resources. */
1084                 };
1085         };
1086 };
1087
1088 enum mlx5_rxq_modify_type {
1089         MLX5_RXQ_MOD_ERR2RST, /* modify state from error to reset. */
1090         MLX5_RXQ_MOD_RST2RDY, /* modify state from reset to ready. */
1091         MLX5_RXQ_MOD_RDY2ERR, /* modify state from ready to error. */
1092         MLX5_RXQ_MOD_RDY2RST, /* modify state from ready to reset. */
1093 };
1094
1095 enum mlx5_txq_modify_type {
1096         MLX5_TXQ_MOD_RST2RDY, /* modify state from reset to ready. */
1097         MLX5_TXQ_MOD_RDY2RST, /* modify state from ready to reset. */
1098         MLX5_TXQ_MOD_ERR2RDY, /* modify state from error to ready. */
1099 };
1100
1101 /* HW objects operations structure. */
1102 struct mlx5_obj_ops {
1103         int (*rxq_obj_modify_vlan_strip)(struct mlx5_rxq_obj *rxq_obj, int on);
1104         int (*rxq_obj_new)(struct rte_eth_dev *dev, uint16_t idx);
1105         int (*rxq_event_get)(struct mlx5_rxq_obj *rxq_obj);
1106         int (*rxq_obj_modify)(struct mlx5_rxq_obj *rxq_obj, uint8_t type);
1107         void (*rxq_obj_release)(struct mlx5_rxq_obj *rxq_obj);
1108         int (*ind_table_new)(struct rte_eth_dev *dev, const unsigned int log_n,
1109                              struct mlx5_ind_table_obj *ind_tbl);
1110         int (*ind_table_modify)(struct rte_eth_dev *dev,
1111                                 const unsigned int log_n,
1112                                 const uint16_t *queues, const uint32_t queues_n,
1113                                 struct mlx5_ind_table_obj *ind_tbl);
1114         void (*ind_table_destroy)(struct mlx5_ind_table_obj *ind_tbl);
1115         int (*hrxq_new)(struct rte_eth_dev *dev, struct mlx5_hrxq *hrxq,
1116                         int tunnel __rte_unused);
1117         int (*hrxq_modify)(struct rte_eth_dev *dev, struct mlx5_hrxq *hrxq,
1118                            const uint8_t *rss_key,
1119                            uint64_t hash_fields,
1120                            const struct mlx5_ind_table_obj *ind_tbl);
1121         void (*hrxq_destroy)(struct mlx5_hrxq *hrxq);
1122         int (*drop_action_create)(struct rte_eth_dev *dev);
1123         void (*drop_action_destroy)(struct rte_eth_dev *dev);
1124         int (*txq_obj_new)(struct rte_eth_dev *dev, uint16_t idx);
1125         int (*txq_obj_modify)(struct mlx5_txq_obj *obj,
1126                               enum mlx5_txq_modify_type type, uint8_t dev_port);
1127         void (*txq_obj_release)(struct mlx5_txq_obj *txq_obj);
1128 };
1129
1130 #define MLX5_RSS_HASH_FIELDS_LEN RTE_DIM(mlx5_rss_hash_fields)
1131
1132 /* MR operations structure. */
1133 struct mlx5_mr_ops {
1134         mlx5_reg_mr_t reg_mr;
1135         mlx5_dereg_mr_t dereg_mr;
1136 };
1137
1138 struct mlx5_priv {
1139         struct rte_eth_dev_data *dev_data;  /* Pointer to device data. */
1140         struct mlx5_dev_ctx_shared *sh; /* Shared device context. */
1141         uint32_t dev_port; /* Device port number. */
1142         struct rte_pci_device *pci_dev; /* Backend PCI device. */
1143         struct rte_ether_addr mac[MLX5_MAX_MAC_ADDRESSES]; /* MAC addresses. */
1144         BITFIELD_DECLARE(mac_own, uint64_t, MLX5_MAX_MAC_ADDRESSES);
1145         /* Bit-field of MAC addresses owned by the PMD. */
1146         uint16_t vlan_filter[MLX5_MAX_VLAN_IDS]; /* VLAN filters table. */
1147         unsigned int vlan_filter_n; /* Number of configured VLAN filters. */
1148         /* Device properties. */
1149         uint16_t mtu; /* Configured MTU. */
1150         unsigned int isolated:1; /* Whether isolated mode is enabled. */
1151         unsigned int representor:1; /* Device is a port representor. */
1152         unsigned int master:1; /* Device is a E-Switch master. */
1153         unsigned int txpp_en:1; /* Tx packet pacing enabled. */
1154         unsigned int sampler_en:1; /* Whether support sampler. */
1155         unsigned int mtr_en:1; /* Whether support meter. */
1156         unsigned int mtr_reg_share:1; /* Whether support meter REG_C share. */
1157         uint16_t domain_id; /* Switch domain identifier. */
1158         uint16_t vport_id; /* Associated VF vport index (if any). */
1159         uint32_t vport_meta_tag; /* Used for vport index match ove VF LAG. */
1160         uint32_t vport_meta_mask; /* Used for vport index field match mask. */
1161         int32_t representor_id; /* -1 if not a representor. */
1162         int32_t pf_bond; /* >=0, representor owner PF index in bonding. */
1163         unsigned int if_index; /* Associated kernel network device index. */
1164         /* RX/TX queues. */
1165         unsigned int rxqs_n; /* RX queues array size. */
1166         unsigned int txqs_n; /* TX queues array size. */
1167         struct mlx5_rxq_data *(*rxqs)[]; /* RX queues. */
1168         struct mlx5_txq_data *(*txqs)[]; /* TX queues. */
1169         struct rte_mempool *mprq_mp; /* Mempool for Multi-Packet RQ. */
1170         struct rte_eth_rss_conf rss_conf; /* RSS configuration. */
1171         unsigned int (*reta_idx)[]; /* RETA index table. */
1172         unsigned int reta_idx_n; /* RETA index size. */
1173         struct mlx5_drop drop_queue; /* Flow drop queues. */
1174         uint32_t flows; /* RTE Flow rules. */
1175         uint32_t ctrl_flows; /* Control flow rules. */
1176         rte_spinlock_t flow_list_lock;
1177         struct mlx5_obj_ops obj_ops; /* HW objects operations. */
1178         LIST_HEAD(rxq, mlx5_rxq_ctrl) rxqsctrl; /* DPDK Rx queues. */
1179         LIST_HEAD(rxqobj, mlx5_rxq_obj) rxqsobj; /* Verbs/DevX Rx queues. */
1180         struct mlx5_cache_list hrxqs; /* Hash Rx queues. */
1181         LIST_HEAD(txq, mlx5_txq_ctrl) txqsctrl; /* DPDK Tx queues. */
1182         LIST_HEAD(txqobj, mlx5_txq_obj) txqsobj; /* Verbs/DevX Tx queues. */
1183         /* Indirection tables. */
1184         LIST_HEAD(ind_tables, mlx5_ind_table_obj) ind_tbls;
1185         /* Pointer to next element. */
1186         uint32_t refcnt; /**< Reference counter. */
1187         /**< Verbs modify header action object. */
1188         uint8_t ft_type; /**< Flow table type, Rx or Tx. */
1189         uint8_t max_lro_msg_size;
1190         /* Tags resources cache. */
1191         uint32_t link_speed_capa; /* Link speed capabilities. */
1192         struct mlx5_xstats_ctrl xstats_ctrl; /* Extended stats control. */
1193         struct mlx5_stats_ctrl stats_ctrl; /* Stats control. */
1194         struct mlx5_dev_config config; /* Device configuration. */
1195         /* Context for Verbs allocator. */
1196         int nl_socket_rdma; /* Netlink socket (NETLINK_RDMA). */
1197         int nl_socket_route; /* Netlink socket (NETLINK_ROUTE). */
1198         struct mlx5_nl_vlan_vmwa_context *vmwa_context; /* VLAN WA context. */
1199         struct mlx5_hlist *mreg_cp_tbl;
1200         /* Hash table of Rx metadata register copy table. */
1201         uint8_t mtr_sfx_reg; /* Meter prefix-suffix flow match REG_C. */
1202         uint8_t mtr_color_reg; /* Meter color match REG_C. */
1203         struct mlx5_mtr_profiles flow_meter_profiles; /* MTR profile list. */
1204         struct mlx5_legacy_flow_meters flow_meters; /* MTR list. */
1205         struct mlx5_l3t_tbl *mtr_idx_tbl; /* Meter index lookup table. */
1206         uint8_t skip_default_rss_reta; /* Skip configuration of default reta. */
1207         uint8_t fdb_def_rule; /* Whether fdb jump to table 1 is configured. */
1208         struct mlx5_mp_id mp_id; /* ID of a multi-process process */
1209         LIST_HEAD(fdir, mlx5_fdir_flow) fdir_flows; /* fdir flows. */
1210         rte_spinlock_t shared_act_sl; /* Shared actions spinlock. */
1211         uint32_t rss_shared_actions; /* RSS shared actions. */
1212         struct mlx5_devx_obj *q_counters; /* DevX queue counter object. */
1213         uint32_t counter_set_id; /* Queue counter ID to set in DevX objects. */
1214         uint8_t max_mtr_bits;
1215         /* Indicate how many bits are used by meter id at the most. */
1216         uint8_t max_mtr_flow_bits;
1217         /* Indicate how many bits are used by meter flow id at the most. */
1218 };
1219
1220 #define PORT_ID(priv) ((priv)->dev_data->port_id)
1221 #define ETH_DEV(priv) (&rte_eth_devices[PORT_ID(priv)])
1222
1223 struct rte_hairpin_peer_info {
1224         uint32_t qp_id;
1225         uint32_t vhca_id;
1226         uint16_t peer_q;
1227         uint16_t tx_explicit;
1228         uint16_t manual_bind;
1229 };
1230
1231 /* mlx5.c */
1232
1233 int mlx5_getenv_int(const char *);
1234 int mlx5_proc_priv_init(struct rte_eth_dev *dev);
1235 void mlx5_proc_priv_uninit(struct rte_eth_dev *dev);
1236 int mlx5_udp_tunnel_port_add(struct rte_eth_dev *dev,
1237                               struct rte_eth_udp_tunnel *udp_tunnel);
1238 uint16_t mlx5_eth_find_next(uint16_t port_id, struct rte_pci_device *pci_dev);
1239 int mlx5_dev_close(struct rte_eth_dev *dev);
1240 bool mlx5_is_hpf(struct rte_eth_dev *dev);
1241 void mlx5_age_event_prepare(struct mlx5_dev_ctx_shared *sh);
1242
1243 /* Macro to iterate over all valid ports for mlx5 driver. */
1244 #define MLX5_ETH_FOREACH_DEV(port_id, pci_dev) \
1245         for (port_id = mlx5_eth_find_next(0, pci_dev); \
1246              port_id < RTE_MAX_ETHPORTS; \
1247              port_id = mlx5_eth_find_next(port_id + 1, pci_dev))
1248 int mlx5_args(struct mlx5_dev_config *config, struct rte_devargs *devargs);
1249 struct mlx5_dev_ctx_shared *
1250 mlx5_alloc_shared_dev_ctx(const struct mlx5_dev_spawn_data *spawn,
1251                            const struct mlx5_dev_config *config);
1252 void mlx5_free_shared_dev_ctx(struct mlx5_dev_ctx_shared *sh);
1253 void mlx5_free_table_hash_list(struct mlx5_priv *priv);
1254 int mlx5_alloc_table_hash_list(struct mlx5_priv *priv);
1255 void mlx5_set_min_inline(struct mlx5_dev_spawn_data *spawn,
1256                          struct mlx5_dev_config *config);
1257 void mlx5_set_metadata_mask(struct rte_eth_dev *dev);
1258 int mlx5_dev_check_sibling_config(struct mlx5_priv *priv,
1259                                   struct mlx5_dev_config *config);
1260 int mlx5_dev_configure(struct rte_eth_dev *dev);
1261 int mlx5_dev_infos_get(struct rte_eth_dev *dev, struct rte_eth_dev_info *info);
1262 int mlx5_fw_version_get(struct rte_eth_dev *dev, char *fw_ver, size_t fw_size);
1263 int mlx5_dev_set_mtu(struct rte_eth_dev *dev, uint16_t mtu);
1264 int mlx5_hairpin_cap_get(struct rte_eth_dev *dev,
1265                          struct rte_eth_hairpin_cap *cap);
1266 bool mlx5_flex_parser_ecpri_exist(struct rte_eth_dev *dev);
1267 int mlx5_flex_parser_ecpri_alloc(struct rte_eth_dev *dev);
1268 int mlx5_flow_aso_age_mng_init(struct mlx5_dev_ctx_shared *sh);
1269 int mlx5_aso_flow_mtrs_mng_init(struct mlx5_priv *priv);
1270
1271 /* mlx5_ethdev.c */
1272
1273 int mlx5_dev_configure(struct rte_eth_dev *dev);
1274 int mlx5_representor_info_get(struct rte_eth_dev *dev,
1275                               struct rte_eth_representor_info *info);
1276 #define MLX5_REPRESENTOR_ID(pf, type, repr) \
1277                 (((pf) << 14) + ((type) << 12) + ((repr) & 0xfff))
1278 #define MLX5_REPRESENTOR_REPR(repr_id) \
1279                 ((repr_id) & 0xfff)
1280 #define MLX5_REPRESENTOR_TYPE(repr_id) \
1281                 (((repr_id) >> 12) & 3)
1282 uint16_t mlx5_representor_id_encode(const struct mlx5_switch_info *info,
1283                                     enum rte_eth_representor_type hpf_type);
1284 int mlx5_fw_version_get(struct rte_eth_dev *dev, char *fw_ver,
1285                         size_t fw_size);
1286 int mlx5_dev_infos_get(struct rte_eth_dev *dev,
1287                        struct rte_eth_dev_info *info);
1288 const uint32_t *mlx5_dev_supported_ptypes_get(struct rte_eth_dev *dev);
1289 int mlx5_dev_set_mtu(struct rte_eth_dev *dev, uint16_t mtu);
1290 int mlx5_hairpin_cap_get(struct rte_eth_dev *dev,
1291                          struct rte_eth_hairpin_cap *cap);
1292 eth_rx_burst_t mlx5_select_rx_function(struct rte_eth_dev *dev);
1293 struct mlx5_priv *mlx5_port_to_eswitch_info(uint16_t port, bool valid);
1294 struct mlx5_priv *mlx5_dev_to_eswitch_info(struct rte_eth_dev *dev);
1295 int mlx5_dev_configure_rss_reta(struct rte_eth_dev *dev);
1296
1297 /* mlx5_ethdev_os.c */
1298
1299 int mlx5_get_ifname(const struct rte_eth_dev *dev,
1300                         char (*ifname)[MLX5_NAMESIZE]);
1301 unsigned int mlx5_ifindex(const struct rte_eth_dev *dev);
1302 int mlx5_get_mac(struct rte_eth_dev *dev, uint8_t (*mac)[RTE_ETHER_ADDR_LEN]);
1303 int mlx5_get_mtu(struct rte_eth_dev *dev, uint16_t *mtu);
1304 int mlx5_set_mtu(struct rte_eth_dev *dev, uint16_t mtu);
1305 int mlx5_read_clock(struct rte_eth_dev *dev, uint64_t *clock);
1306 int mlx5_link_update(struct rte_eth_dev *dev, int wait_to_complete);
1307 int mlx5_dev_get_flow_ctrl(struct rte_eth_dev *dev,
1308                            struct rte_eth_fc_conf *fc_conf);
1309 int mlx5_dev_set_flow_ctrl(struct rte_eth_dev *dev,
1310                            struct rte_eth_fc_conf *fc_conf);
1311 void mlx5_dev_interrupt_handler(void *arg);
1312 void mlx5_dev_interrupt_handler_devx(void *arg);
1313 int mlx5_set_link_down(struct rte_eth_dev *dev);
1314 int mlx5_set_link_up(struct rte_eth_dev *dev);
1315 int mlx5_is_removed(struct rte_eth_dev *dev);
1316 int mlx5_sysfs_switch_info(unsigned int ifindex,
1317                            struct mlx5_switch_info *info);
1318 void mlx5_translate_port_name(const char *port_name_in,
1319                               struct mlx5_switch_info *port_info_out);
1320 void mlx5_intr_callback_unregister(const struct rte_intr_handle *handle,
1321                                    rte_intr_callback_fn cb_fn, void *cb_arg);
1322 int mlx5_sysfs_bond_info(unsigned int pf_ifindex, unsigned int *ifindex,
1323                          char *ifname);
1324 int mlx5_get_module_info(struct rte_eth_dev *dev,
1325                          struct rte_eth_dev_module_info *modinfo);
1326 int mlx5_get_module_eeprom(struct rte_eth_dev *dev,
1327                            struct rte_dev_eeprom_info *info);
1328 int mlx5_os_read_dev_stat(struct mlx5_priv *priv,
1329                           const char *ctr_name, uint64_t *stat);
1330 int mlx5_os_read_dev_counters(struct rte_eth_dev *dev, uint64_t *stats);
1331 int mlx5_os_get_stats_n(struct rte_eth_dev *dev);
1332 void mlx5_os_stats_init(struct rte_eth_dev *dev);
1333
1334 /* mlx5_mac.c */
1335
1336 void mlx5_mac_addr_remove(struct rte_eth_dev *dev, uint32_t index);
1337 int mlx5_mac_addr_add(struct rte_eth_dev *dev, struct rte_ether_addr *mac,
1338                       uint32_t index, uint32_t vmdq);
1339 int mlx5_mac_addr_set(struct rte_eth_dev *dev, struct rte_ether_addr *mac_addr);
1340 int mlx5_set_mc_addr_list(struct rte_eth_dev *dev,
1341                         struct rte_ether_addr *mc_addr_set,
1342                         uint32_t nb_mc_addr);
1343
1344 /* mlx5_rss.c */
1345
1346 int mlx5_rss_hash_update(struct rte_eth_dev *dev,
1347                          struct rte_eth_rss_conf *rss_conf);
1348 int mlx5_rss_hash_conf_get(struct rte_eth_dev *dev,
1349                            struct rte_eth_rss_conf *rss_conf);
1350 int mlx5_rss_reta_index_resize(struct rte_eth_dev *dev, unsigned int reta_size);
1351 int mlx5_dev_rss_reta_query(struct rte_eth_dev *dev,
1352                             struct rte_eth_rss_reta_entry64 *reta_conf,
1353                             uint16_t reta_size);
1354 int mlx5_dev_rss_reta_update(struct rte_eth_dev *dev,
1355                              struct rte_eth_rss_reta_entry64 *reta_conf,
1356                              uint16_t reta_size);
1357
1358 /* mlx5_rxmode.c */
1359
1360 int mlx5_promiscuous_enable(struct rte_eth_dev *dev);
1361 int mlx5_promiscuous_disable(struct rte_eth_dev *dev);
1362 int mlx5_allmulticast_enable(struct rte_eth_dev *dev);
1363 int mlx5_allmulticast_disable(struct rte_eth_dev *dev);
1364
1365 /* mlx5_stats.c */
1366
1367 int mlx5_stats_get(struct rte_eth_dev *dev, struct rte_eth_stats *stats);
1368 int mlx5_stats_reset(struct rte_eth_dev *dev);
1369 int mlx5_xstats_get(struct rte_eth_dev *dev, struct rte_eth_xstat *stats,
1370                     unsigned int n);
1371 int mlx5_xstats_reset(struct rte_eth_dev *dev);
1372 int mlx5_xstats_get_names(struct rte_eth_dev *dev __rte_unused,
1373                           struct rte_eth_xstat_name *xstats_names,
1374                           unsigned int n);
1375
1376 /* mlx5_vlan.c */
1377
1378 int mlx5_vlan_filter_set(struct rte_eth_dev *dev, uint16_t vlan_id, int on);
1379 void mlx5_vlan_strip_queue_set(struct rte_eth_dev *dev, uint16_t queue, int on);
1380 int mlx5_vlan_offload_set(struct rte_eth_dev *dev, int mask);
1381
1382 /* mlx5_vlan_os.c */
1383
1384 void mlx5_vlan_vmwa_exit(void *ctx);
1385 void mlx5_vlan_vmwa_release(struct rte_eth_dev *dev,
1386                             struct mlx5_vf_vlan *vf_vlan);
1387 void mlx5_vlan_vmwa_acquire(struct rte_eth_dev *dev,
1388                             struct mlx5_vf_vlan *vf_vlan);
1389 void *mlx5_vlan_vmwa_init(struct rte_eth_dev *dev, uint32_t ifindex);
1390
1391 /* mlx5_trigger.c */
1392
1393 int mlx5_dev_start(struct rte_eth_dev *dev);
1394 int mlx5_dev_stop(struct rte_eth_dev *dev);
1395 int mlx5_traffic_enable(struct rte_eth_dev *dev);
1396 void mlx5_traffic_disable(struct rte_eth_dev *dev);
1397 int mlx5_traffic_restart(struct rte_eth_dev *dev);
1398 int mlx5_hairpin_queue_peer_update(struct rte_eth_dev *dev, uint16_t peer_queue,
1399                                    struct rte_hairpin_peer_info *current_info,
1400                                    struct rte_hairpin_peer_info *peer_info,
1401                                    uint32_t direction);
1402 int mlx5_hairpin_queue_peer_bind(struct rte_eth_dev *dev, uint16_t cur_queue,
1403                                  struct rte_hairpin_peer_info *peer_info,
1404                                  uint32_t direction);
1405 int mlx5_hairpin_queue_peer_unbind(struct rte_eth_dev *dev, uint16_t cur_queue,
1406                                    uint32_t direction);
1407 int mlx5_hairpin_bind(struct rte_eth_dev *dev, uint16_t rx_port);
1408 int mlx5_hairpin_unbind(struct rte_eth_dev *dev, uint16_t rx_port);
1409 int mlx5_hairpin_get_peer_ports(struct rte_eth_dev *dev, uint16_t *peer_ports,
1410                                 size_t len, uint32_t direction);
1411
1412 /* mlx5_flow.c */
1413
1414 int mlx5_flow_discover_mreg_c(struct rte_eth_dev *eth_dev);
1415 bool mlx5_flow_ext_mreg_supported(struct rte_eth_dev *dev);
1416 void mlx5_flow_print(struct rte_flow *flow);
1417 int mlx5_flow_validate(struct rte_eth_dev *dev,
1418                        const struct rte_flow_attr *attr,
1419                        const struct rte_flow_item items[],
1420                        const struct rte_flow_action actions[],
1421                        struct rte_flow_error *error);
1422 struct rte_flow *mlx5_flow_create(struct rte_eth_dev *dev,
1423                                   const struct rte_flow_attr *attr,
1424                                   const struct rte_flow_item items[],
1425                                   const struct rte_flow_action actions[],
1426                                   struct rte_flow_error *error);
1427 int mlx5_flow_destroy(struct rte_eth_dev *dev, struct rte_flow *flow,
1428                       struct rte_flow_error *error);
1429 void mlx5_flow_list_flush(struct rte_eth_dev *dev, uint32_t *list, bool active);
1430 int mlx5_flow_flush(struct rte_eth_dev *dev, struct rte_flow_error *error);
1431 int mlx5_flow_query(struct rte_eth_dev *dev, struct rte_flow *flow,
1432                     const struct rte_flow_action *action, void *data,
1433                     struct rte_flow_error *error);
1434 int mlx5_flow_isolate(struct rte_eth_dev *dev, int enable,
1435                       struct rte_flow_error *error);
1436 int mlx5_flow_ops_get(struct rte_eth_dev *dev, const struct rte_flow_ops **ops);
1437 int mlx5_flow_start_default(struct rte_eth_dev *dev);
1438 void mlx5_flow_stop_default(struct rte_eth_dev *dev);
1439 int mlx5_flow_verify(struct rte_eth_dev *dev);
1440 int mlx5_ctrl_flow_source_queue(struct rte_eth_dev *dev, uint32_t queue);
1441 int mlx5_ctrl_flow_vlan(struct rte_eth_dev *dev,
1442                         struct rte_flow_item_eth *eth_spec,
1443                         struct rte_flow_item_eth *eth_mask,
1444                         struct rte_flow_item_vlan *vlan_spec,
1445                         struct rte_flow_item_vlan *vlan_mask);
1446 int mlx5_ctrl_flow(struct rte_eth_dev *dev,
1447                    struct rte_flow_item_eth *eth_spec,
1448                    struct rte_flow_item_eth *eth_mask);
1449 int mlx5_flow_lacp_miss(struct rte_eth_dev *dev);
1450 struct rte_flow *mlx5_flow_create_esw_table_zero_flow(struct rte_eth_dev *dev);
1451 int mlx5_flow_create_drop_queue(struct rte_eth_dev *dev);
1452 void mlx5_flow_delete_drop_queue(struct rte_eth_dev *dev);
1453 void mlx5_flow_async_pool_query_handle(struct mlx5_dev_ctx_shared *sh,
1454                                        uint64_t async_id, int status);
1455 void mlx5_set_query_alarm(struct mlx5_dev_ctx_shared *sh);
1456 void mlx5_flow_query_alarm(void *arg);
1457 uint32_t mlx5_counter_alloc(struct rte_eth_dev *dev);
1458 void mlx5_counter_free(struct rte_eth_dev *dev, uint32_t cnt);
1459 int mlx5_counter_query(struct rte_eth_dev *dev, uint32_t cnt,
1460                        bool clear, uint64_t *pkts, uint64_t *bytes);
1461 int mlx5_flow_dev_dump(struct rte_eth_dev *dev, struct rte_flow *flow,
1462                         FILE *file, struct rte_flow_error *error);
1463 void mlx5_flow_rxq_dynf_metadata_set(struct rte_eth_dev *dev);
1464 int mlx5_flow_get_aged_flows(struct rte_eth_dev *dev, void **contexts,
1465                         uint32_t nb_contexts, struct rte_flow_error *error);
1466
1467 /* mlx5_mp_os.c */
1468
1469 int mlx5_mp_os_primary_handle(const struct rte_mp_msg *mp_msg,
1470                               const void *peer);
1471 int mlx5_mp_os_secondary_handle(const struct rte_mp_msg *mp_msg,
1472                                 const void *peer);
1473 void mlx5_mp_os_req_start_rxtx(struct rte_eth_dev *dev);
1474 void mlx5_mp_os_req_stop_rxtx(struct rte_eth_dev *dev);
1475 int mlx5_mp_os_req_queue_control(struct rte_eth_dev *dev, uint16_t queue_id,
1476                                  enum mlx5_mp_req_type req_type);
1477
1478 /* mlx5_socket.c */
1479
1480 int mlx5_pmd_socket_init(void);
1481
1482 /* mlx5_flow_meter.c */
1483
1484 int mlx5_flow_meter_ops_get(struct rte_eth_dev *dev, void *arg);
1485 struct mlx5_flow_meter_info *mlx5_flow_meter_find(struct mlx5_priv *priv,
1486                 uint32_t meter_id, uint32_t *mtr_idx);
1487 struct mlx5_flow_meter_info *
1488 flow_dv_meter_find_by_idx(struct mlx5_priv *priv, uint32_t idx);
1489 int mlx5_flow_meter_attach(struct mlx5_priv *priv,
1490                            struct mlx5_flow_meter_info *fm,
1491                            const struct rte_flow_attr *attr,
1492                            struct rte_flow_error *error);
1493 void mlx5_flow_meter_detach(struct mlx5_priv *priv,
1494                             struct mlx5_flow_meter_info *fm);
1495
1496 /* mlx5_os.c */
1497 struct rte_pci_driver;
1498 int mlx5_os_get_dev_attr(void *ctx, struct mlx5_dev_attr *dev_attr);
1499 void mlx5_os_free_shared_dr(struct mlx5_priv *priv);
1500 int mlx5_os_open_device(const struct mlx5_dev_spawn_data *spawn,
1501                          const struct mlx5_dev_config *config,
1502                          struct mlx5_dev_ctx_shared *sh);
1503 int mlx5_os_get_pdn(void *pd, uint32_t *pdn);
1504 int mlx5_os_pci_probe(struct rte_pci_driver *pci_drv __rte_unused,
1505                        struct rte_pci_device *pci_dev);
1506 void mlx5_os_dev_shared_handler_install(struct mlx5_dev_ctx_shared *sh);
1507 void mlx5_os_dev_shared_handler_uninstall(struct mlx5_dev_ctx_shared *sh);
1508 void mlx5_os_set_reg_mr_cb(mlx5_reg_mr_t *reg_mr_cb,
1509                            mlx5_dereg_mr_t *dereg_mr_cb);
1510 void mlx5_os_mac_addr_remove(struct rte_eth_dev *dev, uint32_t index);
1511 int mlx5_os_mac_addr_add(struct rte_eth_dev *dev, struct rte_ether_addr *mac,
1512                          uint32_t index);
1513 int mlx5_os_vf_mac_addr_modify(struct mlx5_priv *priv, unsigned int iface_idx,
1514                                struct rte_ether_addr *mac_addr,
1515                                int vf_index);
1516 int mlx5_os_set_promisc(struct rte_eth_dev *dev, int enable);
1517 int mlx5_os_set_allmulti(struct rte_eth_dev *dev, int enable);
1518 int mlx5_os_set_nonblock_channel_fd(int fd);
1519 void mlx5_os_mac_addr_flush(struct rte_eth_dev *dev);
1520
1521 /* mlx5_txpp.c */
1522
1523 int mlx5_txpp_start(struct rte_eth_dev *dev);
1524 void mlx5_txpp_stop(struct rte_eth_dev *dev);
1525 int mlx5_txpp_read_clock(struct rte_eth_dev *dev, uint64_t *timestamp);
1526 int mlx5_txpp_xstats_get(struct rte_eth_dev *dev,
1527                          struct rte_eth_xstat *stats,
1528                          unsigned int n, unsigned int n_used);
1529 int mlx5_txpp_xstats_reset(struct rte_eth_dev *dev);
1530 int mlx5_txpp_xstats_get_names(struct rte_eth_dev *dev,
1531                                struct rte_eth_xstat_name *xstats_names,
1532                                unsigned int n, unsigned int n_used);
1533 void mlx5_txpp_interrupt_handler(void *cb_arg);
1534
1535 /* mlx5_rxtx.c */
1536
1537 eth_tx_burst_t mlx5_select_tx_function(struct rte_eth_dev *dev);
1538
1539 /* mlx5_flow_aso.c */
1540
1541 int mlx5_aso_queue_init(struct mlx5_dev_ctx_shared *sh,
1542                 enum mlx5_access_aso_opc_mod aso_opc_mod);
1543 int mlx5_aso_flow_hit_queue_poll_start(struct mlx5_dev_ctx_shared *sh);
1544 int mlx5_aso_flow_hit_queue_poll_stop(struct mlx5_dev_ctx_shared *sh);
1545 void mlx5_aso_queue_uninit(struct mlx5_dev_ctx_shared *sh,
1546                 enum mlx5_access_aso_opc_mod aso_opc_mod);
1547 int mlx5_aso_meter_update_by_wqe(struct mlx5_dev_ctx_shared *sh,
1548                 struct mlx5_aso_mtr *mtr);
1549 int mlx5_aso_mtr_wait(struct mlx5_dev_ctx_shared *sh,
1550                 struct mlx5_aso_mtr *mtr);
1551
1552 #endif /* RTE_PMD_MLX5_H_ */