drivers/net/mlx5/mlx5.h

   1 /* SPDX-License-Identifier: BSD-3-Clause
   2  * Copyright 2015 6WIND S.A.
   3  * Copyright 2015 Mellanox Technologies, Ltd
   4  */
   5
   6 #ifndef RTE_PMD_MLX5_H_
   7 #define RTE_PMD_MLX5_H_
   8
   9 #include <stddef.h>
  10 #include <stdbool.h>
  11 #include <stdint.h>
  12 #include <limits.h>
  13 #include <net/if.h>
  14 #include <netinet/in.h>
  15 #include <sys/queue.h>
  16
  17 /* Verbs header. */
  18 /* ISO C doesn't support unnamed structs/unions, disabling -pedantic. */
  19 #ifdef PEDANTIC
  20 #pragma GCC diagnostic ignored "-Wpedantic"
  21 #endif
  22 #include <infiniband/verbs.h>
  23 #ifdef PEDANTIC
  24 #pragma GCC diagnostic error "-Wpedantic"
  25 #endif
  26
  27 #include <rte_pci.h>
  28 #include <rte_ether.h>
  29 #include <rte_ethdev_driver.h>
  30 #include <rte_rwlock.h>
  31 #include <rte_interrupts.h>
  32 #include <rte_errno.h>
  33 #include <rte_flow.h>
  34
  35 #include <mlx5_glue.h>
  36 #include <mlx5_devx_cmds.h>
  37 #include <mlx5_prm.h>
  38 #include <mlx5_nl.h>
  39 #include <mlx5_common_mp.h>
  40 #include <mlx5_common_mr.h>
  41
  42 #include "mlx5_defs.h"
  43 #include "mlx5_utils.h"
  44 #include "mlx5_autoconf.h"
  45
  46
  47 enum mlx5_ipool_index {
  48 #ifdef HAVE_IBV_FLOW_DV_SUPPORT
  49         MLX5_IPOOL_DECAP_ENCAP = 0, /* Pool for encap/decap resource. */
  50         MLX5_IPOOL_PUSH_VLAN, /* Pool for push vlan resource. */
  51         MLX5_IPOOL_TAG, /* Pool for tag resource. */
  52         MLX5_IPOOL_PORT_ID, /* Pool for port id resource. */
  53         MLX5_IPOOL_JUMP, /* Pool for jump resource. */
  54 #endif
  55         MLX5_IPOOL_MTR, /* Pool for meter resource. */
  56         MLX5_IPOOL_MCP, /* Pool for metadata resource. */
  57         MLX5_IPOOL_HRXQ, /* Pool for hrxq resource. */
  58         MLX5_IPOOL_MLX5_FLOW, /* Pool for mlx5 flow handle. */
  59         MLX5_IPOOL_MAX,
  60 };
  61
  62 /** Key string for IPC. */
  63 #define MLX5_MP_NAME "net_mlx5_mp"
  64
  65
  66 LIST_HEAD(mlx5_dev_list, mlx5_ibv_shared);
  67
  68 /* Shared data between primary and secondary processes. */
  69 struct mlx5_shared_data {
  70         rte_spinlock_t lock;
  71         /* Global spinlock for primary and secondary processes. */
  72         int init_done; /* Whether primary has done initialization. */
  73         unsigned int secondary_cnt; /* Number of secondary processes init'd. */
  74         struct mlx5_dev_list mem_event_cb_list;
  75         rte_rwlock_t mem_event_rwlock;
  76 };
  77
  78 /* Per-process data structure, not visible to other processes. */
  79 struct mlx5_local_data {
  80         int init_done; /* Whether a secondary has done initialization. */
  81 };
  82
  83 extern struct mlx5_shared_data *mlx5_shared_data;
  84
  85 struct mlx5_counter_ctrl {
  86         /* Name of the counter. */
  87         char dpdk_name[RTE_ETH_XSTATS_NAME_SIZE];
  88         /* Name of the counter on the device table. */
  89         char ctr_name[RTE_ETH_XSTATS_NAME_SIZE];
  90         uint32_t ib:1; /**< Nonzero for IB counters. */
  91 };
  92
  93 struct mlx5_xstats_ctrl {
  94         /* Number of device stats. */
  95         uint16_t stats_n;
  96         /* Number of device stats identified by PMD. */
  97         uint16_t  mlx5_stats_n;
  98         /* Index in the device counters table. */
  99         uint16_t dev_table_idx[MLX5_MAX_XSTATS];
 100         uint64_t base[MLX5_MAX_XSTATS];
 101         uint64_t xstats[MLX5_MAX_XSTATS];
 102         uint64_t hw_stats[MLX5_MAX_XSTATS];
 103         struct mlx5_counter_ctrl info[MLX5_MAX_XSTATS];
 104 };
 105
 106 struct mlx5_stats_ctrl {
 107         /* Base for imissed counter. */
 108         uint64_t imissed_base;
 109         uint64_t imissed;
 110 };
 111
 112 /* Flow list . */
 113 TAILQ_HEAD(mlx5_flows, rte_flow);
 114
 115 /* Default PMD specific parameter value. */
 116 #define MLX5_ARG_UNSET (-1)
 117
 118 #define MLX5_LRO_SUPPORTED(dev) \
 119         (((struct mlx5_priv *)((dev)->data->dev_private))->config.lro.supported)
 120
 121 /* Maximal size of coalesced segment for LRO is set in chunks of 256 Bytes. */
 122 #define MLX5_LRO_SEG_CHUNK_SIZE 256u
 123
 124 /* Maximal size of aggregated LRO packet. */
 125 #define MLX5_MAX_LRO_SIZE (UINT8_MAX * MLX5_LRO_SEG_CHUNK_SIZE)
 126
 127 /* LRO configurations structure. */
 128 struct mlx5_lro_config {
 129         uint32_t supported:1; /* Whether LRO is supported. */
 130         uint32_t timeout; /* User configuration. */
 131 };
 132
 133 /*
 134  * Device configuration structure.
 135  *
 136  * Merged configuration from:
 137  *
 138  *  - Device capabilities,
 139  *  - User device parameters disabled features.
 140  */
 141 struct mlx5_dev_config {
 142         unsigned int hw_csum:1; /* Checksum offload is supported. */
 143         unsigned int hw_vlan_strip:1; /* VLAN stripping is supported. */
 144         unsigned int hw_vlan_insert:1; /* VLAN insertion in WQE is supported. */
 145         unsigned int hw_fcs_strip:1; /* FCS stripping is supported. */
 146         unsigned int hw_padding:1; /* End alignment padding is supported. */
 147         unsigned int vf:1; /* This is a VF. */
 148         unsigned int tunnel_en:1;
 149         /* Whether tunnel stateless offloads are supported. */
 150         unsigned int mpls_en:1; /* MPLS over GRE/UDP is enabled. */
 151         unsigned int cqe_comp:1; /* CQE compression is enabled. */
 152         unsigned int cqe_pad:1; /* CQE padding is enabled. */
 153         unsigned int tso:1; /* Whether TSO is supported. */
 154         unsigned int rx_vec_en:1; /* Rx vector is enabled. */
 155         unsigned int mr_ext_memseg_en:1;
 156         /* Whether memseg should be extended for MR creation. */
 157         unsigned int l3_vxlan_en:1; /* Enable L3 VXLAN flow creation. */
 158         unsigned int vf_nl_en:1; /* Enable Netlink requests in VF mode. */
 159         unsigned int dv_esw_en:1; /* Enable E-Switch DV flow. */
 160         unsigned int dv_flow_en:1; /* Enable DV flow. */
 161         unsigned int dv_xmeta_en:2; /* Enable extensive flow metadata. */
 162         unsigned int swp:1; /* Tx generic tunnel checksum and TSO offload. */
 163         unsigned int devx:1; /* Whether devx interface is available or not. */
 164         unsigned int dest_tir:1; /* Whether advanced DR API is available. */
 165         struct {
 166                 unsigned int enabled:1; /* Whether MPRQ is enabled. */
 167                 unsigned int stride_num_n; /* Number of strides. */
 168                 unsigned int stride_size_n; /* Size of a stride. */
 169                 unsigned int min_stride_size_n; /* Min size of a stride. */
 170                 unsigned int max_stride_size_n; /* Max size of a stride. */
 171                 unsigned int max_memcpy_len;
 172                 /* Maximum packet size to memcpy Rx packets. */
 173                 unsigned int min_rxqs_num;
 174                 /* Rx queue count threshold to enable MPRQ. */
 175         } mprq; /* Configurations for Multi-Packet RQ. */
 176         int mps; /* Multi-packet send supported mode. */
 177         int dbnc; /* Skip doorbell register write barrier. */
 178         unsigned int flow_prio; /* Number of flow priorities. */
 179         enum modify_reg flow_mreg_c[MLX5_MREG_C_NUM];
 180         /* Availibility of mreg_c's. */
 181         unsigned int tso_max_payload_sz; /* Maximum TCP payload for TSO. */
 182         unsigned int ind_table_max_size; /* Maximum indirection table size. */
 183         unsigned int max_dump_files_num; /* Maximum dump files per queue. */
 184         unsigned int log_hp_size; /* Single hairpin queue data size in total. */
 185         int txqs_inline; /* Queue number threshold for inlining. */
 186         int txq_inline_min; /* Minimal amount of data bytes to inline. */
 187         int txq_inline_max; /* Max packet size for inlining with SEND. */
 188         int txq_inline_mpw; /* Max packet size for inlining with eMPW. */
 189         struct mlx5_hca_attr hca_attr; /* HCA attributes. */
 190         struct mlx5_lro_config lro; /* LRO configuration. */
 191 };
 192
 193
 194 /**
 195  * Type of object being allocated.
 196  */
 197 enum mlx5_verbs_alloc_type {
 198         MLX5_VERBS_ALLOC_TYPE_NONE,
 199         MLX5_VERBS_ALLOC_TYPE_TX_QUEUE,
 200         MLX5_VERBS_ALLOC_TYPE_RX_QUEUE,
 201 };
 202
 203 /* Structure for VF VLAN workaround. */
 204 struct mlx5_vf_vlan {
 205         uint32_t tag:12;
 206         uint32_t created:1;
 207 };
 208
 209 /**
 210  * Verbs allocator needs a context to know in the callback which kind of
 211  * resources it is allocating.
 212  */
 213 struct mlx5_verbs_alloc_ctx {
 214         enum mlx5_verbs_alloc_type type; /* Kind of object being allocated. */
 215         const void *obj; /* Pointer to the DPDK object. */
 216 };
 217
 218 /* Flow drop context necessary due to Verbs API. */
 219 struct mlx5_drop {
 220         struct mlx5_hrxq *hrxq; /* Hash Rx queue queue. */
 221         struct mlx5_rxq_obj *rxq; /* Rx queue object. */
 222 };
 223
 224 #define MLX5_COUNTERS_PER_POOL 512
 225 #define MLX5_MAX_PENDING_QUERIES 4
 226 #define MLX5_CNT_CONTAINER_RESIZE 64
 227 /*
 228  * The pool index and offset of counter in the pool array makes up the
 229  * counter index. In case the counter is from pool 0 and offset 0, it
 230  * should plus 1 to avoid index 0, since 0 means invalid counter index
 231  * currently.
 232  */
 233 #define MLX5_MAKE_CNT_IDX(pi, offset) \
 234         ((pi) * MLX5_COUNTERS_PER_POOL + (offset) + 1)
 235 #define MLX5_CNT_TO_CNT_EXT(pool, cnt) (&((struct mlx5_flow_counter_ext *) \
 236                             ((pool) + 1))[((cnt) - (pool)->counters_raw)])
 237 #define MLX5_GET_POOL_CNT_EXT(pool, offset) \
 238                               (&((struct mlx5_flow_counter_ext *) \
 239                               ((pool) + 1))[offset])
 240
 241 struct mlx5_flow_counter_pool;
 242
 243 struct flow_counter_stats {
 244         uint64_t hits;
 245         uint64_t bytes;
 246 };
 247
 248 /* Generic counters information. */
 249 struct mlx5_flow_counter {
 250         TAILQ_ENTRY(mlx5_flow_counter) next;
 251         /**< Pointer to the next flow counter structure. */
 252         union {
 253                 uint64_t hits; /**< Reset value of hits packets. */
 254                 int64_t query_gen; /**< Generation of the last release. */
 255         };
 256         uint64_t bytes; /**< Reset value of bytes. */
 257         void *action; /**< Pointer to the dv action. */
 258 };
 259
 260 /* Extend counters information for none batch counters. */
 261 struct mlx5_flow_counter_ext {
 262         uint32_t shared:1; /**< Share counter ID with other flow rules. */
 263         uint32_t batch: 1;
 264         /**< Whether the counter was allocated by batch command. */
 265         uint32_t ref_cnt:30; /**< Reference counter. */
 266         uint32_t id; /**< User counter ID. */
 267         union {  /**< Holds the counters for the rule. */
 268 #if defined(HAVE_IBV_DEVICE_COUNTERS_SET_V42)
 269                 struct ibv_counter_set *cs;
 270 #elif defined(HAVE_IBV_DEVICE_COUNTERS_SET_V45)
 271                 struct ibv_counters *cs;
 272 #endif
 273                 struct mlx5_devx_obj *dcs; /**< Counter Devx object. */
 274         };
 275 };
 276
 277
 278 TAILQ_HEAD(mlx5_counters, mlx5_flow_counter);
 279
 280 /* Generic counter pool structure - query is in pool resolution. */
 281 struct mlx5_flow_counter_pool {
 282         TAILQ_ENTRY(mlx5_flow_counter_pool) next;
 283         struct mlx5_counters counters; /* Free counter list. */
 284         union {
 285                 struct mlx5_devx_obj *min_dcs;
 286                 rte_atomic64_t a64_dcs;
 287         };
 288         /* The devx object of the minimum counter ID. */
 289         rte_atomic64_t start_query_gen; /* Query start round. */
 290         rte_atomic64_t end_query_gen; /* Query end round. */
 291         uint32_t index; /* Pool index in container. */
 292         rte_spinlock_t sl; /* The pool lock. */
 293         struct mlx5_counter_stats_raw *raw;
 294         struct mlx5_counter_stats_raw *raw_hw; /* The raw on HW working. */
 295         struct mlx5_flow_counter counters_raw[MLX5_COUNTERS_PER_POOL];
 296         /* The pool counters memory. */
 297 };
 298
 299 struct mlx5_counter_stats_raw;
 300
 301 /* Memory management structure for group of counter statistics raws. */
 302 struct mlx5_counter_stats_mem_mng {
 303         LIST_ENTRY(mlx5_counter_stats_mem_mng) next;
 304         struct mlx5_counter_stats_raw *raws;
 305         struct mlx5_devx_obj *dm;
 306         struct mlx5dv_devx_umem *umem;
 307 };
 308
 309 /* Raw memory structure for the counter statistics values of a pool. */
 310 struct mlx5_counter_stats_raw {
 311         LIST_ENTRY(mlx5_counter_stats_raw) next;
 312         int min_dcs_id;
 313         struct mlx5_counter_stats_mem_mng *mem_mng;
 314         volatile struct flow_counter_stats *data;
 315 };
 316
 317 TAILQ_HEAD(mlx5_counter_pools, mlx5_flow_counter_pool);
 318
 319 /* Container structure for counter pools. */
 320 struct mlx5_pools_container {
 321         rte_atomic16_t n_valid; /* Number of valid pools. */
 322         uint16_t n; /* Number of pools. */
 323         struct mlx5_counter_pools pool_list; /* Counter pool list. */
 324         struct mlx5_flow_counter_pool **pools; /* Counter pool array. */
 325         struct mlx5_counter_stats_mem_mng *init_mem_mng;
 326         /* Hold the memory management for the next allocated pools raws. */
 327 };
 328
 329 /* Counter global management structure. */
 330 struct mlx5_flow_counter_mng {
 331         uint8_t mhi[2]; /* master \ host container index. */
 332         struct mlx5_pools_container ccont[2 * 2];
 333         /* 2 containers for single and for batch for double-buffer. */
 334         struct mlx5_counters flow_counters; /* Legacy flow counter list. */
 335         uint8_t pending_queries;
 336         uint8_t batch;
 337         uint16_t pool_index;
 338         uint8_t query_thread_on;
 339         LIST_HEAD(mem_mngs, mlx5_counter_stats_mem_mng) mem_mngs;
 340         LIST_HEAD(stat_raws, mlx5_counter_stats_raw) free_stat_raws;
 341 };
 342
 343 /* Per port data of shared IB device. */
 344 struct mlx5_ibv_shared_port {
 345         uint32_t ih_port_id;
 346         uint32_t devx_ih_port_id;
 347         /*
 348          * Interrupt handler port_id. Used by shared interrupt
 349          * handler to find the corresponding rte_eth device
 350          * by IB port index. If value is equal or greater
 351          * RTE_MAX_ETHPORTS it means there is no subhandler
 352          * installed for specified IB port index.
 353          */
 354 };
 355
 356 /* Table key of the hash organization. */
 357 union mlx5_flow_tbl_key {
 358         struct {
 359                 /* Table ID should be at the lowest address. */
 360                 uint32_t table_id;      /**< ID of the table. */
 361                 uint16_t reserved;      /**< must be zero for comparison. */
 362                 uint8_t domain;         /**< 1 - FDB, 0 - NIC TX/RX. */
 363                 uint8_t direction;      /**< 1 - egress, 0 - ingress. */
 364         };
 365         uint64_t v64;                   /**< full 64bits value of key */
 366 };
 367
 368 /* Table structure. */
 369 struct mlx5_flow_tbl_resource {
 370         void *obj; /**< Pointer to DR table object. */
 371         rte_atomic32_t refcnt; /**< Reference counter. */
 372 };
 373
 374 #define MLX5_MAX_TABLES UINT16_MAX
 375 #define MLX5_FLOW_TABLE_LEVEL_METER (UINT16_MAX - 3)
 376 #define MLX5_FLOW_TABLE_LEVEL_SUFFIX (UINT16_MAX - 2)
 377 #define MLX5_HAIRPIN_TX_TABLE (UINT16_MAX - 1)
 378 /* Reserve the last two tables for metadata register copy. */
 379 #define MLX5_FLOW_MREG_ACT_TABLE_GROUP (MLX5_MAX_TABLES - 1)
 380 #define MLX5_FLOW_MREG_CP_TABLE_GROUP (MLX5_MAX_TABLES - 2)
 381 /* Tables for metering splits should be added here. */
 382 #define MLX5_MAX_TABLES_EXTERNAL (MLX5_MAX_TABLES - 3)
 383 #define MLX5_MAX_TABLES_FDB UINT16_MAX
 384
 385 #define MLX5_DBR_PAGE_SIZE 4096 /* Must be >= 512. */
 386 #define MLX5_DBR_SIZE 8
 387 #define MLX5_DBR_PER_PAGE (MLX5_DBR_PAGE_SIZE / MLX5_DBR_SIZE)
 388 #define MLX5_DBR_BITMAP_SIZE (MLX5_DBR_PER_PAGE / 64)
 389
 390 struct mlx5_devx_dbr_page {
 391         /* Door-bell records, must be first member in structure. */
 392         uint8_t dbrs[MLX5_DBR_PAGE_SIZE];
 393         LIST_ENTRY(mlx5_devx_dbr_page) next; /* Pointer to the next element. */
 394         struct mlx5dv_devx_umem *umem;
 395         uint32_t dbr_count; /* Number of door-bell records in use. */
 396         /* 1 bit marks matching door-bell is in use. */
 397         uint64_t dbr_bitmap[MLX5_DBR_BITMAP_SIZE];
 398 };
 399
 400 /* ID generation structure. */
 401 struct mlx5_flow_id_pool {
 402         uint32_t *free_arr; /**< Pointer to the a array of free values. */
 403         uint32_t base_index;
 404         /**< The next index that can be used without any free elements. */
 405         uint32_t *curr; /**< Pointer to the index to pop. */
 406         uint32_t *last; /**< Pointer to the last element in the empty arrray. */
 407         uint32_t max_id; /**< Maximum id can be allocated from the pool. */
 408 };
 409
 410 /*
 411  * Shared Infiniband device context for Master/Representors
 412  * which belong to same IB device with multiple IB ports.
 413  **/
 414 struct mlx5_ibv_shared {
 415         LIST_ENTRY(mlx5_ibv_shared) next;
 416         uint32_t refcnt;
 417         uint32_t devx:1; /* Opened with DV. */
 418         uint32_t max_port; /* Maximal IB device port index. */
 419         struct ibv_context *ctx; /* Verbs/DV context. */
 420         struct ibv_pd *pd; /* Protection Domain. */
 421         uint32_t pdn; /* Protection Domain number. */
 422         uint32_t tdn; /* Transport Domain number. */
 423         char ibdev_name[IBV_SYSFS_NAME_MAX]; /* IB device name. */
 424         char ibdev_path[IBV_SYSFS_PATH_MAX]; /* IB device path for secondary */
 425         struct ibv_device_attr_ex device_attr; /* Device properties. */
 426         LIST_ENTRY(mlx5_ibv_shared) mem_event_cb;
 427         /**< Called by memory event callback. */
 428         struct mlx5_mr_share_cache share_cache;
 429         /* Shared DV/DR flow data section. */
 430         pthread_mutex_t dv_mutex; /* DV context mutex. */
 431         uint32_t dv_meta_mask; /* flow META metadata supported mask. */
 432         uint32_t dv_mark_mask; /* flow MARK metadata supported mask. */
 433         uint32_t dv_regc0_mask; /* available bits of metatada reg_c[0]. */
 434         uint32_t dv_refcnt; /* DV/DR data reference counter. */
 435         void *fdb_domain; /* FDB Direct Rules name space handle. */
 436         void *rx_domain; /* RX Direct Rules name space handle. */
 437         void *tx_domain; /* TX Direct Rules name space handle. */
 438         struct mlx5_hlist *flow_tbls;
 439         /* Direct Rules tables for FDB, NIC TX+RX */
 440         void *esw_drop_action; /* Pointer to DR E-Switch drop action. */
 441         void *pop_vlan_action; /* Pointer to DR pop VLAN action. */
 442         uint32_t encaps_decaps; /* Encap/decap action indexed memory list. */
 443         LIST_HEAD(modify_cmd, mlx5_flow_dv_modify_hdr_resource) modify_cmds;
 444         struct mlx5_hlist *tag_table;
 445         uint32_t port_id_action_list; /* List of port ID actions. */
 446         uint32_t push_vlan_action_list; /* List of push VLAN actions. */
 447         struct mlx5_flow_counter_mng cmng; /* Counters management structure. */
 448         struct mlx5_indexed_pool *ipool[MLX5_IPOOL_MAX];
 449         /* Memory Pool for mlx5 flow resources. */
 450         /* Shared interrupt handler section. */
 451         pthread_mutex_t intr_mutex; /* Interrupt config mutex. */
 452         uint32_t intr_cnt; /* Interrupt handler reference counter. */
 453         struct rte_intr_handle intr_handle; /* Interrupt handler for device. */
 454         uint32_t devx_intr_cnt; /* Devx interrupt handler reference counter. */
 455         struct rte_intr_handle intr_handle_devx; /* DEVX interrupt handler. */
 456         struct mlx5dv_devx_cmd_comp *devx_comp; /* DEVX async comp obj. */
 457         struct mlx5_devx_obj *tis; /* TIS object. */
 458         struct mlx5_devx_obj *td; /* Transport domain. */
 459         struct mlx5_flow_id_pool *flow_id_pool; /* Flow ID pool. */
 460         struct mlx5_ibv_shared_port port[]; /* per device port data array. */
 461 };
 462
 463 /* Per-process private structure. */
 464 struct mlx5_proc_priv {
 465         size_t uar_table_sz;
 466         /* Size of UAR register table. */
 467         void *uar_table[];
 468         /* Table of UAR registers for each process. */
 469 };
 470
 471 /* MTR profile list. */
 472 TAILQ_HEAD(mlx5_mtr_profiles, mlx5_flow_meter_profile);
 473 /* MTR list. */
 474 TAILQ_HEAD(mlx5_flow_meters, mlx5_flow_meter);
 475
 476 #define MLX5_PROC_PRIV(port_id) \
 477         ((struct mlx5_proc_priv *)rte_eth_devices[port_id].process_private)
 478
 479 struct mlx5_priv {
 480         struct rte_eth_dev_data *dev_data;  /* Pointer to device data. */
 481         struct mlx5_ibv_shared *sh; /* Shared IB device context. */
 482         uint32_t ibv_port; /* IB device port number. */
 483         struct rte_pci_device *pci_dev; /* Backend PCI device. */
 484         struct rte_ether_addr mac[MLX5_MAX_MAC_ADDRESSES]; /* MAC addresses. */
 485         BITFIELD_DECLARE(mac_own, uint64_t, MLX5_MAX_MAC_ADDRESSES);
 486         /* Bit-field of MAC addresses owned by the PMD. */
 487         uint16_t vlan_filter[MLX5_MAX_VLAN_IDS]; /* VLAN filters table. */
 488         unsigned int vlan_filter_n; /* Number of configured VLAN filters. */
 489         /* Device properties. */
 490         uint16_t mtu; /* Configured MTU. */
 491         unsigned int isolated:1; /* Whether isolated mode is enabled. */
 492         unsigned int representor:1; /* Device is a port representor. */
 493         unsigned int master:1; /* Device is a E-Switch master. */
 494         unsigned int dr_shared:1; /* DV/DR data is shared. */
 495         unsigned int counter_fallback:1; /* Use counter fallback management. */
 496         unsigned int mtr_en:1; /* Whether support meter. */
 497         unsigned int mtr_reg_share:1; /* Whether support meter REG_C share. */
 498         uint16_t domain_id; /* Switch domain identifier. */
 499         uint16_t vport_id; /* Associated VF vport index (if any). */
 500         uint32_t vport_meta_tag; /* Used for vport index match ove VF LAG. */
 501         uint32_t vport_meta_mask; /* Used for vport index field match mask. */
 502         int32_t representor_id; /* Port representor identifier. */
 503         int32_t pf_bond; /* >=0 means PF index in bonding configuration. */
 504         unsigned int if_index; /* Associated kernel network device index. */
 505         /* RX/TX queues. */
 506         unsigned int rxqs_n; /* RX queues array size. */
 507         unsigned int txqs_n; /* TX queues array size. */
 508         struct mlx5_rxq_data *(*rxqs)[]; /* RX queues. */
 509         struct mlx5_txq_data *(*txqs)[]; /* TX queues. */
 510         struct rte_mempool *mprq_mp; /* Mempool for Multi-Packet RQ. */
 511         struct rte_eth_rss_conf rss_conf; /* RSS configuration. */
 512         unsigned int (*reta_idx)[]; /* RETA index table. */
 513         unsigned int reta_idx_n; /* RETA index size. */
 514         struct mlx5_drop drop_queue; /* Flow drop queues. */
 515         struct mlx5_flows flows; /* RTE Flow rules. */
 516         struct mlx5_flows ctrl_flows; /* Control flow rules. */
 517         void *inter_flows; /* Intermediate resources for flow creation. */
 518         int flow_idx; /* Intermediate device flow index. */
 519         int flow_nested_idx; /* Intermediate device flow index, nested. */
 520         LIST_HEAD(rxq, mlx5_rxq_ctrl) rxqsctrl; /* DPDK Rx queues. */
 521         LIST_HEAD(rxqobj, mlx5_rxq_obj) rxqsobj; /* Verbs/DevX Rx queues. */
 522         uint32_t hrxqs; /* Verbs Hash Rx queues. */
 523         LIST_HEAD(txq, mlx5_txq_ctrl) txqsctrl; /* DPDK Tx queues. */
 524         LIST_HEAD(txqobj, mlx5_txq_obj) txqsobj; /* Verbs/DevX Tx queues. */
 525         /* Indirection tables. */
 526         LIST_HEAD(ind_tables, mlx5_ind_table_obj) ind_tbls;
 527         /* Pointer to next element. */
 528         rte_atomic32_t refcnt; /**< Reference counter. */
 529         struct ibv_flow_action *verbs_action;
 530         /**< Verbs modify header action object. */
 531         uint8_t ft_type; /**< Flow table type, Rx or Tx. */
 532         uint8_t max_lro_msg_size;
 533         /* Tags resources cache. */
 534         uint32_t link_speed_capa; /* Link speed capabilities. */
 535         struct mlx5_xstats_ctrl xstats_ctrl; /* Extended stats control. */
 536         struct mlx5_stats_ctrl stats_ctrl; /* Stats control. */
 537         struct mlx5_dev_config config; /* Device configuration. */
 538         struct mlx5_verbs_alloc_ctx verbs_alloc_ctx;
 539         /* Context for Verbs allocator. */
 540         int nl_socket_rdma; /* Netlink socket (NETLINK_RDMA). */
 541         int nl_socket_route; /* Netlink socket (NETLINK_ROUTE). */
 542         LIST_HEAD(dbrpage, mlx5_devx_dbr_page) dbrpgs; /* Door-bell pages. */
 543         struct mlx5_nl_vlan_vmwa_context *vmwa_context; /* VLAN WA context. */
 544         struct mlx5_flow_id_pool *qrss_id_pool;
 545         struct mlx5_hlist *mreg_cp_tbl;
 546         /* Hash table of Rx metadata register copy table. */
 547         uint8_t mtr_sfx_reg; /* Meter prefix-suffix flow match REG_C. */
 548         uint8_t mtr_color_reg; /* Meter color match REG_C. */
 549         struct mlx5_mtr_profiles flow_meter_profiles; /* MTR profile list. */
 550         struct mlx5_flow_meters flow_meters; /* MTR list. */
 551 #ifndef RTE_ARCH_64
 552         rte_spinlock_t uar_lock_cq; /* CQs share a common distinct UAR */
 553         rte_spinlock_t uar_lock[MLX5_UAR_PAGE_NUM_MAX];
 554         /* UAR same-page access control required in 32bit implementations. */
 555 #endif
 556         uint8_t skip_default_rss_reta; /* Skip configuration of default reta. */
 557         uint8_t fdb_def_rule; /* Whether fdb jump to table 1 is configured. */
 558         struct mlx5_mp_id mp_id; /* ID of a multi-process process */
 559         LIST_HEAD(fdir, mlx5_fdir_flow) fdir_flows; /* fdir flows. */
 560 };
 561
 562 #define PORT_ID(priv) ((priv)->dev_data->port_id)
 563 #define ETH_DEV(priv) (&rte_eth_devices[PORT_ID(priv)])
 564
 565 /* mlx5.c */
 566
 567 int mlx5_getenv_int(const char *);
 568 int mlx5_proc_priv_init(struct rte_eth_dev *dev);
 569 int64_t mlx5_get_dbr(struct rte_eth_dev *dev,
 570                      struct mlx5_devx_dbr_page **dbr_page);
 571 int32_t mlx5_release_dbr(struct rte_eth_dev *dev, uint32_t umem_id,
 572                          uint64_t offset);
 573 int mlx5_udp_tunnel_port_add(struct rte_eth_dev *dev,
 574                               struct rte_eth_udp_tunnel *udp_tunnel);
 575 uint16_t mlx5_eth_find_next(uint16_t port_id, struct rte_pci_device *pci_dev);
 576
 577 /* Macro to iterate over all valid ports for mlx5 driver. */
 578 #define MLX5_ETH_FOREACH_DEV(port_id, pci_dev) \
 579         for (port_id = mlx5_eth_find_next(0, pci_dev); \
 580              port_id < RTE_MAX_ETHPORTS; \
 581              port_id = mlx5_eth_find_next(port_id + 1, pci_dev))
 582
 583 /* mlx5_ethdev.c */
 584
 585 int mlx5_get_ifname(const struct rte_eth_dev *dev, char (*ifname)[IF_NAMESIZE]);
 586 int mlx5_get_master_ifname(const char *ibdev_path, char (*ifname)[IF_NAMESIZE]);
 587 unsigned int mlx5_ifindex(const struct rte_eth_dev *dev);
 588 int mlx5_ifreq(const struct rte_eth_dev *dev, int req, struct ifreq *ifr);
 589 int mlx5_get_mtu(struct rte_eth_dev *dev, uint16_t *mtu);
 590 int mlx5_set_flags(struct rte_eth_dev *dev, unsigned int keep,
 591                    unsigned int flags);
 592 int mlx5_dev_configure(struct rte_eth_dev *dev);
 593 int mlx5_dev_infos_get(struct rte_eth_dev *dev, struct rte_eth_dev_info *info);
 594 int mlx5_read_clock(struct rte_eth_dev *dev, uint64_t *clock);
 595 int mlx5_fw_version_get(struct rte_eth_dev *dev, char *fw_ver, size_t fw_size);
 596 const uint32_t *mlx5_dev_supported_ptypes_get(struct rte_eth_dev *dev);
 597 int mlx5_link_update(struct rte_eth_dev *dev, int wait_to_complete);
 598 int mlx5_force_link_status_change(struct rte_eth_dev *dev, int status);
 599 int mlx5_dev_set_mtu(struct rte_eth_dev *dev, uint16_t mtu);
 600 int mlx5_dev_get_flow_ctrl(struct rte_eth_dev *dev,
 601                            struct rte_eth_fc_conf *fc_conf);
 602 int mlx5_dev_set_flow_ctrl(struct rte_eth_dev *dev,
 603                            struct rte_eth_fc_conf *fc_conf);
 604 void mlx5_dev_link_status_handler(void *arg);
 605 void mlx5_dev_interrupt_handler(void *arg);
 606 void mlx5_dev_interrupt_handler_devx(void *arg);
 607 void mlx5_dev_interrupt_handler_uninstall(struct rte_eth_dev *dev);
 608 void mlx5_dev_interrupt_handler_install(struct rte_eth_dev *dev);
 609 void mlx5_dev_interrupt_handler_devx_uninstall(struct rte_eth_dev *dev);
 610 void mlx5_dev_interrupt_handler_devx_install(struct rte_eth_dev *dev);
 611 int mlx5_set_link_down(struct rte_eth_dev *dev);
 612 int mlx5_set_link_up(struct rte_eth_dev *dev);
 613 int mlx5_is_removed(struct rte_eth_dev *dev);
 614 eth_tx_burst_t mlx5_select_tx_function(struct rte_eth_dev *dev);
 615 eth_rx_burst_t mlx5_select_rx_function(struct rte_eth_dev *dev);
 616 struct mlx5_priv *mlx5_port_to_eswitch_info(uint16_t port, bool valid);
 617 struct mlx5_priv *mlx5_dev_to_eswitch_info(struct rte_eth_dev *dev);
 618 int mlx5_sysfs_switch_info(unsigned int ifindex,
 619                            struct mlx5_switch_info *info);
 620 void mlx5_sysfs_check_switch_info(bool device_dir,
 621                                   struct mlx5_switch_info *switch_info);
 622 void mlx5_translate_port_name(const char *port_name_in,
 623                               struct mlx5_switch_info *port_info_out);
 624 void mlx5_intr_callback_unregister(const struct rte_intr_handle *handle,
 625                                    rte_intr_callback_fn cb_fn, void *cb_arg);
 626 int mlx5_get_module_info(struct rte_eth_dev *dev,
 627                          struct rte_eth_dev_module_info *modinfo);
 628 int mlx5_get_module_eeprom(struct rte_eth_dev *dev,
 629                            struct rte_dev_eeprom_info *info);
 630 int mlx5_hairpin_cap_get(struct rte_eth_dev *dev,
 631                          struct rte_eth_hairpin_cap *cap);
 632 int mlx5_dev_configure_rss_reta(struct rte_eth_dev *dev);
 633
 634 /* mlx5_mac.c */
 635
 636 int mlx5_get_mac(struct rte_eth_dev *dev, uint8_t (*mac)[RTE_ETHER_ADDR_LEN]);
 637 void mlx5_mac_addr_remove(struct rte_eth_dev *dev, uint32_t index);
 638 int mlx5_mac_addr_add(struct rte_eth_dev *dev, struct rte_ether_addr *mac,
 639                       uint32_t index, uint32_t vmdq);
 640 struct mlx5_nl_vlan_vmwa_context *mlx5_vlan_vmwa_init
 641                                     (struct rte_eth_dev *dev, uint32_t ifindex);
 642 int mlx5_mac_addr_set(struct rte_eth_dev *dev, struct rte_ether_addr *mac_addr);
 643 int mlx5_set_mc_addr_list(struct rte_eth_dev *dev,
 644                         struct rte_ether_addr *mc_addr_set,
 645                         uint32_t nb_mc_addr);
 646
 647 /* mlx5_rss.c */
 648
 649 int mlx5_rss_hash_update(struct rte_eth_dev *dev,
 650                          struct rte_eth_rss_conf *rss_conf);
 651 int mlx5_rss_hash_conf_get(struct rte_eth_dev *dev,
 652                            struct rte_eth_rss_conf *rss_conf);
 653 int mlx5_rss_reta_index_resize(struct rte_eth_dev *dev, unsigned int reta_size);
 654 int mlx5_dev_rss_reta_query(struct rte_eth_dev *dev,
 655                             struct rte_eth_rss_reta_entry64 *reta_conf,
 656                             uint16_t reta_size);
 657 int mlx5_dev_rss_reta_update(struct rte_eth_dev *dev,
 658                              struct rte_eth_rss_reta_entry64 *reta_conf,
 659                              uint16_t reta_size);
 660
 661 /* mlx5_rxmode.c */
 662
 663 int mlx5_promiscuous_enable(struct rte_eth_dev *dev);
 664 int mlx5_promiscuous_disable(struct rte_eth_dev *dev);
 665 int mlx5_allmulticast_enable(struct rte_eth_dev *dev);
 666 int mlx5_allmulticast_disable(struct rte_eth_dev *dev);
 667
 668 /* mlx5_stats.c */
 669
 670 void mlx5_stats_init(struct rte_eth_dev *dev);
 671 int mlx5_stats_get(struct rte_eth_dev *dev, struct rte_eth_stats *stats);
 672 int mlx5_stats_reset(struct rte_eth_dev *dev);
 673 int mlx5_xstats_get(struct rte_eth_dev *dev, struct rte_eth_xstat *stats,
 674                     unsigned int n);
 675 int mlx5_xstats_reset(struct rte_eth_dev *dev);
 676 int mlx5_xstats_get_names(struct rte_eth_dev *dev __rte_unused,
 677                           struct rte_eth_xstat_name *xstats_names,
 678                           unsigned int n);
 679
 680 /* mlx5_vlan.c */
 681
 682 int mlx5_vlan_filter_set(struct rte_eth_dev *dev, uint16_t vlan_id, int on);
 683 void mlx5_vlan_strip_queue_set(struct rte_eth_dev *dev, uint16_t queue, int on);
 684 int mlx5_vlan_offload_set(struct rte_eth_dev *dev, int mask);
 685 void mlx5_vlan_vmwa_exit(struct mlx5_nl_vlan_vmwa_context *ctx);
 686 void mlx5_vlan_vmwa_release(struct rte_eth_dev *dev,
 687                             struct mlx5_vf_vlan *vf_vlan);
 688 void mlx5_vlan_vmwa_acquire(struct rte_eth_dev *dev,
 689                             struct mlx5_vf_vlan *vf_vlan);
 690
 691 /* mlx5_trigger.c */
 692
 693 int mlx5_dev_start(struct rte_eth_dev *dev);
 694 void mlx5_dev_stop(struct rte_eth_dev *dev);
 695 int mlx5_traffic_enable(struct rte_eth_dev *dev);
 696 void mlx5_traffic_disable(struct rte_eth_dev *dev);
 697 int mlx5_traffic_restart(struct rte_eth_dev *dev);
 698
 699 /* mlx5_flow.c */
 700
 701 int mlx5_flow_discover_mreg_c(struct rte_eth_dev *eth_dev);
 702 bool mlx5_flow_ext_mreg_supported(struct rte_eth_dev *dev);
 703 int mlx5_flow_discover_priorities(struct rte_eth_dev *dev);
 704 void mlx5_flow_print(struct rte_flow *flow);
 705 int mlx5_flow_validate(struct rte_eth_dev *dev,
 706                        const struct rte_flow_attr *attr,
 707                        const struct rte_flow_item items[],
 708                        const struct rte_flow_action actions[],
 709                        struct rte_flow_error *error);
 710 struct rte_flow *mlx5_flow_create(struct rte_eth_dev *dev,
 711                                   const struct rte_flow_attr *attr,
 712                                   const struct rte_flow_item items[],
 713                                   const struct rte_flow_action actions[],
 714                                   struct rte_flow_error *error);
 715 int mlx5_flow_destroy(struct rte_eth_dev *dev, struct rte_flow *flow,
 716                       struct rte_flow_error *error);
 717 void mlx5_flow_list_flush(struct rte_eth_dev *dev, struct mlx5_flows *list,
 718                           bool active);
 719 int mlx5_flow_flush(struct rte_eth_dev *dev, struct rte_flow_error *error);
 720 int mlx5_flow_query(struct rte_eth_dev *dev, struct rte_flow *flow,
 721                     const struct rte_flow_action *action, void *data,
 722                     struct rte_flow_error *error);
 723 int mlx5_flow_isolate(struct rte_eth_dev *dev, int enable,
 724                       struct rte_flow_error *error);
 725 int mlx5_dev_filter_ctrl(struct rte_eth_dev *dev,
 726                          enum rte_filter_type filter_type,
 727                          enum rte_filter_op filter_op,
 728                          void *arg);
 729 int mlx5_flow_start(struct rte_eth_dev *dev, struct mlx5_flows *list);
 730 void mlx5_flow_stop(struct rte_eth_dev *dev, struct mlx5_flows *list);
 731 int mlx5_flow_start_default(struct rte_eth_dev *dev);
 732 void mlx5_flow_stop_default(struct rte_eth_dev *dev);
 733 void mlx5_flow_alloc_intermediate(struct rte_eth_dev *dev);
 734 void mlx5_flow_free_intermediate(struct rte_eth_dev *dev);
 735 int mlx5_flow_verify(struct rte_eth_dev *dev);
 736 int mlx5_ctrl_flow_source_queue(struct rte_eth_dev *dev, uint32_t queue);
 737 int mlx5_ctrl_flow_vlan(struct rte_eth_dev *dev,
 738                         struct rte_flow_item_eth *eth_spec,
 739                         struct rte_flow_item_eth *eth_mask,
 740                         struct rte_flow_item_vlan *vlan_spec,
 741                         struct rte_flow_item_vlan *vlan_mask);
 742 int mlx5_ctrl_flow(struct rte_eth_dev *dev,
 743                    struct rte_flow_item_eth *eth_spec,
 744                    struct rte_flow_item_eth *eth_mask);
 745 struct rte_flow *mlx5_flow_create_esw_table_zero_flow(struct rte_eth_dev *dev);
 746 int mlx5_flow_create_drop_queue(struct rte_eth_dev *dev);
 747 void mlx5_flow_delete_drop_queue(struct rte_eth_dev *dev);
 748 void mlx5_flow_async_pool_query_handle(struct mlx5_ibv_shared *sh,
 749                                        uint64_t async_id, int status);
 750 void mlx5_set_query_alarm(struct mlx5_ibv_shared *sh);
 751 void mlx5_flow_query_alarm(void *arg);
 752 uint32_t mlx5_counter_alloc(struct rte_eth_dev *dev);
 753 void mlx5_counter_free(struct rte_eth_dev *dev, uint32_t cnt);
 754 int mlx5_counter_query(struct rte_eth_dev *dev, uint32_t cnt,
 755                        bool clear, uint64_t *pkts, uint64_t *bytes);
 756 int mlx5_flow_dev_dump(struct rte_eth_dev *dev, FILE *file,
 757                        struct rte_flow_error *error);
 758
 759 /* mlx5_mp.c */
 760 int mlx5_mp_primary_handle(const struct rte_mp_msg *mp_msg, const void *peer);
 761 int mlx5_mp_secondary_handle(const struct rte_mp_msg *mp_msg, const void *peer);
 762 void mlx5_mp_req_start_rxtx(struct rte_eth_dev *dev);
 763 void mlx5_mp_req_stop_rxtx(struct rte_eth_dev *dev);
 764
 765 /* mlx5_socket.c */
 766
 767 int mlx5_pmd_socket_init(void);
 768
 769 /* mlx5_flow_meter.c */
 770
 771 int mlx5_flow_meter_ops_get(struct rte_eth_dev *dev, void *arg);
 772 struct mlx5_flow_meter *mlx5_flow_meter_find(struct mlx5_priv *priv,
 773                                              uint32_t meter_id);
 774 struct mlx5_flow_meter *mlx5_flow_meter_attach
 775                                         (struct mlx5_priv *priv,
 776                                          uint32_t meter_id,
 777                                          const struct rte_flow_attr *attr,
 778                                          struct rte_flow_error *error);
 779 void mlx5_flow_meter_detach(struct mlx5_flow_meter *fm);
 780
 781 #endif /* RTE_PMD_MLX5_H_ */