drivers/net/mlx5/mlx5.h

   1 /* SPDX-License-Identifier: BSD-3-Clause
   2  * Copyright 2015 6WIND S.A.
   3  * Copyright 2015 Mellanox Technologies, Ltd
   4  */
   5
   6 #ifndef RTE_PMD_MLX5_H_
   7 #define RTE_PMD_MLX5_H_
   8
   9 #include <stddef.h>
  10 #include <stdbool.h>
  11 #include <stdint.h>
  12 #include <limits.h>
  13 #include <sys/queue.h>
  14
  15 #include <rte_pci.h>
  16 #include <rte_ether.h>
  17 #include <ethdev_driver.h>
  18 #include <rte_rwlock.h>
  19 #include <rte_interrupts.h>
  20 #include <rte_errno.h>
  21 #include <rte_flow.h>
  22 #include <rte_mtr.h>
  23
  24 #include <mlx5_glue.h>
  25 #include <mlx5_devx_cmds.h>
  26 #include <mlx5_prm.h>
  27 #include <mlx5_common_mp.h>
  28 #include <mlx5_common_mr.h>
  29 #include <mlx5_common_devx.h>
  30 #include <mlx5_common_defs.h>
  31
  32 #include "mlx5_defs.h"
  33 #include "mlx5_utils.h"
  34 #include "mlx5_os.h"
  35 #include "mlx5_autoconf.h"
  36
  37
  38 #define MLX5_SH(dev) (((struct mlx5_priv *)(dev)->data->dev_private)->sh)
  39
  40 /*
  41  * Number of modification commands.
  42  * The maximal actions amount in FW is some constant, and it is 16 in the
  43  * latest releases. In some old releases, it will be limited to 8.
  44  * Since there is no interface to query the capacity, the maximal value should
  45  * be used to allow PMD to create the flow. The validation will be done in the
  46  * lower driver layer or FW. A failure will be returned if exceeds the maximal
  47  * supported actions number on the root table.
  48  * On non-root tables, there is no limitation, but 32 is enough right now.
  49  */
  50 #define MLX5_MAX_MODIFY_NUM                     32
  51 #define MLX5_ROOT_TBL_MODIFY_NUM                16
  52
  53 enum mlx5_ipool_index {
  54 #if defined(HAVE_IBV_FLOW_DV_SUPPORT) || !defined(HAVE_INFINIBAND_VERBS_H)
  55         MLX5_IPOOL_DECAP_ENCAP = 0, /* Pool for encap/decap resource. */
  56         MLX5_IPOOL_PUSH_VLAN, /* Pool for push vlan resource. */
  57         MLX5_IPOOL_TAG, /* Pool for tag resource. */
  58         MLX5_IPOOL_PORT_ID, /* Pool for port id resource. */
  59         MLX5_IPOOL_JUMP, /* Pool for jump resource. */
  60         MLX5_IPOOL_SAMPLE, /* Pool for sample resource. */
  61         MLX5_IPOOL_DEST_ARRAY, /* Pool for destination array resource. */
  62         MLX5_IPOOL_TUNNEL_ID, /* Pool for tunnel offload context */
  63         MLX5_IPOOL_TNL_TBL_ID, /* Pool for tunnel table ID. */
  64 #endif
  65         MLX5_IPOOL_MTR, /* Pool for meter resource. */
  66         MLX5_IPOOL_MCP, /* Pool for metadata resource. */
  67         MLX5_IPOOL_HRXQ, /* Pool for hrxq resource. */
  68         MLX5_IPOOL_MLX5_FLOW, /* Pool for mlx5 flow handle. */
  69         MLX5_IPOOL_RTE_FLOW, /* Pool for rte_flow. */
  70         MLX5_IPOOL_RSS_EXPANTION_FLOW_ID, /* Pool for Queue/RSS flow ID. */
  71         MLX5_IPOOL_RSS_SHARED_ACTIONS, /* Pool for RSS shared actions. */
  72         MLX5_IPOOL_MTR_POLICY, /* Pool for meter policy resource. */
  73         MLX5_IPOOL_MAX,
  74 };
  75
  76 /*
  77  * There are three reclaim memory mode supported.
  78  * 0(none) means no memory reclaim.
  79  * 1(light) means only PMD level reclaim.
  80  * 2(aggressive) means both PMD and rdma-core level reclaim.
  81  */
  82 enum mlx5_reclaim_mem_mode {
  83         MLX5_RCM_NONE, /* Don't reclaim memory. */
  84         MLX5_RCM_LIGHT, /* Reclaim PMD level. */
  85         MLX5_RCM_AGGR, /* Reclaim PMD and rdma-core level. */
  86 };
  87
  88 /* The type of flow. */
  89 enum mlx5_flow_type {
  90         MLX5_FLOW_TYPE_CTL, /* Control flow. */
  91         MLX5_FLOW_TYPE_GEN, /* General flow. */
  92         MLX5_FLOW_TYPE_MCP, /* MCP flow. */
  93         MLX5_FLOW_TYPE_MAXI,
  94 };
  95
  96 /* Hlist and list callback context. */
  97 struct mlx5_flow_cb_ctx {
  98         struct rte_eth_dev *dev;
  99         struct rte_flow_error *error;
 100         void *data;
 101         void *data2;
 102 };
 103
 104 /* Device attributes used in mlx5 PMD */
 105 struct mlx5_dev_attr {
 106         uint64_t        device_cap_flags_ex;
 107         int             max_qp_wr;
 108         int             max_sge;
 109         int             max_cq;
 110         int             max_qp;
 111         int             max_cqe;
 112         uint32_t        max_pd;
 113         uint32_t        max_mr;
 114         uint32_t        max_srq;
 115         uint32_t        max_srq_wr;
 116         uint32_t        raw_packet_caps;
 117         uint32_t        max_rwq_indirection_table_size;
 118         uint32_t        max_tso;
 119         uint32_t        tso_supported_qpts;
 120         uint64_t        flags;
 121         uint64_t        comp_mask;
 122         uint32_t        sw_parsing_offloads;
 123         uint32_t        min_single_stride_log_num_of_bytes;
 124         uint32_t        max_single_stride_log_num_of_bytes;
 125         uint32_t        min_single_wqe_log_num_of_strides;
 126         uint32_t        max_single_wqe_log_num_of_strides;
 127         uint32_t        stride_supported_qpts;
 128         uint32_t        tunnel_offloads_caps;
 129         char            fw_ver[64];
 130 };
 131
 132 /** Data associated with devices to spawn. */
 133 struct mlx5_dev_spawn_data {
 134         uint32_t ifindex; /**< Network interface index. */
 135         uint32_t max_port; /**< Device maximal port index. */
 136         uint32_t phys_port; /**< Device physical port index. */
 137         int pf_bond; /**< bonding device PF index. < 0 - no bonding */
 138         struct mlx5_switch_info info; /**< Switch information. */
 139         const char *phys_dev_name; /**< Name of physical device. */
 140         struct rte_eth_dev *eth_dev; /**< Associated Ethernet device. */
 141         struct rte_pci_device *pci_dev; /**< Backend PCI device. */
 142         struct mlx5_common_device *cdev; /**< Backend common device. */
 143         struct mlx5_bond_info *bond_info;
 144 };
 145
 146 /** Data associated with socket messages. */
 147 struct mlx5_flow_dump_req  {
 148         uint32_t port_id; /**< There are plans in DPDK to extend port_id. */
 149         uint64_t flow_id;
 150 } __rte_packed;
 151
 152 struct mlx5_flow_dump_ack {
 153         int rc; /**< Return code. */
 154 };
 155
 156 /** Key string for IPC. */
 157 #define MLX5_MP_NAME "net_mlx5_mp"
 158
 159 /** Initialize a multi-process ID. */
 160 static inline void
 161 mlx5_mp_id_init(struct mlx5_mp_id *mp_id, uint16_t port_id)
 162 {
 163         mp_id->port_id = port_id;
 164         strlcpy(mp_id->name, MLX5_MP_NAME, RTE_MP_MAX_NAME_LEN);
 165 }
 166
 167 LIST_HEAD(mlx5_dev_list, mlx5_dev_ctx_shared);
 168
 169 /* Shared data between primary and secondary processes. */
 170 struct mlx5_shared_data {
 171         rte_spinlock_t lock;
 172         /* Global spinlock for primary and secondary processes. */
 173         int init_done; /* Whether primary has done initialization. */
 174         unsigned int secondary_cnt; /* Number of secondary processes init'd. */
 175         struct mlx5_dev_list mem_event_cb_list;
 176         rte_rwlock_t mem_event_rwlock;
 177 };
 178
 179 /* Per-process data structure, not visible to other processes. */
 180 struct mlx5_local_data {
 181         int init_done; /* Whether a secondary has done initialization. */
 182 };
 183
 184 extern struct mlx5_shared_data *mlx5_shared_data;
 185
 186 /* Dev ops structs */
 187 extern const struct eth_dev_ops mlx5_dev_ops;
 188 extern const struct eth_dev_ops mlx5_dev_sec_ops;
 189 extern const struct eth_dev_ops mlx5_dev_ops_isolate;
 190
 191 struct mlx5_counter_ctrl {
 192         /* Name of the counter. */
 193         char dpdk_name[RTE_ETH_XSTATS_NAME_SIZE];
 194         /* Name of the counter on the device table. */
 195         char ctr_name[RTE_ETH_XSTATS_NAME_SIZE];
 196         uint32_t dev:1; /**< Nonzero for dev counters. */
 197 };
 198
 199 struct mlx5_xstats_ctrl {
 200         /* Number of device stats. */
 201         uint16_t stats_n;
 202         /* Number of device stats identified by PMD. */
 203         uint16_t  mlx5_stats_n;
 204         /* Index in the device counters table. */
 205         uint16_t dev_table_idx[MLX5_MAX_XSTATS];
 206         uint64_t base[MLX5_MAX_XSTATS];
 207         uint64_t xstats[MLX5_MAX_XSTATS];
 208         uint64_t hw_stats[MLX5_MAX_XSTATS];
 209         struct mlx5_counter_ctrl info[MLX5_MAX_XSTATS];
 210 };
 211
 212 struct mlx5_stats_ctrl {
 213         /* Base for imissed counter. */
 214         uint64_t imissed_base;
 215         uint64_t imissed;
 216 };
 217
 218 #define MLX5_LRO_SUPPORTED(dev) \
 219         (((struct mlx5_priv *)((dev)->data->dev_private))->config.lro.supported)
 220
 221 /* Maximal size of coalesced segment for LRO is set in chunks of 256 Bytes. */
 222 #define MLX5_LRO_SEG_CHUNK_SIZE 256u
 223
 224 /* Maximal size of aggregated LRO packet. */
 225 #define MLX5_MAX_LRO_SIZE (UINT8_MAX * MLX5_LRO_SEG_CHUNK_SIZE)
 226
 227 /* Maximal number of segments to split. */
 228 #define MLX5_MAX_RXQ_NSEG (1u << MLX5_MAX_LOG_RQ_SEGS)
 229
 230 /* LRO configurations structure. */
 231 struct mlx5_lro_config {
 232         uint32_t supported:1; /* Whether LRO is supported. */
 233         uint32_t timeout; /* User configuration. */
 234 };
 235
 236 /*
 237  * Device configuration structure.
 238  *
 239  * Merged configuration from:
 240  *
 241  *  - Device capabilities,
 242  *  - User device parameters disabled features.
 243  */
 244 struct mlx5_dev_config {
 245         unsigned int hw_csum:1; /* Checksum offload is supported. */
 246         unsigned int hw_vlan_strip:1; /* VLAN stripping is supported. */
 247         unsigned int hw_vlan_insert:1; /* VLAN insertion in WQE is supported. */
 248         unsigned int hw_fcs_strip:1; /* FCS stripping is supported. */
 249         unsigned int hw_padding:1; /* End alignment padding is supported. */
 250         unsigned int vf:1; /* This is a VF. */
 251         unsigned int sf:1; /* This is a SF. */
 252         unsigned int tunnel_en:3;
 253         /* Whether tunnel stateless offloads are supported. */
 254         unsigned int mpls_en:1; /* MPLS over GRE/UDP is enabled. */
 255         unsigned int cqe_comp:1; /* CQE compression is enabled. */
 256         unsigned int cqe_comp_fmt:3; /* CQE compression format. */
 257         unsigned int tso:1; /* Whether TSO is supported. */
 258         unsigned int rx_vec_en:1; /* Rx vector is enabled. */
 259         unsigned int l3_vxlan_en:1; /* Enable L3 VXLAN flow creation. */
 260         unsigned int vf_nl_en:1; /* Enable Netlink requests in VF mode. */
 261         unsigned int dv_esw_en:1; /* Enable E-Switch DV flow. */
 262         unsigned int dv_flow_en:1; /* Enable DV flow. */
 263         unsigned int dv_xmeta_en:2; /* Enable extensive flow metadata. */
 264         unsigned int lacp_by_user:1;
 265         /* Enable user to manage LACP traffic. */
 266         unsigned int swp:3; /* Tx generic tunnel checksum and TSO offload. */
 267         unsigned int dest_tir:1; /* Whether advanced DR API is available. */
 268         unsigned int reclaim_mode:2; /* Memory reclaim mode. */
 269         unsigned int rt_timestamp:1; /* realtime timestamp format. */
 270         unsigned int decap_en:1; /* Whether decap will be used or not. */
 271         unsigned int dv_miss_info:1; /* restore packet after partial hw miss */
 272         unsigned int allow_duplicate_pattern:1;
 273         /* Allow/Prevent the duplicate rules pattern. */
 274         struct {
 275                 unsigned int enabled:1; /* Whether MPRQ is enabled. */
 276                 unsigned int stride_num_n; /* Number of strides. */
 277                 unsigned int stride_size_n; /* Size of a stride. */
 278                 unsigned int min_stride_size_n; /* Min size of a stride. */
 279                 unsigned int max_stride_size_n; /* Max size of a stride. */
 280                 unsigned int max_memcpy_len;
 281                 /* Maximum packet size to memcpy Rx packets. */
 282                 unsigned int min_rxqs_num;
 283                 /* Rx queue count threshold to enable MPRQ. */
 284         } mprq; /* Configurations for Multi-Packet RQ. */
 285         int mps; /* Multi-packet send supported mode. */
 286         unsigned int flow_prio; /* Number of flow priorities. */
 287         enum modify_reg flow_mreg_c[MLX5_MREG_C_NUM];
 288         /* Availibility of mreg_c's. */
 289         unsigned int tso_max_payload_sz; /* Maximum TCP payload for TSO. */
 290         unsigned int ind_table_max_size; /* Maximum indirection table size. */
 291         unsigned int max_dump_files_num; /* Maximum dump files per queue. */
 292         unsigned int log_hp_size; /* Single hairpin queue data size in total. */
 293         int txqs_inline; /* Queue number threshold for inlining. */
 294         int txq_inline_min; /* Minimal amount of data bytes to inline. */
 295         int txq_inline_max; /* Max packet size for inlining with SEND. */
 296         int txq_inline_mpw; /* Max packet size for inlining with eMPW. */
 297         int tx_pp; /* Timestamp scheduling granularity in nanoseconds. */
 298         int tx_skew; /* Tx scheduling skew between WQE and data on wire. */
 299         struct mlx5_hca_attr hca_attr; /* HCA attributes. */
 300         struct mlx5_lro_config lro; /* LRO configuration. */
 301 };
 302
 303
 304 /* Structure for VF VLAN workaround. */
 305 struct mlx5_vf_vlan {
 306         uint32_t tag:12;
 307         uint32_t created:1;
 308 };
 309
 310 /* Flow drop context necessary due to Verbs API. */
 311 struct mlx5_drop {
 312         struct mlx5_hrxq *hrxq; /* Hash Rx queue queue. */
 313         struct mlx5_rxq_obj *rxq; /* Rx queue object. */
 314 };
 315
 316 /* Loopback dummy queue resources required due to Verbs API. */
 317 struct mlx5_lb_ctx {
 318         struct ibv_qp *qp; /* QP object. */
 319         void *ibv_cq; /* Completion queue. */
 320         uint16_t refcnt; /* Reference count for representors. */
 321 };
 322
 323 #define MLX5_COUNTERS_PER_POOL 512
 324 #define MLX5_MAX_PENDING_QUERIES 4
 325 #define MLX5_CNT_CONTAINER_RESIZE 64
 326 #define MLX5_CNT_SHARED_OFFSET 0x80000000
 327 #define IS_BATCH_CNT(cnt) (((cnt) & (MLX5_CNT_SHARED_OFFSET - 1)) >= \
 328                            MLX5_CNT_BATCH_OFFSET)
 329 #define MLX5_CNT_SIZE (sizeof(struct mlx5_flow_counter))
 330 #define MLX5_AGE_SIZE (sizeof(struct mlx5_age_param))
 331
 332 #define MLX5_CNT_LEN(pool) \
 333         (MLX5_CNT_SIZE + \
 334         ((pool)->is_aged ? MLX5_AGE_SIZE : 0))
 335 #define MLX5_POOL_GET_CNT(pool, index) \
 336         ((struct mlx5_flow_counter *) \
 337         ((uint8_t *)((pool) + 1) + (index) * (MLX5_CNT_LEN(pool))))
 338 #define MLX5_CNT_ARRAY_IDX(pool, cnt) \
 339         ((int)(((uint8_t *)(cnt) - (uint8_t *)((pool) + 1)) / \
 340         MLX5_CNT_LEN(pool)))
 341 /*
 342  * The pool index and offset of counter in the pool array makes up the
 343  * counter index. In case the counter is from pool 0 and offset 0, it
 344  * should plus 1 to avoid index 0, since 0 means invalid counter index
 345  * currently.
 346  */
 347 #define MLX5_MAKE_CNT_IDX(pi, offset) \
 348         ((pi) * MLX5_COUNTERS_PER_POOL + (offset) + 1)
 349 #define MLX5_CNT_TO_AGE(cnt) \
 350         ((struct mlx5_age_param *)((cnt) + 1))
 351 /*
 352  * The maximum single counter is 0x800000 as MLX5_CNT_BATCH_OFFSET
 353  * defines. The pool size is 512, pool index should never reach
 354  * INT16_MAX.
 355  */
 356 #define POOL_IDX_INVALID UINT16_MAX
 357
 358 /* Age status. */
 359 enum {
 360         AGE_FREE, /* Initialized state. */
 361         AGE_CANDIDATE, /* Counter assigned to flows. */
 362         AGE_TMOUT, /* Timeout, wait for rte_flow_get_aged_flows and destroy. */
 363 };
 364
 365 enum mlx5_counter_type {
 366         MLX5_COUNTER_TYPE_ORIGIN,
 367         MLX5_COUNTER_TYPE_AGE,
 368         MLX5_COUNTER_TYPE_MAX,
 369 };
 370
 371 /* Counter age parameter. */
 372 struct mlx5_age_param {
 373         uint16_t state; /**< Age state (atomically accessed). */
 374         uint16_t port_id; /**< Port id of the counter. */
 375         uint32_t timeout:24; /**< Aging timeout in seconds. */
 376         uint32_t sec_since_last_hit;
 377         /**< Time in seconds since last hit (atomically accessed). */
 378         void *context; /**< Flow counter age context. */
 379 };
 380
 381 struct flow_counter_stats {
 382         uint64_t hits;
 383         uint64_t bytes;
 384 };
 385
 386 /* Shared counters information for counters. */
 387 struct mlx5_flow_counter_shared {
 388         union {
 389                 uint32_t refcnt; /* Only for shared action management. */
 390                 uint32_t id; /* User counter ID for legacy sharing. */
 391         };
 392 };
 393
 394 struct mlx5_flow_counter_pool;
 395 /* Generic counters information. */
 396 struct mlx5_flow_counter {
 397         union {
 398                 /*
 399                  * User-defined counter shared info is only used during
 400                  * counter active time. And aging counter sharing is not
 401                  * supported, so active shared counter will not be chained
 402                  * to the aging list. For shared counter, only when it is
 403                  * released, the TAILQ entry memory will be used, at that
 404                  * time, shared memory is not used anymore.
 405                  *
 406                  * Similarly to none-batch counter dcs, since it doesn't
 407                  * support aging, while counter is allocated, the entry
 408                  * memory is not used anymore. In this case, as bytes
 409                  * memory is used only when counter is allocated, and
 410                  * entry memory is used only when counter is free. The
 411                  * dcs pointer can be saved to these two different place
 412                  * at different stage. It will eliminate the individual
 413                  * counter extend struct.
 414                  */
 415                 TAILQ_ENTRY(mlx5_flow_counter) next;
 416                 /**< Pointer to the next flow counter structure. */
 417                 struct {
 418                         struct mlx5_flow_counter_shared shared_info;
 419                         /**< Shared counter information. */
 420                         void *dcs_when_active;
 421                         /*
 422                          * For non-batch mode, the dcs will be saved
 423                          * here when the counter is free.
 424                          */
 425                 };
 426         };
 427         union {
 428                 uint64_t hits; /**< Reset value of hits packets. */
 429                 struct mlx5_flow_counter_pool *pool; /**< Counter pool. */
 430         };
 431         union {
 432                 uint64_t bytes; /**< Reset value of bytes. */
 433                 void *dcs_when_free;
 434                 /*
 435                  * For non-batch mode, the dcs will be saved here
 436                  * when the counter is free.
 437                  */
 438         };
 439         void *action; /**< Pointer to the dv action. */
 440 };
 441
 442 TAILQ_HEAD(mlx5_counters, mlx5_flow_counter);
 443
 444 /* Generic counter pool structure - query is in pool resolution. */
 445 struct mlx5_flow_counter_pool {
 446         TAILQ_ENTRY(mlx5_flow_counter_pool) next;
 447         struct mlx5_counters counters[2]; /* Free counter list. */
 448         struct mlx5_devx_obj *min_dcs;
 449         /* The devx object of the minimum counter ID. */
 450         uint64_t time_of_last_age_check;
 451         /* System time (from rte_rdtsc()) read in the last aging check. */
 452         uint32_t index:30; /* Pool index in container. */
 453         uint32_t is_aged:1; /* Pool with aging counter. */
 454         volatile uint32_t query_gen:1; /* Query round. */
 455         rte_spinlock_t sl; /* The pool lock. */
 456         rte_spinlock_t csl; /* The pool counter free list lock. */
 457         struct mlx5_counter_stats_raw *raw;
 458         struct mlx5_counter_stats_raw *raw_hw;
 459         /* The raw on HW working. */
 460 };
 461
 462 /* Memory management structure for group of counter statistics raws. */
 463 struct mlx5_counter_stats_mem_mng {
 464         LIST_ENTRY(mlx5_counter_stats_mem_mng) next;
 465         struct mlx5_counter_stats_raw *raws;
 466         struct mlx5_devx_obj *dm;
 467         void *umem;
 468 };
 469
 470 /* Raw memory structure for the counter statistics values of a pool. */
 471 struct mlx5_counter_stats_raw {
 472         LIST_ENTRY(mlx5_counter_stats_raw) next;
 473         struct mlx5_counter_stats_mem_mng *mem_mng;
 474         volatile struct flow_counter_stats *data;
 475 };
 476
 477 TAILQ_HEAD(mlx5_counter_pools, mlx5_flow_counter_pool);
 478
 479 /* Counter global management structure. */
 480 struct mlx5_flow_counter_mng {
 481         volatile uint16_t n_valid; /* Number of valid pools. */
 482         uint16_t n; /* Number of pools. */
 483         uint16_t last_pool_idx; /* Last used pool index */
 484         int min_id; /* The minimum counter ID in the pools. */
 485         int max_id; /* The maximum counter ID in the pools. */
 486         rte_spinlock_t pool_update_sl; /* The pool update lock. */
 487         rte_spinlock_t csl[MLX5_COUNTER_TYPE_MAX];
 488         /* The counter free list lock. */
 489         struct mlx5_counters counters[MLX5_COUNTER_TYPE_MAX];
 490         /* Free counter list. */
 491         struct mlx5_flow_counter_pool **pools; /* Counter pool array. */
 492         struct mlx5_counter_stats_mem_mng *mem_mng;
 493         /* Hold the memory management for the next allocated pools raws. */
 494         struct mlx5_counters flow_counters; /* Legacy flow counter list. */
 495         uint8_t pending_queries;
 496         uint16_t pool_index;
 497         uint8_t query_thread_on;
 498         bool relaxed_ordering_read;
 499         bool relaxed_ordering_write;
 500         bool counter_fallback; /* Use counter fallback management. */
 501         LIST_HEAD(mem_mngs, mlx5_counter_stats_mem_mng) mem_mngs;
 502         LIST_HEAD(stat_raws, mlx5_counter_stats_raw) free_stat_raws;
 503 };
 504
 505 /* ASO structures. */
 506 #define MLX5_ASO_QUEUE_LOG_DESC 10
 507
 508 struct mlx5_aso_cq {
 509         uint16_t log_desc_n;
 510         uint32_t cq_ci:24;
 511         struct mlx5_devx_cq cq_obj;
 512         uint64_t errors;
 513 };
 514
 515 struct mlx5_aso_sq_elem {
 516         union {
 517                 struct {
 518                         struct mlx5_aso_age_pool *pool;
 519                         uint16_t burst_size;
 520                 };
 521                 struct mlx5_aso_mtr *mtr;
 522                 struct {
 523                         struct mlx5_aso_ct_action *ct;
 524                         char *query_data;
 525                 };
 526         };
 527 };
 528
 529 struct mlx5_aso_sq {
 530         uint16_t log_desc_n;
 531         rte_spinlock_t sqsl;
 532         struct mlx5_aso_cq cq;
 533         struct mlx5_devx_sq sq_obj;
 534         volatile uint64_t *uar_addr;
 535         struct mlx5_pmd_mr mr;
 536         uint16_t pi;
 537         uint32_t head;
 538         uint32_t tail;
 539         uint32_t sqn;
 540         struct mlx5_aso_sq_elem elts[1 << MLX5_ASO_QUEUE_LOG_DESC];
 541         uint16_t next; /* Pool index of the next pool to query. */
 542 };
 543
 544 struct mlx5_aso_age_action {
 545         LIST_ENTRY(mlx5_aso_age_action) next;
 546         void *dr_action;
 547         uint32_t refcnt;
 548         /* Following fields relevant only when action is active. */
 549         uint16_t offset; /* Offset of ASO Flow Hit flag in DevX object. */
 550         struct mlx5_age_param age_params;
 551 };
 552
 553 #define MLX5_ASO_AGE_ACTIONS_PER_POOL 512
 554
 555 struct mlx5_aso_age_pool {
 556         struct mlx5_devx_obj *flow_hit_aso_obj;
 557         uint16_t index; /* Pool index in pools array. */
 558         uint64_t time_of_last_age_check; /* In seconds. */
 559         struct mlx5_aso_age_action actions[MLX5_ASO_AGE_ACTIONS_PER_POOL];
 560 };
 561
 562 LIST_HEAD(aso_age_list, mlx5_aso_age_action);
 563
 564 struct mlx5_aso_age_mng {
 565         struct mlx5_aso_age_pool **pools;
 566         uint16_t n; /* Total number of pools. */
 567         uint16_t next; /* Number of pools in use, index of next free pool. */
 568         rte_spinlock_t resize_sl; /* Lock for resize objects. */
 569         rte_spinlock_t free_sl; /* Lock for free list access. */
 570         struct aso_age_list free; /* Free age actions list - ready to use. */
 571         struct mlx5_aso_sq aso_sq; /* ASO queue objects. */
 572 };
 573
 574 /* Management structure for geneve tlv option */
 575 struct mlx5_geneve_tlv_option_resource {
 576         struct mlx5_devx_obj *obj; /* Pointer to the geneve tlv opt object. */
 577         rte_be16_t option_class; /* geneve tlv opt class.*/
 578         uint8_t option_type; /* geneve tlv opt type.*/
 579         uint8_t length; /* geneve tlv opt length. */
 580         uint32_t refcnt; /* geneve tlv object reference counter */
 581 };
 582
 583
 584 #define MLX5_AGE_EVENT_NEW              1
 585 #define MLX5_AGE_TRIGGER                2
 586 #define MLX5_AGE_SET(age_info, BIT) \
 587         ((age_info)->flags |= (1 << (BIT)))
 588 #define MLX5_AGE_UNSET(age_info, BIT) \
 589         ((age_info)->flags &= ~(1 << (BIT)))
 590 #define MLX5_AGE_GET(age_info, BIT) \
 591         ((age_info)->flags & (1 << (BIT)))
 592 #define GET_PORT_AGE_INFO(priv) \
 593         (&((priv)->sh->port[(priv)->dev_port - 1].age_info))
 594 /* Current time in seconds. */
 595 #define MLX5_CURR_TIME_SEC      (rte_rdtsc() / rte_get_tsc_hz())
 596
 597 /* Aging information for per port. */
 598 struct mlx5_age_info {
 599         uint8_t flags; /* Indicate if is new event or need to be triggered. */
 600         struct mlx5_counters aged_counters; /* Aged counter list. */
 601         struct aso_age_list aged_aso; /* Aged ASO actions list. */
 602         rte_spinlock_t aged_sl; /* Aged flow list lock. */
 603 };
 604
 605 /* Per port data of shared IB device. */
 606 struct mlx5_dev_shared_port {
 607         uint32_t ih_port_id;
 608         uint32_t devx_ih_port_id;
 609         /*
 610          * Interrupt handler port_id. Used by shared interrupt
 611          * handler to find the corresponding rte_eth device
 612          * by IB port index. If value is equal or greater
 613          * RTE_MAX_ETHPORTS it means there is no subhandler
 614          * installed for specified IB port index.
 615          */
 616         struct mlx5_age_info age_info;
 617         /* Aging information for per port. */
 618 };
 619
 620 /*
 621  * Max number of actions per DV flow.
 622  * See CREATE_FLOW_MAX_FLOW_ACTIONS_SUPPORTED
 623  * in rdma-core file providers/mlx5/verbs.c.
 624  */
 625 #define MLX5_DV_MAX_NUMBER_OF_ACTIONS 8
 626
 627 /* ASO flow meter structures */
 628 /* Modify this value if enum rte_mtr_color changes. */
 629 #define RTE_MTR_DROPPED RTE_COLORS
 630 /* Yellow is now supported. */
 631 #define MLX5_MTR_RTE_COLORS (RTE_COLOR_YELLOW + 1)
 632 /* table_id 22 bits in mlx5_flow_tbl_key so limit policy number. */
 633 #define MLX5_MAX_SUB_POLICY_TBL_NUM 0x3FFFFF
 634 #define MLX5_INVALID_POLICY_ID UINT32_MAX
 635 /* Suffix table_id on MLX5_FLOW_TABLE_LEVEL_METER. */
 636 #define MLX5_MTR_TABLE_ID_SUFFIX 1
 637 /* Drop table_id on MLX5_FLOW_TABLE_LEVEL_METER. */
 638 #define MLX5_MTR_TABLE_ID_DROP 2
 639 /* Priority of the meter policy matcher. */
 640 #define MLX5_MTR_POLICY_MATCHER_PRIO 0
 641 /* Default policy. */
 642 #define MLX5_MTR_POLICY_MODE_DEF 1
 643 /* Only green color valid. */
 644 #define MLX5_MTR_POLICY_MODE_OG 2
 645 /* Only yellow color valid. */
 646 #define MLX5_MTR_POLICY_MODE_OY 3
 647
 648 enum mlx5_meter_domain {
 649         MLX5_MTR_DOMAIN_INGRESS,
 650         MLX5_MTR_DOMAIN_EGRESS,
 651         MLX5_MTR_DOMAIN_TRANSFER,
 652         MLX5_MTR_DOMAIN_MAX,
 653 };
 654 #define MLX5_MTR_DOMAIN_INGRESS_BIT  (1 << MLX5_MTR_DOMAIN_INGRESS)
 655 #define MLX5_MTR_DOMAIN_EGRESS_BIT   (1 << MLX5_MTR_DOMAIN_EGRESS)
 656 #define MLX5_MTR_DOMAIN_TRANSFER_BIT (1 << MLX5_MTR_DOMAIN_TRANSFER)
 657 #define MLX5_MTR_ALL_DOMAIN_BIT      (MLX5_MTR_DOMAIN_INGRESS_BIT | \
 658                                         MLX5_MTR_DOMAIN_EGRESS_BIT | \
 659                                         MLX5_MTR_DOMAIN_TRANSFER_BIT)
 660
 661 /* The color tag rule structure. */
 662 struct mlx5_sub_policy_color_rule {
 663         void *rule;
 664         /* The color rule. */
 665         struct mlx5_flow_dv_matcher *matcher;
 666         /* The color matcher. */
 667         TAILQ_ENTRY(mlx5_sub_policy_color_rule) next_port;
 668         /**< Pointer to the next color rule structure. */
 669         int32_t src_port;
 670         /* On which src port this rule applied. */
 671 };
 672
 673 TAILQ_HEAD(mlx5_sub_policy_color_rules, mlx5_sub_policy_color_rule);
 674
 675 /*
 676  * Meter sub-policy structure.
 677  * Each RSS TIR in meter policy need its own sub-policy resource.
 678  */
 679 struct mlx5_flow_meter_sub_policy {
 680         uint32_t main_policy_id:1;
 681         /* Main policy id is same as this sub_policy id. */
 682         uint32_t idx:31;
 683         /* Index to sub_policy ipool entity. */
 684         void *main_policy;
 685         /* Point to struct mlx5_flow_meter_policy. */
 686         struct mlx5_flow_tbl_resource *tbl_rsc;
 687         /* The sub-policy table resource. */
 688         uint32_t rix_hrxq[MLX5_MTR_RTE_COLORS];
 689         /* Index to TIR resource. */
 690         struct mlx5_flow_tbl_resource *jump_tbl[MLX5_MTR_RTE_COLORS];
 691         /* Meter jump/drop table. */
 692         struct mlx5_sub_policy_color_rules color_rules[RTE_COLORS];
 693         /* List for the color rules. */
 694 };
 695
 696 struct mlx5_meter_policy_acts {
 697         uint8_t actions_n;
 698         /* Number of actions. */
 699         void *dv_actions[MLX5_DV_MAX_NUMBER_OF_ACTIONS];
 700         /* Action list. */
 701 };
 702
 703 struct mlx5_meter_policy_action_container {
 704         uint32_t rix_mark;
 705         /* Index to the mark action. */
 706         struct mlx5_flow_dv_modify_hdr_resource *modify_hdr;
 707         /* Pointer to modify header resource in cache. */
 708         uint8_t fate_action;
 709         /* Fate action type. */
 710         union {
 711                 struct rte_flow_action *rss;
 712                 /* Rss action configuration. */
 713                 uint32_t rix_port_id_action;
 714                 /* Index to port ID action resource. */
 715                 void *dr_jump_action[MLX5_MTR_DOMAIN_MAX];
 716                 /* Jump/drop action per color. */
 717                 uint16_t queue;
 718                 /* Queue action configuration. */
 719                 struct {
 720                         uint32_t next_mtr_id;
 721                         /* The next meter id. */
 722                         void *next_sub_policy;
 723                         /* Next meter's sub-policy. */
 724                 };
 725         };
 726 };
 727
 728 /* Flow meter policy parameter structure. */
 729 struct mlx5_flow_meter_policy {
 730         struct rte_eth_dev *dev;
 731         /* The port dev on which policy is created. */
 732         uint32_t is_rss:1;
 733         /* Is RSS policy table. */
 734         uint32_t ingress:1;
 735         /* Rule applies to ingress domain. */
 736         uint32_t egress:1;
 737         /* Rule applies to egress domain. */
 738         uint32_t transfer:1;
 739         /* Rule applies to transfer domain. */
 740         uint32_t is_queue:1;
 741         /* Is queue action in policy table. */
 742         uint32_t is_hierarchy:1;
 743         /* Is meter action in policy table. */
 744         uint32_t skip_y:1;
 745         /* If yellow color policy is skipped. */
 746         uint32_t skip_g:1;
 747         /* If green color policy is skipped. */
 748         rte_spinlock_t sl;
 749         uint32_t ref_cnt;
 750         /* Use count. */
 751         struct mlx5_meter_policy_action_container act_cnt[MLX5_MTR_RTE_COLORS];
 752         /* Policy actions container. */
 753         void *dr_drop_action[MLX5_MTR_DOMAIN_MAX];
 754         /* drop action for red color. */
 755         uint16_t sub_policy_num;
 756         /* Count sub policy tables, 3 bits per domain. */
 757         struct mlx5_flow_meter_sub_policy **sub_policys[MLX5_MTR_DOMAIN_MAX];
 758         /* Sub policy table array must be the end of struct. */
 759 };
 760
 761 /* The maximum sub policy is relate to struct mlx5_rss_hash_fields[]. */
 762 #define MLX5_MTR_RSS_MAX_SUB_POLICY 7
 763 #define MLX5_MTR_SUB_POLICY_NUM_SHIFT  3
 764 #define MLX5_MTR_SUB_POLICY_NUM_MASK  0x7
 765 #define MLX5_MTRS_DEFAULT_RULE_PRIORITY 0xFFFF
 766 #define MLX5_MTR_CHAIN_MAX_NUM 8
 767
 768 /* Flow meter default policy parameter structure.
 769  * Policy index 0 is reserved by default policy table.
 770  * Action per color as below:
 771  * green - do nothing, yellow - do nothing, red - drop
 772  */
 773 struct mlx5_flow_meter_def_policy {
 774         struct mlx5_flow_meter_sub_policy sub_policy;
 775         /* Policy rules jump to other tables. */
 776         void *dr_jump_action[RTE_COLORS];
 777         /* Jump action per color. */
 778 };
 779
 780 /* Meter parameter structure. */
 781 struct mlx5_flow_meter_info {
 782         uint32_t meter_id;
 783         /**< Meter id. */
 784         uint32_t policy_id;
 785         /* Policy id, the first sub_policy idx. */
 786         struct mlx5_flow_meter_profile *profile;
 787         /**< Meter profile parameters. */
 788         rte_spinlock_t sl; /**< Meter action spinlock. */
 789         /** Set of stats counters to be enabled.
 790          * @see enum rte_mtr_stats_type
 791          */
 792         uint32_t bytes_dropped:1;
 793         /** Set bytes dropped stats to be enabled. */
 794         uint32_t pkts_dropped:1;
 795         /** Set packets dropped stats to be enabled. */
 796         uint32_t active_state:1;
 797         /**< Meter hw active state. */
 798         uint32_t shared:1;
 799         /**< Meter shared or not. */
 800         uint32_t is_enable:1;
 801         /**< Meter disable/enable state. */
 802         uint32_t ingress:1;
 803         /**< Rule applies to egress traffic. */
 804         uint32_t egress:1;
 805         /**
 806          * Instead of simply matching the properties of traffic as it would
 807          * appear on a given DPDK port ID, enabling this attribute transfers
 808          * a flow rule to the lowest possible level of any device endpoints
 809          * found in the pattern.
 810          *
 811          * When supported, this effectively enables an application to
 812          * re-route traffic not necessarily intended for it (e.g. coming
 813          * from or addressed to different physical ports, VFs or
 814          * applications) at the device level.
 815          *
 816          * It complements the behavior of some pattern items such as
 817          * RTE_FLOW_ITEM_TYPE_PHY_PORT and is meaningless without them.
 818          *
 819          * When transferring flow rules, ingress and egress attributes keep
 820          * their original meaning, as if processing traffic emitted or
 821          * received by the application.
 822          */
 823         uint32_t transfer:1;
 824         uint32_t def_policy:1;
 825         /* Meter points to default policy. */
 826         void *drop_rule[MLX5_MTR_DOMAIN_MAX];
 827         /* Meter drop rule in drop table. */
 828         uint32_t drop_cnt;
 829         /**< Color counter for drop. */
 830         uint32_t ref_cnt;
 831         /**< Use count. */
 832         struct mlx5_indexed_pool *flow_ipool;
 833         /**< Index pool for flow id. */
 834         void *meter_action;
 835         /**< Flow meter action. */
 836 };
 837
 838 /* PPS(packets per second) map to BPS(Bytes per second).
 839  * HW treat packet as 128bytes in PPS mode
 840  */
 841 #define MLX5_MTRS_PPS_MAP_BPS_SHIFT 7
 842
 843 /* RFC2697 parameter structure. */
 844 struct mlx5_flow_meter_srtcm_rfc2697_prm {
 845         rte_be32_t cbs_cir;
 846         /*
 847          * bit 24-28: cbs_exponent, bit 16-23 cbs_mantissa,
 848          * bit 8-12: cir_exponent, bit 0-7 cir_mantissa.
 849          */
 850         rte_be32_t ebs_eir;
 851         /*
 852          * bit 24-28: ebs_exponent, bit 16-23 ebs_mantissa,
 853          * bit 8-12: eir_exponent, bit 0-7 eir_mantissa.
 854          */
 855 };
 856
 857 /* Flow meter profile structure. */
 858 struct mlx5_flow_meter_profile {
 859         TAILQ_ENTRY(mlx5_flow_meter_profile) next;
 860         /**< Pointer to the next flow meter structure. */
 861         uint32_t id; /**< Profile id. */
 862         struct rte_mtr_meter_profile profile; /**< Profile detail. */
 863         union {
 864                 struct mlx5_flow_meter_srtcm_rfc2697_prm srtcm_prm;
 865                 /**< srtcm_rfc2697 struct. */
 866         };
 867         uint32_t ref_cnt; /**< Use count. */
 868         uint32_t g_support:1; /**< If G color will be generated. */
 869         uint32_t y_support:1; /**< If Y color will be generated. */
 870 };
 871
 872 /* 2 meters in each ASO cache line */
 873 #define MLX5_MTRS_CONTAINER_RESIZE 64
 874 /*
 875  * The pool index and offset of meter in the pool array makes up the
 876  * meter index. In case the meter is from pool 0 and offset 0, it
 877  * should plus 1 to avoid index 0, since 0 means invalid meter index
 878  * currently.
 879  */
 880 #define MLX5_MAKE_MTR_IDX(pi, offset) \
 881                 ((pi) * MLX5_ASO_MTRS_PER_POOL + (offset) + 1)
 882
 883 /*aso flow meter state*/
 884 enum mlx5_aso_mtr_state {
 885         ASO_METER_FREE, /* In free list. */
 886         ASO_METER_WAIT, /* ACCESS_ASO WQE in progress. */
 887         ASO_METER_READY, /* CQE received. */
 888 };
 889
 890 /* Generic aso_flow_meter information. */
 891 struct mlx5_aso_mtr {
 892         LIST_ENTRY(mlx5_aso_mtr) next;
 893         struct mlx5_flow_meter_info fm;
 894         /**< Pointer to the next aso flow meter structure. */
 895         uint8_t state; /**< ASO flow meter state. */
 896         uint8_t offset;
 897 };
 898
 899 /* Generic aso_flow_meter pool structure. */
 900 struct mlx5_aso_mtr_pool {
 901         struct mlx5_aso_mtr mtrs[MLX5_ASO_MTRS_PER_POOL];
 902         /*Must be the first in pool*/
 903         struct mlx5_devx_obj *devx_obj;
 904         /* The devx object of the minimum aso flow meter ID. */
 905         uint32_t index; /* Pool index in management structure. */
 906 };
 907
 908 LIST_HEAD(aso_meter_list, mlx5_aso_mtr);
 909 /* Pools management structure for ASO flow meter pools. */
 910 struct mlx5_aso_mtr_pools_mng {
 911         volatile uint16_t n_valid; /* Number of valid pools. */
 912         uint16_t n; /* Number of pools. */
 913         rte_spinlock_t mtrsl; /* The ASO flow meter free list lock. */
 914         struct aso_meter_list meters; /* Free ASO flow meter list. */
 915         struct mlx5_aso_sq sq; /*SQ using by ASO flow meter. */
 916         struct mlx5_aso_mtr_pool **pools; /* ASO flow meter pool array. */
 917 };
 918
 919 /* Meter management structure for global flow meter resource. */
 920 struct mlx5_flow_mtr_mng {
 921         struct mlx5_aso_mtr_pools_mng pools_mng;
 922         /* Pools management structure for ASO flow meter pools. */
 923         struct mlx5_flow_meter_def_policy *def_policy[MLX5_MTR_DOMAIN_MAX];
 924         /* Default policy table. */
 925         uint32_t def_policy_id;
 926         /* Default policy id. */
 927         uint32_t def_policy_ref_cnt;
 928         /** def_policy meter use count. */
 929         struct mlx5_flow_tbl_resource *drop_tbl[MLX5_MTR_DOMAIN_MAX];
 930         /* Meter drop table. */
 931         struct mlx5_flow_dv_matcher *
 932                         drop_matcher[MLX5_MTR_DOMAIN_MAX][MLX5_REG_BITS];
 933         /* Matcher meter in drop table. */
 934         struct mlx5_flow_dv_matcher *def_matcher[MLX5_MTR_DOMAIN_MAX];
 935         /* Default matcher in drop table. */
 936         void *def_rule[MLX5_MTR_DOMAIN_MAX];
 937         /* Default rule in drop table. */
 938         uint8_t max_mtr_bits;
 939         /* Indicate how many bits are used by meter id at the most. */
 940         uint8_t max_mtr_flow_bits;
 941         /* Indicate how many bits are used by meter flow id at the most. */
 942 };
 943
 944 /* Table key of the hash organization. */
 945 union mlx5_flow_tbl_key {
 946         struct {
 947                 /* Table ID should be at the lowest address. */
 948                 uint32_t level; /**< Level of the table. */
 949                 uint32_t id:22; /**< ID of the table. */
 950                 uint32_t dummy:1;       /**< Dummy table for DV API. */
 951                 uint32_t is_fdb:1;      /**< 1 - FDB, 0 - NIC TX/RX. */
 952                 uint32_t is_egress:1;   /**< 1 - egress, 0 - ingress. */
 953                 uint32_t reserved:7;    /**< must be zero for comparison. */
 954         };
 955         uint64_t v64;                   /**< full 64bits value of key */
 956 };
 957
 958 /* Table structure. */
 959 struct mlx5_flow_tbl_resource {
 960         void *obj; /**< Pointer to DR table object. */
 961         uint32_t refcnt; /**< Reference counter. */
 962 };
 963
 964 #define MLX5_MAX_TABLES UINT16_MAX
 965 #define MLX5_HAIRPIN_TX_TABLE (UINT16_MAX - 1)
 966 /* Reserve the last two tables for metadata register copy. */
 967 #define MLX5_FLOW_MREG_ACT_TABLE_GROUP (MLX5_MAX_TABLES - 1)
 968 #define MLX5_FLOW_MREG_CP_TABLE_GROUP (MLX5_MAX_TABLES - 2)
 969 /* Tables for metering splits should be added here. */
 970 #define MLX5_FLOW_TABLE_LEVEL_METER (MLX5_MAX_TABLES - 3)
 971 #define MLX5_FLOW_TABLE_LEVEL_POLICY (MLX5_MAX_TABLES - 4)
 972 #define MLX5_MAX_TABLES_EXTERNAL MLX5_FLOW_TABLE_LEVEL_POLICY
 973 #define MLX5_MAX_TABLES_FDB UINT16_MAX
 974 #define MLX5_FLOW_TABLE_FACTOR 10
 975
 976 /* ID generation structure. */
 977 struct mlx5_flow_id_pool {
 978         uint32_t *free_arr; /**< Pointer to the a array of free values. */
 979         uint32_t base_index;
 980         /**< The next index that can be used without any free elements. */
 981         uint32_t *curr; /**< Pointer to the index to pop. */
 982         uint32_t *last; /**< Pointer to the last element in the empty arrray. */
 983         uint32_t max_id; /**< Maximum id can be allocated from the pool. */
 984 };
 985
 986 /* Tx pacing queue structure - for Clock and Rearm queues. */
 987 struct mlx5_txpp_wq {
 988         /* Completion Queue related data.*/
 989         struct mlx5_devx_cq cq_obj;
 990         uint32_t cq_ci:24;
 991         uint32_t arm_sn:2;
 992         /* Send Queue related data.*/
 993         struct mlx5_devx_sq sq_obj;
 994         uint16_t sq_size; /* Number of WQEs in the queue. */
 995         uint16_t sq_ci; /* Next WQE to execute. */
 996 };
 997
 998 /* Tx packet pacing internal timestamp. */
 999 struct mlx5_txpp_ts {
1000         uint64_t ci_ts;
1001         uint64_t ts;
1002 };
1003
1004 /* Tx packet pacing structure. */
1005 struct mlx5_dev_txpp {
1006         pthread_mutex_t mutex; /* Pacing create/destroy mutex. */
1007         uint32_t refcnt; /* Pacing reference counter. */
1008         uint32_t freq; /* Timestamp frequency, Hz. */
1009         uint32_t tick; /* Completion tick duration in nanoseconds. */
1010         uint32_t test; /* Packet pacing test mode. */
1011         int32_t skew; /* Scheduling skew. */
1012         struct rte_intr_handle intr_handle; /* Periodic interrupt. */
1013         void *echan; /* Event Channel. */
1014         struct mlx5_txpp_wq clock_queue; /* Clock Queue. */
1015         struct mlx5_txpp_wq rearm_queue; /* Clock Queue. */
1016         void *pp; /* Packet pacing context. */
1017         uint16_t pp_id; /* Packet pacing context index. */
1018         uint16_t ts_n; /* Number of captured timestamps. */
1019         uint16_t ts_p; /* Pointer to statisticks timestamp. */
1020         struct mlx5_txpp_ts *tsa; /* Timestamps sliding window stats. */
1021         struct mlx5_txpp_ts ts; /* Cached completion id/timestamp. */
1022         uint32_t sync_lost:1; /* ci/timestamp synchronization lost. */
1023         /* Statistics counters. */
1024         uint64_t err_miss_int; /* Missed service interrupt. */
1025         uint64_t err_rearm_queue; /* Rearm Queue errors. */
1026         uint64_t err_clock_queue; /* Clock Queue errors. */
1027         uint64_t err_ts_past; /* Timestamp in the past. */
1028         uint64_t err_ts_future; /* Timestamp in the distant future. */
1029 };
1030
1031 /* Supported flex parser profile ID. */
1032 enum mlx5_flex_parser_profile_id {
1033         MLX5_FLEX_PARSER_ECPRI_0 = 0,
1034         MLX5_FLEX_PARSER_MAX = 8,
1035 };
1036
1037 /* Sample ID information of flex parser structure. */
1038 struct mlx5_flex_parser_profiles {
1039         uint32_t num;           /* Actual number of samples. */
1040         uint32_t ids[8];        /* Sample IDs for this profile. */
1041         uint8_t offset[8];      /* Bytes offset of each parser. */
1042         void *obj;              /* Flex parser node object. */
1043 };
1044
1045 /* Max member ports per bonding device. */
1046 #define MLX5_BOND_MAX_PORTS 2
1047
1048 /* Bonding device information. */
1049 struct mlx5_bond_info {
1050         int n_port; /* Number of bond member ports. */
1051         uint32_t ifindex;
1052         char ifname[MLX5_NAMESIZE + 1];
1053         struct {
1054                 char ifname[MLX5_NAMESIZE + 1];
1055                 uint32_t ifindex;
1056                 struct rte_pci_addr pci_addr;
1057         } ports[MLX5_BOND_MAX_PORTS];
1058 };
1059
1060 /* Number of connection tracking objects per pool: must be a power of 2. */
1061 #define MLX5_ASO_CT_ACTIONS_PER_POOL 64
1062
1063 /* Generate incremental and unique CT index from pool and offset. */
1064 #define MLX5_MAKE_CT_IDX(pool, offset) \
1065         ((pool) * MLX5_ASO_CT_ACTIONS_PER_POOL + (offset) + 1)
1066
1067 /* ASO Conntrack state. */
1068 enum mlx5_aso_ct_state {
1069         ASO_CONNTRACK_FREE, /* Inactive, in the free list. */
1070         ASO_CONNTRACK_WAIT, /* WQE sent in the SQ. */
1071         ASO_CONNTRACK_READY, /* CQE received w/o error. */
1072         ASO_CONNTRACK_QUERY, /* WQE for query sent. */
1073         ASO_CONNTRACK_MAX, /* Guard. */
1074 };
1075
1076 /* Generic ASO connection tracking structure. */
1077 struct mlx5_aso_ct_action {
1078         LIST_ENTRY(mlx5_aso_ct_action) next; /* Pointer to the next ASO CT. */
1079         void *dr_action_orig; /* General action object for original dir. */
1080         void *dr_action_rply; /* General action object for reply dir. */
1081         uint32_t refcnt; /* Action used count in device flows. */
1082         uint16_t offset; /* Offset of ASO CT in DevX objects bulk. */
1083         uint16_t peer; /* The only peer port index could also use this CT. */
1084         enum mlx5_aso_ct_state state; /* ASO CT state. */
1085         bool is_original; /* The direction of the DR action to be used. */
1086 };
1087
1088 /* CT action object state update. */
1089 #define MLX5_ASO_CT_UPDATE_STATE(c, s) \
1090         __atomic_store_n(&((c)->state), (s), __ATOMIC_RELAXED)
1091
1092 /* ASO connection tracking software pool definition. */
1093 struct mlx5_aso_ct_pool {
1094         uint16_t index; /* Pool index in pools array. */
1095         struct mlx5_devx_obj *devx_obj;
1096         /* The first devx object in the bulk, used for freeing (not yet). */
1097         struct mlx5_aso_ct_action actions[MLX5_ASO_CT_ACTIONS_PER_POOL];
1098         /* CT action structures bulk. */
1099 };
1100
1101 LIST_HEAD(aso_ct_list, mlx5_aso_ct_action);
1102
1103 /* Pools management structure for ASO connection tracking pools. */
1104 struct mlx5_aso_ct_pools_mng {
1105         struct mlx5_aso_ct_pool **pools;
1106         uint16_t n; /* Total number of pools. */
1107         uint16_t next; /* Number of pools in use, index of next free pool. */
1108         rte_spinlock_t ct_sl; /* The ASO CT free list lock. */
1109         rte_rwlock_t resize_rwl; /* The ASO CT pool resize lock. */
1110         struct aso_ct_list free_cts; /* Free ASO CT objects list. */
1111         struct mlx5_aso_sq aso_sq; /* ASO queue objects. */
1112 };
1113
1114 /*
1115  * Shared Infiniband device context for Master/Representors
1116  * which belong to same IB device with multiple IB ports.
1117  **/
1118 struct mlx5_dev_ctx_shared {
1119         LIST_ENTRY(mlx5_dev_ctx_shared) next;
1120         uint32_t refcnt;
1121         uint32_t devx:1; /* Opened with DV. */
1122         uint32_t flow_hit_aso_en:1; /* Flow Hit ASO is supported. */
1123         uint32_t rq_ts_format:2; /* RQ timestamp formats supported. */
1124         uint32_t sq_ts_format:2; /* SQ timestamp formats supported. */
1125         uint32_t steering_format_version:4;
1126         /* Indicates the device steering logic format. */
1127         uint32_t qp_ts_format:2; /* QP timestamp formats supported. */
1128         uint32_t meter_aso_en:1; /* Flow Meter ASO is supported. */
1129         uint32_t ct_aso_en:1; /* Connection Tracking ASO is supported. */
1130         uint32_t tunnel_header_0_1:1; /* tunnel_header_0_1 is supported. */
1131         uint32_t misc5_cap:1; /* misc5 matcher parameter is supported. */
1132         uint32_t reclaim_mode:1; /* Reclaim memory. */
1133         uint32_t max_port; /* Maximal IB device port index. */
1134         struct mlx5_bond_info bond; /* Bonding information. */
1135         struct mlx5_common_device *cdev; /* Backend mlx5 device. */
1136         void *pd; /* Protection Domain. */
1137         uint32_t pdn; /* Protection Domain number. */
1138         uint32_t tdn; /* Transport Domain number. */
1139         char ibdev_name[MLX5_FS_NAME_MAX]; /* SYSFS dev name. */
1140         char ibdev_path[MLX5_FS_PATH_MAX]; /* SYSFS dev path for secondary */
1141         struct mlx5_dev_attr device_attr; /* Device properties. */
1142         int numa_node; /* Numa node of backing physical device. */
1143         LIST_ENTRY(mlx5_dev_ctx_shared) mem_event_cb;
1144         /**< Called by memory event callback. */
1145         struct mlx5_mr_share_cache share_cache;
1146         /* Packet pacing related structure. */
1147         struct mlx5_dev_txpp txpp;
1148         /* Shared DV/DR flow data section. */
1149         uint32_t dv_meta_mask; /* flow META metadata supported mask. */
1150         uint32_t dv_mark_mask; /* flow MARK metadata supported mask. */
1151         uint32_t dv_regc0_mask; /* available bits of metatada reg_c[0]. */
1152         void *fdb_domain; /* FDB Direct Rules name space handle. */
1153         void *rx_domain; /* RX Direct Rules name space handle. */
1154         void *tx_domain; /* TX Direct Rules name space handle. */
1155 #ifndef RTE_ARCH_64
1156         rte_spinlock_t uar_lock_cq; /* CQs share a common distinct UAR */
1157         rte_spinlock_t uar_lock[MLX5_UAR_PAGE_NUM_MAX];
1158         /* UAR same-page access control required in 32bit implementations. */
1159 #endif
1160         struct mlx5_hlist *flow_tbls;
1161         struct mlx5_flow_tunnel_hub *tunnel_hub;
1162         /* Direct Rules tables for FDB, NIC TX+RX */
1163         void *dr_drop_action; /* Pointer to DR drop action, any domain. */
1164         void *pop_vlan_action; /* Pointer to DR pop VLAN action. */
1165         struct mlx5_hlist *encaps_decaps; /* Encap/decap action hash list. */
1166         struct mlx5_hlist *modify_cmds;
1167         struct mlx5_hlist *tag_table;
1168         struct mlx5_list *port_id_action_list; /* Port ID action list. */
1169         struct mlx5_list *push_vlan_action_list; /* Push VLAN actions. */
1170         struct mlx5_list *sample_action_list; /* List of sample actions. */
1171         struct mlx5_list *dest_array_list;
1172         /* List of destination array actions. */
1173         struct mlx5_flow_counter_mng cmng; /* Counters management structure. */
1174         void *default_miss_action; /* Default miss action. */
1175         struct mlx5_indexed_pool *ipool[MLX5_IPOOL_MAX];
1176         struct mlx5_indexed_pool *mdh_ipools[MLX5_MAX_MODIFY_NUM];
1177         /* Shared interrupt handler section. */
1178         struct rte_intr_handle intr_handle; /* Interrupt handler for device. */
1179         struct rte_intr_handle intr_handle_devx; /* DEVX interrupt handler. */
1180         void *devx_comp; /* DEVX async comp obj. */
1181         struct mlx5_devx_obj *tis; /* TIS object. */
1182         struct mlx5_devx_obj *td; /* Transport domain. */
1183         void *tx_uar; /* Tx/packet pacing shared UAR. */
1184         struct mlx5_flex_parser_profiles fp[MLX5_FLEX_PARSER_MAX];
1185         /* Flex parser profiles information. */
1186         void *devx_rx_uar; /* DevX UAR for Rx. */
1187         struct mlx5_aso_age_mng *aso_age_mng;
1188         /* Management data for aging mechanism using ASO Flow Hit. */
1189         struct mlx5_geneve_tlv_option_resource *geneve_tlv_option_resource;
1190         /* Management structure for geneve tlv option */
1191         rte_spinlock_t geneve_tlv_opt_sl; /* Lock for geneve tlv resource */
1192         struct mlx5_flow_mtr_mng *mtrmng;
1193         /* Meter management structure. */
1194         struct mlx5_aso_ct_pools_mng *ct_mng;
1195         /* Management data for ASO connection tracking. */
1196         struct mlx5_lb_ctx self_lb; /* QP to enable self loopback for Devx. */
1197         struct mlx5_dev_shared_port port[]; /* per device port data array. */
1198 };
1199
1200 /*
1201  * Per-process private structure.
1202  * Caution, secondary process may rebuild the struct during port start.
1203  */
1204 struct mlx5_proc_priv {
1205         size_t uar_table_sz;
1206         /* Size of UAR register table. */
1207         void *uar_table[];
1208         /* Table of UAR registers for each process. */
1209 };
1210
1211 /* MTR profile list. */
1212 TAILQ_HEAD(mlx5_mtr_profiles, mlx5_flow_meter_profile);
1213 /* MTR list. */
1214 TAILQ_HEAD(mlx5_legacy_flow_meters, mlx5_legacy_flow_meter);
1215
1216 /* RSS description. */
1217 struct mlx5_flow_rss_desc {
1218         uint32_t level;
1219         uint32_t queue_num; /**< Number of entries in @p queue. */
1220         uint64_t types; /**< Specific RSS hash types (see ETH_RSS_*). */
1221         uint64_t hash_fields; /* Verbs Hash fields. */
1222         uint8_t key[MLX5_RSS_HASH_KEY_LEN]; /**< RSS hash key. */
1223         uint32_t key_len; /**< RSS hash key len. */
1224         uint32_t tunnel; /**< Queue in tunnel. */
1225         uint32_t shared_rss; /**< Shared RSS index. */
1226         struct mlx5_ind_table_obj *ind_tbl;
1227         /**< Indirection table for shared RSS hash RX queues. */
1228         union {
1229                 uint16_t *queue; /**< Destination queues. */
1230                 const uint16_t *const_q; /**< Const pointer convert. */
1231         };
1232 };
1233
1234 #define MLX5_PROC_PRIV(port_id) \
1235         ((struct mlx5_proc_priv *)rte_eth_devices[port_id].process_private)
1236
1237 /* Verbs/DevX Rx queue elements. */
1238 struct mlx5_rxq_obj {
1239         LIST_ENTRY(mlx5_rxq_obj) next; /* Pointer to the next element. */
1240         struct mlx5_rxq_ctrl *rxq_ctrl; /* Back pointer to parent. */
1241         int fd; /* File descriptor for event channel */
1242         RTE_STD_C11
1243         union {
1244                 struct {
1245                         void *wq; /* Work Queue. */
1246                         void *ibv_cq; /* Completion Queue. */
1247                         void *ibv_channel;
1248                 };
1249                 struct mlx5_devx_obj *rq; /* DevX RQ object for hairpin. */
1250                 struct {
1251                         struct mlx5_devx_rq rq_obj; /* DevX RQ object. */
1252                         struct mlx5_devx_cq cq_obj; /* DevX CQ object. */
1253                         void *devx_channel;
1254                 };
1255         };
1256 };
1257
1258 /* Indirection table. */
1259 struct mlx5_ind_table_obj {
1260         LIST_ENTRY(mlx5_ind_table_obj) next; /* Pointer to the next element. */
1261         uint32_t refcnt; /* Reference counter. */
1262         RTE_STD_C11
1263         union {
1264                 void *ind_table; /**< Indirection table. */
1265                 struct mlx5_devx_obj *rqt; /* DevX RQT object. */
1266         };
1267         uint32_t queues_n; /**< Number of queues in the list. */
1268         uint16_t *queues; /**< Queue list. */
1269 };
1270
1271 /* Hash Rx queue. */
1272 __extension__
1273 struct mlx5_hrxq {
1274         struct mlx5_list_entry entry; /* List entry. */
1275         uint32_t standalone:1; /* This object used in shared action. */
1276         struct mlx5_ind_table_obj *ind_table; /* Indirection table. */
1277         RTE_STD_C11
1278         union {
1279                 void *qp; /* Verbs queue pair. */
1280                 struct mlx5_devx_obj *tir; /* DevX TIR object. */
1281         };
1282 #if defined(HAVE_IBV_FLOW_DV_SUPPORT) || !defined(HAVE_INFINIBAND_VERBS_H)
1283         void *action; /* DV QP action pointer. */
1284 #endif
1285         uint64_t hash_fields; /* Verbs Hash fields. */
1286         uint32_t rss_key_len; /* Hash key length in bytes. */
1287         uint32_t idx; /* Hash Rx queue index. */
1288         uint8_t rss_key[]; /* Hash key. */
1289 };
1290
1291 /* Verbs/DevX Tx queue elements. */
1292 struct mlx5_txq_obj {
1293         LIST_ENTRY(mlx5_txq_obj) next; /* Pointer to the next element. */
1294         struct mlx5_txq_ctrl *txq_ctrl; /* Pointer to the control queue. */
1295         RTE_STD_C11
1296         union {
1297                 struct {
1298                         void *cq; /* Completion Queue. */
1299                         void *qp; /* Queue Pair. */
1300                 };
1301                 struct {
1302                         struct mlx5_devx_obj *sq;
1303                         /* DevX object for Sx queue. */
1304                         struct mlx5_devx_obj *tis; /* The TIS object. */
1305                 };
1306                 struct {
1307                         struct rte_eth_dev *dev;
1308                         struct mlx5_devx_cq cq_obj;
1309                         /* DevX CQ object and its resources. */
1310                         struct mlx5_devx_sq sq_obj;
1311                         /* DevX SQ object and its resources. */
1312                 };
1313         };
1314 };
1315
1316 enum mlx5_rxq_modify_type {
1317         MLX5_RXQ_MOD_ERR2RST, /* modify state from error to reset. */
1318         MLX5_RXQ_MOD_RST2RDY, /* modify state from reset to ready. */
1319         MLX5_RXQ_MOD_RDY2ERR, /* modify state from ready to error. */
1320         MLX5_RXQ_MOD_RDY2RST, /* modify state from ready to reset. */
1321 };
1322
1323 enum mlx5_txq_modify_type {
1324         MLX5_TXQ_MOD_RST2RDY, /* modify state from reset to ready. */
1325         MLX5_TXQ_MOD_RDY2RST, /* modify state from ready to reset. */
1326         MLX5_TXQ_MOD_ERR2RDY, /* modify state from error to ready. */
1327 };
1328
1329 /* HW objects operations structure. */
1330 struct mlx5_obj_ops {
1331         int (*rxq_obj_modify_vlan_strip)(struct mlx5_rxq_obj *rxq_obj, int on);
1332         int (*rxq_obj_new)(struct rte_eth_dev *dev, uint16_t idx);
1333         int (*rxq_event_get)(struct mlx5_rxq_obj *rxq_obj);
1334         int (*rxq_obj_modify)(struct mlx5_rxq_obj *rxq_obj, uint8_t type);
1335         void (*rxq_obj_release)(struct mlx5_rxq_obj *rxq_obj);
1336         int (*ind_table_new)(struct rte_eth_dev *dev, const unsigned int log_n,
1337                              struct mlx5_ind_table_obj *ind_tbl);
1338         int (*ind_table_modify)(struct rte_eth_dev *dev,
1339                                 const unsigned int log_n,
1340                                 const uint16_t *queues, const uint32_t queues_n,
1341                                 struct mlx5_ind_table_obj *ind_tbl);
1342         void (*ind_table_destroy)(struct mlx5_ind_table_obj *ind_tbl);
1343         int (*hrxq_new)(struct rte_eth_dev *dev, struct mlx5_hrxq *hrxq,
1344                         int tunnel __rte_unused);
1345         int (*hrxq_modify)(struct rte_eth_dev *dev, struct mlx5_hrxq *hrxq,
1346                            const uint8_t *rss_key,
1347                            uint64_t hash_fields,
1348                            const struct mlx5_ind_table_obj *ind_tbl);
1349         void (*hrxq_destroy)(struct mlx5_hrxq *hrxq);
1350         int (*drop_action_create)(struct rte_eth_dev *dev);
1351         void (*drop_action_destroy)(struct rte_eth_dev *dev);
1352         int (*txq_obj_new)(struct rte_eth_dev *dev, uint16_t idx);
1353         int (*txq_obj_modify)(struct mlx5_txq_obj *obj,
1354                               enum mlx5_txq_modify_type type, uint8_t dev_port);
1355         void (*txq_obj_release)(struct mlx5_txq_obj *txq_obj);
1356         int (*lb_dummy_queue_create)(struct rte_eth_dev *dev);
1357         void (*lb_dummy_queue_release)(struct rte_eth_dev *dev);
1358 };
1359
1360 #define MLX5_RSS_HASH_FIELDS_LEN RTE_DIM(mlx5_rss_hash_fields)
1361
1362 /* MR operations structure. */
1363 struct mlx5_mr_ops {
1364         mlx5_reg_mr_t reg_mr;
1365         mlx5_dereg_mr_t dereg_mr;
1366 };
1367
1368 struct mlx5_priv {
1369         struct rte_eth_dev_data *dev_data;  /* Pointer to device data. */
1370         struct mlx5_dev_ctx_shared *sh; /* Shared device context. */
1371         uint32_t dev_port; /* Device port number. */
1372         struct rte_pci_device *pci_dev; /* Backend PCI device. */
1373         struct rte_ether_addr mac[MLX5_MAX_MAC_ADDRESSES]; /* MAC addresses. */
1374         BITFIELD_DECLARE(mac_own, uint64_t, MLX5_MAX_MAC_ADDRESSES);
1375         /* Bit-field of MAC addresses owned by the PMD. */
1376         uint16_t vlan_filter[MLX5_MAX_VLAN_IDS]; /* VLAN filters table. */
1377         unsigned int vlan_filter_n; /* Number of configured VLAN filters. */
1378         /* Device properties. */
1379         uint16_t mtu; /* Configured MTU. */
1380         unsigned int isolated:1; /* Whether isolated mode is enabled. */
1381         unsigned int representor:1; /* Device is a port representor. */
1382         unsigned int master:1; /* Device is a E-Switch master. */
1383         unsigned int txpp_en:1; /* Tx packet pacing enabled. */
1384         unsigned int sampler_en:1; /* Whether support sampler. */
1385         unsigned int mtr_en:1; /* Whether support meter. */
1386         unsigned int mtr_reg_share:1; /* Whether support meter REG_C share. */
1387         unsigned int lb_used:1; /* Loopback queue is referred to. */
1388         uint16_t domain_id; /* Switch domain identifier. */
1389         uint16_t vport_id; /* Associated VF vport index (if any). */
1390         uint32_t vport_meta_tag; /* Used for vport index match ove VF LAG. */
1391         uint32_t vport_meta_mask; /* Used for vport index field match mask. */
1392         uint16_t representor_id; /* UINT16_MAX if not a representor. */
1393         int32_t pf_bond; /* >=0, representor owner PF index in bonding. */
1394         unsigned int if_index; /* Associated kernel network device index. */
1395         /* RX/TX queues. */
1396         unsigned int rxqs_n; /* RX queues array size. */
1397         unsigned int txqs_n; /* TX queues array size. */
1398         struct mlx5_rxq_data *(*rxqs)[]; /* RX queues. */
1399         struct mlx5_txq_data *(*txqs)[]; /* TX queues. */
1400         struct rte_mempool *mprq_mp; /* Mempool for Multi-Packet RQ. */
1401         struct rte_eth_rss_conf rss_conf; /* RSS configuration. */
1402         unsigned int (*reta_idx)[]; /* RETA index table. */
1403         unsigned int reta_idx_n; /* RETA index size. */
1404         struct mlx5_drop drop_queue; /* Flow drop queues. */
1405         void *root_drop_action; /* Pointer to root drop action. */
1406         struct mlx5_indexed_pool *flows[MLX5_FLOW_TYPE_MAXI];
1407         /* RTE Flow rules. */
1408         uint32_t ctrl_flows; /* Control flow rules. */
1409         rte_spinlock_t flow_list_lock;
1410         struct mlx5_obj_ops obj_ops; /* HW objects operations. */
1411         LIST_HEAD(rxq, mlx5_rxq_ctrl) rxqsctrl; /* DPDK Rx queues. */
1412         LIST_HEAD(rxqobj, mlx5_rxq_obj) rxqsobj; /* Verbs/DevX Rx queues. */
1413         struct mlx5_list *hrxqs; /* Hash Rx queues. */
1414         LIST_HEAD(txq, mlx5_txq_ctrl) txqsctrl; /* DPDK Tx queues. */
1415         LIST_HEAD(txqobj, mlx5_txq_obj) txqsobj; /* Verbs/DevX Tx queues. */
1416         /* Indirection tables. */
1417         LIST_HEAD(ind_tables, mlx5_ind_table_obj) ind_tbls;
1418         /* Pointer to next element. */
1419         rte_rwlock_t ind_tbls_lock;
1420         uint32_t refcnt; /**< Reference counter. */
1421         /**< Verbs modify header action object. */
1422         uint8_t ft_type; /**< Flow table type, Rx or Tx. */
1423         uint8_t max_lro_msg_size;
1424         uint32_t link_speed_capa; /* Link speed capabilities. */
1425         struct mlx5_xstats_ctrl xstats_ctrl; /* Extended stats control. */
1426         struct mlx5_stats_ctrl stats_ctrl; /* Stats control. */
1427         struct mlx5_dev_config config; /* Device configuration. */
1428         /* Context for Verbs allocator. */
1429         int nl_socket_rdma; /* Netlink socket (NETLINK_RDMA). */
1430         int nl_socket_route; /* Netlink socket (NETLINK_ROUTE). */
1431         struct mlx5_nl_vlan_vmwa_context *vmwa_context; /* VLAN WA context. */
1432         struct mlx5_hlist *mreg_cp_tbl;
1433         /* Hash table of Rx metadata register copy table. */
1434         uint8_t mtr_sfx_reg; /* Meter prefix-suffix flow match REG_C. */
1435         uint8_t mtr_color_reg; /* Meter color match REG_C. */
1436         struct mlx5_legacy_flow_meters flow_meters; /* MTR list. */
1437         struct mlx5_l3t_tbl *mtr_profile_tbl; /* Meter index lookup table. */
1438         struct mlx5_l3t_tbl *policy_idx_tbl; /* Policy index lookup table. */
1439         struct mlx5_l3t_tbl *mtr_idx_tbl; /* Meter index lookup table. */
1440         uint8_t skip_default_rss_reta; /* Skip configuration of default reta. */
1441         uint8_t fdb_def_rule; /* Whether fdb jump to table 1 is configured. */
1442         struct mlx5_mp_id mp_id; /* ID of a multi-process process */
1443         LIST_HEAD(fdir, mlx5_fdir_flow) fdir_flows; /* fdir flows. */
1444         rte_spinlock_t shared_act_sl; /* Shared actions spinlock. */
1445         uint32_t rss_shared_actions; /* RSS shared actions. */
1446         struct mlx5_devx_obj *q_counters; /* DevX queue counter object. */
1447         uint32_t counter_set_id; /* Queue counter ID to set in DevX objects. */
1448 };
1449
1450 #define PORT_ID(priv) ((priv)->dev_data->port_id)
1451 #define ETH_DEV(priv) (&rte_eth_devices[PORT_ID(priv)])
1452
1453 struct rte_hairpin_peer_info {
1454         uint32_t qp_id;
1455         uint32_t vhca_id;
1456         uint16_t peer_q;
1457         uint16_t tx_explicit;
1458         uint16_t manual_bind;
1459 };
1460
1461 #define BUF_SIZE 1024
1462 enum dr_dump_rec_type {
1463         DR_DUMP_REC_TYPE_PMD_PKT_REFORMAT = 4410,
1464         DR_DUMP_REC_TYPE_PMD_MODIFY_HDR = 4420,
1465         DR_DUMP_REC_TYPE_PMD_COUNTER = 4430,
1466 };
1467
1468 /* mlx5.c */
1469
1470 int mlx5_getenv_int(const char *);
1471 int mlx5_proc_priv_init(struct rte_eth_dev *dev);
1472 void mlx5_proc_priv_uninit(struct rte_eth_dev *dev);
1473 int mlx5_udp_tunnel_port_add(struct rte_eth_dev *dev,
1474                               struct rte_eth_udp_tunnel *udp_tunnel);
1475 uint16_t mlx5_eth_find_next(uint16_t port_id, struct rte_device *odev);
1476 int mlx5_dev_close(struct rte_eth_dev *dev);
1477 int mlx5_net_remove(struct mlx5_common_device *cdev);
1478 bool mlx5_is_hpf(struct rte_eth_dev *dev);
1479 bool mlx5_is_sf_repr(struct rte_eth_dev *dev);
1480 void mlx5_age_event_prepare(struct mlx5_dev_ctx_shared *sh);
1481
1482 /* Macro to iterate over all valid ports for mlx5 driver. */
1483 #define MLX5_ETH_FOREACH_DEV(port_id, dev) \
1484         for (port_id = mlx5_eth_find_next(0, dev); \
1485              port_id < RTE_MAX_ETHPORTS; \
1486              port_id = mlx5_eth_find_next(port_id + 1, dev))
1487 int mlx5_args(struct mlx5_dev_config *config, struct rte_devargs *devargs);
1488 struct mlx5_dev_ctx_shared *
1489 mlx5_alloc_shared_dev_ctx(const struct mlx5_dev_spawn_data *spawn,
1490                            const struct mlx5_dev_config *config);
1491 void mlx5_free_shared_dev_ctx(struct mlx5_dev_ctx_shared *sh);
1492 int mlx5_dev_ctx_shared_mempool_subscribe(struct rte_eth_dev *dev);
1493 void mlx5_free_table_hash_list(struct mlx5_priv *priv);
1494 int mlx5_alloc_table_hash_list(struct mlx5_priv *priv);
1495 void mlx5_set_min_inline(struct mlx5_dev_spawn_data *spawn,
1496                          struct mlx5_dev_config *config);
1497 void mlx5_set_metadata_mask(struct rte_eth_dev *dev);
1498 int mlx5_dev_check_sibling_config(struct mlx5_priv *priv,
1499                                   struct mlx5_dev_config *config,
1500                                   struct rte_device *dpdk_dev);
1501 int mlx5_dev_configure(struct rte_eth_dev *dev);
1502 int mlx5_dev_infos_get(struct rte_eth_dev *dev, struct rte_eth_dev_info *info);
1503 int mlx5_fw_version_get(struct rte_eth_dev *dev, char *fw_ver, size_t fw_size);
1504 int mlx5_dev_set_mtu(struct rte_eth_dev *dev, uint16_t mtu);
1505 int mlx5_hairpin_cap_get(struct rte_eth_dev *dev,
1506                          struct rte_eth_hairpin_cap *cap);
1507 bool mlx5_flex_parser_ecpri_exist(struct rte_eth_dev *dev);
1508 int mlx5_flex_parser_ecpri_alloc(struct rte_eth_dev *dev);
1509 int mlx5_flow_aso_age_mng_init(struct mlx5_dev_ctx_shared *sh);
1510 int mlx5_aso_flow_mtrs_mng_init(struct mlx5_dev_ctx_shared *sh);
1511 int mlx5_flow_aso_ct_mng_init(struct mlx5_dev_ctx_shared *sh);
1512
1513 /* mlx5_ethdev.c */
1514
1515 int mlx5_dev_configure(struct rte_eth_dev *dev);
1516 int mlx5_representor_info_get(struct rte_eth_dev *dev,
1517                               struct rte_eth_representor_info *info);
1518 #define MLX5_REPRESENTOR_ID(pf, type, repr) \
1519                 (((pf) << 14) + ((type) << 12) + ((repr) & 0xfff))
1520 #define MLX5_REPRESENTOR_REPR(repr_id) \
1521                 ((repr_id) & 0xfff)
1522 #define MLX5_REPRESENTOR_TYPE(repr_id) \
1523                 (((repr_id) >> 12) & 3)
1524 uint16_t mlx5_representor_id_encode(const struct mlx5_switch_info *info,
1525                                     enum rte_eth_representor_type hpf_type);
1526 int mlx5_fw_version_get(struct rte_eth_dev *dev, char *fw_ver,
1527                         size_t fw_size);
1528 int mlx5_dev_infos_get(struct rte_eth_dev *dev,
1529                        struct rte_eth_dev_info *info);
1530 const uint32_t *mlx5_dev_supported_ptypes_get(struct rte_eth_dev *dev);
1531 int mlx5_dev_set_mtu(struct rte_eth_dev *dev, uint16_t mtu);
1532 int mlx5_hairpin_cap_get(struct rte_eth_dev *dev,
1533                          struct rte_eth_hairpin_cap *cap);
1534 eth_rx_burst_t mlx5_select_rx_function(struct rte_eth_dev *dev);
1535 struct mlx5_priv *mlx5_port_to_eswitch_info(uint16_t port, bool valid);
1536 struct mlx5_priv *mlx5_dev_to_eswitch_info(struct rte_eth_dev *dev);
1537 int mlx5_dev_configure_rss_reta(struct rte_eth_dev *dev);
1538
1539 /* mlx5_ethdev_os.c */
1540
1541 int mlx5_get_ifname(const struct rte_eth_dev *dev,
1542                         char (*ifname)[MLX5_NAMESIZE]);
1543 unsigned int mlx5_ifindex(const struct rte_eth_dev *dev);
1544 int mlx5_get_mac(struct rte_eth_dev *dev, uint8_t (*mac)[RTE_ETHER_ADDR_LEN]);
1545 int mlx5_get_mtu(struct rte_eth_dev *dev, uint16_t *mtu);
1546 int mlx5_set_mtu(struct rte_eth_dev *dev, uint16_t mtu);
1547 int mlx5_read_clock(struct rte_eth_dev *dev, uint64_t *clock);
1548 int mlx5_link_update(struct rte_eth_dev *dev, int wait_to_complete);
1549 int mlx5_dev_get_flow_ctrl(struct rte_eth_dev *dev,
1550                            struct rte_eth_fc_conf *fc_conf);
1551 int mlx5_dev_set_flow_ctrl(struct rte_eth_dev *dev,
1552                            struct rte_eth_fc_conf *fc_conf);
1553 void mlx5_dev_interrupt_handler(void *arg);
1554 void mlx5_dev_interrupt_handler_devx(void *arg);
1555 int mlx5_set_link_down(struct rte_eth_dev *dev);
1556 int mlx5_set_link_up(struct rte_eth_dev *dev);
1557 int mlx5_is_removed(struct rte_eth_dev *dev);
1558 int mlx5_sysfs_switch_info(unsigned int ifindex,
1559                            struct mlx5_switch_info *info);
1560 void mlx5_translate_port_name(const char *port_name_in,
1561                               struct mlx5_switch_info *port_info_out);
1562 void mlx5_intr_callback_unregister(const struct rte_intr_handle *handle,
1563                                    rte_intr_callback_fn cb_fn, void *cb_arg);
1564 int mlx5_sysfs_bond_info(unsigned int pf_ifindex, unsigned int *ifindex,
1565                          char *ifname);
1566 int mlx5_get_module_info(struct rte_eth_dev *dev,
1567                          struct rte_eth_dev_module_info *modinfo);
1568 int mlx5_get_module_eeprom(struct rte_eth_dev *dev,
1569                            struct rte_dev_eeprom_info *info);
1570 int mlx5_os_read_dev_stat(struct mlx5_priv *priv,
1571                           const char *ctr_name, uint64_t *stat);
1572 int mlx5_os_read_dev_counters(struct rte_eth_dev *dev, uint64_t *stats);
1573 int mlx5_os_get_stats_n(struct rte_eth_dev *dev);
1574 void mlx5_os_stats_init(struct rte_eth_dev *dev);
1575
1576 /* mlx5_mac.c */
1577
1578 void mlx5_mac_addr_remove(struct rte_eth_dev *dev, uint32_t index);
1579 int mlx5_mac_addr_add(struct rte_eth_dev *dev, struct rte_ether_addr *mac,
1580                       uint32_t index, uint32_t vmdq);
1581 int mlx5_mac_addr_set(struct rte_eth_dev *dev, struct rte_ether_addr *mac_addr);
1582 int mlx5_set_mc_addr_list(struct rte_eth_dev *dev,
1583                         struct rte_ether_addr *mc_addr_set,
1584                         uint32_t nb_mc_addr);
1585
1586 /* mlx5_rss.c */
1587
1588 int mlx5_rss_hash_update(struct rte_eth_dev *dev,
1589                          struct rte_eth_rss_conf *rss_conf);
1590 int mlx5_rss_hash_conf_get(struct rte_eth_dev *dev,
1591                            struct rte_eth_rss_conf *rss_conf);
1592 int mlx5_rss_reta_index_resize(struct rte_eth_dev *dev, unsigned int reta_size);
1593 int mlx5_dev_rss_reta_query(struct rte_eth_dev *dev,
1594                             struct rte_eth_rss_reta_entry64 *reta_conf,
1595                             uint16_t reta_size);
1596 int mlx5_dev_rss_reta_update(struct rte_eth_dev *dev,
1597                              struct rte_eth_rss_reta_entry64 *reta_conf,
1598                              uint16_t reta_size);
1599
1600 /* mlx5_rxmode.c */
1601
1602 int mlx5_promiscuous_enable(struct rte_eth_dev *dev);
1603 int mlx5_promiscuous_disable(struct rte_eth_dev *dev);
1604 int mlx5_allmulticast_enable(struct rte_eth_dev *dev);
1605 int mlx5_allmulticast_disable(struct rte_eth_dev *dev);
1606
1607 /* mlx5_stats.c */
1608
1609 int mlx5_stats_get(struct rte_eth_dev *dev, struct rte_eth_stats *stats);
1610 int mlx5_stats_reset(struct rte_eth_dev *dev);
1611 int mlx5_xstats_get(struct rte_eth_dev *dev, struct rte_eth_xstat *stats,
1612                     unsigned int n);
1613 int mlx5_xstats_reset(struct rte_eth_dev *dev);
1614 int mlx5_xstats_get_names(struct rte_eth_dev *dev __rte_unused,
1615                           struct rte_eth_xstat_name *xstats_names,
1616                           unsigned int n);
1617
1618 /* mlx5_vlan.c */
1619
1620 int mlx5_vlan_filter_set(struct rte_eth_dev *dev, uint16_t vlan_id, int on);
1621 void mlx5_vlan_strip_queue_set(struct rte_eth_dev *dev, uint16_t queue, int on);
1622 int mlx5_vlan_offload_set(struct rte_eth_dev *dev, int mask);
1623
1624 /* mlx5_vlan_os.c */
1625
1626 void mlx5_vlan_vmwa_exit(void *ctx);
1627 void mlx5_vlan_vmwa_release(struct rte_eth_dev *dev,
1628                             struct mlx5_vf_vlan *vf_vlan);
1629 void mlx5_vlan_vmwa_acquire(struct rte_eth_dev *dev,
1630                             struct mlx5_vf_vlan *vf_vlan);
1631 void *mlx5_vlan_vmwa_init(struct rte_eth_dev *dev, uint32_t ifindex);
1632
1633 /* mlx5_trigger.c */
1634
1635 int mlx5_dev_start(struct rte_eth_dev *dev);
1636 int mlx5_dev_stop(struct rte_eth_dev *dev);
1637 int mlx5_traffic_enable(struct rte_eth_dev *dev);
1638 void mlx5_traffic_disable(struct rte_eth_dev *dev);
1639 int mlx5_traffic_restart(struct rte_eth_dev *dev);
1640 int mlx5_hairpin_queue_peer_update(struct rte_eth_dev *dev, uint16_t peer_queue,
1641                                    struct rte_hairpin_peer_info *current_info,
1642                                    struct rte_hairpin_peer_info *peer_info,
1643                                    uint32_t direction);
1644 int mlx5_hairpin_queue_peer_bind(struct rte_eth_dev *dev, uint16_t cur_queue,
1645                                  struct rte_hairpin_peer_info *peer_info,
1646                                  uint32_t direction);
1647 int mlx5_hairpin_queue_peer_unbind(struct rte_eth_dev *dev, uint16_t cur_queue,
1648                                    uint32_t direction);
1649 int mlx5_hairpin_bind(struct rte_eth_dev *dev, uint16_t rx_port);
1650 int mlx5_hairpin_unbind(struct rte_eth_dev *dev, uint16_t rx_port);
1651 int mlx5_hairpin_get_peer_ports(struct rte_eth_dev *dev, uint16_t *peer_ports,
1652                                 size_t len, uint32_t direction);
1653
1654 /* mlx5_flow.c */
1655
1656 int mlx5_flow_discover_mreg_c(struct rte_eth_dev *eth_dev);
1657 bool mlx5_flow_ext_mreg_supported(struct rte_eth_dev *dev);
1658 void mlx5_flow_print(struct rte_flow *flow);
1659 int mlx5_flow_validate(struct rte_eth_dev *dev,
1660                        const struct rte_flow_attr *attr,
1661                        const struct rte_flow_item items[],
1662                        const struct rte_flow_action actions[],
1663                        struct rte_flow_error *error);
1664 struct rte_flow *mlx5_flow_create(struct rte_eth_dev *dev,
1665                                   const struct rte_flow_attr *attr,
1666                                   const struct rte_flow_item items[],
1667                                   const struct rte_flow_action actions[],
1668                                   struct rte_flow_error *error);
1669 int mlx5_flow_destroy(struct rte_eth_dev *dev, struct rte_flow *flow,
1670                       struct rte_flow_error *error);
1671 void mlx5_flow_list_flush(struct rte_eth_dev *dev, enum mlx5_flow_type type,
1672                           bool active);
1673 int mlx5_flow_flush(struct rte_eth_dev *dev, struct rte_flow_error *error);
1674 int mlx5_flow_query(struct rte_eth_dev *dev, struct rte_flow *flow,
1675                     const struct rte_flow_action *action, void *data,
1676                     struct rte_flow_error *error);
1677 int mlx5_flow_isolate(struct rte_eth_dev *dev, int enable,
1678                       struct rte_flow_error *error);
1679 int mlx5_flow_ops_get(struct rte_eth_dev *dev, const struct rte_flow_ops **ops);
1680 int mlx5_flow_start_default(struct rte_eth_dev *dev);
1681 void mlx5_flow_stop_default(struct rte_eth_dev *dev);
1682 int mlx5_flow_verify(struct rte_eth_dev *dev);
1683 int mlx5_ctrl_flow_source_queue(struct rte_eth_dev *dev, uint32_t queue);
1684 int mlx5_ctrl_flow_vlan(struct rte_eth_dev *dev,
1685                         struct rte_flow_item_eth *eth_spec,
1686                         struct rte_flow_item_eth *eth_mask,
1687                         struct rte_flow_item_vlan *vlan_spec,
1688                         struct rte_flow_item_vlan *vlan_mask);
1689 int mlx5_ctrl_flow(struct rte_eth_dev *dev,
1690                    struct rte_flow_item_eth *eth_spec,
1691                    struct rte_flow_item_eth *eth_mask);
1692 int mlx5_flow_lacp_miss(struct rte_eth_dev *dev);
1693 struct rte_flow *mlx5_flow_create_esw_table_zero_flow(struct rte_eth_dev *dev);
1694 void mlx5_flow_async_pool_query_handle(struct mlx5_dev_ctx_shared *sh,
1695                                        uint64_t async_id, int status);
1696 void mlx5_set_query_alarm(struct mlx5_dev_ctx_shared *sh);
1697 void mlx5_flow_query_alarm(void *arg);
1698 uint32_t mlx5_counter_alloc(struct rte_eth_dev *dev);
1699 void mlx5_counter_free(struct rte_eth_dev *dev, uint32_t cnt);
1700 int mlx5_counter_query(struct rte_eth_dev *dev, uint32_t cnt,
1701                        bool clear, uint64_t *pkts, uint64_t *bytes);
1702 int mlx5_flow_dev_dump(struct rte_eth_dev *dev, struct rte_flow *flow,
1703                         FILE *file, struct rte_flow_error *error);
1704 int save_dump_file(const unsigned char *data, uint32_t size,
1705                 uint32_t type, uint32_t id, void *arg, FILE *file);
1706 int mlx5_flow_query_counter(struct rte_eth_dev *dev, struct rte_flow *flow,
1707         struct rte_flow_query_count *count, struct rte_flow_error *error);
1708 #ifdef HAVE_IBV_FLOW_DV_SUPPORT
1709 int mlx5_flow_dev_dump_ipool(struct rte_eth_dev *dev, struct rte_flow *flow,
1710                 FILE *file, struct rte_flow_error *error);
1711 #endif
1712 void mlx5_flow_rxq_dynf_metadata_set(struct rte_eth_dev *dev);
1713 int mlx5_flow_get_aged_flows(struct rte_eth_dev *dev, void **contexts,
1714                         uint32_t nb_contexts, struct rte_flow_error *error);
1715 int mlx5_validate_action_ct(struct rte_eth_dev *dev,
1716                             const struct rte_flow_action_conntrack *conntrack,
1717                             struct rte_flow_error *error);
1718
1719
1720 /* mlx5_mp_os.c */
1721
1722 int mlx5_mp_os_primary_handle(const struct rte_mp_msg *mp_msg,
1723                               const void *peer);
1724 int mlx5_mp_os_secondary_handle(const struct rte_mp_msg *mp_msg,
1725                                 const void *peer);
1726 void mlx5_mp_os_req_start_rxtx(struct rte_eth_dev *dev);
1727 void mlx5_mp_os_req_stop_rxtx(struct rte_eth_dev *dev);
1728 int mlx5_mp_os_req_queue_control(struct rte_eth_dev *dev, uint16_t queue_id,
1729                                  enum mlx5_mp_req_type req_type);
1730
1731 /* mlx5_socket.c */
1732
1733 int mlx5_pmd_socket_init(void);
1734
1735 /* mlx5_flow_meter.c */
1736
1737 int mlx5_flow_meter_ops_get(struct rte_eth_dev *dev, void *arg);
1738 struct mlx5_flow_meter_info *mlx5_flow_meter_find(struct mlx5_priv *priv,
1739                 uint32_t meter_id, uint32_t *mtr_idx);
1740 struct mlx5_flow_meter_info *
1741 flow_dv_meter_find_by_idx(struct mlx5_priv *priv, uint32_t idx);
1742 int mlx5_flow_meter_attach(struct mlx5_priv *priv,
1743                            struct mlx5_flow_meter_info *fm,
1744                            const struct rte_flow_attr *attr,
1745                            struct rte_flow_error *error);
1746 void mlx5_flow_meter_detach(struct mlx5_priv *priv,
1747                             struct mlx5_flow_meter_info *fm);
1748 struct mlx5_flow_meter_policy *mlx5_flow_meter_policy_find
1749                 (struct rte_eth_dev *dev,
1750                 uint32_t policy_id,
1751                 uint32_t *policy_idx);
1752 struct mlx5_flow_meter_policy *
1753 mlx5_flow_meter_hierarchy_get_final_policy(struct rte_eth_dev *dev,
1754                                         struct mlx5_flow_meter_policy *policy);
1755 int mlx5_flow_meter_flush(struct rte_eth_dev *dev,
1756                           struct rte_mtr_error *error);
1757 void mlx5_flow_meter_rxq_flush(struct rte_eth_dev *dev);
1758
1759 /* mlx5_os.c */
1760 struct rte_pci_driver;
1761 int mlx5_os_get_dev_attr(void *ctx, struct mlx5_dev_attr *dev_attr);
1762 void mlx5_os_free_shared_dr(struct mlx5_priv *priv);
1763 int mlx5_os_get_pdn(void *pd, uint32_t *pdn);
1764 int mlx5_os_net_probe(struct mlx5_common_device *cdev);
1765 void mlx5_os_dev_shared_handler_install(struct mlx5_dev_ctx_shared *sh);
1766 void mlx5_os_dev_shared_handler_uninstall(struct mlx5_dev_ctx_shared *sh);
1767 void mlx5_os_set_reg_mr_cb(mlx5_reg_mr_t *reg_mr_cb,
1768                            mlx5_dereg_mr_t *dereg_mr_cb);
1769 void mlx5_os_mac_addr_remove(struct rte_eth_dev *dev, uint32_t index);
1770 int mlx5_os_mac_addr_add(struct rte_eth_dev *dev, struct rte_ether_addr *mac,
1771                          uint32_t index);
1772 int mlx5_os_vf_mac_addr_modify(struct mlx5_priv *priv, unsigned int iface_idx,
1773                                struct rte_ether_addr *mac_addr,
1774                                int vf_index);
1775 int mlx5_os_set_promisc(struct rte_eth_dev *dev, int enable);
1776 int mlx5_os_set_allmulti(struct rte_eth_dev *dev, int enable);
1777 int mlx5_os_set_nonblock_channel_fd(int fd);
1778 void mlx5_os_mac_addr_flush(struct rte_eth_dev *dev);
1779
1780 /* mlx5_txpp.c */
1781
1782 int mlx5_txpp_start(struct rte_eth_dev *dev);
1783 void mlx5_txpp_stop(struct rte_eth_dev *dev);
1784 int mlx5_txpp_read_clock(struct rte_eth_dev *dev, uint64_t *timestamp);
1785 int mlx5_txpp_xstats_get(struct rte_eth_dev *dev,
1786                          struct rte_eth_xstat *stats,
1787                          unsigned int n, unsigned int n_used);
1788 int mlx5_txpp_xstats_reset(struct rte_eth_dev *dev);
1789 int mlx5_txpp_xstats_get_names(struct rte_eth_dev *dev,
1790                                struct rte_eth_xstat_name *xstats_names,
1791                                unsigned int n, unsigned int n_used);
1792 void mlx5_txpp_interrupt_handler(void *cb_arg);
1793
1794 /* mlx5_rxtx.c */
1795
1796 eth_tx_burst_t mlx5_select_tx_function(struct rte_eth_dev *dev);
1797
1798 /* mlx5_flow_aso.c */
1799
1800 int mlx5_aso_queue_init(struct mlx5_dev_ctx_shared *sh,
1801                 enum mlx5_access_aso_opc_mod aso_opc_mod);
1802 int mlx5_aso_flow_hit_queue_poll_start(struct mlx5_dev_ctx_shared *sh);
1803 int mlx5_aso_flow_hit_queue_poll_stop(struct mlx5_dev_ctx_shared *sh);
1804 void mlx5_aso_queue_uninit(struct mlx5_dev_ctx_shared *sh,
1805                 enum mlx5_access_aso_opc_mod aso_opc_mod);
1806 int mlx5_aso_meter_update_by_wqe(struct mlx5_dev_ctx_shared *sh,
1807                 struct mlx5_aso_mtr *mtr);
1808 int mlx5_aso_mtr_wait(struct mlx5_dev_ctx_shared *sh,
1809                 struct mlx5_aso_mtr *mtr);
1810 int mlx5_aso_ct_update_by_wqe(struct mlx5_dev_ctx_shared *sh,
1811                               struct mlx5_aso_ct_action *ct,
1812                               const struct rte_flow_action_conntrack *profile);
1813 int mlx5_aso_ct_wait_ready(struct mlx5_dev_ctx_shared *sh,
1814                            struct mlx5_aso_ct_action *ct);
1815 int mlx5_aso_ct_query_by_wqe(struct mlx5_dev_ctx_shared *sh,
1816                              struct mlx5_aso_ct_action *ct,
1817                              struct rte_flow_action_conntrack *profile);
1818 int mlx5_aso_ct_available(struct mlx5_dev_ctx_shared *sh,
1819                           struct mlx5_aso_ct_action *ct);
1820 uint32_t
1821 mlx5_get_supported_sw_parsing_offloads(const struct mlx5_hca_attr *attr);
1822 uint32_t
1823 mlx5_get_supported_tunneling_offloads(const struct mlx5_hca_attr *attr);
1824
1825 #endif /* RTE_PMD_MLX5_H_ */