drivers/net/mlx5/mlx5.h

   1 /* SPDX-License-Identifier: BSD-3-Clause
   2  * Copyright 2015 6WIND S.A.
   3  * Copyright 2015 Mellanox Technologies, Ltd
   4  */
   5
   6 #ifndef RTE_PMD_MLX5_H_
   7 #define RTE_PMD_MLX5_H_
   8
   9 #include <stddef.h>
  10 #include <stdbool.h>
  11 #include <stdint.h>
  12 #include <limits.h>
  13 #include <netinet/in.h>
  14 #include <sys/queue.h>
  15
  16 #include <rte_pci.h>
  17 #include <rte_ether.h>
  18 #include <rte_ethdev_driver.h>
  19 #include <rte_rwlock.h>
  20 #include <rte_interrupts.h>
  21 #include <rte_errno.h>
  22 #include <rte_flow.h>
  23
  24 #include <mlx5_glue.h>
  25 #include <mlx5_devx_cmds.h>
  26 #include <mlx5_prm.h>
  27 #include <mlx5_common_mp.h>
  28 #include <mlx5_common_mr.h>
  29
  30 #include "mlx5_defs.h"
  31 #include "mlx5_utils.h"
  32 #include "mlx5_os.h"
  33 #include "mlx5_autoconf.h"
  34
  35
  36 #define MLX5_SH(dev) (((struct mlx5_priv *)(dev)->data->dev_private)->sh)
  37
  38 enum mlx5_ipool_index {
  39 #ifdef HAVE_IBV_FLOW_DV_SUPPORT
  40         MLX5_IPOOL_DECAP_ENCAP = 0, /* Pool for encap/decap resource. */
  41         MLX5_IPOOL_PUSH_VLAN, /* Pool for push vlan resource. */
  42         MLX5_IPOOL_TAG, /* Pool for tag resource. */
  43         MLX5_IPOOL_PORT_ID, /* Pool for port id resource. */
  44         MLX5_IPOOL_JUMP, /* Pool for jump resource. */
  45         MLX5_IPOOL_SAMPLE, /* Pool for sample resource. */
  46         MLX5_IPOOL_DEST_ARRAY, /* Pool for destination array resource. */
  47         MLX5_IPOOL_TUNNEL_ID, /* Pool for tunnel offload context */
  48         MLX5_IPOOL_TNL_TBL_ID, /* Pool for tunnel table ID. */
  49 #endif
  50         MLX5_IPOOL_MTR, /* Pool for meter resource. */
  51         MLX5_IPOOL_MCP, /* Pool for metadata resource. */
  52         MLX5_IPOOL_HRXQ, /* Pool for hrxq resource. */
  53         MLX5_IPOOL_MLX5_FLOW, /* Pool for mlx5 flow handle. */
  54         MLX5_IPOOL_RTE_FLOW, /* Pool for rte_flow. */
  55         MLX5_IPOOL_RSS_EXPANTION_FLOW_ID, /* Pool for Queue/RSS flow ID. */
  56         MLX5_IPOOL_RSS_SHARED_ACTIONS, /* Pool for RSS shared actions. */
  57         MLX5_IPOOL_MAX,
  58 };
  59
  60 /*
  61  * There are three reclaim memory mode supported.
  62  * 0(none) means no memory reclaim.
  63  * 1(light) means only PMD level reclaim.
  64  * 2(aggressive) means both PMD and rdma-core level reclaim.
  65  */
  66 enum mlx5_reclaim_mem_mode {
  67         MLX5_RCM_NONE, /* Don't reclaim memory. */
  68         MLX5_RCM_LIGHT, /* Reclaim PMD level. */
  69         MLX5_RCM_AGGR, /* Reclaim PMD and rdma-core level. */
  70 };
  71
  72 /* Hash and cache list callback context. */
  73 struct mlx5_flow_cb_ctx {
  74         struct rte_eth_dev *dev;
  75         struct rte_flow_error *error;
  76         void *data;
  77 };
  78
  79 /* Device attributes used in mlx5 PMD */
  80 struct mlx5_dev_attr {
  81         uint64_t        device_cap_flags_ex;
  82         int             max_qp_wr;
  83         int             max_sge;
  84         int             max_cq;
  85         int             max_qp;
  86         uint32_t        raw_packet_caps;
  87         uint32_t        max_rwq_indirection_table_size;
  88         uint32_t        max_tso;
  89         uint32_t        tso_supported_qpts;
  90         uint64_t        flags;
  91         uint64_t        comp_mask;
  92         uint32_t        sw_parsing_offloads;
  93         uint32_t        min_single_stride_log_num_of_bytes;
  94         uint32_t        max_single_stride_log_num_of_bytes;
  95         uint32_t        min_single_wqe_log_num_of_strides;
  96         uint32_t        max_single_wqe_log_num_of_strides;
  97         uint32_t        stride_supported_qpts;
  98         uint32_t        tunnel_offloads_caps;
  99         char            fw_ver[64];
 100 };
 101
 102 /** Data associated with devices to spawn. */
 103 struct mlx5_dev_spawn_data {
 104         uint32_t ifindex; /**< Network interface index. */
 105         uint32_t max_port; /**< Device maximal port index. */
 106         uint32_t phys_port; /**< Device physical port index. */
 107         int pf_bond; /**< bonding device PF index. < 0 - no bonding */
 108         struct mlx5_switch_info info; /**< Switch information. */
 109         void *phys_dev; /**< Associated physical device. */
 110         struct rte_eth_dev *eth_dev; /**< Associated Ethernet device. */
 111         struct rte_pci_device *pci_dev; /**< Backend PCI device. */
 112 };
 113
 114 /** Key string for IPC. */
 115 #define MLX5_MP_NAME "net_mlx5_mp"
 116
 117
 118 LIST_HEAD(mlx5_dev_list, mlx5_dev_ctx_shared);
 119
 120 /* Shared data between primary and secondary processes. */
 121 struct mlx5_shared_data {
 122         rte_spinlock_t lock;
 123         /* Global spinlock for primary and secondary processes. */
 124         int init_done; /* Whether primary has done initialization. */
 125         unsigned int secondary_cnt; /* Number of secondary processes init'd. */
 126         struct mlx5_dev_list mem_event_cb_list;
 127         rte_rwlock_t mem_event_rwlock;
 128 };
 129
 130 /* Per-process data structure, not visible to other processes. */
 131 struct mlx5_local_data {
 132         int init_done; /* Whether a secondary has done initialization. */
 133 };
 134
 135 extern struct mlx5_shared_data *mlx5_shared_data;
 136
 137 /* Dev ops structs */
 138 extern const struct eth_dev_ops mlx5_os_dev_ops;
 139 extern const struct eth_dev_ops mlx5_os_dev_sec_ops;
 140 extern const struct eth_dev_ops mlx5_os_dev_ops_isolate;
 141
 142 struct mlx5_counter_ctrl {
 143         /* Name of the counter. */
 144         char dpdk_name[RTE_ETH_XSTATS_NAME_SIZE];
 145         /* Name of the counter on the device table. */
 146         char ctr_name[RTE_ETH_XSTATS_NAME_SIZE];
 147         uint32_t dev:1; /**< Nonzero for dev counters. */
 148 };
 149
 150 struct mlx5_xstats_ctrl {
 151         /* Number of device stats. */
 152         uint16_t stats_n;
 153         /* Number of device stats identified by PMD. */
 154         uint16_t  mlx5_stats_n;
 155         /* Index in the device counters table. */
 156         uint16_t dev_table_idx[MLX5_MAX_XSTATS];
 157         uint64_t base[MLX5_MAX_XSTATS];
 158         uint64_t xstats[MLX5_MAX_XSTATS];
 159         uint64_t hw_stats[MLX5_MAX_XSTATS];
 160         struct mlx5_counter_ctrl info[MLX5_MAX_XSTATS];
 161 };
 162
 163 struct mlx5_stats_ctrl {
 164         /* Base for imissed counter. */
 165         uint64_t imissed_base;
 166         uint64_t imissed;
 167 };
 168
 169 /* Default PMD specific parameter value. */
 170 #define MLX5_ARG_UNSET (-1)
 171
 172 #define MLX5_LRO_SUPPORTED(dev) \
 173         (((struct mlx5_priv *)((dev)->data->dev_private))->config.lro.supported)
 174
 175 /* Maximal size of coalesced segment for LRO is set in chunks of 256 Bytes. */
 176 #define MLX5_LRO_SEG_CHUNK_SIZE 256u
 177
 178 /* Maximal size of aggregated LRO packet. */
 179 #define MLX5_MAX_LRO_SIZE (UINT8_MAX * MLX5_LRO_SEG_CHUNK_SIZE)
 180
 181 /* Maximal number of segments to split. */
 182 #define MLX5_MAX_RXQ_NSEG (1u << MLX5_MAX_LOG_RQ_SEGS)
 183
 184 /* LRO configurations structure. */
 185 struct mlx5_lro_config {
 186         uint32_t supported:1; /* Whether LRO is supported. */
 187         uint32_t timeout; /* User configuration. */
 188 };
 189
 190 /*
 191  * Device configuration structure.
 192  *
 193  * Merged configuration from:
 194  *
 195  *  - Device capabilities,
 196  *  - User device parameters disabled features.
 197  */
 198 struct mlx5_dev_config {
 199         unsigned int hw_csum:1; /* Checksum offload is supported. */
 200         unsigned int hw_vlan_strip:1; /* VLAN stripping is supported. */
 201         unsigned int hw_vlan_insert:1; /* VLAN insertion in WQE is supported. */
 202         unsigned int hw_fcs_strip:1; /* FCS stripping is supported. */
 203         unsigned int hw_padding:1; /* End alignment padding is supported. */
 204         unsigned int vf:1; /* This is a VF. */
 205         unsigned int tunnel_en:1;
 206         /* Whether tunnel stateless offloads are supported. */
 207         unsigned int mpls_en:1; /* MPLS over GRE/UDP is enabled. */
 208         unsigned int cqe_comp:1; /* CQE compression is enabled. */
 209         unsigned int cqe_comp_fmt:3; /* CQE compression format. */
 210         unsigned int cqe_pad:1; /* CQE padding is enabled. */
 211         unsigned int tso:1; /* Whether TSO is supported. */
 212         unsigned int rx_vec_en:1; /* Rx vector is enabled. */
 213         unsigned int mr_ext_memseg_en:1;
 214         /* Whether memseg should be extended for MR creation. */
 215         unsigned int l3_vxlan_en:1; /* Enable L3 VXLAN flow creation. */
 216         unsigned int vf_nl_en:1; /* Enable Netlink requests in VF mode. */
 217         unsigned int dv_esw_en:1; /* Enable E-Switch DV flow. */
 218         unsigned int dv_flow_en:1; /* Enable DV flow. */
 219         unsigned int dv_xmeta_en:2; /* Enable extensive flow metadata. */
 220         unsigned int lacp_by_user:1;
 221         /* Enable user to manage LACP traffic. */
 222         unsigned int swp:1; /* Tx generic tunnel checksum and TSO offload. */
 223         unsigned int devx:1; /* Whether devx interface is available or not. */
 224         unsigned int dest_tir:1; /* Whether advanced DR API is available. */
 225         unsigned int reclaim_mode:2; /* Memory reclaim mode. */
 226         unsigned int rt_timestamp:1; /* realtime timestamp format. */
 227         unsigned int sys_mem_en:1; /* The default memory allocator. */
 228         unsigned int decap_en:1; /* Whether decap will be used or not. */
 229         unsigned int dv_miss_info:1; /* restore packet after partial hw miss */
 230         struct {
 231                 unsigned int enabled:1; /* Whether MPRQ is enabled. */
 232                 unsigned int stride_num_n; /* Number of strides. */
 233                 unsigned int stride_size_n; /* Size of a stride. */
 234                 unsigned int min_stride_size_n; /* Min size of a stride. */
 235                 unsigned int max_stride_size_n; /* Max size of a stride. */
 236                 unsigned int max_memcpy_len;
 237                 /* Maximum packet size to memcpy Rx packets. */
 238                 unsigned int min_rxqs_num;
 239                 /* Rx queue count threshold to enable MPRQ. */
 240         } mprq; /* Configurations for Multi-Packet RQ. */
 241         int mps; /* Multi-packet send supported mode. */
 242         int dbnc; /* Skip doorbell register write barrier. */
 243         unsigned int flow_prio; /* Number of flow priorities. */
 244         enum modify_reg flow_mreg_c[MLX5_MREG_C_NUM];
 245         /* Availibility of mreg_c's. */
 246         unsigned int tso_max_payload_sz; /* Maximum TCP payload for TSO. */
 247         unsigned int ind_table_max_size; /* Maximum indirection table size. */
 248         unsigned int max_dump_files_num; /* Maximum dump files per queue. */
 249         unsigned int log_hp_size; /* Single hairpin queue data size in total. */
 250         int txqs_inline; /* Queue number threshold for inlining. */
 251         int txq_inline_min; /* Minimal amount of data bytes to inline. */
 252         int txq_inline_max; /* Max packet size for inlining with SEND. */
 253         int txq_inline_mpw; /* Max packet size for inlining with eMPW. */
 254         int tx_pp; /* Timestamp scheduling granularity in nanoseconds. */
 255         int tx_skew; /* Tx scheduling skew between WQE and data on wire. */
 256         struct mlx5_hca_attr hca_attr; /* HCA attributes. */
 257         struct mlx5_lro_config lro; /* LRO configuration. */
 258 };
 259
 260
 261 /* Structure for VF VLAN workaround. */
 262 struct mlx5_vf_vlan {
 263         uint32_t tag:12;
 264         uint32_t created:1;
 265 };
 266
 267 /* Flow drop context necessary due to Verbs API. */
 268 struct mlx5_drop {
 269         struct mlx5_hrxq *hrxq; /* Hash Rx queue queue. */
 270         struct mlx5_rxq_obj *rxq; /* Rx queue object. */
 271 };
 272
 273 #define MLX5_COUNTERS_PER_POOL 512
 274 #define MLX5_MAX_PENDING_QUERIES 4
 275 #define MLX5_CNT_CONTAINER_RESIZE 64
 276 #define MLX5_CNT_SHARED_OFFSET 0x80000000
 277 #define IS_SHARED_CNT(cnt) (!!((cnt) & MLX5_CNT_SHARED_OFFSET))
 278 #define IS_BATCH_CNT(cnt) (((cnt) & (MLX5_CNT_SHARED_OFFSET - 1)) >= \
 279                            MLX5_CNT_BATCH_OFFSET)
 280 #define MLX5_CNT_SIZE (sizeof(struct mlx5_flow_counter))
 281 #define MLX5_AGE_SIZE (sizeof(struct mlx5_age_param))
 282
 283 #define MLX5_CNT_LEN(pool) \
 284         (MLX5_CNT_SIZE + \
 285         ((pool)->is_aged ? MLX5_AGE_SIZE : 0))
 286 #define MLX5_POOL_GET_CNT(pool, index) \
 287         ((struct mlx5_flow_counter *) \
 288         ((uint8_t *)((pool) + 1) + (index) * (MLX5_CNT_LEN(pool))))
 289 #define MLX5_CNT_ARRAY_IDX(pool, cnt) \
 290         ((int)(((uint8_t *)(cnt) - (uint8_t *)((pool) + 1)) / \
 291         MLX5_CNT_LEN(pool)))
 292 /*
 293  * The pool index and offset of counter in the pool array makes up the
 294  * counter index. In case the counter is from pool 0 and offset 0, it
 295  * should plus 1 to avoid index 0, since 0 means invalid counter index
 296  * currently.
 297  */
 298 #define MLX5_MAKE_CNT_IDX(pi, offset) \
 299         ((pi) * MLX5_COUNTERS_PER_POOL + (offset) + 1)
 300 #define MLX5_CNT_TO_AGE(cnt) \
 301         ((struct mlx5_age_param *)((cnt) + 1))
 302 /*
 303  * The maximum single counter is 0x800000 as MLX5_CNT_BATCH_OFFSET
 304  * defines. The pool size is 512, pool index should never reach
 305  * INT16_MAX.
 306  */
 307 #define POOL_IDX_INVALID UINT16_MAX
 308
 309 /* Age status. */
 310 enum {
 311         AGE_FREE, /* Initialized state. */
 312         AGE_CANDIDATE, /* Counter assigned to flows. */
 313         AGE_TMOUT, /* Timeout, wait for rte_flow_get_aged_flows and destroy. */
 314 };
 315
 316 enum mlx5_counter_type {
 317         MLX5_COUNTER_TYPE_ORIGIN,
 318         MLX5_COUNTER_TYPE_AGE,
 319         MLX5_COUNTER_TYPE_MAX,
 320 };
 321
 322 /* Counter age parameter. */
 323 struct mlx5_age_param {
 324         uint16_t state; /**< Age state (atomically accessed). */
 325         uint16_t port_id; /**< Port id of the counter. */
 326         uint32_t timeout:24; /**< Aging timeout in seconds. */
 327         uint32_t sec_since_last_hit;
 328         /**< Time in seconds since last hit (atomically accessed). */
 329         void *context; /**< Flow counter age context. */
 330 };
 331
 332 struct flow_counter_stats {
 333         uint64_t hits;
 334         uint64_t bytes;
 335 };
 336
 337 /* Shared counters information for counters. */
 338 struct mlx5_flow_counter_shared {
 339         uint32_t id; /**< User counter ID. */
 340 };
 341
 342 /* Shared counter configuration. */
 343 struct mlx5_shared_counter_conf {
 344         struct rte_eth_dev *dev; /* The device shared counter belongs to. */
 345         uint32_t id; /* The shared counter ID. */
 346 };
 347
 348 struct mlx5_flow_counter_pool;
 349 /* Generic counters information. */
 350 struct mlx5_flow_counter {
 351         union {
 352                 /*
 353                  * User-defined counter shared info is only used during
 354                  * counter active time. And aging counter sharing is not
 355                  * supported, so active shared counter will not be chained
 356                  * to the aging list. For shared counter, only when it is
 357                  * released, the TAILQ entry memory will be used, at that
 358                  * time, shared memory is not used anymore.
 359                  *
 360                  * Similarly to none-batch counter dcs, since it doesn't
 361                  * support aging, while counter is allocated, the entry
 362                  * memory is not used anymore. In this case, as bytes
 363                  * memory is used only when counter is allocated, and
 364                  * entry memory is used only when counter is free. The
 365                  * dcs pointer can be saved to these two different place
 366                  * at different stage. It will eliminate the individual
 367                  * counter extend struct.
 368                  */
 369                 TAILQ_ENTRY(mlx5_flow_counter) next;
 370                 /**< Pointer to the next flow counter structure. */
 371                 struct {
 372                         struct mlx5_flow_counter_shared shared_info;
 373                         /**< Shared counter information. */
 374                         void *dcs_when_active;
 375                         /*
 376                          * For non-batch mode, the dcs will be saved
 377                          * here when the counter is free.
 378                          */
 379                 };
 380         };
 381         union {
 382                 uint64_t hits; /**< Reset value of hits packets. */
 383                 struct mlx5_flow_counter_pool *pool; /**< Counter pool. */
 384         };
 385         union {
 386                 uint64_t bytes; /**< Reset value of bytes. */
 387                 void *dcs_when_free;
 388                 /*
 389                  * For non-batch mode, the dcs will be saved here
 390                  * when the counter is free.
 391                  */
 392         };
 393         void *action; /**< Pointer to the dv action. */
 394 };
 395
 396 TAILQ_HEAD(mlx5_counters, mlx5_flow_counter);
 397
 398 /* Generic counter pool structure - query is in pool resolution. */
 399 struct mlx5_flow_counter_pool {
 400         TAILQ_ENTRY(mlx5_flow_counter_pool) next;
 401         struct mlx5_counters counters[2]; /* Free counter list. */
 402         struct mlx5_devx_obj *min_dcs;
 403         /* The devx object of the minimum counter ID. */
 404         uint64_t time_of_last_age_check;
 405         /* System time (from rte_rdtsc()) read in the last aging check. */
 406         uint32_t index:30; /* Pool index in container. */
 407         uint32_t is_aged:1; /* Pool with aging counter. */
 408         volatile uint32_t query_gen:1; /* Query round. */
 409         rte_spinlock_t sl; /* The pool lock. */
 410         rte_spinlock_t csl; /* The pool counter free list lock. */
 411         struct mlx5_counter_stats_raw *raw;
 412         struct mlx5_counter_stats_raw *raw_hw;
 413         /* The raw on HW working. */
 414 };
 415
 416 /* Memory management structure for group of counter statistics raws. */
 417 struct mlx5_counter_stats_mem_mng {
 418         LIST_ENTRY(mlx5_counter_stats_mem_mng) next;
 419         struct mlx5_counter_stats_raw *raws;
 420         struct mlx5_devx_obj *dm;
 421         void *umem;
 422 };
 423
 424 /* Raw memory structure for the counter statistics values of a pool. */
 425 struct mlx5_counter_stats_raw {
 426         LIST_ENTRY(mlx5_counter_stats_raw) next;
 427         struct mlx5_counter_stats_mem_mng *mem_mng;
 428         volatile struct flow_counter_stats *data;
 429 };
 430
 431 TAILQ_HEAD(mlx5_counter_pools, mlx5_flow_counter_pool);
 432
 433 /* Counter global management structure. */
 434 struct mlx5_flow_counter_mng {
 435         volatile uint16_t n_valid; /* Number of valid pools. */
 436         uint16_t n; /* Number of pools. */
 437         uint16_t last_pool_idx; /* Last used pool index */
 438         int min_id; /* The minimum counter ID in the pools. */
 439         int max_id; /* The maximum counter ID in the pools. */
 440         rte_spinlock_t pool_update_sl; /* The pool update lock. */
 441         rte_spinlock_t csl[MLX5_COUNTER_TYPE_MAX];
 442         /* The counter free list lock. */
 443         struct mlx5_counters counters[MLX5_COUNTER_TYPE_MAX];
 444         /* Free counter list. */
 445         struct mlx5_flow_counter_pool **pools; /* Counter pool array. */
 446         struct mlx5_counter_stats_mem_mng *mem_mng;
 447         /* Hold the memory management for the next allocated pools raws. */
 448         struct mlx5_counters flow_counters; /* Legacy flow counter list. */
 449         uint8_t pending_queries;
 450         uint16_t pool_index;
 451         uint8_t query_thread_on;
 452         bool relaxed_ordering_read;
 453         bool relaxed_ordering_write;
 454         bool counter_fallback; /* Use counter fallback management. */
 455         LIST_HEAD(mem_mngs, mlx5_counter_stats_mem_mng) mem_mngs;
 456         LIST_HEAD(stat_raws, mlx5_counter_stats_raw) free_stat_raws;
 457 };
 458
 459 /* ASO structures. */
 460 #define MLX5_ASO_QUEUE_LOG_DESC 10
 461
 462 struct mlx5_aso_cq {
 463         uint16_t log_desc_n;
 464         uint32_t cq_ci:24;
 465         struct mlx5_devx_obj *cq;
 466         struct mlx5dv_devx_umem *umem_obj;
 467         union {
 468                 volatile void *umem_buf;
 469                 volatile struct mlx5_cqe *cqes;
 470         };
 471         volatile uint32_t *db_rec;
 472         uint64_t errors;
 473 };
 474
 475 struct mlx5_aso_devx_mr {
 476         void *buf;
 477         uint64_t length;
 478         struct mlx5dv_devx_umem *umem;
 479         struct mlx5_devx_obj *mkey;
 480         bool is_indirect;
 481 };
 482
 483 struct mlx5_aso_sq_elem {
 484         struct mlx5_aso_age_pool *pool;
 485         uint16_t burst_size;
 486 };
 487
 488 struct mlx5_aso_sq {
 489         uint16_t log_desc_n;
 490         struct mlx5_aso_cq cq;
 491         struct mlx5_devx_obj *sq;
 492         struct mlx5dv_devx_umem *wqe_umem; /* SQ buffer umem. */
 493         union {
 494                 volatile void *umem_buf;
 495                 volatile struct mlx5_aso_wqe *wqes;
 496         };
 497         volatile uint32_t *db_rec;
 498         volatile uint64_t *uar_addr;
 499         struct mlx5_aso_devx_mr mr;
 500         uint16_t pi;
 501         uint32_t head;
 502         uint32_t tail;
 503         uint32_t sqn;
 504         struct mlx5_aso_sq_elem elts[1 << MLX5_ASO_QUEUE_LOG_DESC];
 505         uint16_t next; /* Pool index of the next pool to query. */
 506 };
 507
 508 struct mlx5_aso_age_action {
 509         LIST_ENTRY(mlx5_aso_age_action) next;
 510         void *dr_action;
 511         uint32_t refcnt;
 512         /* Following fields relevant only when action is active. */
 513         uint16_t offset; /* Offset of ASO Flow Hit flag in DevX object. */
 514         struct mlx5_age_param age_params;
 515 };
 516
 517 #define MLX5_ASO_AGE_ACTIONS_PER_POOL 512
 518
 519 struct mlx5_aso_age_pool {
 520         struct mlx5_devx_obj *flow_hit_aso_obj;
 521         uint16_t index; /* Pool index in pools array. */
 522         uint64_t time_of_last_age_check; /* In seconds. */
 523         struct mlx5_aso_age_action actions[MLX5_ASO_AGE_ACTIONS_PER_POOL];
 524 };
 525
 526 LIST_HEAD(aso_age_list, mlx5_aso_age_action);
 527
 528 struct mlx5_aso_age_mng {
 529         struct mlx5_aso_age_pool **pools;
 530         uint16_t n; /* Total number of pools. */
 531         uint16_t next; /* Number of pools in use, index of next free pool. */
 532         rte_spinlock_t resize_sl; /* Lock for resize objects. */
 533         rte_spinlock_t free_sl; /* Lock for free list access. */
 534         struct aso_age_list free; /* Free age actions list - ready to use. */
 535         struct mlx5_aso_sq aso_sq; /* ASO queue objects. */
 536 };
 537
 538 #define MLX5_AGE_EVENT_NEW              1
 539 #define MLX5_AGE_TRIGGER                2
 540 #define MLX5_AGE_SET(age_info, BIT) \
 541         ((age_info)->flags |= (1 << (BIT)))
 542 #define MLX5_AGE_GET(age_info, BIT) \
 543         ((age_info)->flags & (1 << (BIT)))
 544 #define GET_PORT_AGE_INFO(priv) \
 545         (&((priv)->sh->port[(priv)->dev_port - 1].age_info))
 546 /* Current time in seconds. */
 547 #define MLX5_CURR_TIME_SEC      (rte_rdtsc() / rte_get_tsc_hz())
 548
 549 /* Aging information for per port. */
 550 struct mlx5_age_info {
 551         uint8_t flags; /* Indicate if is new event or need to be triggered. */
 552         struct mlx5_counters aged_counters; /* Aged counter list. */
 553         struct aso_age_list aged_aso; /* Aged ASO actions list. */
 554         rte_spinlock_t aged_sl; /* Aged flow list lock. */
 555 };
 556
 557 /* Per port data of shared IB device. */
 558 struct mlx5_dev_shared_port {
 559         uint32_t ih_port_id;
 560         uint32_t devx_ih_port_id;
 561         /*
 562          * Interrupt handler port_id. Used by shared interrupt
 563          * handler to find the corresponding rte_eth device
 564          * by IB port index. If value is equal or greater
 565          * RTE_MAX_ETHPORTS it means there is no subhandler
 566          * installed for specified IB port index.
 567          */
 568         struct mlx5_age_info age_info;
 569         /* Aging information for per port. */
 570 };
 571
 572 /* Table key of the hash organization. */
 573 union mlx5_flow_tbl_key {
 574         struct {
 575                 /* Table ID should be at the lowest address. */
 576                 uint32_t table_id;      /**< ID of the table. */
 577                 uint16_t dummy;         /**< Dummy table for DV API. */
 578                 uint8_t domain;         /**< 1 - FDB, 0 - NIC TX/RX. */
 579                 uint8_t direction;      /**< 1 - egress, 0 - ingress. */
 580         };
 581         uint64_t v64;                   /**< full 64bits value of key */
 582 };
 583
 584 /* Table structure. */
 585 struct mlx5_flow_tbl_resource {
 586         void *obj; /**< Pointer to DR table object. */
 587         uint32_t refcnt; /**< Reference counter. */
 588 };
 589
 590 #define MLX5_MAX_TABLES UINT16_MAX
 591 #define MLX5_HAIRPIN_TX_TABLE (UINT16_MAX - 1)
 592 /* Reserve the last two tables for metadata register copy. */
 593 #define MLX5_FLOW_MREG_ACT_TABLE_GROUP (MLX5_MAX_TABLES - 1)
 594 #define MLX5_FLOW_MREG_CP_TABLE_GROUP (MLX5_MAX_TABLES - 2)
 595 /* Tables for metering splits should be added here. */
 596 #define MLX5_FLOW_TABLE_LEVEL_SUFFIX (MLX5_MAX_TABLES - 3)
 597 #define MLX5_FLOW_TABLE_LEVEL_METER (MLX5_MAX_TABLES - 4)
 598 #define MLX5_MAX_TABLES_EXTERNAL MLX5_FLOW_TABLE_LEVEL_METER
 599 #define MLX5_MAX_TABLES_FDB UINT16_MAX
 600 #define MLX5_FLOW_TABLE_FACTOR 10
 601
 602 /* ID generation structure. */
 603 struct mlx5_flow_id_pool {
 604         uint32_t *free_arr; /**< Pointer to the a array of free values. */
 605         uint32_t base_index;
 606         /**< The next index that can be used without any free elements. */
 607         uint32_t *curr; /**< Pointer to the index to pop. */
 608         uint32_t *last; /**< Pointer to the last element in the empty arrray. */
 609         uint32_t max_id; /**< Maximum id can be allocated from the pool. */
 610 };
 611
 612 /* Tx pacing queue structure - for Clock and Rearm queues. */
 613 struct mlx5_txpp_wq {
 614         /* Completion Queue related data.*/
 615         struct mlx5_devx_obj *cq;
 616         void *cq_umem;
 617         union {
 618                 volatile void *cq_buf;
 619                 volatile struct mlx5_cqe *cqes;
 620         };
 621         volatile uint32_t *cq_dbrec;
 622         uint32_t cq_ci:24;
 623         uint32_t arm_sn:2;
 624         /* Send Queue related data.*/
 625         struct mlx5_devx_obj *sq;
 626         void *sq_umem;
 627         union {
 628                 volatile void *sq_buf;
 629                 volatile struct mlx5_wqe *wqes;
 630         };
 631         uint16_t sq_size; /* Number of WQEs in the queue. */
 632         uint16_t sq_ci; /* Next WQE to execute. */
 633         volatile uint32_t *sq_dbrec;
 634 };
 635
 636 /* Tx packet pacing internal timestamp. */
 637 struct mlx5_txpp_ts {
 638         uint64_t ci_ts;
 639         uint64_t ts;
 640 };
 641
 642 /* Tx packet pacing structure. */
 643 struct mlx5_dev_txpp {
 644         pthread_mutex_t mutex; /* Pacing create/destroy mutex. */
 645         uint32_t refcnt; /* Pacing reference counter. */
 646         uint32_t freq; /* Timestamp frequency, Hz. */
 647         uint32_t tick; /* Completion tick duration in nanoseconds. */
 648         uint32_t test; /* Packet pacing test mode. */
 649         int32_t skew; /* Scheduling skew. */
 650         struct rte_intr_handle intr_handle; /* Periodic interrupt. */
 651         void *echan; /* Event Channel. */
 652         struct mlx5_txpp_wq clock_queue; /* Clock Queue. */
 653         struct mlx5_txpp_wq rearm_queue; /* Clock Queue. */
 654         void *pp; /* Packet pacing context. */
 655         uint16_t pp_id; /* Packet pacing context index. */
 656         uint16_t ts_n; /* Number of captured timestamps. */
 657         uint16_t ts_p; /* Pointer to statisticks timestamp. */
 658         struct mlx5_txpp_ts *tsa; /* Timestamps sliding window stats. */
 659         struct mlx5_txpp_ts ts; /* Cached completion id/timestamp. */
 660         uint32_t sync_lost:1; /* ci/timestamp synchronization lost. */
 661         /* Statistics counters. */
 662         uint64_t err_miss_int; /* Missed service interrupt. */
 663         uint64_t err_rearm_queue; /* Rearm Queue errors. */
 664         uint64_t err_clock_queue; /* Clock Queue errors. */
 665         uint64_t err_ts_past; /* Timestamp in the past. */
 666         uint64_t err_ts_future; /* Timestamp in the distant future. */
 667 };
 668
 669 /* Supported flex parser profile ID. */
 670 enum mlx5_flex_parser_profile_id {
 671         MLX5_FLEX_PARSER_ECPRI_0 = 0,
 672         MLX5_FLEX_PARSER_MAX = 8,
 673 };
 674
 675 /* Sample ID information of flex parser structure. */
 676 struct mlx5_flex_parser_profiles {
 677         uint32_t num;           /* Actual number of samples. */
 678         uint32_t ids[8];        /* Sample IDs for this profile. */
 679         uint8_t offset[8];      /* Bytes offset of each parser. */
 680         void *obj;              /* Flex parser node object. */
 681 };
 682
 683 /*
 684  * Shared Infiniband device context for Master/Representors
 685  * which belong to same IB device with multiple IB ports.
 686  **/
 687 struct mlx5_dev_ctx_shared {
 688         LIST_ENTRY(mlx5_dev_ctx_shared) next;
 689         uint32_t refcnt;
 690         uint16_t bond_dev; /* Bond primary device id. */
 691         uint32_t devx:1; /* Opened with DV. */
 692         uint32_t flow_hit_aso_en:1; /* Flow Hit ASO is supported. */
 693         uint32_t eqn; /* Event Queue number. */
 694         uint32_t max_port; /* Maximal IB device port index. */
 695         void *ctx; /* Verbs/DV/DevX context. */
 696         void *pd; /* Protection Domain. */
 697         uint32_t pdn; /* Protection Domain number. */
 698         uint32_t tdn; /* Transport Domain number. */
 699         char ibdev_name[DEV_SYSFS_NAME_MAX]; /* SYSFS dev name. */
 700         char ibdev_path[DEV_SYSFS_PATH_MAX]; /* SYSFS dev path for secondary */
 701         struct mlx5_dev_attr device_attr; /* Device properties. */
 702         int numa_node; /* Numa node of backing physical device. */
 703         LIST_ENTRY(mlx5_dev_ctx_shared) mem_event_cb;
 704         /**< Called by memory event callback. */
 705         struct mlx5_mr_share_cache share_cache;
 706         /* Packet pacing related structure. */
 707         struct mlx5_dev_txpp txpp;
 708         /* Shared DV/DR flow data section. */
 709         uint32_t dv_meta_mask; /* flow META metadata supported mask. */
 710         uint32_t dv_mark_mask; /* flow MARK metadata supported mask. */
 711         uint32_t dv_regc0_mask; /* available bits of metatada reg_c[0]. */
 712         void *fdb_domain; /* FDB Direct Rules name space handle. */
 713         void *rx_domain; /* RX Direct Rules name space handle. */
 714         void *tx_domain; /* TX Direct Rules name space handle. */
 715 #ifndef RTE_ARCH_64
 716         rte_spinlock_t uar_lock_cq; /* CQs share a common distinct UAR */
 717         rte_spinlock_t uar_lock[MLX5_UAR_PAGE_NUM_MAX];
 718         /* UAR same-page access control required in 32bit implementations. */
 719 #endif
 720         struct mlx5_hlist *flow_tbls;
 721         struct mlx5_flow_tunnel_hub *tunnel_hub;
 722         /* Direct Rules tables for FDB, NIC TX+RX */
 723         void *esw_drop_action; /* Pointer to DR E-Switch drop action. */
 724         void *pop_vlan_action; /* Pointer to DR pop VLAN action. */
 725         struct mlx5_hlist *encaps_decaps; /* Encap/decap action hash list. */
 726         struct mlx5_hlist *modify_cmds;
 727         struct mlx5_hlist *tag_table;
 728         struct mlx5_cache_list port_id_action_list; /* Port ID action cache. */
 729         struct mlx5_cache_list push_vlan_action_list; /* Push VLAN actions. */
 730         struct mlx5_cache_list sample_action_list; /* List of sample actions. */
 731         struct mlx5_cache_list dest_array_list;
 732         /* List of destination array actions. */
 733         struct mlx5_flow_counter_mng cmng; /* Counters management structure. */
 734         void *default_miss_action; /* Default miss action. */
 735         struct mlx5_indexed_pool *ipool[MLX5_IPOOL_MAX];
 736         /* Memory Pool for mlx5 flow resources. */
 737         struct mlx5_l3t_tbl *cnt_id_tbl; /* Shared counter lookup table. */
 738         /* Shared interrupt handler section. */
 739         struct rte_intr_handle intr_handle; /* Interrupt handler for device. */
 740         struct rte_intr_handle intr_handle_devx; /* DEVX interrupt handler. */
 741         void *devx_comp; /* DEVX async comp obj. */
 742         struct mlx5_devx_obj *tis; /* TIS object. */
 743         struct mlx5_devx_obj *td; /* Transport domain. */
 744         void *tx_uar; /* Tx/packet pacing shared UAR. */
 745         struct mlx5_flex_parser_profiles fp[MLX5_FLEX_PARSER_MAX];
 746         /* Flex parser profiles information. */
 747         void *devx_rx_uar; /* DevX UAR for Rx. */
 748         struct mlx5_aso_age_mng *aso_age_mng;
 749         /* Management data for aging mechanism using ASO Flow Hit. */
 750         struct mlx5_dev_shared_port port[]; /* per device port data array. */
 751 };
 752
 753 /* Per-process private structure. */
 754 struct mlx5_proc_priv {
 755         size_t uar_table_sz;
 756         /* Size of UAR register table. */
 757         void *uar_table[];
 758         /* Table of UAR registers for each process. */
 759 };
 760
 761 /* MTR profile list. */
 762 TAILQ_HEAD(mlx5_mtr_profiles, mlx5_flow_meter_profile);
 763 /* MTR list. */
 764 TAILQ_HEAD(mlx5_flow_meters, mlx5_flow_meter);
 765
 766 /* RSS description. */
 767 struct mlx5_flow_rss_desc {
 768         uint32_t level;
 769         uint32_t queue_num; /**< Number of entries in @p queue. */
 770         uint64_t types; /**< Specific RSS hash types (see ETH_RSS_*). */
 771         uint64_t hash_fields; /* Verbs Hash fields. */
 772         uint8_t key[MLX5_RSS_HASH_KEY_LEN]; /**< RSS hash key. */
 773         uint32_t key_len; /**< RSS hash key len. */
 774         uint32_t tunnel; /**< Queue in tunnel. */
 775         uint32_t shared_rss; /**< Shared RSS index. */
 776         struct mlx5_ind_table_obj *ind_tbl;
 777         /**< Indirection table for shared RSS hash RX queues. */
 778         union {
 779                 uint16_t *queue; /**< Destination queues. */
 780                 const uint16_t *const_q; /**< Const pointer convert. */
 781         };
 782 };
 783
 784 #define MLX5_PROC_PRIV(port_id) \
 785         ((struct mlx5_proc_priv *)rte_eth_devices[port_id].process_private)
 786
 787 /* Verbs/DevX Rx queue elements. */
 788 struct mlx5_rxq_obj {
 789         LIST_ENTRY(mlx5_rxq_obj) next; /* Pointer to the next element. */
 790         struct mlx5_rxq_ctrl *rxq_ctrl; /* Back pointer to parent. */
 791         int fd; /* File descriptor for event channel */
 792         RTE_STD_C11
 793         union {
 794                 struct {
 795                         void *wq; /* Work Queue. */
 796                         void *ibv_cq; /* Completion Queue. */
 797                         void *ibv_channel;
 798                 };
 799                 struct {
 800                         struct mlx5_devx_obj *rq; /* DevX Rx Queue object. */
 801                         struct mlx5_devx_obj *devx_cq; /* DevX CQ object. */
 802                         void *devx_channel;
 803                 };
 804         };
 805 };
 806
 807 /* Indirection table. */
 808 struct mlx5_ind_table_obj {
 809         LIST_ENTRY(mlx5_ind_table_obj) next; /* Pointer to the next element. */
 810         uint32_t refcnt; /* Reference counter. */
 811         RTE_STD_C11
 812         union {
 813                 void *ind_table; /**< Indirection table. */
 814                 struct mlx5_devx_obj *rqt; /* DevX RQT object. */
 815         };
 816         uint32_t queues_n; /**< Number of queues in the list. */
 817         uint16_t *queues; /**< Queue list. */
 818 };
 819
 820 /* Hash Rx queue. */
 821 __extension__
 822 struct mlx5_hrxq {
 823         struct mlx5_cache_entry entry; /* Cache entry. */
 824         uint32_t standalone:1; /* This object used in shared action. */
 825         struct mlx5_ind_table_obj *ind_table; /* Indirection table. */
 826         RTE_STD_C11
 827         union {
 828                 void *qp; /* Verbs queue pair. */
 829                 struct mlx5_devx_obj *tir; /* DevX TIR object. */
 830         };
 831 #ifdef HAVE_IBV_FLOW_DV_SUPPORT
 832         void *action; /* DV QP action pointer. */
 833 #endif
 834         uint64_t hash_fields; /* Verbs Hash fields. */
 835         uint32_t rss_key_len; /* Hash key length in bytes. */
 836         uint32_t idx; /* Hash Rx queue index. */
 837         uint8_t rss_key[]; /* Hash key. */
 838 };
 839
 840 /* Verbs/DevX Tx queue elements. */
 841 struct mlx5_txq_obj {
 842         LIST_ENTRY(mlx5_txq_obj) next; /* Pointer to the next element. */
 843         struct mlx5_txq_ctrl *txq_ctrl; /* Pointer to the control queue. */
 844         RTE_STD_C11
 845         union {
 846                 struct {
 847                         void *cq; /* Completion Queue. */
 848                         void *qp; /* Queue Pair. */
 849                 };
 850                 struct {
 851                         struct mlx5_devx_obj *sq;
 852                         /* DevX object for Sx queue. */
 853                         struct mlx5_devx_obj *tis; /* The TIS object. */
 854                 };
 855                 struct {
 856                         struct rte_eth_dev *dev;
 857                         struct mlx5_devx_obj *cq_devx;
 858                         void *cq_umem;
 859                         void *cq_buf;
 860                         int64_t cq_dbrec_offset;
 861                         struct mlx5_devx_dbr_page *cq_dbrec_page;
 862                         struct mlx5_devx_obj *sq_devx;
 863                         void *sq_umem;
 864                         void *sq_buf;
 865                         int64_t sq_dbrec_offset;
 866                         struct mlx5_devx_dbr_page *sq_dbrec_page;
 867                 };
 868         };
 869 };
 870
 871 enum mlx5_rxq_modify_type {
 872         MLX5_RXQ_MOD_ERR2RST, /* modify state from error to reset. */
 873         MLX5_RXQ_MOD_RST2RDY, /* modify state from reset to ready. */
 874         MLX5_RXQ_MOD_RDY2ERR, /* modify state from ready to error. */
 875         MLX5_RXQ_MOD_RDY2RST, /* modify state from ready to reset. */
 876 };
 877
 878 enum mlx5_txq_modify_type {
 879         MLX5_TXQ_MOD_RST2RDY, /* modify state from reset to ready. */
 880         MLX5_TXQ_MOD_RDY2RST, /* modify state from ready to reset. */
 881         MLX5_TXQ_MOD_ERR2RDY, /* modify state from error to ready. */
 882 };
 883
 884 /* HW objects operations structure. */
 885 struct mlx5_obj_ops {
 886         int (*rxq_obj_modify_vlan_strip)(struct mlx5_rxq_obj *rxq_obj, int on);
 887         int (*rxq_obj_new)(struct rte_eth_dev *dev, uint16_t idx);
 888         int (*rxq_event_get)(struct mlx5_rxq_obj *rxq_obj);
 889         int (*rxq_obj_modify)(struct mlx5_rxq_obj *rxq_obj, uint8_t type);
 890         void (*rxq_obj_release)(struct mlx5_rxq_obj *rxq_obj);
 891         int (*ind_table_new)(struct rte_eth_dev *dev, const unsigned int log_n,
 892                              struct mlx5_ind_table_obj *ind_tbl);
 893         int (*ind_table_modify)(struct rte_eth_dev *dev,
 894                                 const unsigned int log_n,
 895                                 const uint16_t *queues, const uint32_t queues_n,
 896                                 struct mlx5_ind_table_obj *ind_tbl);
 897         void (*ind_table_destroy)(struct mlx5_ind_table_obj *ind_tbl);
 898         int (*hrxq_new)(struct rte_eth_dev *dev, struct mlx5_hrxq *hrxq,
 899                         int tunnel __rte_unused);
 900         int (*hrxq_modify)(struct rte_eth_dev *dev, struct mlx5_hrxq *hrxq,
 901                            const uint8_t *rss_key,
 902                            uint64_t hash_fields,
 903                            const struct mlx5_ind_table_obj *ind_tbl);
 904         void (*hrxq_destroy)(struct mlx5_hrxq *hrxq);
 905         int (*drop_action_create)(struct rte_eth_dev *dev);
 906         void (*drop_action_destroy)(struct rte_eth_dev *dev);
 907         int (*txq_obj_new)(struct rte_eth_dev *dev, uint16_t idx);
 908         int (*txq_obj_modify)(struct mlx5_txq_obj *obj,
 909                               enum mlx5_txq_modify_type type, uint8_t dev_port);
 910         void (*txq_obj_release)(struct mlx5_txq_obj *txq_obj);
 911 };
 912
 913 #define MLX5_RSS_HASH_FIELDS_LEN RTE_DIM(mlx5_rss_hash_fields)
 914
 915 struct mlx5_priv {
 916         struct rte_eth_dev_data *dev_data;  /* Pointer to device data. */
 917         struct mlx5_dev_ctx_shared *sh; /* Shared device context. */
 918         uint32_t dev_port; /* Device port number. */
 919         struct rte_pci_device *pci_dev; /* Backend PCI device. */
 920         struct rte_ether_addr mac[MLX5_MAX_MAC_ADDRESSES]; /* MAC addresses. */
 921         BITFIELD_DECLARE(mac_own, uint64_t, MLX5_MAX_MAC_ADDRESSES);
 922         /* Bit-field of MAC addresses owned by the PMD. */
 923         uint16_t vlan_filter[MLX5_MAX_VLAN_IDS]; /* VLAN filters table. */
 924         unsigned int vlan_filter_n; /* Number of configured VLAN filters. */
 925         /* Device properties. */
 926         uint16_t mtu; /* Configured MTU. */
 927         unsigned int isolated:1; /* Whether isolated mode is enabled. */
 928         unsigned int representor:1; /* Device is a port representor. */
 929         unsigned int master:1; /* Device is a E-Switch master. */
 930         unsigned int txpp_en:1; /* Tx packet pacing enabled. */
 931         unsigned int mtr_en:1; /* Whether support meter. */
 932         unsigned int mtr_reg_share:1; /* Whether support meter REG_C share. */
 933         unsigned int sampler_en:1; /* Whether support sampler. */
 934         uint16_t domain_id; /* Switch domain identifier. */
 935         uint16_t vport_id; /* Associated VF vport index (if any). */
 936         uint32_t vport_meta_tag; /* Used for vport index match ove VF LAG. */
 937         uint32_t vport_meta_mask; /* Used for vport index field match mask. */
 938         int32_t representor_id; /* Port representor identifier. */
 939         int32_t pf_bond; /* >=0 means PF index in bonding configuration. */
 940         unsigned int if_index; /* Associated kernel network device index. */
 941         uint32_t bond_ifindex; /**< Bond interface index. */
 942         char bond_name[IF_NAMESIZE]; /**< Bond interface name. */
 943         /* RX/TX queues. */
 944         unsigned int rxqs_n; /* RX queues array size. */
 945         unsigned int txqs_n; /* TX queues array size. */
 946         struct mlx5_rxq_data *(*rxqs)[]; /* RX queues. */
 947         struct mlx5_txq_data *(*txqs)[]; /* TX queues. */
 948         struct rte_mempool *mprq_mp; /* Mempool for Multi-Packet RQ. */
 949         struct rte_eth_rss_conf rss_conf; /* RSS configuration. */
 950         unsigned int (*reta_idx)[]; /* RETA index table. */
 951         unsigned int reta_idx_n; /* RETA index size. */
 952         struct mlx5_drop drop_queue; /* Flow drop queues. */
 953         uint32_t flows; /* RTE Flow rules. */
 954         uint32_t ctrl_flows; /* Control flow rules. */
 955         rte_spinlock_t flow_list_lock;
 956         struct mlx5_obj_ops obj_ops; /* HW objects operations. */
 957         LIST_HEAD(rxq, mlx5_rxq_ctrl) rxqsctrl; /* DPDK Rx queues. */
 958         LIST_HEAD(rxqobj, mlx5_rxq_obj) rxqsobj; /* Verbs/DevX Rx queues. */
 959         struct mlx5_cache_list hrxqs; /* Hash Rx queues. */
 960         LIST_HEAD(txq, mlx5_txq_ctrl) txqsctrl; /* DPDK Tx queues. */
 961         LIST_HEAD(txqobj, mlx5_txq_obj) txqsobj; /* Verbs/DevX Tx queues. */
 962         /* Indirection tables. */
 963         LIST_HEAD(ind_tables, mlx5_ind_table_obj) ind_tbls;
 964         /* Pointer to next element. */
 965         uint32_t refcnt; /**< Reference counter. */
 966         /**< Verbs modify header action object. */
 967         uint8_t ft_type; /**< Flow table type, Rx or Tx. */
 968         uint8_t max_lro_msg_size;
 969         /* Tags resources cache. */
 970         uint32_t link_speed_capa; /* Link speed capabilities. */
 971         struct mlx5_xstats_ctrl xstats_ctrl; /* Extended stats control. */
 972         struct mlx5_stats_ctrl stats_ctrl; /* Stats control. */
 973         struct mlx5_dev_config config; /* Device configuration. */
 974         /* Context for Verbs allocator. */
 975         int nl_socket_rdma; /* Netlink socket (NETLINK_RDMA). */
 976         int nl_socket_route; /* Netlink socket (NETLINK_ROUTE). */
 977         struct mlx5_dbr_page_list dbrpgs; /* Door-bell pages. */
 978         struct mlx5_nl_vlan_vmwa_context *vmwa_context; /* VLAN WA context. */
 979         struct mlx5_hlist *mreg_cp_tbl;
 980         /* Hash table of Rx metadata register copy table. */
 981         uint8_t mtr_sfx_reg; /* Meter prefix-suffix flow match REG_C. */
 982         uint8_t mtr_color_reg; /* Meter color match REG_C. */
 983         struct mlx5_mtr_profiles flow_meter_profiles; /* MTR profile list. */
 984         struct mlx5_flow_meters flow_meters; /* MTR list. */
 985         uint8_t skip_default_rss_reta; /* Skip configuration of default reta. */
 986         uint8_t fdb_def_rule; /* Whether fdb jump to table 1 is configured. */
 987         struct mlx5_mp_id mp_id; /* ID of a multi-process process */
 988         LIST_HEAD(fdir, mlx5_fdir_flow) fdir_flows; /* fdir flows. */
 989         rte_spinlock_t shared_act_sl; /* Shared actions spinlock. */
 990         uint32_t rss_shared_actions; /* RSS shared actions. */
 991 };
 992
 993 #define PORT_ID(priv) ((priv)->dev_data->port_id)
 994 #define ETH_DEV(priv) (&rte_eth_devices[PORT_ID(priv)])
 995
 996 struct rte_hairpin_peer_info {
 997         uint32_t qp_id;
 998         uint32_t vhca_id;
 999         uint16_t peer_q;
1000         uint16_t tx_explicit;
1001         uint16_t manual_bind;
1002 };
1003
1004 /* mlx5.c */
1005
1006 int mlx5_getenv_int(const char *);
1007 int mlx5_proc_priv_init(struct rte_eth_dev *dev);
1008 int mlx5_udp_tunnel_port_add(struct rte_eth_dev *dev,
1009                               struct rte_eth_udp_tunnel *udp_tunnel);
1010 uint16_t mlx5_eth_find_next(uint16_t port_id, struct rte_pci_device *pci_dev);
1011 int mlx5_dev_close(struct rte_eth_dev *dev);
1012 void mlx5_age_event_prepare(struct mlx5_dev_ctx_shared *sh);
1013
1014 /* Macro to iterate over all valid ports for mlx5 driver. */
1015 #define MLX5_ETH_FOREACH_DEV(port_id, pci_dev) \
1016         for (port_id = mlx5_eth_find_next(0, pci_dev); \
1017              port_id < RTE_MAX_ETHPORTS; \
1018              port_id = mlx5_eth_find_next(port_id + 1, pci_dev))
1019 int mlx5_args(struct mlx5_dev_config *config, struct rte_devargs *devargs);
1020 struct mlx5_dev_ctx_shared *
1021 mlx5_alloc_shared_dev_ctx(const struct mlx5_dev_spawn_data *spawn,
1022                            const struct mlx5_dev_config *config);
1023 void mlx5_free_shared_dev_ctx(struct mlx5_dev_ctx_shared *sh);
1024 void mlx5_free_table_hash_list(struct mlx5_priv *priv);
1025 int mlx5_alloc_table_hash_list(struct mlx5_priv *priv);
1026 void mlx5_set_min_inline(struct mlx5_dev_spawn_data *spawn,
1027                          struct mlx5_dev_config *config);
1028 void mlx5_set_metadata_mask(struct rte_eth_dev *dev);
1029 int mlx5_dev_check_sibling_config(struct mlx5_priv *priv,
1030                                   struct mlx5_dev_config *config);
1031 int mlx5_dev_configure(struct rte_eth_dev *dev);
1032 int mlx5_dev_infos_get(struct rte_eth_dev *dev, struct rte_eth_dev_info *info);
1033 int mlx5_fw_version_get(struct rte_eth_dev *dev, char *fw_ver, size_t fw_size);
1034 int mlx5_dev_set_mtu(struct rte_eth_dev *dev, uint16_t mtu);
1035 int mlx5_hairpin_cap_get(struct rte_eth_dev *dev,
1036                          struct rte_eth_hairpin_cap *cap);
1037 bool mlx5_flex_parser_ecpri_exist(struct rte_eth_dev *dev);
1038 int mlx5_flex_parser_ecpri_alloc(struct rte_eth_dev *dev);
1039 int mlx5_flow_aso_age_mng_init(struct mlx5_dev_ctx_shared *sh);
1040
1041 /* mlx5_ethdev.c */
1042
1043 int mlx5_dev_configure(struct rte_eth_dev *dev);
1044 int mlx5_fw_version_get(struct rte_eth_dev *dev, char *fw_ver,
1045                         size_t fw_size);
1046 int mlx5_dev_infos_get(struct rte_eth_dev *dev,
1047                        struct rte_eth_dev_info *info);
1048 const uint32_t *mlx5_dev_supported_ptypes_get(struct rte_eth_dev *dev);
1049 int mlx5_dev_set_mtu(struct rte_eth_dev *dev, uint16_t mtu);
1050 int mlx5_hairpin_cap_get(struct rte_eth_dev *dev,
1051                          struct rte_eth_hairpin_cap *cap);
1052 eth_rx_burst_t mlx5_select_rx_function(struct rte_eth_dev *dev);
1053 struct mlx5_priv *mlx5_port_to_eswitch_info(uint16_t port, bool valid);
1054 struct mlx5_priv *mlx5_dev_to_eswitch_info(struct rte_eth_dev *dev);
1055 int mlx5_dev_configure_rss_reta(struct rte_eth_dev *dev);
1056
1057 /* mlx5_ethdev_os.c */
1058
1059 unsigned int mlx5_ifindex(const struct rte_eth_dev *dev);
1060 int mlx5_get_mac(struct rte_eth_dev *dev, uint8_t (*mac)[RTE_ETHER_ADDR_LEN]);
1061 int mlx5_get_mtu(struct rte_eth_dev *dev, uint16_t *mtu);
1062 int mlx5_set_mtu(struct rte_eth_dev *dev, uint16_t mtu);
1063 int mlx5_read_clock(struct rte_eth_dev *dev, uint64_t *clock);
1064 int mlx5_link_update(struct rte_eth_dev *dev, int wait_to_complete);
1065 int mlx5_dev_get_flow_ctrl(struct rte_eth_dev *dev,
1066                            struct rte_eth_fc_conf *fc_conf);
1067 int mlx5_dev_set_flow_ctrl(struct rte_eth_dev *dev,
1068                            struct rte_eth_fc_conf *fc_conf);
1069 void mlx5_dev_interrupt_handler(void *arg);
1070 void mlx5_dev_interrupt_handler_devx(void *arg);
1071 int mlx5_set_link_down(struct rte_eth_dev *dev);
1072 int mlx5_set_link_up(struct rte_eth_dev *dev);
1073 int mlx5_is_removed(struct rte_eth_dev *dev);
1074 int mlx5_sysfs_switch_info(unsigned int ifindex,
1075                            struct mlx5_switch_info *info);
1076 void mlx5_translate_port_name(const char *port_name_in,
1077                               struct mlx5_switch_info *port_info_out);
1078 void mlx5_intr_callback_unregister(const struct rte_intr_handle *handle,
1079                                    rte_intr_callback_fn cb_fn, void *cb_arg);
1080 int mlx5_sysfs_bond_info(unsigned int pf_ifindex, unsigned int *ifindex,
1081                          char *ifname);
1082 int mlx5_get_module_info(struct rte_eth_dev *dev,
1083                          struct rte_eth_dev_module_info *modinfo);
1084 int mlx5_get_module_eeprom(struct rte_eth_dev *dev,
1085                            struct rte_dev_eeprom_info *info);
1086 int mlx5_os_read_dev_stat(struct mlx5_priv *priv,
1087                           const char *ctr_name, uint64_t *stat);
1088 int mlx5_os_read_dev_counters(struct rte_eth_dev *dev, uint64_t *stats);
1089 int mlx5_os_get_stats_n(struct rte_eth_dev *dev);
1090 void mlx5_os_stats_init(struct rte_eth_dev *dev);
1091
1092 /* mlx5_mac.c */
1093
1094 void mlx5_mac_addr_remove(struct rte_eth_dev *dev, uint32_t index);
1095 int mlx5_mac_addr_add(struct rte_eth_dev *dev, struct rte_ether_addr *mac,
1096                       uint32_t index, uint32_t vmdq);
1097 int mlx5_mac_addr_set(struct rte_eth_dev *dev, struct rte_ether_addr *mac_addr);
1098 int mlx5_set_mc_addr_list(struct rte_eth_dev *dev,
1099                         struct rte_ether_addr *mc_addr_set,
1100                         uint32_t nb_mc_addr);
1101
1102 /* mlx5_rss.c */
1103
1104 int mlx5_rss_hash_update(struct rte_eth_dev *dev,
1105                          struct rte_eth_rss_conf *rss_conf);
1106 int mlx5_rss_hash_conf_get(struct rte_eth_dev *dev,
1107                            struct rte_eth_rss_conf *rss_conf);
1108 int mlx5_rss_reta_index_resize(struct rte_eth_dev *dev, unsigned int reta_size);
1109 int mlx5_dev_rss_reta_query(struct rte_eth_dev *dev,
1110                             struct rte_eth_rss_reta_entry64 *reta_conf,
1111                             uint16_t reta_size);
1112 int mlx5_dev_rss_reta_update(struct rte_eth_dev *dev,
1113                              struct rte_eth_rss_reta_entry64 *reta_conf,
1114                              uint16_t reta_size);
1115
1116 /* mlx5_rxmode.c */
1117
1118 int mlx5_promiscuous_enable(struct rte_eth_dev *dev);
1119 int mlx5_promiscuous_disable(struct rte_eth_dev *dev);
1120 int mlx5_allmulticast_enable(struct rte_eth_dev *dev);
1121 int mlx5_allmulticast_disable(struct rte_eth_dev *dev);
1122
1123 /* mlx5_stats.c */
1124
1125 int mlx5_stats_get(struct rte_eth_dev *dev, struct rte_eth_stats *stats);
1126 int mlx5_stats_reset(struct rte_eth_dev *dev);
1127 int mlx5_xstats_get(struct rte_eth_dev *dev, struct rte_eth_xstat *stats,
1128                     unsigned int n);
1129 int mlx5_xstats_reset(struct rte_eth_dev *dev);
1130 int mlx5_xstats_get_names(struct rte_eth_dev *dev __rte_unused,
1131                           struct rte_eth_xstat_name *xstats_names,
1132                           unsigned int n);
1133
1134 /* mlx5_vlan.c */
1135
1136 int mlx5_vlan_filter_set(struct rte_eth_dev *dev, uint16_t vlan_id, int on);
1137 void mlx5_vlan_strip_queue_set(struct rte_eth_dev *dev, uint16_t queue, int on);
1138 int mlx5_vlan_offload_set(struct rte_eth_dev *dev, int mask);
1139
1140 /* mlx5_vlan_os.c */
1141
1142 void mlx5_vlan_vmwa_exit(void *ctx);
1143 void mlx5_vlan_vmwa_release(struct rte_eth_dev *dev,
1144                             struct mlx5_vf_vlan *vf_vlan);
1145 void mlx5_vlan_vmwa_acquire(struct rte_eth_dev *dev,
1146                             struct mlx5_vf_vlan *vf_vlan);
1147 void *mlx5_vlan_vmwa_init(struct rte_eth_dev *dev, uint32_t ifindex);
1148
1149 /* mlx5_trigger.c */
1150
1151 int mlx5_dev_start(struct rte_eth_dev *dev);
1152 int mlx5_dev_stop(struct rte_eth_dev *dev);
1153 int mlx5_traffic_enable(struct rte_eth_dev *dev);
1154 void mlx5_traffic_disable(struct rte_eth_dev *dev);
1155 int mlx5_traffic_restart(struct rte_eth_dev *dev);
1156 int mlx5_hairpin_queue_peer_update(struct rte_eth_dev *dev, uint16_t peer_queue,
1157                                    struct rte_hairpin_peer_info *current_info,
1158                                    struct rte_hairpin_peer_info *peer_info,
1159                                    uint32_t direction);
1160 int mlx5_hairpin_queue_peer_bind(struct rte_eth_dev *dev, uint16_t cur_queue,
1161                                  struct rte_hairpin_peer_info *peer_info,
1162                                  uint32_t direction);
1163 int mlx5_hairpin_queue_peer_unbind(struct rte_eth_dev *dev, uint16_t cur_queue,
1164                                    uint32_t direction);
1165 int mlx5_hairpin_bind(struct rte_eth_dev *dev, uint16_t rx_port);
1166 int mlx5_hairpin_unbind(struct rte_eth_dev *dev, uint16_t rx_port);
1167 int mlx5_hairpin_get_peer_ports(struct rte_eth_dev *dev, uint16_t *peer_ports,
1168                                 size_t len, uint32_t direction);
1169
1170 /* mlx5_flow.c */
1171
1172 int mlx5_flow_discover_mreg_c(struct rte_eth_dev *eth_dev);
1173 bool mlx5_flow_ext_mreg_supported(struct rte_eth_dev *dev);
1174 void mlx5_flow_print(struct rte_flow *flow);
1175 int mlx5_flow_validate(struct rte_eth_dev *dev,
1176                        const struct rte_flow_attr *attr,
1177                        const struct rte_flow_item items[],
1178                        const struct rte_flow_action actions[],
1179                        struct rte_flow_error *error);
1180 struct rte_flow *mlx5_flow_create(struct rte_eth_dev *dev,
1181                                   const struct rte_flow_attr *attr,
1182                                   const struct rte_flow_item items[],
1183                                   const struct rte_flow_action actions[],
1184                                   struct rte_flow_error *error);
1185 int mlx5_flow_destroy(struct rte_eth_dev *dev, struct rte_flow *flow,
1186                       struct rte_flow_error *error);
1187 void mlx5_flow_list_flush(struct rte_eth_dev *dev, uint32_t *list, bool active);
1188 int mlx5_flow_flush(struct rte_eth_dev *dev, struct rte_flow_error *error);
1189 int mlx5_flow_query(struct rte_eth_dev *dev, struct rte_flow *flow,
1190                     const struct rte_flow_action *action, void *data,
1191                     struct rte_flow_error *error);
1192 int mlx5_flow_isolate(struct rte_eth_dev *dev, int enable,
1193                       struct rte_flow_error *error);
1194 int mlx5_dev_filter_ctrl(struct rte_eth_dev *dev,
1195                          enum rte_filter_type filter_type,
1196                          enum rte_filter_op filter_op,
1197                          void *arg);
1198 int mlx5_flow_start_default(struct rte_eth_dev *dev);
1199 void mlx5_flow_stop_default(struct rte_eth_dev *dev);
1200 int mlx5_flow_verify(struct rte_eth_dev *dev);
1201 int mlx5_ctrl_flow_source_queue(struct rte_eth_dev *dev, uint32_t queue);
1202 int mlx5_ctrl_flow_vlan(struct rte_eth_dev *dev,
1203                         struct rte_flow_item_eth *eth_spec,
1204                         struct rte_flow_item_eth *eth_mask,
1205                         struct rte_flow_item_vlan *vlan_spec,
1206                         struct rte_flow_item_vlan *vlan_mask);
1207 int mlx5_ctrl_flow(struct rte_eth_dev *dev,
1208                    struct rte_flow_item_eth *eth_spec,
1209                    struct rte_flow_item_eth *eth_mask);
1210 int mlx5_flow_lacp_miss(struct rte_eth_dev *dev);
1211 struct rte_flow *mlx5_flow_create_esw_table_zero_flow(struct rte_eth_dev *dev);
1212 int mlx5_flow_create_drop_queue(struct rte_eth_dev *dev);
1213 void mlx5_flow_delete_drop_queue(struct rte_eth_dev *dev);
1214 void mlx5_flow_async_pool_query_handle(struct mlx5_dev_ctx_shared *sh,
1215                                        uint64_t async_id, int status);
1216 void mlx5_set_query_alarm(struct mlx5_dev_ctx_shared *sh);
1217 void mlx5_flow_query_alarm(void *arg);
1218 uint32_t mlx5_counter_alloc(struct rte_eth_dev *dev);
1219 void mlx5_counter_free(struct rte_eth_dev *dev, uint32_t cnt);
1220 int mlx5_counter_query(struct rte_eth_dev *dev, uint32_t cnt,
1221                        bool clear, uint64_t *pkts, uint64_t *bytes);
1222 int mlx5_flow_dev_dump(struct rte_eth_dev *dev, FILE *file,
1223                        struct rte_flow_error *error);
1224 void mlx5_flow_rxq_dynf_metadata_set(struct rte_eth_dev *dev);
1225 int mlx5_flow_get_aged_flows(struct rte_eth_dev *dev, void **contexts,
1226                         uint32_t nb_contexts, struct rte_flow_error *error);
1227
1228 /* mlx5_mp_os.c */
1229
1230 int mlx5_mp_os_primary_handle(const struct rte_mp_msg *mp_msg,
1231                               const void *peer);
1232 int mlx5_mp_os_secondary_handle(const struct rte_mp_msg *mp_msg,
1233                                 const void *peer);
1234 void mlx5_mp_os_req_start_rxtx(struct rte_eth_dev *dev);
1235 void mlx5_mp_os_req_stop_rxtx(struct rte_eth_dev *dev);
1236 int mlx5_mp_os_req_queue_control(struct rte_eth_dev *dev, uint16_t queue_id,
1237                                  enum mlx5_mp_req_type req_type);
1238
1239 /* mlx5_socket.c */
1240
1241 int mlx5_pmd_socket_init(void);
1242
1243 /* mlx5_flow_meter.c */
1244
1245 int mlx5_flow_meter_ops_get(struct rte_eth_dev *dev, void *arg);
1246 struct mlx5_flow_meter *mlx5_flow_meter_find(struct mlx5_priv *priv,
1247                                              uint32_t meter_id);
1248 struct mlx5_flow_meter *mlx5_flow_meter_attach
1249                                         (struct mlx5_priv *priv,
1250                                          uint32_t meter_id,
1251                                          const struct rte_flow_attr *attr,
1252                                          struct rte_flow_error *error);
1253 void mlx5_flow_meter_detach(struct mlx5_flow_meter *fm);
1254
1255 /* mlx5_os.c */
1256 struct rte_pci_driver;
1257 int mlx5_os_get_dev_attr(void *ctx, struct mlx5_dev_attr *dev_attr);
1258 void mlx5_os_free_shared_dr(struct mlx5_priv *priv);
1259 int mlx5_os_open_device(const struct mlx5_dev_spawn_data *spawn,
1260                          const struct mlx5_dev_config *config,
1261                          struct mlx5_dev_ctx_shared *sh);
1262 int mlx5_os_get_pdn(void *pd, uint32_t *pdn);
1263 int mlx5_os_pci_probe(struct rte_pci_driver *pci_drv __rte_unused,
1264                        struct rte_pci_device *pci_dev);
1265 void mlx5_os_dev_shared_handler_install(struct mlx5_dev_ctx_shared *sh);
1266 void mlx5_os_dev_shared_handler_uninstall(struct mlx5_dev_ctx_shared *sh);
1267 void mlx5_os_set_reg_mr_cb(mlx5_reg_mr_t *reg_mr_cb,
1268                            mlx5_dereg_mr_t *dereg_mr_cb);
1269 void mlx5_os_mac_addr_remove(struct rte_eth_dev *dev, uint32_t index);
1270 int mlx5_os_mac_addr_add(struct rte_eth_dev *dev, struct rte_ether_addr *mac,
1271                          uint32_t index);
1272 int mlx5_os_vf_mac_addr_modify(struct mlx5_priv *priv, unsigned int iface_idx,
1273                                struct rte_ether_addr *mac_addr,
1274                                int vf_index);
1275 int mlx5_os_set_promisc(struct rte_eth_dev *dev, int enable);
1276 int mlx5_os_set_allmulti(struct rte_eth_dev *dev, int enable);
1277 int mlx5_os_set_nonblock_channel_fd(int fd);
1278 void mlx5_os_mac_addr_flush(struct rte_eth_dev *dev);
1279
1280 /* mlx5_txpp.c */
1281
1282 int mlx5_txpp_start(struct rte_eth_dev *dev);
1283 void mlx5_txpp_stop(struct rte_eth_dev *dev);
1284 int mlx5_txpp_read_clock(struct rte_eth_dev *dev, uint64_t *timestamp);
1285 int mlx5_txpp_xstats_get(struct rte_eth_dev *dev,
1286                          struct rte_eth_xstat *stats,
1287                          unsigned int n, unsigned int n_used);
1288 int mlx5_txpp_xstats_reset(struct rte_eth_dev *dev);
1289 int mlx5_txpp_xstats_get_names(struct rte_eth_dev *dev,
1290                                struct rte_eth_xstat_name *xstats_names,
1291                                unsigned int n, unsigned int n_used);
1292 void mlx5_txpp_interrupt_handler(void *cb_arg);
1293
1294 /* mlx5_rxtx.c */
1295
1296 eth_tx_burst_t mlx5_select_tx_function(struct rte_eth_dev *dev);
1297
1298 /* mlx5_flow_age.c */
1299
1300 int mlx5_aso_queue_init(struct mlx5_dev_ctx_shared *sh);
1301 int mlx5_aso_queue_start(struct mlx5_dev_ctx_shared *sh);
1302 int mlx5_aso_queue_stop(struct mlx5_dev_ctx_shared *sh);
1303 void mlx5_aso_queue_uninit(struct mlx5_dev_ctx_shared *sh);
1304
1305 #endif /* RTE_PMD_MLX5_H_ */