drivers/net/mlx5/mlx5.h

   1 /* SPDX-License-Identifier: BSD-3-Clause
   2  * Copyright 2015 6WIND S.A.
   3  * Copyright 2015 Mellanox Technologies, Ltd
   4  */
   5
   6 #ifndef RTE_PMD_MLX5_H_
   7 #define RTE_PMD_MLX5_H_
   8
   9 #include <stddef.h>
  10 #include <stdbool.h>
  11 #include <stdint.h>
  12 #include <limits.h>
  13 #include <netinet/in.h>
  14 #include <sys/queue.h>
  15
  16 #include <rte_pci.h>
  17 #include <rte_ether.h>
  18 #include <rte_ethdev_driver.h>
  19 #include <rte_rwlock.h>
  20 #include <rte_interrupts.h>
  21 #include <rte_errno.h>
  22 #include <rte_flow.h>
  23
  24 #include <mlx5_glue.h>
  25 #include <mlx5_devx_cmds.h>
  26 #include <mlx5_prm.h>
  27 #include <mlx5_common_mp.h>
  28 #include <mlx5_common_mr.h>
  29
  30 #include "mlx5_defs.h"
  31 #include "mlx5_utils.h"
  32 #include "mlx5_os.h"
  33 #include "mlx5_autoconf.h"
  34
  35 enum mlx5_ipool_index {
  36 #ifdef HAVE_IBV_FLOW_DV_SUPPORT
  37         MLX5_IPOOL_DECAP_ENCAP = 0, /* Pool for encap/decap resource. */
  38         MLX5_IPOOL_PUSH_VLAN, /* Pool for push vlan resource. */
  39         MLX5_IPOOL_TAG, /* Pool for tag resource. */
  40         MLX5_IPOOL_PORT_ID, /* Pool for port id resource. */
  41         MLX5_IPOOL_JUMP, /* Pool for jump resource. */
  42         MLX5_IPOOL_SAMPLE, /* Pool for sample resource. */
  43         MLX5_IPOOL_DEST_ARRAY, /* Pool for destination array resource. */
  44 #endif
  45         MLX5_IPOOL_MTR, /* Pool for meter resource. */
  46         MLX5_IPOOL_MCP, /* Pool for metadata resource. */
  47         MLX5_IPOOL_HRXQ, /* Pool for hrxq resource. */
  48         MLX5_IPOOL_MLX5_FLOW, /* Pool for mlx5 flow handle. */
  49         MLX5_IPOOL_RTE_FLOW, /* Pool for rte_flow. */
  50         MLX5_IPOOL_RSS_EXPANTION_FLOW_ID, /* Pool for Queue/RSS flow ID. */
  51         MLX5_IPOOL_TUNNEL_ID, /* Pool for flow tunnel ID. */
  52         MLX5_IPOOL_TNL_TBL_ID, /* Pool for tunnel table ID. */
  53         MLX5_IPOOL_MAX,
  54 };
  55
  56 /*
  57  * There are three reclaim memory mode supported.
  58  * 0(none) means no memory reclaim.
  59  * 1(light) means only PMD level reclaim.
  60  * 2(aggressive) means both PMD and rdma-core level reclaim.
  61  */
  62 enum mlx5_reclaim_mem_mode {
  63         MLX5_RCM_NONE, /* Don't reclaim memory. */
  64         MLX5_RCM_LIGHT, /* Reclaim PMD level. */
  65         MLX5_RCM_AGGR, /* Reclaim PMD and rdma-core level. */
  66 };
  67
  68 /* Device attributes used in mlx5 PMD */
  69 struct mlx5_dev_attr {
  70         uint64_t        device_cap_flags_ex;
  71         int             max_qp_wr;
  72         int             max_sge;
  73         int             max_cq;
  74         int             max_qp;
  75         uint32_t        raw_packet_caps;
  76         uint32_t        max_rwq_indirection_table_size;
  77         uint32_t        max_tso;
  78         uint32_t        tso_supported_qpts;
  79         uint64_t        flags;
  80         uint64_t        comp_mask;
  81         uint32_t        sw_parsing_offloads;
  82         uint32_t        min_single_stride_log_num_of_bytes;
  83         uint32_t        max_single_stride_log_num_of_bytes;
  84         uint32_t        min_single_wqe_log_num_of_strides;
  85         uint32_t        max_single_wqe_log_num_of_strides;
  86         uint32_t        stride_supported_qpts;
  87         uint32_t        tunnel_offloads_caps;
  88         char            fw_ver[64];
  89 };
  90
  91 /** Data associated with devices to spawn. */
  92 struct mlx5_dev_spawn_data {
  93         uint32_t ifindex; /**< Network interface index. */
  94         uint32_t max_port; /**< Device maximal port index. */
  95         uint32_t phys_port; /**< Device physical port index. */
  96         int pf_bond; /**< bonding device PF index. < 0 - no bonding */
  97         struct mlx5_switch_info info; /**< Switch information. */
  98         void *phys_dev; /**< Associated physical device. */
  99         struct rte_eth_dev *eth_dev; /**< Associated Ethernet device. */
 100         struct rte_pci_device *pci_dev; /**< Backend PCI device. */
 101 };
 102
 103 /** Key string for IPC. */
 104 #define MLX5_MP_NAME "net_mlx5_mp"
 105
 106
 107 LIST_HEAD(mlx5_dev_list, mlx5_dev_ctx_shared);
 108
 109 /* Shared data between primary and secondary processes. */
 110 struct mlx5_shared_data {
 111         rte_spinlock_t lock;
 112         /* Global spinlock for primary and secondary processes. */
 113         int init_done; /* Whether primary has done initialization. */
 114         unsigned int secondary_cnt; /* Number of secondary processes init'd. */
 115         struct mlx5_dev_list mem_event_cb_list;
 116         rte_rwlock_t mem_event_rwlock;
 117 };
 118
 119 /* Per-process data structure, not visible to other processes. */
 120 struct mlx5_local_data {
 121         int init_done; /* Whether a secondary has done initialization. */
 122 };
 123
 124 extern struct mlx5_shared_data *mlx5_shared_data;
 125
 126 /* Dev ops structs */
 127 extern const struct eth_dev_ops mlx5_os_dev_ops;
 128 extern const struct eth_dev_ops mlx5_os_dev_sec_ops;
 129 extern const struct eth_dev_ops mlx5_os_dev_ops_isolate;
 130
 131 struct mlx5_counter_ctrl {
 132         /* Name of the counter. */
 133         char dpdk_name[RTE_ETH_XSTATS_NAME_SIZE];
 134         /* Name of the counter on the device table. */
 135         char ctr_name[RTE_ETH_XSTATS_NAME_SIZE];
 136         uint32_t dev:1; /**< Nonzero for dev counters. */
 137 };
 138
 139 struct mlx5_xstats_ctrl {
 140         /* Number of device stats. */
 141         uint16_t stats_n;
 142         /* Number of device stats identified by PMD. */
 143         uint16_t  mlx5_stats_n;
 144         /* Index in the device counters table. */
 145         uint16_t dev_table_idx[MLX5_MAX_XSTATS];
 146         uint64_t base[MLX5_MAX_XSTATS];
 147         uint64_t xstats[MLX5_MAX_XSTATS];
 148         uint64_t hw_stats[MLX5_MAX_XSTATS];
 149         struct mlx5_counter_ctrl info[MLX5_MAX_XSTATS];
 150 };
 151
 152 struct mlx5_stats_ctrl {
 153         /* Base for imissed counter. */
 154         uint64_t imissed_base;
 155         uint64_t imissed;
 156 };
 157
 158 /* Default PMD specific parameter value. */
 159 #define MLX5_ARG_UNSET (-1)
 160
 161 #define MLX5_LRO_SUPPORTED(dev) \
 162         (((struct mlx5_priv *)((dev)->data->dev_private))->config.lro.supported)
 163
 164 /* Maximal size of coalesced segment for LRO is set in chunks of 256 Bytes. */
 165 #define MLX5_LRO_SEG_CHUNK_SIZE 256u
 166
 167 /* Maximal size of aggregated LRO packet. */
 168 #define MLX5_MAX_LRO_SIZE (UINT8_MAX * MLX5_LRO_SEG_CHUNK_SIZE)
 169
 170 /* Maximal number of segments to split. */
 171 #define MLX5_MAX_RXQ_NSEG (1u << MLX5_MAX_LOG_RQ_SEGS)
 172
 173 /* LRO configurations structure. */
 174 struct mlx5_lro_config {
 175         uint32_t supported:1; /* Whether LRO is supported. */
 176         uint32_t timeout; /* User configuration. */
 177 };
 178
 179 /*
 180  * Device configuration structure.
 181  *
 182  * Merged configuration from:
 183  *
 184  *  - Device capabilities,
 185  *  - User device parameters disabled features.
 186  */
 187 struct mlx5_dev_config {
 188         unsigned int hw_csum:1; /* Checksum offload is supported. */
 189         unsigned int hw_vlan_strip:1; /* VLAN stripping is supported. */
 190         unsigned int hw_vlan_insert:1; /* VLAN insertion in WQE is supported. */
 191         unsigned int hw_fcs_strip:1; /* FCS stripping is supported. */
 192         unsigned int hw_padding:1; /* End alignment padding is supported. */
 193         unsigned int vf:1; /* This is a VF. */
 194         unsigned int tunnel_en:1;
 195         /* Whether tunnel stateless offloads are supported. */
 196         unsigned int mpls_en:1; /* MPLS over GRE/UDP is enabled. */
 197         unsigned int cqe_comp:1; /* CQE compression is enabled. */
 198         unsigned int cqe_pad:1; /* CQE padding is enabled. */
 199         unsigned int tso:1; /* Whether TSO is supported. */
 200         unsigned int rx_vec_en:1; /* Rx vector is enabled. */
 201         unsigned int mr_ext_memseg_en:1;
 202         /* Whether memseg should be extended for MR creation. */
 203         unsigned int l3_vxlan_en:1; /* Enable L3 VXLAN flow creation. */
 204         unsigned int vf_nl_en:1; /* Enable Netlink requests in VF mode. */
 205         unsigned int dv_esw_en:1; /* Enable E-Switch DV flow. */
 206         unsigned int dv_flow_en:1; /* Enable DV flow. */
 207         unsigned int dv_xmeta_en:2; /* Enable extensive flow metadata. */
 208         unsigned int lacp_by_user:1;
 209         /* Enable user to manage LACP traffic. */
 210         unsigned int swp:1; /* Tx generic tunnel checksum and TSO offload. */
 211         unsigned int devx:1; /* Whether devx interface is available or not. */
 212         unsigned int dest_tir:1; /* Whether advanced DR API is available. */
 213         unsigned int reclaim_mode:2; /* Memory reclaim mode. */
 214         unsigned int rt_timestamp:1; /* realtime timestamp format. */
 215         unsigned int sys_mem_en:1; /* The default memory allocator. */
 216         unsigned int decap_en:1; /* Whether decap will be used or not. */
 217         unsigned int dv_miss_info:1; /* restore packet after partial hw miss */
 218         struct {
 219                 unsigned int enabled:1; /* Whether MPRQ is enabled. */
 220                 unsigned int stride_num_n; /* Number of strides. */
 221                 unsigned int stride_size_n; /* Size of a stride. */
 222                 unsigned int min_stride_size_n; /* Min size of a stride. */
 223                 unsigned int max_stride_size_n; /* Max size of a stride. */
 224                 unsigned int max_memcpy_len;
 225                 /* Maximum packet size to memcpy Rx packets. */
 226                 unsigned int min_rxqs_num;
 227                 /* Rx queue count threshold to enable MPRQ. */
 228         } mprq; /* Configurations for Multi-Packet RQ. */
 229         int mps; /* Multi-packet send supported mode. */
 230         int dbnc; /* Skip doorbell register write barrier. */
 231         unsigned int flow_prio; /* Number of flow priorities. */
 232         enum modify_reg flow_mreg_c[MLX5_MREG_C_NUM];
 233         /* Availibility of mreg_c's. */
 234         unsigned int tso_max_payload_sz; /* Maximum TCP payload for TSO. */
 235         unsigned int ind_table_max_size; /* Maximum indirection table size. */
 236         unsigned int max_dump_files_num; /* Maximum dump files per queue. */
 237         unsigned int log_hp_size; /* Single hairpin queue data size in total. */
 238         int txqs_inline; /* Queue number threshold for inlining. */
 239         int txq_inline_min; /* Minimal amount of data bytes to inline. */
 240         int txq_inline_max; /* Max packet size for inlining with SEND. */
 241         int txq_inline_mpw; /* Max packet size for inlining with eMPW. */
 242         int tx_pp; /* Timestamp scheduling granularity in nanoseconds. */
 243         int tx_skew; /* Tx scheduling skew between WQE and data on wire. */
 244         struct mlx5_hca_attr hca_attr; /* HCA attributes. */
 245         struct mlx5_lro_config lro; /* LRO configuration. */
 246 };
 247
 248
 249 /**
 250  * Type of object being allocated.
 251  */
 252 enum mlx5_verbs_alloc_type {
 253         MLX5_VERBS_ALLOC_TYPE_NONE,
 254         MLX5_VERBS_ALLOC_TYPE_TX_QUEUE,
 255         MLX5_VERBS_ALLOC_TYPE_RX_QUEUE,
 256 };
 257
 258 /* Structure for VF VLAN workaround. */
 259 struct mlx5_vf_vlan {
 260         uint32_t tag:12;
 261         uint32_t created:1;
 262 };
 263
 264 /**
 265  * Verbs allocator needs a context to know in the callback which kind of
 266  * resources it is allocating.
 267  */
 268 struct mlx5_verbs_alloc_ctx {
 269         enum mlx5_verbs_alloc_type type; /* Kind of object being allocated. */
 270         const void *obj; /* Pointer to the DPDK object. */
 271 };
 272
 273 /* Flow drop context necessary due to Verbs API. */
 274 struct mlx5_drop {
 275         struct mlx5_hrxq *hrxq; /* Hash Rx queue queue. */
 276         struct mlx5_rxq_obj *rxq; /* Rx queue object. */
 277 };
 278
 279 #define MLX5_COUNTERS_PER_POOL 512
 280 #define MLX5_MAX_PENDING_QUERIES 4
 281 #define MLX5_CNT_CONTAINER_RESIZE 64
 282 #define MLX5_CNT_SHARED_OFFSET 0x80000000
 283 #define IS_SHARED_CNT(cnt) (!!((cnt) & MLX5_CNT_SHARED_OFFSET))
 284 #define IS_BATCH_CNT(cnt) (((cnt) & (MLX5_CNT_SHARED_OFFSET - 1)) >= \
 285                            MLX5_CNT_BATCH_OFFSET)
 286 #define MLX5_CNT_SIZE (sizeof(struct mlx5_flow_counter))
 287 #define MLX5_AGE_SIZE (sizeof(struct mlx5_age_param))
 288
 289 #define MLX5_CNT_LEN(pool) \
 290         (MLX5_CNT_SIZE + \
 291         ((pool)->is_aged ? MLX5_AGE_SIZE : 0))
 292 #define MLX5_POOL_GET_CNT(pool, index) \
 293         ((struct mlx5_flow_counter *) \
 294         ((uint8_t *)((pool) + 1) + (index) * (MLX5_CNT_LEN(pool))))
 295 #define MLX5_CNT_ARRAY_IDX(pool, cnt) \
 296         ((int)(((uint8_t *)(cnt) - (uint8_t *)((pool) + 1)) / \
 297         MLX5_CNT_LEN(pool)))
 298 /*
 299  * The pool index and offset of counter in the pool array makes up the
 300  * counter index. In case the counter is from pool 0 and offset 0, it
 301  * should plus 1 to avoid index 0, since 0 means invalid counter index
 302  * currently.
 303  */
 304 #define MLX5_MAKE_CNT_IDX(pi, offset) \
 305         ((pi) * MLX5_COUNTERS_PER_POOL + (offset) + 1)
 306 #define MLX5_CNT_TO_AGE(cnt) \
 307         ((struct mlx5_age_param *)((cnt) + 1))
 308 /*
 309  * The maximum single counter is 0x800000 as MLX5_CNT_BATCH_OFFSET
 310  * defines. The pool size is 512, pool index should never reach
 311  * INT16_MAX.
 312  */
 313 #define POOL_IDX_INVALID UINT16_MAX
 314
 315 /* Age status. */
 316 enum {
 317         AGE_FREE, /* Initialized state. */
 318         AGE_CANDIDATE, /* Counter assigned to flows. */
 319         AGE_TMOUT, /* Timeout, wait for rte_flow_get_aged_flows and destroy. */
 320 };
 321
 322 enum mlx5_counter_type {
 323         MLX5_COUNTER_TYPE_ORIGIN,
 324         MLX5_COUNTER_TYPE_AGE,
 325         MLX5_COUNTER_TYPE_MAX,
 326 };
 327
 328 /* Counter age parameter. */
 329 struct mlx5_age_param {
 330         uint16_t state; /**< Age state (atomically accessed). */
 331         uint16_t port_id; /**< Port id of the counter. */
 332         uint32_t timeout:24; /**< Aging timeout in seconds. */
 333         uint32_t sec_since_last_hit;
 334         /**< Time in seconds since last hit (atomically accessed). */
 335         void *context; /**< Flow counter age context. */
 336 };
 337
 338 struct flow_counter_stats {
 339         uint64_t hits;
 340         uint64_t bytes;
 341 };
 342
 343 /* Shared counters information for counters. */
 344 struct mlx5_flow_counter_shared {
 345         uint32_t id; /**< User counter ID. */
 346 };
 347
 348 /* Shared counter configuration. */
 349 struct mlx5_shared_counter_conf {
 350         struct rte_eth_dev *dev; /* The device shared counter belongs to. */
 351         uint32_t id; /* The shared counter ID. */
 352 };
 353
 354 struct mlx5_flow_counter_pool;
 355 /* Generic counters information. */
 356 struct mlx5_flow_counter {
 357         union {
 358                 /*
 359                  * User-defined counter shared info is only used during
 360                  * counter active time. And aging counter sharing is not
 361                  * supported, so active shared counter will not be chained
 362                  * to the aging list. For shared counter, only when it is
 363                  * released, the TAILQ entry memory will be used, at that
 364                  * time, shared memory is not used anymore.
 365                  *
 366                  * Similarly to none-batch counter dcs, since it doesn't
 367                  * support aging, while counter is allocated, the entry
 368                  * memory is not used anymore. In this case, as bytes
 369                  * memory is used only when counter is allocated, and
 370                  * entry memory is used only when counter is free. The
 371                  * dcs pointer can be saved to these two different place
 372                  * at different stage. It will eliminate the individual
 373                  * counter extend struct.
 374                  */
 375                 TAILQ_ENTRY(mlx5_flow_counter) next;
 376                 /**< Pointer to the next flow counter structure. */
 377                 struct {
 378                         struct mlx5_flow_counter_shared shared_info;
 379                         /**< Shared counter information. */
 380                         void *dcs_when_active;
 381                         /*
 382                          * For non-batch mode, the dcs will be saved
 383                          * here when the counter is free.
 384                          */
 385                 };
 386         };
 387         union {
 388                 uint64_t hits; /**< Reset value of hits packets. */
 389                 struct mlx5_flow_counter_pool *pool; /**< Counter pool. */
 390         };
 391         union {
 392                 uint64_t bytes; /**< Reset value of bytes. */
 393                 void *dcs_when_free;
 394                 /*
 395                  * For non-batch mode, the dcs will be saved here
 396                  * when the counter is free.
 397                  */
 398         };
 399         void *action; /**< Pointer to the dv action. */
 400 };
 401
 402 TAILQ_HEAD(mlx5_counters, mlx5_flow_counter);
 403
 404 /* Generic counter pool structure - query is in pool resolution. */
 405 struct mlx5_flow_counter_pool {
 406         TAILQ_ENTRY(mlx5_flow_counter_pool) next;
 407         struct mlx5_counters counters[2]; /* Free counter list. */
 408         struct mlx5_devx_obj *min_dcs;
 409         /* The devx object of the minimum counter ID. */
 410         uint64_t time_of_last_age_check;
 411         /* System time (from rte_rdtsc()) read in the last aging check. */
 412         uint32_t index:30; /* Pool index in container. */
 413         uint32_t is_aged:1; /* Pool with aging counter. */
 414         volatile uint32_t query_gen:1; /* Query round. */
 415         rte_spinlock_t sl; /* The pool lock. */
 416         rte_spinlock_t csl; /* The pool counter free list lock. */
 417         struct mlx5_counter_stats_raw *raw;
 418         struct mlx5_counter_stats_raw *raw_hw;
 419         /* The raw on HW working. */
 420 };
 421
 422 /* Memory management structure for group of counter statistics raws. */
 423 struct mlx5_counter_stats_mem_mng {
 424         LIST_ENTRY(mlx5_counter_stats_mem_mng) next;
 425         struct mlx5_counter_stats_raw *raws;
 426         struct mlx5_devx_obj *dm;
 427         void *umem;
 428 };
 429
 430 /* Raw memory structure for the counter statistics values of a pool. */
 431 struct mlx5_counter_stats_raw {
 432         LIST_ENTRY(mlx5_counter_stats_raw) next;
 433         struct mlx5_counter_stats_mem_mng *mem_mng;
 434         volatile struct flow_counter_stats *data;
 435 };
 436
 437 TAILQ_HEAD(mlx5_counter_pools, mlx5_flow_counter_pool);
 438
 439 /* Counter global management structure. */
 440 struct mlx5_flow_counter_mng {
 441         volatile uint16_t n_valid; /* Number of valid pools. */
 442         uint16_t n; /* Number of pools. */
 443         uint16_t last_pool_idx; /* Last used pool index */
 444         int min_id; /* The minimum counter ID in the pools. */
 445         int max_id; /* The maximum counter ID in the pools. */
 446         rte_spinlock_t pool_update_sl; /* The pool update lock. */
 447         rte_spinlock_t csl[MLX5_COUNTER_TYPE_MAX];
 448         /* The counter free list lock. */
 449         struct mlx5_counters counters[MLX5_COUNTER_TYPE_MAX];
 450         /* Free counter list. */
 451         struct mlx5_flow_counter_pool **pools; /* Counter pool array. */
 452         struct mlx5_counter_stats_mem_mng *mem_mng;
 453         /* Hold the memory management for the next allocated pools raws. */
 454         struct mlx5_counters flow_counters; /* Legacy flow counter list. */
 455         uint8_t pending_queries;
 456         uint16_t pool_index;
 457         uint8_t query_thread_on;
 458         bool relaxed_ordering;
 459         bool counter_fallback; /* Use counter fallback management. */
 460         LIST_HEAD(mem_mngs, mlx5_counter_stats_mem_mng) mem_mngs;
 461         LIST_HEAD(stat_raws, mlx5_counter_stats_raw) free_stat_raws;
 462 };
 463
 464 #define MLX5_AGE_EVENT_NEW              1
 465 #define MLX5_AGE_TRIGGER                2
 466 #define MLX5_AGE_SET(age_info, BIT) \
 467         ((age_info)->flags |= (1 << (BIT)))
 468 #define MLX5_AGE_GET(age_info, BIT) \
 469         ((age_info)->flags & (1 << (BIT)))
 470 #define GET_PORT_AGE_INFO(priv) \
 471         (&((priv)->sh->port[(priv)->dev_port - 1].age_info))
 472 /* Current time in seconds. */
 473 #define MLX5_CURR_TIME_SEC      (rte_rdtsc() / rte_get_tsc_hz())
 474
 475 /* Aging information for per port. */
 476 struct mlx5_age_info {
 477         uint8_t flags; /* Indicate if is new event or need to be triggered. */
 478         struct mlx5_counters aged_counters; /* Aged flow counter list. */
 479         rte_spinlock_t aged_sl; /* Aged flow counter list lock. */
 480 };
 481
 482 /* Per port data of shared IB device. */
 483 struct mlx5_dev_shared_port {
 484         uint32_t ih_port_id;
 485         uint32_t devx_ih_port_id;
 486         /*
 487          * Interrupt handler port_id. Used by shared interrupt
 488          * handler to find the corresponding rte_eth device
 489          * by IB port index. If value is equal or greater
 490          * RTE_MAX_ETHPORTS it means there is no subhandler
 491          * installed for specified IB port index.
 492          */
 493         struct mlx5_age_info age_info;
 494         /* Aging information for per port. */
 495 };
 496
 497 /* Table key of the hash organization. */
 498 union mlx5_flow_tbl_key {
 499         struct {
 500                 /* Table ID should be at the lowest address. */
 501                 uint32_t table_id;      /**< ID of the table. */
 502                 uint16_t dummy;         /**< Dummy table for DV API. */
 503                 uint8_t domain;         /**< 1 - FDB, 0 - NIC TX/RX. */
 504                 uint8_t direction;      /**< 1 - egress, 0 - ingress. */
 505         };
 506         uint64_t v64;                   /**< full 64bits value of key */
 507 };
 508
 509 /* Table structure. */
 510 struct mlx5_flow_tbl_resource {
 511         void *obj; /**< Pointer to DR table object. */
 512         uint32_t refcnt; /**< Reference counter. */
 513 };
 514
 515 #define MLX5_MAX_TABLES UINT16_MAX
 516 #define MLX5_HAIRPIN_TX_TABLE (UINT16_MAX - 1)
 517 /* Reserve the last two tables for metadata register copy. */
 518 #define MLX5_FLOW_MREG_ACT_TABLE_GROUP (MLX5_MAX_TABLES - 1)
 519 #define MLX5_FLOW_MREG_CP_TABLE_GROUP (MLX5_MAX_TABLES - 2)
 520 /* Tables for metering splits should be added here. */
 521 #define MLX5_MAX_TABLES_EXTERNAL (MLX5_MAX_TABLES - 3)
 522 #define MLX5_FLOW_TABLE_LEVEL_METER (MLX5_MAX_TABLES - 4)
 523 #define MLX5_FLOW_TABLE_LEVEL_SUFFIX (MLX5_MAX_TABLES - 3)
 524 #define MLX5_MAX_TABLES_FDB UINT16_MAX
 525 #define MLX5_FLOW_TABLE_FACTOR 10
 526
 527 /* ID generation structure. */
 528 struct mlx5_flow_id_pool {
 529         uint32_t *free_arr; /**< Pointer to the a array of free values. */
 530         uint32_t base_index;
 531         /**< The next index that can be used without any free elements. */
 532         uint32_t *curr; /**< Pointer to the index to pop. */
 533         uint32_t *last; /**< Pointer to the last element in the empty arrray. */
 534         uint32_t max_id; /**< Maximum id can be allocated from the pool. */
 535 };
 536
 537 /* Tx pacing queue structure - for Clock and Rearm queues. */
 538 struct mlx5_txpp_wq {
 539         /* Completion Queue related data.*/
 540         struct mlx5_devx_obj *cq;
 541         void *cq_umem;
 542         union {
 543                 volatile void *cq_buf;
 544                 volatile struct mlx5_cqe *cqes;
 545         };
 546         volatile uint32_t *cq_dbrec;
 547         uint32_t cq_ci:24;
 548         uint32_t arm_sn:2;
 549         /* Send Queue related data.*/
 550         struct mlx5_devx_obj *sq;
 551         void *sq_umem;
 552         union {
 553                 volatile void *sq_buf;
 554                 volatile struct mlx5_wqe *wqes;
 555         };
 556         uint16_t sq_size; /* Number of WQEs in the queue. */
 557         uint16_t sq_ci; /* Next WQE to execute. */
 558         volatile uint32_t *sq_dbrec;
 559 };
 560
 561 /* Tx packet pacing internal timestamp. */
 562 struct mlx5_txpp_ts {
 563         rte_atomic64_t ci_ts;
 564         rte_atomic64_t ts;
 565 };
 566
 567 /* Tx packet pacing structure. */
 568 struct mlx5_dev_txpp {
 569         pthread_mutex_t mutex; /* Pacing create/destroy mutex. */
 570         uint32_t refcnt; /* Pacing reference counter. */
 571         uint32_t freq; /* Timestamp frequency, Hz. */
 572         uint32_t tick; /* Completion tick duration in nanoseconds. */
 573         uint32_t test; /* Packet pacing test mode. */
 574         int32_t skew; /* Scheduling skew. */
 575         struct rte_intr_handle intr_handle; /* Periodic interrupt. */
 576         void *echan; /* Event Channel. */
 577         struct mlx5_txpp_wq clock_queue; /* Clock Queue. */
 578         struct mlx5_txpp_wq rearm_queue; /* Clock Queue. */
 579         void *pp; /* Packet pacing context. */
 580         uint16_t pp_id; /* Packet pacing context index. */
 581         uint16_t ts_n; /* Number of captured timestamps. */
 582         uint16_t ts_p; /* Pointer to statisticks timestamp. */
 583         struct mlx5_txpp_ts *tsa; /* Timestamps sliding window stats. */
 584         struct mlx5_txpp_ts ts; /* Cached completion id/timestamp. */
 585         uint32_t sync_lost:1; /* ci/timestamp synchronization lost. */
 586         /* Statistics counters. */
 587         rte_atomic32_t err_miss_int; /* Missed service interrupt. */
 588         rte_atomic32_t err_rearm_queue; /* Rearm Queue errors. */
 589         rte_atomic32_t err_clock_queue; /* Clock Queue errors. */
 590         rte_atomic32_t err_ts_past; /* Timestamp in the past. */
 591         rte_atomic32_t err_ts_future; /* Timestamp in the distant future. */
 592 };
 593
 594 /* Supported flex parser profile ID. */
 595 enum mlx5_flex_parser_profile_id {
 596         MLX5_FLEX_PARSER_ECPRI_0 = 0,
 597         MLX5_FLEX_PARSER_MAX = 8,
 598 };
 599
 600 /* Sample ID information of flex parser structure. */
 601 struct mlx5_flex_parser_profiles {
 602         uint32_t num;           /* Actual number of samples. */
 603         uint32_t ids[8];        /* Sample IDs for this profile. */
 604         uint8_t offset[8];      /* Bytes offset of each parser. */
 605         void *obj;              /* Flex parser node object. */
 606 };
 607
 608 /*
 609  * Shared Infiniband device context for Master/Representors
 610  * which belong to same IB device with multiple IB ports.
 611  **/
 612 struct mlx5_dev_ctx_shared {
 613         LIST_ENTRY(mlx5_dev_ctx_shared) next;
 614         uint32_t refcnt;
 615         uint32_t devx:1; /* Opened with DV. */
 616         uint32_t eqn; /* Event Queue number. */
 617         uint32_t max_port; /* Maximal IB device port index. */
 618         void *ctx; /* Verbs/DV/DevX context. */
 619         void *pd; /* Protection Domain. */
 620         uint32_t pdn; /* Protection Domain number. */
 621         uint32_t tdn; /* Transport Domain number. */
 622         char ibdev_name[DEV_SYSFS_NAME_MAX]; /* SYSFS dev name. */
 623         char ibdev_path[DEV_SYSFS_PATH_MAX]; /* SYSFS dev path for secondary */
 624         struct mlx5_dev_attr device_attr; /* Device properties. */
 625         int numa_node; /* Numa node of backing physical device. */
 626         LIST_ENTRY(mlx5_dev_ctx_shared) mem_event_cb;
 627         /**< Called by memory event callback. */
 628         struct mlx5_mr_share_cache share_cache;
 629         /* Packet pacing related structure. */
 630         struct mlx5_dev_txpp txpp;
 631         /* Shared DV/DR flow data section. */
 632         pthread_mutex_t dv_mutex; /* DV context mutex. */
 633         uint32_t dv_meta_mask; /* flow META metadata supported mask. */
 634         uint32_t dv_mark_mask; /* flow MARK metadata supported mask. */
 635         uint32_t dv_regc0_mask; /* available bits of metatada reg_c[0]. */
 636         void *fdb_domain; /* FDB Direct Rules name space handle. */
 637         void *rx_domain; /* RX Direct Rules name space handle. */
 638         void *tx_domain; /* TX Direct Rules name space handle. */
 639 #ifndef RTE_ARCH_64
 640         rte_spinlock_t uar_lock_cq; /* CQs share a common distinct UAR */
 641         rte_spinlock_t uar_lock[MLX5_UAR_PAGE_NUM_MAX];
 642         /* UAR same-page access control required in 32bit implementations. */
 643 #endif
 644         struct mlx5_hlist *flow_tbls;
 645         struct mlx5_flow_tunnel_hub *tunnel_hub;
 646         /* Direct Rules tables for FDB, NIC TX+RX */
 647         void *esw_drop_action; /* Pointer to DR E-Switch drop action. */
 648         void *pop_vlan_action; /* Pointer to DR pop VLAN action. */
 649         struct mlx5_hlist *encaps_decaps; /* Encap/decap action hash list. */
 650         struct mlx5_hlist *modify_cmds;
 651         struct mlx5_hlist *tag_table;
 652         uint32_t port_id_action_list; /* List of port ID actions. */
 653         uint32_t push_vlan_action_list; /* List of push VLAN actions. */
 654         uint32_t sample_action_list; /* List of sample actions. */
 655         uint32_t dest_array_list; /* List of destination array actions. */
 656         struct mlx5_flow_counter_mng cmng; /* Counters management structure. */
 657         void *default_miss_action; /* Default miss action. */
 658         struct mlx5_indexed_pool *ipool[MLX5_IPOOL_MAX];
 659         /* Memory Pool for mlx5 flow resources. */
 660         struct mlx5_l3t_tbl *cnt_id_tbl; /* Shared counter lookup table. */
 661         /* Shared interrupt handler section. */
 662         struct rte_intr_handle intr_handle; /* Interrupt handler for device. */
 663         struct rte_intr_handle intr_handle_devx; /* DEVX interrupt handler. */
 664         void *devx_comp; /* DEVX async comp obj. */
 665         struct mlx5_devx_obj *tis; /* TIS object. */
 666         struct mlx5_devx_obj *td; /* Transport domain. */
 667         void *tx_uar; /* Tx/packet pacing shared UAR. */
 668         struct mlx5_flex_parser_profiles fp[MLX5_FLEX_PARSER_MAX];
 669         /* Flex parser profiles information. */
 670         void *devx_rx_uar; /* DevX UAR for Rx. */
 671         struct mlx5_dev_shared_port port[]; /* per device port data array. */
 672 };
 673
 674 /* Per-process private structure. */
 675 struct mlx5_proc_priv {
 676         size_t uar_table_sz;
 677         /* Size of UAR register table. */
 678         void *uar_table[];
 679         /* Table of UAR registers for each process. */
 680 };
 681
 682 /* MTR profile list. */
 683 TAILQ_HEAD(mlx5_mtr_profiles, mlx5_flow_meter_profile);
 684 /* MTR list. */
 685 TAILQ_HEAD(mlx5_flow_meters, mlx5_flow_meter);
 686
 687 #define MLX5_PROC_PRIV(port_id) \
 688         ((struct mlx5_proc_priv *)rte_eth_devices[port_id].process_private)
 689
 690 /* Verbs/DevX Rx queue elements. */
 691 struct mlx5_rxq_obj {
 692         LIST_ENTRY(mlx5_rxq_obj) next; /* Pointer to the next element. */
 693         struct mlx5_rxq_ctrl *rxq_ctrl; /* Back pointer to parent. */
 694         int fd; /* File descriptor for event channel */
 695         RTE_STD_C11
 696         union {
 697                 struct {
 698                         void *wq; /* Work Queue. */
 699                         void *ibv_cq; /* Completion Queue. */
 700                         void *ibv_channel;
 701                 };
 702                 struct {
 703                         struct mlx5_devx_obj *rq; /* DevX Rx Queue object. */
 704                         struct mlx5_devx_obj *devx_cq; /* DevX CQ object. */
 705                         void *devx_channel;
 706                 };
 707         };
 708 };
 709
 710 /* Indirection table. */
 711 struct mlx5_ind_table_obj {
 712         LIST_ENTRY(mlx5_ind_table_obj) next; /* Pointer to the next element. */
 713         uint32_t refcnt; /* Reference counter. */
 714         RTE_STD_C11
 715         union {
 716                 void *ind_table; /**< Indirection table. */
 717                 struct mlx5_devx_obj *rqt; /* DevX RQT object. */
 718         };
 719         uint32_t queues_n; /**< Number of queues in the list. */
 720         uint16_t queues[]; /**< Queue list. */
 721 };
 722
 723 /* Hash Rx queue. */
 724 __extension__
 725 struct mlx5_hrxq {
 726         ILIST_ENTRY(uint32_t)next; /* Index to the next element. */
 727         uint32_t refcnt; /* Reference counter. */
 728         uint32_t shared:1; /* This object used in shared action. */
 729         struct mlx5_ind_table_obj *ind_table; /* Indirection table. */
 730         RTE_STD_C11
 731         union {
 732                 void *qp; /* Verbs queue pair. */
 733                 struct mlx5_devx_obj *tir; /* DevX TIR object. */
 734         };
 735 #ifdef HAVE_IBV_FLOW_DV_SUPPORT
 736         void *action; /* DV QP action pointer. */
 737 #endif
 738         uint64_t hash_fields; /* Verbs Hash fields. */
 739         uint32_t rss_key_len; /* Hash key length in bytes. */
 740         uint8_t rss_key[]; /* Hash key. */
 741 };
 742
 743 /* Verbs/DevX Tx queue elements. */
 744 struct mlx5_txq_obj {
 745         LIST_ENTRY(mlx5_txq_obj) next; /* Pointer to the next element. */
 746         struct mlx5_txq_ctrl *txq_ctrl; /* Pointer to the control queue. */
 747         RTE_STD_C11
 748         union {
 749                 struct {
 750                         void *cq; /* Completion Queue. */
 751                         void *qp; /* Queue Pair. */
 752                 };
 753                 struct {
 754                         struct mlx5_devx_obj *sq;
 755                         /* DevX object for Sx queue. */
 756                         struct mlx5_devx_obj *tis; /* The TIS object. */
 757                 };
 758                 struct {
 759                         struct rte_eth_dev *dev;
 760                         struct mlx5_devx_obj *cq_devx;
 761                         void *cq_umem;
 762                         void *cq_buf;
 763                         int64_t cq_dbrec_offset;
 764                         struct mlx5_devx_dbr_page *cq_dbrec_page;
 765                         struct mlx5_devx_obj *sq_devx;
 766                         void *sq_umem;
 767                         void *sq_buf;
 768                         int64_t sq_dbrec_offset;
 769                         struct mlx5_devx_dbr_page *sq_dbrec_page;
 770                 };
 771         };
 772 };
 773
 774 enum mlx5_rxq_modify_type {
 775         MLX5_RXQ_MOD_ERR2RST, /* modify state from error to reset. */
 776         MLX5_RXQ_MOD_RST2RDY, /* modify state from reset to ready. */
 777         MLX5_RXQ_MOD_RDY2ERR, /* modify state from ready to error. */
 778         MLX5_RXQ_MOD_RDY2RST, /* modify state from ready to reset. */
 779 };
 780
 781 enum mlx5_txq_modify_type {
 782         MLX5_TXQ_MOD_RST2RDY, /* modify state from reset to ready. */
 783         MLX5_TXQ_MOD_RDY2RST, /* modify state from ready to reset. */
 784         MLX5_TXQ_MOD_ERR2RDY, /* modify state from error to ready. */
 785 };
 786
 787 /* HW objects operations structure. */
 788 struct mlx5_obj_ops {
 789         int (*rxq_obj_modify_vlan_strip)(struct mlx5_rxq_obj *rxq_obj, int on);
 790         int (*rxq_obj_new)(struct rte_eth_dev *dev, uint16_t idx);
 791         int (*rxq_event_get)(struct mlx5_rxq_obj *rxq_obj);
 792         int (*rxq_obj_modify)(struct mlx5_rxq_obj *rxq_obj, uint8_t type);
 793         void (*rxq_obj_release)(struct mlx5_rxq_obj *rxq_obj);
 794         int (*ind_table_new)(struct rte_eth_dev *dev, const unsigned int log_n,
 795                              struct mlx5_ind_table_obj *ind_tbl);
 796         void (*ind_table_destroy)(struct mlx5_ind_table_obj *ind_tbl);
 797         int (*hrxq_new)(struct rte_eth_dev *dev, struct mlx5_hrxq *hrxq,
 798                         int tunnel __rte_unused);
 799         int (*hrxq_modify)(struct rte_eth_dev *dev, struct mlx5_hrxq *hrxq,
 800                            const uint8_t *rss_key,
 801                            uint64_t hash_fields,
 802                            const struct mlx5_ind_table_obj *ind_tbl);
 803         void (*hrxq_destroy)(struct mlx5_hrxq *hrxq);
 804         int (*drop_action_create)(struct rte_eth_dev *dev);
 805         void (*drop_action_destroy)(struct rte_eth_dev *dev);
 806         int (*txq_obj_new)(struct rte_eth_dev *dev, uint16_t idx);
 807         int (*txq_obj_modify)(struct mlx5_txq_obj *obj,
 808                               enum mlx5_txq_modify_type type, uint8_t dev_port);
 809         void (*txq_obj_release)(struct mlx5_txq_obj *txq_obj);
 810 };
 811
 812 struct mlx5_priv {
 813         struct rte_eth_dev_data *dev_data;  /* Pointer to device data. */
 814         struct mlx5_dev_ctx_shared *sh; /* Shared device context. */
 815         uint32_t dev_port; /* Device port number. */
 816         struct rte_pci_device *pci_dev; /* Backend PCI device. */
 817         struct rte_ether_addr mac[MLX5_MAX_MAC_ADDRESSES]; /* MAC addresses. */
 818         BITFIELD_DECLARE(mac_own, uint64_t, MLX5_MAX_MAC_ADDRESSES);
 819         /* Bit-field of MAC addresses owned by the PMD. */
 820         uint16_t vlan_filter[MLX5_MAX_VLAN_IDS]; /* VLAN filters table. */
 821         unsigned int vlan_filter_n; /* Number of configured VLAN filters. */
 822         /* Device properties. */
 823         uint16_t mtu; /* Configured MTU. */
 824         unsigned int isolated:1; /* Whether isolated mode is enabled. */
 825         unsigned int representor:1; /* Device is a port representor. */
 826         unsigned int master:1; /* Device is a E-Switch master. */
 827         unsigned int txpp_en:1; /* Tx packet pacing enabled. */
 828         unsigned int mtr_en:1; /* Whether support meter. */
 829         unsigned int mtr_reg_share:1; /* Whether support meter REG_C share. */
 830         unsigned int sampler_en:1; /* Whether support sampler. */
 831         uint16_t domain_id; /* Switch domain identifier. */
 832         uint16_t vport_id; /* Associated VF vport index (if any). */
 833         uint32_t vport_meta_tag; /* Used for vport index match ove VF LAG. */
 834         uint32_t vport_meta_mask; /* Used for vport index field match mask. */
 835         int32_t representor_id; /* Port representor identifier. */
 836         int32_t pf_bond; /* >=0 means PF index in bonding configuration. */
 837         unsigned int if_index; /* Associated kernel network device index. */
 838         uint32_t bond_ifindex; /**< Bond interface index. */
 839         char bond_name[IF_NAMESIZE]; /**< Bond interface name. */
 840         /* RX/TX queues. */
 841         unsigned int rxqs_n; /* RX queues array size. */
 842         unsigned int txqs_n; /* TX queues array size. */
 843         struct mlx5_rxq_data *(*rxqs)[]; /* RX queues. */
 844         struct mlx5_txq_data *(*txqs)[]; /* TX queues. */
 845         struct rte_mempool *mprq_mp; /* Mempool for Multi-Packet RQ. */
 846         struct rte_eth_rss_conf rss_conf; /* RSS configuration. */
 847         unsigned int (*reta_idx)[]; /* RETA index table. */
 848         unsigned int reta_idx_n; /* RETA index size. */
 849         struct mlx5_drop drop_queue; /* Flow drop queues. */
 850         uint32_t flows; /* RTE Flow rules. */
 851         uint32_t ctrl_flows; /* Control flow rules. */
 852         rte_spinlock_t flow_list_lock;
 853         struct mlx5_obj_ops obj_ops; /* HW objects operations. */
 854         LIST_HEAD(rxq, mlx5_rxq_ctrl) rxqsctrl; /* DPDK Rx queues. */
 855         LIST_HEAD(rxqobj, mlx5_rxq_obj) rxqsobj; /* Verbs/DevX Rx queues. */
 856         uint32_t hrxqs; /* Verbs Hash Rx queues. */
 857         LIST_HEAD(txq, mlx5_txq_ctrl) txqsctrl; /* DPDK Tx queues. */
 858         LIST_HEAD(txqobj, mlx5_txq_obj) txqsobj; /* Verbs/DevX Tx queues. */
 859         /* Indirection tables. */
 860         LIST_HEAD(ind_tables, mlx5_ind_table_obj) ind_tbls;
 861         /* Pointer to next element. */
 862         uint32_t refcnt; /**< Reference counter. */
 863         /**< Verbs modify header action object. */
 864         uint8_t ft_type; /**< Flow table type, Rx or Tx. */
 865         uint8_t max_lro_msg_size;
 866         /* Tags resources cache. */
 867         uint32_t link_speed_capa; /* Link speed capabilities. */
 868         struct mlx5_xstats_ctrl xstats_ctrl; /* Extended stats control. */
 869         struct mlx5_stats_ctrl stats_ctrl; /* Stats control. */
 870         struct mlx5_dev_config config; /* Device configuration. */
 871         struct mlx5_verbs_alloc_ctx verbs_alloc_ctx;
 872         /* Context for Verbs allocator. */
 873         int nl_socket_rdma; /* Netlink socket (NETLINK_RDMA). */
 874         int nl_socket_route; /* Netlink socket (NETLINK_ROUTE). */
 875         struct mlx5_dbr_page_list dbrpgs; /* Door-bell pages. */
 876         struct mlx5_nl_vlan_vmwa_context *vmwa_context; /* VLAN WA context. */
 877         struct mlx5_hlist *mreg_cp_tbl;
 878         /* Hash table of Rx metadata register copy table. */
 879         uint8_t mtr_sfx_reg; /* Meter prefix-suffix flow match REG_C. */
 880         uint8_t mtr_color_reg; /* Meter color match REG_C. */
 881         struct mlx5_mtr_profiles flow_meter_profiles; /* MTR profile list. */
 882         struct mlx5_flow_meters flow_meters; /* MTR list. */
 883         uint8_t skip_default_rss_reta; /* Skip configuration of default reta. */
 884         uint8_t fdb_def_rule; /* Whether fdb jump to table 1 is configured. */
 885         struct mlx5_mp_id mp_id; /* ID of a multi-process process */
 886         LIST_HEAD(fdir, mlx5_fdir_flow) fdir_flows; /* fdir flows. */
 887         LIST_HEAD(shared_action, rte_flow_shared_action) shared_actions;
 888         /* shared actions */
 889 };
 890
 891 #define PORT_ID(priv) ((priv)->dev_data->port_id)
 892 #define ETH_DEV(priv) (&rte_eth_devices[PORT_ID(priv)])
 893
 894 struct rte_hairpin_peer_info {
 895         uint32_t qp_id;
 896         uint32_t vhca_id;
 897         uint16_t peer_q;
 898         uint16_t tx_explicit;
 899         uint16_t manual_bind;
 900 };
 901
 902 /* mlx5.c */
 903
 904 int mlx5_getenv_int(const char *);
 905 int mlx5_proc_priv_init(struct rte_eth_dev *dev);
 906 int mlx5_udp_tunnel_port_add(struct rte_eth_dev *dev,
 907                               struct rte_eth_udp_tunnel *udp_tunnel);
 908 uint16_t mlx5_eth_find_next(uint16_t port_id, struct rte_pci_device *pci_dev);
 909 int mlx5_dev_close(struct rte_eth_dev *dev);
 910
 911 /* Macro to iterate over all valid ports for mlx5 driver. */
 912 #define MLX5_ETH_FOREACH_DEV(port_id, pci_dev) \
 913         for (port_id = mlx5_eth_find_next(0, pci_dev); \
 914              port_id < RTE_MAX_ETHPORTS; \
 915              port_id = mlx5_eth_find_next(port_id + 1, pci_dev))
 916 int mlx5_args(struct mlx5_dev_config *config, struct rte_devargs *devargs);
 917 struct mlx5_dev_ctx_shared *
 918 mlx5_alloc_shared_dev_ctx(const struct mlx5_dev_spawn_data *spawn,
 919                            const struct mlx5_dev_config *config);
 920 void mlx5_free_shared_dev_ctx(struct mlx5_dev_ctx_shared *sh);
 921 void mlx5_free_table_hash_list(struct mlx5_priv *priv);
 922 int mlx5_alloc_table_hash_list(struct mlx5_priv *priv);
 923 void mlx5_set_min_inline(struct mlx5_dev_spawn_data *spawn,
 924                          struct mlx5_dev_config *config);
 925 void mlx5_set_metadata_mask(struct rte_eth_dev *dev);
 926 int mlx5_dev_check_sibling_config(struct mlx5_priv *priv,
 927                                   struct mlx5_dev_config *config);
 928 int mlx5_dev_configure(struct rte_eth_dev *dev);
 929 int mlx5_dev_infos_get(struct rte_eth_dev *dev, struct rte_eth_dev_info *info);
 930 int mlx5_fw_version_get(struct rte_eth_dev *dev, char *fw_ver, size_t fw_size);
 931 int mlx5_dev_set_mtu(struct rte_eth_dev *dev, uint16_t mtu);
 932 int mlx5_hairpin_cap_get(struct rte_eth_dev *dev,
 933                          struct rte_eth_hairpin_cap *cap);
 934 bool mlx5_flex_parser_ecpri_exist(struct rte_eth_dev *dev);
 935 int mlx5_flex_parser_ecpri_alloc(struct rte_eth_dev *dev);
 936
 937 /* mlx5_ethdev.c */
 938
 939 int mlx5_dev_configure(struct rte_eth_dev *dev);
 940 int mlx5_fw_version_get(struct rte_eth_dev *dev, char *fw_ver,
 941                         size_t fw_size);
 942 int mlx5_dev_infos_get(struct rte_eth_dev *dev,
 943                        struct rte_eth_dev_info *info);
 944 const uint32_t *mlx5_dev_supported_ptypes_get(struct rte_eth_dev *dev);
 945 int mlx5_dev_set_mtu(struct rte_eth_dev *dev, uint16_t mtu);
 946 int mlx5_hairpin_cap_get(struct rte_eth_dev *dev,
 947                          struct rte_eth_hairpin_cap *cap);
 948 eth_rx_burst_t mlx5_select_rx_function(struct rte_eth_dev *dev);
 949 struct mlx5_priv *mlx5_port_to_eswitch_info(uint16_t port, bool valid);
 950 struct mlx5_priv *mlx5_dev_to_eswitch_info(struct rte_eth_dev *dev);
 951 int mlx5_dev_configure_rss_reta(struct rte_eth_dev *dev);
 952
 953 /* mlx5_ethdev_os.c */
 954
 955 unsigned int mlx5_ifindex(const struct rte_eth_dev *dev);
 956 int mlx5_get_mac(struct rte_eth_dev *dev, uint8_t (*mac)[RTE_ETHER_ADDR_LEN]);
 957 int mlx5_get_mtu(struct rte_eth_dev *dev, uint16_t *mtu);
 958 int mlx5_set_mtu(struct rte_eth_dev *dev, uint16_t mtu);
 959 int mlx5_read_clock(struct rte_eth_dev *dev, uint64_t *clock);
 960 int mlx5_link_update(struct rte_eth_dev *dev, int wait_to_complete);
 961 int mlx5_dev_get_flow_ctrl(struct rte_eth_dev *dev,
 962                            struct rte_eth_fc_conf *fc_conf);
 963 int mlx5_dev_set_flow_ctrl(struct rte_eth_dev *dev,
 964                            struct rte_eth_fc_conf *fc_conf);
 965 void mlx5_dev_interrupt_handler(void *arg);
 966 void mlx5_dev_interrupt_handler_devx(void *arg);
 967 int mlx5_set_link_down(struct rte_eth_dev *dev);
 968 int mlx5_set_link_up(struct rte_eth_dev *dev);
 969 int mlx5_is_removed(struct rte_eth_dev *dev);
 970 int mlx5_sysfs_switch_info(unsigned int ifindex,
 971                            struct mlx5_switch_info *info);
 972 void mlx5_translate_port_name(const char *port_name_in,
 973                               struct mlx5_switch_info *port_info_out);
 974 void mlx5_intr_callback_unregister(const struct rte_intr_handle *handle,
 975                                    rte_intr_callback_fn cb_fn, void *cb_arg);
 976 int mlx5_sysfs_bond_info(unsigned int pf_ifindex, unsigned int *ifindex,
 977                          char *ifname);
 978 int mlx5_get_module_info(struct rte_eth_dev *dev,
 979                          struct rte_eth_dev_module_info *modinfo);
 980 int mlx5_get_module_eeprom(struct rte_eth_dev *dev,
 981                            struct rte_dev_eeprom_info *info);
 982 int mlx5_os_read_dev_stat(struct mlx5_priv *priv,
 983                           const char *ctr_name, uint64_t *stat);
 984 int mlx5_os_read_dev_counters(struct rte_eth_dev *dev, uint64_t *stats);
 985 int mlx5_os_get_stats_n(struct rte_eth_dev *dev);
 986 void mlx5_os_stats_init(struct rte_eth_dev *dev);
 987
 988 /* mlx5_mac.c */
 989
 990 void mlx5_mac_addr_remove(struct rte_eth_dev *dev, uint32_t index);
 991 int mlx5_mac_addr_add(struct rte_eth_dev *dev, struct rte_ether_addr *mac,
 992                       uint32_t index, uint32_t vmdq);
 993 int mlx5_mac_addr_set(struct rte_eth_dev *dev, struct rte_ether_addr *mac_addr);
 994 int mlx5_set_mc_addr_list(struct rte_eth_dev *dev,
 995                         struct rte_ether_addr *mc_addr_set,
 996                         uint32_t nb_mc_addr);
 997
 998 /* mlx5_rss.c */
 999
1000 int mlx5_rss_hash_update(struct rte_eth_dev *dev,
1001                          struct rte_eth_rss_conf *rss_conf);
1002 int mlx5_rss_hash_conf_get(struct rte_eth_dev *dev,
1003                            struct rte_eth_rss_conf *rss_conf);
1004 int mlx5_rss_reta_index_resize(struct rte_eth_dev *dev, unsigned int reta_size);
1005 int mlx5_dev_rss_reta_query(struct rte_eth_dev *dev,
1006                             struct rte_eth_rss_reta_entry64 *reta_conf,
1007                             uint16_t reta_size);
1008 int mlx5_dev_rss_reta_update(struct rte_eth_dev *dev,
1009                              struct rte_eth_rss_reta_entry64 *reta_conf,
1010                              uint16_t reta_size);
1011
1012 /* mlx5_rxmode.c */
1013
1014 int mlx5_promiscuous_enable(struct rte_eth_dev *dev);
1015 int mlx5_promiscuous_disable(struct rte_eth_dev *dev);
1016 int mlx5_allmulticast_enable(struct rte_eth_dev *dev);
1017 int mlx5_allmulticast_disable(struct rte_eth_dev *dev);
1018
1019 /* mlx5_stats.c */
1020
1021 int mlx5_stats_get(struct rte_eth_dev *dev, struct rte_eth_stats *stats);
1022 int mlx5_stats_reset(struct rte_eth_dev *dev);
1023 int mlx5_xstats_get(struct rte_eth_dev *dev, struct rte_eth_xstat *stats,
1024                     unsigned int n);
1025 int mlx5_xstats_reset(struct rte_eth_dev *dev);
1026 int mlx5_xstats_get_names(struct rte_eth_dev *dev __rte_unused,
1027                           struct rte_eth_xstat_name *xstats_names,
1028                           unsigned int n);
1029
1030 /* mlx5_vlan.c */
1031
1032 int mlx5_vlan_filter_set(struct rte_eth_dev *dev, uint16_t vlan_id, int on);
1033 void mlx5_vlan_strip_queue_set(struct rte_eth_dev *dev, uint16_t queue, int on);
1034 int mlx5_vlan_offload_set(struct rte_eth_dev *dev, int mask);
1035
1036 /* mlx5_vlan_os.c */
1037
1038 void mlx5_vlan_vmwa_exit(void *ctx);
1039 void mlx5_vlan_vmwa_release(struct rte_eth_dev *dev,
1040                             struct mlx5_vf_vlan *vf_vlan);
1041 void mlx5_vlan_vmwa_acquire(struct rte_eth_dev *dev,
1042                             struct mlx5_vf_vlan *vf_vlan);
1043 void *mlx5_vlan_vmwa_init(struct rte_eth_dev *dev, uint32_t ifindex);
1044
1045 /* mlx5_trigger.c */
1046
1047 int mlx5_dev_start(struct rte_eth_dev *dev);
1048 int mlx5_dev_stop(struct rte_eth_dev *dev);
1049 int mlx5_traffic_enable(struct rte_eth_dev *dev);
1050 void mlx5_traffic_disable(struct rte_eth_dev *dev);
1051 int mlx5_traffic_restart(struct rte_eth_dev *dev);
1052 int mlx5_hairpin_queue_peer_update(struct rte_eth_dev *dev, uint16_t peer_queue,
1053                                    struct rte_hairpin_peer_info *current_info,
1054                                    struct rte_hairpin_peer_info *peer_info,
1055                                    uint32_t direction);
1056 int mlx5_hairpin_queue_peer_bind(struct rte_eth_dev *dev, uint16_t cur_queue,
1057                                  struct rte_hairpin_peer_info *peer_info,
1058                                  uint32_t direction);
1059 int mlx5_hairpin_queue_peer_unbind(struct rte_eth_dev *dev, uint16_t cur_queue,
1060                                    uint32_t direction);
1061 int mlx5_hairpin_bind(struct rte_eth_dev *dev, uint16_t rx_port);
1062 int mlx5_hairpin_unbind(struct rte_eth_dev *dev, uint16_t rx_port);
1063 int mlx5_hairpin_get_peer_ports(struct rte_eth_dev *dev, uint16_t *peer_ports,
1064                                 size_t len, uint32_t direction);
1065
1066 /* mlx5_flow.c */
1067
1068 int mlx5_flow_discover_mreg_c(struct rte_eth_dev *eth_dev);
1069 bool mlx5_flow_ext_mreg_supported(struct rte_eth_dev *dev);
1070 void mlx5_flow_print(struct rte_flow *flow);
1071 int mlx5_flow_validate(struct rte_eth_dev *dev,
1072                        const struct rte_flow_attr *attr,
1073                        const struct rte_flow_item items[],
1074                        const struct rte_flow_action actions[],
1075                        struct rte_flow_error *error);
1076 struct rte_flow *mlx5_flow_create(struct rte_eth_dev *dev,
1077                                   const struct rte_flow_attr *attr,
1078                                   const struct rte_flow_item items[],
1079                                   const struct rte_flow_action actions[],
1080                                   struct rte_flow_error *error);
1081 int mlx5_flow_destroy(struct rte_eth_dev *dev, struct rte_flow *flow,
1082                       struct rte_flow_error *error);
1083 void mlx5_flow_list_flush(struct rte_eth_dev *dev, uint32_t *list, bool active);
1084 int mlx5_flow_flush(struct rte_eth_dev *dev, struct rte_flow_error *error);
1085 int mlx5_flow_query(struct rte_eth_dev *dev, struct rte_flow *flow,
1086                     const struct rte_flow_action *action, void *data,
1087                     struct rte_flow_error *error);
1088 int mlx5_flow_isolate(struct rte_eth_dev *dev, int enable,
1089                       struct rte_flow_error *error);
1090 int mlx5_dev_filter_ctrl(struct rte_eth_dev *dev,
1091                          enum rte_filter_type filter_type,
1092                          enum rte_filter_op filter_op,
1093                          void *arg);
1094 int mlx5_flow_start_default(struct rte_eth_dev *dev);
1095 void mlx5_flow_stop_default(struct rte_eth_dev *dev);
1096 int mlx5_flow_verify(struct rte_eth_dev *dev);
1097 int mlx5_ctrl_flow_source_queue(struct rte_eth_dev *dev, uint32_t queue);
1098 int mlx5_ctrl_flow_vlan(struct rte_eth_dev *dev,
1099                         struct rte_flow_item_eth *eth_spec,
1100                         struct rte_flow_item_eth *eth_mask,
1101                         struct rte_flow_item_vlan *vlan_spec,
1102                         struct rte_flow_item_vlan *vlan_mask);
1103 int mlx5_ctrl_flow(struct rte_eth_dev *dev,
1104                    struct rte_flow_item_eth *eth_spec,
1105                    struct rte_flow_item_eth *eth_mask);
1106 int mlx5_flow_lacp_miss(struct rte_eth_dev *dev);
1107 struct rte_flow *mlx5_flow_create_esw_table_zero_flow(struct rte_eth_dev *dev);
1108 int mlx5_flow_create_drop_queue(struct rte_eth_dev *dev);
1109 void mlx5_flow_delete_drop_queue(struct rte_eth_dev *dev);
1110 void mlx5_flow_async_pool_query_handle(struct mlx5_dev_ctx_shared *sh,
1111                                        uint64_t async_id, int status);
1112 void mlx5_set_query_alarm(struct mlx5_dev_ctx_shared *sh);
1113 void mlx5_flow_query_alarm(void *arg);
1114 uint32_t mlx5_counter_alloc(struct rte_eth_dev *dev);
1115 void mlx5_counter_free(struct rte_eth_dev *dev, uint32_t cnt);
1116 int mlx5_counter_query(struct rte_eth_dev *dev, uint32_t cnt,
1117                        bool clear, uint64_t *pkts, uint64_t *bytes);
1118 int mlx5_flow_dev_dump(struct rte_eth_dev *dev, FILE *file,
1119                        struct rte_flow_error *error);
1120 void mlx5_flow_rxq_dynf_metadata_set(struct rte_eth_dev *dev);
1121 int mlx5_flow_get_aged_flows(struct rte_eth_dev *dev, void **contexts,
1122                         uint32_t nb_contexts, struct rte_flow_error *error);
1123
1124 /* mlx5_mp_os.c */
1125
1126 int mlx5_mp_os_primary_handle(const struct rte_mp_msg *mp_msg,
1127                               const void *peer);
1128 int mlx5_mp_os_secondary_handle(const struct rte_mp_msg *mp_msg,
1129                                 const void *peer);
1130 void mlx5_mp_os_req_start_rxtx(struct rte_eth_dev *dev);
1131 void mlx5_mp_os_req_stop_rxtx(struct rte_eth_dev *dev);
1132 int mlx5_mp_os_req_queue_control(struct rte_eth_dev *dev, uint16_t queue_id,
1133                                  enum mlx5_mp_req_type req_type);
1134
1135 /* mlx5_socket.c */
1136
1137 int mlx5_pmd_socket_init(void);
1138
1139 /* mlx5_flow_meter.c */
1140
1141 int mlx5_flow_meter_ops_get(struct rte_eth_dev *dev, void *arg);
1142 struct mlx5_flow_meter *mlx5_flow_meter_find(struct mlx5_priv *priv,
1143                                              uint32_t meter_id);
1144 struct mlx5_flow_meter *mlx5_flow_meter_attach
1145                                         (struct mlx5_priv *priv,
1146                                          uint32_t meter_id,
1147                                          const struct rte_flow_attr *attr,
1148                                          struct rte_flow_error *error);
1149 void mlx5_flow_meter_detach(struct mlx5_flow_meter *fm);
1150
1151 /* mlx5_os.c */
1152 struct rte_pci_driver;
1153 int mlx5_os_get_dev_attr(void *ctx, struct mlx5_dev_attr *dev_attr);
1154 void mlx5_os_free_shared_dr(struct mlx5_priv *priv);
1155 int mlx5_os_open_device(const struct mlx5_dev_spawn_data *spawn,
1156                          const struct mlx5_dev_config *config,
1157                          struct mlx5_dev_ctx_shared *sh);
1158 int mlx5_os_get_pdn(void *pd, uint32_t *pdn);
1159 int mlx5_os_pci_probe(struct rte_pci_driver *pci_drv __rte_unused,
1160                        struct rte_pci_device *pci_dev);
1161 void mlx5_os_dev_shared_handler_install(struct mlx5_dev_ctx_shared *sh);
1162 void mlx5_os_dev_shared_handler_uninstall(struct mlx5_dev_ctx_shared *sh);
1163 void mlx5_os_set_reg_mr_cb(mlx5_reg_mr_t *reg_mr_cb,
1164                            mlx5_dereg_mr_t *dereg_mr_cb);
1165 void mlx5_os_mac_addr_remove(struct rte_eth_dev *dev, uint32_t index);
1166 int mlx5_os_mac_addr_add(struct rte_eth_dev *dev, struct rte_ether_addr *mac,
1167                          uint32_t index);
1168 int mlx5_os_vf_mac_addr_modify(struct mlx5_priv *priv, unsigned int iface_idx,
1169                                struct rte_ether_addr *mac_addr,
1170                                int vf_index);
1171 int mlx5_os_set_promisc(struct rte_eth_dev *dev, int enable);
1172 int mlx5_os_set_allmulti(struct rte_eth_dev *dev, int enable);
1173 int mlx5_os_set_nonblock_channel_fd(int fd);
1174 void mlx5_os_mac_addr_flush(struct rte_eth_dev *dev);
1175
1176 /* mlx5_txpp.c */
1177
1178 int mlx5_txpp_start(struct rte_eth_dev *dev);
1179 void mlx5_txpp_stop(struct rte_eth_dev *dev);
1180 int mlx5_txpp_read_clock(struct rte_eth_dev *dev, uint64_t *timestamp);
1181 int mlx5_txpp_xstats_get(struct rte_eth_dev *dev,
1182                          struct rte_eth_xstat *stats,
1183                          unsigned int n, unsigned int n_used);
1184 int mlx5_txpp_xstats_reset(struct rte_eth_dev *dev);
1185 int mlx5_txpp_xstats_get_names(struct rte_eth_dev *dev,
1186                                struct rte_eth_xstat_name *xstats_names,
1187                                unsigned int n, unsigned int n_used);
1188 void mlx5_txpp_interrupt_handler(void *cb_arg);
1189
1190 /* mlx5_rxtx.c */
1191
1192 eth_tx_burst_t mlx5_select_tx_function(struct rte_eth_dev *dev);
1193
1194 #endif /* RTE_PMD_MLX5_H_ */