drivers/net/mlx5/mlx5_prm.h

   1 /* SPDX-License-Identifier: BSD-3-Clause
   2  * Copyright 2016 6WIND S.A.
   3  * Copyright 2016 Mellanox Technologies, Ltd
   4  */
   5
   6 #ifndef RTE_PMD_MLX5_PRM_H_
   7 #define RTE_PMD_MLX5_PRM_H_
   8
   9 #include <assert.h>
  10
  11 /* Verbs header. */
  12 /* ISO C doesn't support unnamed structs/unions, disabling -pedantic. */
  13 #ifdef PEDANTIC
  14 #pragma GCC diagnostic ignored "-Wpedantic"
  15 #endif
  16 #include <infiniband/mlx5dv.h>
  17 #ifdef PEDANTIC
  18 #pragma GCC diagnostic error "-Wpedantic"
  19 #endif
  20
  21 #include <rte_vect.h>
  22 #include "mlx5_autoconf.h"
  23
  24 /* RSS hash key size. */
  25 #define MLX5_RSS_HASH_KEY_LEN 40
  26
  27 /* Get CQE owner bit. */
  28 #define MLX5_CQE_OWNER(op_own) ((op_own) & MLX5_CQE_OWNER_MASK)
  29
  30 /* Get CQE format. */
  31 #define MLX5_CQE_FORMAT(op_own) (((op_own) & MLX5E_CQE_FORMAT_MASK) >> 2)
  32
  33 /* Get CQE opcode. */
  34 #define MLX5_CQE_OPCODE(op_own) (((op_own) & 0xf0) >> 4)
  35
  36 /* Get CQE solicited event. */
  37 #define MLX5_CQE_SE(op_own) (((op_own) >> 1) & 1)
  38
  39 /* Invalidate a CQE. */
  40 #define MLX5_CQE_INVALIDATE (MLX5_CQE_INVALID << 4)
  41
  42 /* WQE Segment sizes in bytes. */
  43 #define MLX5_WSEG_SIZE 16u
  44 #define MLX5_WQE_CSEG_SIZE sizeof(struct mlx5_wqe_cseg)
  45 #define MLX5_WQE_DSEG_SIZE sizeof(struct mlx5_wqe_dseg)
  46 #define MLX5_WQE_ESEG_SIZE sizeof(struct mlx5_wqe_eseg)
  47
  48 /* WQE/WQEBB size in bytes. */
  49 #define MLX5_WQE_SIZE sizeof(struct mlx5_wqe)
  50
  51 /*
  52  * Max size of a WQE session.
  53  * Absolute maximum size is 63 (MLX5_DSEG_MAX) segments,
  54  * the WQE size field in Control Segment is 6 bits wide.
  55  */
  56 #define MLX5_WQE_SIZE_MAX (60 * MLX5_WSEG_SIZE)
  57
  58 /*
  59  * Default minimum number of Tx queues for inlining packets.
  60  * If there are less queues as specified we assume we have
  61  * no enough CPU resources (cycles) to perform inlining,
  62  * the PCIe throughput is not supposed as bottleneck and
  63  * inlining is disabled.
  64  */
  65 #define MLX5_INLINE_MAX_TXQS 8u
  66 #define MLX5_INLINE_MAX_TXQS_BLUEFIELD 16u
  67
  68 /*
  69  * Default packet length threshold to be inlined with
  70  * enhanced MPW. If packet length exceeds the threshold
  71  * the data are not inlined. Should be aligned in WQEBB
  72  * boundary with accounting the title Control and Ethernet
  73  * segments.
  74  */
  75 #define MLX5_EMPW_DEF_INLINE_LEN (3U * MLX5_WQE_SIZE + \
  76                                   MLX5_DSEG_MIN_INLINE_SIZE - \
  77                                   MLX5_WQE_DSEG_SIZE)
  78 /*
  79  * Maximal inline data length sent with enhanced MPW.
  80  * Is based on maximal WQE size.
  81  */
  82 #define MLX5_EMPW_MAX_INLINE_LEN (MLX5_WQE_SIZE_MAX - \
  83                                   MLX5_WQE_CSEG_SIZE - \
  84                                   MLX5_WQE_ESEG_SIZE - \
  85                                   MLX5_WQE_DSEG_SIZE + \
  86                                   MLX5_DSEG_MIN_INLINE_SIZE)
  87 /*
  88  * Minimal amount of packets to be sent with EMPW.
  89  * This limits the minimal required size of sent EMPW.
  90  * If there are no enough resources to built minimal
  91  * EMPW the sending loop exits.
  92  */
  93 #define MLX5_EMPW_MIN_PACKETS (2 + 3 * 4)
  94 #define MLX5_EMPW_MAX_PACKETS ((MLX5_WQE_SIZE_MAX - \
  95                                 MLX5_WQE_CSEG_SIZE - \
  96                                 MLX5_WQE_ESEG_SIZE) / \
  97                                 MLX5_WSEG_SIZE)
  98 /*
  99  * Default packet length threshold to be inlined with
 100  * ordinary SEND. Inlining saves the MR key search
 101  * and extra PCIe data fetch transaction, but eats the
 102  * CPU cycles.
 103  */
 104 #define MLX5_SEND_DEF_INLINE_LEN (5U * MLX5_WQE_SIZE + \
 105                                   MLX5_ESEG_MIN_INLINE_SIZE - \
 106                                   MLX5_WQE_CSEG_SIZE - \
 107                                   MLX5_WQE_ESEG_SIZE - \
 108                                   MLX5_WQE_DSEG_SIZE)
 109 /*
 110  * Maximal inline data length sent with ordinary SEND.
 111  * Is based on maximal WQE size.
 112  */
 113 #define MLX5_SEND_MAX_INLINE_LEN (MLX5_WQE_SIZE_MAX - \
 114                                   MLX5_WQE_CSEG_SIZE - \
 115                                   MLX5_WQE_ESEG_SIZE - \
 116                                   MLX5_WQE_DSEG_SIZE + \
 117                                   MLX5_ESEG_MIN_INLINE_SIZE)
 118
 119 /* Missed in mlv5dv.h, should define here. */
 120 #define MLX5_OPCODE_ENHANCED_MPSW 0x29u
 121
 122 /* CQE value to inform that VLAN is stripped. */
 123 #define MLX5_CQE_VLAN_STRIPPED (1u << 0)
 124
 125 /* IPv4 options. */
 126 #define MLX5_CQE_RX_IP_EXT_OPTS_PACKET (1u << 1)
 127
 128 /* IPv6 packet. */
 129 #define MLX5_CQE_RX_IPV6_PACKET (1u << 2)
 130
 131 /* IPv4 packet. */
 132 #define MLX5_CQE_RX_IPV4_PACKET (1u << 3)
 133
 134 /* TCP packet. */
 135 #define MLX5_CQE_RX_TCP_PACKET (1u << 4)
 136
 137 /* UDP packet. */
 138 #define MLX5_CQE_RX_UDP_PACKET (1u << 5)
 139
 140 /* IP is fragmented. */
 141 #define MLX5_CQE_RX_IP_FRAG_PACKET (1u << 7)
 142
 143 /* L2 header is valid. */
 144 #define MLX5_CQE_RX_L2_HDR_VALID (1u << 8)
 145
 146 /* L3 header is valid. */
 147 #define MLX5_CQE_RX_L3_HDR_VALID (1u << 9)
 148
 149 /* L4 header is valid. */
 150 #define MLX5_CQE_RX_L4_HDR_VALID (1u << 10)
 151
 152 /* Outer packet, 0 IPv4, 1 IPv6. */
 153 #define MLX5_CQE_RX_OUTER_PACKET (1u << 1)
 154
 155 /* Tunnel packet bit in the CQE. */
 156 #define MLX5_CQE_RX_TUNNEL_PACKET (1u << 0)
 157
 158 /* Mask for LRO push flag in the CQE lro_tcppsh_abort_dupack field. */
 159 #define MLX5_CQE_LRO_PUSH_MASK 0x40
 160
 161 /* Mask for L4 type in the CQE hdr_type_etc field. */
 162 #define MLX5_CQE_L4_TYPE_MASK 0x70
 163
 164 /* The bit index of L4 type in CQE hdr_type_etc field. */
 165 #define MLX5_CQE_L4_TYPE_SHIFT 0x4
 166
 167 /* L4 type to indicate TCP packet without acknowledgment. */
 168 #define MLX5_L4_HDR_TYPE_TCP_EMPTY_ACK 0x3
 169
 170 /* L4 type to indicate TCP packet with acknowledgment. */
 171 #define MLX5_L4_HDR_TYPE_TCP_WITH_ACL 0x4
 172
 173 /* Inner L3 checksum offload (Tunneled packets only). */
 174 #define MLX5_ETH_WQE_L3_INNER_CSUM (1u << 4)
 175
 176 /* Inner L4 checksum offload (Tunneled packets only). */
 177 #define MLX5_ETH_WQE_L4_INNER_CSUM (1u << 5)
 178
 179 /* Outer L4 type is TCP. */
 180 #define MLX5_ETH_WQE_L4_OUTER_TCP  (0u << 5)
 181
 182 /* Outer L4 type is UDP. */
 183 #define MLX5_ETH_WQE_L4_OUTER_UDP  (1u << 5)
 184
 185 /* Outer L3 type is IPV4. */
 186 #define MLX5_ETH_WQE_L3_OUTER_IPV4 (0u << 4)
 187
 188 /* Outer L3 type is IPV6. */
 189 #define MLX5_ETH_WQE_L3_OUTER_IPV6 (1u << 4)
 190
 191 /* Inner L4 type is TCP. */
 192 #define MLX5_ETH_WQE_L4_INNER_TCP (0u << 1)
 193
 194 /* Inner L4 type is UDP. */
 195 #define MLX5_ETH_WQE_L4_INNER_UDP (1u << 1)
 196
 197 /* Inner L3 type is IPV4. */
 198 #define MLX5_ETH_WQE_L3_INNER_IPV4 (0u << 0)
 199
 200 /* Inner L3 type is IPV6. */
 201 #define MLX5_ETH_WQE_L3_INNER_IPV6 (1u << 0)
 202
 203 /* VLAN insertion flag. */
 204 #define MLX5_ETH_WQE_VLAN_INSERT (1u << 31)
 205
 206 /* Data inline segment flag. */
 207 #define MLX5_ETH_WQE_DATA_INLINE (1u << 31)
 208
 209 /* Is flow mark valid. */
 210 #if RTE_BYTE_ORDER == RTE_LITTLE_ENDIAN
 211 #define MLX5_FLOW_MARK_IS_VALID(val) ((val) & 0xffffff00)
 212 #else
 213 #define MLX5_FLOW_MARK_IS_VALID(val) ((val) & 0xffffff)
 214 #endif
 215
 216 /* INVALID is used by packets matching no flow rules. */
 217 #define MLX5_FLOW_MARK_INVALID 0
 218
 219 /* Maximum allowed value to mark a packet. */
 220 #define MLX5_FLOW_MARK_MAX 0xfffff0
 221
 222 /* Default mark value used when none is provided. */
 223 #define MLX5_FLOW_MARK_DEFAULT 0xffffff
 224
 225 /* Maximum number of DS in WQE. Limited by 6-bit field. */
 226 #define MLX5_DSEG_MAX 63
 227
 228 /* The completion mode offset in the WQE control segment line 2. */
 229 #define MLX5_COMP_MODE_OFFSET 2
 230
 231 /* Amount of data bytes in minimal inline data segment. */
 232 #define MLX5_DSEG_MIN_INLINE_SIZE 12u
 233
 234 /* Amount of data bytes in minimal inline eth segment. */
 235 #define MLX5_ESEG_MIN_INLINE_SIZE 18u
 236
 237 /* Amount of data bytes after eth data segment. */
 238 #define MLX5_ESEG_EXTRA_DATA_SIZE 32u
 239
 240 /* Completion mode. */
 241 enum mlx5_completion_mode {
 242         MLX5_COMP_ONLY_ERR = 0x0,
 243         MLX5_COMP_ONLY_FIRST_ERR = 0x1,
 244         MLX5_COMP_ALWAYS = 0x2,
 245         MLX5_COMP_CQE_AND_EQE = 0x3,
 246 };
 247
 248 /* MPW mode. */
 249 enum mlx5_mpw_mode {
 250         MLX5_MPW_DISABLED,
 251         MLX5_MPW,
 252         MLX5_MPW_ENHANCED, /* Enhanced Multi-Packet Send WQE, a.k.a MPWv2. */
 253 };
 254
 255 /* WQE Control segment. */
 256 struct mlx5_wqe_cseg {
 257         uint32_t opcode;
 258         uint32_t sq_ds;
 259         uint32_t flags;
 260         uint32_t misc;
 261 } __rte_packed __rte_aligned(MLX5_WSEG_SIZE);
 262
 263 /* Header of data segment. Minimal size Data Segment */
 264 struct mlx5_wqe_dseg {
 265         uint32_t bcount;
 266         union {
 267                 uint8_t inline_data[MLX5_DSEG_MIN_INLINE_SIZE];
 268                 struct {
 269                         uint32_t lkey;
 270                         uint64_t pbuf;
 271                 } __rte_packed;
 272         };
 273 } __rte_packed;
 274
 275 /* Subset of struct WQE Ethernet Segment. */
 276 struct mlx5_wqe_eseg {
 277         union {
 278                 struct {
 279                         uint32_t swp_offs;
 280                         uint8_t cs_flags;
 281                         uint8_t swp_flags;
 282                         uint16_t mss;
 283                         uint32_t metadata;
 284                         uint16_t inline_hdr_sz;
 285                         union {
 286                                 uint16_t inline_data;
 287                                 uint16_t vlan_tag;
 288                         };
 289                 } __rte_packed;
 290                 struct {
 291                         uint32_t offsets;
 292                         uint32_t flags;
 293                         uint32_t flow_metadata;
 294                         uint32_t inline_hdr;
 295                 } __rte_packed;
 296         };
 297 } __rte_packed;
 298
 299 /* The title WQEBB, header of WQE. */
 300 struct mlx5_wqe {
 301         union {
 302                 struct mlx5_wqe_cseg cseg;
 303                 uint32_t ctrl[4];
 304         };
 305         struct mlx5_wqe_eseg eseg;
 306         union {
 307                 struct mlx5_wqe_dseg dseg[2];
 308                 uint8_t data[MLX5_ESEG_EXTRA_DATA_SIZE];
 309         };
 310 } __rte_packed;
 311
 312 /* WQE for Multi-Packet RQ. */
 313 struct mlx5_wqe_mprq {
 314         struct mlx5_wqe_srq_next_seg next_seg;
 315         struct mlx5_wqe_data_seg dseg;
 316 };
 317
 318 #define MLX5_MPRQ_LEN_MASK 0x000ffff
 319 #define MLX5_MPRQ_LEN_SHIFT 0
 320 #define MLX5_MPRQ_STRIDE_NUM_MASK 0x3fff0000
 321 #define MLX5_MPRQ_STRIDE_NUM_SHIFT 16
 322 #define MLX5_MPRQ_FILLER_MASK 0x80000000
 323 #define MLX5_MPRQ_FILLER_SHIFT 31
 324
 325 #define MLX5_MPRQ_STRIDE_SHIFT_BYTE 2
 326
 327 /* CQ element structure - should be equal to the cache line size */
 328 struct mlx5_cqe {
 329 #if (RTE_CACHE_LINE_SIZE == 128)
 330         uint8_t padding[64];
 331 #endif
 332         uint8_t pkt_info;
 333         uint8_t rsvd0;
 334         uint16_t wqe_id;
 335         uint8_t lro_tcppsh_abort_dupack;
 336         uint8_t lro_min_ttl;
 337         uint16_t lro_tcp_win;
 338         uint32_t lro_ack_seq_num;
 339         uint32_t rx_hash_res;
 340         uint8_t rx_hash_type;
 341         uint8_t rsvd1[3];
 342         uint16_t csum;
 343         uint8_t rsvd2[6];
 344         uint16_t hdr_type_etc;
 345         uint16_t vlan_info;
 346         uint8_t lro_num_seg;
 347         uint8_t rsvd3[11];
 348         uint32_t byte_cnt;
 349         uint64_t timestamp;
 350         uint32_t sop_drop_qpn;
 351         uint16_t wqe_counter;
 352         uint8_t rsvd4;
 353         uint8_t op_own;
 354 };
 355
 356 /* Adding direct verbs to data-path. */
 357
 358 /* CQ sequence number mask. */
 359 #define MLX5_CQ_SQN_MASK 0x3
 360
 361 /* CQ sequence number index. */
 362 #define MLX5_CQ_SQN_OFFSET 28
 363
 364 /* CQ doorbell index mask. */
 365 #define MLX5_CI_MASK 0xffffff
 366
 367 /* CQ doorbell offset. */
 368 #define MLX5_CQ_ARM_DB 1
 369
 370 /* CQ doorbell offset*/
 371 #define MLX5_CQ_DOORBELL 0x20
 372
 373 /* CQE format value. */
 374 #define MLX5_COMPRESSED 0x3
 375
 376 /* Write a specific data value to a field. */
 377 #define MLX5_MODIFICATION_TYPE_SET 1
 378
 379 /* Add a specific data value to a field. */
 380 #define MLX5_MODIFICATION_TYPE_ADD 2
 381
 382 /* The field of packet to be modified. */
 383 enum mlx5_modification_field {
 384         MLX5_MODI_OUT_SMAC_47_16 = 1,
 385         MLX5_MODI_OUT_SMAC_15_0,
 386         MLX5_MODI_OUT_ETHERTYPE,
 387         MLX5_MODI_OUT_DMAC_47_16,
 388         MLX5_MODI_OUT_DMAC_15_0,
 389         MLX5_MODI_OUT_IP_DSCP,
 390         MLX5_MODI_OUT_TCP_FLAGS,
 391         MLX5_MODI_OUT_TCP_SPORT,
 392         MLX5_MODI_OUT_TCP_DPORT,
 393         MLX5_MODI_OUT_IPV4_TTL,
 394         MLX5_MODI_OUT_UDP_SPORT,
 395         MLX5_MODI_OUT_UDP_DPORT,
 396         MLX5_MODI_OUT_SIPV6_127_96,
 397         MLX5_MODI_OUT_SIPV6_95_64,
 398         MLX5_MODI_OUT_SIPV6_63_32,
 399         MLX5_MODI_OUT_SIPV6_31_0,
 400         MLX5_MODI_OUT_DIPV6_127_96,
 401         MLX5_MODI_OUT_DIPV6_95_64,
 402         MLX5_MODI_OUT_DIPV6_63_32,
 403         MLX5_MODI_OUT_DIPV6_31_0,
 404         MLX5_MODI_OUT_SIPV4,
 405         MLX5_MODI_OUT_DIPV4,
 406         MLX5_MODI_IN_SMAC_47_16 = 0x31,
 407         MLX5_MODI_IN_SMAC_15_0,
 408         MLX5_MODI_IN_ETHERTYPE,
 409         MLX5_MODI_IN_DMAC_47_16,
 410         MLX5_MODI_IN_DMAC_15_0,
 411         MLX5_MODI_IN_IP_DSCP,
 412         MLX5_MODI_IN_TCP_FLAGS,
 413         MLX5_MODI_IN_TCP_SPORT,
 414         MLX5_MODI_IN_TCP_DPORT,
 415         MLX5_MODI_IN_IPV4_TTL,
 416         MLX5_MODI_IN_UDP_SPORT,
 417         MLX5_MODI_IN_UDP_DPORT,
 418         MLX5_MODI_IN_SIPV6_127_96,
 419         MLX5_MODI_IN_SIPV6_95_64,
 420         MLX5_MODI_IN_SIPV6_63_32,
 421         MLX5_MODI_IN_SIPV6_31_0,
 422         MLX5_MODI_IN_DIPV6_127_96,
 423         MLX5_MODI_IN_DIPV6_95_64,
 424         MLX5_MODI_IN_DIPV6_63_32,
 425         MLX5_MODI_IN_DIPV6_31_0,
 426         MLX5_MODI_IN_SIPV4,
 427         MLX5_MODI_IN_DIPV4,
 428         MLX5_MODI_OUT_IPV6_HOPLIMIT,
 429         MLX5_MODI_IN_IPV6_HOPLIMIT,
 430         MLX5_MODI_META_DATA_REG_A,
 431         MLX5_MODI_META_DATA_REG_B = 0x50,
 432         MLX5_MODI_META_REG_C_0,
 433         MLX5_MODI_META_REG_C_1,
 434         MLX5_MODI_META_REG_C_2,
 435         MLX5_MODI_META_REG_C_3,
 436         MLX5_MODI_META_REG_C_4,
 437         MLX5_MODI_META_REG_C_5,
 438         MLX5_MODI_META_REG_C_6,
 439         MLX5_MODI_META_REG_C_7,
 440         MLX5_MODI_OUT_TCP_SEQ_NUM,
 441         MLX5_MODI_IN_TCP_SEQ_NUM,
 442         MLX5_MODI_OUT_TCP_ACK_NUM,
 443         MLX5_MODI_IN_TCP_ACK_NUM = 0x5C,
 444 };
 445
 446 /* Modification sub command. */
 447 struct mlx5_modification_cmd {
 448         union {
 449                 uint32_t data0;
 450                 struct {
 451                         unsigned int length:5;
 452                         unsigned int rsvd0:3;
 453                         unsigned int offset:5;
 454                         unsigned int rsvd1:3;
 455                         unsigned int field:12;
 456                         unsigned int action_type:4;
 457                 };
 458         };
 459         union {
 460                 uint32_t data1;
 461                 uint8_t data[4];
 462         };
 463 };
 464
 465 typedef uint32_t u32;
 466 typedef uint16_t u16;
 467 typedef uint8_t u8;
 468
 469 #define __mlx5_nullp(typ) ((struct mlx5_ifc_##typ##_bits *)0)
 470 #define __mlx5_bit_sz(typ, fld) sizeof(__mlx5_nullp(typ)->fld)
 471 #define __mlx5_bit_off(typ, fld) ((unsigned int)(unsigned long) \
 472                                   (&(__mlx5_nullp(typ)->fld)))
 473 #define __mlx5_dw_bit_off(typ, fld) (32 - __mlx5_bit_sz(typ, fld) - \
 474                                     (__mlx5_bit_off(typ, fld) & 0x1f))
 475 #define __mlx5_dw_off(typ, fld) (__mlx5_bit_off(typ, fld) / 32)
 476 #define __mlx5_64_off(typ, fld) (__mlx5_bit_off(typ, fld) / 64)
 477 #define __mlx5_dw_mask(typ, fld) (__mlx5_mask(typ, fld) << \
 478                                   __mlx5_dw_bit_off(typ, fld))
 479 #define __mlx5_mask(typ, fld) ((u32)((1ull << __mlx5_bit_sz(typ, fld)) - 1))
 480 #define __mlx5_16_off(typ, fld) (__mlx5_bit_off(typ, fld) / 16)
 481 #define __mlx5_16_bit_off(typ, fld) (16 - __mlx5_bit_sz(typ, fld) - \
 482                                     (__mlx5_bit_off(typ, fld) & 0xf))
 483 #define __mlx5_mask16(typ, fld) ((u16)((1ull << __mlx5_bit_sz(typ, fld)) - 1))
 484 #define MLX5_ST_SZ_BYTES(typ) (sizeof(struct mlx5_ifc_##typ##_bits) / 8)
 485 #define MLX5_ST_SZ_DW(typ) (sizeof(struct mlx5_ifc_##typ##_bits) / 32)
 486 #define MLX5_BYTE_OFF(typ, fld) (__mlx5_bit_off(typ, fld) / 8)
 487 #define MLX5_ADDR_OF(typ, p, fld) ((char *)(p) + MLX5_BYTE_OFF(typ, fld))
 488
 489 /* insert a value to a struct */
 490 #define MLX5_SET(typ, p, fld, v) \
 491         do { \
 492                 u32 _v = v; \
 493                 *((__be32 *)(p) + __mlx5_dw_off(typ, fld)) = \
 494                 rte_cpu_to_be_32((rte_be_to_cpu_32(*((u32 *)(p) + \
 495                                   __mlx5_dw_off(typ, fld))) & \
 496                                   (~__mlx5_dw_mask(typ, fld))) | \
 497                                  (((_v) & __mlx5_mask(typ, fld)) << \
 498                                    __mlx5_dw_bit_off(typ, fld))); \
 499         } while (0)
 500
 501 #define MLX5_SET64(typ, p, fld, v) \
 502         do { \
 503                 assert(__mlx5_bit_sz(typ, fld) == 64); \
 504                 *((__be64 *)(p) + __mlx5_64_off(typ, fld)) = \
 505                         rte_cpu_to_be_64(v); \
 506         } while (0)
 507
 508 #define MLX5_GET(typ, p, fld) \
 509         ((rte_be_to_cpu_32(*((__be32 *)(p) +\
 510         __mlx5_dw_off(typ, fld))) >> __mlx5_dw_bit_off(typ, fld)) & \
 511         __mlx5_mask(typ, fld))
 512 #define MLX5_GET16(typ, p, fld) \
 513         ((rte_be_to_cpu_16(*((__be16 *)(p) + \
 514           __mlx5_16_off(typ, fld))) >> __mlx5_16_bit_off(typ, fld)) & \
 515          __mlx5_mask16(typ, fld))
 516 #define MLX5_GET64(typ, p, fld) rte_be_to_cpu_64(*((__be64 *)(p) + \
 517                                                    __mlx5_64_off(typ, fld)))
 518 #define MLX5_FLD_SZ_BYTES(typ, fld) (__mlx5_bit_sz(typ, fld) / 8)
 519
 520 struct mlx5_ifc_fte_match_set_misc_bits {
 521         u8 gre_c_present[0x1];
 522         u8 reserved_at_1[0x1];
 523         u8 gre_k_present[0x1];
 524         u8 gre_s_present[0x1];
 525         u8 source_vhci_port[0x4];
 526         u8 source_sqn[0x18];
 527         u8 reserved_at_20[0x10];
 528         u8 source_port[0x10];
 529         u8 outer_second_prio[0x3];
 530         u8 outer_second_cfi[0x1];
 531         u8 outer_second_vid[0xc];
 532         u8 inner_second_prio[0x3];
 533         u8 inner_second_cfi[0x1];
 534         u8 inner_second_vid[0xc];
 535         u8 outer_second_cvlan_tag[0x1];
 536         u8 inner_second_cvlan_tag[0x1];
 537         u8 outer_second_svlan_tag[0x1];
 538         u8 inner_second_svlan_tag[0x1];
 539         u8 reserved_at_64[0xc];
 540         u8 gre_protocol[0x10];
 541         u8 gre_key_h[0x18];
 542         u8 gre_key_l[0x8];
 543         u8 vxlan_vni[0x18];
 544         u8 reserved_at_b8[0x8];
 545         u8 reserved_at_c0[0x20];
 546         u8 reserved_at_e0[0xc];
 547         u8 outer_ipv6_flow_label[0x14];
 548         u8 reserved_at_100[0xc];
 549         u8 inner_ipv6_flow_label[0x14];
 550         u8 reserved_at_120[0xe0];
 551 };
 552
 553 struct mlx5_ifc_ipv4_layout_bits {
 554         u8 reserved_at_0[0x60];
 555         u8 ipv4[0x20];
 556 };
 557
 558 struct mlx5_ifc_ipv6_layout_bits {
 559         u8 ipv6[16][0x8];
 560 };
 561
 562 union mlx5_ifc_ipv6_layout_ipv4_layout_auto_bits {
 563         struct mlx5_ifc_ipv6_layout_bits ipv6_layout;
 564         struct mlx5_ifc_ipv4_layout_bits ipv4_layout;
 565         u8 reserved_at_0[0x80];
 566 };
 567
 568 struct mlx5_ifc_fte_match_set_lyr_2_4_bits {
 569         u8 smac_47_16[0x20];
 570         u8 smac_15_0[0x10];
 571         u8 ethertype[0x10];
 572         u8 dmac_47_16[0x20];
 573         u8 dmac_15_0[0x10];
 574         u8 first_prio[0x3];
 575         u8 first_cfi[0x1];
 576         u8 first_vid[0xc];
 577         u8 ip_protocol[0x8];
 578         u8 ip_dscp[0x6];
 579         u8 ip_ecn[0x2];
 580         u8 cvlan_tag[0x1];
 581         u8 svlan_tag[0x1];
 582         u8 frag[0x1];
 583         u8 ip_version[0x4];
 584         u8 tcp_flags[0x9];
 585         u8 tcp_sport[0x10];
 586         u8 tcp_dport[0x10];
 587         u8 reserved_at_c0[0x20];
 588         u8 udp_sport[0x10];
 589         u8 udp_dport[0x10];
 590         union mlx5_ifc_ipv6_layout_ipv4_layout_auto_bits src_ipv4_src_ipv6;
 591         union mlx5_ifc_ipv6_layout_ipv4_layout_auto_bits dst_ipv4_dst_ipv6;
 592 };
 593
 594 struct mlx5_ifc_fte_match_mpls_bits {
 595         u8 mpls_label[0x14];
 596         u8 mpls_exp[0x3];
 597         u8 mpls_s_bos[0x1];
 598         u8 mpls_ttl[0x8];
 599 };
 600
 601 struct mlx5_ifc_fte_match_set_misc2_bits {
 602         struct mlx5_ifc_fte_match_mpls_bits outer_first_mpls;
 603         struct mlx5_ifc_fte_match_mpls_bits inner_first_mpls;
 604         struct mlx5_ifc_fte_match_mpls_bits outer_first_mpls_over_gre;
 605         struct mlx5_ifc_fte_match_mpls_bits outer_first_mpls_over_udp;
 606         u8 reserved_at_80[0x100];
 607         u8 metadata_reg_a[0x20];
 608         u8 reserved_at_1a0[0x60];
 609 };
 610
 611 struct mlx5_ifc_fte_match_set_misc3_bits {
 612         u8 inner_tcp_seq_num[0x20];
 613         u8 outer_tcp_seq_num[0x20];
 614         u8 inner_tcp_ack_num[0x20];
 615         u8 outer_tcp_ack_num[0x20];
 616         u8 reserved_at_auto1[0x8];
 617         u8 outer_vxlan_gpe_vni[0x18];
 618         u8 outer_vxlan_gpe_next_protocol[0x8];
 619         u8 outer_vxlan_gpe_flags[0x8];
 620         u8 reserved_at_a8[0x10];
 621         u8 icmp_header_data[0x20];
 622         u8 icmpv6_header_data[0x20];
 623         u8 icmp_type[0x8];
 624         u8 icmp_code[0x8];
 625         u8 icmpv6_type[0x8];
 626         u8 icmpv6_code[0x8];
 627         u8 reserved_at_1a0[0xe0];
 628 };
 629
 630 /* Flow matcher. */
 631 struct mlx5_ifc_fte_match_param_bits {
 632         struct mlx5_ifc_fte_match_set_lyr_2_4_bits outer_headers;
 633         struct mlx5_ifc_fte_match_set_misc_bits misc_parameters;
 634         struct mlx5_ifc_fte_match_set_lyr_2_4_bits inner_headers;
 635         struct mlx5_ifc_fte_match_set_misc2_bits misc_parameters_2;
 636         struct mlx5_ifc_fte_match_set_misc3_bits misc_parameters_3;
 637 };
 638
 639 enum {
 640         MLX5_MATCH_CRITERIA_ENABLE_OUTER_BIT,
 641         MLX5_MATCH_CRITERIA_ENABLE_MISC_BIT,
 642         MLX5_MATCH_CRITERIA_ENABLE_INNER_BIT,
 643         MLX5_MATCH_CRITERIA_ENABLE_MISC2_BIT,
 644         MLX5_MATCH_CRITERIA_ENABLE_MISC3_BIT
 645 };
 646
 647 enum {
 648         MLX5_CMD_OP_QUERY_HCA_CAP = 0x100,
 649         MLX5_CMD_OP_CREATE_MKEY = 0x200,
 650         MLX5_CMD_OP_QUERY_NIC_VPORT_CONTEXT = 0x754,
 651         MLX5_CMD_OP_CREATE_TIR = 0x900,
 652         MLX5_CMD_OP_CREATE_RQ = 0x908,
 653         MLX5_CMD_OP_MODIFY_RQ = 0x909,
 654         MLX5_CMD_OP_QUERY_TIS = 0x915,
 655         MLX5_CMD_OP_CREATE_RQT = 0x916,
 656         MLX5_CMD_OP_ALLOC_FLOW_COUNTER = 0x939,
 657         MLX5_CMD_OP_QUERY_FLOW_COUNTER = 0x93b,
 658 };
 659
 660 enum {
 661         MLX5_MKC_ACCESS_MODE_MTT   = 0x1,
 662 };
 663
 664 /* Flow counters. */
 665 struct mlx5_ifc_alloc_flow_counter_out_bits {
 666         u8         status[0x8];
 667         u8         reserved_at_8[0x18];
 668         u8         syndrome[0x20];
 669         u8         flow_counter_id[0x20];
 670         u8         reserved_at_60[0x20];
 671 };
 672
 673 struct mlx5_ifc_alloc_flow_counter_in_bits {
 674         u8         opcode[0x10];
 675         u8         reserved_at_10[0x10];
 676         u8         reserved_at_20[0x10];
 677         u8         op_mod[0x10];
 678         u8         flow_counter_id[0x20];
 679         u8         reserved_at_40[0x18];
 680         u8         flow_counter_bulk[0x8];
 681 };
 682
 683 struct mlx5_ifc_dealloc_flow_counter_out_bits {
 684         u8         status[0x8];
 685         u8         reserved_at_8[0x18];
 686         u8         syndrome[0x20];
 687         u8         reserved_at_40[0x40];
 688 };
 689
 690 struct mlx5_ifc_dealloc_flow_counter_in_bits {
 691         u8         opcode[0x10];
 692         u8         reserved_at_10[0x10];
 693         u8         reserved_at_20[0x10];
 694         u8         op_mod[0x10];
 695         u8         flow_counter_id[0x20];
 696         u8         reserved_at_60[0x20];
 697 };
 698
 699 struct mlx5_ifc_traffic_counter_bits {
 700         u8         packets[0x40];
 701         u8         octets[0x40];
 702 };
 703
 704 struct mlx5_ifc_query_flow_counter_out_bits {
 705         u8         status[0x8];
 706         u8         reserved_at_8[0x18];
 707         u8         syndrome[0x20];
 708         u8         reserved_at_40[0x40];
 709         struct mlx5_ifc_traffic_counter_bits flow_statistics[];
 710 };
 711
 712 struct mlx5_ifc_query_flow_counter_in_bits {
 713         u8         opcode[0x10];
 714         u8         reserved_at_10[0x10];
 715         u8         reserved_at_20[0x10];
 716         u8         op_mod[0x10];
 717         u8         reserved_at_40[0x20];
 718         u8         mkey[0x20];
 719         u8         address[0x40];
 720         u8         clear[0x1];
 721         u8         dump_to_memory[0x1];
 722         u8         num_of_counters[0x1e];
 723         u8         flow_counter_id[0x20];
 724 };
 725
 726 struct mlx5_ifc_mkc_bits {
 727         u8         reserved_at_0[0x1];
 728         u8         free[0x1];
 729         u8         reserved_at_2[0x1];
 730         u8         access_mode_4_2[0x3];
 731         u8         reserved_at_6[0x7];
 732         u8         relaxed_ordering_write[0x1];
 733         u8         reserved_at_e[0x1];
 734         u8         small_fence_on_rdma_read_response[0x1];
 735         u8         umr_en[0x1];
 736         u8         a[0x1];
 737         u8         rw[0x1];
 738         u8         rr[0x1];
 739         u8         lw[0x1];
 740         u8         lr[0x1];
 741         u8         access_mode_1_0[0x2];
 742         u8         reserved_at_18[0x8];
 743
 744         u8         qpn[0x18];
 745         u8         mkey_7_0[0x8];
 746
 747         u8         reserved_at_40[0x20];
 748
 749         u8         length64[0x1];
 750         u8         bsf_en[0x1];
 751         u8         sync_umr[0x1];
 752         u8         reserved_at_63[0x2];
 753         u8         expected_sigerr_count[0x1];
 754         u8         reserved_at_66[0x1];
 755         u8         en_rinval[0x1];
 756         u8         pd[0x18];
 757
 758         u8         start_addr[0x40];
 759
 760         u8         len[0x40];
 761
 762         u8         bsf_octword_size[0x20];
 763
 764         u8         reserved_at_120[0x80];
 765
 766         u8         translations_octword_size[0x20];
 767
 768         u8         reserved_at_1c0[0x1b];
 769         u8         log_page_size[0x5];
 770
 771         u8         reserved_at_1e0[0x20];
 772 };
 773
 774 struct mlx5_ifc_create_mkey_out_bits {
 775         u8         status[0x8];
 776         u8         reserved_at_8[0x18];
 777
 778         u8         syndrome[0x20];
 779
 780         u8         reserved_at_40[0x8];
 781         u8         mkey_index[0x18];
 782
 783         u8         reserved_at_60[0x20];
 784 };
 785
 786 struct mlx5_ifc_create_mkey_in_bits {
 787         u8         opcode[0x10];
 788         u8         reserved_at_10[0x10];
 789
 790         u8         reserved_at_20[0x10];
 791         u8         op_mod[0x10];
 792
 793         u8         reserved_at_40[0x20];
 794
 795         u8         pg_access[0x1];
 796         u8         reserved_at_61[0x1f];
 797
 798         struct mlx5_ifc_mkc_bits memory_key_mkey_entry;
 799
 800         u8         reserved_at_280[0x80];
 801
 802         u8         translations_octword_actual_size[0x20];
 803
 804         u8         mkey_umem_id[0x20];
 805
 806         u8         mkey_umem_offset[0x40];
 807
 808         u8         reserved_at_380[0x500];
 809
 810         u8         klm_pas_mtt[][0x20];
 811 };
 812
 813 enum {
 814         MLX5_GET_HCA_CAP_OP_MOD_GENERAL_DEVICE = 0x0 << 1,
 815         MLX5_GET_HCA_CAP_OP_MOD_ETHERNET_OFFLOAD_CAPS = 0x1 << 1,
 816         MLX5_GET_HCA_CAP_OP_MOD_QOS_CAP = 0xc << 1,
 817 };
 818
 819 enum {
 820         MLX5_HCA_CAP_OPMOD_GET_MAX   = 0,
 821         MLX5_HCA_CAP_OPMOD_GET_CUR   = 1,
 822 };
 823
 824 enum {
 825         MLX5_CAP_INLINE_MODE_L2,
 826         MLX5_CAP_INLINE_MODE_VPORT_CONTEXT,
 827         MLX5_CAP_INLINE_MODE_NOT_REQUIRED,
 828 };
 829
 830 enum {
 831         MLX5_INLINE_MODE_NONE,
 832         MLX5_INLINE_MODE_L2,
 833         MLX5_INLINE_MODE_IP,
 834         MLX5_INLINE_MODE_TCP_UDP,
 835         MLX5_INLINE_MODE_RESERVED4,
 836         MLX5_INLINE_MODE_INNER_L2,
 837         MLX5_INLINE_MODE_INNER_IP,
 838         MLX5_INLINE_MODE_INNER_TCP_UDP,
 839 };
 840
 841 struct mlx5_ifc_cmd_hca_cap_bits {
 842         u8 reserved_at_0[0x30];
 843         u8 vhca_id[0x10];
 844         u8 reserved_at_40[0x40];
 845         u8 log_max_srq_sz[0x8];
 846         u8 log_max_qp_sz[0x8];
 847         u8 reserved_at_90[0xb];
 848         u8 log_max_qp[0x5];
 849         u8 reserved_at_a0[0xb];
 850         u8 log_max_srq[0x5];
 851         u8 reserved_at_b0[0x10];
 852         u8 reserved_at_c0[0x8];
 853         u8 log_max_cq_sz[0x8];
 854         u8 reserved_at_d0[0xb];
 855         u8 log_max_cq[0x5];
 856         u8 log_max_eq_sz[0x8];
 857         u8 reserved_at_e8[0x2];
 858         u8 log_max_mkey[0x6];
 859         u8 reserved_at_f0[0x8];
 860         u8 dump_fill_mkey[0x1];
 861         u8 reserved_at_f9[0x3];
 862         u8 log_max_eq[0x4];
 863         u8 max_indirection[0x8];
 864         u8 fixed_buffer_size[0x1];
 865         u8 log_max_mrw_sz[0x7];
 866         u8 force_teardown[0x1];
 867         u8 reserved_at_111[0x1];
 868         u8 log_max_bsf_list_size[0x6];
 869         u8 umr_extended_translation_offset[0x1];
 870         u8 null_mkey[0x1];
 871         u8 log_max_klm_list_size[0x6];
 872         u8 reserved_at_120[0xa];
 873         u8 log_max_ra_req_dc[0x6];
 874         u8 reserved_at_130[0xa];
 875         u8 log_max_ra_res_dc[0x6];
 876         u8 reserved_at_140[0xa];
 877         u8 log_max_ra_req_qp[0x6];
 878         u8 reserved_at_150[0xa];
 879         u8 log_max_ra_res_qp[0x6];
 880         u8 end_pad[0x1];
 881         u8 cc_query_allowed[0x1];
 882         u8 cc_modify_allowed[0x1];
 883         u8 start_pad[0x1];
 884         u8 cache_line_128byte[0x1];
 885         u8 reserved_at_165[0xa];
 886         u8 qcam_reg[0x1];
 887         u8 gid_table_size[0x10];
 888         u8 out_of_seq_cnt[0x1];
 889         u8 vport_counters[0x1];
 890         u8 retransmission_q_counters[0x1];
 891         u8 debug[0x1];
 892         u8 modify_rq_counter_set_id[0x1];
 893         u8 rq_delay_drop[0x1];
 894         u8 max_qp_cnt[0xa];
 895         u8 pkey_table_size[0x10];
 896         u8 vport_group_manager[0x1];
 897         u8 vhca_group_manager[0x1];
 898         u8 ib_virt[0x1];
 899         u8 eth_virt[0x1];
 900         u8 vnic_env_queue_counters[0x1];
 901         u8 ets[0x1];
 902         u8 nic_flow_table[0x1];
 903         u8 eswitch_manager[0x1];
 904         u8 device_memory[0x1];
 905         u8 mcam_reg[0x1];
 906         u8 pcam_reg[0x1];
 907         u8 local_ca_ack_delay[0x5];
 908         u8 port_module_event[0x1];
 909         u8 enhanced_error_q_counters[0x1];
 910         u8 ports_check[0x1];
 911         u8 reserved_at_1b3[0x1];
 912         u8 disable_link_up[0x1];
 913         u8 beacon_led[0x1];
 914         u8 port_type[0x2];
 915         u8 num_ports[0x8];
 916         u8 reserved_at_1c0[0x1];
 917         u8 pps[0x1];
 918         u8 pps_modify[0x1];
 919         u8 log_max_msg[0x5];
 920         u8 reserved_at_1c8[0x4];
 921         u8 max_tc[0x4];
 922         u8 temp_warn_event[0x1];
 923         u8 dcbx[0x1];
 924         u8 general_notification_event[0x1];
 925         u8 reserved_at_1d3[0x2];
 926         u8 fpga[0x1];
 927         u8 rol_s[0x1];
 928         u8 rol_g[0x1];
 929         u8 reserved_at_1d8[0x1];
 930         u8 wol_s[0x1];
 931         u8 wol_g[0x1];
 932         u8 wol_a[0x1];
 933         u8 wol_b[0x1];
 934         u8 wol_m[0x1];
 935         u8 wol_u[0x1];
 936         u8 wol_p[0x1];
 937         u8 stat_rate_support[0x10];
 938         u8 reserved_at_1f0[0xc];
 939         u8 cqe_version[0x4];
 940         u8 compact_address_vector[0x1];
 941         u8 striding_rq[0x1];
 942         u8 reserved_at_202[0x1];
 943         u8 ipoib_enhanced_offloads[0x1];
 944         u8 ipoib_basic_offloads[0x1];
 945         u8 reserved_at_205[0x1];
 946         u8 repeated_block_disabled[0x1];
 947         u8 umr_modify_entity_size_disabled[0x1];
 948         u8 umr_modify_atomic_disabled[0x1];
 949         u8 umr_indirect_mkey_disabled[0x1];
 950         u8 umr_fence[0x2];
 951         u8 reserved_at_20c[0x3];
 952         u8 drain_sigerr[0x1];
 953         u8 cmdif_checksum[0x2];
 954         u8 sigerr_cqe[0x1];
 955         u8 reserved_at_213[0x1];
 956         u8 wq_signature[0x1];
 957         u8 sctr_data_cqe[0x1];
 958         u8 reserved_at_216[0x1];
 959         u8 sho[0x1];
 960         u8 tph[0x1];
 961         u8 rf[0x1];
 962         u8 dct[0x1];
 963         u8 qos[0x1];
 964         u8 eth_net_offloads[0x1];
 965         u8 roce[0x1];
 966         u8 atomic[0x1];
 967         u8 reserved_at_21f[0x1];
 968         u8 cq_oi[0x1];
 969         u8 cq_resize[0x1];
 970         u8 cq_moderation[0x1];
 971         u8 reserved_at_223[0x3];
 972         u8 cq_eq_remap[0x1];
 973         u8 pg[0x1];
 974         u8 block_lb_mc[0x1];
 975         u8 reserved_at_229[0x1];
 976         u8 scqe_break_moderation[0x1];
 977         u8 cq_period_start_from_cqe[0x1];
 978         u8 cd[0x1];
 979         u8 reserved_at_22d[0x1];
 980         u8 apm[0x1];
 981         u8 vector_calc[0x1];
 982         u8 umr_ptr_rlky[0x1];
 983         u8 imaicl[0x1];
 984         u8 reserved_at_232[0x4];
 985         u8 qkv[0x1];
 986         u8 pkv[0x1];
 987         u8 set_deth_sqpn[0x1];
 988         u8 reserved_at_239[0x3];
 989         u8 xrc[0x1];
 990         u8 ud[0x1];
 991         u8 uc[0x1];
 992         u8 rc[0x1];
 993         u8 uar_4k[0x1];
 994         u8 reserved_at_241[0x9];
 995         u8 uar_sz[0x6];
 996         u8 reserved_at_250[0x8];
 997         u8 log_pg_sz[0x8];
 998         u8 bf[0x1];
 999         u8 driver_version[0x1];
1000         u8 pad_tx_eth_packet[0x1];
1001         u8 reserved_at_263[0x8];
1002         u8 log_bf_reg_size[0x5];
1003         u8 reserved_at_270[0xb];
1004         u8 lag_master[0x1];
1005         u8 num_lag_ports[0x4];
1006         u8 reserved_at_280[0x10];
1007         u8 max_wqe_sz_sq[0x10];
1008         u8 reserved_at_2a0[0x10];
1009         u8 max_wqe_sz_rq[0x10];
1010         u8 max_flow_counter_31_16[0x10];
1011         u8 max_wqe_sz_sq_dc[0x10];
1012         u8 reserved_at_2e0[0x7];
1013         u8 max_qp_mcg[0x19];
1014         u8 reserved_at_300[0x10];
1015         u8 flow_counter_bulk_alloc[0x08];
1016         u8 log_max_mcg[0x8];
1017         u8 reserved_at_320[0x3];
1018         u8 log_max_transport_domain[0x5];
1019         u8 reserved_at_328[0x3];
1020         u8 log_max_pd[0x5];
1021         u8 reserved_at_330[0xb];
1022         u8 log_max_xrcd[0x5];
1023         u8 nic_receive_steering_discard[0x1];
1024         u8 receive_discard_vport_down[0x1];
1025         u8 transmit_discard_vport_down[0x1];
1026         u8 reserved_at_343[0x5];
1027         u8 log_max_flow_counter_bulk[0x8];
1028         u8 max_flow_counter_15_0[0x10];
1029         u8 modify_tis[0x1];
1030         u8 flow_counters_dump[0x1];
1031         u8 reserved_at_360[0x1];
1032         u8 log_max_rq[0x5];
1033         u8 reserved_at_368[0x3];
1034         u8 log_max_sq[0x5];
1035         u8 reserved_at_370[0x3];
1036         u8 log_max_tir[0x5];
1037         u8 reserved_at_378[0x3];
1038         u8 log_max_tis[0x5];
1039         u8 basic_cyclic_rcv_wqe[0x1];
1040         u8 reserved_at_381[0x2];
1041         u8 log_max_rmp[0x5];
1042         u8 reserved_at_388[0x3];
1043         u8 log_max_rqt[0x5];
1044         u8 reserved_at_390[0x3];
1045         u8 log_max_rqt_size[0x5];
1046         u8 reserved_at_398[0x3];
1047         u8 log_max_tis_per_sq[0x5];
1048         u8 ext_stride_num_range[0x1];
1049         u8 reserved_at_3a1[0x2];
1050         u8 log_max_stride_sz_rq[0x5];
1051         u8 reserved_at_3a8[0x3];
1052         u8 log_min_stride_sz_rq[0x5];
1053         u8 reserved_at_3b0[0x3];
1054         u8 log_max_stride_sz_sq[0x5];
1055         u8 reserved_at_3b8[0x3];
1056         u8 log_min_stride_sz_sq[0x5];
1057         u8 hairpin[0x1];
1058         u8 reserved_at_3c1[0x2];
1059         u8 log_max_hairpin_queues[0x5];
1060         u8 reserved_at_3c8[0x3];
1061         u8 log_max_hairpin_wq_data_sz[0x5];
1062         u8 reserved_at_3d0[0x3];
1063         u8 log_max_hairpin_num_packets[0x5];
1064         u8 reserved_at_3d8[0x3];
1065         u8 log_max_wq_sz[0x5];
1066         u8 nic_vport_change_event[0x1];
1067         u8 disable_local_lb_uc[0x1];
1068         u8 disable_local_lb_mc[0x1];
1069         u8 log_min_hairpin_wq_data_sz[0x5];
1070         u8 reserved_at_3e8[0x3];
1071         u8 log_max_vlan_list[0x5];
1072         u8 reserved_at_3f0[0x3];
1073         u8 log_max_current_mc_list[0x5];
1074         u8 reserved_at_3f8[0x3];
1075         u8 log_max_current_uc_list[0x5];
1076         u8 general_obj_types[0x40];
1077         u8 reserved_at_440[0x20];
1078         u8 reserved_at_460[0x10];
1079         u8 max_num_eqs[0x10];
1080         u8 reserved_at_480[0x3];
1081         u8 log_max_l2_table[0x5];
1082         u8 reserved_at_488[0x8];
1083         u8 log_uar_page_sz[0x10];
1084         u8 reserved_at_4a0[0x20];
1085         u8 device_frequency_mhz[0x20];
1086         u8 device_frequency_khz[0x20];
1087         u8 reserved_at_500[0x20];
1088         u8 num_of_uars_per_page[0x20];
1089         u8 flex_parser_protocols[0x20];
1090         u8 reserved_at_560[0x20];
1091         u8 reserved_at_580[0x3c];
1092         u8 mini_cqe_resp_stride_index[0x1];
1093         u8 cqe_128_always[0x1];
1094         u8 cqe_compression_128[0x1];
1095         u8 cqe_compression[0x1];
1096         u8 cqe_compression_timeout[0x10];
1097         u8 cqe_compression_max_num[0x10];
1098         u8 reserved_at_5e0[0x10];
1099         u8 tag_matching[0x1];
1100         u8 rndv_offload_rc[0x1];
1101         u8 rndv_offload_dc[0x1];
1102         u8 log_tag_matching_list_sz[0x5];
1103         u8 reserved_at_5f8[0x3];
1104         u8 log_max_xrq[0x5];
1105         u8 affiliate_nic_vport_criteria[0x8];
1106         u8 native_port_num[0x8];
1107         u8 num_vhca_ports[0x8];
1108         u8 reserved_at_618[0x6];
1109         u8 sw_owner_id[0x1];
1110         u8 reserved_at_61f[0x1e1];
1111 };
1112
1113 struct mlx5_ifc_qos_cap_bits {
1114         u8 packet_pacing[0x1];
1115         u8 esw_scheduling[0x1];
1116         u8 esw_bw_share[0x1];
1117         u8 esw_rate_limit[0x1];
1118         u8 reserved_at_4[0x1];
1119         u8 packet_pacing_burst_bound[0x1];
1120         u8 packet_pacing_typical_size[0x1];
1121         u8 flow_meter_srtcm[0x1];
1122         u8 reserved_at_8[0x8];
1123         u8 log_max_flow_meter[0x8];
1124         u8 flow_meter_reg_id[0x8];
1125         u8 reserved_at_25[0x20];
1126         u8 packet_pacing_max_rate[0x20];
1127         u8 packet_pacing_min_rate[0x20];
1128         u8 reserved_at_80[0x10];
1129         u8 packet_pacing_rate_table_size[0x10];
1130         u8 esw_element_type[0x10];
1131         u8 esw_tsar_type[0x10];
1132         u8 reserved_at_c0[0x10];
1133         u8 max_qos_para_vport[0x10];
1134         u8 max_tsar_bw_share[0x20];
1135         u8 reserved_at_100[0x6e8];
1136 };
1137
1138 struct mlx5_ifc_per_protocol_networking_offload_caps_bits {
1139         u8 csum_cap[0x1];
1140         u8 vlan_cap[0x1];
1141         u8 lro_cap[0x1];
1142         u8 lro_psh_flag[0x1];
1143         u8 lro_time_stamp[0x1];
1144         u8 lro_max_msg_sz_mode[0x2];
1145         u8 wqe_vlan_insert[0x1];
1146         u8 self_lb_en_modifiable[0x1];
1147         u8 self_lb_mc[0x1];
1148         u8 self_lb_uc[0x1];
1149         u8 max_lso_cap[0x5];
1150         u8 multi_pkt_send_wqe[0x2];
1151         u8 wqe_inline_mode[0x2];
1152         u8 rss_ind_tbl_cap[0x4];
1153         u8 reg_umr_sq[0x1];
1154         u8 scatter_fcs[0x1];
1155         u8 enhanced_multi_pkt_send_wqe[0x1];
1156         u8 tunnel_lso_const_out_ip_id[0x1];
1157         u8 tunnel_lro_gre[0x1];
1158         u8 tunnel_lro_vxlan[0x1];
1159         u8 tunnel_stateless_gre[0x1];
1160         u8 tunnel_stateless_vxlan[0x1];
1161         u8 swp[0x1];
1162         u8 swp_csum[0x1];
1163         u8 swp_lso[0x1];
1164         u8 reserved_at_23[0xd];
1165         u8 max_vxlan_udp_ports[0x8];
1166         u8 reserved_at_38[0x6];
1167         u8 max_geneve_opt_len[0x1];
1168         u8 tunnel_stateless_geneve_rx[0x1];
1169         u8 reserved_at_40[0x10];
1170         u8 lro_min_mss_size[0x10];
1171         u8 reserved_at_60[0x120];
1172         u8 lro_timer_supported_periods[4][0x20];
1173         u8 reserved_at_200[0x600];
1174 };
1175
1176 union mlx5_ifc_hca_cap_union_bits {
1177         struct mlx5_ifc_cmd_hca_cap_bits cmd_hca_cap;
1178         struct mlx5_ifc_per_protocol_networking_offload_caps_bits
1179                per_protocol_networking_offload_caps;
1180         struct mlx5_ifc_qos_cap_bits qos_cap;
1181         u8 reserved_at_0[0x8000];
1182 };
1183
1184 struct mlx5_ifc_query_hca_cap_out_bits {
1185         u8 status[0x8];
1186         u8 reserved_at_8[0x18];
1187         u8 syndrome[0x20];
1188         u8 reserved_at_40[0x40];
1189         union mlx5_ifc_hca_cap_union_bits capability;
1190 };
1191
1192 struct mlx5_ifc_query_hca_cap_in_bits {
1193         u8 opcode[0x10];
1194         u8 reserved_at_10[0x10];
1195         u8 reserved_at_20[0x10];
1196         u8 op_mod[0x10];
1197         u8 reserved_at_40[0x40];
1198 };
1199
1200 struct mlx5_ifc_mac_address_layout_bits {
1201         u8 reserved_at_0[0x10];
1202         u8 mac_addr_47_32[0x10];
1203         u8 mac_addr_31_0[0x20];
1204 };
1205
1206 struct mlx5_ifc_nic_vport_context_bits {
1207         u8 reserved_at_0[0x5];
1208         u8 min_wqe_inline_mode[0x3];
1209         u8 reserved_at_8[0x15];
1210         u8 disable_mc_local_lb[0x1];
1211         u8 disable_uc_local_lb[0x1];
1212         u8 roce_en[0x1];
1213         u8 arm_change_event[0x1];
1214         u8 reserved_at_21[0x1a];
1215         u8 event_on_mtu[0x1];
1216         u8 event_on_promisc_change[0x1];
1217         u8 event_on_vlan_change[0x1];
1218         u8 event_on_mc_address_change[0x1];
1219         u8 event_on_uc_address_change[0x1];
1220         u8 reserved_at_40[0xc];
1221         u8 affiliation_criteria[0x4];
1222         u8 affiliated_vhca_id[0x10];
1223         u8 reserved_at_60[0xd0];
1224         u8 mtu[0x10];
1225         u8 system_image_guid[0x40];
1226         u8 port_guid[0x40];
1227         u8 node_guid[0x40];
1228         u8 reserved_at_200[0x140];
1229         u8 qkey_violation_counter[0x10];
1230         u8 reserved_at_350[0x430];
1231         u8 promisc_uc[0x1];
1232         u8 promisc_mc[0x1];
1233         u8 promisc_all[0x1];
1234         u8 reserved_at_783[0x2];
1235         u8 allowed_list_type[0x3];
1236         u8 reserved_at_788[0xc];
1237         u8 allowed_list_size[0xc];
1238         struct mlx5_ifc_mac_address_layout_bits permanent_address;
1239         u8 reserved_at_7e0[0x20];
1240 };
1241
1242 struct mlx5_ifc_query_nic_vport_context_out_bits {
1243         u8 status[0x8];
1244         u8 reserved_at_8[0x18];
1245         u8 syndrome[0x20];
1246         u8 reserved_at_40[0x40];
1247         struct mlx5_ifc_nic_vport_context_bits nic_vport_context;
1248 };
1249
1250 struct mlx5_ifc_query_nic_vport_context_in_bits {
1251         u8 opcode[0x10];
1252         u8 reserved_at_10[0x10];
1253         u8 reserved_at_20[0x10];
1254         u8 op_mod[0x10];
1255         u8 other_vport[0x1];
1256         u8 reserved_at_41[0xf];
1257         u8 vport_number[0x10];
1258         u8 reserved_at_60[0x5];
1259         u8 allowed_list_type[0x3];
1260         u8 reserved_at_68[0x18];
1261 };
1262
1263 struct mlx5_ifc_tisc_bits {
1264         u8 strict_lag_tx_port_affinity[0x1];
1265         u8 reserved_at_1[0x3];
1266         u8 lag_tx_port_affinity[0x04];
1267         u8 reserved_at_8[0x4];
1268         u8 prio[0x4];
1269         u8 reserved_at_10[0x10];
1270         u8 reserved_at_20[0x100];
1271         u8 reserved_at_120[0x8];
1272         u8 transport_domain[0x18];
1273         u8 reserved_at_140[0x8];
1274         u8 underlay_qpn[0x18];
1275         u8 reserved_at_160[0x3a0];
1276 };
1277
1278 struct mlx5_ifc_query_tis_out_bits {
1279         u8 status[0x8];
1280         u8 reserved_at_8[0x18];
1281         u8 syndrome[0x20];
1282         u8 reserved_at_40[0x40];
1283         struct mlx5_ifc_tisc_bits tis_context;
1284 };
1285
1286 struct mlx5_ifc_query_tis_in_bits {
1287         u8 opcode[0x10];
1288         u8 reserved_at_10[0x10];
1289         u8 reserved_at_20[0x10];
1290         u8 op_mod[0x10];
1291         u8 reserved_at_40[0x8];
1292         u8 tisn[0x18];
1293         u8 reserved_at_60[0x20];
1294 };
1295
1296 enum {
1297         MLX5_WQ_TYPE_LINKED_LIST                = 0x0,
1298         MLX5_WQ_TYPE_CYCLIC                     = 0x1,
1299         MLX5_WQ_TYPE_LINKED_LIST_STRIDING_RQ    = 0x2,
1300         MLX5_WQ_TYPE_CYCLIC_STRIDING_RQ         = 0x3,
1301 };
1302
1303 enum {
1304         MLX5_WQ_END_PAD_MODE_NONE  = 0x0,
1305         MLX5_WQ_END_PAD_MODE_ALIGN = 0x1,
1306 };
1307
1308 struct mlx5_ifc_wq_bits {
1309         u8 wq_type[0x4];
1310         u8 wq_signature[0x1];
1311         u8 end_padding_mode[0x2];
1312         u8 cd_slave[0x1];
1313         u8 reserved_at_8[0x18];
1314         u8 hds_skip_first_sge[0x1];
1315         u8 log2_hds_buf_size[0x3];
1316         u8 reserved_at_24[0x7];
1317         u8 page_offset[0x5];
1318         u8 lwm[0x10];
1319         u8 reserved_at_40[0x8];
1320         u8 pd[0x18];
1321         u8 reserved_at_60[0x8];
1322         u8 uar_page[0x18];
1323         u8 dbr_addr[0x40];
1324         u8 hw_counter[0x20];
1325         u8 sw_counter[0x20];
1326         u8 reserved_at_100[0xc];
1327         u8 log_wq_stride[0x4];
1328         u8 reserved_at_110[0x3];
1329         u8 log_wq_pg_sz[0x5];
1330         u8 reserved_at_118[0x3];
1331         u8 log_wq_sz[0x5];
1332         u8 dbr_umem_valid[0x1];
1333         u8 wq_umem_valid[0x1];
1334         u8 reserved_at_122[0x1];
1335         u8 log_hairpin_num_packets[0x5];
1336         u8 reserved_at_128[0x3];
1337         u8 log_hairpin_data_sz[0x5];
1338         u8 reserved_at_130[0x4];
1339         u8 single_wqe_log_num_of_strides[0x4];
1340         u8 two_byte_shift_en[0x1];
1341         u8 reserved_at_139[0x4];
1342         u8 single_stride_log_num_of_bytes[0x3];
1343         u8 dbr_umem_id[0x20];
1344         u8 wq_umem_id[0x20];
1345         u8 wq_umem_offset[0x40];
1346         u8 reserved_at_1c0[0x440];
1347 };
1348
1349 enum {
1350         MLX5_RQC_MEM_RQ_TYPE_MEMORY_RQ_INLINE  = 0x0,
1351         MLX5_RQC_MEM_RQ_TYPE_MEMORY_RQ_RMP     = 0x1,
1352 };
1353
1354 enum {
1355         MLX5_RQC_STATE_RST  = 0x0,
1356         MLX5_RQC_STATE_RDY  = 0x1,
1357         MLX5_RQC_STATE_ERR  = 0x3,
1358 };
1359
1360 struct mlx5_ifc_rqc_bits {
1361         u8 rlky[0x1];
1362         u8 delay_drop_en[0x1];
1363         u8 scatter_fcs[0x1];
1364         u8 vsd[0x1];
1365         u8 mem_rq_type[0x4];
1366         u8 state[0x4];
1367         u8 reserved_at_c[0x1];
1368         u8 flush_in_error_en[0x1];
1369         u8 hairpin[0x1];
1370         u8 reserved_at_f[0x11];
1371         u8 reserved_at_20[0x8];
1372         u8 user_index[0x18];
1373         u8 reserved_at_40[0x8];
1374         u8 cqn[0x18];
1375         u8 counter_set_id[0x8];
1376         u8 reserved_at_68[0x18];
1377         u8 reserved_at_80[0x8];
1378         u8 rmpn[0x18];
1379         u8 reserved_at_a0[0x8];
1380         u8 hairpin_peer_sq[0x18];
1381         u8 reserved_at_c0[0x10];
1382         u8 hairpin_peer_vhca[0x10];
1383         u8 reserved_at_e0[0xa0];
1384         struct mlx5_ifc_wq_bits wq; /* Not used in LRO RQ. */
1385 };
1386
1387 struct mlx5_ifc_create_rq_out_bits {
1388         u8 status[0x8];
1389         u8 reserved_at_8[0x18];
1390         u8 syndrome[0x20];
1391         u8 reserved_at_40[0x8];
1392         u8 rqn[0x18];
1393         u8 reserved_at_60[0x20];
1394 };
1395
1396 struct mlx5_ifc_create_rq_in_bits {
1397         u8 opcode[0x10];
1398         u8 uid[0x10];
1399         u8 reserved_at_20[0x10];
1400         u8 op_mod[0x10];
1401         u8 reserved_at_40[0xc0];
1402         struct mlx5_ifc_rqc_bits ctx;
1403 };
1404
1405 struct mlx5_ifc_modify_rq_out_bits {
1406         u8 status[0x8];
1407         u8 reserved_at_8[0x18];
1408         u8 syndrome[0x20];
1409         u8 reserved_at_40[0x40];
1410 };
1411
1412 enum {
1413         MLX5_MODIFY_RQ_IN_MODIFY_BITMASK_WQ_LWM = 1ULL << 0,
1414         MLX5_MODIFY_RQ_IN_MODIFY_BITMASK_VSD = 1ULL << 1,
1415         MLX5_MODIFY_RQ_IN_MODIFY_BITMASK_SCATTER_FCS = 1ULL << 2,
1416         MLX5_MODIFY_RQ_IN_MODIFY_BITMASK_RQ_COUNTER_SET_ID = 1ULL << 3,
1417 };
1418
1419 struct mlx5_ifc_modify_rq_in_bits {
1420         u8 opcode[0x10];
1421         u8 uid[0x10];
1422         u8 reserved_at_20[0x10];
1423         u8 op_mod[0x10];
1424         u8 rq_state[0x4];
1425         u8 reserved_at_44[0x4];
1426         u8 rqn[0x18];
1427         u8 reserved_at_60[0x20];
1428         u8 modify_bitmask[0x40];
1429         u8 reserved_at_c0[0x40];
1430         struct mlx5_ifc_rqc_bits ctx;
1431 };
1432
1433 enum {
1434         MLX5_RX_HASH_FIELD_SELECT_SELECTED_FIELDS_SRC_IP     = 0x0,
1435         MLX5_RX_HASH_FIELD_SELECT_SELECTED_FIELDS_DST_IP     = 0x1,
1436         MLX5_RX_HASH_FIELD_SELECT_SELECTED_FIELDS_L4_SPORT   = 0x2,
1437         MLX5_RX_HASH_FIELD_SELECT_SELECTED_FIELDS_L4_DPORT   = 0x3,
1438         MLX5_RX_HASH_FIELD_SELECT_SELECTED_FIELDS_IPSEC_SPI  = 0x4,
1439 };
1440
1441 struct mlx5_ifc_rx_hash_field_select_bits {
1442         u8 l3_prot_type[0x1];
1443         u8 l4_prot_type[0x1];
1444         u8 selected_fields[0x1e];
1445 };
1446
1447 enum {
1448         MLX5_TIRC_DISP_TYPE_DIRECT    = 0x0,
1449         MLX5_TIRC_DISP_TYPE_INDIRECT  = 0x1,
1450 };
1451
1452 enum {
1453         MLX5_TIRC_LRO_ENABLE_MASK_IPV4_LRO  = 0x1,
1454         MLX5_TIRC_LRO_ENABLE_MASK_IPV6_LRO  = 0x2,
1455 };
1456
1457 enum {
1458         MLX5_RX_HASH_FN_NONE           = 0x0,
1459         MLX5_RX_HASH_FN_INVERTED_XOR8  = 0x1,
1460         MLX5_RX_HASH_FN_TOEPLITZ       = 0x2,
1461 };
1462
1463 enum {
1464         MLX5_TIRC_SELF_LB_BLOCK_BLOCK_UNICAST    = 0x1,
1465         MLX5_TIRC_SELF_LB_BLOCK_BLOCK_MULTICAST  = 0x2,
1466 };
1467
1468 enum {
1469         MLX5_LRO_MAX_MSG_SIZE_START_FROM_L4    = 0x0,
1470         MLX5_LRO_MAX_MSG_SIZE_START_FROM_L2  = 0x1,
1471 };
1472
1473 struct mlx5_ifc_tirc_bits {
1474         u8 reserved_at_0[0x20];
1475         u8 disp_type[0x4];
1476         u8 reserved_at_24[0x1c];
1477         u8 reserved_at_40[0x40];
1478         u8 reserved_at_80[0x4];
1479         u8 lro_timeout_period_usecs[0x10];
1480         u8 lro_enable_mask[0x4];
1481         u8 lro_max_msg_sz[0x8];
1482         u8 reserved_at_a0[0x40];
1483         u8 reserved_at_e0[0x8];
1484         u8 inline_rqn[0x18];
1485         u8 rx_hash_symmetric[0x1];
1486         u8 reserved_at_101[0x1];
1487         u8 tunneled_offload_en[0x1];
1488         u8 reserved_at_103[0x5];
1489         u8 indirect_table[0x18];
1490         u8 rx_hash_fn[0x4];
1491         u8 reserved_at_124[0x2];
1492         u8 self_lb_block[0x2];
1493         u8 transport_domain[0x18];
1494         u8 rx_hash_toeplitz_key[10][0x20];
1495         struct mlx5_ifc_rx_hash_field_select_bits rx_hash_field_selector_outer;
1496         struct mlx5_ifc_rx_hash_field_select_bits rx_hash_field_selector_inner;
1497         u8 reserved_at_2c0[0x4c0];
1498 };
1499
1500 struct mlx5_ifc_create_tir_out_bits {
1501         u8 status[0x8];
1502         u8 reserved_at_8[0x18];
1503         u8 syndrome[0x20];
1504         u8 reserved_at_40[0x8];
1505         u8 tirn[0x18];
1506         u8 reserved_at_60[0x20];
1507 };
1508
1509 struct mlx5_ifc_create_tir_in_bits {
1510         u8 opcode[0x10];
1511         u8 uid[0x10];
1512         u8 reserved_at_20[0x10];
1513         u8 op_mod[0x10];
1514         u8 reserved_at_40[0xc0];
1515         struct mlx5_ifc_tirc_bits ctx;
1516 };
1517
1518 struct mlx5_ifc_rq_num_bits {
1519         u8 reserved_at_0[0x8];
1520         u8 rq_num[0x18];
1521 };
1522
1523 struct mlx5_ifc_rqtc_bits {
1524         u8 reserved_at_0[0xa0];
1525         u8 reserved_at_a0[0x10];
1526         u8 rqt_max_size[0x10];
1527         u8 reserved_at_c0[0x10];
1528         u8 rqt_actual_size[0x10];
1529         u8 reserved_at_e0[0x6a0];
1530         struct mlx5_ifc_rq_num_bits rq_num[];
1531 };
1532
1533 struct mlx5_ifc_create_rqt_out_bits {
1534         u8 status[0x8];
1535         u8 reserved_at_8[0x18];
1536         u8 syndrome[0x20];
1537         u8 reserved_at_40[0x8];
1538         u8 rqtn[0x18];
1539         u8 reserved_at_60[0x20];
1540 };
1541
1542 #ifdef PEDANTIC
1543 #pragma GCC diagnostic ignored "-Wpedantic"
1544 #endif
1545 struct mlx5_ifc_create_rqt_in_bits {
1546         u8 opcode[0x10];
1547         u8 uid[0x10];
1548         u8 reserved_at_20[0x10];
1549         u8 op_mod[0x10];
1550         u8 reserved_at_40[0xc0];
1551         struct mlx5_ifc_rqtc_bits rqt_context;
1552 };
1553 #ifdef PEDANTIC
1554 #pragma GCC diagnostic error "-Wpedantic"
1555 #endif
1556
1557 /* CQE format mask. */
1558 #define MLX5E_CQE_FORMAT_MASK 0xc
1559
1560 /* MPW opcode. */
1561 #define MLX5_OPC_MOD_MPW 0x01
1562
1563 /* Compressed Rx CQE structure. */
1564 struct mlx5_mini_cqe8 {
1565         union {
1566                 uint32_t rx_hash_result;
1567                 struct {
1568                         uint16_t checksum;
1569                         uint16_t stride_idx;
1570                 };
1571                 struct {
1572                         uint16_t wqe_counter;
1573                         uint8_t  s_wqe_opcode;
1574                         uint8_t  reserved;
1575                 } s_wqe_info;
1576         };
1577         uint32_t byte_cnt;
1578 };
1579
1580 /**
1581  * Convert a user mark to flow mark.
1582  *
1583  * @param val
1584  *   Mark value to convert.
1585  *
1586  * @return
1587  *   Converted mark value.
1588  */
1589 static inline uint32_t
1590 mlx5_flow_mark_set(uint32_t val)
1591 {
1592         uint32_t ret;
1593
1594         /*
1595          * Add one to the user value to differentiate un-marked flows from
1596          * marked flows, if the ID is equal to MLX5_FLOW_MARK_DEFAULT it
1597          * remains untouched.
1598          */
1599         if (val != MLX5_FLOW_MARK_DEFAULT)
1600                 ++val;
1601 #if RTE_BYTE_ORDER == RTE_LITTLE_ENDIAN
1602         /*
1603          * Mark is 24 bits (minus reserved values) but is stored on a 32 bit
1604          * word, byte-swapped by the kernel on little-endian systems. In this
1605          * case, left-shifting the resulting big-endian value ensures the
1606          * least significant 24 bits are retained when converting it back.
1607          */
1608         ret = rte_cpu_to_be_32(val) >> 8;
1609 #else
1610         ret = val;
1611 #endif
1612         return ret;
1613 }
1614
1615 /**
1616  * Convert a mark to user mark.
1617  *
1618  * @param val
1619  *   Mark value to convert.
1620  *
1621  * @return
1622  *   Converted mark value.
1623  */
1624 static inline uint32_t
1625 mlx5_flow_mark_get(uint32_t val)
1626 {
1627         /*
1628          * Subtract one from the retrieved value. It was added by
1629          * mlx5_flow_mark_set() to distinguish unmarked flows.
1630          */
1631 #if RTE_BYTE_ORDER == RTE_LITTLE_ENDIAN
1632         return (val >> 8) - 1;
1633 #else
1634         return val - 1;
1635 #endif
1636 }
1637
1638 #endif /* RTE_PMD_MLX5_PRM_H_ */