drivers/net/mlx5/mlx5_prm.h

   1 /* SPDX-License-Identifier: BSD-3-Clause
   2  * Copyright 2016 6WIND S.A.
   3  * Copyright 2016 Mellanox Technologies, Ltd
   4  */
   5
   6 #ifndef RTE_PMD_MLX5_PRM_H_
   7 #define RTE_PMD_MLX5_PRM_H_
   8
   9 #include <assert.h>
  10
  11 /* Verbs header. */
  12 /* ISO C doesn't support unnamed structs/unions, disabling -pedantic. */
  13 #ifdef PEDANTIC
  14 #pragma GCC diagnostic ignored "-Wpedantic"
  15 #endif
  16 #include <infiniband/mlx5dv.h>
  17 #ifdef PEDANTIC
  18 #pragma GCC diagnostic error "-Wpedantic"
  19 #endif
  20
  21 #include <rte_vect.h>
  22 #include "mlx5_autoconf.h"
  23
  24 /* RSS hash key size. */
  25 #define MLX5_RSS_HASH_KEY_LEN 40
  26
  27 /* Get CQE owner bit. */
  28 #define MLX5_CQE_OWNER(op_own) ((op_own) & MLX5_CQE_OWNER_MASK)
  29
  30 /* Get CQE format. */
  31 #define MLX5_CQE_FORMAT(op_own) (((op_own) & MLX5E_CQE_FORMAT_MASK) >> 2)
  32
  33 /* Get CQE opcode. */
  34 #define MLX5_CQE_OPCODE(op_own) (((op_own) & 0xf0) >> 4)
  35
  36 /* Get CQE solicited event. */
  37 #define MLX5_CQE_SE(op_own) (((op_own) >> 1) & 1)
  38
  39 /* Invalidate a CQE. */
  40 #define MLX5_CQE_INVALIDATE (MLX5_CQE_INVALID << 4)
  41
  42 /* Maximum number of packets a multi-packet WQE can handle. */
  43 #define MLX5_MPW_DSEG_MAX 5
  44
  45 /* WQE DWORD size */
  46 #define MLX5_WQE_DWORD_SIZE 16
  47
  48 /* WQE size */
  49 #define MLX5_WQE_SIZE (4 * MLX5_WQE_DWORD_SIZE)
  50
  51 /* Max size of a WQE session. */
  52 #define MLX5_WQE_SIZE_MAX 960U
  53
  54 /* Compute the number of DS. */
  55 #define MLX5_WQE_DS(n) \
  56         (((n) + MLX5_WQE_DWORD_SIZE - 1) / MLX5_WQE_DWORD_SIZE)
  57
  58 /* Room for inline data in multi-packet WQE. */
  59 #define MLX5_MWQE64_INL_DATA 28
  60
  61 /* Default minimum number of Tx queues for inlining packets. */
  62 #define MLX5_EMPW_MIN_TXQS 8
  63
  64 /* Default max packet length to be inlined. */
  65 #define MLX5_EMPW_MAX_INLINE_LEN (4U * MLX5_WQE_SIZE)
  66
  67
  68 #define MLX5_OPC_MOD_ENHANCED_MPSW 0
  69 #define MLX5_OPCODE_ENHANCED_MPSW 0x29
  70
  71 /* CQE value to inform that VLAN is stripped. */
  72 #define MLX5_CQE_VLAN_STRIPPED (1u << 0)
  73
  74 /* IPv4 options. */
  75 #define MLX5_CQE_RX_IP_EXT_OPTS_PACKET (1u << 1)
  76
  77 /* IPv6 packet. */
  78 #define MLX5_CQE_RX_IPV6_PACKET (1u << 2)
  79
  80 /* IPv4 packet. */
  81 #define MLX5_CQE_RX_IPV4_PACKET (1u << 3)
  82
  83 /* TCP packet. */
  84 #define MLX5_CQE_RX_TCP_PACKET (1u << 4)
  85
  86 /* UDP packet. */
  87 #define MLX5_CQE_RX_UDP_PACKET (1u << 5)
  88
  89 /* IP is fragmented. */
  90 #define MLX5_CQE_RX_IP_FRAG_PACKET (1u << 7)
  91
  92 /* L2 header is valid. */
  93 #define MLX5_CQE_RX_L2_HDR_VALID (1u << 8)
  94
  95 /* L3 header is valid. */
  96 #define MLX5_CQE_RX_L3_HDR_VALID (1u << 9)
  97
  98 /* L4 header is valid. */
  99 #define MLX5_CQE_RX_L4_HDR_VALID (1u << 10)
 100
 101 /* Outer packet, 0 IPv4, 1 IPv6. */
 102 #define MLX5_CQE_RX_OUTER_PACKET (1u << 1)
 103
 104 /* Tunnel packet bit in the CQE. */
 105 #define MLX5_CQE_RX_TUNNEL_PACKET (1u << 0)
 106
 107 /* Inner L3 checksum offload (Tunneled packets only). */
 108 #define MLX5_ETH_WQE_L3_INNER_CSUM (1u << 4)
 109
 110 /* Inner L4 checksum offload (Tunneled packets only). */
 111 #define MLX5_ETH_WQE_L4_INNER_CSUM (1u << 5)
 112
 113 /* Outer L4 type is TCP. */
 114 #define MLX5_ETH_WQE_L4_OUTER_TCP  (0u << 5)
 115
 116 /* Outer L4 type is UDP. */
 117 #define MLX5_ETH_WQE_L4_OUTER_UDP  (1u << 5)
 118
 119 /* Outer L3 type is IPV4. */
 120 #define MLX5_ETH_WQE_L3_OUTER_IPV4 (0u << 4)
 121
 122 /* Outer L3 type is IPV6. */
 123 #define MLX5_ETH_WQE_L3_OUTER_IPV6 (1u << 4)
 124
 125 /* Inner L4 type is TCP. */
 126 #define MLX5_ETH_WQE_L4_INNER_TCP (0u << 1)
 127
 128 /* Inner L4 type is UDP. */
 129 #define MLX5_ETH_WQE_L4_INNER_UDP (1u << 1)
 130
 131 /* Inner L3 type is IPV4. */
 132 #define MLX5_ETH_WQE_L3_INNER_IPV4 (0u << 0)
 133
 134 /* Inner L3 type is IPV6. */
 135 #define MLX5_ETH_WQE_L3_INNER_IPV6 (1u << 0)
 136
 137 /* Is flow mark valid. */
 138 #if RTE_BYTE_ORDER == RTE_LITTLE_ENDIAN
 139 #define MLX5_FLOW_MARK_IS_VALID(val) ((val) & 0xffffff00)
 140 #else
 141 #define MLX5_FLOW_MARK_IS_VALID(val) ((val) & 0xffffff)
 142 #endif
 143
 144 /* INVALID is used by packets matching no flow rules. */
 145 #define MLX5_FLOW_MARK_INVALID 0
 146
 147 /* Maximum allowed value to mark a packet. */
 148 #define MLX5_FLOW_MARK_MAX 0xfffff0
 149
 150 /* Default mark value used when none is provided. */
 151 #define MLX5_FLOW_MARK_DEFAULT 0xffffff
 152
 153 /* Maximum number of DS in WQE. */
 154 #define MLX5_DSEG_MAX 63
 155
 156 /* Subset of struct mlx5_wqe_eth_seg. */
 157 struct mlx5_wqe_eth_seg_small {
 158         uint32_t rsvd0;
 159         uint8_t cs_flags;
 160         uint8_t rsvd1;
 161         uint16_t mss;
 162         uint32_t flow_table_metadata;
 163         uint16_t inline_hdr_sz;
 164         uint8_t inline_hdr[2];
 165 } __rte_aligned(MLX5_WQE_DWORD_SIZE);
 166
 167 struct mlx5_wqe_inl_small {
 168         uint32_t byte_cnt;
 169         uint8_t raw;
 170 } __rte_aligned(MLX5_WQE_DWORD_SIZE);
 171
 172 struct mlx5_wqe_ctrl {
 173         uint32_t ctrl0;
 174         uint32_t ctrl1;
 175         uint32_t ctrl2;
 176         uint32_t ctrl3;
 177 } __rte_aligned(MLX5_WQE_DWORD_SIZE);
 178
 179 /* Small common part of the WQE. */
 180 struct mlx5_wqe {
 181         uint32_t ctrl[4];
 182         struct mlx5_wqe_eth_seg_small eseg;
 183 };
 184
 185 /* Vectorize WQE header. */
 186 struct mlx5_wqe_v {
 187         rte_v128u32_t ctrl;
 188         rte_v128u32_t eseg;
 189 };
 190
 191 /* WQE. */
 192 struct mlx5_wqe64 {
 193         struct mlx5_wqe hdr;
 194         uint8_t raw[32];
 195 } __rte_aligned(MLX5_WQE_SIZE);
 196
 197 /* MPW mode. */
 198 enum mlx5_mpw_mode {
 199         MLX5_MPW_DISABLED,
 200         MLX5_MPW,
 201         MLX5_MPW_ENHANCED, /* Enhanced Multi-Packet Send WQE, a.k.a MPWv2. */
 202 };
 203
 204 /* MPW session status. */
 205 enum mlx5_mpw_state {
 206         MLX5_MPW_STATE_OPENED,
 207         MLX5_MPW_INL_STATE_OPENED,
 208         MLX5_MPW_ENHANCED_STATE_OPENED,
 209         MLX5_MPW_STATE_CLOSED,
 210 };
 211
 212 /* MPW session descriptor. */
 213 struct mlx5_mpw {
 214         enum mlx5_mpw_state state;
 215         unsigned int pkts_n;
 216         unsigned int len;
 217         unsigned int total_len;
 218         volatile struct mlx5_wqe *wqe;
 219         union {
 220                 volatile struct mlx5_wqe_data_seg *dseg[MLX5_MPW_DSEG_MAX];
 221                 volatile uint8_t *raw;
 222         } data;
 223 };
 224
 225 /* WQE for Multi-Packet RQ. */
 226 struct mlx5_wqe_mprq {
 227         struct mlx5_wqe_srq_next_seg next_seg;
 228         struct mlx5_wqe_data_seg dseg;
 229 };
 230
 231 #define MLX5_MPRQ_LEN_MASK 0x000ffff
 232 #define MLX5_MPRQ_LEN_SHIFT 0
 233 #define MLX5_MPRQ_STRIDE_NUM_MASK 0x3fff0000
 234 #define MLX5_MPRQ_STRIDE_NUM_SHIFT 16
 235 #define MLX5_MPRQ_FILLER_MASK 0x80000000
 236 #define MLX5_MPRQ_FILLER_SHIFT 31
 237
 238 #define MLX5_MPRQ_STRIDE_SHIFT_BYTE 2
 239
 240 /* CQ element structure - should be equal to the cache line size */
 241 struct mlx5_cqe {
 242 #if (RTE_CACHE_LINE_SIZE == 128)
 243         uint8_t padding[64];
 244 #endif
 245         uint8_t pkt_info;
 246         uint8_t rsvd0;
 247         uint16_t wqe_id;
 248         uint8_t rsvd3[8];
 249         uint32_t rx_hash_res;
 250         uint8_t rx_hash_type;
 251         uint8_t rsvd1[11];
 252         uint16_t hdr_type_etc;
 253         uint16_t vlan_info;
 254         uint8_t rsvd2[12];
 255         uint32_t byte_cnt;
 256         uint64_t timestamp;
 257         uint32_t sop_drop_qpn;
 258         uint16_t wqe_counter;
 259         uint8_t rsvd4;
 260         uint8_t op_own;
 261 };
 262
 263 /* Adding direct verbs to data-path. */
 264
 265 /* CQ sequence number mask. */
 266 #define MLX5_CQ_SQN_MASK 0x3
 267
 268 /* CQ sequence number index. */
 269 #define MLX5_CQ_SQN_OFFSET 28
 270
 271 /* CQ doorbell index mask. */
 272 #define MLX5_CI_MASK 0xffffff
 273
 274 /* CQ doorbell offset. */
 275 #define MLX5_CQ_ARM_DB 1
 276
 277 /* CQ doorbell offset*/
 278 #define MLX5_CQ_DOORBELL 0x20
 279
 280 /* CQE format value. */
 281 #define MLX5_COMPRESSED 0x3
 282
 283 /* Write a specific data value to a field. */
 284 #define MLX5_MODIFICATION_TYPE_SET 1
 285
 286 /* Add a specific data value to a field. */
 287 #define MLX5_MODIFICATION_TYPE_ADD 2
 288
 289 /* The field of packet to be modified. */
 290 enum mlx5_modification_field {
 291         MLX5_MODI_OUT_SMAC_47_16 = 1,
 292         MLX5_MODI_OUT_SMAC_15_0,
 293         MLX5_MODI_OUT_ETHERTYPE,
 294         MLX5_MODI_OUT_DMAC_47_16,
 295         MLX5_MODI_OUT_DMAC_15_0,
 296         MLX5_MODI_OUT_IP_DSCP,
 297         MLX5_MODI_OUT_TCP_FLAGS,
 298         MLX5_MODI_OUT_TCP_SPORT,
 299         MLX5_MODI_OUT_TCP_DPORT,
 300         MLX5_MODI_OUT_IPV4_TTL,
 301         MLX5_MODI_OUT_UDP_SPORT,
 302         MLX5_MODI_OUT_UDP_DPORT,
 303         MLX5_MODI_OUT_SIPV6_127_96,
 304         MLX5_MODI_OUT_SIPV6_95_64,
 305         MLX5_MODI_OUT_SIPV6_63_32,
 306         MLX5_MODI_OUT_SIPV6_31_0,
 307         MLX5_MODI_OUT_DIPV6_127_96,
 308         MLX5_MODI_OUT_DIPV6_95_64,
 309         MLX5_MODI_OUT_DIPV6_63_32,
 310         MLX5_MODI_OUT_DIPV6_31_0,
 311         MLX5_MODI_OUT_SIPV4,
 312         MLX5_MODI_OUT_DIPV4,
 313         MLX5_MODI_IN_SMAC_47_16 = 0x31,
 314         MLX5_MODI_IN_SMAC_15_0,
 315         MLX5_MODI_IN_ETHERTYPE,
 316         MLX5_MODI_IN_DMAC_47_16,
 317         MLX5_MODI_IN_DMAC_15_0,
 318         MLX5_MODI_IN_IP_DSCP,
 319         MLX5_MODI_IN_TCP_FLAGS,
 320         MLX5_MODI_IN_TCP_SPORT,
 321         MLX5_MODI_IN_TCP_DPORT,
 322         MLX5_MODI_IN_IPV4_TTL,
 323         MLX5_MODI_IN_UDP_SPORT,
 324         MLX5_MODI_IN_UDP_DPORT,
 325         MLX5_MODI_IN_SIPV6_127_96,
 326         MLX5_MODI_IN_SIPV6_95_64,
 327         MLX5_MODI_IN_SIPV6_63_32,
 328         MLX5_MODI_IN_SIPV6_31_0,
 329         MLX5_MODI_IN_DIPV6_127_96,
 330         MLX5_MODI_IN_DIPV6_95_64,
 331         MLX5_MODI_IN_DIPV6_63_32,
 332         MLX5_MODI_IN_DIPV6_31_0,
 333         MLX5_MODI_IN_SIPV4,
 334         MLX5_MODI_IN_DIPV4,
 335         MLX5_MODI_OUT_IPV6_HOPLIMIT,
 336         MLX5_MODI_IN_IPV6_HOPLIMIT,
 337         MLX5_MODI_META_DATA_REG_A,
 338         MLX5_MODI_META_DATA_REG_B = 0x50,
 339 };
 340
 341 /* Modification sub command. */
 342 struct mlx5_modification_cmd {
 343         union {
 344                 uint32_t data0;
 345                 struct {
 346                         unsigned int length:5;
 347                         unsigned int rsvd0:3;
 348                         unsigned int offset:5;
 349                         unsigned int rsvd1:3;
 350                         unsigned int field:12;
 351                         unsigned int action_type:4;
 352                 };
 353         };
 354         union {
 355                 uint32_t data1;
 356                 uint8_t data[4];
 357         };
 358 };
 359
 360 typedef uint32_t u32;
 361 typedef uint16_t u16;
 362 typedef uint8_t u8;
 363
 364 #define __mlx5_nullp(typ) ((struct mlx5_ifc_##typ##_bits *)0)
 365 #define __mlx5_bit_sz(typ, fld) sizeof(__mlx5_nullp(typ)->fld)
 366 #define __mlx5_bit_off(typ, fld) ((unsigned int)(unsigned long) \
 367                                   (&(__mlx5_nullp(typ)->fld)))
 368 #define __mlx5_dw_bit_off(typ, fld) (32 - __mlx5_bit_sz(typ, fld) - \
 369                                     (__mlx5_bit_off(typ, fld) & 0x1f))
 370 #define __mlx5_dw_off(typ, fld) (__mlx5_bit_off(typ, fld) / 32)
 371 #define __mlx5_64_off(typ, fld) (__mlx5_bit_off(typ, fld) / 64)
 372 #define __mlx5_dw_mask(typ, fld) (__mlx5_mask(typ, fld) << \
 373                                   __mlx5_dw_bit_off(typ, fld))
 374 #define __mlx5_mask(typ, fld) ((u32)((1ull << __mlx5_bit_sz(typ, fld)) - 1))
 375 #define __mlx5_16_off(typ, fld) (__mlx5_bit_off(typ, fld) / 16)
 376 #define __mlx5_16_bit_off(typ, fld) (16 - __mlx5_bit_sz(typ, fld) - \
 377                                     (__mlx5_bit_off(typ, fld) & 0xf))
 378 #define __mlx5_mask16(typ, fld) ((u16)((1ull << __mlx5_bit_sz(typ, fld)) - 1))
 379 #define MLX5_ST_SZ_BYTES(typ) (sizeof(struct mlx5_ifc_##typ##_bits) / 8)
 380 #define MLX5_ST_SZ_DW(typ) (sizeof(struct mlx5_ifc_##typ##_bits) / 32)
 381 #define MLX5_ST_SZ_DB(typ) (sizeof(struct mlx5_ifc_##typ##_bits) / 8)
 382 #define MLX5_BYTE_OFF(typ, fld) (__mlx5_bit_off(typ, fld) / 8)
 383 #define MLX5_ADDR_OF(typ, p, fld) ((char *)(p) + MLX5_BYTE_OFF(typ, fld))
 384
 385 /* insert a value to a struct */
 386 #define MLX5_SET(typ, p, fld, v) \
 387         do { \
 388                 u32 _v = v; \
 389                 *((__be32 *)(p) + __mlx5_dw_off(typ, fld)) = \
 390                 rte_cpu_to_be_32((rte_be_to_cpu_32(*((u32 *)(p) + \
 391                                   __mlx5_dw_off(typ, fld))) & \
 392                                   (~__mlx5_dw_mask(typ, fld))) | \
 393                                  (((_v) & __mlx5_mask(typ, fld)) << \
 394                                    __mlx5_dw_bit_off(typ, fld))); \
 395         } while (0)
 396 #define MLX5_GET(typ, p, fld) \
 397         ((rte_be_to_cpu_32(*((__be32 *)(p) +\
 398         __mlx5_dw_off(typ, fld))) >> __mlx5_dw_bit_off(typ, fld)) & \
 399         __mlx5_mask(typ, fld))
 400 #define MLX5_GET16(typ, p, fld) \
 401         ((rte_be_to_cpu_16(*((__be16 *)(p) + \
 402           __mlx5_16_off(typ, fld))) >> __mlx5_16_bit_off(typ, fld)) & \
 403          __mlx5_mask16(typ, fld))
 404 #define MLX5_GET64(typ, p, fld) rte_be_to_cpu_64(*((__be64 *)(p) + \
 405                                                    __mlx5_64_off(typ, fld)))
 406 #define MLX5_FLD_SZ_BYTES(typ, fld) (__mlx5_bit_sz(typ, fld) / 8)
 407
 408 struct mlx5_ifc_fte_match_set_misc_bits {
 409         u8 reserved_at_0[0x8];
 410         u8 source_sqn[0x18];
 411         u8 reserved_at_20[0x10];
 412         u8 source_port[0x10];
 413         u8 outer_second_prio[0x3];
 414         u8 outer_second_cfi[0x1];
 415         u8 outer_second_vid[0xc];
 416         u8 inner_second_prio[0x3];
 417         u8 inner_second_cfi[0x1];
 418         u8 inner_second_vid[0xc];
 419         u8 outer_second_cvlan_tag[0x1];
 420         u8 inner_second_cvlan_tag[0x1];
 421         u8 outer_second_svlan_tag[0x1];
 422         u8 inner_second_svlan_tag[0x1];
 423         u8 reserved_at_64[0xc];
 424         u8 gre_protocol[0x10];
 425         u8 gre_key_h[0x18];
 426         u8 gre_key_l[0x8];
 427         u8 vxlan_vni[0x18];
 428         u8 reserved_at_b8[0x8];
 429         u8 reserved_at_c0[0x20];
 430         u8 reserved_at_e0[0xc];
 431         u8 outer_ipv6_flow_label[0x14];
 432         u8 reserved_at_100[0xc];
 433         u8 inner_ipv6_flow_label[0x14];
 434         u8 reserved_at_120[0xe0];
 435 };
 436
 437 struct mlx5_ifc_ipv4_layout_bits {
 438         u8 reserved_at_0[0x60];
 439         u8 ipv4[0x20];
 440 };
 441
 442 struct mlx5_ifc_ipv6_layout_bits {
 443         u8 ipv6[16][0x8];
 444 };
 445
 446 union mlx5_ifc_ipv6_layout_ipv4_layout_auto_bits {
 447         struct mlx5_ifc_ipv6_layout_bits ipv6_layout;
 448         struct mlx5_ifc_ipv4_layout_bits ipv4_layout;
 449         u8 reserved_at_0[0x80];
 450 };
 451
 452 struct mlx5_ifc_fte_match_set_lyr_2_4_bits {
 453         u8 smac_47_16[0x20];
 454         u8 smac_15_0[0x10];
 455         u8 ethertype[0x10];
 456         u8 dmac_47_16[0x20];
 457         u8 dmac_15_0[0x10];
 458         u8 first_prio[0x3];
 459         u8 first_cfi[0x1];
 460         u8 first_vid[0xc];
 461         u8 ip_protocol[0x8];
 462         u8 ip_dscp[0x6];
 463         u8 ip_ecn[0x2];
 464         u8 cvlan_tag[0x1];
 465         u8 svlan_tag[0x1];
 466         u8 frag[0x1];
 467         u8 ip_version[0x4];
 468         u8 tcp_flags[0x9];
 469         u8 tcp_sport[0x10];
 470         u8 tcp_dport[0x10];
 471         u8 reserved_at_c0[0x20];
 472         u8 udp_sport[0x10];
 473         u8 udp_dport[0x10];
 474         union mlx5_ifc_ipv6_layout_ipv4_layout_auto_bits src_ipv4_src_ipv6;
 475         union mlx5_ifc_ipv6_layout_ipv4_layout_auto_bits dst_ipv4_dst_ipv6;
 476 };
 477
 478 struct mlx5_ifc_fte_match_mpls_bits {
 479         u8 mpls_label[0x14];
 480         u8 mpls_exp[0x3];
 481         u8 mpls_s_bos[0x1];
 482         u8 mpls_ttl[0x8];
 483 };
 484
 485 struct mlx5_ifc_fte_match_set_misc2_bits {
 486         struct mlx5_ifc_fte_match_mpls_bits outer_first_mpls;
 487         struct mlx5_ifc_fte_match_mpls_bits inner_first_mpls;
 488         struct mlx5_ifc_fte_match_mpls_bits outer_first_mpls_over_gre;
 489         struct mlx5_ifc_fte_match_mpls_bits outer_first_mpls_over_udp;
 490         u8 reserved_at_80[0x100];
 491         u8 metadata_reg_a[0x20];
 492         u8 reserved_at_1a0[0x60];
 493 };
 494
 495 /* Flow matcher. */
 496 struct mlx5_ifc_fte_match_param_bits {
 497         struct mlx5_ifc_fte_match_set_lyr_2_4_bits outer_headers;
 498         struct mlx5_ifc_fte_match_set_misc_bits misc_parameters;
 499         struct mlx5_ifc_fte_match_set_lyr_2_4_bits inner_headers;
 500         struct mlx5_ifc_fte_match_set_misc2_bits misc_parameters_2;
 501         u8 reserved_at_800[0x800];
 502 };
 503
 504 enum {
 505         MLX5_MATCH_CRITERIA_ENABLE_OUTER_BIT,
 506         MLX5_MATCH_CRITERIA_ENABLE_MISC_BIT,
 507         MLX5_MATCH_CRITERIA_ENABLE_INNER_BIT,
 508         MLX5_MATCH_CRITERIA_ENABLE_MISC2_BIT
 509 };
 510
 511 enum {
 512         MLX5_CMD_OP_ALLOC_FLOW_COUNTER = 0x939,
 513         MLX5_CMD_OP_QUERY_FLOW_COUNTER = 0x93b,
 514 };
 515
 516 /* Flow counters. */
 517 struct mlx5_ifc_alloc_flow_counter_out_bits {
 518         u8         status[0x8];
 519         u8         reserved_at_8[0x18];
 520         u8         syndrome[0x20];
 521         u8         flow_counter_id[0x20];
 522         u8         reserved_at_60[0x20];
 523 };
 524
 525 struct mlx5_ifc_alloc_flow_counter_in_bits {
 526         u8         opcode[0x10];
 527         u8         reserved_at_10[0x10];
 528         u8         reserved_at_20[0x10];
 529         u8         op_mod[0x10];
 530         u8         reserved_at_40[0x40];
 531 };
 532
 533 struct mlx5_ifc_dealloc_flow_counter_out_bits {
 534         u8         status[0x8];
 535         u8         reserved_at_8[0x18];
 536         u8         syndrome[0x20];
 537         u8         reserved_at_40[0x40];
 538 };
 539
 540 struct mlx5_ifc_dealloc_flow_counter_in_bits {
 541         u8         opcode[0x10];
 542         u8         reserved_at_10[0x10];
 543         u8         reserved_at_20[0x10];
 544         u8         op_mod[0x10];
 545         u8         flow_counter_id[0x20];
 546         u8         reserved_at_60[0x20];
 547 };
 548
 549 struct mlx5_ifc_traffic_counter_bits {
 550         u8         packets[0x40];
 551         u8         octets[0x40];
 552 };
 553
 554 struct mlx5_ifc_query_flow_counter_out_bits {
 555         u8         status[0x8];
 556         u8         reserved_at_8[0x18];
 557         u8         syndrome[0x20];
 558         u8         reserved_at_40[0x40];
 559         struct mlx5_ifc_traffic_counter_bits flow_statistics[];
 560 };
 561
 562 struct mlx5_ifc_query_flow_counter_in_bits {
 563         u8         opcode[0x10];
 564         u8         reserved_at_10[0x10];
 565         u8         reserved_at_20[0x10];
 566         u8         op_mod[0x10];
 567         u8         reserved_at_40[0x80];
 568         u8         clear[0x1];
 569         u8         reserved_at_c1[0xf];
 570         u8         num_of_counters[0x10];
 571         u8         flow_counter_id[0x20];
 572 };
 573
 574 /* CQE format mask. */
 575 #define MLX5E_CQE_FORMAT_MASK 0xc
 576
 577 /* MPW opcode. */
 578 #define MLX5_OPC_MOD_MPW 0x01
 579
 580 /* Compressed Rx CQE structure. */
 581 struct mlx5_mini_cqe8 {
 582         union {
 583                 uint32_t rx_hash_result;
 584                 struct {
 585                         uint16_t checksum;
 586                         uint16_t stride_idx;
 587                 };
 588                 struct {
 589                         uint16_t wqe_counter;
 590                         uint8_t  s_wqe_opcode;
 591                         uint8_t  reserved;
 592                 } s_wqe_info;
 593         };
 594         uint32_t byte_cnt;
 595 };
 596
 597 /**
 598  * Convert a user mark to flow mark.
 599  *
 600  * @param val
 601  *   Mark value to convert.
 602  *
 603  * @return
 604  *   Converted mark value.
 605  */
 606 static inline uint32_t
 607 mlx5_flow_mark_set(uint32_t val)
 608 {
 609         uint32_t ret;
 610
 611         /*
 612          * Add one to the user value to differentiate un-marked flows from
 613          * marked flows, if the ID is equal to MLX5_FLOW_MARK_DEFAULT it
 614          * remains untouched.
 615          */
 616         if (val != MLX5_FLOW_MARK_DEFAULT)
 617                 ++val;
 618 #if RTE_BYTE_ORDER == RTE_LITTLE_ENDIAN
 619         /*
 620          * Mark is 24 bits (minus reserved values) but is stored on a 32 bit
 621          * word, byte-swapped by the kernel on little-endian systems. In this
 622          * case, left-shifting the resulting big-endian value ensures the
 623          * least significant 24 bits are retained when converting it back.
 624          */
 625         ret = rte_cpu_to_be_32(val) >> 8;
 626 #else
 627         ret = val;
 628 #endif
 629         return ret;
 630 }
 631
 632 /**
 633  * Convert a mark to user mark.
 634  *
 635  * @param val
 636  *   Mark value to convert.
 637  *
 638  * @return
 639  *   Converted mark value.
 640  */
 641 static inline uint32_t
 642 mlx5_flow_mark_get(uint32_t val)
 643 {
 644         /*
 645          * Subtract one from the retrieved value. It was added by
 646          * mlx5_flow_mark_set() to distinguish unmarked flows.
 647          */
 648 #if RTE_BYTE_ORDER == RTE_LITTLE_ENDIAN
 649         return (val >> 8) - 1;
 650 #else
 651         return val - 1;
 652 #endif
 653 }
 654
 655 #endif /* RTE_PMD_MLX5_PRM_H_ */