drivers/net/mlx5/mlx5_prm.h

   1 /* SPDX-License-Identifier: BSD-3-Clause
   2  * Copyright 2016 6WIND S.A.
   3  * Copyright 2016 Mellanox Technologies, Ltd
   4  */
   5
   6 #ifndef RTE_PMD_MLX5_PRM_H_
   7 #define RTE_PMD_MLX5_PRM_H_
   8
   9 #include <assert.h>
  10
  11 /* Verbs header. */
  12 /* ISO C doesn't support unnamed structs/unions, disabling -pedantic. */
  13 #ifdef PEDANTIC
  14 #pragma GCC diagnostic ignored "-Wpedantic"
  15 #endif
  16 #include <infiniband/mlx5dv.h>
  17 #ifdef PEDANTIC
  18 #pragma GCC diagnostic error "-Wpedantic"
  19 #endif
  20
  21 #include <rte_vect.h>
  22 #include "mlx5_autoconf.h"
  23
  24 /* RSS hash key size. */
  25 #define MLX5_RSS_HASH_KEY_LEN 40
  26
  27 /* Get CQE owner bit. */
  28 #define MLX5_CQE_OWNER(op_own) ((op_own) & MLX5_CQE_OWNER_MASK)
  29
  30 /* Get CQE format. */
  31 #define MLX5_CQE_FORMAT(op_own) (((op_own) & MLX5E_CQE_FORMAT_MASK) >> 2)
  32
  33 /* Get CQE opcode. */
  34 #define MLX5_CQE_OPCODE(op_own) (((op_own) & 0xf0) >> 4)
  35
  36 /* Get CQE solicited event. */
  37 #define MLX5_CQE_SE(op_own) (((op_own) >> 1) & 1)
  38
  39 /* Invalidate a CQE. */
  40 #define MLX5_CQE_INVALIDATE (MLX5_CQE_INVALID << 4)
  41
  42 /* WQE DWORD size */
  43 #define MLX5_WQE_DWORD_SIZE 16
  44
  45 /* WQE size */
  46 #define MLX5_WQE_SIZE (4 * MLX5_WQE_DWORD_SIZE)
  47
  48 #define MLX5_OPC_MOD_ENHANCED_MPSW 0
  49 #define MLX5_OPCODE_ENHANCED_MPSW 0x29
  50
  51 /* CQE value to inform that VLAN is stripped. */
  52 #define MLX5_CQE_VLAN_STRIPPED (1u << 0)
  53
  54 /* IPv4 options. */
  55 #define MLX5_CQE_RX_IP_EXT_OPTS_PACKET (1u << 1)
  56
  57 /* IPv6 packet. */
  58 #define MLX5_CQE_RX_IPV6_PACKET (1u << 2)
  59
  60 /* IPv4 packet. */
  61 #define MLX5_CQE_RX_IPV4_PACKET (1u << 3)
  62
  63 /* TCP packet. */
  64 #define MLX5_CQE_RX_TCP_PACKET (1u << 4)
  65
  66 /* UDP packet. */
  67 #define MLX5_CQE_RX_UDP_PACKET (1u << 5)
  68
  69 /* IP is fragmented. */
  70 #define MLX5_CQE_RX_IP_FRAG_PACKET (1u << 7)
  71
  72 /* L2 header is valid. */
  73 #define MLX5_CQE_RX_L2_HDR_VALID (1u << 8)
  74
  75 /* L3 header is valid. */
  76 #define MLX5_CQE_RX_L3_HDR_VALID (1u << 9)
  77
  78 /* L4 header is valid. */
  79 #define MLX5_CQE_RX_L4_HDR_VALID (1u << 10)
  80
  81 /* Outer packet, 0 IPv4, 1 IPv6. */
  82 #define MLX5_CQE_RX_OUTER_PACKET (1u << 1)
  83
  84 /* Tunnel packet bit in the CQE. */
  85 #define MLX5_CQE_RX_TUNNEL_PACKET (1u << 0)
  86
  87 /* Inner L3 checksum offload (Tunneled packets only). */
  88 #define MLX5_ETH_WQE_L3_INNER_CSUM (1u << 4)
  89
  90 /* Inner L4 checksum offload (Tunneled packets only). */
  91 #define MLX5_ETH_WQE_L4_INNER_CSUM (1u << 5)
  92
  93 /* Outer L4 type is TCP. */
  94 #define MLX5_ETH_WQE_L4_OUTER_TCP  (0u << 5)
  95
  96 /* Outer L4 type is UDP. */
  97 #define MLX5_ETH_WQE_L4_OUTER_UDP  (1u << 5)
  98
  99 /* Outer L3 type is IPV4. */
 100 #define MLX5_ETH_WQE_L3_OUTER_IPV4 (0u << 4)
 101
 102 /* Outer L3 type is IPV6. */
 103 #define MLX5_ETH_WQE_L3_OUTER_IPV6 (1u << 4)
 104
 105 /* Inner L4 type is TCP. */
 106 #define MLX5_ETH_WQE_L4_INNER_TCP (0u << 1)
 107
 108 /* Inner L4 type is UDP. */
 109 #define MLX5_ETH_WQE_L4_INNER_UDP (1u << 1)
 110
 111 /* Inner L3 type is IPV4. */
 112 #define MLX5_ETH_WQE_L3_INNER_IPV4 (0u << 0)
 113
 114 /* Inner L3 type is IPV6. */
 115 #define MLX5_ETH_WQE_L3_INNER_IPV6 (1u << 0)
 116
 117 /* Is flow mark valid. */
 118 #if RTE_BYTE_ORDER == RTE_LITTLE_ENDIAN
 119 #define MLX5_FLOW_MARK_IS_VALID(val) ((val) & 0xffffff00)
 120 #else
 121 #define MLX5_FLOW_MARK_IS_VALID(val) ((val) & 0xffffff)
 122 #endif
 123
 124 /* INVALID is used by packets matching no flow rules. */
 125 #define MLX5_FLOW_MARK_INVALID 0
 126
 127 /* Maximum allowed value to mark a packet. */
 128 #define MLX5_FLOW_MARK_MAX 0xfffff0
 129
 130 /* Default mark value used when none is provided. */
 131 #define MLX5_FLOW_MARK_DEFAULT 0xffffff
 132
 133 /* Maximum number of DS in WQE. */
 134 #define MLX5_DSEG_MAX 63
 135
 136 /* The completion mode offset in the WQE control segment line 2. */
 137 #define MLX5_COMP_MODE_OFFSET 2
 138
 139 /* Completion mode. */
 140 enum mlx5_completion_mode {
 141         MLX5_COMP_ONLY_ERR = 0x0,
 142         MLX5_COMP_ONLY_FIRST_ERR = 0x1,
 143         MLX5_COMP_ALWAYS = 0x2,
 144         MLX5_COMP_CQE_AND_EQE = 0x3,
 145 };
 146
 147 /* Small common part of the WQE. */
 148 struct mlx5_wqe {
 149         uint32_t ctrl[4];
 150 };
 151
 152 /* MPW mode. */
 153 enum mlx5_mpw_mode {
 154         MLX5_MPW_DISABLED,
 155         MLX5_MPW,
 156         MLX5_MPW_ENHANCED, /* Enhanced Multi-Packet Send WQE, a.k.a MPWv2. */
 157 };
 158
 159 /* WQE for Multi-Packet RQ. */
 160 struct mlx5_wqe_mprq {
 161         struct mlx5_wqe_srq_next_seg next_seg;
 162         struct mlx5_wqe_data_seg dseg;
 163 };
 164
 165 #define MLX5_MPRQ_LEN_MASK 0x000ffff
 166 #define MLX5_MPRQ_LEN_SHIFT 0
 167 #define MLX5_MPRQ_STRIDE_NUM_MASK 0x3fff0000
 168 #define MLX5_MPRQ_STRIDE_NUM_SHIFT 16
 169 #define MLX5_MPRQ_FILLER_MASK 0x80000000
 170 #define MLX5_MPRQ_FILLER_SHIFT 31
 171
 172 #define MLX5_MPRQ_STRIDE_SHIFT_BYTE 2
 173
 174 /* CQ element structure - should be equal to the cache line size */
 175 struct mlx5_cqe {
 176 #if (RTE_CACHE_LINE_SIZE == 128)
 177         uint8_t padding[64];
 178 #endif
 179         uint8_t pkt_info;
 180         uint8_t rsvd0;
 181         uint16_t wqe_id;
 182         uint8_t rsvd3[8];
 183         uint32_t rx_hash_res;
 184         uint8_t rx_hash_type;
 185         uint8_t rsvd1[11];
 186         uint16_t hdr_type_etc;
 187         uint16_t vlan_info;
 188         uint8_t rsvd2[12];
 189         uint32_t byte_cnt;
 190         uint64_t timestamp;
 191         uint32_t sop_drop_qpn;
 192         uint16_t wqe_counter;
 193         uint8_t rsvd4;
 194         uint8_t op_own;
 195 };
 196
 197 /* Adding direct verbs to data-path. */
 198
 199 /* CQ sequence number mask. */
 200 #define MLX5_CQ_SQN_MASK 0x3
 201
 202 /* CQ sequence number index. */
 203 #define MLX5_CQ_SQN_OFFSET 28
 204
 205 /* CQ doorbell index mask. */
 206 #define MLX5_CI_MASK 0xffffff
 207
 208 /* CQ doorbell offset. */
 209 #define MLX5_CQ_ARM_DB 1
 210
 211 /* CQ doorbell offset*/
 212 #define MLX5_CQ_DOORBELL 0x20
 213
 214 /* CQE format value. */
 215 #define MLX5_COMPRESSED 0x3
 216
 217 /* Write a specific data value to a field. */
 218 #define MLX5_MODIFICATION_TYPE_SET 1
 219
 220 /* Add a specific data value to a field. */
 221 #define MLX5_MODIFICATION_TYPE_ADD 2
 222
 223 /* The field of packet to be modified. */
 224 enum mlx5_modification_field {
 225         MLX5_MODI_OUT_SMAC_47_16 = 1,
 226         MLX5_MODI_OUT_SMAC_15_0,
 227         MLX5_MODI_OUT_ETHERTYPE,
 228         MLX5_MODI_OUT_DMAC_47_16,
 229         MLX5_MODI_OUT_DMAC_15_0,
 230         MLX5_MODI_OUT_IP_DSCP,
 231         MLX5_MODI_OUT_TCP_FLAGS,
 232         MLX5_MODI_OUT_TCP_SPORT,
 233         MLX5_MODI_OUT_TCP_DPORT,
 234         MLX5_MODI_OUT_IPV4_TTL,
 235         MLX5_MODI_OUT_UDP_SPORT,
 236         MLX5_MODI_OUT_UDP_DPORT,
 237         MLX5_MODI_OUT_SIPV6_127_96,
 238         MLX5_MODI_OUT_SIPV6_95_64,
 239         MLX5_MODI_OUT_SIPV6_63_32,
 240         MLX5_MODI_OUT_SIPV6_31_0,
 241         MLX5_MODI_OUT_DIPV6_127_96,
 242         MLX5_MODI_OUT_DIPV6_95_64,
 243         MLX5_MODI_OUT_DIPV6_63_32,
 244         MLX5_MODI_OUT_DIPV6_31_0,
 245         MLX5_MODI_OUT_SIPV4,
 246         MLX5_MODI_OUT_DIPV4,
 247         MLX5_MODI_IN_SMAC_47_16 = 0x31,
 248         MLX5_MODI_IN_SMAC_15_0,
 249         MLX5_MODI_IN_ETHERTYPE,
 250         MLX5_MODI_IN_DMAC_47_16,
 251         MLX5_MODI_IN_DMAC_15_0,
 252         MLX5_MODI_IN_IP_DSCP,
 253         MLX5_MODI_IN_TCP_FLAGS,
 254         MLX5_MODI_IN_TCP_SPORT,
 255         MLX5_MODI_IN_TCP_DPORT,
 256         MLX5_MODI_IN_IPV4_TTL,
 257         MLX5_MODI_IN_UDP_SPORT,
 258         MLX5_MODI_IN_UDP_DPORT,
 259         MLX5_MODI_IN_SIPV6_127_96,
 260         MLX5_MODI_IN_SIPV6_95_64,
 261         MLX5_MODI_IN_SIPV6_63_32,
 262         MLX5_MODI_IN_SIPV6_31_0,
 263         MLX5_MODI_IN_DIPV6_127_96,
 264         MLX5_MODI_IN_DIPV6_95_64,
 265         MLX5_MODI_IN_DIPV6_63_32,
 266         MLX5_MODI_IN_DIPV6_31_0,
 267         MLX5_MODI_IN_SIPV4,
 268         MLX5_MODI_IN_DIPV4,
 269         MLX5_MODI_OUT_IPV6_HOPLIMIT,
 270         MLX5_MODI_IN_IPV6_HOPLIMIT,
 271         MLX5_MODI_META_DATA_REG_A,
 272         MLX5_MODI_META_DATA_REG_B = 0x50,
 273         MLX5_MODI_META_REG_C_0,
 274         MLX5_MODI_META_REG_C_1,
 275         MLX5_MODI_META_REG_C_2,
 276         MLX5_MODI_META_REG_C_3,
 277         MLX5_MODI_META_REG_C_4,
 278         MLX5_MODI_META_REG_C_5,
 279         MLX5_MODI_META_REG_C_6,
 280         MLX5_MODI_META_REG_C_7,
 281         MLX5_MODI_OUT_TCP_SEQ_NUM,
 282         MLX5_MODI_IN_TCP_SEQ_NUM,
 283         MLX5_MODI_OUT_TCP_ACK_NUM,
 284         MLX5_MODI_IN_TCP_ACK_NUM = 0x5C,
 285 };
 286
 287 /* Modification sub command. */
 288 struct mlx5_modification_cmd {
 289         union {
 290                 uint32_t data0;
 291                 struct {
 292                         unsigned int length:5;
 293                         unsigned int rsvd0:3;
 294                         unsigned int offset:5;
 295                         unsigned int rsvd1:3;
 296                         unsigned int field:12;
 297                         unsigned int action_type:4;
 298                 };
 299         };
 300         union {
 301                 uint32_t data1;
 302                 uint8_t data[4];
 303         };
 304 };
 305
 306 typedef uint32_t u32;
 307 typedef uint16_t u16;
 308 typedef uint8_t u8;
 309
 310 #define __mlx5_nullp(typ) ((struct mlx5_ifc_##typ##_bits *)0)
 311 #define __mlx5_bit_sz(typ, fld) sizeof(__mlx5_nullp(typ)->fld)
 312 #define __mlx5_bit_off(typ, fld) ((unsigned int)(unsigned long) \
 313                                   (&(__mlx5_nullp(typ)->fld)))
 314 #define __mlx5_dw_bit_off(typ, fld) (32 - __mlx5_bit_sz(typ, fld) - \
 315                                     (__mlx5_bit_off(typ, fld) & 0x1f))
 316 #define __mlx5_dw_off(typ, fld) (__mlx5_bit_off(typ, fld) / 32)
 317 #define __mlx5_64_off(typ, fld) (__mlx5_bit_off(typ, fld) / 64)
 318 #define __mlx5_dw_mask(typ, fld) (__mlx5_mask(typ, fld) << \
 319                                   __mlx5_dw_bit_off(typ, fld))
 320 #define __mlx5_mask(typ, fld) ((u32)((1ull << __mlx5_bit_sz(typ, fld)) - 1))
 321 #define __mlx5_16_off(typ, fld) (__mlx5_bit_off(typ, fld) / 16)
 322 #define __mlx5_16_bit_off(typ, fld) (16 - __mlx5_bit_sz(typ, fld) - \
 323                                     (__mlx5_bit_off(typ, fld) & 0xf))
 324 #define __mlx5_mask16(typ, fld) ((u16)((1ull << __mlx5_bit_sz(typ, fld)) - 1))
 325 #define MLX5_ST_SZ_BYTES(typ) (sizeof(struct mlx5_ifc_##typ##_bits) / 8)
 326 #define MLX5_ST_SZ_DW(typ) (sizeof(struct mlx5_ifc_##typ##_bits) / 32)
 327 #define MLX5_BYTE_OFF(typ, fld) (__mlx5_bit_off(typ, fld) / 8)
 328 #define MLX5_ADDR_OF(typ, p, fld) ((char *)(p) + MLX5_BYTE_OFF(typ, fld))
 329
 330 /* insert a value to a struct */
 331 #define MLX5_SET(typ, p, fld, v) \
 332         do { \
 333                 u32 _v = v; \
 334                 *((__be32 *)(p) + __mlx5_dw_off(typ, fld)) = \
 335                 rte_cpu_to_be_32((rte_be_to_cpu_32(*((u32 *)(p) + \
 336                                   __mlx5_dw_off(typ, fld))) & \
 337                                   (~__mlx5_dw_mask(typ, fld))) | \
 338                                  (((_v) & __mlx5_mask(typ, fld)) << \
 339                                    __mlx5_dw_bit_off(typ, fld))); \
 340         } while (0)
 341
 342 #define MLX5_SET64(typ, p, fld, v) \
 343         do { \
 344                 assert(__mlx5_bit_sz(typ, fld) == 64); \
 345                 *((__be64 *)(p) + __mlx5_64_off(typ, fld)) = \
 346                         rte_cpu_to_be_64(v); \
 347         } while (0)
 348
 349 #define MLX5_GET(typ, p, fld) \
 350         ((rte_be_to_cpu_32(*((__be32 *)(p) +\
 351         __mlx5_dw_off(typ, fld))) >> __mlx5_dw_bit_off(typ, fld)) & \
 352         __mlx5_mask(typ, fld))
 353 #define MLX5_GET16(typ, p, fld) \
 354         ((rte_be_to_cpu_16(*((__be16 *)(p) + \
 355           __mlx5_16_off(typ, fld))) >> __mlx5_16_bit_off(typ, fld)) & \
 356          __mlx5_mask16(typ, fld))
 357 #define MLX5_GET64(typ, p, fld) rte_be_to_cpu_64(*((__be64 *)(p) + \
 358                                                    __mlx5_64_off(typ, fld)))
 359 #define MLX5_FLD_SZ_BYTES(typ, fld) (__mlx5_bit_sz(typ, fld) / 8)
 360
 361 struct mlx5_ifc_fte_match_set_misc_bits {
 362         u8 gre_c_present[0x1];
 363         u8 reserved_at_1[0x1];
 364         u8 gre_k_present[0x1];
 365         u8 gre_s_present[0x1];
 366         u8 source_vhci_port[0x4];
 367         u8 source_sqn[0x18];
 368         u8 reserved_at_20[0x10];
 369         u8 source_port[0x10];
 370         u8 outer_second_prio[0x3];
 371         u8 outer_second_cfi[0x1];
 372         u8 outer_second_vid[0xc];
 373         u8 inner_second_prio[0x3];
 374         u8 inner_second_cfi[0x1];
 375         u8 inner_second_vid[0xc];
 376         u8 outer_second_cvlan_tag[0x1];
 377         u8 inner_second_cvlan_tag[0x1];
 378         u8 outer_second_svlan_tag[0x1];
 379         u8 inner_second_svlan_tag[0x1];
 380         u8 reserved_at_64[0xc];
 381         u8 gre_protocol[0x10];
 382         u8 gre_key_h[0x18];
 383         u8 gre_key_l[0x8];
 384         u8 vxlan_vni[0x18];
 385         u8 reserved_at_b8[0x8];
 386         u8 reserved_at_c0[0x20];
 387         u8 reserved_at_e0[0xc];
 388         u8 outer_ipv6_flow_label[0x14];
 389         u8 reserved_at_100[0xc];
 390         u8 inner_ipv6_flow_label[0x14];
 391         u8 reserved_at_120[0xe0];
 392 };
 393
 394 struct mlx5_ifc_ipv4_layout_bits {
 395         u8 reserved_at_0[0x60];
 396         u8 ipv4[0x20];
 397 };
 398
 399 struct mlx5_ifc_ipv6_layout_bits {
 400         u8 ipv6[16][0x8];
 401 };
 402
 403 union mlx5_ifc_ipv6_layout_ipv4_layout_auto_bits {
 404         struct mlx5_ifc_ipv6_layout_bits ipv6_layout;
 405         struct mlx5_ifc_ipv4_layout_bits ipv4_layout;
 406         u8 reserved_at_0[0x80];
 407 };
 408
 409 struct mlx5_ifc_fte_match_set_lyr_2_4_bits {
 410         u8 smac_47_16[0x20];
 411         u8 smac_15_0[0x10];
 412         u8 ethertype[0x10];
 413         u8 dmac_47_16[0x20];
 414         u8 dmac_15_0[0x10];
 415         u8 first_prio[0x3];
 416         u8 first_cfi[0x1];
 417         u8 first_vid[0xc];
 418         u8 ip_protocol[0x8];
 419         u8 ip_dscp[0x6];
 420         u8 ip_ecn[0x2];
 421         u8 cvlan_tag[0x1];
 422         u8 svlan_tag[0x1];
 423         u8 frag[0x1];
 424         u8 ip_version[0x4];
 425         u8 tcp_flags[0x9];
 426         u8 tcp_sport[0x10];
 427         u8 tcp_dport[0x10];
 428         u8 reserved_at_c0[0x20];
 429         u8 udp_sport[0x10];
 430         u8 udp_dport[0x10];
 431         union mlx5_ifc_ipv6_layout_ipv4_layout_auto_bits src_ipv4_src_ipv6;
 432         union mlx5_ifc_ipv6_layout_ipv4_layout_auto_bits dst_ipv4_dst_ipv6;
 433 };
 434
 435 struct mlx5_ifc_fte_match_mpls_bits {
 436         u8 mpls_label[0x14];
 437         u8 mpls_exp[0x3];
 438         u8 mpls_s_bos[0x1];
 439         u8 mpls_ttl[0x8];
 440 };
 441
 442 struct mlx5_ifc_fte_match_set_misc2_bits {
 443         struct mlx5_ifc_fte_match_mpls_bits outer_first_mpls;
 444         struct mlx5_ifc_fte_match_mpls_bits inner_first_mpls;
 445         struct mlx5_ifc_fte_match_mpls_bits outer_first_mpls_over_gre;
 446         struct mlx5_ifc_fte_match_mpls_bits outer_first_mpls_over_udp;
 447         u8 reserved_at_80[0x100];
 448         u8 metadata_reg_a[0x20];
 449         u8 reserved_at_1a0[0x60];
 450 };
 451
 452 struct mlx5_ifc_fte_match_set_misc3_bits {
 453         u8 inner_tcp_seq_num[0x20];
 454         u8 outer_tcp_seq_num[0x20];
 455         u8 inner_tcp_ack_num[0x20];
 456         u8 outer_tcp_ack_num[0x20];
 457         u8 reserved_at_auto1[0x8];
 458         u8 outer_vxlan_gpe_vni[0x18];
 459         u8 outer_vxlan_gpe_next_protocol[0x8];
 460         u8 outer_vxlan_gpe_flags[0x8];
 461         u8 reserved_at_a8[0x10];
 462         u8 icmp_header_data[0x20];
 463         u8 icmpv6_header_data[0x20];
 464         u8 icmp_type[0x8];
 465         u8 icmp_code[0x8];
 466         u8 icmpv6_type[0x8];
 467         u8 icmpv6_code[0x8];
 468         u8 reserved_at_1a0[0xe0];
 469 };
 470
 471 /* Flow matcher. */
 472 struct mlx5_ifc_fte_match_param_bits {
 473         struct mlx5_ifc_fte_match_set_lyr_2_4_bits outer_headers;
 474         struct mlx5_ifc_fte_match_set_misc_bits misc_parameters;
 475         struct mlx5_ifc_fte_match_set_lyr_2_4_bits inner_headers;
 476         struct mlx5_ifc_fte_match_set_misc2_bits misc_parameters_2;
 477         struct mlx5_ifc_fte_match_set_misc3_bits misc_parameters_3;
 478 };
 479
 480 enum {
 481         MLX5_MATCH_CRITERIA_ENABLE_OUTER_BIT,
 482         MLX5_MATCH_CRITERIA_ENABLE_MISC_BIT,
 483         MLX5_MATCH_CRITERIA_ENABLE_INNER_BIT,
 484         MLX5_MATCH_CRITERIA_ENABLE_MISC2_BIT,
 485         MLX5_MATCH_CRITERIA_ENABLE_MISC3_BIT
 486 };
 487
 488 enum {
 489         MLX5_CMD_OP_QUERY_HCA_CAP = 0x100,
 490         MLX5_CMD_OP_CREATE_MKEY = 0x200,
 491         MLX5_CMD_OP_ALLOC_FLOW_COUNTER = 0x939,
 492         MLX5_CMD_OP_QUERY_FLOW_COUNTER = 0x93b,
 493 };
 494
 495 enum {
 496         MLX5_MKC_ACCESS_MODE_MTT   = 0x1,
 497 };
 498
 499 /* Flow counters. */
 500 struct mlx5_ifc_alloc_flow_counter_out_bits {
 501         u8         status[0x8];
 502         u8         reserved_at_8[0x18];
 503         u8         syndrome[0x20];
 504         u8         flow_counter_id[0x20];
 505         u8         reserved_at_60[0x20];
 506 };
 507
 508 struct mlx5_ifc_alloc_flow_counter_in_bits {
 509         u8         opcode[0x10];
 510         u8         reserved_at_10[0x10];
 511         u8         reserved_at_20[0x10];
 512         u8         op_mod[0x10];
 513         u8         flow_counter_id[0x20];
 514         u8         reserved_at_40[0x18];
 515         u8         flow_counter_bulk[0x8];
 516 };
 517
 518 struct mlx5_ifc_dealloc_flow_counter_out_bits {
 519         u8         status[0x8];
 520         u8         reserved_at_8[0x18];
 521         u8         syndrome[0x20];
 522         u8         reserved_at_40[0x40];
 523 };
 524
 525 struct mlx5_ifc_dealloc_flow_counter_in_bits {
 526         u8         opcode[0x10];
 527         u8         reserved_at_10[0x10];
 528         u8         reserved_at_20[0x10];
 529         u8         op_mod[0x10];
 530         u8         flow_counter_id[0x20];
 531         u8         reserved_at_60[0x20];
 532 };
 533
 534 struct mlx5_ifc_traffic_counter_bits {
 535         u8         packets[0x40];
 536         u8         octets[0x40];
 537 };
 538
 539 struct mlx5_ifc_query_flow_counter_out_bits {
 540         u8         status[0x8];
 541         u8         reserved_at_8[0x18];
 542         u8         syndrome[0x20];
 543         u8         reserved_at_40[0x40];
 544         struct mlx5_ifc_traffic_counter_bits flow_statistics[];
 545 };
 546
 547 struct mlx5_ifc_query_flow_counter_in_bits {
 548         u8         opcode[0x10];
 549         u8         reserved_at_10[0x10];
 550         u8         reserved_at_20[0x10];
 551         u8         op_mod[0x10];
 552         u8         reserved_at_40[0x20];
 553         u8         mkey[0x20];
 554         u8         address[0x40];
 555         u8         clear[0x1];
 556         u8         dump_to_memory[0x1];
 557         u8         num_of_counters[0x1e];
 558         u8         flow_counter_id[0x20];
 559 };
 560
 561 struct mlx5_ifc_mkc_bits {
 562         u8         reserved_at_0[0x1];
 563         u8         free[0x1];
 564         u8         reserved_at_2[0x1];
 565         u8         access_mode_4_2[0x3];
 566         u8         reserved_at_6[0x7];
 567         u8         relaxed_ordering_write[0x1];
 568         u8         reserved_at_e[0x1];
 569         u8         small_fence_on_rdma_read_response[0x1];
 570         u8         umr_en[0x1];
 571         u8         a[0x1];
 572         u8         rw[0x1];
 573         u8         rr[0x1];
 574         u8         lw[0x1];
 575         u8         lr[0x1];
 576         u8         access_mode_1_0[0x2];
 577         u8         reserved_at_18[0x8];
 578
 579         u8         qpn[0x18];
 580         u8         mkey_7_0[0x8];
 581
 582         u8         reserved_at_40[0x20];
 583
 584         u8         length64[0x1];
 585         u8         bsf_en[0x1];
 586         u8         sync_umr[0x1];
 587         u8         reserved_at_63[0x2];
 588         u8         expected_sigerr_count[0x1];
 589         u8         reserved_at_66[0x1];
 590         u8         en_rinval[0x1];
 591         u8         pd[0x18];
 592
 593         u8         start_addr[0x40];
 594
 595         u8         len[0x40];
 596
 597         u8         bsf_octword_size[0x20];
 598
 599         u8         reserved_at_120[0x80];
 600
 601         u8         translations_octword_size[0x20];
 602
 603         u8         reserved_at_1c0[0x1b];
 604         u8         log_page_size[0x5];
 605
 606         u8         reserved_at_1e0[0x20];
 607 };
 608
 609 struct mlx5_ifc_create_mkey_out_bits {
 610         u8         status[0x8];
 611         u8         reserved_at_8[0x18];
 612
 613         u8         syndrome[0x20];
 614
 615         u8         reserved_at_40[0x8];
 616         u8         mkey_index[0x18];
 617
 618         u8         reserved_at_60[0x20];
 619 };
 620
 621 struct mlx5_ifc_create_mkey_in_bits {
 622         u8         opcode[0x10];
 623         u8         reserved_at_10[0x10];
 624
 625         u8         reserved_at_20[0x10];
 626         u8         op_mod[0x10];
 627
 628         u8         reserved_at_40[0x20];
 629
 630         u8         pg_access[0x1];
 631         u8         reserved_at_61[0x1f];
 632
 633         struct mlx5_ifc_mkc_bits memory_key_mkey_entry;
 634
 635         u8         reserved_at_280[0x80];
 636
 637         u8         translations_octword_actual_size[0x20];
 638
 639         u8         mkey_umem_id[0x20];
 640
 641         u8         mkey_umem_offset[0x40];
 642
 643         u8         reserved_at_380[0x500];
 644
 645         u8         klm_pas_mtt[][0x20];
 646 };
 647
 648 enum {
 649         MLX5_GET_HCA_CAP_OP_MOD_GENERAL_DEVICE = 0x0 << 1,
 650         MLX5_GET_HCA_CAP_OP_MOD_QOS_CAP        = 0xc << 1,
 651 };
 652
 653 enum {
 654         MLX5_HCA_CAP_OPMOD_GET_MAX   = 0,
 655         MLX5_HCA_CAP_OPMOD_GET_CUR   = 1,
 656 };
 657
 658 struct mlx5_ifc_cmd_hca_cap_bits {
 659         u8 reserved_at_0[0x30];
 660         u8 vhca_id[0x10];
 661         u8 reserved_at_40[0x40];
 662         u8 log_max_srq_sz[0x8];
 663         u8 log_max_qp_sz[0x8];
 664         u8 reserved_at_90[0xb];
 665         u8 log_max_qp[0x5];
 666         u8 reserved_at_a0[0xb];
 667         u8 log_max_srq[0x5];
 668         u8 reserved_at_b0[0x10];
 669         u8 reserved_at_c0[0x8];
 670         u8 log_max_cq_sz[0x8];
 671         u8 reserved_at_d0[0xb];
 672         u8 log_max_cq[0x5];
 673         u8 log_max_eq_sz[0x8];
 674         u8 reserved_at_e8[0x2];
 675         u8 log_max_mkey[0x6];
 676         u8 reserved_at_f0[0x8];
 677         u8 dump_fill_mkey[0x1];
 678         u8 reserved_at_f9[0x3];
 679         u8 log_max_eq[0x4];
 680         u8 max_indirection[0x8];
 681         u8 fixed_buffer_size[0x1];
 682         u8 log_max_mrw_sz[0x7];
 683         u8 force_teardown[0x1];
 684         u8 reserved_at_111[0x1];
 685         u8 log_max_bsf_list_size[0x6];
 686         u8 umr_extended_translation_offset[0x1];
 687         u8 null_mkey[0x1];
 688         u8 log_max_klm_list_size[0x6];
 689         u8 reserved_at_120[0xa];
 690         u8 log_max_ra_req_dc[0x6];
 691         u8 reserved_at_130[0xa];
 692         u8 log_max_ra_res_dc[0x6];
 693         u8 reserved_at_140[0xa];
 694         u8 log_max_ra_req_qp[0x6];
 695         u8 reserved_at_150[0xa];
 696         u8 log_max_ra_res_qp[0x6];
 697         u8 end_pad[0x1];
 698         u8 cc_query_allowed[0x1];
 699         u8 cc_modify_allowed[0x1];
 700         u8 start_pad[0x1];
 701         u8 cache_line_128byte[0x1];
 702         u8 reserved_at_165[0xa];
 703         u8 qcam_reg[0x1];
 704         u8 gid_table_size[0x10];
 705         u8 out_of_seq_cnt[0x1];
 706         u8 vport_counters[0x1];
 707         u8 retransmission_q_counters[0x1];
 708         u8 debug[0x1];
 709         u8 modify_rq_counter_set_id[0x1];
 710         u8 rq_delay_drop[0x1];
 711         u8 max_qp_cnt[0xa];
 712         u8 pkey_table_size[0x10];
 713         u8 vport_group_manager[0x1];
 714         u8 vhca_group_manager[0x1];
 715         u8 ib_virt[0x1];
 716         u8 eth_virt[0x1];
 717         u8 vnic_env_queue_counters[0x1];
 718         u8 ets[0x1];
 719         u8 nic_flow_table[0x1];
 720         u8 eswitch_manager[0x1];
 721         u8 device_memory[0x1];
 722         u8 mcam_reg[0x1];
 723         u8 pcam_reg[0x1];
 724         u8 local_ca_ack_delay[0x5];
 725         u8 port_module_event[0x1];
 726         u8 enhanced_error_q_counters[0x1];
 727         u8 ports_check[0x1];
 728         u8 reserved_at_1b3[0x1];
 729         u8 disable_link_up[0x1];
 730         u8 beacon_led[0x1];
 731         u8 port_type[0x2];
 732         u8 num_ports[0x8];
 733         u8 reserved_at_1c0[0x1];
 734         u8 pps[0x1];
 735         u8 pps_modify[0x1];
 736         u8 log_max_msg[0x5];
 737         u8 reserved_at_1c8[0x4];
 738         u8 max_tc[0x4];
 739         u8 temp_warn_event[0x1];
 740         u8 dcbx[0x1];
 741         u8 general_notification_event[0x1];
 742         u8 reserved_at_1d3[0x2];
 743         u8 fpga[0x1];
 744         u8 rol_s[0x1];
 745         u8 rol_g[0x1];
 746         u8 reserved_at_1d8[0x1];
 747         u8 wol_s[0x1];
 748         u8 wol_g[0x1];
 749         u8 wol_a[0x1];
 750         u8 wol_b[0x1];
 751         u8 wol_m[0x1];
 752         u8 wol_u[0x1];
 753         u8 wol_p[0x1];
 754         u8 stat_rate_support[0x10];
 755         u8 reserved_at_1f0[0xc];
 756         u8 cqe_version[0x4];
 757         u8 compact_address_vector[0x1];
 758         u8 striding_rq[0x1];
 759         u8 reserved_at_202[0x1];
 760         u8 ipoib_enhanced_offloads[0x1];
 761         u8 ipoib_basic_offloads[0x1];
 762         u8 reserved_at_205[0x1];
 763         u8 repeated_block_disabled[0x1];
 764         u8 umr_modify_entity_size_disabled[0x1];
 765         u8 umr_modify_atomic_disabled[0x1];
 766         u8 umr_indirect_mkey_disabled[0x1];
 767         u8 umr_fence[0x2];
 768         u8 reserved_at_20c[0x3];
 769         u8 drain_sigerr[0x1];
 770         u8 cmdif_checksum[0x2];
 771         u8 sigerr_cqe[0x1];
 772         u8 reserved_at_213[0x1];
 773         u8 wq_signature[0x1];
 774         u8 sctr_data_cqe[0x1];
 775         u8 reserved_at_216[0x1];
 776         u8 sho[0x1];
 777         u8 tph[0x1];
 778         u8 rf[0x1];
 779         u8 dct[0x1];
 780         u8 qos[0x1];
 781         u8 eth_net_offloads[0x1];
 782         u8 roce[0x1];
 783         u8 atomic[0x1];
 784         u8 reserved_at_21f[0x1];
 785         u8 cq_oi[0x1];
 786         u8 cq_resize[0x1];
 787         u8 cq_moderation[0x1];
 788         u8 reserved_at_223[0x3];
 789         u8 cq_eq_remap[0x1];
 790         u8 pg[0x1];
 791         u8 block_lb_mc[0x1];
 792         u8 reserved_at_229[0x1];
 793         u8 scqe_break_moderation[0x1];
 794         u8 cq_period_start_from_cqe[0x1];
 795         u8 cd[0x1];
 796         u8 reserved_at_22d[0x1];
 797         u8 apm[0x1];
 798         u8 vector_calc[0x1];
 799         u8 umr_ptr_rlky[0x1];
 800         u8 imaicl[0x1];
 801         u8 reserved_at_232[0x4];
 802         u8 qkv[0x1];
 803         u8 pkv[0x1];
 804         u8 set_deth_sqpn[0x1];
 805         u8 reserved_at_239[0x3];
 806         u8 xrc[0x1];
 807         u8 ud[0x1];
 808         u8 uc[0x1];
 809         u8 rc[0x1];
 810         u8 uar_4k[0x1];
 811         u8 reserved_at_241[0x9];
 812         u8 uar_sz[0x6];
 813         u8 reserved_at_250[0x8];
 814         u8 log_pg_sz[0x8];
 815         u8 bf[0x1];
 816         u8 driver_version[0x1];
 817         u8 pad_tx_eth_packet[0x1];
 818         u8 reserved_at_263[0x8];
 819         u8 log_bf_reg_size[0x5];
 820         u8 reserved_at_270[0xb];
 821         u8 lag_master[0x1];
 822         u8 num_lag_ports[0x4];
 823         u8 reserved_at_280[0x10];
 824         u8 max_wqe_sz_sq[0x10];
 825         u8 reserved_at_2a0[0x10];
 826         u8 max_wqe_sz_rq[0x10];
 827         u8 max_flow_counter_31_16[0x10];
 828         u8 max_wqe_sz_sq_dc[0x10];
 829         u8 reserved_at_2e0[0x7];
 830         u8 max_qp_mcg[0x19];
 831         u8 reserved_at_300[0x10];
 832         u8 flow_counter_bulk_alloc[0x08];
 833         u8 log_max_mcg[0x8];
 834         u8 reserved_at_320[0x3];
 835         u8 log_max_transport_domain[0x5];
 836         u8 reserved_at_328[0x3];
 837         u8 log_max_pd[0x5];
 838         u8 reserved_at_330[0xb];
 839         u8 log_max_xrcd[0x5];
 840         u8 nic_receive_steering_discard[0x1];
 841         u8 receive_discard_vport_down[0x1];
 842         u8 transmit_discard_vport_down[0x1];
 843         u8 reserved_at_343[0x5];
 844         u8 log_max_flow_counter_bulk[0x8];
 845         u8 max_flow_counter_15_0[0x10];
 846         u8 modify_tis[0x1];
 847         u8 flow_counters_dump[0x1];
 848         u8 reserved_at_360[0x1];
 849         u8 log_max_rq[0x5];
 850         u8 reserved_at_368[0x3];
 851         u8 log_max_sq[0x5];
 852         u8 reserved_at_370[0x3];
 853         u8 log_max_tir[0x5];
 854         u8 reserved_at_378[0x3];
 855         u8 log_max_tis[0x5];
 856         u8 basic_cyclic_rcv_wqe[0x1];
 857         u8 reserved_at_381[0x2];
 858         u8 log_max_rmp[0x5];
 859         u8 reserved_at_388[0x3];
 860         u8 log_max_rqt[0x5];
 861         u8 reserved_at_390[0x3];
 862         u8 log_max_rqt_size[0x5];
 863         u8 reserved_at_398[0x3];
 864         u8 log_max_tis_per_sq[0x5];
 865         u8 ext_stride_num_range[0x1];
 866         u8 reserved_at_3a1[0x2];
 867         u8 log_max_stride_sz_rq[0x5];
 868         u8 reserved_at_3a8[0x3];
 869         u8 log_min_stride_sz_rq[0x5];
 870         u8 reserved_at_3b0[0x3];
 871         u8 log_max_stride_sz_sq[0x5];
 872         u8 reserved_at_3b8[0x3];
 873         u8 log_min_stride_sz_sq[0x5];
 874         u8 hairpin[0x1];
 875         u8 reserved_at_3c1[0x2];
 876         u8 log_max_hairpin_queues[0x5];
 877         u8 reserved_at_3c8[0x3];
 878         u8 log_max_hairpin_wq_data_sz[0x5];
 879         u8 reserved_at_3d0[0x3];
 880         u8 log_max_hairpin_num_packets[0x5];
 881         u8 reserved_at_3d8[0x3];
 882         u8 log_max_wq_sz[0x5];
 883         u8 nic_vport_change_event[0x1];
 884         u8 disable_local_lb_uc[0x1];
 885         u8 disable_local_lb_mc[0x1];
 886         u8 log_min_hairpin_wq_data_sz[0x5];
 887         u8 reserved_at_3e8[0x3];
 888         u8 log_max_vlan_list[0x5];
 889         u8 reserved_at_3f0[0x3];
 890         u8 log_max_current_mc_list[0x5];
 891         u8 reserved_at_3f8[0x3];
 892         u8 log_max_current_uc_list[0x5];
 893         u8 general_obj_types[0x40];
 894         u8 reserved_at_440[0x20];
 895         u8 reserved_at_460[0x10];
 896         u8 max_num_eqs[0x10];
 897         u8 reserved_at_480[0x3];
 898         u8 log_max_l2_table[0x5];
 899         u8 reserved_at_488[0x8];
 900         u8 log_uar_page_sz[0x10];
 901         u8 reserved_at_4a0[0x20];
 902         u8 device_frequency_mhz[0x20];
 903         u8 device_frequency_khz[0x20];
 904         u8 reserved_at_500[0x20];
 905         u8 num_of_uars_per_page[0x20];
 906         u8 flex_parser_protocols[0x20];
 907         u8 reserved_at_560[0x20];
 908         u8 reserved_at_580[0x3c];
 909         u8 mini_cqe_resp_stride_index[0x1];
 910         u8 cqe_128_always[0x1];
 911         u8 cqe_compression_128[0x1];
 912         u8 cqe_compression[0x1];
 913         u8 cqe_compression_timeout[0x10];
 914         u8 cqe_compression_max_num[0x10];
 915         u8 reserved_at_5e0[0x10];
 916         u8 tag_matching[0x1];
 917         u8 rndv_offload_rc[0x1];
 918         u8 rndv_offload_dc[0x1];
 919         u8 log_tag_matching_list_sz[0x5];
 920         u8 reserved_at_5f8[0x3];
 921         u8 log_max_xrq[0x5];
 922         u8 affiliate_nic_vport_criteria[0x8];
 923         u8 native_port_num[0x8];
 924         u8 num_vhca_ports[0x8];
 925         u8 reserved_at_618[0x6];
 926         u8 sw_owner_id[0x1];
 927         u8 reserved_at_61f[0x1e1];
 928 };
 929
 930 struct mlx5_ifc_qos_cap_bits {
 931         u8 packet_pacing[0x1];
 932         u8 esw_scheduling[0x1];
 933         u8 esw_bw_share[0x1];
 934         u8 esw_rate_limit[0x1];
 935         u8 reserved_at_4[0x1];
 936         u8 packet_pacing_burst_bound[0x1];
 937         u8 packet_pacing_typical_size[0x1];
 938         u8 flow_meter_srtcm[0x1];
 939         u8 reserved_at_8[0x8];
 940         u8 log_max_flow_meter[0x8];
 941         u8 flow_meter_reg_id[0x8];
 942         u8 reserved_at_25[0x20];
 943         u8 packet_pacing_max_rate[0x20];
 944         u8 packet_pacing_min_rate[0x20];
 945         u8 reserved_at_80[0x10];
 946         u8 packet_pacing_rate_table_size[0x10];
 947         u8 esw_element_type[0x10];
 948         u8 esw_tsar_type[0x10];
 949         u8 reserved_at_c0[0x10];
 950         u8 max_qos_para_vport[0x10];
 951         u8 max_tsar_bw_share[0x20];
 952         u8 reserved_at_100[0x6e8];
 953 };
 954
 955 union mlx5_ifc_hca_cap_union_bits {
 956         struct mlx5_ifc_cmd_hca_cap_bits cmd_hca_cap;
 957         struct mlx5_ifc_qos_cap_bits qos_cap;
 958         u8 reserved_at_0[0x8000];
 959 };
 960
 961 struct mlx5_ifc_query_hca_cap_out_bits {
 962         u8 status[0x8];
 963         u8 reserved_at_8[0x18];
 964         u8 syndrome[0x20];
 965         u8 reserved_at_40[0x40];
 966         union mlx5_ifc_hca_cap_union_bits capability;
 967 };
 968
 969 struct mlx5_ifc_query_hca_cap_in_bits {
 970         u8 opcode[0x10];
 971         u8 reserved_at_10[0x10];
 972         u8 reserved_at_20[0x10];
 973         u8 op_mod[0x10];
 974         u8 reserved_at_40[0x40];
 975 };
 976
 977 /* CQE format mask. */
 978 #define MLX5E_CQE_FORMAT_MASK 0xc
 979
 980 /* MPW opcode. */
 981 #define MLX5_OPC_MOD_MPW 0x01
 982
 983 /* Compressed Rx CQE structure. */
 984 struct mlx5_mini_cqe8 {
 985         union {
 986                 uint32_t rx_hash_result;
 987                 struct {
 988                         uint16_t checksum;
 989                         uint16_t stride_idx;
 990                 };
 991                 struct {
 992                         uint16_t wqe_counter;
 993                         uint8_t  s_wqe_opcode;
 994                         uint8_t  reserved;
 995                 } s_wqe_info;
 996         };
 997         uint32_t byte_cnt;
 998 };
 999
1000 /**
1001  * Convert a user mark to flow mark.
1002  *
1003  * @param val
1004  *   Mark value to convert.
1005  *
1006  * @return
1007  *   Converted mark value.
1008  */
1009 static inline uint32_t
1010 mlx5_flow_mark_set(uint32_t val)
1011 {
1012         uint32_t ret;
1013
1014         /*
1015          * Add one to the user value to differentiate un-marked flows from
1016          * marked flows, if the ID is equal to MLX5_FLOW_MARK_DEFAULT it
1017          * remains untouched.
1018          */
1019         if (val != MLX5_FLOW_MARK_DEFAULT)
1020                 ++val;
1021 #if RTE_BYTE_ORDER == RTE_LITTLE_ENDIAN
1022         /*
1023          * Mark is 24 bits (minus reserved values) but is stored on a 32 bit
1024          * word, byte-swapped by the kernel on little-endian systems. In this
1025          * case, left-shifting the resulting big-endian value ensures the
1026          * least significant 24 bits are retained when converting it back.
1027          */
1028         ret = rte_cpu_to_be_32(val) >> 8;
1029 #else
1030         ret = val;
1031 #endif
1032         return ret;
1033 }
1034
1035 /**
1036  * Convert a mark to user mark.
1037  *
1038  * @param val
1039  *   Mark value to convert.
1040  *
1041  * @return
1042  *   Converted mark value.
1043  */
1044 static inline uint32_t
1045 mlx5_flow_mark_get(uint32_t val)
1046 {
1047         /*
1048          * Subtract one from the retrieved value. It was added by
1049          * mlx5_flow_mark_set() to distinguish unmarked flows.
1050          */
1051 #if RTE_BYTE_ORDER == RTE_LITTLE_ENDIAN
1052         return (val >> 8) - 1;
1053 #else
1054         return val - 1;
1055 #endif
1056 }
1057
1058 #endif /* RTE_PMD_MLX5_PRM_H_ */