drivers/net/mlx5/mlx5_rxtx.h

   1 /* SPDX-License-Identifier: BSD-3-Clause
   2  * Copyright 2015 6WIND S.A.
   3  * Copyright 2015 Mellanox.
   4  */
   5
   6 #ifndef RTE_PMD_MLX5_RXTX_H_
   7 #define RTE_PMD_MLX5_RXTX_H_
   8
   9 #include <stddef.h>
  10 #include <stdint.h>
  11 #include <sys/queue.h>
  12
  13 /* Verbs header. */
  14 /* ISO C doesn't support unnamed structs/unions, disabling -pedantic. */
  15 #ifdef PEDANTIC
  16 #pragma GCC diagnostic ignored "-Wpedantic"
  17 #endif
  18 #include <infiniband/verbs.h>
  19 #include <infiniband/mlx5dv.h>
  20 #ifdef PEDANTIC
  21 #pragma GCC diagnostic error "-Wpedantic"
  22 #endif
  23
  24 #include <rte_mbuf.h>
  25 #include <rte_mempool.h>
  26 #include <rte_common.h>
  27 #include <rte_hexdump.h>
  28 #include <rte_atomic.h>
  29
  30 #include "mlx5_utils.h"
  31 #include "mlx5.h"
  32 #include "mlx5_autoconf.h"
  33 #include "mlx5_defs.h"
  34 #include "mlx5_prm.h"
  35
  36 struct mlx5_rxq_stats {
  37         unsigned int idx; /**< Mapping index. */
  38 #ifdef MLX5_PMD_SOFT_COUNTERS
  39         uint64_t ipackets; /**< Total of successfully received packets. */
  40         uint64_t ibytes; /**< Total of successfully received bytes. */
  41 #endif
  42         uint64_t idropped; /**< Total of packets dropped when RX ring full. */
  43         uint64_t rx_nombuf; /**< Total of RX mbuf allocation failures. */
  44 };
  45
  46 struct mlx5_txq_stats {
  47         unsigned int idx; /**< Mapping index. */
  48 #ifdef MLX5_PMD_SOFT_COUNTERS
  49         uint64_t opackets; /**< Total of successfully sent packets. */
  50         uint64_t obytes; /**< Total of successfully sent bytes. */
  51 #endif
  52         uint64_t oerrors; /**< Total number of failed transmitted packets. */
  53 };
  54
  55 struct priv;
  56
  57 /* Memory region queue object. */
  58 struct mlx5_mr {
  59         LIST_ENTRY(mlx5_mr) next; /**< Pointer to the next element. */
  60         rte_atomic32_t refcnt; /*<< Reference counter. */
  61         uint32_t lkey; /*<< rte_cpu_to_be_32(mr->lkey) */
  62         uintptr_t start; /* Start address of MR */
  63         uintptr_t end; /* End address of MR */
  64         struct ibv_mr *mr; /*<< Memory Region. */
  65         struct rte_mempool *mp; /*<< Memory Pool. */
  66 };
  67
  68 /* Compressed CQE context. */
  69 struct rxq_zip {
  70         uint16_t ai; /* Array index. */
  71         uint16_t ca; /* Current array index. */
  72         uint16_t na; /* Next array index. */
  73         uint16_t cq_ci; /* The next CQE. */
  74         uint32_t cqe_cnt; /* Number of CQEs. */
  75 };
  76
  77 /* RX queue descriptor. */
  78 struct mlx5_rxq_data {
  79         unsigned int csum:1; /* Enable checksum offloading. */
  80         unsigned int csum_l2tun:1; /* Same for L2 tunnels. */
  81         unsigned int hw_timestamp:1; /* Enable HW timestamp. */
  82         unsigned int vlan_strip:1; /* Enable VLAN stripping. */
  83         unsigned int crc_present:1; /* CRC must be subtracted. */
  84         unsigned int sges_n:2; /* Log 2 of SGEs (max buffers per packet). */
  85         unsigned int cqe_n:4; /* Log 2 of CQ elements. */
  86         unsigned int elts_n:4; /* Log 2 of Mbufs. */
  87         unsigned int rss_hash:1; /* RSS hash result is enabled. */
  88         unsigned int mark:1; /* Marked flow available on the queue. */
  89         unsigned int :15; /* Remaining bits. */
  90         volatile uint32_t *rq_db;
  91         volatile uint32_t *cq_db;
  92         uint16_t port_id;
  93         uint16_t rq_ci;
  94         uint16_t rq_pi;
  95         uint16_t cq_ci;
  96         volatile struct mlx5_wqe_data_seg(*wqes)[];
  97         volatile struct mlx5_cqe(*cqes)[];
  98         struct rxq_zip zip; /* Compressed context. */
  99         struct rte_mbuf *(*elts)[];
 100         struct rte_mempool *mp;
 101         struct mlx5_rxq_stats stats;
 102         uint64_t mbuf_initializer; /* Default rearm_data for vectorized Rx. */
 103         struct rte_mbuf fake_mbuf; /* elts padding for vectorized Rx. */
 104         void *cq_uar; /* CQ user access region. */
 105         uint32_t cqn; /* CQ number. */
 106         uint8_t cq_arm_sn; /* CQ arm seq number. */
 107 } __rte_cache_aligned;
 108
 109 /* Verbs Rx queue elements. */
 110 struct mlx5_rxq_ibv {
 111         LIST_ENTRY(mlx5_rxq_ibv) next; /* Pointer to the next element. */
 112         rte_atomic32_t refcnt; /* Reference counter. */
 113         struct mlx5_rxq_ctrl *rxq_ctrl; /* Back pointer to parent. */
 114         struct ibv_cq *cq; /* Completion Queue. */
 115         struct ibv_wq *wq; /* Work Queue. */
 116         struct ibv_comp_channel *channel;
 117         struct mlx5_mr *mr; /* Memory Region (for mp). */
 118 };
 119
 120 /* RX queue control descriptor. */
 121 struct mlx5_rxq_ctrl {
 122         LIST_ENTRY(mlx5_rxq_ctrl) next; /* Pointer to the next element. */
 123         rte_atomic32_t refcnt; /* Reference counter. */
 124         struct priv *priv; /* Back pointer to private data. */
 125         struct mlx5_rxq_ibv *ibv; /* Verbs elements. */
 126         struct mlx5_rxq_data rxq; /* Data path structure. */
 127         unsigned int socket; /* CPU socket ID for allocations. */
 128         unsigned int irq:1; /* Whether IRQ is enabled. */
 129 };
 130
 131 /* Indirection table. */
 132 struct mlx5_ind_table_ibv {
 133         LIST_ENTRY(mlx5_ind_table_ibv) next; /* Pointer to the next element. */
 134         rte_atomic32_t refcnt; /* Reference counter. */
 135         struct ibv_rwq_ind_table *ind_table; /**< Indirection table. */
 136         uint16_t queues_n; /**< Number of queues in the list. */
 137         uint16_t queues[]; /**< Queue list. */
 138 };
 139
 140 /* Hash Rx queue. */
 141 struct mlx5_hrxq {
 142         LIST_ENTRY(mlx5_hrxq) next; /* Pointer to the next element. */
 143         rte_atomic32_t refcnt; /* Reference counter. */
 144         struct mlx5_ind_table_ibv *ind_table; /* Indirection table. */
 145         struct ibv_qp *qp; /* Verbs queue pair. */
 146         uint64_t hash_fields; /* Verbs Hash fields. */
 147         uint8_t rss_key_len; /* Hash key length in bytes. */
 148         uint8_t rss_key[]; /* Hash key. */
 149 };
 150
 151 /* TX queue descriptor. */
 152 __extension__
 153 struct mlx5_txq_data {
 154         uint16_t elts_head; /* Current counter in (*elts)[]. */
 155         uint16_t elts_tail; /* Counter of first element awaiting completion. */
 156         uint16_t elts_comp; /* Counter since last completion request. */
 157         uint16_t mpw_comp; /* WQ index since last completion request. */
 158         uint16_t cq_ci; /* Consumer index for completion queue. */
 159 #ifndef NDEBUG
 160         uint16_t cq_pi; /* Producer index for completion queue. */
 161 #endif
 162         uint16_t wqe_ci; /* Consumer index for work queue. */
 163         uint16_t wqe_pi; /* Producer index for work queue. */
 164         uint16_t elts_n:4; /* (*elts)[] length (in log2). */
 165         uint16_t cqe_n:4; /* Number of CQ elements (in log2). */
 166         uint16_t wqe_n:4; /* Number of of WQ elements (in log2). */
 167         uint16_t tso_en:1; /* When set hardware TSO is enabled. */
 168         uint16_t tunnel_en:1;
 169         /* When set TX offload for tunneled packets are supported. */
 170         uint16_t mpw_hdr_dseg:1; /* Enable DSEGs in the title WQEBB. */
 171         uint16_t max_inline; /* Multiple of RTE_CACHE_LINE_SIZE to inline. */
 172         uint16_t inline_max_packet_sz; /* Max packet size for inlining. */
 173         uint16_t mr_cache_idx; /* Index of last hit entry. */
 174         uint32_t qp_num_8s; /* QP number shifted by 8. */
 175         uint64_t offloads; /* Offloads for Tx Queue. */
 176         volatile struct mlx5_cqe (*cqes)[]; /* Completion queue. */
 177         volatile void *wqes; /* Work queue (use volatile to write into). */
 178         volatile uint32_t *qp_db; /* Work queue doorbell. */
 179         volatile uint32_t *cq_db; /* Completion queue doorbell. */
 180         volatile void *bf_reg; /* Blueflame register. */
 181         struct mlx5_mr *mp2mr[MLX5_PMD_TX_MP_CACHE]; /* MR translation table. */
 182         struct rte_mbuf *(*elts)[]; /* TX elements. */
 183         struct mlx5_txq_stats stats; /* TX queue counters. */
 184 } __rte_cache_aligned;
 185
 186 /* Verbs Rx queue elements. */
 187 struct mlx5_txq_ibv {
 188         LIST_ENTRY(mlx5_txq_ibv) next; /* Pointer to the next element. */
 189         rte_atomic32_t refcnt; /* Reference counter. */
 190         struct ibv_cq *cq; /* Completion Queue. */
 191         struct ibv_qp *qp; /* Queue Pair. */
 192 };
 193
 194 /* TX queue control descriptor. */
 195 struct mlx5_txq_ctrl {
 196         LIST_ENTRY(mlx5_txq_ctrl) next; /* Pointer to the next element. */
 197         rte_atomic32_t refcnt; /* Reference counter. */
 198         struct priv *priv; /* Back pointer to private data. */
 199         unsigned int socket; /* CPU socket ID for allocations. */
 200         unsigned int max_inline_data; /* Max inline data. */
 201         unsigned int max_tso_header; /* Max TSO header size. */
 202         struct mlx5_txq_ibv *ibv; /* Verbs queue object. */
 203         struct mlx5_txq_data txq; /* Data path structure. */
 204         off_t uar_mmap_offset; /* UAR mmap offset for non-primary process. */
 205 };
 206
 207 /* mlx5_rxq.c */
 208
 209 extern uint8_t rss_hash_default_key[];
 210 extern const size_t rss_hash_default_key_len;
 211
 212 void mlx5_rxq_cleanup(struct mlx5_rxq_ctrl *);
 213 int mlx5_rx_queue_setup(struct rte_eth_dev *, uint16_t, uint16_t, unsigned int,
 214                         const struct rte_eth_rxconf *, struct rte_mempool *);
 215 void mlx5_rx_queue_release(void *);
 216 int priv_rx_intr_vec_enable(struct priv *priv);
 217 void priv_rx_intr_vec_disable(struct priv *priv);
 218 int mlx5_rx_intr_enable(struct rte_eth_dev *dev, uint16_t rx_queue_id);
 219 int mlx5_rx_intr_disable(struct rte_eth_dev *dev, uint16_t rx_queue_id);
 220 struct mlx5_rxq_ibv *mlx5_priv_rxq_ibv_new(struct priv *, uint16_t);
 221 struct mlx5_rxq_ibv *mlx5_priv_rxq_ibv_get(struct priv *, uint16_t);
 222 int mlx5_priv_rxq_ibv_release(struct priv *, struct mlx5_rxq_ibv *);
 223 int mlx5_priv_rxq_ibv_releasable(struct priv *, struct mlx5_rxq_ibv *);
 224 int mlx5_priv_rxq_ibv_verify(struct priv *);
 225 struct mlx5_rxq_ctrl *mlx5_priv_rxq_new(struct priv *, uint16_t,
 226                                         uint16_t, unsigned int,
 227                                         const struct rte_eth_rxconf *,
 228                                         struct rte_mempool *);
 229 struct mlx5_rxq_ctrl *mlx5_priv_rxq_get(struct priv *, uint16_t);
 230 int mlx5_priv_rxq_release(struct priv *, uint16_t);
 231 int mlx5_priv_rxq_releasable(struct priv *, uint16_t);
 232 int mlx5_priv_rxq_verify(struct priv *);
 233 int rxq_alloc_elts(struct mlx5_rxq_ctrl *);
 234 struct mlx5_ind_table_ibv *mlx5_priv_ind_table_ibv_new(struct priv *,
 235                                                        uint16_t [],
 236                                                        uint16_t);
 237 struct mlx5_ind_table_ibv *mlx5_priv_ind_table_ibv_get(struct priv *,
 238                                                        uint16_t [],
 239                                                        uint16_t);
 240 int mlx5_priv_ind_table_ibv_release(struct priv *, struct mlx5_ind_table_ibv *);
 241 int mlx5_priv_ind_table_ibv_verify(struct priv *);
 242 struct mlx5_hrxq *mlx5_priv_hrxq_new(struct priv *, uint8_t *, uint8_t,
 243                                      uint64_t, uint16_t [], uint16_t);
 244 struct mlx5_hrxq *mlx5_priv_hrxq_get(struct priv *, uint8_t *, uint8_t,
 245                                      uint64_t, uint16_t [], uint16_t);
 246 int mlx5_priv_hrxq_release(struct priv *, struct mlx5_hrxq *);
 247 int mlx5_priv_hrxq_ibv_verify(struct priv *);
 248 uint64_t mlx5_priv_get_rx_port_offloads(struct priv *);
 249 uint64_t mlx5_priv_get_rx_queue_offloads(struct priv *);
 250
 251 /* mlx5_txq.c */
 252
 253 int mlx5_tx_queue_setup(struct rte_eth_dev *, uint16_t, uint16_t, unsigned int,
 254                         const struct rte_eth_txconf *);
 255 void mlx5_tx_queue_release(void *);
 256 int priv_tx_uar_remap(struct priv *priv, int fd);
 257 struct mlx5_txq_ibv *mlx5_priv_txq_ibv_new(struct priv *, uint16_t);
 258 struct mlx5_txq_ibv *mlx5_priv_txq_ibv_get(struct priv *, uint16_t);
 259 int mlx5_priv_txq_ibv_release(struct priv *, struct mlx5_txq_ibv *);
 260 int mlx5_priv_txq_ibv_releasable(struct priv *, struct mlx5_txq_ibv *);
 261 int mlx5_priv_txq_ibv_verify(struct priv *);
 262 struct mlx5_txq_ctrl *mlx5_priv_txq_new(struct priv *, uint16_t,
 263                                         uint16_t, unsigned int,
 264                                         const struct rte_eth_txconf *);
 265 struct mlx5_txq_ctrl *mlx5_priv_txq_get(struct priv *, uint16_t);
 266 int mlx5_priv_txq_release(struct priv *, uint16_t);
 267 int mlx5_priv_txq_releasable(struct priv *, uint16_t);
 268 int mlx5_priv_txq_verify(struct priv *);
 269 void txq_alloc_elts(struct mlx5_txq_ctrl *);
 270 uint64_t mlx5_priv_get_tx_port_offloads(struct priv *);
 271
 272 /* mlx5_rxtx.c */
 273
 274 extern uint32_t mlx5_ptype_table[];
 275
 276 void mlx5_set_ptype_table(void);
 277 uint16_t mlx5_tx_burst(void *, struct rte_mbuf **, uint16_t);
 278 uint16_t mlx5_tx_burst_mpw(void *, struct rte_mbuf **, uint16_t);
 279 uint16_t mlx5_tx_burst_mpw_inline(void *, struct rte_mbuf **, uint16_t);
 280 uint16_t mlx5_tx_burst_empw(void *, struct rte_mbuf **, uint16_t);
 281 uint16_t mlx5_rx_burst(void *, struct rte_mbuf **, uint16_t);
 282 uint16_t removed_tx_burst(void *, struct rte_mbuf **, uint16_t);
 283 uint16_t removed_rx_burst(void *, struct rte_mbuf **, uint16_t);
 284 int mlx5_rx_descriptor_status(void *, uint16_t);
 285 int mlx5_tx_descriptor_status(void *, uint16_t);
 286
 287 /* Vectorized version of mlx5_rxtx.c */
 288 int priv_check_raw_vec_tx_support(struct priv *, struct rte_eth_dev *);
 289 int priv_check_vec_tx_support(struct priv *, struct rte_eth_dev *);
 290 int rxq_check_vec_support(struct mlx5_rxq_data *);
 291 int priv_check_vec_rx_support(struct priv *);
 292 uint16_t mlx5_tx_burst_raw_vec(void *, struct rte_mbuf **, uint16_t);
 293 uint16_t mlx5_tx_burst_vec(void *, struct rte_mbuf **, uint16_t);
 294 uint16_t mlx5_rx_burst_vec(void *, struct rte_mbuf **, uint16_t);
 295
 296 /* mlx5_mr.c */
 297
 298 void mlx5_mp2mr_iter(struct rte_mempool *, void *);
 299 struct mlx5_mr *priv_txq_mp2mr_reg(struct priv *priv, struct mlx5_txq_data *,
 300                                    struct rte_mempool *, unsigned int);
 301 struct mlx5_mr *mlx5_txq_mp2mr_reg(struct mlx5_txq_data *, struct rte_mempool *,
 302                                    unsigned int);
 303
 304 #ifndef NDEBUG
 305 /**
 306  * Verify or set magic value in CQE.
 307  *
 308  * @param cqe
 309  *   Pointer to CQE.
 310  *
 311  * @return
 312  *   0 the first time.
 313  */
 314 static inline int
 315 check_cqe_seen(volatile struct mlx5_cqe *cqe)
 316 {
 317         static const uint8_t magic[] = "seen";
 318         volatile uint8_t (*buf)[sizeof(cqe->rsvd0)] = &cqe->rsvd0;
 319         int ret = 1;
 320         unsigned int i;
 321
 322         for (i = 0; i < sizeof(magic) && i < sizeof(*buf); ++i)
 323                 if (!ret || (*buf)[i] != magic[i]) {
 324                         ret = 0;
 325                         (*buf)[i] = magic[i];
 326                 }
 327         return ret;
 328 }
 329 #endif /* NDEBUG */
 330
 331 /**
 332  * Check whether CQE is valid.
 333  *
 334  * @param cqe
 335  *   Pointer to CQE.
 336  * @param cqes_n
 337  *   Size of completion queue.
 338  * @param ci
 339  *   Consumer index.
 340  *
 341  * @return
 342  *   0 on success, 1 on failure.
 343  */
 344 static __rte_always_inline int
 345 check_cqe(volatile struct mlx5_cqe *cqe,
 346           unsigned int cqes_n, const uint16_t ci)
 347 {
 348         uint16_t idx = ci & cqes_n;
 349         uint8_t op_own = cqe->op_own;
 350         uint8_t op_owner = MLX5_CQE_OWNER(op_own);
 351         uint8_t op_code = MLX5_CQE_OPCODE(op_own);
 352
 353         if (unlikely((op_owner != (!!(idx))) || (op_code == MLX5_CQE_INVALID)))
 354                 return 1; /* No CQE. */
 355 #ifndef NDEBUG
 356         if ((op_code == MLX5_CQE_RESP_ERR) ||
 357             (op_code == MLX5_CQE_REQ_ERR)) {
 358                 volatile struct mlx5_err_cqe *err_cqe = (volatile void *)cqe;
 359                 uint8_t syndrome = err_cqe->syndrome;
 360
 361                 if ((syndrome == MLX5_CQE_SYNDROME_LOCAL_LENGTH_ERR) ||
 362                     (syndrome == MLX5_CQE_SYNDROME_REMOTE_ABORTED_ERR))
 363                         return 0;
 364                 if (!check_cqe_seen(cqe)) {
 365                         ERROR("unexpected CQE error %u (0x%02x)"
 366                               " syndrome 0x%02x",
 367                               op_code, op_code, syndrome);
 368                         rte_hexdump(stderr, "MLX5 Error CQE:",
 369                                     (const void *)((uintptr_t)err_cqe),
 370                                     sizeof(*err_cqe));
 371                 }
 372                 return 1;
 373         } else if ((op_code != MLX5_CQE_RESP_SEND) &&
 374                    (op_code != MLX5_CQE_REQ)) {
 375                 if (!check_cqe_seen(cqe)) {
 376                         ERROR("unexpected CQE opcode %u (0x%02x)",
 377                               op_code, op_code);
 378                         rte_hexdump(stderr, "MLX5 CQE:",
 379                                     (const void *)((uintptr_t)cqe),
 380                                     sizeof(*cqe));
 381                 }
 382                 return 1;
 383         }
 384 #endif /* NDEBUG */
 385         return 0;
 386 }
 387
 388 /**
 389  * Return the address of the WQE.
 390  *
 391  * @param txq
 392  *   Pointer to TX queue structure.
 393  * @param  wqe_ci
 394  *   WQE consumer index.
 395  *
 396  * @return
 397  *   WQE address.
 398  */
 399 static inline uintptr_t *
 400 tx_mlx5_wqe(struct mlx5_txq_data *txq, uint16_t ci)
 401 {
 402         ci &= ((1 << txq->wqe_n) - 1);
 403         return (uintptr_t *)((uintptr_t)txq->wqes + ci * MLX5_WQE_SIZE);
 404 }
 405
 406 /**
 407  * Manage TX completions.
 408  *
 409  * When sending a burst, mlx5_tx_burst() posts several WRs.
 410  *
 411  * @param txq
 412  *   Pointer to TX queue structure.
 413  */
 414 static __rte_always_inline void
 415 mlx5_tx_complete(struct mlx5_txq_data *txq)
 416 {
 417         const uint16_t elts_n = 1 << txq->elts_n;
 418         const uint16_t elts_m = elts_n - 1;
 419         const unsigned int cqe_n = 1 << txq->cqe_n;
 420         const unsigned int cqe_cnt = cqe_n - 1;
 421         uint16_t elts_free = txq->elts_tail;
 422         uint16_t elts_tail;
 423         uint16_t cq_ci = txq->cq_ci;
 424         volatile struct mlx5_cqe *cqe = NULL;
 425         volatile struct mlx5_wqe_ctrl *ctrl;
 426         struct rte_mbuf *m, *free[elts_n];
 427         struct rte_mempool *pool = NULL;
 428         unsigned int blk_n = 0;
 429
 430         cqe = &(*txq->cqes)[cq_ci & cqe_cnt];
 431         if (unlikely(check_cqe(cqe, cqe_n, cq_ci)))
 432                 return;
 433 #ifndef NDEBUG
 434         if ((MLX5_CQE_OPCODE(cqe->op_own) == MLX5_CQE_RESP_ERR) ||
 435             (MLX5_CQE_OPCODE(cqe->op_own) == MLX5_CQE_REQ_ERR)) {
 436                 if (!check_cqe_seen(cqe)) {
 437                         ERROR("unexpected error CQE, TX stopped");
 438                         rte_hexdump(stderr, "MLX5 TXQ:",
 439                                     (const void *)((uintptr_t)txq->wqes),
 440                                     ((1 << txq->wqe_n) *
 441                                      MLX5_WQE_SIZE));
 442                 }
 443                 return;
 444         }
 445 #endif /* NDEBUG */
 446         ++cq_ci;
 447         txq->wqe_pi = rte_be_to_cpu_16(cqe->wqe_counter);
 448         ctrl = (volatile struct mlx5_wqe_ctrl *)
 449                 tx_mlx5_wqe(txq, txq->wqe_pi);
 450         elts_tail = ctrl->ctrl3;
 451         assert((elts_tail & elts_m) < (1 << txq->wqe_n));
 452         /* Free buffers. */
 453         while (elts_free != elts_tail) {
 454                 m = rte_pktmbuf_prefree_seg((*txq->elts)[elts_free++ & elts_m]);
 455                 if (likely(m != NULL)) {
 456                         if (likely(m->pool == pool)) {
 457                                 free[blk_n++] = m;
 458                         } else {
 459                                 if (likely(pool != NULL))
 460                                         rte_mempool_put_bulk(pool,
 461                                                              (void *)free,
 462                                                              blk_n);
 463                                 free[0] = m;
 464                                 pool = m->pool;
 465                                 blk_n = 1;
 466                         }
 467                 }
 468         }
 469         if (blk_n)
 470                 rte_mempool_put_bulk(pool, (void *)free, blk_n);
 471 #ifndef NDEBUG
 472         elts_free = txq->elts_tail;
 473         /* Poisoning. */
 474         while (elts_free != elts_tail) {
 475                 memset(&(*txq->elts)[elts_free & elts_m],
 476                        0x66,
 477                        sizeof((*txq->elts)[elts_free & elts_m]));
 478                 ++elts_free;
 479         }
 480 #endif
 481         txq->cq_ci = cq_ci;
 482         txq->elts_tail = elts_tail;
 483         /* Update the consumer index. */
 484         rte_compiler_barrier();
 485         *txq->cq_db = rte_cpu_to_be_32(cq_ci);
 486 }
 487
 488 /**
 489  * Get Memory Pool (MP) from mbuf. If mbuf is indirect, the pool from which
 490  * the cloned mbuf is allocated is returned instead.
 491  *
 492  * @param buf
 493  *   Pointer to mbuf.
 494  *
 495  * @return
 496  *   Memory pool where data is located for given mbuf.
 497  */
 498 static struct rte_mempool *
 499 mlx5_tx_mb2mp(struct rte_mbuf *buf)
 500 {
 501         if (unlikely(RTE_MBUF_INDIRECT(buf)))
 502                 return rte_mbuf_from_indirect(buf)->pool;
 503         return buf->pool;
 504 }
 505
 506 /**
 507  * Get Memory Region (MR) <-> rte_mbuf association from txq->mp2mr[].
 508  * Add MP to txq->mp2mr[] if it's not registered yet. If mp2mr[] is full,
 509  * remove an entry first.
 510  *
 511  * @param txq
 512  *   Pointer to TX queue structure.
 513  * @param[in] mp
 514  *   Memory Pool for which a Memory Region lkey must be returned.
 515  *
 516  * @return
 517  *   mr->lkey on success, (uint32_t)-1 on failure.
 518  */
 519 static __rte_always_inline uint32_t
 520 mlx5_tx_mb2mr(struct mlx5_txq_data *txq, struct rte_mbuf *mb)
 521 {
 522         uint16_t i = txq->mr_cache_idx;
 523         uintptr_t addr = rte_pktmbuf_mtod(mb, uintptr_t);
 524         struct mlx5_mr *mr;
 525
 526         assert(i < RTE_DIM(txq->mp2mr));
 527         if (likely(txq->mp2mr[i]->start <= addr && txq->mp2mr[i]->end >= addr))
 528                 return txq->mp2mr[i]->lkey;
 529         for (i = 0; (i != RTE_DIM(txq->mp2mr)); ++i) {
 530                 if (unlikely(txq->mp2mr[i]->mr == NULL)) {
 531                         /* Unknown MP, add a new MR for it. */
 532                         break;
 533                 }
 534                 if (txq->mp2mr[i]->start <= addr &&
 535                     txq->mp2mr[i]->end >= addr) {
 536                         assert(txq->mp2mr[i]->lkey != (uint32_t)-1);
 537                         assert(rte_cpu_to_be_32(txq->mp2mr[i]->mr->lkey) ==
 538                                txq->mp2mr[i]->lkey);
 539                         txq->mr_cache_idx = i;
 540                         return txq->mp2mr[i]->lkey;
 541                 }
 542         }
 543         txq->mr_cache_idx = 0;
 544         mr = mlx5_txq_mp2mr_reg(txq, mlx5_tx_mb2mp(mb), i);
 545         /*
 546          * Request the reference to use in this queue, the original one is
 547          * kept by the control plane.
 548          */
 549         if (mr) {
 550                 rte_atomic32_inc(&mr->refcnt);
 551                 return mr->lkey;
 552         }
 553         return (uint32_t)-1;
 554 }
 555
 556 /**
 557  * Ring TX queue doorbell and flush the update if requested.
 558  *
 559  * @param txq
 560  *   Pointer to TX queue structure.
 561  * @param wqe
 562  *   Pointer to the last WQE posted in the NIC.
 563  * @param cond
 564  *   Request for write memory barrier after BlueFlame update.
 565  */
 566 static __rte_always_inline void
 567 mlx5_tx_dbrec_cond_wmb(struct mlx5_txq_data *txq, volatile struct mlx5_wqe *wqe,
 568                        int cond)
 569 {
 570         uint64_t *dst = (uint64_t *)((uintptr_t)txq->bf_reg);
 571         volatile uint64_t *src = ((volatile uint64_t *)wqe);
 572
 573         rte_io_wmb();
 574         *txq->qp_db = rte_cpu_to_be_32(txq->wqe_ci);
 575         /* Ensure ordering between DB record and BF copy. */
 576         rte_wmb();
 577         *dst = *src;
 578         if (cond)
 579                 rte_wmb();
 580 }
 581
 582 /**
 583  * Ring TX queue doorbell and flush the update by write memory barrier.
 584  *
 585  * @param txq
 586  *   Pointer to TX queue structure.
 587  * @param wqe
 588  *   Pointer to the last WQE posted in the NIC.
 589  */
 590 static __rte_always_inline void
 591 mlx5_tx_dbrec(struct mlx5_txq_data *txq, volatile struct mlx5_wqe *wqe)
 592 {
 593         mlx5_tx_dbrec_cond_wmb(txq, wqe, 1);
 594 }
 595
 596 /**
 597  * Convert the Checksum offloads to Verbs.
 598  *
 599  * @param txq_data
 600  *   Pointer to the Tx queue.
 601  * @param buf
 602  *   Pointer to the mbuf.
 603  *
 604  * @return
 605  *   the converted cs_flags.
 606  */
 607 static __rte_always_inline uint8_t
 608 txq_ol_cksum_to_cs(struct mlx5_txq_data *txq_data, struct rte_mbuf *buf)
 609 {
 610         uint8_t cs_flags = 0;
 611
 612         /* Should we enable HW CKSUM offload */
 613         if (buf->ol_flags &
 614             (PKT_TX_IP_CKSUM | PKT_TX_TCP_CKSUM | PKT_TX_UDP_CKSUM |
 615              PKT_TX_OUTER_IP_CKSUM)) {
 616                 if (txq_data->tunnel_en &&
 617                     (buf->ol_flags &
 618                      (PKT_TX_TUNNEL_GRE | PKT_TX_TUNNEL_VXLAN))) {
 619                         cs_flags = MLX5_ETH_WQE_L3_INNER_CSUM |
 620                                    MLX5_ETH_WQE_L4_INNER_CSUM;
 621                         if (buf->ol_flags & PKT_TX_OUTER_IP_CKSUM)
 622                                 cs_flags |= MLX5_ETH_WQE_L3_CSUM;
 623                 } else {
 624                         cs_flags = MLX5_ETH_WQE_L3_CSUM |
 625                                    MLX5_ETH_WQE_L4_CSUM;
 626                 }
 627         }
 628         return cs_flags;
 629 }
 630
 631 /**
 632  * Count the number of contiguous single segment packets.
 633  *
 634  * @param pkts
 635  *   Pointer to array of packets.
 636  * @param pkts_n
 637  *   Number of packets.
 638  *
 639  * @return
 640  *   Number of contiguous single segment packets.
 641  */
 642 static __rte_always_inline unsigned int
 643 txq_count_contig_single_seg(struct rte_mbuf **pkts, uint16_t pkts_n)
 644 {
 645         unsigned int pos;
 646
 647         if (!pkts_n)
 648                 return 0;
 649         /* Count the number of contiguous single segment packets. */
 650         for (pos = 0; pos < pkts_n; ++pos)
 651                 if (NB_SEGS(pkts[pos]) > 1)
 652                         break;
 653         return pos;
 654 }
 655
 656 /**
 657  * Count the number of contiguous multi-segment packets.
 658  *
 659  * @param pkts
 660  *   Pointer to array of packets.
 661  * @param pkts_n
 662  *   Number of packets.
 663  *
 664  * @return
 665  *   Number of contiguous multi-segment packets.
 666  */
 667 static __rte_always_inline unsigned int
 668 txq_count_contig_multi_seg(struct rte_mbuf **pkts, uint16_t pkts_n)
 669 {
 670         unsigned int pos;
 671
 672         if (!pkts_n)
 673                 return 0;
 674         /* Count the number of contiguous multi-segment packets. */
 675         for (pos = 0; pos < pkts_n; ++pos)
 676                 if (NB_SEGS(pkts[pos]) == 1)
 677                         break;
 678         return pos;
 679 }
 680
 681 #endif /* RTE_PMD_MLX5_RXTX_H_ */