drivers/net/mlx5/mlx5_rxtx.h

   1 /* SPDX-License-Identifier: BSD-3-Clause
   2  * Copyright 2015 6WIND S.A.
   3  * Copyright 2015 Mellanox Technologies, Ltd
   4  */
   5
   6 #ifndef RTE_PMD_MLX5_RXTX_H_
   7 #define RTE_PMD_MLX5_RXTX_H_
   8
   9 #include <stddef.h>
  10 #include <stdint.h>
  11 #include <sys/queue.h>
  12
  13 #include <rte_mbuf.h>
  14 #include <rte_mempool.h>
  15 #include <rte_common.h>
  16 #include <rte_hexdump.h>
  17 #include <rte_atomic.h>
  18 #include <rte_spinlock.h>
  19 #include <rte_io.h>
  20 #include <rte_bus_pci.h>
  21 #include <rte_malloc.h>
  22 #include <rte_cycles.h>
  23
  24 #include <mlx5_glue.h>
  25 #include <mlx5_prm.h>
  26 #include <mlx5_common.h>
  27 #include <mlx5_common_mr.h>
  28
  29 #include "mlx5_defs.h"
  30 #include "mlx5_utils.h"
  31 #include "mlx5.h"
  32 #include "mlx5_autoconf.h"
  33
  34 /* Support tunnel matching. */
  35 #define MLX5_FLOW_TUNNEL 10
  36
  37 /* Mbuf dynamic flag offset for inline. */
  38 extern uint64_t rte_net_mlx5_dynf_inline_mask;
  39
  40 struct mlx5_rxq_stats {
  41 #ifdef MLX5_PMD_SOFT_COUNTERS
  42         uint64_t ipackets; /**< Total of successfully received packets. */
  43         uint64_t ibytes; /**< Total of successfully received bytes. */
  44 #endif
  45         uint64_t idropped; /**< Total of packets dropped when RX ring full. */
  46         uint64_t rx_nombuf; /**< Total of RX mbuf allocation failures. */
  47 };
  48
  49 struct mlx5_txq_stats {
  50 #ifdef MLX5_PMD_SOFT_COUNTERS
  51         uint64_t opackets; /**< Total of successfully sent packets. */
  52         uint64_t obytes; /**< Total of successfully sent bytes. */
  53 #endif
  54         uint64_t oerrors; /**< Total number of failed transmitted packets. */
  55 };
  56
  57 struct mlx5_priv;
  58
  59 /* Compressed CQE context. */
  60 struct rxq_zip {
  61         uint16_t ai; /* Array index. */
  62         uint16_t ca; /* Current array index. */
  63         uint16_t na; /* Next array index. */
  64         uint16_t cq_ci; /* The next CQE. */
  65         uint32_t cqe_cnt; /* Number of CQEs. */
  66 };
  67
  68 /* Multi-Packet RQ buffer header. */
  69 struct mlx5_mprq_buf {
  70         struct rte_mempool *mp;
  71         rte_atomic16_t refcnt; /* Atomically accessed refcnt. */
  72         uint8_t pad[RTE_PKTMBUF_HEADROOM]; /* Headroom for the first packet. */
  73         struct rte_mbuf_ext_shared_info shinfos[];
  74         /*
  75          * Shared information per stride.
  76          * More memory will be allocated for the first stride head-room and for
  77          * the strides data.
  78          */
  79 } __rte_cache_aligned;
  80
  81 /* Get pointer to the first stride. */
  82 #define mlx5_mprq_buf_addr(ptr, strd_n) (RTE_PTR_ADD((ptr), \
  83                                 sizeof(struct mlx5_mprq_buf) + \
  84                                 (strd_n) * \
  85                                 sizeof(struct rte_mbuf_ext_shared_info) + \
  86                                 RTE_PKTMBUF_HEADROOM))
  87
  88 #define MLX5_MIN_SINGLE_STRIDE_LOG_NUM_BYTES 6
  89 #define MLX5_MIN_SINGLE_WQE_LOG_NUM_STRIDES 9
  90
  91 enum mlx5_rxq_err_state {
  92         MLX5_RXQ_ERR_STATE_NO_ERROR = 0,
  93         MLX5_RXQ_ERR_STATE_NEED_RESET,
  94         MLX5_RXQ_ERR_STATE_NEED_READY,
  95 };
  96
  97 /* RX queue descriptor. */
  98 struct mlx5_rxq_data {
  99         unsigned int csum:1; /* Enable checksum offloading. */
 100         unsigned int hw_timestamp:1; /* Enable HW timestamp. */
 101         unsigned int rt_timestamp:1; /* Realtime timestamp format. */
 102         unsigned int vlan_strip:1; /* Enable VLAN stripping. */
 103         unsigned int crc_present:1; /* CRC must be subtracted. */
 104         unsigned int sges_n:3; /* Log 2 of SGEs (max buffers per packet). */
 105         unsigned int cqe_n:4; /* Log 2 of CQ elements. */
 106         unsigned int elts_n:4; /* Log 2 of Mbufs. */
 107         unsigned int rss_hash:1; /* RSS hash result is enabled. */
 108         unsigned int mark:1; /* Marked flow available on the queue. */
 109         unsigned int strd_num_n:5; /* Log 2 of the number of stride. */
 110         unsigned int strd_sz_n:4; /* Log 2 of stride size. */
 111         unsigned int strd_shift_en:1; /* Enable 2bytes shift on a stride. */
 112         unsigned int err_state:2; /* enum mlx5_rxq_err_state. */
 113         unsigned int strd_scatter_en:1; /* Scattered packets from a stride. */
 114         unsigned int lro:1; /* Enable LRO. */
 115         unsigned int dynf_meta:1; /* Dynamic metadata is configured. */
 116         volatile uint32_t *rq_db;
 117         volatile uint32_t *cq_db;
 118         uint16_t port_id;
 119         uint32_t rq_ci;
 120         uint16_t consumed_strd; /* Number of consumed strides in WQE. */
 121         uint32_t rq_pi;
 122         uint32_t cq_ci;
 123         uint16_t rq_repl_thresh; /* Threshold for buffer replenishment. */
 124         union {
 125                 struct rxq_zip zip; /* Compressed context. */
 126                 uint16_t decompressed;
 127                 /* Number of ready mbufs decompressed from the CQ. */
 128         };
 129         struct mlx5_mr_ctrl mr_ctrl; /* MR control descriptor. */
 130         uint16_t mprq_max_memcpy_len; /* Maximum size of packet to memcpy. */
 131         volatile void *wqes;
 132         volatile struct mlx5_cqe(*cqes)[];
 133         RTE_STD_C11
 134         union  {
 135                 struct rte_mbuf *(*elts)[];
 136                 struct mlx5_mprq_buf *(*mprq_bufs)[];
 137         };
 138         struct rte_mempool *mp;
 139         struct rte_mempool *mprq_mp; /* Mempool for Multi-Packet RQ. */
 140         struct mlx5_mprq_buf *mprq_repl; /* Stashed mbuf for replenish. */
 141         struct mlx5_dev_ctx_shared *sh; /* Shared context. */
 142         uint16_t idx; /* Queue index. */
 143         struct mlx5_rxq_stats stats;
 144         rte_xmm_t mbuf_initializer; /* Default rearm/flags for vectorized Rx. */
 145         struct rte_mbuf fake_mbuf; /* elts padding for vectorized Rx. */
 146         void *cq_uar; /* Verbs CQ user access region. */
 147         uint32_t cqn; /* CQ number. */
 148         uint8_t cq_arm_sn; /* CQ arm seq number. */
 149 #ifndef RTE_ARCH_64
 150         rte_spinlock_t *uar_lock_cq;
 151         /* CQ (UAR) access lock required for 32bit implementations */
 152 #endif
 153         uint32_t tunnel; /* Tunnel information. */
 154         uint64_t flow_meta_mask;
 155         int32_t flow_meta_offset;
 156 } __rte_cache_aligned;
 157
 158 enum mlx5_rxq_type {
 159         MLX5_RXQ_TYPE_STANDARD, /* Standard Rx queue. */
 160         MLX5_RXQ_TYPE_HAIRPIN, /* Hairpin Rx queue. */
 161         MLX5_RXQ_TYPE_UNDEFINED,
 162 };
 163
 164 /* RX queue control descriptor. */
 165 struct mlx5_rxq_ctrl {
 166         struct mlx5_rxq_data rxq; /* Data path structure. */
 167         LIST_ENTRY(mlx5_rxq_ctrl) next; /* Pointer to the next element. */
 168         rte_atomic32_t refcnt; /* Reference counter. */
 169         struct mlx5_rxq_obj *obj; /* Verbs/DevX elements. */
 170         struct mlx5_priv *priv; /* Back pointer to private data. */
 171         enum mlx5_rxq_type type; /* Rxq type. */
 172         unsigned int socket; /* CPU socket ID for allocations. */
 173         unsigned int irq:1; /* Whether IRQ is enabled. */
 174         uint32_t flow_mark_n; /* Number of Mark/Flag flows using this Queue. */
 175         uint32_t flow_tunnels_n[MLX5_FLOW_TUNNEL]; /* Tunnels counters. */
 176         uint32_t wqn; /* WQ number. */
 177         uint16_t dump_file_n; /* Number of dump files. */
 178         struct mlx5_devx_dbr_page *rq_dbrec_page;
 179         uint64_t rq_dbr_offset;
 180         /* Storing RQ door-bell information, needed when freeing door-bell. */
 181         struct mlx5_devx_dbr_page *cq_dbrec_page;
 182         uint64_t cq_dbr_offset;
 183         /* Storing CQ door-bell information, needed when freeing door-bell. */
 184         void *wq_umem; /* WQ buffer registration info. */
 185         void *cq_umem; /* CQ buffer registration info. */
 186         struct rte_eth_hairpin_conf hairpin_conf; /* Hairpin configuration. */
 187 };
 188
 189 /* Hash Rx queue. */
 190 struct mlx5_hrxq {
 191         ILIST_ENTRY(uint32_t)next; /* Index to the next element. */
 192         rte_atomic32_t refcnt; /* Reference counter. */
 193         struct mlx5_ind_table_obj *ind_table; /* Indirection table. */
 194         RTE_STD_C11
 195         union {
 196                 void *qp; /* Verbs queue pair. */
 197                 struct mlx5_devx_obj *tir; /* DevX TIR object. */
 198         };
 199 #ifdef HAVE_IBV_FLOW_DV_SUPPORT
 200         void *action; /* DV QP action pointer. */
 201 #endif
 202         uint64_t hash_fields; /* Verbs Hash fields. */
 203         uint32_t rss_key_len; /* Hash key length in bytes. */
 204         uint8_t rss_key[]; /* Hash key. */
 205 };
 206
 207 /* TX queue send local data. */
 208 __extension__
 209 struct mlx5_txq_local {
 210         struct mlx5_wqe *wqe_last; /* last sent WQE pointer. */
 211         struct rte_mbuf *mbuf; /* first mbuf to process. */
 212         uint16_t pkts_copy; /* packets copied to elts. */
 213         uint16_t pkts_sent; /* packets sent. */
 214         uint16_t pkts_loop; /* packets sent on loop entry. */
 215         uint16_t elts_free; /* available elts remain. */
 216         uint16_t wqe_free; /* available wqe remain. */
 217         uint16_t mbuf_off; /* data offset in current mbuf. */
 218         uint16_t mbuf_nseg; /* number of remaining mbuf. */
 219 };
 220
 221 /* TX queue descriptor. */
 222 __extension__
 223 struct mlx5_txq_data {
 224         uint16_t elts_head; /* Current counter in (*elts)[]. */
 225         uint16_t elts_tail; /* Counter of first element awaiting completion. */
 226         uint16_t elts_comp; /* elts index since last completion request. */
 227         uint16_t elts_s; /* Number of mbuf elements. */
 228         uint16_t elts_m; /* Mask for mbuf elements indices. */
 229         /* Fields related to elts mbuf storage. */
 230         uint16_t wqe_ci; /* Consumer index for work queue. */
 231         uint16_t wqe_pi; /* Producer index for work queue. */
 232         uint16_t wqe_s; /* Number of WQ elements. */
 233         uint16_t wqe_m; /* Mask Number for WQ elements. */
 234         uint16_t wqe_comp; /* WQE index since last completion request. */
 235         uint16_t wqe_thres; /* WQE threshold to request completion in CQ. */
 236         /* WQ related fields. */
 237         uint16_t cq_ci; /* Consumer index for completion queue. */
 238         uint16_t cq_pi; /* Production index for completion queue. */
 239         uint16_t cqe_s; /* Number of CQ elements. */
 240         uint16_t cqe_m; /* Mask for CQ indices. */
 241         /* CQ related fields. */
 242         uint16_t elts_n:4; /* elts[] length (in log2). */
 243         uint16_t cqe_n:4; /* Number of CQ elements (in log2). */
 244         uint16_t wqe_n:4; /* Number of WQ elements (in log2). */
 245         uint16_t tso_en:1; /* When set hardware TSO is enabled. */
 246         uint16_t tunnel_en:1;
 247         /* When set TX offload for tunneled packets are supported. */
 248         uint16_t swp_en:1; /* Whether SW parser is enabled. */
 249         uint16_t vlan_en:1; /* VLAN insertion in WQE is supported. */
 250         uint16_t db_nc:1; /* Doorbell mapped to non-cached region. */
 251         uint16_t db_heu:1; /* Doorbell heuristic write barrier. */
 252         uint16_t inlen_send; /* Ordinary send data inline size. */
 253         uint16_t inlen_empw; /* eMPW max packet size to inline. */
 254         uint16_t inlen_mode; /* Minimal data length to inline. */
 255         uint32_t qp_num_8s; /* QP number shifted by 8. */
 256         uint64_t offloads; /* Offloads for Tx Queue. */
 257         struct mlx5_mr_ctrl mr_ctrl; /* MR control descriptor. */
 258         struct mlx5_wqe *wqes; /* Work queue. */
 259         struct mlx5_wqe *wqes_end; /* Work queue array limit. */
 260 #ifdef RTE_LIBRTE_MLX5_DEBUG
 261         uint32_t *fcqs; /* Free completion queue (debug extended). */
 262 #else
 263         uint16_t *fcqs; /* Free completion queue. */
 264 #endif
 265         volatile struct mlx5_cqe *cqes; /* Completion queue. */
 266         volatile uint32_t *qp_db; /* Work queue doorbell. */
 267         volatile uint32_t *cq_db; /* Completion queue doorbell. */
 268         uint16_t port_id; /* Port ID of device. */
 269         uint16_t idx; /* Queue index. */
 270         uint64_t ts_mask; /* Timestamp flag dynamic mask. */
 271         int32_t ts_offset; /* Timestamp field dynamic offset. */
 272         struct mlx5_dev_ctx_shared *sh; /* Shared context. */
 273         struct mlx5_txq_stats stats; /* TX queue counters. */
 274 #ifndef RTE_ARCH_64
 275         rte_spinlock_t *uar_lock;
 276         /* UAR access lock required for 32bit implementations */
 277 #endif
 278         struct rte_mbuf *elts[0];
 279         /* Storage for queued packets, must be the last field. */
 280 } __rte_cache_aligned;
 281
 282 enum mlx5_txq_obj_type {
 283         MLX5_TXQ_OBJ_TYPE_IBV,          /* mlx5_txq_obj with ibv_wq. */
 284         MLX5_TXQ_OBJ_TYPE_DEVX_SQ,      /* mlx5_txq_obj with mlx5_devx_sq. */
 285         MLX5_TXQ_OBJ_TYPE_DEVX_HAIRPIN,
 286         /* mlx5_txq_obj with mlx5_devx_tq and hairpin support. */
 287 };
 288
 289 enum mlx5_txq_type {
 290         MLX5_TXQ_TYPE_STANDARD, /* Standard Tx queue. */
 291         MLX5_TXQ_TYPE_HAIRPIN, /* Hairpin Rx queue. */
 292 };
 293
 294 /* Verbs/DevX Tx queue elements. */
 295 struct mlx5_txq_obj {
 296         LIST_ENTRY(mlx5_txq_obj) next; /* Pointer to the next element. */
 297         rte_atomic32_t refcnt; /* Reference counter. */
 298         struct mlx5_txq_ctrl *txq_ctrl; /* Pointer to the control queue. */
 299         enum mlx5_txq_obj_type type; /* The txq object type. */
 300         RTE_STD_C11
 301         union {
 302                 struct {
 303                         void *cq; /* Completion Queue. */
 304                         void *qp; /* Queue Pair. */
 305                 };
 306                 struct {
 307                         struct mlx5_devx_obj *sq;
 308                         /* DevX object for Sx queue. */
 309                         struct mlx5_devx_obj *tis; /* The TIS object. */
 310                 };
 311                 struct {
 312                         struct rte_eth_dev *dev;
 313                         struct mlx5_devx_obj *cq_devx;
 314                         void *cq_umem;
 315                         void *cq_buf;
 316                         int64_t cq_dbrec_offset;
 317                         struct mlx5_devx_dbr_page *cq_dbrec_page;
 318                         struct mlx5_devx_obj *sq_devx;
 319                         void *sq_umem;
 320                         void *sq_buf;
 321                         int64_t sq_dbrec_offset;
 322                         struct mlx5_devx_dbr_page *sq_dbrec_page;
 323                 };
 324         };
 325 };
 326
 327 /* TX queue control descriptor. */
 328 struct mlx5_txq_ctrl {
 329         LIST_ENTRY(mlx5_txq_ctrl) next; /* Pointer to the next element. */
 330         rte_atomic32_t refcnt; /* Reference counter. */
 331         unsigned int socket; /* CPU socket ID for allocations. */
 332         enum mlx5_txq_type type; /* The txq ctrl type. */
 333         unsigned int max_inline_data; /* Max inline data. */
 334         unsigned int max_tso_header; /* Max TSO header size. */
 335         struct mlx5_txq_obj *obj; /* Verbs/DevX queue object. */
 336         struct mlx5_priv *priv; /* Back pointer to private data. */
 337         off_t uar_mmap_offset; /* UAR mmap offset for non-primary process. */
 338         void *bf_reg; /* BlueFlame register from Verbs. */
 339         uint16_t dump_file_n; /* Number of dump files. */
 340         struct rte_eth_hairpin_conf hairpin_conf; /* Hairpin configuration. */
 341         struct mlx5_txq_data txq; /* Data path structure. */
 342         /* Must be the last field in the structure, contains elts[]. */
 343 };
 344
 345 #define MLX5_TX_BFREG(txq) \
 346                 (MLX5_PROC_PRIV((txq)->port_id)->uar_table[(txq)->idx])
 347
 348 /* mlx5_rxq.c */
 349
 350 extern uint8_t rss_hash_default_key[];
 351
 352 int mlx5_check_mprq_support(struct rte_eth_dev *dev);
 353 int mlx5_rxq_mprq_enabled(struct mlx5_rxq_data *rxq);
 354 int mlx5_mprq_enabled(struct rte_eth_dev *dev);
 355 unsigned int mlx5_rxq_cqe_num(struct mlx5_rxq_data *rxq_data);
 356 int mlx5_mprq_free_mp(struct rte_eth_dev *dev);
 357 int mlx5_mprq_alloc_mp(struct rte_eth_dev *dev);
 358 int mlx5_rx_queue_start(struct rte_eth_dev *dev, uint16_t queue_id);
 359 int mlx5_rx_queue_stop(struct rte_eth_dev *dev, uint16_t queue_id);
 360 int mlx5_rx_queue_start_primary(struct rte_eth_dev *dev, uint16_t queue_id);
 361 int mlx5_rx_queue_stop_primary(struct rte_eth_dev *dev, uint16_t queue_id);
 362 int mlx5_rx_queue_setup(struct rte_eth_dev *dev, uint16_t idx, uint16_t desc,
 363                         unsigned int socket, const struct rte_eth_rxconf *conf,
 364                         struct rte_mempool *mp);
 365 int mlx5_rx_hairpin_queue_setup
 366         (struct rte_eth_dev *dev, uint16_t idx, uint16_t desc,
 367          const struct rte_eth_hairpin_conf *hairpin_conf);
 368 void mlx5_rx_queue_release(void *dpdk_rxq);
 369 int mlx5_rx_intr_vec_enable(struct rte_eth_dev *dev);
 370 void mlx5_rx_intr_vec_disable(struct rte_eth_dev *dev);
 371 int mlx5_rx_intr_enable(struct rte_eth_dev *dev, uint16_t rx_queue_id);
 372 int mlx5_rx_intr_disable(struct rte_eth_dev *dev, uint16_t rx_queue_id);
 373 int mlx5_rxq_obj_verify(struct rte_eth_dev *dev);
 374 struct mlx5_rxq_ctrl *mlx5_rxq_new(struct rte_eth_dev *dev, uint16_t idx,
 375                                    uint16_t desc, unsigned int socket,
 376                                    const struct rte_eth_rxconf *conf,
 377                                    struct rte_mempool *mp);
 378 struct mlx5_rxq_ctrl *mlx5_rxq_hairpin_new
 379         (struct rte_eth_dev *dev, uint16_t idx, uint16_t desc,
 380          const struct rte_eth_hairpin_conf *hairpin_conf);
 381 struct mlx5_rxq_ctrl *mlx5_rxq_get(struct rte_eth_dev *dev, uint16_t idx);
 382 int mlx5_rxq_release(struct rte_eth_dev *dev, uint16_t idx);
 383 int mlx5_rxq_verify(struct rte_eth_dev *dev);
 384 int rxq_alloc_elts(struct mlx5_rxq_ctrl *rxq_ctrl);
 385 int mlx5_ind_table_obj_verify(struct rte_eth_dev *dev);
 386 uint32_t mlx5_hrxq_new(struct rte_eth_dev *dev,
 387                        const uint8_t *rss_key, uint32_t rss_key_len,
 388                        uint64_t hash_fields,
 389                        const uint16_t *queues, uint32_t queues_n,
 390                        int tunnel __rte_unused);
 391 uint32_t mlx5_hrxq_get(struct rte_eth_dev *dev,
 392                        const uint8_t *rss_key, uint32_t rss_key_len,
 393                        uint64_t hash_fields,
 394                        const uint16_t *queues, uint32_t queues_n);
 395 int mlx5_hrxq_release(struct rte_eth_dev *dev, uint32_t hxrq_idx);
 396 int mlx5_hrxq_verify(struct rte_eth_dev *dev);
 397 enum mlx5_rxq_type mlx5_rxq_get_type(struct rte_eth_dev *dev, uint16_t idx);
 398 struct mlx5_hrxq *mlx5_hrxq_drop_new(struct rte_eth_dev *dev);
 399 void mlx5_hrxq_drop_release(struct rte_eth_dev *dev);
 400 uint64_t mlx5_get_rx_port_offloads(void);
 401 uint64_t mlx5_get_rx_queue_offloads(struct rte_eth_dev *dev);
 402 void mlx5_rxq_timestamp_set(struct rte_eth_dev *dev);
 403
 404
 405 /* mlx5_txq.c */
 406
 407 int mlx5_tx_queue_start(struct rte_eth_dev *dev, uint16_t queue_id);
 408 int mlx5_tx_queue_stop(struct rte_eth_dev *dev, uint16_t queue_id);
 409 int mlx5_tx_queue_start_primary(struct rte_eth_dev *dev, uint16_t queue_id);
 410 int mlx5_tx_queue_stop_primary(struct rte_eth_dev *dev, uint16_t queue_id);
 411 int mlx5_tx_queue_setup(struct rte_eth_dev *dev, uint16_t idx, uint16_t desc,
 412                         unsigned int socket, const struct rte_eth_txconf *conf);
 413 int mlx5_tx_hairpin_queue_setup
 414         (struct rte_eth_dev *dev, uint16_t idx, uint16_t desc,
 415          const struct rte_eth_hairpin_conf *hairpin_conf);
 416 void mlx5_tx_queue_release(void *dpdk_txq);
 417 int mlx5_tx_uar_init_secondary(struct rte_eth_dev *dev, int fd);
 418 void mlx5_tx_uar_uninit_secondary(struct rte_eth_dev *dev);
 419 struct mlx5_txq_obj *mlx5_txq_obj_new(struct rte_eth_dev *dev, uint16_t idx,
 420                                       enum mlx5_txq_obj_type type);
 421 struct mlx5_txq_obj *mlx5_txq_obj_get(struct rte_eth_dev *dev, uint16_t idx);
 422 int mlx5_txq_obj_release(struct mlx5_txq_obj *txq_ibv);
 423 int mlx5_txq_obj_verify(struct rte_eth_dev *dev);
 424 struct mlx5_txq_ctrl *mlx5_txq_new(struct rte_eth_dev *dev, uint16_t idx,
 425                                    uint16_t desc, unsigned int socket,
 426                                    const struct rte_eth_txconf *conf);
 427 struct mlx5_txq_ctrl *mlx5_txq_hairpin_new
 428         (struct rte_eth_dev *dev, uint16_t idx, uint16_t desc,
 429          const struct rte_eth_hairpin_conf *hairpin_conf);
 430 struct mlx5_txq_ctrl *mlx5_txq_get(struct rte_eth_dev *dev, uint16_t idx);
 431 int mlx5_txq_release(struct rte_eth_dev *dev, uint16_t idx);
 432 int mlx5_txq_releasable(struct rte_eth_dev *dev, uint16_t idx);
 433 int mlx5_txq_verify(struct rte_eth_dev *dev);
 434 void txq_alloc_elts(struct mlx5_txq_ctrl *txq_ctrl);
 435 void txq_free_elts(struct mlx5_txq_ctrl *txq_ctrl);
 436 uint64_t mlx5_get_tx_port_offloads(struct rte_eth_dev *dev);
 437 void mlx5_txq_dynf_timestamp_set(struct rte_eth_dev *dev);
 438
 439 /* mlx5_rxtx.c */
 440
 441 extern uint32_t mlx5_ptype_table[];
 442 extern uint8_t mlx5_cksum_table[];
 443 extern uint8_t mlx5_swp_types_table[];
 444
 445 void mlx5_set_ptype_table(void);
 446 void mlx5_set_cksum_table(void);
 447 void mlx5_set_swp_types_table(void);
 448 uint16_t mlx5_rx_burst(void *dpdk_rxq, struct rte_mbuf **pkts, uint16_t pkts_n);
 449 void mlx5_rxq_initialize(struct mlx5_rxq_data *rxq);
 450 __rte_noinline int mlx5_rx_err_handle(struct mlx5_rxq_data *rxq, uint8_t vec);
 451 void mlx5_mprq_buf_free_cb(void *addr, void *opaque);
 452 void mlx5_mprq_buf_free(struct mlx5_mprq_buf *buf);
 453 uint16_t mlx5_rx_burst_mprq(void *dpdk_rxq, struct rte_mbuf **pkts,
 454                             uint16_t pkts_n);
 455 uint16_t removed_tx_burst(void *dpdk_txq, struct rte_mbuf **pkts,
 456                           uint16_t pkts_n);
 457 uint16_t removed_rx_burst(void *dpdk_rxq, struct rte_mbuf **pkts,
 458                           uint16_t pkts_n);
 459 int mlx5_rx_descriptor_status(void *rx_queue, uint16_t offset);
 460 int mlx5_tx_descriptor_status(void *tx_queue, uint16_t offset);
 461 uint32_t mlx5_rx_queue_count(struct rte_eth_dev *dev, uint16_t rx_queue_id);
 462 void mlx5_dump_debug_information(const char *path, const char *title,
 463                                  const void *buf, unsigned int len);
 464 int mlx5_queue_state_modify_primary(struct rte_eth_dev *dev,
 465                         const struct mlx5_mp_arg_queue_state_modify *sm);
 466 void mlx5_rxq_info_get(struct rte_eth_dev *dev, uint16_t queue_id,
 467                        struct rte_eth_rxq_info *qinfo);
 468 void mlx5_txq_info_get(struct rte_eth_dev *dev, uint16_t queue_id,
 469                        struct rte_eth_txq_info *qinfo);
 470 int mlx5_rx_burst_mode_get(struct rte_eth_dev *dev, uint16_t rx_queue_id,
 471                            struct rte_eth_burst_mode *mode);
 472 int mlx5_tx_burst_mode_get(struct rte_eth_dev *dev, uint16_t tx_queue_id,
 473                            struct rte_eth_burst_mode *mode);
 474
 475 /* Vectorized version of mlx5_rxtx.c */
 476 int mlx5_rxq_check_vec_support(struct mlx5_rxq_data *rxq_data);
 477 int mlx5_check_vec_rx_support(struct rte_eth_dev *dev);
 478 uint16_t mlx5_rx_burst_vec(void *dpdk_txq, struct rte_mbuf **pkts,
 479                            uint16_t pkts_n);
 480
 481 /* mlx5_mr.c */
 482
 483 void mlx5_mr_flush_local_cache(struct mlx5_mr_ctrl *mr_ctrl);
 484 uint32_t mlx5_rx_addr2mr_bh(struct mlx5_rxq_data *rxq, uintptr_t addr);
 485 uint32_t mlx5_tx_mb2mr_bh(struct mlx5_txq_data *txq, struct rte_mbuf *mb);
 486 uint32_t mlx5_tx_update_ext_mp(struct mlx5_txq_data *txq, uintptr_t addr,
 487                                struct rte_mempool *mp);
 488 int mlx5_dma_map(struct rte_pci_device *pdev, void *addr, uint64_t iova,
 489                  size_t len);
 490 int mlx5_dma_unmap(struct rte_pci_device *pdev, void *addr, uint64_t iova,
 491                    size_t len);
 492
 493 /**
 494  * Provide safe 64bit store operation to mlx5 UAR region for both 32bit and
 495  * 64bit architectures.
 496  *
 497  * @param val
 498  *   value to write in CPU endian format.
 499  * @param addr
 500  *   Address to write to.
 501  * @param lock
 502  *   Address of the lock to use for that UAR access.
 503  */
 504 static __rte_always_inline void
 505 __mlx5_uar_write64_relaxed(uint64_t val, void *addr,
 506                            rte_spinlock_t *lock __rte_unused)
 507 {
 508 #ifdef RTE_ARCH_64
 509         *(uint64_t *)addr = val;
 510 #else /* !RTE_ARCH_64 */
 511         rte_spinlock_lock(lock);
 512         *(uint32_t *)addr = val;
 513         rte_io_wmb();
 514         *((uint32_t *)addr + 1) = val >> 32;
 515         rte_spinlock_unlock(lock);
 516 #endif
 517 }
 518
 519 /**
 520  * Provide safe 64bit store operation to mlx5 UAR region for both 32bit and
 521  * 64bit architectures while guaranteeing the order of execution with the
 522  * code being executed.
 523  *
 524  * @param val
 525  *   value to write in CPU endian format.
 526  * @param addr
 527  *   Address to write to.
 528  * @param lock
 529  *   Address of the lock to use for that UAR access.
 530  */
 531 static __rte_always_inline void
 532 __mlx5_uar_write64(uint64_t val, void *addr, rte_spinlock_t *lock)
 533 {
 534         rte_io_wmb();
 535         __mlx5_uar_write64_relaxed(val, addr, lock);
 536 }
 537
 538 /* Assist macros, used instead of directly calling the functions they wrap. */
 539 #ifdef RTE_ARCH_64
 540 #define mlx5_uar_write64_relaxed(val, dst, lock) \
 541                 __mlx5_uar_write64_relaxed(val, dst, NULL)
 542 #define mlx5_uar_write64(val, dst, lock) __mlx5_uar_write64(val, dst, NULL)
 543 #else
 544 #define mlx5_uar_write64_relaxed(val, dst, lock) \
 545                 __mlx5_uar_write64_relaxed(val, dst, lock)
 546 #define mlx5_uar_write64(val, dst, lock) __mlx5_uar_write64(val, dst, lock)
 547 #endif
 548
 549 /**
 550  * Get Memory Pool (MP) from mbuf. If mbuf is indirect, the pool from which the
 551  * cloned mbuf is allocated is returned instead.
 552  *
 553  * @param buf
 554  *   Pointer to mbuf.
 555  *
 556  * @return
 557  *   Memory pool where data is located for given mbuf.
 558  */
 559 static inline struct rte_mempool *
 560 mlx5_mb2mp(struct rte_mbuf *buf)
 561 {
 562         if (unlikely(RTE_MBUF_CLONED(buf)))
 563                 return rte_mbuf_from_indirect(buf)->pool;
 564         return buf->pool;
 565 }
 566
 567 /**
 568  * Query LKey from a packet buffer for Rx. No need to flush local caches for Rx
 569  * as mempool is pre-configured and static.
 570  *
 571  * @param rxq
 572  *   Pointer to Rx queue structure.
 573  * @param addr
 574  *   Address to search.
 575  *
 576  * @return
 577  *   Searched LKey on success, UINT32_MAX on no match.
 578  */
 579 static __rte_always_inline uint32_t
 580 mlx5_rx_addr2mr(struct mlx5_rxq_data *rxq, uintptr_t addr)
 581 {
 582         struct mlx5_mr_ctrl *mr_ctrl = &rxq->mr_ctrl;
 583         uint32_t lkey;
 584
 585         /* Linear search on MR cache array. */
 586         lkey = mlx5_mr_lookup_lkey(mr_ctrl->cache, &mr_ctrl->mru,
 587                                    MLX5_MR_CACHE_N, addr);
 588         if (likely(lkey != UINT32_MAX))
 589                 return lkey;
 590         /* Take slower bottom-half (Binary Search) on miss. */
 591         return mlx5_rx_addr2mr_bh(rxq, addr);
 592 }
 593
 594 #define mlx5_rx_mb2mr(rxq, mb) mlx5_rx_addr2mr(rxq, (uintptr_t)((mb)->buf_addr))
 595
 596 /**
 597  * Query LKey from a packet buffer for Tx. If not found, add the mempool.
 598  *
 599  * @param txq
 600  *   Pointer to Tx queue structure.
 601  * @param addr
 602  *   Address to search.
 603  *
 604  * @return
 605  *   Searched LKey on success, UINT32_MAX on no match.
 606  */
 607 static __rte_always_inline uint32_t
 608 mlx5_tx_mb2mr(struct mlx5_txq_data *txq, struct rte_mbuf *mb)
 609 {
 610         struct mlx5_mr_ctrl *mr_ctrl = &txq->mr_ctrl;
 611         uintptr_t addr = (uintptr_t)mb->buf_addr;
 612         uint32_t lkey;
 613
 614         /* Check generation bit to see if there's any change on existing MRs. */
 615         if (unlikely(*mr_ctrl->dev_gen_ptr != mr_ctrl->cur_gen))
 616                 mlx5_mr_flush_local_cache(mr_ctrl);
 617         /* Linear search on MR cache array. */
 618         lkey = mlx5_mr_lookup_lkey(mr_ctrl->cache, &mr_ctrl->mru,
 619                                    MLX5_MR_CACHE_N, addr);
 620         if (likely(lkey != UINT32_MAX))
 621                 return lkey;
 622         /* Take slower bottom-half on miss. */
 623         return mlx5_tx_mb2mr_bh(txq, mb);
 624 }
 625
 626 /**
 627  * Ring TX queue doorbell and flush the update if requested.
 628  *
 629  * @param txq
 630  *   Pointer to TX queue structure.
 631  * @param wqe
 632  *   Pointer to the last WQE posted in the NIC.
 633  * @param cond
 634  *   Request for write memory barrier after BlueFlame update.
 635  */
 636 static __rte_always_inline void
 637 mlx5_tx_dbrec_cond_wmb(struct mlx5_txq_data *txq, volatile struct mlx5_wqe *wqe,
 638                        int cond)
 639 {
 640         uint64_t *dst = MLX5_TX_BFREG(txq);
 641         volatile uint64_t *src = ((volatile uint64_t *)wqe);
 642
 643         rte_cio_wmb();
 644         *txq->qp_db = rte_cpu_to_be_32(txq->wqe_ci);
 645         /* Ensure ordering between DB record and BF copy. */
 646         rte_wmb();
 647         mlx5_uar_write64_relaxed(*src, dst, txq->uar_lock);
 648         if (cond)
 649                 rte_wmb();
 650 }
 651
 652 /**
 653  * Ring TX queue doorbell and flush the update by write memory barrier.
 654  *
 655  * @param txq
 656  *   Pointer to TX queue structure.
 657  * @param wqe
 658  *   Pointer to the last WQE posted in the NIC.
 659  */
 660 static __rte_always_inline void
 661 mlx5_tx_dbrec(struct mlx5_txq_data *txq, volatile struct mlx5_wqe *wqe)
 662 {
 663         mlx5_tx_dbrec_cond_wmb(txq, wqe, 1);
 664 }
 665
 666 /**
 667  * Convert timestamp from HW format to linear counter
 668  * from Packet Pacing Clock Queue CQE timestamp format.
 669  *
 670  * @param sh
 671  *   Pointer to the device shared context. Might be needed
 672  *   to convert according current device configuration.
 673  * @param ts
 674  *   Timestamp from CQE to convert.
 675  * @return
 676  *   UTC in nanoseconds
 677  */
 678 static __rte_always_inline uint64_t
 679 mlx5_txpp_convert_rx_ts(struct mlx5_dev_ctx_shared *sh, uint64_t ts)
 680 {
 681         RTE_SET_USED(sh);
 682         return (ts & UINT32_MAX) + (ts >> 32) * NS_PER_S;
 683 }
 684
 685 /**
 686  * Convert timestamp from mbuf format to linear counter
 687  * of Clock Queue completions (24 bits)
 688  *
 689  * @param sh
 690  *   Pointer to the device shared context to fetch Tx
 691  *   packet pacing timestamp and parameters.
 692  * @param ts
 693  *   Timestamp from mbuf to convert.
 694  * @return
 695  *   positive or zero value - completion ID to wait
 696  *   negative value - conversion error
 697  */
 698 static __rte_always_inline int32_t
 699 mlx5_txpp_convert_tx_ts(struct mlx5_dev_ctx_shared *sh, uint64_t mts)
 700 {
 701         uint64_t ts, ci;
 702         uint32_t tick;
 703
 704         do {
 705                 /*
 706                  * Read atomically two uint64_t fields and compare lsb bits.
 707                  * It there is no match - the timestamp was updated in
 708                  * the service thread, data should be re-read.
 709                  */
 710                 rte_compiler_barrier();
 711                 ci = rte_atomic64_read(&sh->txpp.ts.ci_ts);
 712                 ts = rte_atomic64_read(&sh->txpp.ts.ts);
 713                 rte_compiler_barrier();
 714                 if (!((ts ^ ci) << (64 - MLX5_CQ_INDEX_WIDTH)))
 715                         break;
 716         } while (true);
 717         /* Perform the skew correction, positive value to send earlier. */
 718         mts -= sh->txpp.skew;
 719         mts -= ts;
 720         if (unlikely(mts >= UINT64_MAX / 2)) {
 721                 /* We have negative integer, mts is in the past. */
 722                 rte_atomic32_inc(&sh->txpp.err_ts_past);
 723                 return -1;
 724         }
 725         tick = sh->txpp.tick;
 726         MLX5_ASSERT(tick);
 727         /* Convert delta to completions, round up. */
 728         mts = (mts + tick - 1) / tick;
 729         if (unlikely(mts >= (1 << MLX5_CQ_INDEX_WIDTH) / 2 - 1)) {
 730                 /* We have mts is too distant future. */
 731                 rte_atomic32_inc(&sh->txpp.err_ts_future);
 732                 return -1;
 733         }
 734         mts <<= 64 - MLX5_CQ_INDEX_WIDTH;
 735         ci += mts;
 736         ci >>= 64 - MLX5_CQ_INDEX_WIDTH;
 737         return ci;
 738 }
 739
 740 #endif /* RTE_PMD_MLX5_RXTX_H_ */