drivers/net/mlx5/mlx5_rxtx.h

   1 /* SPDX-License-Identifier: BSD-3-Clause
   2  * Copyright 2015 6WIND S.A.
   3  * Copyright 2015 Mellanox Technologies, Ltd
   4  */
   5
   6 #ifndef RTE_PMD_MLX5_RXTX_H_
   7 #define RTE_PMD_MLX5_RXTX_H_
   8
   9 #include <stddef.h>
  10 #include <stdint.h>
  11 #include <sys/queue.h>
  12
  13 /* Verbs header. */
  14 /* ISO C doesn't support unnamed structs/unions, disabling -pedantic. */
  15 #ifdef PEDANTIC
  16 #pragma GCC diagnostic ignored "-Wpedantic"
  17 #endif
  18 #include <infiniband/verbs.h>
  19 #include <infiniband/mlx5dv.h>
  20 #ifdef PEDANTIC
  21 #pragma GCC diagnostic error "-Wpedantic"
  22 #endif
  23
  24 #include <rte_mbuf.h>
  25 #include <rte_mempool.h>
  26 #include <rte_common.h>
  27 #include <rte_hexdump.h>
  28 #include <rte_atomic.h>
  29 #include <rte_spinlock.h>
  30 #include <rte_io.h>
  31 #include <rte_bus_pci.h>
  32
  33 #include "mlx5_utils.h"
  34 #include "mlx5.h"
  35 #include "mlx5_mr.h"
  36 #include "mlx5_autoconf.h"
  37 #include "mlx5_defs.h"
  38 #include "mlx5_prm.h"
  39 #include "mlx5_glue.h"
  40
  41 /* Support tunnel matching. */
  42 #define MLX5_FLOW_TUNNEL 5
  43
  44 struct mlx5_rxq_stats {
  45 #ifdef MLX5_PMD_SOFT_COUNTERS
  46         uint64_t ipackets; /**< Total of successfully received packets. */
  47         uint64_t ibytes; /**< Total of successfully received bytes. */
  48 #endif
  49         uint64_t idropped; /**< Total of packets dropped when RX ring full. */
  50         uint64_t rx_nombuf; /**< Total of RX mbuf allocation failures. */
  51 };
  52
  53 struct mlx5_txq_stats {
  54 #ifdef MLX5_PMD_SOFT_COUNTERS
  55         uint64_t opackets; /**< Total of successfully sent packets. */
  56         uint64_t obytes; /**< Total of successfully sent bytes. */
  57 #endif
  58         uint64_t oerrors; /**< Total number of failed transmitted packets. */
  59 };
  60
  61 struct mlx5_priv;
  62
  63 /* Compressed CQE context. */
  64 struct rxq_zip {
  65         uint16_t ai; /* Array index. */
  66         uint16_t ca; /* Current array index. */
  67         uint16_t na; /* Next array index. */
  68         uint16_t cq_ci; /* The next CQE. */
  69         uint32_t cqe_cnt; /* Number of CQEs. */
  70 };
  71
  72 /* Multi-Packet RQ buffer header. */
  73 struct mlx5_mprq_buf {
  74         struct rte_mempool *mp;
  75         rte_atomic16_t refcnt; /* Atomically accessed refcnt. */
  76         uint8_t pad[RTE_PKTMBUF_HEADROOM]; /* Headroom for the first packet. */
  77 } __rte_cache_aligned;
  78
  79 /* Get pointer to the first stride. */
  80 #define mlx5_mprq_buf_addr(ptr) ((ptr) + 1)
  81
  82 enum mlx5_rxq_err_state {
  83         MLX5_RXQ_ERR_STATE_NO_ERROR = 0,
  84         MLX5_RXQ_ERR_STATE_NEED_RESET,
  85         MLX5_RXQ_ERR_STATE_NEED_READY,
  86 };
  87
  88 /* RX queue descriptor. */
  89 struct mlx5_rxq_data {
  90         unsigned int csum:1; /* Enable checksum offloading. */
  91         unsigned int hw_timestamp:1; /* Enable HW timestamp. */
  92         unsigned int vlan_strip:1; /* Enable VLAN stripping. */
  93         unsigned int crc_present:1; /* CRC must be subtracted. */
  94         unsigned int sges_n:2; /* Log 2 of SGEs (max buffers per packet). */
  95         unsigned int cqe_n:4; /* Log 2 of CQ elements. */
  96         unsigned int elts_n:4; /* Log 2 of Mbufs. */
  97         unsigned int rss_hash:1; /* RSS hash result is enabled. */
  98         unsigned int mark:1; /* Marked flow available on the queue. */
  99         unsigned int strd_num_n:5; /* Log 2 of the number of stride. */
 100         unsigned int strd_sz_n:4; /* Log 2 of stride size. */
 101         unsigned int strd_shift_en:1; /* Enable 2bytes shift on a stride. */
 102         unsigned int err_state:2; /* enum mlx5_rxq_err_state. */
 103         unsigned int :4; /* Remaining bits. */
 104         volatile uint32_t *rq_db;
 105         volatile uint32_t *cq_db;
 106         uint16_t port_id;
 107         uint32_t rq_ci;
 108         uint16_t consumed_strd; /* Number of consumed strides in WQE. */
 109         uint32_t rq_pi;
 110         uint32_t cq_ci;
 111         uint16_t rq_repl_thresh; /* Threshold for buffer replenishment. */
 112         union {
 113                 struct rxq_zip zip; /* Compressed context. */
 114                 uint16_t decompressed;
 115                 /* Number of ready mbufs decompressed from the CQ. */
 116         };
 117         struct mlx5_mr_ctrl mr_ctrl; /* MR control descriptor. */
 118         uint16_t mprq_max_memcpy_len; /* Maximum size of packet to memcpy. */
 119         volatile void *wqes;
 120         volatile struct mlx5_cqe(*cqes)[];
 121         RTE_STD_C11
 122         union  {
 123                 struct rte_mbuf *(*elts)[];
 124                 struct mlx5_mprq_buf *(*mprq_bufs)[];
 125         };
 126         struct rte_mempool *mp;
 127         struct rte_mempool *mprq_mp; /* Mempool for Multi-Packet RQ. */
 128         struct mlx5_mprq_buf *mprq_repl; /* Stashed mbuf for replenish. */
 129         uint16_t idx; /* Queue index. */
 130         struct mlx5_rxq_stats stats;
 131         uint64_t mbuf_initializer; /* Default rearm_data for vectorized Rx. */
 132         struct rte_mbuf fake_mbuf; /* elts padding for vectorized Rx. */
 133         void *cq_uar; /* CQ user access region. */
 134         uint32_t cqn; /* CQ number. */
 135         uint8_t cq_arm_sn; /* CQ arm seq number. */
 136 #ifndef RTE_ARCH_64
 137         rte_spinlock_t *uar_lock_cq;
 138         /* CQ (UAR) access lock required for 32bit implementations */
 139 #endif
 140         uint32_t tunnel; /* Tunnel information. */
 141 } __rte_cache_aligned;
 142
 143 /* Verbs Rx queue elements. */
 144 struct mlx5_rxq_ibv {
 145         LIST_ENTRY(mlx5_rxq_ibv) next; /* Pointer to the next element. */
 146         rte_atomic32_t refcnt; /* Reference counter. */
 147         struct mlx5_rxq_ctrl *rxq_ctrl; /* Back pointer to parent. */
 148         struct ibv_cq *cq; /* Completion Queue. */
 149         struct ibv_wq *wq; /* Work Queue. */
 150         struct ibv_comp_channel *channel;
 151 };
 152
 153 /* RX queue control descriptor. */
 154 struct mlx5_rxq_ctrl {
 155         struct mlx5_rxq_data rxq; /* Data path structure. */
 156         LIST_ENTRY(mlx5_rxq_ctrl) next; /* Pointer to the next element. */
 157         rte_atomic32_t refcnt; /* Reference counter. */
 158         struct mlx5_rxq_ibv *ibv; /* Verbs elements. */
 159         struct mlx5_priv *priv; /* Back pointer to private data. */
 160         unsigned int socket; /* CPU socket ID for allocations. */
 161         unsigned int irq:1; /* Whether IRQ is enabled. */
 162         uint32_t flow_mark_n; /* Number of Mark/Flag flows using this Queue. */
 163         uint32_t flow_tunnels_n[MLX5_FLOW_TUNNEL]; /* Tunnels counters. */
 164         uint32_t wqn; /* WQ number. */
 165         uint16_t dump_file_n; /* Number of dump files. */
 166 };
 167
 168 /* Indirection table. */
 169 struct mlx5_ind_table_ibv {
 170         LIST_ENTRY(mlx5_ind_table_ibv) next; /* Pointer to the next element. */
 171         rte_atomic32_t refcnt; /* Reference counter. */
 172         struct ibv_rwq_ind_table *ind_table; /**< Indirection table. */
 173         uint32_t queues_n; /**< Number of queues in the list. */
 174         uint16_t queues[]; /**< Queue list. */
 175 };
 176
 177 /* Hash Rx queue. */
 178 struct mlx5_hrxq {
 179         LIST_ENTRY(mlx5_hrxq) next; /* Pointer to the next element. */
 180         rte_atomic32_t refcnt; /* Reference counter. */
 181         struct mlx5_ind_table_ibv *ind_table; /* Indirection table. */
 182         struct ibv_qp *qp; /* Verbs queue pair. */
 183 #ifdef HAVE_IBV_FLOW_DV_SUPPORT
 184         void *action; /* DV QP action pointer. */
 185 #endif
 186         uint64_t hash_fields; /* Verbs Hash fields. */
 187         uint32_t rss_key_len; /* Hash key length in bytes. */
 188         uint8_t rss_key[]; /* Hash key. */
 189 };
 190
 191 /* TX queue descriptor. */
 192 __extension__
 193 struct mlx5_txq_data {
 194         uint16_t elts_head; /* Current counter in (*elts)[]. */
 195         uint16_t elts_tail; /* Counter of first element awaiting completion. */
 196         uint16_t elts_comp; /* Counter since last completion request. */
 197         uint16_t mpw_comp; /* WQ index since last completion request. */
 198         uint16_t cq_ci; /* Consumer index for completion queue. */
 199 #ifndef NDEBUG
 200         uint16_t cq_pi; /* Producer index for completion queue. */
 201 #endif
 202         uint16_t wqe_ci; /* Consumer index for work queue. */
 203         uint16_t wqe_pi; /* Producer index for work queue. */
 204         uint16_t elts_n:4; /* (*elts)[] length (in log2). */
 205         uint16_t cqe_n:4; /* Number of CQ elements (in log2). */
 206         uint16_t wqe_n:4; /* Number of of WQ elements (in log2). */
 207         uint16_t tso_en:1; /* When set hardware TSO is enabled. */
 208         uint16_t tunnel_en:1;
 209         /* When set TX offload for tunneled packets are supported. */
 210         uint16_t swp_en:1; /* Whether SW parser is enabled. */
 211         uint16_t mpw_hdr_dseg:1; /* Enable DSEGs in the title WQEBB. */
 212         uint16_t max_inline; /* Multiple of RTE_CACHE_LINE_SIZE to inline. */
 213         uint16_t inline_max_packet_sz; /* Max packet size for inlining. */
 214         uint32_t qp_num_8s; /* QP number shifted by 8. */
 215         uint64_t offloads; /* Offloads for Tx Queue. */
 216         struct mlx5_mr_ctrl mr_ctrl; /* MR control descriptor. */
 217         volatile struct mlx5_cqe (*cqes)[]; /* Completion queue. */
 218         volatile void *wqes; /* Work queue (use volatile to write into). */
 219         volatile uint32_t *qp_db; /* Work queue doorbell. */
 220         volatile uint32_t *cq_db; /* Completion queue doorbell. */
 221         struct rte_mbuf *(*elts)[]; /* TX elements. */
 222         uint16_t port_id; /* Port ID of device. */
 223         uint16_t idx; /* Queue index. */
 224         struct mlx5_txq_stats stats; /* TX queue counters. */
 225 #ifndef RTE_ARCH_64
 226         rte_spinlock_t *uar_lock;
 227         /* UAR access lock required for 32bit implementations */
 228 #endif
 229 } __rte_cache_aligned;
 230
 231 /* Verbs Rx queue elements. */
 232 struct mlx5_txq_ibv {
 233         LIST_ENTRY(mlx5_txq_ibv) next; /* Pointer to the next element. */
 234         rte_atomic32_t refcnt; /* Reference counter. */
 235         struct mlx5_txq_ctrl *txq_ctrl; /* Pointer to the control queue. */
 236         struct ibv_cq *cq; /* Completion Queue. */
 237         struct ibv_qp *qp; /* Queue Pair. */
 238 };
 239
 240 /* TX queue control descriptor. */
 241 struct mlx5_txq_ctrl {
 242         struct mlx5_txq_data txq; /* Data path structure. */
 243         LIST_ENTRY(mlx5_txq_ctrl) next; /* Pointer to the next element. */
 244         rte_atomic32_t refcnt; /* Reference counter. */
 245         unsigned int socket; /* CPU socket ID for allocations. */
 246         unsigned int max_inline_data; /* Max inline data. */
 247         unsigned int max_tso_header; /* Max TSO header size. */
 248         struct mlx5_txq_ibv *ibv; /* Verbs queue object. */
 249         struct mlx5_priv *priv; /* Back pointer to private data. */
 250         off_t uar_mmap_offset; /* UAR mmap offset for non-primary process. */
 251         void *bf_reg; /* BlueFlame register from Verbs. */
 252         uint32_t cqn; /* CQ number. */
 253         uint16_t dump_file_n; /* Number of dump files. */
 254 };
 255
 256 #define MLX5_TX_BFREG(txq) \
 257                 (MLX5_PROC_PRIV((txq)->port_id)->uar_table[(txq)->idx])
 258
 259 /* mlx5_rxq.c */
 260
 261 extern uint8_t rss_hash_default_key[];
 262
 263 int mlx5_check_mprq_support(struct rte_eth_dev *dev);
 264 int mlx5_rxq_mprq_enabled(struct mlx5_rxq_data *rxq);
 265 int mlx5_mprq_enabled(struct rte_eth_dev *dev);
 266 int mlx5_mprq_free_mp(struct rte_eth_dev *dev);
 267 int mlx5_mprq_alloc_mp(struct rte_eth_dev *dev);
 268 int mlx5_rx_queue_setup(struct rte_eth_dev *dev, uint16_t idx, uint16_t desc,
 269                         unsigned int socket, const struct rte_eth_rxconf *conf,
 270                         struct rte_mempool *mp);
 271 void mlx5_rx_queue_release(void *dpdk_rxq);
 272 int mlx5_rx_intr_vec_enable(struct rte_eth_dev *dev);
 273 void mlx5_rx_intr_vec_disable(struct rte_eth_dev *dev);
 274 int mlx5_rx_intr_enable(struct rte_eth_dev *dev, uint16_t rx_queue_id);
 275 int mlx5_rx_intr_disable(struct rte_eth_dev *dev, uint16_t rx_queue_id);
 276 struct mlx5_rxq_ibv *mlx5_rxq_ibv_new(struct rte_eth_dev *dev, uint16_t idx);
 277 int mlx5_rxq_ibv_verify(struct rte_eth_dev *dev);
 278 struct mlx5_rxq_ctrl *mlx5_rxq_new(struct rte_eth_dev *dev, uint16_t idx,
 279                                    uint16_t desc, unsigned int socket,
 280                                    const struct rte_eth_rxconf *conf,
 281                                    struct rte_mempool *mp);
 282 struct mlx5_rxq_ctrl *mlx5_rxq_get(struct rte_eth_dev *dev, uint16_t idx);
 283 int mlx5_rxq_release(struct rte_eth_dev *dev, uint16_t idx);
 284 int mlx5_rxq_verify(struct rte_eth_dev *dev);
 285 int rxq_alloc_elts(struct mlx5_rxq_ctrl *rxq_ctrl);
 286 int mlx5_ind_table_ibv_verify(struct rte_eth_dev *dev);
 287 struct mlx5_hrxq *mlx5_hrxq_new(struct rte_eth_dev *dev,
 288                                 const uint8_t *rss_key, uint32_t rss_key_len,
 289                                 uint64_t hash_fields,
 290                                 const uint16_t *queues, uint32_t queues_n,
 291                                 int tunnel __rte_unused);
 292 struct mlx5_hrxq *mlx5_hrxq_get(struct rte_eth_dev *dev,
 293                                 const uint8_t *rss_key, uint32_t rss_key_len,
 294                                 uint64_t hash_fields,
 295                                 const uint16_t *queues, uint32_t queues_n);
 296 int mlx5_hrxq_release(struct rte_eth_dev *dev, struct mlx5_hrxq *hxrq);
 297 int mlx5_hrxq_ibv_verify(struct rte_eth_dev *dev);
 298 struct mlx5_hrxq *mlx5_hrxq_drop_new(struct rte_eth_dev *dev);
 299 void mlx5_hrxq_drop_release(struct rte_eth_dev *dev);
 300 uint64_t mlx5_get_rx_port_offloads(void);
 301 uint64_t mlx5_get_rx_queue_offloads(struct rte_eth_dev *dev);
 302
 303 /* mlx5_txq.c */
 304
 305 int mlx5_tx_queue_setup(struct rte_eth_dev *dev, uint16_t idx, uint16_t desc,
 306                         unsigned int socket, const struct rte_eth_txconf *conf);
 307 void mlx5_tx_queue_release(void *dpdk_txq);
 308 int mlx5_tx_uar_init_secondary(struct rte_eth_dev *dev, int fd);
 309 struct mlx5_txq_ibv *mlx5_txq_ibv_new(struct rte_eth_dev *dev, uint16_t idx);
 310 struct mlx5_txq_ibv *mlx5_txq_ibv_get(struct rte_eth_dev *dev, uint16_t idx);
 311 int mlx5_txq_ibv_release(struct mlx5_txq_ibv *txq_ibv);
 312 int mlx5_txq_ibv_verify(struct rte_eth_dev *dev);
 313 struct mlx5_txq_ctrl *mlx5_txq_new(struct rte_eth_dev *dev, uint16_t idx,
 314                                    uint16_t desc, unsigned int socket,
 315                                    const struct rte_eth_txconf *conf);
 316 struct mlx5_txq_ctrl *mlx5_txq_get(struct rte_eth_dev *dev, uint16_t idx);
 317 int mlx5_txq_release(struct rte_eth_dev *dev, uint16_t idx);
 318 int mlx5_txq_releasable(struct rte_eth_dev *dev, uint16_t idx);
 319 int mlx5_txq_verify(struct rte_eth_dev *dev);
 320 void txq_alloc_elts(struct mlx5_txq_ctrl *txq_ctrl);
 321 uint64_t mlx5_get_tx_port_offloads(struct rte_eth_dev *dev);
 322
 323 /* mlx5_rxtx.c */
 324
 325 extern uint32_t mlx5_ptype_table[];
 326 extern uint8_t mlx5_cksum_table[];
 327 extern uint8_t mlx5_swp_types_table[];
 328
 329 void mlx5_set_ptype_table(void);
 330 void mlx5_set_cksum_table(void);
 331 void mlx5_set_swp_types_table(void);
 332 __rte_noinline uint16_t mlx5_tx_error_cqe_handle(struct mlx5_txq_data *txq,
 333                                         volatile struct mlx5_err_cqe *err_cqe);
 334 uint16_t mlx5_rx_burst(void *dpdk_rxq, struct rte_mbuf **pkts, uint16_t pkts_n);
 335 void mlx5_rxq_initialize(struct mlx5_rxq_data *rxq);
 336 __rte_noinline int mlx5_rx_err_handle(struct mlx5_rxq_data *rxq,
 337                                       uint8_t mbuf_prepare);
 338 void mlx5_mprq_buf_free_cb(void *addr, void *opaque);
 339 void mlx5_mprq_buf_free(struct mlx5_mprq_buf *buf);
 340 uint16_t mlx5_rx_burst_mprq(void *dpdk_rxq, struct rte_mbuf **pkts,
 341                             uint16_t pkts_n);
 342 uint16_t removed_tx_burst(void *dpdk_txq, struct rte_mbuf **pkts,
 343                           uint16_t pkts_n);
 344 uint16_t removed_rx_burst(void *dpdk_rxq, struct rte_mbuf **pkts,
 345                           uint16_t pkts_n);
 346 int mlx5_rx_descriptor_status(void *rx_queue, uint16_t offset);
 347 int mlx5_tx_descriptor_status(void *tx_queue, uint16_t offset);
 348 uint32_t mlx5_rx_queue_count(struct rte_eth_dev *dev, uint16_t rx_queue_id);
 349 void mlx5_dump_debug_information(const char *path, const char *title,
 350                                  const void *buf, unsigned int len);
 351 int mlx5_queue_state_modify_primary(struct rte_eth_dev *dev,
 352                         const struct mlx5_mp_arg_queue_state_modify *sm);
 353
 354 /* Vectorized version of mlx5_rxtx.c */
 355 int mlx5_rxq_check_vec_support(struct mlx5_rxq_data *rxq_data);
 356 int mlx5_check_vec_rx_support(struct rte_eth_dev *dev);
 357 uint16_t mlx5_rx_burst_vec(void *dpdk_txq, struct rte_mbuf **pkts,
 358                            uint16_t pkts_n);
 359
 360 /* mlx5_mr.c */
 361
 362 void mlx5_mr_flush_local_cache(struct mlx5_mr_ctrl *mr_ctrl);
 363 uint32_t mlx5_rx_addr2mr_bh(struct mlx5_rxq_data *rxq, uintptr_t addr);
 364 uint32_t mlx5_tx_mb2mr_bh(struct mlx5_txq_data *txq, struct rte_mbuf *mb);
 365 uint32_t mlx5_tx_update_ext_mp(struct mlx5_txq_data *txq, uintptr_t addr,
 366                                struct rte_mempool *mp);
 367 int mlx5_dma_map(struct rte_pci_device *pdev, void *addr, uint64_t iova,
 368                  size_t len);
 369 int mlx5_dma_unmap(struct rte_pci_device *pdev, void *addr, uint64_t iova,
 370                    size_t len);
 371
 372 /**
 373  * Provide safe 64bit store operation to mlx5 UAR region for both 32bit and
 374  * 64bit architectures.
 375  *
 376  * @param val
 377  *   value to write in CPU endian format.
 378  * @param addr
 379  *   Address to write to.
 380  * @param lock
 381  *   Address of the lock to use for that UAR access.
 382  */
 383 static __rte_always_inline void
 384 __mlx5_uar_write64_relaxed(uint64_t val, void *addr,
 385                            rte_spinlock_t *lock __rte_unused)
 386 {
 387 #ifdef RTE_ARCH_64
 388         *(uint64_t *)addr = val;
 389 #else /* !RTE_ARCH_64 */
 390         rte_spinlock_lock(lock);
 391         *(uint32_t *)addr = val;
 392         rte_io_wmb();
 393         *((uint32_t *)addr + 1) = val >> 32;
 394         rte_spinlock_unlock(lock);
 395 #endif
 396 }
 397
 398 /**
 399  * Provide safe 64bit store operation to mlx5 UAR region for both 32bit and
 400  * 64bit architectures while guaranteeing the order of execution with the
 401  * code being executed.
 402  *
 403  * @param val
 404  *   value to write in CPU endian format.
 405  * @param addr
 406  *   Address to write to.
 407  * @param lock
 408  *   Address of the lock to use for that UAR access.
 409  */
 410 static __rte_always_inline void
 411 __mlx5_uar_write64(uint64_t val, void *addr, rte_spinlock_t *lock)
 412 {
 413         rte_io_wmb();
 414         __mlx5_uar_write64_relaxed(val, addr, lock);
 415 }
 416
 417 /* Assist macros, used instead of directly calling the functions they wrap. */
 418 #ifdef RTE_ARCH_64
 419 #define mlx5_uar_write64_relaxed(val, dst, lock) \
 420                 __mlx5_uar_write64_relaxed(val, dst, NULL)
 421 #define mlx5_uar_write64(val, dst, lock) __mlx5_uar_write64(val, dst, NULL)
 422 #else
 423 #define mlx5_uar_write64_relaxed(val, dst, lock) \
 424                 __mlx5_uar_write64_relaxed(val, dst, lock)
 425 #define mlx5_uar_write64(val, dst, lock) __mlx5_uar_write64(val, dst, lock)
 426 #endif
 427
 428 /* CQE status. */
 429 enum mlx5_cqe_status {
 430         MLX5_CQE_STATUS_SW_OWN,
 431         MLX5_CQE_STATUS_HW_OWN,
 432         MLX5_CQE_STATUS_ERR,
 433 };
 434
 435 /**
 436  * Check whether CQE is valid.
 437  *
 438  * @param cqe
 439  *   Pointer to CQE.
 440  * @param cqes_n
 441  *   Size of completion queue.
 442  * @param ci
 443  *   Consumer index.
 444  *
 445  * @return
 446  *   The CQE status.
 447  */
 448 static __rte_always_inline enum mlx5_cqe_status
 449 check_cqe(volatile struct mlx5_cqe *cqe, const uint16_t cqes_n,
 450           const uint16_t ci)
 451 {
 452         const uint16_t idx = ci & cqes_n;
 453         const uint8_t op_own = cqe->op_own;
 454         const uint8_t op_owner = MLX5_CQE_OWNER(op_own);
 455         const uint8_t op_code = MLX5_CQE_OPCODE(op_own);
 456
 457         if (unlikely((op_owner != (!!(idx))) || (op_code == MLX5_CQE_INVALID)))
 458                 return MLX5_CQE_STATUS_HW_OWN;
 459         rte_cio_rmb();
 460         if (unlikely(op_code == MLX5_CQE_RESP_ERR ||
 461                      op_code == MLX5_CQE_REQ_ERR))
 462                 return MLX5_CQE_STATUS_ERR;
 463         return MLX5_CQE_STATUS_SW_OWN;
 464 }
 465
 466 /**
 467  * Get Memory Pool (MP) from mbuf. If mbuf is indirect, the pool from which the
 468  * cloned mbuf is allocated is returned instead.
 469  *
 470  * @param buf
 471  *   Pointer to mbuf.
 472  *
 473  * @return
 474  *   Memory pool where data is located for given mbuf.
 475  */
 476 static inline struct rte_mempool *
 477 mlx5_mb2mp(struct rte_mbuf *buf)
 478 {
 479         if (unlikely(RTE_MBUF_CLONED(buf)))
 480                 return rte_mbuf_from_indirect(buf)->pool;
 481         return buf->pool;
 482 }
 483
 484 /**
 485  * Query LKey from a packet buffer for Rx. No need to flush local caches for Rx
 486  * as mempool is pre-configured and static.
 487  *
 488  * @param rxq
 489  *   Pointer to Rx queue structure.
 490  * @param addr
 491  *   Address to search.
 492  *
 493  * @return
 494  *   Searched LKey on success, UINT32_MAX on no match.
 495  */
 496 static __rte_always_inline uint32_t
 497 mlx5_rx_addr2mr(struct mlx5_rxq_data *rxq, uintptr_t addr)
 498 {
 499         struct mlx5_mr_ctrl *mr_ctrl = &rxq->mr_ctrl;
 500         uint32_t lkey;
 501
 502         /* Linear search on MR cache array. */
 503         lkey = mlx5_mr_lookup_cache(mr_ctrl->cache, &mr_ctrl->mru,
 504                                     MLX5_MR_CACHE_N, addr);
 505         if (likely(lkey != UINT32_MAX))
 506                 return lkey;
 507         /* Take slower bottom-half (Binary Search) on miss. */
 508         return mlx5_rx_addr2mr_bh(rxq, addr);
 509 }
 510
 511 #define mlx5_rx_mb2mr(rxq, mb) mlx5_rx_addr2mr(rxq, (uintptr_t)((mb)->buf_addr))
 512
 513 /**
 514  * Query LKey from a packet buffer for Tx. If not found, add the mempool.
 515  *
 516  * @param txq
 517  *   Pointer to Tx queue structure.
 518  * @param addr
 519  *   Address to search.
 520  *
 521  * @return
 522  *   Searched LKey on success, UINT32_MAX on no match.
 523  */
 524 static __rte_always_inline uint32_t
 525 mlx5_tx_mb2mr(struct mlx5_txq_data *txq, struct rte_mbuf *mb)
 526 {
 527         struct mlx5_mr_ctrl *mr_ctrl = &txq->mr_ctrl;
 528         uintptr_t addr = (uintptr_t)mb->buf_addr;
 529         uint32_t lkey;
 530
 531         /* Check generation bit to see if there's any change on existing MRs. */
 532         if (unlikely(*mr_ctrl->dev_gen_ptr != mr_ctrl->cur_gen))
 533                 mlx5_mr_flush_local_cache(mr_ctrl);
 534         /* Linear search on MR cache array. */
 535         lkey = mlx5_mr_lookup_cache(mr_ctrl->cache, &mr_ctrl->mru,
 536                                     MLX5_MR_CACHE_N, addr);
 537         if (likely(lkey != UINT32_MAX))
 538                 return lkey;
 539         /* Take slower bottom-half on miss. */
 540         return mlx5_tx_mb2mr_bh(txq, mb);
 541 }
 542
 543 /**
 544  * Ring TX queue doorbell and flush the update if requested.
 545  *
 546  * @param txq
 547  *   Pointer to TX queue structure.
 548  * @param wqe
 549  *   Pointer to the last WQE posted in the NIC.
 550  * @param cond
 551  *   Request for write memory barrier after BlueFlame update.
 552  */
 553 static __rte_always_inline void
 554 mlx5_tx_dbrec_cond_wmb(struct mlx5_txq_data *txq, volatile struct mlx5_wqe *wqe,
 555                        int cond)
 556 {
 557         uint64_t *dst = MLX5_TX_BFREG(txq);
 558         volatile uint64_t *src = ((volatile uint64_t *)wqe);
 559
 560         rte_cio_wmb();
 561         *txq->qp_db = rte_cpu_to_be_32(txq->wqe_ci);
 562         /* Ensure ordering between DB record and BF copy. */
 563         rte_wmb();
 564         mlx5_uar_write64_relaxed(*src, dst, txq->uar_lock);
 565         if (cond)
 566                 rte_wmb();
 567 }
 568
 569 /**
 570  * Ring TX queue doorbell and flush the update by write memory barrier.
 571  *
 572  * @param txq
 573  *   Pointer to TX queue structure.
 574  * @param wqe
 575  *   Pointer to the last WQE posted in the NIC.
 576  */
 577 static __rte_always_inline void
 578 mlx5_tx_dbrec(struct mlx5_txq_data *txq, volatile struct mlx5_wqe *wqe)
 579 {
 580         mlx5_tx_dbrec_cond_wmb(txq, wqe, 1);
 581 }
 582
 583 #endif /* RTE_PMD_MLX5_RXTX_H_ */