drivers/net/mlx5/mlx5_rxtx.h

   1 /* SPDX-License-Identifier: BSD-3-Clause
   2  * Copyright 2015 6WIND S.A.
   3  * Copyright 2015 Mellanox Technologies, Ltd
   4  */
   5
   6 #ifndef RTE_PMD_MLX5_RXTX_H_
   7 #define RTE_PMD_MLX5_RXTX_H_
   8
   9 #include <stddef.h>
  10 #include <stdint.h>
  11 #include <sys/queue.h>
  12
  13 /* Verbs header. */
  14 /* ISO C doesn't support unnamed structs/unions, disabling -pedantic. */
  15 #ifdef PEDANTIC
  16 #pragma GCC diagnostic ignored "-Wpedantic"
  17 #endif
  18 #include <infiniband/verbs.h>
  19 #include <infiniband/mlx5dv.h>
  20 #ifdef PEDANTIC
  21 #pragma GCC diagnostic error "-Wpedantic"
  22 #endif
  23
  24 #include <rte_mbuf.h>
  25 #include <rte_mempool.h>
  26 #include <rte_common.h>
  27 #include <rte_hexdump.h>
  28 #include <rte_atomic.h>
  29 #include <rte_spinlock.h>
  30 #include <rte_io.h>
  31 #include <rte_bus_pci.h>
  32 #include <rte_malloc.h>
  33
  34 #include "mlx5_utils.h"
  35 #include "mlx5.h"
  36 #include "mlx5_mr.h"
  37 #include "mlx5_autoconf.h"
  38 #include "mlx5_defs.h"
  39 #include "mlx5_prm.h"
  40 #include "mlx5_glue.h"
  41
  42 /* Support tunnel matching. */
  43 #define MLX5_FLOW_TUNNEL 5
  44
  45 struct mlx5_rxq_stats {
  46 #ifdef MLX5_PMD_SOFT_COUNTERS
  47         uint64_t ipackets; /**< Total of successfully received packets. */
  48         uint64_t ibytes; /**< Total of successfully received bytes. */
  49 #endif
  50         uint64_t idropped; /**< Total of packets dropped when RX ring full. */
  51         uint64_t rx_nombuf; /**< Total of RX mbuf allocation failures. */
  52 };
  53
  54 struct mlx5_txq_stats {
  55 #ifdef MLX5_PMD_SOFT_COUNTERS
  56         uint64_t opackets; /**< Total of successfully sent packets. */
  57         uint64_t obytes; /**< Total of successfully sent bytes. */
  58 #endif
  59         uint64_t oerrors; /**< Total number of failed transmitted packets. */
  60 };
  61
  62 struct mlx5_priv;
  63
  64 /* Compressed CQE context. */
  65 struct rxq_zip {
  66         uint16_t ai; /* Array index. */
  67         uint16_t ca; /* Current array index. */
  68         uint16_t na; /* Next array index. */
  69         uint16_t cq_ci; /* The next CQE. */
  70         uint32_t cqe_cnt; /* Number of CQEs. */
  71 };
  72
  73 /* Multi-Packet RQ buffer header. */
  74 struct mlx5_mprq_buf {
  75         struct rte_mempool *mp;
  76         rte_atomic16_t refcnt; /* Atomically accessed refcnt. */
  77         uint8_t pad[RTE_PKTMBUF_HEADROOM]; /* Headroom for the first packet. */
  78         struct rte_mbuf_ext_shared_info shinfos[];
  79         /*
  80          * Shared information per stride.
  81          * More memory will be allocated for the first stride head-room and for
  82          * the strides data.
  83          */
  84 } __rte_cache_aligned;
  85
  86 /* Get pointer to the first stride. */
  87 #define mlx5_mprq_buf_addr(ptr, strd_n) (RTE_PTR_ADD((ptr), \
  88                                 sizeof(struct mlx5_mprq_buf) + \
  89                                 (strd_n) * \
  90                                 sizeof(struct rte_mbuf_ext_shared_info) + \
  91                                 RTE_PKTMBUF_HEADROOM))
  92
  93 #define MLX5_MIN_SINGLE_STRIDE_LOG_NUM_BYTES 6
  94 #define MLX5_MIN_SINGLE_WQE_LOG_NUM_STRIDES 9
  95
  96 enum mlx5_rxq_err_state {
  97         MLX5_RXQ_ERR_STATE_NO_ERROR = 0,
  98         MLX5_RXQ_ERR_STATE_NEED_RESET,
  99         MLX5_RXQ_ERR_STATE_NEED_READY,
 100 };
 101
 102 /* RX queue descriptor. */
 103 struct mlx5_rxq_data {
 104         unsigned int csum:1; /* Enable checksum offloading. */
 105         unsigned int hw_timestamp:1; /* Enable HW timestamp. */
 106         unsigned int vlan_strip:1; /* Enable VLAN stripping. */
 107         unsigned int crc_present:1; /* CRC must be subtracted. */
 108         unsigned int sges_n:2; /* Log 2 of SGEs (max buffers per packet). */
 109         unsigned int cqe_n:4; /* Log 2 of CQ elements. */
 110         unsigned int elts_n:4; /* Log 2 of Mbufs. */
 111         unsigned int rss_hash:1; /* RSS hash result is enabled. */
 112         unsigned int mark:1; /* Marked flow available on the queue. */
 113         unsigned int strd_num_n:5; /* Log 2 of the number of stride. */
 114         unsigned int strd_sz_n:4; /* Log 2 of stride size. */
 115         unsigned int strd_shift_en:1; /* Enable 2bytes shift on a stride. */
 116         unsigned int err_state:2; /* enum mlx5_rxq_err_state. */
 117         unsigned int :4; /* Remaining bits. */
 118         volatile uint32_t *rq_db;
 119         volatile uint32_t *cq_db;
 120         uint16_t port_id;
 121         uint32_t rq_ci;
 122         uint16_t consumed_strd; /* Number of consumed strides in WQE. */
 123         uint32_t rq_pi;
 124         uint32_t cq_ci;
 125         uint16_t rq_repl_thresh; /* Threshold for buffer replenishment. */
 126         union {
 127                 struct rxq_zip zip; /* Compressed context. */
 128                 uint16_t decompressed;
 129                 /* Number of ready mbufs decompressed from the CQ. */
 130         };
 131         struct mlx5_mr_ctrl mr_ctrl; /* MR control descriptor. */
 132         uint16_t mprq_max_memcpy_len; /* Maximum size of packet to memcpy. */
 133         volatile void *wqes;
 134         volatile struct mlx5_cqe(*cqes)[];
 135         RTE_STD_C11
 136         union  {
 137                 struct rte_mbuf *(*elts)[];
 138                 struct mlx5_mprq_buf *(*mprq_bufs)[];
 139         };
 140         struct rte_mempool *mp;
 141         struct rte_mempool *mprq_mp; /* Mempool for Multi-Packet RQ. */
 142         struct mlx5_mprq_buf *mprq_repl; /* Stashed mbuf for replenish. */
 143         uint16_t idx; /* Queue index. */
 144         struct mlx5_rxq_stats stats;
 145         uint64_t mbuf_initializer; /* Default rearm_data for vectorized Rx. */
 146         struct rte_mbuf fake_mbuf; /* elts padding for vectorized Rx. */
 147         void *cq_uar; /* CQ user access region. */
 148         uint32_t cqn; /* CQ number. */
 149         uint8_t cq_arm_sn; /* CQ arm seq number. */
 150 #ifndef RTE_ARCH_64
 151         rte_spinlock_t *uar_lock_cq;
 152         /* CQ (UAR) access lock required for 32bit implementations */
 153 #endif
 154         uint32_t tunnel; /* Tunnel information. */
 155 } __rte_cache_aligned;
 156
 157 enum mlx5_rxq_obj_type {
 158         MLX5_RXQ_OBJ_TYPE_IBV,          /* mlx5_rxq_obj with ibv_wq. */
 159         MLX5_RXQ_OBJ_TYPE_DEVX_RQ,      /* mlx5_rxq_obj with mlx5_devx_rq. */
 160 };
 161
 162 /* Verbs/DevX Rx queue elements. */
 163 struct mlx5_rxq_obj {
 164         LIST_ENTRY(mlx5_rxq_obj) next; /* Pointer to the next element. */
 165         rte_atomic32_t refcnt; /* Reference counter. */
 166         struct mlx5_rxq_ctrl *rxq_ctrl; /* Back pointer to parent. */
 167         struct ibv_cq *cq; /* Completion Queue. */
 168         enum mlx5_rxq_obj_type type;
 169         RTE_STD_C11
 170         union {
 171                 struct ibv_wq *wq; /* Work Queue. */
 172                 struct mlx5_devx_obj *rq; /* DevX object for Rx Queue. */
 173         };
 174         struct ibv_comp_channel *channel;
 175 };
 176
 177 /* RX queue control descriptor. */
 178 struct mlx5_rxq_ctrl {
 179         struct mlx5_rxq_data rxq; /* Data path structure. */
 180         LIST_ENTRY(mlx5_rxq_ctrl) next; /* Pointer to the next element. */
 181         rte_atomic32_t refcnt; /* Reference counter. */
 182         struct mlx5_rxq_obj *obj; /* Verbs/DevX elements. */
 183         struct mlx5_priv *priv; /* Back pointer to private data. */
 184         unsigned int socket; /* CPU socket ID for allocations. */
 185         unsigned int irq:1; /* Whether IRQ is enabled. */
 186         uint32_t flow_mark_n; /* Number of Mark/Flag flows using this Queue. */
 187         uint32_t flow_tunnels_n[MLX5_FLOW_TUNNEL]; /* Tunnels counters. */
 188         uint32_t wqn; /* WQ number. */
 189         uint16_t dump_file_n; /* Number of dump files. */
 190         uint32_t dbr_umem_id; /* Storing door-bell information, */
 191         uint64_t dbr_offset;  /* needed when freeing door-bell. */
 192         struct mlx5dv_devx_umem *wq_umem; /* WQ buffer registration info. */
 193 };
 194
 195 enum mlx5_ind_tbl_type {
 196         MLX5_IND_TBL_TYPE_IBV,
 197         MLX5_IND_TBL_TYPE_DEVX,
 198 };
 199
 200 /* Indirection table. */
 201 struct mlx5_ind_table_obj {
 202         LIST_ENTRY(mlx5_ind_table_obj) next; /* Pointer to the next element. */
 203         rte_atomic32_t refcnt; /* Reference counter. */
 204         enum mlx5_ind_tbl_type type;
 205         RTE_STD_C11
 206         union {
 207                 struct ibv_rwq_ind_table *ind_table; /**< Indirection table. */
 208                 struct mlx5_devx_obj *rqt; /* DevX RQT object. */
 209         };
 210         uint32_t queues_n; /**< Number of queues in the list. */
 211         uint16_t queues[]; /**< Queue list. */
 212 };
 213
 214 /* Hash Rx queue. */
 215 struct mlx5_hrxq {
 216         LIST_ENTRY(mlx5_hrxq) next; /* Pointer to the next element. */
 217         rte_atomic32_t refcnt; /* Reference counter. */
 218         struct mlx5_ind_table_obj *ind_table; /* Indirection table. */
 219         RTE_STD_C11
 220         union {
 221                 struct ibv_qp *qp; /* Verbs queue pair. */
 222                 struct mlx5_devx_obj *tir; /* DevX TIR object. */
 223         };
 224 #ifdef HAVE_IBV_FLOW_DV_SUPPORT
 225         void *action; /* DV QP action pointer. */
 226 #endif
 227         uint64_t hash_fields; /* Verbs Hash fields. */
 228         uint32_t rss_key_len; /* Hash key length in bytes. */
 229         uint8_t rss_key[]; /* Hash key. */
 230 };
 231
 232 /* TX queue send local data. */
 233 __extension__
 234 struct mlx5_txq_local {
 235         struct mlx5_wqe *wqe_last; /* last sent WQE pointer. */
 236         struct rte_mbuf *mbuf; /* first mbuf to process. */
 237         uint16_t pkts_copy; /* packets copied to elts. */
 238         uint16_t pkts_sent; /* packets sent. */
 239         uint16_t elts_free; /* available elts remain. */
 240         uint16_t wqe_free; /* available wqe remain. */
 241         uint16_t mbuf_off; /* data offset in current mbuf. */
 242         uint16_t mbuf_nseg; /* number of remaining mbuf. */
 243 };
 244
 245 /* TX queue descriptor. */
 246 __extension__
 247 struct mlx5_txq_data {
 248         uint16_t elts_head; /* Current counter in (*elts)[]. */
 249         uint16_t elts_tail; /* Counter of first element awaiting completion. */
 250         uint16_t elts_comp; /* elts index since last completion request. */
 251         uint16_t elts_s; /* Number of mbuf elements. */
 252         uint16_t elts_m; /* Mask for mbuf elements indices. */
 253         /* Fields related to elts mbuf storage. */
 254         uint16_t wqe_ci; /* Consumer index for work queue. */
 255         uint16_t wqe_pi; /* Producer index for work queue. */
 256         uint16_t wqe_s; /* Number of WQ elements. */
 257         uint16_t wqe_m; /* Mask Number for WQ elements. */
 258         uint16_t wqe_comp; /* WQE index since last completion request. */
 259         uint16_t wqe_thres; /* WQE threshold to request completion in CQ. */
 260         /* WQ related fields. */
 261         uint16_t cq_ci; /* Consumer index for completion queue. */
 262 #ifndef NDEBUG
 263         uint16_t cq_pi; /* Counter of issued CQE "always" requests. */
 264 #endif
 265         uint16_t cqe_s; /* Number of CQ elements. */
 266         uint16_t cqe_m; /* Mask for CQ indices. */
 267         /* CQ related fields. */
 268         uint16_t elts_n:4; /* elts[] length (in log2). */
 269         uint16_t cqe_n:4; /* Number of CQ elements (in log2). */
 270         uint16_t wqe_n:4; /* Number of WQ elements (in log2). */
 271         uint16_t tso_en:1; /* When set hardware TSO is enabled. */
 272         uint16_t tunnel_en:1;
 273         /* When set TX offload for tunneled packets are supported. */
 274         uint16_t swp_en:1; /* Whether SW parser is enabled. */
 275         uint16_t vlan_en:1; /* VLAN insertion in WQE is supported. */
 276         uint16_t inlen_send; /* Ordinary send data inline size. */
 277         uint16_t inlen_empw; /* eMPW max packet size to inline. */
 278         uint16_t inlen_mode; /* Minimal data length to inline. */
 279         uint32_t qp_num_8s; /* QP number shifted by 8. */
 280         uint64_t offloads; /* Offloads for Tx Queue. */
 281         struct mlx5_mr_ctrl mr_ctrl; /* MR control descriptor. */
 282         struct mlx5_wqe *wqes; /* Work queue. */
 283         struct mlx5_wqe *wqes_end; /* Work queue array limit. */
 284         volatile struct mlx5_cqe *cqes; /* Completion queue. */
 285         volatile uint32_t *qp_db; /* Work queue doorbell. */
 286         volatile uint32_t *cq_db; /* Completion queue doorbell. */
 287         uint16_t port_id; /* Port ID of device. */
 288         uint16_t idx; /* Queue index. */
 289         struct mlx5_txq_stats stats; /* TX queue counters. */
 290 #ifndef RTE_ARCH_64
 291         rte_spinlock_t *uar_lock;
 292         /* UAR access lock required for 32bit implementations */
 293 #endif
 294         struct rte_mbuf *elts[0];
 295         /* Storage for queued packets, must be the last field. */
 296 } __rte_cache_aligned;
 297
 298 /* Verbs Rx queue elements. */
 299 struct mlx5_txq_ibv {
 300         LIST_ENTRY(mlx5_txq_ibv) next; /* Pointer to the next element. */
 301         rte_atomic32_t refcnt; /* Reference counter. */
 302         struct mlx5_txq_ctrl *txq_ctrl; /* Pointer to the control queue. */
 303         struct ibv_cq *cq; /* Completion Queue. */
 304         struct ibv_qp *qp; /* Queue Pair. */
 305 };
 306
 307 /* TX queue control descriptor. */
 308 struct mlx5_txq_ctrl {
 309         LIST_ENTRY(mlx5_txq_ctrl) next; /* Pointer to the next element. */
 310         rte_atomic32_t refcnt; /* Reference counter. */
 311         unsigned int socket; /* CPU socket ID for allocations. */
 312         unsigned int max_inline_data; /* Max inline data. */
 313         unsigned int max_tso_header; /* Max TSO header size. */
 314         struct mlx5_txq_ibv *ibv; /* Verbs queue object. */
 315         struct mlx5_priv *priv; /* Back pointer to private data. */
 316         off_t uar_mmap_offset; /* UAR mmap offset for non-primary process. */
 317         void *bf_reg; /* BlueFlame register from Verbs. */
 318         uint16_t dump_file_n; /* Number of dump files. */
 319         struct mlx5_txq_data txq; /* Data path structure. */
 320         /* Must be the last field in the structure, contains elts[]. */
 321 };
 322
 323 #define MLX5_TX_BFREG(txq) \
 324                 (MLX5_PROC_PRIV((txq)->port_id)->uar_table[(txq)->idx])
 325
 326 /* mlx5_rxq.c */
 327
 328 extern uint8_t rss_hash_default_key[];
 329
 330 int mlx5_check_mprq_support(struct rte_eth_dev *dev);
 331 int mlx5_rxq_mprq_enabled(struct mlx5_rxq_data *rxq);
 332 int mlx5_mprq_enabled(struct rte_eth_dev *dev);
 333 int mlx5_mprq_free_mp(struct rte_eth_dev *dev);
 334 int mlx5_mprq_alloc_mp(struct rte_eth_dev *dev);
 335 int mlx5_rx_queue_setup(struct rte_eth_dev *dev, uint16_t idx, uint16_t desc,
 336                         unsigned int socket, const struct rte_eth_rxconf *conf,
 337                         struct rte_mempool *mp);
 338 void mlx5_rx_queue_release(void *dpdk_rxq);
 339 int mlx5_rx_intr_vec_enable(struct rte_eth_dev *dev);
 340 void mlx5_rx_intr_vec_disable(struct rte_eth_dev *dev);
 341 int mlx5_rx_intr_enable(struct rte_eth_dev *dev, uint16_t rx_queue_id);
 342 int mlx5_rx_intr_disable(struct rte_eth_dev *dev, uint16_t rx_queue_id);
 343 struct mlx5_rxq_obj *mlx5_rxq_obj_new(struct rte_eth_dev *dev, uint16_t idx,
 344                                       enum mlx5_rxq_obj_type type);
 345 int mlx5_rxq_obj_verify(struct rte_eth_dev *dev);
 346 struct mlx5_rxq_ctrl *mlx5_rxq_new(struct rte_eth_dev *dev, uint16_t idx,
 347                                    uint16_t desc, unsigned int socket,
 348                                    const struct rte_eth_rxconf *conf,
 349                                    struct rte_mempool *mp);
 350 struct mlx5_rxq_ctrl *mlx5_rxq_get(struct rte_eth_dev *dev, uint16_t idx);
 351 int mlx5_rxq_release(struct rte_eth_dev *dev, uint16_t idx);
 352 int mlx5_rxq_verify(struct rte_eth_dev *dev);
 353 int rxq_alloc_elts(struct mlx5_rxq_ctrl *rxq_ctrl);
 354 int mlx5_ind_table_obj_verify(struct rte_eth_dev *dev);
 355 struct mlx5_hrxq *mlx5_hrxq_new(struct rte_eth_dev *dev,
 356                                 const uint8_t *rss_key, uint32_t rss_key_len,
 357                                 uint64_t hash_fields,
 358                                 const uint16_t *queues, uint32_t queues_n,
 359                                 int tunnel __rte_unused, int lro);
 360 struct mlx5_hrxq *mlx5_hrxq_get(struct rte_eth_dev *dev,
 361                                 const uint8_t *rss_key, uint32_t rss_key_len,
 362                                 uint64_t hash_fields,
 363                                 const uint16_t *queues, uint32_t queues_n);
 364 int mlx5_hrxq_release(struct rte_eth_dev *dev, struct mlx5_hrxq *hxrq);
 365 int mlx5_hrxq_verify(struct rte_eth_dev *dev);
 366 struct mlx5_hrxq *mlx5_hrxq_drop_new(struct rte_eth_dev *dev);
 367 void mlx5_hrxq_drop_release(struct rte_eth_dev *dev);
 368 uint64_t mlx5_get_rx_port_offloads(struct rte_eth_dev *dev);
 369 uint64_t mlx5_get_rx_queue_offloads(struct rte_eth_dev *dev);
 370 int mlx5_lro_on(struct rte_eth_dev *dev);
 371
 372 /* mlx5_txq.c */
 373
 374 int mlx5_tx_queue_setup(struct rte_eth_dev *dev, uint16_t idx, uint16_t desc,
 375                         unsigned int socket, const struct rte_eth_txconf *conf);
 376 void mlx5_tx_queue_release(void *dpdk_txq);
 377 int mlx5_tx_uar_init_secondary(struct rte_eth_dev *dev, int fd);
 378 struct mlx5_txq_ibv *mlx5_txq_ibv_new(struct rte_eth_dev *dev, uint16_t idx);
 379 struct mlx5_txq_ibv *mlx5_txq_ibv_get(struct rte_eth_dev *dev, uint16_t idx);
 380 int mlx5_txq_ibv_release(struct mlx5_txq_ibv *txq_ibv);
 381 int mlx5_txq_ibv_verify(struct rte_eth_dev *dev);
 382 struct mlx5_txq_ctrl *mlx5_txq_new(struct rte_eth_dev *dev, uint16_t idx,
 383                                    uint16_t desc, unsigned int socket,
 384                                    const struct rte_eth_txconf *conf);
 385 struct mlx5_txq_ctrl *mlx5_txq_get(struct rte_eth_dev *dev, uint16_t idx);
 386 int mlx5_txq_release(struct rte_eth_dev *dev, uint16_t idx);
 387 int mlx5_txq_releasable(struct rte_eth_dev *dev, uint16_t idx);
 388 int mlx5_txq_verify(struct rte_eth_dev *dev);
 389 void txq_alloc_elts(struct mlx5_txq_ctrl *txq_ctrl);
 390 uint64_t mlx5_get_tx_port_offloads(struct rte_eth_dev *dev);
 391
 392 /* mlx5_rxtx.c */
 393
 394 extern uint32_t mlx5_ptype_table[];
 395 extern uint8_t mlx5_cksum_table[];
 396 extern uint8_t mlx5_swp_types_table[];
 397
 398 void mlx5_set_ptype_table(void);
 399 void mlx5_set_cksum_table(void);
 400 void mlx5_set_swp_types_table(void);
 401 __rte_noinline uint16_t mlx5_tx_error_cqe_handle
 402                                 (struct mlx5_txq_data *restrict txq,
 403                                  volatile struct mlx5_err_cqe *err_cqe);
 404 uint16_t mlx5_rx_burst(void *dpdk_rxq, struct rte_mbuf **pkts, uint16_t pkts_n);
 405 void mlx5_rxq_initialize(struct mlx5_rxq_data *rxq);
 406 __rte_noinline int mlx5_rx_err_handle(struct mlx5_rxq_data *rxq,
 407                                       uint8_t mbuf_prepare);
 408 void mlx5_mprq_buf_free_cb(void *addr, void *opaque);
 409 void mlx5_mprq_buf_free(struct mlx5_mprq_buf *buf);
 410 uint16_t mlx5_rx_burst_mprq(void *dpdk_rxq, struct rte_mbuf **pkts,
 411                             uint16_t pkts_n);
 412 uint16_t removed_tx_burst(void *dpdk_txq, struct rte_mbuf **pkts,
 413                           uint16_t pkts_n);
 414 uint16_t removed_rx_burst(void *dpdk_rxq, struct rte_mbuf **pkts,
 415                           uint16_t pkts_n);
 416 int mlx5_rx_descriptor_status(void *rx_queue, uint16_t offset);
 417 int mlx5_tx_descriptor_status(void *tx_queue, uint16_t offset);
 418 uint32_t mlx5_rx_queue_count(struct rte_eth_dev *dev, uint16_t rx_queue_id);
 419 void mlx5_dump_debug_information(const char *path, const char *title,
 420                                  const void *buf, unsigned int len);
 421 int mlx5_queue_state_modify_primary(struct rte_eth_dev *dev,
 422                         const struct mlx5_mp_arg_queue_state_modify *sm);
 423
 424 /* Vectorized version of mlx5_rxtx.c */
 425 int mlx5_rxq_check_vec_support(struct mlx5_rxq_data *rxq_data);
 426 int mlx5_check_vec_rx_support(struct rte_eth_dev *dev);
 427 uint16_t mlx5_rx_burst_vec(void *dpdk_txq, struct rte_mbuf **pkts,
 428                            uint16_t pkts_n);
 429
 430 /* mlx5_mr.c */
 431
 432 void mlx5_mr_flush_local_cache(struct mlx5_mr_ctrl *mr_ctrl);
 433 uint32_t mlx5_rx_addr2mr_bh(struct mlx5_rxq_data *rxq, uintptr_t addr);
 434 uint32_t mlx5_tx_mb2mr_bh(struct mlx5_txq_data *txq, struct rte_mbuf *mb);
 435 uint32_t mlx5_tx_update_ext_mp(struct mlx5_txq_data *txq, uintptr_t addr,
 436                                struct rte_mempool *mp);
 437 int mlx5_dma_map(struct rte_pci_device *pdev, void *addr, uint64_t iova,
 438                  size_t len);
 439 int mlx5_dma_unmap(struct rte_pci_device *pdev, void *addr, uint64_t iova,
 440                    size_t len);
 441
 442 /**
 443  * Provide safe 64bit store operation to mlx5 UAR region for both 32bit and
 444  * 64bit architectures.
 445  *
 446  * @param val
 447  *   value to write in CPU endian format.
 448  * @param addr
 449  *   Address to write to.
 450  * @param lock
 451  *   Address of the lock to use for that UAR access.
 452  */
 453 static __rte_always_inline void
 454 __mlx5_uar_write64_relaxed(uint64_t val, void *addr,
 455                            rte_spinlock_t *lock __rte_unused)
 456 {
 457 #ifdef RTE_ARCH_64
 458         *(uint64_t *)addr = val;
 459 #else /* !RTE_ARCH_64 */
 460         rte_spinlock_lock(lock);
 461         *(uint32_t *)addr = val;
 462         rte_io_wmb();
 463         *((uint32_t *)addr + 1) = val >> 32;
 464         rte_spinlock_unlock(lock);
 465 #endif
 466 }
 467
 468 /**
 469  * Provide safe 64bit store operation to mlx5 UAR region for both 32bit and
 470  * 64bit architectures while guaranteeing the order of execution with the
 471  * code being executed.
 472  *
 473  * @param val
 474  *   value to write in CPU endian format.
 475  * @param addr
 476  *   Address to write to.
 477  * @param lock
 478  *   Address of the lock to use for that UAR access.
 479  */
 480 static __rte_always_inline void
 481 __mlx5_uar_write64(uint64_t val, void *addr, rte_spinlock_t *lock)
 482 {
 483         rte_io_wmb();
 484         __mlx5_uar_write64_relaxed(val, addr, lock);
 485 }
 486
 487 /* Assist macros, used instead of directly calling the functions they wrap. */
 488 #ifdef RTE_ARCH_64
 489 #define mlx5_uar_write64_relaxed(val, dst, lock) \
 490                 __mlx5_uar_write64_relaxed(val, dst, NULL)
 491 #define mlx5_uar_write64(val, dst, lock) __mlx5_uar_write64(val, dst, NULL)
 492 #else
 493 #define mlx5_uar_write64_relaxed(val, dst, lock) \
 494                 __mlx5_uar_write64_relaxed(val, dst, lock)
 495 #define mlx5_uar_write64(val, dst, lock) __mlx5_uar_write64(val, dst, lock)
 496 #endif
 497
 498 /* CQE status. */
 499 enum mlx5_cqe_status {
 500         MLX5_CQE_STATUS_SW_OWN,
 501         MLX5_CQE_STATUS_HW_OWN,
 502         MLX5_CQE_STATUS_ERR,
 503 };
 504
 505 /**
 506  * Check whether CQE is valid.
 507  *
 508  * @param cqe
 509  *   Pointer to CQE.
 510  * @param cqes_n
 511  *   Size of completion queue.
 512  * @param ci
 513  *   Consumer index.
 514  *
 515  * @return
 516  *   The CQE status.
 517  */
 518 static __rte_always_inline enum mlx5_cqe_status
 519 check_cqe(volatile struct mlx5_cqe *cqe, const uint16_t cqes_n,
 520           const uint16_t ci)
 521 {
 522         const uint16_t idx = ci & cqes_n;
 523         const uint8_t op_own = cqe->op_own;
 524         const uint8_t op_owner = MLX5_CQE_OWNER(op_own);
 525         const uint8_t op_code = MLX5_CQE_OPCODE(op_own);
 526
 527         if (unlikely((op_owner != (!!(idx))) || (op_code == MLX5_CQE_INVALID)))
 528                 return MLX5_CQE_STATUS_HW_OWN;
 529         rte_cio_rmb();
 530         if (unlikely(op_code == MLX5_CQE_RESP_ERR ||
 531                      op_code == MLX5_CQE_REQ_ERR))
 532                 return MLX5_CQE_STATUS_ERR;
 533         return MLX5_CQE_STATUS_SW_OWN;
 534 }
 535
 536 /**
 537  * Get Memory Pool (MP) from mbuf. If mbuf is indirect, the pool from which the
 538  * cloned mbuf is allocated is returned instead.
 539  *
 540  * @param buf
 541  *   Pointer to mbuf.
 542  *
 543  * @return
 544  *   Memory pool where data is located for given mbuf.
 545  */
 546 static inline struct rte_mempool *
 547 mlx5_mb2mp(struct rte_mbuf *buf)
 548 {
 549         if (unlikely(RTE_MBUF_CLONED(buf)))
 550                 return rte_mbuf_from_indirect(buf)->pool;
 551         return buf->pool;
 552 }
 553
 554 /**
 555  * Query LKey from a packet buffer for Rx. No need to flush local caches for Rx
 556  * as mempool is pre-configured and static.
 557  *
 558  * @param rxq
 559  *   Pointer to Rx queue structure.
 560  * @param addr
 561  *   Address to search.
 562  *
 563  * @return
 564  *   Searched LKey on success, UINT32_MAX on no match.
 565  */
 566 static __rte_always_inline uint32_t
 567 mlx5_rx_addr2mr(struct mlx5_rxq_data *rxq, uintptr_t addr)
 568 {
 569         struct mlx5_mr_ctrl *mr_ctrl = &rxq->mr_ctrl;
 570         uint32_t lkey;
 571
 572         /* Linear search on MR cache array. */
 573         lkey = mlx5_mr_lookup_cache(mr_ctrl->cache, &mr_ctrl->mru,
 574                                     MLX5_MR_CACHE_N, addr);
 575         if (likely(lkey != UINT32_MAX))
 576                 return lkey;
 577         /* Take slower bottom-half (Binary Search) on miss. */
 578         return mlx5_rx_addr2mr_bh(rxq, addr);
 579 }
 580
 581 #define mlx5_rx_mb2mr(rxq, mb) mlx5_rx_addr2mr(rxq, (uintptr_t)((mb)->buf_addr))
 582
 583 /**
 584  * Query LKey from a packet buffer for Tx. If not found, add the mempool.
 585  *
 586  * @param txq
 587  *   Pointer to Tx queue structure.
 588  * @param addr
 589  *   Address to search.
 590  *
 591  * @return
 592  *   Searched LKey on success, UINT32_MAX on no match.
 593  */
 594 static __rte_always_inline uint32_t
 595 mlx5_tx_mb2mr(struct mlx5_txq_data *txq, struct rte_mbuf *mb)
 596 {
 597         struct mlx5_mr_ctrl *mr_ctrl = &txq->mr_ctrl;
 598         uintptr_t addr = (uintptr_t)mb->buf_addr;
 599         uint32_t lkey;
 600
 601         /* Check generation bit to see if there's any change on existing MRs. */
 602         if (unlikely(*mr_ctrl->dev_gen_ptr != mr_ctrl->cur_gen))
 603                 mlx5_mr_flush_local_cache(mr_ctrl);
 604         /* Linear search on MR cache array. */
 605         lkey = mlx5_mr_lookup_cache(mr_ctrl->cache, &mr_ctrl->mru,
 606                                     MLX5_MR_CACHE_N, addr);
 607         if (likely(lkey != UINT32_MAX))
 608                 return lkey;
 609         /* Take slower bottom-half on miss. */
 610         return mlx5_tx_mb2mr_bh(txq, mb);
 611 }
 612
 613 /**
 614  * Ring TX queue doorbell and flush the update if requested.
 615  *
 616  * @param txq
 617  *   Pointer to TX queue structure.
 618  * @param wqe
 619  *   Pointer to the last WQE posted in the NIC.
 620  * @param cond
 621  *   Request for write memory barrier after BlueFlame update.
 622  */
 623 static __rte_always_inline void
 624 mlx5_tx_dbrec_cond_wmb(struct mlx5_txq_data *txq, volatile struct mlx5_wqe *wqe,
 625                        int cond)
 626 {
 627         uint64_t *dst = MLX5_TX_BFREG(txq);
 628         volatile uint64_t *src = ((volatile uint64_t *)wqe);
 629
 630         rte_cio_wmb();
 631         *txq->qp_db = rte_cpu_to_be_32(txq->wqe_ci);
 632         /* Ensure ordering between DB record and BF copy. */
 633         rte_wmb();
 634         mlx5_uar_write64_relaxed(*src, dst, txq->uar_lock);
 635         if (cond)
 636                 rte_wmb();
 637 }
 638
 639 /**
 640  * Ring TX queue doorbell and flush the update by write memory barrier.
 641  *
 642  * @param txq
 643  *   Pointer to TX queue structure.
 644  * @param wqe
 645  *   Pointer to the last WQE posted in the NIC.
 646  */
 647 static __rte_always_inline void
 648 mlx5_tx_dbrec(struct mlx5_txq_data *txq, volatile struct mlx5_wqe *wqe)
 649 {
 650         mlx5_tx_dbrec_cond_wmb(txq, wqe, 1);
 651 }
 652
 653 #endif /* RTE_PMD_MLX5_RXTX_H_ */