drivers/net/mlx5/mlx5_rxtx.h

   1 /* SPDX-License-Identifier: BSD-3-Clause
   2  * Copyright 2015 6WIND S.A.
   3  * Copyright 2015 Mellanox.
   4  */
   5
   6 #ifndef RTE_PMD_MLX5_RXTX_H_
   7 #define RTE_PMD_MLX5_RXTX_H_
   8
   9 #include <stddef.h>
  10 #include <stdint.h>
  11 #include <sys/queue.h>
  12
  13 /* Verbs header. */
  14 /* ISO C doesn't support unnamed structs/unions, disabling -pedantic. */
  15 #ifdef PEDANTIC
  16 #pragma GCC diagnostic ignored "-Wpedantic"
  17 #endif
  18 #include <infiniband/verbs.h>
  19 #include <infiniband/mlx5dv.h>
  20 #ifdef PEDANTIC
  21 #pragma GCC diagnostic error "-Wpedantic"
  22 #endif
  23
  24 #include <rte_mbuf.h>
  25 #include <rte_mempool.h>
  26 #include <rte_common.h>
  27 #include <rte_hexdump.h>
  28 #include <rte_atomic.h>
  29
  30 #include "mlx5_utils.h"
  31 #include "mlx5.h"
  32 #include "mlx5_autoconf.h"
  33 #include "mlx5_defs.h"
  34 #include "mlx5_prm.h"
  35
  36 struct mlx5_rxq_stats {
  37         unsigned int idx; /**< Mapping index. */
  38 #ifdef MLX5_PMD_SOFT_COUNTERS
  39         uint64_t ipackets; /**< Total of successfully received packets. */
  40         uint64_t ibytes; /**< Total of successfully received bytes. */
  41 #endif
  42         uint64_t idropped; /**< Total of packets dropped when RX ring full. */
  43         uint64_t rx_nombuf; /**< Total of RX mbuf allocation failures. */
  44 };
  45
  46 struct mlx5_txq_stats {
  47         unsigned int idx; /**< Mapping index. */
  48 #ifdef MLX5_PMD_SOFT_COUNTERS
  49         uint64_t opackets; /**< Total of successfully sent packets. */
  50         uint64_t obytes; /**< Total of successfully sent bytes. */
  51 #endif
  52         uint64_t oerrors; /**< Total number of failed transmitted packets. */
  53 };
  54
  55 struct priv;
  56
  57 /* Memory region queue object. */
  58 struct mlx5_mr {
  59         LIST_ENTRY(mlx5_mr) next; /**< Pointer to the next element. */
  60         rte_atomic32_t refcnt; /*<< Reference counter. */
  61         uint32_t lkey; /*<< rte_cpu_to_be_32(mr->lkey) */
  62         uintptr_t start; /* Start address of MR */
  63         uintptr_t end; /* End address of MR */
  64         struct ibv_mr *mr; /*<< Memory Region. */
  65         struct rte_mempool *mp; /*<< Memory Pool. */
  66 };
  67
  68 /* Compressed CQE context. */
  69 struct rxq_zip {
  70         uint16_t ai; /* Array index. */
  71         uint16_t ca; /* Current array index. */
  72         uint16_t na; /* Next array index. */
  73         uint16_t cq_ci; /* The next CQE. */
  74         uint32_t cqe_cnt; /* Number of CQEs. */
  75 };
  76
  77 /* RX queue descriptor. */
  78 struct mlx5_rxq_data {
  79         unsigned int csum:1; /* Enable checksum offloading. */
  80         unsigned int csum_l2tun:1; /* Same for L2 tunnels. */
  81         unsigned int hw_timestamp:1; /* Enable HW timestamp. */
  82         unsigned int vlan_strip:1; /* Enable VLAN stripping. */
  83         unsigned int crc_present:1; /* CRC must be subtracted. */
  84         unsigned int sges_n:2; /* Log 2 of SGEs (max buffers per packet). */
  85         unsigned int cqe_n:4; /* Log 2 of CQ elements. */
  86         unsigned int elts_n:4; /* Log 2 of Mbufs. */
  87         unsigned int rss_hash:1; /* RSS hash result is enabled. */
  88         unsigned int mark:1; /* Marked flow available on the queue. */
  89         unsigned int :15; /* Remaining bits. */
  90         volatile uint32_t *rq_db;
  91         volatile uint32_t *cq_db;
  92         uint16_t port_id;
  93         uint16_t rq_ci;
  94         uint16_t rq_pi;
  95         uint16_t cq_ci;
  96         volatile struct mlx5_wqe_data_seg(*wqes)[];
  97         volatile struct mlx5_cqe(*cqes)[];
  98         struct rxq_zip zip; /* Compressed context. */
  99         struct rte_mbuf *(*elts)[];
 100         struct rte_mempool *mp;
 101         struct mlx5_rxq_stats stats;
 102         uint64_t mbuf_initializer; /* Default rearm_data for vectorized Rx. */
 103         struct rte_mbuf fake_mbuf; /* elts padding for vectorized Rx. */
 104         void *cq_uar; /* CQ user access region. */
 105         uint32_t cqn; /* CQ number. */
 106         uint8_t cq_arm_sn; /* CQ arm seq number. */
 107 } __rte_cache_aligned;
 108
 109 /* Verbs Rx queue elements. */
 110 struct mlx5_rxq_ibv {
 111         LIST_ENTRY(mlx5_rxq_ibv) next; /* Pointer to the next element. */
 112         rte_atomic32_t refcnt; /* Reference counter. */
 113         struct mlx5_rxq_ctrl *rxq_ctrl; /* Back pointer to parent. */
 114         struct ibv_cq *cq; /* Completion Queue. */
 115         struct ibv_wq *wq; /* Work Queue. */
 116         struct ibv_comp_channel *channel;
 117         struct mlx5_mr *mr; /* Memory Region (for mp). */
 118 };
 119
 120 /* RX queue control descriptor. */
 121 struct mlx5_rxq_ctrl {
 122         LIST_ENTRY(mlx5_rxq_ctrl) next; /* Pointer to the next element. */
 123         rte_atomic32_t refcnt; /* Reference counter. */
 124         struct priv *priv; /* Back pointer to private data. */
 125         struct mlx5_rxq_ibv *ibv; /* Verbs elements. */
 126         struct mlx5_rxq_data rxq; /* Data path structure. */
 127         unsigned int socket; /* CPU socket ID for allocations. */
 128         unsigned int irq:1; /* Whether IRQ is enabled. */
 129 };
 130
 131 /* Indirection table. */
 132 struct mlx5_ind_table_ibv {
 133         LIST_ENTRY(mlx5_ind_table_ibv) next; /* Pointer to the next element. */
 134         rte_atomic32_t refcnt; /* Reference counter. */
 135         struct ibv_rwq_ind_table *ind_table; /**< Indirection table. */
 136         uint16_t queues_n; /**< Number of queues in the list. */
 137         uint16_t queues[]; /**< Queue list. */
 138 };
 139
 140 /* Hash Rx queue. */
 141 struct mlx5_hrxq {
 142         LIST_ENTRY(mlx5_hrxq) next; /* Pointer to the next element. */
 143         rte_atomic32_t refcnt; /* Reference counter. */
 144         struct mlx5_ind_table_ibv *ind_table; /* Indirection table. */
 145         struct ibv_qp *qp; /* Verbs queue pair. */
 146         uint64_t hash_fields; /* Verbs Hash fields. */
 147         uint8_t rss_key_len; /* Hash key length in bytes. */
 148         uint8_t rss_key[]; /* Hash key. */
 149 };
 150
 151 /* TX queue descriptor. */
 152 __extension__
 153 struct mlx5_txq_data {
 154         uint16_t elts_head; /* Current counter in (*elts)[]. */
 155         uint16_t elts_tail; /* Counter of first element awaiting completion. */
 156         uint16_t elts_comp; /* Counter since last completion request. */
 157         uint16_t mpw_comp; /* WQ index since last completion request. */
 158         uint16_t cq_ci; /* Consumer index for completion queue. */
 159 #ifndef NDEBUG
 160         uint16_t cq_pi; /* Producer index for completion queue. */
 161 #endif
 162         uint16_t wqe_ci; /* Consumer index for work queue. */
 163         uint16_t wqe_pi; /* Producer index for work queue. */
 164         uint16_t elts_n:4; /* (*elts)[] length (in log2). */
 165         uint16_t cqe_n:4; /* Number of CQ elements (in log2). */
 166         uint16_t wqe_n:4; /* Number of of WQ elements (in log2). */
 167         uint16_t tso_en:1; /* When set hardware TSO is enabled. */
 168         uint16_t tunnel_en:1;
 169         /* When set TX offload for tunneled packets are supported. */
 170         uint16_t mpw_hdr_dseg:1; /* Enable DSEGs in the title WQEBB. */
 171         uint16_t max_inline; /* Multiple of RTE_CACHE_LINE_SIZE to inline. */
 172         uint16_t inline_max_packet_sz; /* Max packet size for inlining. */
 173         uint16_t mr_cache_idx; /* Index of last hit entry. */
 174         uint32_t qp_num_8s; /* QP number shifted by 8. */
 175         uint64_t offloads; /* Offloads for Tx Queue. */
 176         volatile struct mlx5_cqe (*cqes)[]; /* Completion queue. */
 177         volatile void *wqes; /* Work queue (use volatile to write into). */
 178         volatile uint32_t *qp_db; /* Work queue doorbell. */
 179         volatile uint32_t *cq_db; /* Completion queue doorbell. */
 180         volatile void *bf_reg; /* Blueflame register remapped. */
 181         struct mlx5_mr *mp2mr[MLX5_PMD_TX_MP_CACHE]; /* MR translation table. */
 182         struct rte_mbuf *(*elts)[]; /* TX elements. */
 183         struct mlx5_txq_stats stats; /* TX queue counters. */
 184 } __rte_cache_aligned;
 185
 186 /* Verbs Rx queue elements. */
 187 struct mlx5_txq_ibv {
 188         LIST_ENTRY(mlx5_txq_ibv) next; /* Pointer to the next element. */
 189         rte_atomic32_t refcnt; /* Reference counter. */
 190         struct ibv_cq *cq; /* Completion Queue. */
 191         struct ibv_qp *qp; /* Queue Pair. */
 192 };
 193
 194 /* TX queue control descriptor. */
 195 struct mlx5_txq_ctrl {
 196         LIST_ENTRY(mlx5_txq_ctrl) next; /* Pointer to the next element. */
 197         rte_atomic32_t refcnt; /* Reference counter. */
 198         struct priv *priv; /* Back pointer to private data. */
 199         unsigned int socket; /* CPU socket ID for allocations. */
 200         unsigned int max_inline_data; /* Max inline data. */
 201         unsigned int max_tso_header; /* Max TSO header size. */
 202         struct mlx5_txq_ibv *ibv; /* Verbs queue object. */
 203         struct mlx5_txq_data txq; /* Data path structure. */
 204         off_t uar_mmap_offset; /* UAR mmap offset for non-primary process. */
 205         volatile void *bf_reg_orig; /* Blueflame register from verbs. */
 206 };
 207
 208 /* mlx5_rxq.c */
 209
 210 extern uint8_t rss_hash_default_key[];
 211 extern const size_t rss_hash_default_key_len;
 212
 213 void mlx5_rxq_cleanup(struct mlx5_rxq_ctrl *rxq_ctrl);
 214 int mlx5_rx_queue_setup(struct rte_eth_dev *dev, uint16_t idx, uint16_t desc,
 215                         unsigned int socket, const struct rte_eth_rxconf *conf,
 216                         struct rte_mempool *mp);
 217 void mlx5_rx_queue_release(void *dpdk_rxq);
 218 int priv_rx_intr_vec_enable(struct priv *priv);
 219 void priv_rx_intr_vec_disable(struct priv *priv);
 220 int mlx5_rx_intr_enable(struct rte_eth_dev *dev, uint16_t rx_queue_id);
 221 int mlx5_rx_intr_disable(struct rte_eth_dev *dev, uint16_t rx_queue_id);
 222 struct mlx5_rxq_ibv *mlx5_priv_rxq_ibv_new(struct priv *priv, uint16_t idx);
 223 struct mlx5_rxq_ibv *mlx5_priv_rxq_ibv_get(struct priv *priv, uint16_t idx);
 224 int mlx5_priv_rxq_ibv_release(struct priv *priv, struct mlx5_rxq_ibv *rxq_ibv);
 225 int mlx5_priv_rxq_ibv_releasable(struct priv *priv,
 226                                  struct mlx5_rxq_ibv *rxq_ibv);
 227 int mlx5_priv_rxq_ibv_verify(struct priv *priv);
 228 struct mlx5_rxq_ctrl *mlx5_priv_rxq_new(struct priv *priv, uint16_t idx,
 229                                         uint16_t desc,
 230                                         unsigned int socket,
 231                                         const struct rte_eth_rxconf *conf,
 232                                         struct rte_mempool *mp);
 233 struct mlx5_rxq_ctrl *mlx5_priv_rxq_get(struct priv *priv, uint16_t idx);
 234 int mlx5_priv_rxq_release(struct priv *priv, uint16_t idx);
 235 int mlx5_priv_rxq_releasable(struct priv *priv, uint16_t idx);
 236 int mlx5_priv_rxq_verify(struct priv *priv);
 237 int rxq_alloc_elts(struct mlx5_rxq_ctrl *rxq_ctrl);
 238 struct mlx5_ind_table_ibv *mlx5_priv_ind_table_ibv_new(struct priv *priv,
 239                                                        uint16_t queues[],
 240                                                        uint16_t queues_n);
 241 struct mlx5_ind_table_ibv *mlx5_priv_ind_table_ibv_get(struct priv *priv,
 242                                                        uint16_t queues[],
 243                                                        uint16_t queues_n);
 244 int mlx5_priv_ind_table_ibv_release(struct priv *priv,
 245                                     struct mlx5_ind_table_ibv *ind_tbl);
 246 int mlx5_priv_ind_table_ibv_verify(struct priv *priv);
 247 struct mlx5_hrxq *mlx5_priv_hrxq_new(struct priv *priv, uint8_t *rss_key,
 248                                      uint8_t rss_key_len, uint64_t hash_fields,
 249                                      uint16_t queues[], uint16_t queues_n);
 250 struct mlx5_hrxq *mlx5_priv_hrxq_get(struct priv *priv, uint8_t *rss_key,
 251                                      uint8_t rss_key_len, uint64_t hash_fields,
 252                                      uint16_t queues[], uint16_t queues_n);
 253 int mlx5_priv_hrxq_release(struct priv *priv, struct mlx5_hrxq *hrxq);
 254 int mlx5_priv_hrxq_ibv_verify(struct priv *priv);
 255 uint64_t mlx5_priv_get_rx_port_offloads(struct priv *priv);
 256 uint64_t mlx5_priv_get_rx_queue_offloads(struct priv *priv);
 257
 258 /* mlx5_txq.c */
 259
 260 int mlx5_tx_queue_setup(struct rte_eth_dev *dev, uint16_t idx, uint16_t desc,
 261                         unsigned int socket, const struct rte_eth_txconf *conf);
 262 void mlx5_tx_queue_release(void *dpdk_txq);
 263 int priv_tx_uar_remap(struct priv *priv, int fd);
 264 struct mlx5_txq_ibv *mlx5_priv_txq_ibv_new(struct priv *priv, uint16_t idx);
 265 struct mlx5_txq_ibv *mlx5_priv_txq_ibv_get(struct priv *priv, uint16_t idx);
 266 int mlx5_priv_txq_ibv_release(struct priv *priv, struct mlx5_txq_ibv *txq_ibv);
 267 int mlx5_priv_txq_ibv_releasable(struct priv *priv,
 268                                  struct mlx5_txq_ibv *txq_ibv);
 269 int mlx5_priv_txq_ibv_verify(struct priv *priv);
 270 struct mlx5_txq_ctrl *mlx5_priv_txq_new(struct priv *priv, uint16_t idx,
 271                                         uint16_t desc, unsigned int socket,
 272                                         const struct rte_eth_txconf *conf);
 273 struct mlx5_txq_ctrl *mlx5_priv_txq_get(struct priv *priv, uint16_t idx);
 274 int mlx5_priv_txq_release(struct priv *priv, uint16_t idx);
 275 int mlx5_priv_txq_releasable(struct priv *priv, uint16_t idx);
 276 int mlx5_priv_txq_verify(struct priv *priv);
 277 void txq_alloc_elts(struct mlx5_txq_ctrl *txq_ctrl);
 278 uint64_t mlx5_priv_get_tx_port_offloads(struct priv *priv);
 279
 280 /* mlx5_rxtx.c */
 281
 282 extern uint32_t mlx5_ptype_table[];
 283
 284 void mlx5_set_ptype_table(void);
 285 uint16_t mlx5_tx_burst(void *dpdk_txq, struct rte_mbuf **pkts,
 286                        uint16_t pkts_n);
 287 uint16_t mlx5_tx_burst_mpw(void *dpdk_txq, struct rte_mbuf **pkts,
 288                            uint16_t pkts_n);
 289 uint16_t mlx5_tx_burst_mpw_inline(void *dpdk_txq, struct rte_mbuf **pkts,
 290                                   uint16_t pkts_n);
 291 uint16_t mlx5_tx_burst_empw(void *dpdk_txq, struct rte_mbuf **pkts,
 292                             uint16_t pkts_n);
 293 uint16_t mlx5_rx_burst(void *dpdk_rxq, struct rte_mbuf **pkts, uint16_t pkts_n);
 294 uint16_t removed_tx_burst(void *dpdk_txq, struct rte_mbuf **pkts,
 295                           uint16_t pkts_n);
 296 uint16_t removed_rx_burst(void *dpdk_rxq, struct rte_mbuf **pkts,
 297                           uint16_t pkts_n);
 298 int mlx5_rx_descriptor_status(void *rx_queue, uint16_t offset);
 299 int mlx5_tx_descriptor_status(void *tx_queue, uint16_t offset);
 300
 301 /* Vectorized version of mlx5_rxtx.c */
 302
 303 int priv_check_raw_vec_tx_support(struct priv *priv, struct rte_eth_dev *dev);
 304 int priv_check_vec_tx_support(struct priv *priv, struct rte_eth_dev *dev);
 305 int rxq_check_vec_support(struct mlx5_rxq_data *rxq);
 306 int priv_check_vec_rx_support(struct priv *priv);
 307 uint16_t mlx5_tx_burst_raw_vec(void *dpdk_txq, struct rte_mbuf **pkts,
 308                                uint16_t pkts_n);
 309 uint16_t mlx5_tx_burst_vec(void *dpdk_txq, struct rte_mbuf **pkts,
 310                            uint16_t pkts_n);
 311 uint16_t mlx5_rx_burst_vec(void *dpdk_rxq, struct rte_mbuf **pkts,
 312                            uint16_t pkts_n);
 313
 314 /* mlx5_mr.c */
 315
 316 void mlx5_mp2mr_iter(struct rte_mempool *mp, void *arg);
 317 struct mlx5_mr *priv_txq_mp2mr_reg(struct priv *priv, struct mlx5_txq_data *txq,
 318                                    struct rte_mempool *mp, unsigned int idx);
 319 struct mlx5_mr *mlx5_txq_mp2mr_reg(struct mlx5_txq_data *txq,
 320                                    struct rte_mempool *mp,
 321                                    unsigned int idx);
 322
 323 #ifndef NDEBUG
 324 /**
 325  * Verify or set magic value in CQE.
 326  *
 327  * @param cqe
 328  *   Pointer to CQE.
 329  *
 330  * @return
 331  *   0 the first time.
 332  */
 333 static inline int
 334 check_cqe_seen(volatile struct mlx5_cqe *cqe)
 335 {
 336         static const uint8_t magic[] = "seen";
 337         volatile uint8_t (*buf)[sizeof(cqe->rsvd0)] = &cqe->rsvd0;
 338         int ret = 1;
 339         unsigned int i;
 340
 341         for (i = 0; i < sizeof(magic) && i < sizeof(*buf); ++i)
 342                 if (!ret || (*buf)[i] != magic[i]) {
 343                         ret = 0;
 344                         (*buf)[i] = magic[i];
 345                 }
 346         return ret;
 347 }
 348 #endif /* NDEBUG */
 349
 350 /**
 351  * Check whether CQE is valid.
 352  *
 353  * @param cqe
 354  *   Pointer to CQE.
 355  * @param cqes_n
 356  *   Size of completion queue.
 357  * @param ci
 358  *   Consumer index.
 359  *
 360  * @return
 361  *   0 on success, 1 on failure.
 362  */
 363 static __rte_always_inline int
 364 check_cqe(volatile struct mlx5_cqe *cqe,
 365           unsigned int cqes_n, const uint16_t ci)
 366 {
 367         uint16_t idx = ci & cqes_n;
 368         uint8_t op_own = cqe->op_own;
 369         uint8_t op_owner = MLX5_CQE_OWNER(op_own);
 370         uint8_t op_code = MLX5_CQE_OPCODE(op_own);
 371
 372         if (unlikely((op_owner != (!!(idx))) || (op_code == MLX5_CQE_INVALID)))
 373                 return 1; /* No CQE. */
 374 #ifndef NDEBUG
 375         if ((op_code == MLX5_CQE_RESP_ERR) ||
 376             (op_code == MLX5_CQE_REQ_ERR)) {
 377                 volatile struct mlx5_err_cqe *err_cqe = (volatile void *)cqe;
 378                 uint8_t syndrome = err_cqe->syndrome;
 379
 380                 if ((syndrome == MLX5_CQE_SYNDROME_LOCAL_LENGTH_ERR) ||
 381                     (syndrome == MLX5_CQE_SYNDROME_REMOTE_ABORTED_ERR))
 382                         return 0;
 383                 if (!check_cqe_seen(cqe)) {
 384                         ERROR("unexpected CQE error %u (0x%02x)"
 385                               " syndrome 0x%02x",
 386                               op_code, op_code, syndrome);
 387                         rte_hexdump(stderr, "MLX5 Error CQE:",
 388                                     (const void *)((uintptr_t)err_cqe),
 389                                     sizeof(*err_cqe));
 390                 }
 391                 return 1;
 392         } else if ((op_code != MLX5_CQE_RESP_SEND) &&
 393                    (op_code != MLX5_CQE_REQ)) {
 394                 if (!check_cqe_seen(cqe)) {
 395                         ERROR("unexpected CQE opcode %u (0x%02x)",
 396                               op_code, op_code);
 397                         rte_hexdump(stderr, "MLX5 CQE:",
 398                                     (const void *)((uintptr_t)cqe),
 399                                     sizeof(*cqe));
 400                 }
 401                 return 1;
 402         }
 403 #endif /* NDEBUG */
 404         return 0;
 405 }
 406
 407 /**
 408  * Return the address of the WQE.
 409  *
 410  * @param txq
 411  *   Pointer to TX queue structure.
 412  * @param  wqe_ci
 413  *   WQE consumer index.
 414  *
 415  * @return
 416  *   WQE address.
 417  */
 418 static inline uintptr_t *
 419 tx_mlx5_wqe(struct mlx5_txq_data *txq, uint16_t ci)
 420 {
 421         ci &= ((1 << txq->wqe_n) - 1);
 422         return (uintptr_t *)((uintptr_t)txq->wqes + ci * MLX5_WQE_SIZE);
 423 }
 424
 425 /**
 426  * Manage TX completions.
 427  *
 428  * When sending a burst, mlx5_tx_burst() posts several WRs.
 429  *
 430  * @param txq
 431  *   Pointer to TX queue structure.
 432  */
 433 static __rte_always_inline void
 434 mlx5_tx_complete(struct mlx5_txq_data *txq)
 435 {
 436         const uint16_t elts_n = 1 << txq->elts_n;
 437         const uint16_t elts_m = elts_n - 1;
 438         const unsigned int cqe_n = 1 << txq->cqe_n;
 439         const unsigned int cqe_cnt = cqe_n - 1;
 440         uint16_t elts_free = txq->elts_tail;
 441         uint16_t elts_tail;
 442         uint16_t cq_ci = txq->cq_ci;
 443         volatile struct mlx5_cqe *cqe = NULL;
 444         volatile struct mlx5_wqe_ctrl *ctrl;
 445         struct rte_mbuf *m, *free[elts_n];
 446         struct rte_mempool *pool = NULL;
 447         unsigned int blk_n = 0;
 448
 449         cqe = &(*txq->cqes)[cq_ci & cqe_cnt];
 450         if (unlikely(check_cqe(cqe, cqe_n, cq_ci)))
 451                 return;
 452 #ifndef NDEBUG
 453         if ((MLX5_CQE_OPCODE(cqe->op_own) == MLX5_CQE_RESP_ERR) ||
 454             (MLX5_CQE_OPCODE(cqe->op_own) == MLX5_CQE_REQ_ERR)) {
 455                 if (!check_cqe_seen(cqe)) {
 456                         ERROR("unexpected error CQE, TX stopped");
 457                         rte_hexdump(stderr, "MLX5 TXQ:",
 458                                     (const void *)((uintptr_t)txq->wqes),
 459                                     ((1 << txq->wqe_n) *
 460                                      MLX5_WQE_SIZE));
 461                 }
 462                 return;
 463         }
 464 #endif /* NDEBUG */
 465         ++cq_ci;
 466         txq->wqe_pi = rte_be_to_cpu_16(cqe->wqe_counter);
 467         ctrl = (volatile struct mlx5_wqe_ctrl *)
 468                 tx_mlx5_wqe(txq, txq->wqe_pi);
 469         elts_tail = ctrl->ctrl3;
 470         assert((elts_tail & elts_m) < (1 << txq->wqe_n));
 471         /* Free buffers. */
 472         while (elts_free != elts_tail) {
 473                 m = rte_pktmbuf_prefree_seg((*txq->elts)[elts_free++ & elts_m]);
 474                 if (likely(m != NULL)) {
 475                         if (likely(m->pool == pool)) {
 476                                 free[blk_n++] = m;
 477                         } else {
 478                                 if (likely(pool != NULL))
 479                                         rte_mempool_put_bulk(pool,
 480                                                              (void *)free,
 481                                                              blk_n);
 482                                 free[0] = m;
 483                                 pool = m->pool;
 484                                 blk_n = 1;
 485                         }
 486                 }
 487         }
 488         if (blk_n)
 489                 rte_mempool_put_bulk(pool, (void *)free, blk_n);
 490 #ifndef NDEBUG
 491         elts_free = txq->elts_tail;
 492         /* Poisoning. */
 493         while (elts_free != elts_tail) {
 494                 memset(&(*txq->elts)[elts_free & elts_m],
 495                        0x66,
 496                        sizeof((*txq->elts)[elts_free & elts_m]));
 497                 ++elts_free;
 498         }
 499 #endif
 500         txq->cq_ci = cq_ci;
 501         txq->elts_tail = elts_tail;
 502         /* Update the consumer index. */
 503         rte_compiler_barrier();
 504         *txq->cq_db = rte_cpu_to_be_32(cq_ci);
 505 }
 506
 507 /**
 508  * Get Memory Pool (MP) from mbuf. If mbuf is indirect, the pool from which
 509  * the cloned mbuf is allocated is returned instead.
 510  *
 511  * @param buf
 512  *   Pointer to mbuf.
 513  *
 514  * @return
 515  *   Memory pool where data is located for given mbuf.
 516  */
 517 static struct rte_mempool *
 518 mlx5_tx_mb2mp(struct rte_mbuf *buf)
 519 {
 520         if (unlikely(RTE_MBUF_INDIRECT(buf)))
 521                 return rte_mbuf_from_indirect(buf)->pool;
 522         return buf->pool;
 523 }
 524
 525 /**
 526  * Get Memory Region (MR) <-> rte_mbuf association from txq->mp2mr[].
 527  * Add MP to txq->mp2mr[] if it's not registered yet. If mp2mr[] is full,
 528  * remove an entry first.
 529  *
 530  * @param txq
 531  *   Pointer to TX queue structure.
 532  * @param[in] mp
 533  *   Memory Pool for which a Memory Region lkey must be returned.
 534  *
 535  * @return
 536  *   mr->lkey on success, (uint32_t)-1 on failure.
 537  */
 538 static __rte_always_inline uint32_t
 539 mlx5_tx_mb2mr(struct mlx5_txq_data *txq, struct rte_mbuf *mb)
 540 {
 541         uint16_t i = txq->mr_cache_idx;
 542         uintptr_t addr = rte_pktmbuf_mtod(mb, uintptr_t);
 543         struct mlx5_mr *mr;
 544
 545         assert(i < RTE_DIM(txq->mp2mr));
 546         if (likely(txq->mp2mr[i]->start <= addr && txq->mp2mr[i]->end > addr))
 547                 return txq->mp2mr[i]->lkey;
 548         for (i = 0; (i != RTE_DIM(txq->mp2mr)); ++i) {
 549                 if (unlikely(txq->mp2mr[i] == NULL ||
 550                     txq->mp2mr[i]->mr == NULL)) {
 551                         /* Unknown MP, add a new MR for it. */
 552                         break;
 553                 }
 554                 if (txq->mp2mr[i]->start <= addr &&
 555                     txq->mp2mr[i]->end > addr) {
 556                         assert(txq->mp2mr[i]->lkey != (uint32_t)-1);
 557                         txq->mr_cache_idx = i;
 558                         return txq->mp2mr[i]->lkey;
 559                 }
 560         }
 561         mr = mlx5_txq_mp2mr_reg(txq, mlx5_tx_mb2mp(mb), i);
 562         /*
 563          * Request the reference to use in this queue, the original one is
 564          * kept by the control plane.
 565          */
 566         if (mr) {
 567                 rte_atomic32_inc(&mr->refcnt);
 568                 txq->mr_cache_idx = i >= RTE_DIM(txq->mp2mr) ? i - 1 : i;
 569                 return mr->lkey;
 570         } else {
 571                 struct rte_mempool *mp = mlx5_tx_mb2mp(mb);
 572
 573                 WARN("Failed to register mempool 0x%p(%s)",
 574                       (void *)mp, mp->name);
 575         }
 576         return (uint32_t)-1;
 577 }
 578
 579 /**
 580  * Ring TX queue doorbell and flush the update if requested.
 581  *
 582  * @param txq
 583  *   Pointer to TX queue structure.
 584  * @param wqe
 585  *   Pointer to the last WQE posted in the NIC.
 586  * @param cond
 587  *   Request for write memory barrier after BlueFlame update.
 588  */
 589 static __rte_always_inline void
 590 mlx5_tx_dbrec_cond_wmb(struct mlx5_txq_data *txq, volatile struct mlx5_wqe *wqe,
 591                        int cond)
 592 {
 593         uint64_t *dst = (uint64_t *)((uintptr_t)txq->bf_reg);
 594         volatile uint64_t *src = ((volatile uint64_t *)wqe);
 595
 596         rte_cio_wmb();
 597         *txq->qp_db = rte_cpu_to_be_32(txq->wqe_ci);
 598         /* Ensure ordering between DB record and BF copy. */
 599         rte_wmb();
 600         *dst = *src;
 601         if (cond)
 602                 rte_wmb();
 603 }
 604
 605 /**
 606  * Ring TX queue doorbell and flush the update by write memory barrier.
 607  *
 608  * @param txq
 609  *   Pointer to TX queue structure.
 610  * @param wqe
 611  *   Pointer to the last WQE posted in the NIC.
 612  */
 613 static __rte_always_inline void
 614 mlx5_tx_dbrec(struct mlx5_txq_data *txq, volatile struct mlx5_wqe *wqe)
 615 {
 616         mlx5_tx_dbrec_cond_wmb(txq, wqe, 1);
 617 }
 618
 619 /**
 620  * Convert the Checksum offloads to Verbs.
 621  *
 622  * @param txq_data
 623  *   Pointer to the Tx queue.
 624  * @param buf
 625  *   Pointer to the mbuf.
 626  *
 627  * @return
 628  *   the converted cs_flags.
 629  */
 630 static __rte_always_inline uint8_t
 631 txq_ol_cksum_to_cs(struct mlx5_txq_data *txq_data, struct rte_mbuf *buf)
 632 {
 633         uint8_t cs_flags = 0;
 634
 635         /* Should we enable HW CKSUM offload */
 636         if (buf->ol_flags &
 637             (PKT_TX_IP_CKSUM | PKT_TX_TCP_CKSUM | PKT_TX_UDP_CKSUM |
 638              PKT_TX_OUTER_IP_CKSUM)) {
 639                 if (txq_data->tunnel_en &&
 640                     (buf->ol_flags &
 641                      (PKT_TX_TUNNEL_GRE | PKT_TX_TUNNEL_VXLAN))) {
 642                         cs_flags = MLX5_ETH_WQE_L3_INNER_CSUM |
 643                                    MLX5_ETH_WQE_L4_INNER_CSUM;
 644                         if (buf->ol_flags & PKT_TX_OUTER_IP_CKSUM)
 645                                 cs_flags |= MLX5_ETH_WQE_L3_CSUM;
 646                 } else {
 647                         cs_flags = MLX5_ETH_WQE_L3_CSUM |
 648                                    MLX5_ETH_WQE_L4_CSUM;
 649                 }
 650         }
 651         return cs_flags;
 652 }
 653
 654 /**
 655  * Count the number of contiguous single segment packets.
 656  *
 657  * @param pkts
 658  *   Pointer to array of packets.
 659  * @param pkts_n
 660  *   Number of packets.
 661  *
 662  * @return
 663  *   Number of contiguous single segment packets.
 664  */
 665 static __rte_always_inline unsigned int
 666 txq_count_contig_single_seg(struct rte_mbuf **pkts, uint16_t pkts_n)
 667 {
 668         unsigned int pos;
 669
 670         if (!pkts_n)
 671                 return 0;
 672         /* Count the number of contiguous single segment packets. */
 673         for (pos = 0; pos < pkts_n; ++pos)
 674                 if (NB_SEGS(pkts[pos]) > 1)
 675                         break;
 676         return pos;
 677 }
 678
 679 /**
 680  * Count the number of contiguous multi-segment packets.
 681  *
 682  * @param pkts
 683  *   Pointer to array of packets.
 684  * @param pkts_n
 685  *   Number of packets.
 686  *
 687  * @return
 688  *   Number of contiguous multi-segment packets.
 689  */
 690 static __rte_always_inline unsigned int
 691 txq_count_contig_multi_seg(struct rte_mbuf **pkts, uint16_t pkts_n)
 692 {
 693         unsigned int pos;
 694
 695         if (!pkts_n)
 696                 return 0;
 697         /* Count the number of contiguous multi-segment packets. */
 698         for (pos = 0; pos < pkts_n; ++pos)
 699                 if (NB_SEGS(pkts[pos]) == 1)
 700                         break;
 701         return pos;
 702 }
 703
 704 #endif /* RTE_PMD_MLX5_RXTX_H_ */